KR20240001844A - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 독출 방법 - Google Patents
비휘발성 메모리 장치 및 비휘발성 메모리 장치의 독출 방법 Download PDFInfo
- Publication number
- KR20240001844A KR20240001844A KR1020220078644A KR20220078644A KR20240001844A KR 20240001844 A KR20240001844 A KR 20240001844A KR 1020220078644 A KR1020220078644 A KR 1020220078644A KR 20220078644 A KR20220078644 A KR 20220078644A KR 20240001844 A KR20240001844 A KR 20240001844A
- Authority
- KR
- South Korea
- Prior art keywords
- bit line
- current
- cell
- memory device
- volatile memory
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 35
- 238000011161 development Methods 0.000 claims description 38
- 230000002093 peripheral effect Effects 0.000 claims description 38
- 239000004065 semiconductor Substances 0.000 claims description 17
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 79
- 229910052751 metal Inorganic materials 0.000 description 72
- 239000002184 metal Substances 0.000 description 72
- 239000000872 buffer Substances 0.000 description 50
- 239000000758 substrate Substances 0.000 description 44
- 238000010586 diagram Methods 0.000 description 32
- 235000012431 wafers Nutrition 0.000 description 26
- 238000003860 storage Methods 0.000 description 20
- 239000011229 interlayer Substances 0.000 description 14
- 150000002739 metals Chemical class 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 230000000903 blocking effect Effects 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 238000011084 recovery Methods 0.000 description 7
- 230000009467 reduction Effects 0.000 description 7
- 101100537690 Arabidopsis thaliana TPC1 gene Proteins 0.000 description 6
- 101150008810 cch1 gene Proteins 0.000 description 6
- 101100449814 Arabidopsis thaliana GTL1 gene Proteins 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 238000012795 verification Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000012937 correction Methods 0.000 description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 101100236700 Arabidopsis thaliana MCC1 gene Proteins 0.000 description 3
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 3
- 101000671620 Homo sapiens Usher syndrome type-1C protein-binding protein 1 Proteins 0.000 description 3
- 102100040093 Usher syndrome type-1C protein-binding protein 1 Human genes 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 101100058970 Arabidopsis thaliana CALS11 gene Proteins 0.000 description 2
- 101100058961 Arabidopsis thaliana CALS2 gene Proteins 0.000 description 2
- 101100058964 Arabidopsis thaliana CALS5 gene Proteins 0.000 description 2
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 2
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 2
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 2
- 101100287040 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ARG82 gene Proteins 0.000 description 2
- 101100341076 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) IPK1 gene Proteins 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 101150064834 ssl1 gene Proteins 0.000 description 2
- 101150062870 ssl3 gene Proteins 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 101100278987 Arabidopsis thaliana ECH2 gene Proteins 0.000 description 1
- 102100040515 Delta(3,5)-Delta(2,4)-dienoyl-CoA isomerase, mitochondrial Human genes 0.000 description 1
- 101000966982 Homo sapiens Delta(3,5)-Delta(2,4)-dienoyl-CoA isomerase, mitochondrial Proteins 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000003190 augmentative effect Effects 0.000 description 1
- 239000002717 carbon nanostructure Substances 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
비휘발성 메모리 장치는, 비트 라인, 프리차지 트랜지스터, 셀 스트링 및 전류 제어 스위치 회로를 포함한다. 상기 프리차지 트랜지스터는 독출 동작을 위한 프리차지 구간 동안에 상기 비트 라인 및 전원 전압을 전기적으로 연결하여 상기 전원 전압에서 상기 비트 라인으로 흐르는 비트 라인 전류를 생성한다. 상기 셀 스트링은 상기 비트 라인 및 소스 라인 사이에 연결되는 복수의 메모리 셀들을 각각 포함하고, 상기 프리차지 구간 동안에 상기 비트 라인 전류에 기초하여 셀 전류를 생성한다. 상기 전류 제어 스위치 회로는 상기 비트 라인 및 싱크 노드 사이에 연결되고, 상기 프리차지 구간 동안에 상기 비트 라인으로부터 상기 싱크 노드로 흐르는 제어 전류를 생성하여 상기 비트 라인 전류를 증가시킨다. 프리차지 구간 동안에 싱크 노드로 흐르는 제어 전류를 인위적으로 생성하여 비트 라인 전류를 증가시킴으로써 프리차지 시간을 감소할 수 있다.
Description
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 독출 방법에 관한 것이다.
플래시 메모리 장치, 저항성 메모리 장치와 같은 비휘발성 메모리 장치의 메모리 셀들은 서로 다른 논리 상태들을 나타내는 문턱 전압 분포들 또는 저항 분포들을 가지도록 프로그램됨으로써 데이터를 저장할 수 있다. 상기 소정의 문턱 전압 또는 저항을 가지는 메모리 셀에 소정의 독출 전압을 인가하여 상기 메모리 셀이 턴-온되는지 또는 턴-오프되는지 여부를 확인함으로써 상기 메모리 셀에 저장된 상기 데이터가 독출될 수 있다. 독출 동작시 비트 라인에 일정한 전압 또는 전류를 인가하는 프리차지 동작이 수행된다. 프리차지 동작을 위해 비트 라인 전류를 생성할 때 비트 라인 사이의 커플링 노이즈가 발생하여 프리차지 시간이 증가하는 문제가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 프리차지 시간을 감소할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
또한, 본 발명의 일 목적은, 프리차지 시간을 감소할 수 있는 비휘발성 메모리 장치의 독출 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 비트 라인, 프리차지 트랜지스터, 셀 스트링 및 전류 제어 스위치 회로를 포함한다.
상기 프리차지 트랜지스터는 독출 동작을 위한 프리차지 구간 동안에 상기 비트 라인 및 전원 전압을 전기적으로 연결하여 상기 전원 전압에서 상기 비트 라인으로 흐르는 비트 라인 전류를 생성한다.
상기 셀 스트링은 상기 비트 라인 및 소스 라인 사이에 연결되는 복수의 메모리 셀들을 각각 포함하고, 상기 프리차지 구간 동안에 상기 비트 라인 전류에 기초하여 셀 전류를 생성한다.
상기 전류 제어 스위치 회로는 상기 비트 라인 및 싱크 노드 사이에 연결되고, 상기 프리차지 구간 동안에 상기 비트 라인으로부터 상기 싱크 노드로 흐르는 제어 전류를 생성하여 상기 비트 라인 전류를 증가시킨다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 방법은, 프리차지 구간 동안에 비트 라인 및 전원 전압을 전기적으로 연결하여 상기 전원 전압에서 상기 비트 라인으로 흐르는 비트 라인 전류를 생성하는 단계, 상기 프리차지 구간 동안에 상기 비트 라인 및 소스 라인 사이에 연결되는 셀 스트링을 통하여 흐르는 셀 전류를 생성하는 단계, 상기 프리차지 구간 동안에 상기 비트 라인 및 싱크 노드 사이에 연결되는 전류 제어 스위치 회로를 통하여 흐르는 제어 전류를 생성하여 상기 비트 라인 전류를 증가시키는 단계, 상기 프리차지 구간 이후의 디벨롭 구간 동안에 상기 비트 라인을 센싱 노드에 전기적으로 연결하는 단계, 및 상기 디벨롭 구간 이후의 센싱 구간 동안에 상기 센싱 노드에 연결된 센스 증폭기를 이용하여 상기 셀 스트링에 포함되는 선택 메모리 셀에 저장된 데이터를 센싱하는 단계를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 복수의 비트 라인들, 독출 동작을 위한 프리차지 구간 동안에 상기 복수의 비트 라인들 및 전원 전압을 전기적으로 연결하여 상기 전원 전압에서 상기 복수의 비트 라인들의 각각으로 흐르는 복수의 비트 라인 전류들을 생성하는 복수의 프리차지 트랜지스터들, 상기 복수의 비트 라인들의 각각 및 소스 라인 사이에 연결되는 복수의 메모리 셀들을 각각 포함하고, 상기 프리차지 구간 동안에 상기 비트 라인 전류에 기초하여 복수의 셀 전류들을 각각 생성하는 복수의 셀 스트링들 및 상기 복수의 비트 라인들 및 싱크 노드 사이에 각각 연결되고, 상기 프리차지 구간 동안에 상기 복수의 비트 라인들로부터 상기 싱크 노드로 각각 흐르는 복수의 제어 전류들을 생성하여 상기 복수의 비트 라인 전류들을 증가시키는 복수의 전류 제어 스위치 회로들을 포함한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 독출 방법은, 프리차지 구간 동안에 싱크 노드로 흐르는 제어 전류를 인위적으로 생성하여 비트 라인 전류를 증가시킴으로써 프리차지 시간을 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 독출 방법은, 독출 대상이 되는 선택 메모리 셀이 온 셀인지 오프 셀인지 여부에 관계 없이 모든 비트 라인들의 각각에 상기 제어 전류를 생성함으로써 온 셀 또는 오프 셀 판단을 위한 부가적인 동작의 추가 없이 프리차지 시간을 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 독출 방법은, 비트 라인 전류를 증가시킴으로써 디벨롭 구간에서 센싱 노드가 비트 라인 전류에 의해 방전되는 디벨롭 시간을 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 독출 방법은, 프리차지 구간 동안에 싱크 노드로 흐르는 제어 전류를 셀 전류의 변동을 주는 요인, 예를 들어, 온도, 선택 메모리 셀의 위치 등에 따라 변경하고 이에 디벨롭 시간을 연동함으로써 비트 라인 전류의 편차를 감소할 수 있다.
이와 같은 프리차지 시간 및 디벨롭 시간의 감소를 통하여 비휘발성 메모리 장치의 전체 독출 시간을 감소하고 비휘발성 메모리 장치 및 비휘발성 메모리 장치를 포함하는 시스템의 성능을 향상시킬 수 있다. 또한 비트 라인 전류의 편차의 감소를 통하여 비휘발성 메모리 장치의 전체 독출 시간의 편차를 감소시키고 비휘발성 메모리 장치 및 비휘발성 메모리 장치를 포함하는 시스템의 성능 편차를 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 방법을 나타내는 순서도이다.
도 2은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 도면이다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이다.
도 5는 도 4의 메모리 셀 어레이에 포함되는 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 6a 및 6b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 전류 제어 스위치 회로의 실시예들을 나타내는 도면들이다.
도 7a 및 7b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작의 실시예들을 나타내는 타이밍도들이다.
도 8은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 센스 증폭기의 일 실시예를 나타내는 회로도이다.
도 9는 도 8의 센스 증폭기를 포함하는 비휘발성 메모리 장치의 동작의 일 실시예를 나타내는 타이밍도이다.
도 10a, 10b, 11a 및 11b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서 프리차지 시간의 감소를 나타내는 도면들이다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서 디벨롭 시간의 감소를 나타내는 도면이다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 시간의 감소를 나타내는 도면이다.
도 14a 및 14b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 도면들이다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 전류 제어 스위치 회로의 일 실시예를 나타내는 도면이다.
도 16은 도 15의 전류 제어 스위치 회로를 포함하는 비휘발성 메모리 장치의 사이즈 축소를 나타내는 도면이다.
도 17은 본 발명의 실시예들에 따른 씨오피(COP, cell over periphery) 구조의 비휘발성 메모리 장치를 나타내는 사시도이다.
도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 20은 도 19의 비휘발성 메모리 장치의 수직 구조의 일 실시예를 나타내는 단면도이다.
도 21은 도 20의 비휘발성 메모리 장치에 포함되는 전류 제어 채널 구조체의 단부를 확대한 도면이다.
도 22는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 23은 도 22의 비휘발성 메모리 장치의 수직 구조의 일 실시예를 나타내는 단면도이다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 25는 도 24의 비휘발성 메모리 장치의 수직 구조의 일 실시예를 나타내는 단면도이다.
도 26 및 27은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도들이다.
도 28은 본 발명의 실시예들에 따른 적층형 반도체 장치의 제조 과정을 설명하기 위한 도면이다.
도 29는 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 2은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 도면이다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이다.
도 5는 도 4의 메모리 셀 어레이에 포함되는 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 6a 및 6b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 전류 제어 스위치 회로의 실시예들을 나타내는 도면들이다.
도 7a 및 7b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작의 실시예들을 나타내는 타이밍도들이다.
도 8은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 센스 증폭기의 일 실시예를 나타내는 회로도이다.
도 9는 도 8의 센스 증폭기를 포함하는 비휘발성 메모리 장치의 동작의 일 실시예를 나타내는 타이밍도이다.
도 10a, 10b, 11a 및 11b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서 프리차지 시간의 감소를 나타내는 도면들이다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서 디벨롭 시간의 감소를 나타내는 도면이다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 시간의 감소를 나타내는 도면이다.
도 14a 및 14b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 도면들이다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 전류 제어 스위치 회로의 일 실시예를 나타내는 도면이다.
도 16은 도 15의 전류 제어 스위치 회로를 포함하는 비휘발성 메모리 장치의 사이즈 축소를 나타내는 도면이다.
도 17은 본 발명의 실시예들에 따른 씨오피(COP, cell over periphery) 구조의 비휘발성 메모리 장치를 나타내는 사시도이다.
도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 20은 도 19의 비휘발성 메모리 장치의 수직 구조의 일 실시예를 나타내는 단면도이다.
도 21은 도 20의 비휘발성 메모리 장치에 포함되는 전류 제어 채널 구조체의 단부를 확대한 도면이다.
도 22는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 23은 도 22의 비휘발성 메모리 장치의 수직 구조의 일 실시예를 나타내는 단면도이다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 25는 도 24의 비휘발성 메모리 장치의 수직 구조의 일 실시예를 나타내는 단면도이다.
도 26 및 27은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도들이다.
도 28은 본 발명의 실시예들에 따른 적층형 반도체 장치의 제조 과정을 설명하기 위한 도면이다.
도 29는 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 방법을 나타내는 순서도이고, 도 2은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 도면이다.
도 1에는 도시 및 설명의 편의상 하나의 비트 라인에 상응하는 독출 방법이 도시되어 있고, 도 2에는 도시 및 설명의 편의상 하나의 비트 라인에 상응하는 구성이 도시되어 있다. 도 3, 4 및 5를 참조하여 설명하는 바와 같이 비휘발성 메모리 장치는 복수의 비트 라인들을 포함할 수 있고, 상기 복수의 비트 라인들의 각각에 대하여, 도 1에 도시된 바와 같은 독출 방법이 수행되고 도 2에 도시된 바와 같은 구성 요소들이 구비될 수 있다.
도 1을 참조하면, 프리차지 구간 동안에 비트 라인 및 전원 전압을 전기적으로 연결하여 상기 전원 전압에서 상기 비트 라인으로 흐르는 비트 라인 전류를 생성할 수 있다(S100).
상기 프리차지 구간 동안에 상기 비트 라인 및 소스 라인 사이에 연결되는 셀 스트링을 통하여 흐르는 셀 전류를 생성할 수 있다(S200).
상기 프리차지 구간 동안에 상기 비트 라인 및 싱크 노드 사이에 연결되는 전류 제어 스위치 회로를 통하여 흐르는 제어 전류를 생성하여 상기 비트 라인 전류를 증가시킨다(S300).
상기 프리차지 구간 이후의 디벨롭 구간 동안에 상기 비트 라인을 센싱 노드에 전기적으로 연결한다(S400).
상기 디벨롭 구간 이후의 센싱 구간 동안에 상기 센싱 노드에 연결된 센스 증폭기를 이용하여 상기 셀 스트링에 포함되는 선택 메모리 셀에 저장된 데이터를 센싱한다(S500).
도 2를 참조하면, 비휘발성 메모리 장치(10)는 프리차지 트랜지스터(MT1), 비트 라인 선택 트랜지스터(MT2), 센싱 트랜지스터(MT3), 셀 스트링(NST), 전류 제어 스위치 회로(CSW) 및 센스 증폭기(SA)를 포함할 수 있다. 도 2에는 도시의 편의상 비트 라인(BL)에 연결되는 하나의 셀 스트링(NST)만이 도시되어 있으나 도 5를 참조하여 후술하는 바와 같이 하나의 비트 라인(BL)에 복수의 셀 스트링들이 연결될 수 있다.
프리차지 트랜지스터(MT1)는 전원 전압(VDD) 및 프리차지 노드(NP) 사이에 연결되고 게이트 전극에 인가되는 프리차지 신호(BLC)에 기초하여 턴온되어 전원 전압(VDD) 및 프리차지 노드(NP)를 전기적으로 연결할 수 있다. 프리차지 트랜지스터(PT1)는 독출 동작을 위한 프리차지 구간 동안에 턴온되어 비트 라인(BL) 및 전원 전압(VDD)을 전기적으로 연결함으로써 전원 전압(VDD)에서 비트 라인(BL)으로 흐르는 비트 라인 전류(IBL)를 생성할 수 있다.
비트 라인 선택 트랜지스터(MT2)는 프리차지 노드(NP) 및 비트 라인(BL) 사이에 연결되고 게이트 전극에 인가되는 비트 라인 선택 신호(BLS)에 기초하여 턴온되어 프리차지 노드(NP) 및 비트 라인(BL)을 전기적으로 연결할 수 있다. 비트 라인 선택 트랜지스터(MT2)는 상기 프리차지 구간 동안에 턴온되어 프리차지 노드(NP) 및 비트 라인(BL)을 전기적으로 연결할 수 있다.
디벨롭 트랜지스터(MT3)는 프리차지 노드(NP) 및 센싱 노드(NS) 사이에 연결되고 게이트 전극에 인가되는 디벨롭 신호(SAS)에 기초하여 턴온되어 프리차지 노드(NP) 및 센싱 노드(NS)를 전기적으로 연결할 수 있다. 디벨롭 트랜지스터(MT3)는 상기 프리차지 구간 이후의 디벨롭 구간 동안에 턴온되어 프리차지 노드(NP) 및 센싱 노드(NS)를 연결할 수 있다. 비트 라인 선택 트랜지스터(MT2)는 상기 디벨롭 구간 동안에 턴온될 수 있다. 결과적으로 상기 디벨롭 구간 동안에 비트 라인(BL)을 센싱 노드(NS)에 전기적으로 연결할 수 있다.
셀 스트링(NST)은 도 5를 참조하여 후술하는 바와 같이 비트 라인(BL) 및 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 셀 스트링(NST)은 상기 프리차지 구간 동안에 비트 라인 전류(IBL)에 기초하여 셀 전류(ICL)를 생성할 수 있다.
독출 동작시 상기 복수의 메모리 셀들 중에서 독출 어드레스에 상응하는 하나의 선택 메모리 셀이 선택될 수 있다. 상기 선택 메모리 셀에는 독출 전압이 인가되고 나머지 메모리 셀들에는 패스 전압이 인가될 수 있다. 선택 메모리 셀의 문턱 전압이 상기 독출 전압보다 작은 경우에는 선택 메모리 셀이 턴오프되고, 이 경우 선택 메모리 셀을 오프 셀이라 칭할 수 있다. 반면에 선택 메모리 셀의 문턱 전압이 상기 독출 전압보다 큰 경우에는 선택 메모리 셀이 턴온되고, 이 경우 선택 메모리 셀을 온 셀이라 칭할 수 있다. 오프 셀인 경우의 상대적으로 작은 셀 전류(ICL)가 생성되고, 온 셀인 경우에는 상대적으로 큰 셀 전류(ICL)가 생성될 수 있다.
전류 제어 스위치 회로(CSW)는, 상기 프리차지 구간 동안에, 셀 스트링(NST)에 포함되는 복수의 메모리 셀들 중에서 독출 대상이 되는 선택 메모리 셀이 온 셀인지 오프 셀인지 여부에 관계 없이 제어 전류(ICON)를 생성할 수 있다. 다시 말해, 상기 프리차지 구간 동안에, 독출 대상이 되는 선택 메모리 셀이 온 셀인지 오프 셀인지 여부에 관계 없이 모든 비트 라인들에 대하여 복수의 제어 전류들을 각각 생성할 수 있다.
전류 제어 스위치 회로(CSW)는 비트 라인(BL) 및 싱크 노드(NSK) 사이에 각각 연결되고, 상기 프리차지 구간 동안에 비트 라인(BL)으로부터 싱크 노드(NSK)로 흐르는 제어 전류(ICON)를 생성하여 비트 라인 전류(IBL)를 증가시킬 수 있다. 일 실시예에서, 싱크 노드(NSK)는 독출 동작 동안에 접지 전압(VSS)이 인가되는 노드일 수 있다. 키르호르프의 전류 법칙에 따라서 비트 라인 전류(IBL)는 셀 전류(ICL) 및 제어 전류(ICON)의 합에 되고, 따라서 제어 전류(ICON)를 생성함으로써 비트 라인 전류(IBL)를 증가시킬 수 있다. 제어 전류(ICON)를 생성하여 비트 라인 전류(IBL)를 증가시킴으로써 도 10a, 10b, 11a 및 11b를 참조하여 후술하는 바와 같이 프리차지 시간을 감소할 수 있다.
전류 제어 스위치 회로(CSW)는 전류 제어 신호(MCC)에 기초하여 제어 전류(ICON)의 크기를 제어할 수 있다. 제어 전류(ICON)의 크기는 비휘발성 메모리 장치의 동작 조건 및 비휘발성 메모리 장치의 동작 특성에 따라서 적절한 크기로 설정될 수 있다. 상기 적절한 크기는 비휘발성 메모리 장치의 테스트를 통하여 실측된 값에 기초하여 결정될 수도 있고, 시뮬레이션 결과에 기초하여 결정될 수도 있다.
센스 증폭기(SA)는 센싱 노드(NS)에 연결되고, 센스 증폭기(SA)를 이용하여 셀 스트링(NST)에 포함되는 선택 메모리 셀에 저장된 데이터를 센싱할 수 있다. 센스 증폭기(SA)의 실시예는 도 8을 참조하여 후술한다.
이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치(10) 및 비휘발성 메모리 장치(10)의 독출 방법은, 프리차지 구간 동안에 싱크 노드로 흐르는 제어 전류를 인위적으로 생성하여 비트 라인 전류를 증가시킴으로써 프리차지 시간을 감소할 수 있다. 독출 대상이 되는 선택 메모리 셀이 온 셀인지 오프 셀인지 여부에 관계 없이 모든 비트 라인들의 각각에 상기 제어 전류를 생성함으로써 온 셀 또는 오프 셀 판단을 위한 부가적인 동작의 추가 없이 프리차지 시간을 감소할 수 있다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 비휘발성 메모리 장치(1000)는 메모리 셀 어레이(500), 어드레스 디코더(530), 페이지 버퍼 회로(510), 데이터 입출력 회로(520), 제어 회로(550), 전압 생성기(560) 및 전류 제어 스위치 회로(CSW)를 포함할 수 있다. 메모리 셀 어레이(500)는 도 17의 셀 영역(CREG)에 형성되고, 어드레스 디코더(530), 페이지 버퍼 회로(510), 데이터 입출력 회로(520), 제어 회로(550) 및 전압 생성기(560)는 도 17의 주변 회로 영역(PREG)에 형성될 수 있다. 실시예들에 따라서, 전류 제어 스위치 회로(CSW)는 셀 영역(CREG)에 형성될 수도 있고 주변 회로 영역(PREG)에 형성될 수도 있다.
메모리 셀 어레이(500)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 어드레스 디코더(530)와 연결될 수 있다. 또한, 메모리 셀 어레이(500)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(510)와 연결될 수 있다. 메모리 셀 어레이(500)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시예들에 따라서, 복수의 비트 라인들(BL)에는 복수의 전류 제어 스위치 회로들(CSW)이 연결될 수 있다. 도 1 및 2를 참조하여 전술한 바와 같이 각각의 전류 제어 스위치 회로(CSW)는 프리차지 구간 동안에 각각의 비트 라인(BL)으로부터 싱크 노드(NSK)로 흐르는 제어 전류(ICON)를 생성하여 비트 라인 전류(IBL)를 증가시킬 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(500)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(500)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 셀 스트링들, 예를 들어, 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(550)는 외부의 메모리 컨트롤러로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(10)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(550)는 커맨드 신호(CMD)에 기초하여 전압 생성기(560)를 제어하기 위한 제어 신호들(CTL) 및 페이지 버퍼 회로(510)를 제어하기 위한 제어 신호들(PBC)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(550)는 로우 어드레스(R_ADDR)를 어드레스 디코더(530)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(520)에 제공할 수 있다.
어드레스 디코더(530)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(500)와 연결될 수 있다.
프로그램 동작 또는 독출 동작시, 어드레스 디코더(530)는 제어 회로(550)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WL) 중의 하나를 선택 워드 라인으로 결정하고, 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작시, 어드레스 디코더(530)는 제어 회로(550)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 스트링 선택 라인들(SSL) 중의 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(530)는 제어 회로(550)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 접지 선택 라인들(GSL) 중의 하나를 선택 접지 선택 라인으로 결정하고, 나머지 접지 선택 라인들을 비선택 접지 선택 라인들로 결정할 수 있다.
전압 생성기(560)는 제어 회로(550)로부터 제공되는 제어 신호들(CTL)에 기초하여 비휘발성 메모리 장치(1000)의 동작에 필요한 워드 라인 전압들(VWL)을 생성할 수 있다. 전압 생성기(560)로부터 생성되는 워드 라인 전압들(VWL)은 어드레스 디코더(530)를 통해 복수의 워드 라인들(WL)에 구동 전압들로서 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성기(560)는 메모리 블록의 웰 및/또는 공통 소스 라인에 소거 전압을 인가하고 소거 어드레스에 기초하여 메모리 블록의 모든 워드라인들 또는 일부의 서브 블록에 해당하는 워드 라인들에 소거 허용 전압(예를 들어, 접지 전압)을 인가할 수 있다. 소거 검증 동작 시, 전압 생성기(560)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작시, 전압 생성기(560)는 선택 워드 라인에 프로그램 전압을 인가하고, 비선택 워드 라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작시, 전압 생성기(560)는 선택 워드 라인에 프로그램 검증 전압을 인가하고, 비선택 워드 라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 노멀 독출 동작시, 전압 생성기(560)는 선택 워드 라인에 독출 전압을 인가하고, 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버 독출 동작시, 전압 생성기(560)는 선택 워드 라인에 인접한 워드 라인에 독출 전압을 인가하고, 선택 워드 라인에는 리커버 독출 전압을 인가할 수 있다.
페이지 버퍼 회로(510)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(500)와 연결될 수 있다. 페이지 버퍼 회로(510)는 복수의 페이지 버퍼들을 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다. 페이지 버퍼 회로(510)는 프로그램 동작시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(520)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(510)와 연결될 수 있다. 프로그램 동작시, 데이터 입출력 회로(520)는 메모리 컨트롤러로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(550)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(510)에 제공할 수 있다. 독출 동작시, 데이터 입출력 회로(520)는 제어 회로(550)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(510)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러에 제공할 수 있다.
또한, 페이지 버퍼 회로(510)와 입출력 회로(520)는 메모리 셀 어레이(500)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(500)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(510)와 입출력 회로(520)는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(510)와 입출력 회로(520)는 제어 회로(550)에 의하여 제어될 수 있다.
이하, 반도체 기판 상면에 실질적으로 수직한 방향을 수직 방향(D3), 상기 반도체 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제1 수평 방향(D1) 및 제2 수평 방향(D2)으로 정의한다. 제1 수평 방향(D1)은 제1 방향이라 칭할 수 있고, 제2 수평 방향(D2)은 제2 방향이라 칭할 수 있고, 수직 방향은 제3 방향이라 칭할 수 있다. 예를 들면, 제1 수평 방향(D1) 및 제2 수평 방향(D2)은 실질적으로 서로 수직하게 교차할 수 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이고, 도 5는 도 4의 메모리 셀 어레이에 포함되는 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 4에 도시된 바와 같이, 메모리 셀 어레이(500)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 메모리 블록들(BLK1~BLKz)은 어드레스 디코더(530)에 의해 선택된다. 예를 들면, 어드레스 디코더(530)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다.
도 5에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향(D3)으로 형성될 수 있다.
도 5를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들, 즉 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 5에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 상응하는 게이트 라인들(GTL1, GTL2, ..., GTL8)에 각각 연결될 수 있다. 게이트 라인들(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, GTL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 5에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
도 6a 및 6b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 전류 제어 스위치 회로의 실시예들을 나타내는 도면들이다.
일 실시예에서, 도 6a에 도시된 바와 같이, 전류 제어 스위치 회로(CSW)는 NMOS(N-type metal oxide semiconductor) 트랜지스터(CTR)를 포함할 수 있다. NMOS 트랜지스터(CTR)는 비트 라인(BL) 및 싱크 노드(NSK) 사이에 연결되고, 게이트 전극으로 제어 전류(ICON)의 크기를 제어하는 전류 제어 신호(MCC)를 수신할 수 있다.
일 실시예에서, 도 6b에 도시된 바와 같이, 전류 제어 스위치 회로(CSW)는 제1 NMOS 트랜지스터(DTR) 및 제2 NMOS 트랜지스터(CTR)를 포함할 수 있다.
제1 NMOS 트랜지스터(DTR)는 비트 라인(BL) 및 싱크 노드(NSK) 사이에 연결되고, 게이트 전극 및 드레인 전극이 전기적으로 연결된 다이오드 연결(diode-connection) 구조를 가질 수 있다. 제2 NMOS 트랜지스터(CTR)는 비트 라인(BL) 및 싱크 노드(NSK) 사이에서 제1 NMOS 트랜지스터(DTR)와 캐스코드(cascode) 구조로 연결되고, 제어 전류(ICON)의 크기를 제어하는 전류 제어 신호(MCC)를 수신할 수 있다. 제1 NMOS 트랜지스터(DTR)를 추가함으로써 비트 라인(BL)의 전압이 일정 레벨 이상인 경우에만 제어 전류(ICON)를 생성할 수 있다.
도 7a 및 7b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작의 실시예들을 나타내는 타이밍도들이다.
도 7a 및 7b에는 독출 동작을 위한 시점들(T1, T2) 사이의 워드 라인 셋업 구간(tWS) 및 시점들(T2, T3) 사이의 프리차지 구간(tPRE)에서의 동작이 도시되어 있다.
도 7a 및 7b를 참조하면, 시점(T1)에서 선택 메모리 셀에 연결된 선택 워드 라인(WLs)에는 독출 전압이 인가되고 나머지 비선택 메모리 셀들에 연결된 비선택 워드 라인들(WLu)에는 패스 전압이 인가될 수 있다. 상기 독출 전압은 선택 메모리 셀의 프로그램 상태, 즉 문턱 전압을 판별하기 위한 전압 레벨을 가질 수 있다. 상기 패스 전압은 비선택 메모리 셀의 프로그램 상태에 관계 없이 비선택 메모리 셀들이 항상 턴온될 수 있도록 상기 독출 전압보다 높은 전압 레벨을 가질 수 있다.
시점(T1)에서 선택 메모리 셀에 연결된 선택 워드 라인(WLs)에는 독출 전압이 인가되고 나머지 비선택 메모리 셀들에 연결된 비선택 워드 라인들(WLu)에는 패스 전압이 인가될 수 있다.
시점(T2)에서 비트 라인 선택 신호(BLS) 및 프리차지 신호(BLC)가 활성화될 수 있다. 따라서, 적어도 프리차지 구간(tPRE) 및 디벨롭 구간(tDEV) 동안에 비트 라인 선택 트랜지스터(MT2) 및 프리차지 트랜지스터(MT1)가 턴온되어 비트 라인 전류(IBL)가 생성될 수 있다.
한편, 전류 제어 신호(MCC)는 시점(T2)에서 활성화되고 시점(T4)에서 비활성화될 수 있다. 따라서 프리차지 구간(tPRE) 및 디벨롭 구간(tDEV) 동안에 도 2의 전류 제어 스위치 회로(CSW)가 턴온되어 제어 전류(ICON)가 생성될 수 있다. 전술한 바와 같이 제어 전류(ICON)의 생성에 의해 비트 라인 전류(IBL)를 증가시킬 수 있다.
한편, 디벨롭 신호(SAS)는 워드 라인 셋업 구간(tWS) 및 프리차지 구간(tPRE) 동안 비활성화되어, 도 2의 디벨롭 트랜지스터(MT3)는 턴오프될 수 있다. 일 실시예에서, 도 6a 및 6b에 도시된 바와 같이, 센스 증폭기(SA)의 구성에 따라서 디벨롭 신호(SAS)는 프리차지 구간(tPRE)이 종료되기 전에 활성화될 수도 있다.
일 실시예에서, 도 7a에 도시된 바와 같이, 전류 제어 신호(MCC)는 프리차지 구간(tPRE) 동안에 연속적으로 활성화되는 신호일 수 있다. 테스트 과정 또는 시뮬레이션을 통하여 전류 제어 신호(MCC)의 전압 레벨이 적절한 값으로 결정될 수 있다.
다른 실시예에서, 도 7b에 도시된 바와 같이, 전류 제어 신호(MCC)는 프리차지 구간(tPRE) 동안에 주기적으로 활성화되는 펄스들을 포함하는 펄스 신호일 수 있다. 테스트 과정 또는 시뮬레이션을 통하여 펄스 주기, 펄스 폭, 펄스의 전압 레벨이 적절한 값들로 결정될 수 있다.
도 8은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 센스 증폭기의 일 실시예를 나타내는 회로도이다.
도 8을 참조하면, 센스 증폭기는 NMOS 트랜지스터들(MN1~M6) 및 PMOS (P-type metal oxide semiconductor) 트랜지스터들(MP1~MP3)을 포함하여 구현될 수 있다. 도 8의 구성은 예시적인 것으로서, 본 발명의 실시예들이 도 8의 구성에 한정되는 것은 아니다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 센스 증폭기는 다양한 구성을 가질 수 있다.
PMOS 트랜지스터(MP1) 및 NMOS 트랜지스터(MN1)는 제1 인버터를 형성하고, PMOS 트랜지스터(MP2) 및 NMOS 트랜지스터(MN2)는 제2 인버터를 형성한다. 제1 인버터(MP1, MN1)의 입력은 제1 노드(N1)에 연결되고 출력은 제2 노드(N2)에 연결된다. 반대로 제2 인버터(MP2, MN3)의 입력은 제2 노드(N2)에 연결되고 출력은 제1 노드(N1)에 연결된다. 따라서, 제1 인버터(MP1, MN1) 및 제2 인버터(MP2, MN3)는 하나의 래치 회로에 해당하고, 제1 노드(N1)를 통하여 래치 신호(LAT)를 생성하고 제2 노드(N2)를 통하여 래치 신호(LAT)의 반전 신호(LATn)를 생성할 수 있다.
NMOS 트랜지스터(MN3)는 리셋 신호(RST)에 기초하여 제1 노드(N1) 및 제3 노드(N3)를 전기적으로 연결할 수 있고, NMOS 트랜지스터(MN4)는 센싱 노드(NS)의 센싱 전압(VSEN)에 기초하여 제3 노드(N3) 및 접지 전압(VSS)을 전기적으로 연결할 수 있다.
NMOS 트랜지스터(MN5)는 셋 신호(SET)에 기초하여 제2 노드(N2) 및 제4 노드(N4)를 전기적으로 연결할 수 있고, NMOS 트랜지스터(MN6)는 초기화 신호(INIT)에 기초하여 제4 노드(N4) 및 접지 전압(VSS)을 전기적으로 연결할 수 있다.
PMOS 트랜지스터(MP3)는 풀업 신호(SNP)에 기초하여 센싱 노드(NS)를 전원 전압(VDD)으로 풀업할 수 있다.
독출 동작은 전압 센싱 방식 또는 전류 센싱 방식으로 구현될 수 있다. 전압 센싱 방식은 디벨롭 구간 동안에 도 2의 프리차지 트랜지스터(MT1)가 턴오프된 상태에서 비트 라인(BL)의 전압이 센싱 노드(NS)로 디벨롭되는 방식이고, 전류 센싱 방식은 디벨롭 구간 동안에 프리차지 트랜지스터(MT2)가 턴온 상태를 유지하면서 비트 라인(BL)의 전압이 센싱 노드(NS)로 디벨롭되는 방식이다. 이하 도 9를 참조하여 전류 센싱 방식에 의한 독출 동작의 일 실시예를 설명하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
도 9는 도 8의 센스 증폭기를 포함하는 비휘발성 메모리 장치의 동작의 일 실시예를 나타내는 타이밍도이다. 이하, 도 7a 및 7b와 중복되는 설명은 생략될 수 있다.
도 9에는 독출 동작을 위한 시점(T1) 이전의 리커버리 구간(tREC), 시점들(T1, T2) 사이의 워드 라인 셋업 구간(tWS), 시점들(T2, T3) 사이의 프리차지 구간(tPRE), 시점들(T3~T4) 사이의 디벨롭 구간(tDEV) 및 시점(T4) 이후의 센싱 구간(tSEN)에서의 동작이 도시되어 있다.
도 2, 8 및 9를 참조하면, 리커버리 구간(tREC) 동안에 초기화 신호(INIT) 및 셋 신호(SET)가 활성화되어 제2 노드(N2) 및 제4 노드(N4)가 접지 전압(VSS)으로 풀다운되어 래치 신호(LAT)가 로직 하이 레벨로 초기화될 수 있다.
시점(T1)에서 선택 메모리 셀에 연결된 선택 워드 라인(WLs)에는 독출 전압이 인가되고 나머지 비선택 메모리 셀들에 연결된 비선택 워드 라인들(WLu)에는 패스 전압이 인가될 수 있다.
시점(T2)에서 비트 라인 선택 신호(BLS) 및 프리차지 신호(BLC)가 활성화될 수 있다. 따라서, 적어도 프리차지 구간(tPRE) 및 디벨롭 구간(tDEV) 동안에 비트 라인 선택 트랜지스터(MT2) 및 프리차지 트랜지스터(MT1)가 턴온되어 비트 라인 전류(IBL)가 생성될 수 있다.
한편, 전류 제어 신호(MCC)는 시점(T2)에서 활성화되고 시점(T4)에서 비활성화될 수 있다. 따라서 프리차지 구간(tPRE) 및 디벨롭 구간(tDEV) 동안에 도 2의 전류 제어 스위치 회로(CSW)가 턴온되어 제어 전류(ICON)가 생성될 수 있다. 전술한 바와 같이 제어 전류(ICON)의 생성에 의해 비트 라인 전류(IBL)를 증가시킬 수 있다. 실시예들에 따라서, 전류 제어 신호(MCC)의 활성화 시점은 시점(T2) 이전의 빗금으로 표시한 부분에 해당하는 시점이어도 무방하다.
한편, 디벨롭 신호(SAS)는 워드 라인 셋업 구간(tWS) 및 프리차지 구간(tPRE) 동안 비활성화되어, 도 2의 디벨롭 트랜지스터(MT3)는 턴오프될 수 있다. 일 실시예에서, 도 9에 도시된 바와 같이, 센스 증폭기(SA)의 구성에 따라서 디벨롭 신호(SAS)는 프리차지 구간(tPRE)이 종료되기 전에 활성화될 수도 있다.
풀업 신호(SNP)는 디벨롭 신호(SAS)가 로직 하이 레벨로 활성화됨과 동시에 로직 로우 레벨로 활성화된 후 시점(T3)에서 다시 로직 하이 레벨로 비활성화될 수 있다. 따라서, 센싱 노드(NS)의 센싱 전압(VSEN)은 전원 전압(VDD)으로 풀업되었다가 시점(T4)부터 비트 라인(BL)의 전압에 따라서 디벨롭되기 시작한다. 도 9에 도시된 바와 같이 오프 셀인 경우 셀 전류(ICL)가 상대적으로 작기 때문에 센싱 전압(VSEN)이 상대적으로 천천히 감소하고 온 셀인 경우 셀 전류(ICL)가 상대적으로 크기 때문에 센싱 전압(VSEN)이 상대적으로 빠르게 감소할 수 있다.
센싱 구간(tSEN) 동안에, 예를 들어 시점(T5)에서 리셋 신호(RST)가 활성화되어 제1 노드(N1) 및 제3 노드(N3)가 전기적으로 연결될 수 있다. 선택 메모리 셀이 오프 셀인 경우 센싱 전압(VSEN)은 NMOS 트랜지스터(MN4)의 문턱 전압보다 높아서 NMOS 트랜지스터(MN4)가 턴온되고, 결과적으로 제1 노드(N1)의 래치 신호(LAT)는 로직 하이 레벨에서 로직 로우 레벨로 천이할 수 있다. 반면에 선택 메모리 셀이 온 셀인 경우 센싱 전압(VSEN)은 NMOS 트랜지스터(MN4)의 문턱 전압보다 낮아서 NMOS 트랜지스터(MN4)가 턴오프되고, 결과적으로 제1 노드(N1)의 래치 신호(LAT)는 초기화된 로직 하이 레벨을 그대로 유지할 수 있다.
도 10a, 10b, 11a 및 11b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서 프리차지 시간의 감소를 나타내는 도면들이다.
도 10a 및 11a는 전술한 제어 전류(ICON)를 생성하지 않은 경우를 나타내고, 도 10b 및 11b는 전술한 제어 전류(ICON)를 생성한 경우를 나타낸다.
도 10a 및 10b에서 Ct는 도 2의 비트 라인 선택 트랜지스터(MT2)의 특성 곡선을 나타내고, Con 및 Con'는 선택 메모리 셀이 온 셀이 경우의 비트 라인 전류(IBL) 및 비트 라인 전압(VB)의 관계를 나타내고, Coff 및 Coff'는 선택 메모리 셀이 오프 셀이 경우의 비트 라인 전류(IBL) 및 비트 라인 전압(VB)의 관계를 나타내고, Cref는 선택 메모리 셀의 프로그램 상태가 도 8의 NMOS 트랜지스터(MN4)의 문턱 전압과 동일한 센싱 전압(VSEN)을 생성하는 기준 셀인 경우를 나타낸다.
온 셀 및 오프 셀의 비트 라인 전류(IBL) 및 비트 라인 전압(VB)은 교점들(Pon, Pon', Poff, Poff')에 의해 결정된다. 예를 들어, 도 10a에 도시된 바와 같이, 오프 셀, 기준 셀 및 온 셀에 상응하는 비트 라인 전류(IBL)는 각각 3nA, 10nA 및 60nA이고, 비트 라인 전압(VB)은 각각 0.29V, 0.37V 및 0.55V일 수 있다.
도 10b에 도시된 바와 같이, 비트 라인 전류(IBL)를 제어 전류(ICON)만큼 증가시키는 경우 온 셀에 상응하는 비트 라인 전압(VB)은 0.29V에서 0.28V로 약간 감소하지만, 오프 셀에 상응하는 비트 라인 전압(VB)은 0.55V에서 0.40V로 상대적으로 많이 감소할 수 있다.
도 11a 및 11b에는 시간에 따른 비트 라인 전류(IBL)의 변화 추이가 도시되어 있다. 도 11a 및 11b에는 기준 셀의 비트 라인 전류(IBL)가 도시되어 있으며 C1, C1'은 인접한 비트 라인의 선택 메모리 셀이 온 셀인 경우를 나타내고, C2, C2'는 기 인접한 비트 라인의 선택 메모리 셀이 기준 셀인 경우를 나타내고, C3, C3'는 인접한 비트 라인의 선택 메모리 셀이 오프 셀인 경우를 나타낸다.
제어 전류(ICON)를 인위적으로 생성시킴으로써 도 10a 및 10b를 참조하여 설명한 바와 같이 비트 라인 전압(VB)을 감소함으로써, 도 11a 및 11b에 도시된 바와 같이 비트 라인 전류(IBL)가 안정화되는 시간을 감소할 수 있다. 따라서, 제어 전류(ICON)를 생성하지 않는 경우의 프리차지 구간(tPRE) 보다 제어 전류(ICON)를 생성하는 경우의 프리차지 구간(tPRE')을 단축할 수 있다.
도 12는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서 디벨롭 시간의 감소를 나타내는 도면이다.
도 12에서, CSc는 제어 전류(ICON)를 생성하지 않은 경우의 센싱 전압(VSEN)을 나타내고, CSp는 제어 전류(ICON)를 생성한 경우의 센싱 전압(VSEN)을 나타낸다. 도시 및 설명의 편의상 센싱 전압(VSEN)이 동일한 레벨에서 디벨롭하는 경우를 예시적으로 도시하였다. 도 12의 VREF는 도 8 및 9의 시점(T5)에서 래치 신호(LAT)가 천이하는 경계에 해당하는 센싱 전압(VSEN)의 레벨을 나타낸다.
도 10a 및 10b를 참조하여 설명한 바와 같이 제어 전류(ICON)를 생성함으로써 비트 라인 전압(VB)을 감소시킬 수 있고, 결과적으로 도 12에 도시된 바와 같이, 제어 전류(ICON)를 생성하지 않는 경우의 디벨롭 구간(tDEV) 보다 제어 전류(ICON)를 생성하는 경우의 디벨롭 구간(tDEV')을 단축할 수 있다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 시간의 감소를 나타내는 도면이다.
도 13에는 제어 전류(ICON)를 생성하지 않는 경우의 프리차지 구간(tPRE) 및 디벨롭 구간(tDEV)과 제어 전류(ICON)를 생성하는 경우의 프리차지 구간(tPRE') 및 디벨롭 구간(tDEV')이 비교되어 있다. 전술한 리커버리 구간(tREC), 워드 라인 셋업 구간(tWS) 및 센싱 구간(tSEN)은 제어 전류(ICON)의 생성 여부와 무관하므로 도시를 생략하였다.
이와 같이, 제어 전류(ICON)의 인위적인 생성에 따라서 감소된 프리차지 구간(tPRE') 및 디벨롭 구간(tDEV')을 구현할 수 있고, 따라서 전체 독출 시간 또는 독출 레이턴시를 감소하고 비휘발성 메모리 장치의 성능을 향상시킬 수 있다.
한편, 비휘발성 메모리 장치의 동작 조건 및/또는 동작 특성에 따라서 셀 전류(ICL)의 크기가 변동될 수 있다. 예를 들어, 비휘발성 메모리 장치의 동작 온도, 동작 전압 등에 따라서 셀 전류(ICL)가 변동될 수 있고, 선택된 셀 스트링의 위치, 선택된 워드 라인의 위치 등에 따라서 셀 전류(ICL)가 변동될 수 있다.
일 실시예에서, 이러한 셀 전류(ICL)의 변동을 고려하여 비트 라인 전류(IBL)의 편차가 감소하도록 제어 전류(ICON)의 크기를 조절할 수 있다. 즉 셀 전류(ICL)가 상대적으로 큰 경우에는 제어 전류(ICON)를 감소시키고 셀 전류(ICL)가 상대적으로 작은 경우에는 제어 전류(ICON)를 증가시킴으로써 비트 라인 전류(IBL)의 편차를 감소할 수 있다. 전술한 바와 같이 전류 제어 신호(MCC)의 전압 레벨을 조절함으로써 제어 전류(ICON)의 크기를 조절할 수 있다.
비트 라인 전류(IBL)의 편차가 작을수록 페이지 버퍼의 동작 조건의 최적화가 용이해지고 페이지 버퍼의 센싱 성능도 개선될 수 있다. 결과적으로 비휘발성 메모리 장치의 독출 시간을 감소할 수 있고, 비휘발성 메모리 장치의 성능을 향상시킬 수 있다.
도 14a 및 14b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 도면들이다.
도 14a 및 14b에는 도시의 편의상 비휘발성 메모리 장치의 복수의 비트 라인들 중 서로 인접하는 3개의 비트 라인들(BL1, BL2, BL3)만이 도시되어 있다.
도 14a 및 14b에는 도시를 생략하였으나, 도 2를 참조하여 설명한 바와 같이, 복수의 프리차지 트랜지스터들(MT1)이 독출 동작을 위한 프리차지 구간(tPRE) 동안에 복수의 비트 라인들(BL1, BL2, BL3) 및 전원 전압(VDD)을 전기적으로 연결하여 전원 전압(VDD)에서 복수의 비트 라인들(BL1, BL2, BL3)의 각각으로 흐르는 복수의 비트 라인 전류들(IBL)을 생성할 수 있다. 또한, 복수의 비트 라인들(BL1, BL2, BL3)의 각각 및 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀들을 각각 포함하는 복수의 셀 스트링들이 프리차지 구간(tPRE) 동안에 비트 라인 전류(IBL)에 기초하여 복수의 셀 전류들을 각각 생성할 수 있다.
도 14a 및 14b에 도시된 바와 같이, 복수의 전류 제어 스위치 회로(CSW1, CSW2, CSW3)이 복수의 비트 라인들(BL1, BL2, BL3) 및 싱크 노드(NSK) 사이에 각각 연결될 수 있다. 전술한 바와 같이, 복수의 전류 제어 스위치 회로(CSW1, CSW2, CSW3)은 프리차지 구간(tPRE) 동안에 복수의 비트 라인들(BL1, BL2, BL3)로부터 싱크 노드(NSK)로 각각 흐르는 복수의 제어 전류들을 생성하여 복수의 비트 라인 전류들을 증가시킬 수 있다.
전술한 바와 같이, 복수의 전류 제어 스위치 회로(CSW1, CSW2, CSW3)은 프리차지 구간(tPRE) 동안에, 독출 대상이 되는 선택 메모리 셀이 온 셀인지 오프 셀인지 여부에 관계 없이 모든 비트 라인들(BL1, BL2, BL3)에 대하여 상기 복수의 제어 전류들을 각각 생성할 수 있다.
일 실시예에서, 도 14a에 도시된 바와 같이, 복수의 전류 제어 스위치 회로(CSW1, CSW2, CSW3)은 하나의 전류 제어 신호(MCC)를 공통으로 수신하고, 하나의 전류 제어 신호(MCC)에 기초하여 상기 복수의 제어 전류들을 생성할 수 있다.
다른 실시예에서, 도 14b에 도시된 바와 같이, 복수의 전류 제어 신호들(MCC1, MCC2, MCC3)에 각각 기초하여 상기 복수의 제어 전류들을 생성할 수 있다. 복수의 전류 제어 신호들(MCC1, MCC2, MCC3)은 비트 라인마다의 동작 특성 편차에 따라서 서로 독립적으로 결정되는 전압 레벨을 가질 수 있다. 이와 같이 독립적인 복수의 전류 제어 신호들(MCC1, MCC2, MCC3)을 이용하여 복수의 비트 라인들(BL1, BL2, BL3) 별로 제어 전류를 더욱 정밀하게 제어할 수 있다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 전류 제어 스위치 회로의 일 실시예를 나타내는 도면이다.
도 15를 참조하면, 비휘발성 메모리 장치는 도 16 내지 27을 참조하여 후술하는 바와 같이 콘택 영역에 형성되고 비트 라인(BL) 및 소스 라인(CSL) 사이에 연결되는 전류 제어 채널 구조체(CCH)를 포함할 수 있다. 이 경우, 전류 제어 스위치 회로에 상응하는 전류 제어 트랜지스터(CTR)는 전류 제어 채널 구조체(CCH)에 형성될 수 있다.
도 16은 도 15의 전류 제어 스위치 회로를 포함하는 비휘발성 메모리 장치의 사이즈 축소를 설명하기 위한 도면이다.
주변 회로 영역(PREG)에는 비트 라인들(BL)의 개수에 비례하는 매우 많은 수의 페이지 버퍼들이 형성된다. 도 16에는 전류 제어 트랜지스터(CTR)가 주변 회로 영역(PREG)에 형성되는 경우의 페이지 버퍼(PBc) 및 전류 제어 트랜지스터(CTR)가 셀 영역(CREG)에 형성되는 경우의 페이지 버퍼(PBp)가 함께 도시되어 있다.
페이지 버퍼(PBc)는 센스 증폭기(SA), 제어 신호들(SAD, BLS)에 응답하여 비트 라인(BL)과 센스 증폭기(SA) 사이의 전기적인 연결을 제어하는 트랜지스터들(MT2, TM3) 및 독출 동작시 전류 제어 신호(MCC)에 응답하여 비트 라인(BL) 및 싱크 노드(NSK)를 전기적으로 연결하는 전류 제어 트랜지스터(CTR를 포함한다.
반면에 페이지 버퍼(PBc)는 전류 제어 트랜지스터(CTR)를 포함하지 않고, 전류 제어 트랜지스터(CTR)는 셀 영역(CREG)에 형성된다. 후술하는 바와 같이, 전류 제어 트랜지스터(CTR)는 셀 영역(CREG)에 형성되는 전류 제어 채널 구조체(CCH)를 이용하여 구현될 수 있다.
결과적으로, 페이지 버퍼(PBp)는 전류 제어 트랜지스터(CTR)를 제거함으로써 페이지 버퍼(PBc)보다 감소된 사이즈를 갖는다. 일반적으로 비휘발성 메모리 장치는 매우 많은 개수의 페이지 버퍼들을 포함하므로, 페이지 버퍼의 사이즈를 감소함으로써 비휘발성 메모리 장치의 사이즈를 현저히 감소시킬 수 있다.
이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 제어 전류(ICON)를 제어하기 위한 전류 제어 트랜지스터(CTR)를 페이지 버퍼 회로에서 제거하고 전류 제어 채널 구조체(CCH)를 이용하여 구현함으로써 페이지 버퍼 회로 및 비휘발성 메모리 장치의 사이즈를 감소할 수 있다.
도 17은 본 발명의 실시예들에 따른 씨오피(COP, cell over periphery) 구조의 비휘발성 메모리 장치를 나타내는 사시도이다.
도 17을 참조하면, 씨오피 구조를 갖는 비휘발성 메모리 장치는 주변 회로가 형성되는 주변 회로 영역(peripheral circuit region) (PREG) 및 메모리 셀 어레이가 형성되는 셀 영역(cell region)(CREG)를 포함할 수 있다.
주변 회로 영역(PREG)은 반도체 기판, 상기 반도체 기판에 형성되는 주변 회로들 상기 주변 회로들을 덮는 하부 절연막을 포함할 수 있다. 셀 영역(CREG)은 상기 하부 절연막의 상면에 형성되는 베이스 층, 상기 베이스 층의 상면에 형성되는 메모리 셀 어레이 및 상기 메모리 셀 어레이를 덮는 상부 절연막을 포함할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 주변 회로 영역(PREG)에 주변 회로들을 형성하고 주변 회로 영역(PREG) 상부의 셀 영역(CREG)에 메모리 셀 어레이를 적층하는 씨오피 구조를 채용하여 비휘발성 메모리 장치의 사이즈를 감소할 수 있다. 또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 전류 제어 트랜지스터(CTR)를 주변 회로 영역(PREG)에서 제거하고 전류 제어 채널 구조체(CCH)를 이용하여 셀 영역(CREG)에 구현함으로써 비휘발성 메모리 장치의 사이즈를 더욱 감소할 수 있다.
도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 18을 참조하면, 비휘발성 메모리 장치(1000)는 복수의 비트 라인들(BL), 적어도 하나의 소스 라인(CSL), 복수의 셀 채널 구조체들(CH), 게이트 전극 구조체(SSL, WL, GSL), 복수의 전류 제어 채널 구조체들(CCH) 및 전류 제어 라인(CGSL)을 포함할 수 있다.
복수의 비트 라인들(BL)은 셀 영역(CREG)의 수직 방향(D3)으로의 제1 단부에 형성된다. 복수의 비트 라인들(BL)은 제1 수평 방향(D1)으로 배열되고 제2 수평 방향(D2)으로 신장된다.
소스 라인(CSL)은 셀 영역(CREG)의 수직 방향(D3)으로의 제2 단부에 형성된다. 소스 라인(CSL)은 제2 수평 방향(D2)으로 신장된다. 소스 라인(CSL)은 제1 수평 방향(D1)으로 배열되는 복수의 라인들을 포함할 수도 있고, 도 1에 도시된 바와 같이 제1 수평 방향(D1)으로 신장되어 판 형태를 갖는 공통 소스 라인으로 구현될 수도 있다.
일 실시예에서, 도 1에 도시된 바와 같이, 소스 라인(CSL)은 셀 스트링 영역(CLAR)과 콘택 영역(CTAR)에 걸쳐서 절단 없이 제2 수평 방향(D2)으로 신장될 수 있다. 소스 라인(CSL)은 복수의 셀 채널 구조체들(CH) 및 복수의 전류 제어 채널 구조체들(CCH)에 공통으로 연결될 수 있다. 이 경우, 독출 동작시 소스 라인(CSL)에 인가되는 소스 전압(Vs)은 복수의 셀 채널 구조체들(CH)의 하단에 인가됨과 동시에 복수의 전류 제어 채널 구조체들(CCH) 및 복수의 셀 채널 구조체들(CH)을 통하여 복수의 비트 라인들(BL)에 인가될 수 있다.
다른 실시예에서, 도 24를 참조하여 후술하는 바와 같이, 소스 라인(CSL)은 셀 스트링 영역(CLAR)과 콘택 영역(CTAR)의 경계에서 제1 소스 라인 세그먼트 및 제2 소스 라인 세그먼트로 절단될 수 있다.
복수의 셀 채널 구조체들(CH)은 셀 영역(CREG) 중 셀 스트링 영역(CLAR)에 형성된다. 후술하는 바와 같이, 복수의 셀 채널 구조체들(CH)의 각각은 복수의 비트 라인들(BL) 및 소스 라인(CSL) 사이에 각각 연결되고, 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 접지 선택 트랜지스터를 포함할 수 있다.
게이트 전극 구조체(SSL, WL, GSL)는 셀 스트링 영역(CREG)에 수직 방향으로 적층되어 형성되는 복수의 게이트 전극들을 포함할 수 있다. 게이트 전극 구조체(SSL, WL, GSL)는 적어도 하나의 스트링 선택 라인(SSL), 복수의 워들 라인들(WL) 및 적어도 하나의 접지 선택 라인(GSL)을 포함할 수 있다.
스트링 선택 라인(SSL)은 상기 스트링 선택 트랜지스터의 게이트 전극에 해당하고, 워드 라인들(WL)은 상기 복수의 메모리 셀들의 게이트 전극들에 해당하고, 접지 선택 라인(GSL)은 상기 접지 선택 트랜지스터의 게이트 전극에 해당한다. 워드 라인들(WL)은 워드 라인 컷 영역들(WC)에 의해 절단되고 스트링 선택 라인(SSL)은 스트링 선택 라인 컷 영역들(SC) 및 워드 라인 컷 영역들(WC)에 의해 절단될 수 있다.
도 18에는 예시적으로 2개의 스트링 선택 라인들(SSL) 및 1개의 접지 선택 라인(GSL)을 도시하였으나, 스트링 선택 라인(SSL)의 개수 및 접지 선택 라인(GSL)의 개수는 다양하게 변경될 수 있다.
복수의 전류 제어 채널 구조체들(CCH)은 셀 영역(CREG) 중 제2 수평 방향(D2)으로 셀 스트링 영역(CLAR)과 인접하는 콘택 영역(CTAR)에 형성된다. 복수의 전류 제어 채널 구조체들(CCH)은 복수의 비트 라인들(BL) 및 소스 라인(CSL) 사이에 각각 연결된다. 복수의 전류 제어 채널 구조체들(CCH)은 복수의 전류 제어 트랜지스터들(CTR)을 각각 포함한다.
전류 제어 라인(CGSL)은 콘택 영역(CTAR)에 형성되고, 복수의 전류 제어 채널 구조체들(CCH)에 포함되는 복수의 전류 제어 트랜지스터들(CTR)의 게이트 전극을 형성한다. 독출 동작 동안에 전류 제어 라인(CGSL)에 전류 제어 신호(MCC)를 인가하여 전류 제어 트랜지스터(CTR)를 턴온시킴으로써 전술한 제어 전류(ICON)를 생성할 수 있다. 반면에, 프로그램 동작 및 소거 동작 동안에 전류 제어 라인(CGSL)에 턴오프 전압을 인가하여 전류 제어 트랜지스터(CTR)를 턴오프시킴으로써 소스 라인(CSL) 및 복수의 비트 라인들(BL)을 전기적으로 차단할 수 있다.
도 18에 도시된 바와 같이, 셀 채널 구조체들(CH)에 각각 형성되는 상기 접지 선택 트랜지스터 및 복수의 전류 제어 채널 구조체들(CCH)에 각각 형성되는 전류 제어 트랜지스터(CTR)는 수직 방향(D3)으로 동일한 높이에 형성될 수 있다. 이 경우, 전류 제어 라인(CGSL)은 셀 스트링 영역(CLAR)과 콘택 영역(CTAR)에 걸쳐서 제2 수평 방향(D2)으로 신장되는 접지 선택 라인(GSL)을 셀 스트링 영역(CLAR)과 콘택 영역(CTAR)의 경계에서 절단하여 제공되는 접지 선택 라인(GSL)의 일부로서 구현될 수 있다. 예를 들어, 접지 선택 라인(GSL)은 셀 스트링 영역(CLAR)과 콘택 영역(CTAR)의 경계에서 워드 라인 컷 영역(WC)에 의해 절단될 수 있고, 콘택 영역(CTAR)에 포함되는 접지 선택 라인(GSL)의 일부가 전류 제어 라인(CGSL)으로서 제공될 수 있다.
도 18에 도시하지는 않았으나, 비휘발성 메모리 장치(1000)는 복수의 비트 라인들(BL)에 연결되는 복수의 페이지 버퍼들을 포함할 수 있다. 비트 라인(BL)에 접지 전압(VSS)을 선택적으로 인가하기 위한 전류 제어 트랜지스터(CTR)가 페이지 버퍼에 포함되어 비휘발성 메모리 장치(1000)의 사이즈를 증가시킬 수 있다. 페이지 버퍼의 사이즈 감소가 요구되는 경우, 비휘발성 메모리 장치(1000)는 전류 제어 트랜지스터(CTR)를 셀 영역(CREG)의 콘택 영역(CTAR)에 구현함으로써 페이지 버퍼의 사이즈를 감소할 수 있다. 일반적으로 비휘발성 메모리 장치는 매우 많은 개수의 페이지 버퍼들을 포함하므로, 페이지 버퍼의 사이즈를 감소함으로써 비휘발성 메모리 장치(1000)의 사이즈를 현저히 감소시킬 수 있다.
이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치(1000)는 비트 라인(BL)에 인가되는 제어 전류(ICON)를 제어하기 위한 전류 제어 트랜지스터(CTR)를 페이지 버퍼 회로에서 제거하고 전류 제어 채널 구조체(CCH)를 이용하여 구현함으로써 페이지 버퍼 회로 및 비휘발성 메모리 장치(1000)의 사이즈를 감소할 수 있다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 평면도이고, 도 20은 도 19의 비휘발성 메모리 장치의 수직 구조의 일 실시예를 나타내는 단면도이고, 도 21은 도 20의 비휘발성 메모리 장치에 포함되는 전류 제어 채널 구조체(CCH)의 단부를 확대한 도면이다. 도 20은 도 19의 비휘발성 메모리 장치를 제2 수평 방향(D2)으로 절단한 단면도이다. 이하 도 18의 설명과 중복되는 설명은 생략될 수 있다.
도 19 내지 21을 참조하면, 게이트 전극 구조체(SSL, WL, GSL)가 기판(100) 상에 배치될 수 있다. 기판(100)은 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 게이트 전극 구조체(SSL, WL, GSL)는 도 18을 참조하여 설명한 바와 같이 스트링 선택 라인 컷 영역(SC)들 또는 워드 라인 컷 영역들(WC)에 의해 절단될 수 있다.
게이트 전극 구조체(SSL, WL, GSL)는 버퍼 산화막(210), 및 버퍼 산화막(210) 상에 교대로 그리고 반복적으로 적층된 게이트 전극들(220), 및 절연 패턴들(230)을 포함할 수 있다. 버퍼 산화막(210)은 기판(100)의 상면을 덮을 수 있다. 버퍼 산화막(210)은 예를 들어, 열 산화막 또는 실리콘 산화막을 포함할 수 있다. 게이트 전극들(220)은 접지 선택 게이트 전극(GSL), 셀 게이트 전극들(WL) 및 스트링 선택 게이트 전극(SSL)을 포함할 수 있다. 접지 선택 게이트 전극(GSL)은 게이트 전극들(220) 중 최하층에 해당할 수 있고, 스트링 선택 게이트 전극(SSL)은 게이트 전극들(220) 중 최상층에 해당할 수 있다. 셀 게이트 전극들(WL)은 접지 선택 게이트 전극(GSL)과 스트링 선택 게이트 전극(SSL) 사이에 배치될 수 있다. 게이트 전극들(220)은 예를 들어, 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다.
절연 패턴들(230)이 기판(100)의 상면에 대해 수직인 제 3 방향(D3)으로 인접하는 게이트 전극들(220) 사이에 배치될 수 있다. 절연 패턴들(230)은 서로 두께가 동일할 수 있으나, 이들 중 일부는 다른 패턴들보다 두꺼울 수 있다. 일 예로, 스트링 선택 게이트 전극(SSL) 상부의 절연 패턴은 그 아래의 절연 패턴들 보다 더 두꺼울 수 있다. 상기 상부의 절연 패턴은 그 아래의 절연 패턴들 보다 두 배 이상 두꺼울 수 있다. 절연 패턴들(230)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 전술한 바와 같이, 비휘발성 메모리 장치(1001)는 수직 방향(D3)으로 분할되는 셀 영역(CREG) 및 주변 회로 영역(PREG)을 포함할 수 있고, 제2 수평 방향(D2)으로 분할되는 셀 스트링 영역(CLAR) 및 콘택 영역(CTAR)을 포함할 수 있다.
셀 채널 구조체들(CH)이 게이트 전극 구조체(SSL, WL, GSL)를 관통할 수 있다. 셀 채널 구조체들(CH)의 각각은 수직 채널부(315) 및 수직 채널부(315)를 둘러싸는 전하 저장 구조체(310)를 포함할 수 있다. 각 수직 구조체들(VS)은 수직 채널부(315)에 의해 둘러싸인 내부 공간들 내에 배치되는 갭필막들(320)을 포함할 수 있다. 각 수직 구조체들(VS)은 그 상부에 패드(330)를 포함할 수 있다. 수직 구조제들(VS)은 지그재그 형태 또는 일렬로 배열될 수 있다. 수직 채널부들(315)은 속이 빈 파이프 형태, 실린더 형태 또는 컵 형태와 같은 일부 형태를 포함할 수 있다. 수직 채널부들(315)은 전기적으로 기판(100)과 연결될 수 있다. 수직 채널부들(315)은 단일막 또는 복수 개의 막들을 포함할 수 있다. 수직 채널부들(315)은 예를 들어, 단결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중 적어도 하나를 포함할 수 있다.
전하 저장 구조체들(310)은 수직 채널부들(315)의 외측벽들을 따라 제 3 방향(D3)으로 연장할 수 있다. 예를 들어, 전하 저장 구조체들(310)은 수직 채널부들(315)의 외측벽들을 감싸는 형상을 가질 수 있다. 전하 저장 구조체들(310)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 고유전막 중 적어도 하나를 포함한 단일막 또는 복수 개의 막들을 포함할 수 있다.
도 21에 도시된 것과 같이, 전하 저장 구조체들(310) 각각은 터널 절연막(TL), 블로킹 절연막(BLL) 및 전하 저장막(CTL)을 포함할 수 있다. 터널 절연막(TL)은 수직 채널부들(315) 각각에 인접하게 배치될 수 있고, 수직 채널부(315)의 외측벽을 감쌀 수 있다. 블로킹 절연막(BLL)은 게이트 전극들(220)에 인접하게 배치될 수 있다. 전하 저장막(CTL)은 터널 절연막(TL)과 블로킹 절연막(BLL) 사이에 배치될 수 있다. 터널 절연막(TL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다. 블로킹 절연막(BLL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다. 전하 저장막(CTL)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 갭필막들(320)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
셀 채널 구조체들(CH) 및 전류 제어 채널 구조체들(CCH)의 상부에는 패드들(330)이 배치될 수 있다. 패드들(330)은 수직 채널부(315)의 상면 및 전하 저장 구조체(310)의 상면 상으로 연장될 수 있다. 패드들(330)은 터널 절연막(TL), 전하 저장막(CTL), 및 블로킹 절연막(BLL) 각각의 상면들 중 적어도 일부를 덮을 수 있다. 일 예로, 도 20에 도시된 바와 같이, 패드들(330)는 터널 절연막(TL), 전하 저장막(CTL), 및 블로킹 절연막(BLL) 각각의 상면들 모두를 덮을 수 있다. 패드들(330)은 제 1 도전형 불순물들을 포함하는 반도체 물질을 포함할 수 있다. 일 예로, 패드들(330)은 N형 불순물이 고 농도로 도핑된 영역일 수 있다.
수직 채널부(315) 및 패드들(330)은 실리콘과 같은 반도체 물질로 형성될 수 있다. 일 예로, 수직 채널부(315) 및 패드들(330)은 다결정 실리콘을 포함할 수 있다. 수직 채널부(315)과 패드들(330)은 결정학적으로 서로 다른 형태를 가질 수 있다.
소거 동작시, 비트 라인들(BL)에는 매우 높은 레벨의 소스 전압(Vs)이 인가될 수 있고, 게이트 유도 드레인 누설(GIDL)(gate induced drain leakage) 현상으로 인해, 수직 채널부(315) 내에 전자-정공 쌍들이 생성될 수 있으며, 전자는 패드들(330) 쪽으로 끌려가고 정공들은 수직 채널부들(315) 내로 공급될 수 있다. 따라서, 소거 동작 시, 정공들은 수직 채널부들(315)에서 전하 저장막들(CTL) 내로 원활히 제공되어, 비휘발성 메모리 장치의 소거 동작이 수행될 수 있다.
제 1 층간 절연막(460)이 게이트 전극 구조체(SSL, WL, GSL)상에 배치될 수 있다. 제 1 층간 절연막(460)은 최상층 절연 패턴(230)의 상면 및 패드들(330)의 상면들을 덮을 수 있다. 제 1 층간 절연막(460)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
제 2 층간 절연막(480)이 제 1 층간 절연막(460) 상에 배치될 수 있다. 제 2 층간 절연막(480)은 제 1 층간 절연막(460)의 상면을 덮을 수 있다. 제 2 층간 절연막(480)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 채널 콘택 플러그들(HCP)이 셀 채널 구조체들(CH) 및 전류 제어 채널 구조체들(CCH) 상에 배치될 수 있다. 채널 콘택 플러그들(HCP)은 제 2 및 제 1 층간 절연막들(460, 480)을 관통하며 패드들(330)과 직접 접촉할 수 있다. 채널 콘택 플러그들(HCP)은 예를 들어, 금속 물질(예를 들어, 구리 또는 텅스텐) 및 금속 질화물(예를 들어, TiN, TaN, WN) 중 적어도 하나를 포함할 수 있다.
비트 라인들(BL)이 제 2 층간 절연막(480) 상에 배치될 수 있다. 비트 라인들(BL)은 제 2 수평 방향(D2)으로 연장하며 셀 스트링 영역(CLAR) 및 콘택 영역(CTAR)에 걸쳐서 제 2 수평 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 제 2 층간 절연막(480) 상에서, 제 1 수평 방향(D1)으로 이격 배치될 수 있다. 비트 라인들(BL) 각각은 제 2 수평 방향(D2)으로 배열된 셀 채널 구조체들(CH) 및 전류 제어 채널 구조체들(CCH)과 전기적으로 연결될 수 있다. 비트 라인들(BL)은 예를 들어, 금속 물질을 포함할 수 있다.
전하 저장 구조체(310)는 수직 채널부(315)의 측벽을 감쌀 수 있으며, 수직 채널부(315)의 하면과 기판(100) 사이로 개재될 수 있다. 즉, 수직 채널부(315)은 기판(100)과 이격될 수 있다.
소스 도전 패턴(SCP)은 기판(100)과 버퍼 산화막(210) 사이에 배치될 수 있다. 소스 도전 패턴(SCP)은 제 1 소스 도전 패턴(SCP1)과 제 2 소스 도전 패턴(SCP2)을 포함할 수 있다. 제 2 소스 도전 패턴(SCP2)은 제 1 소스 도전 패턴(SCP1)의 상면 상에 배치될 수 있다. 제 1 소스 도전 패턴(SCP1)은 기판(100)과 제 2 소스 도전 패턴(SCP2) 사이에서 제 2 소스 도전 패턴(SCP2)과 수직 채널부(315) 사이 및 기판(100)과 수직 채널부(315) 사이로 연장할 수 있다. 도 21에 도시된 바와 같이 제 1 소스 도전 패턴(SCP1)에 의해 전하 저장 구조체(310)는 제 1 소스 도전 패턴(SCP1) 상에 배치되는 상부 전하 저장 구조체(310a)와 제 2 소스 도전 패턴(SCP2) 아래에 배치되는 하부 전하 저장 구조체(310b)로 분리될 수 있다.
예를 들어, 제 1 소스 도전 패턴(SCP1)은 수평 부분(PP) 및 수직부분(VP)을 포함할 수 있다. 제 1 소스 도전 패턴(SCP1)의 수평 부분(PP)은 기판(100)과 제 2 소스 도전 패턴(SCP2) 사이에 배치될 수 있다. 수직 부분(VP)은 수직 채널부(315)와 수평 부분(PP) 사이에서 제 2 소스 도전 패턴(SCP2)과 수직 채널부(315) 사이 및 기판(100)과 수직 채널부(315) 사이로 연장할 수 있다. 수직 부분(VP)은 전하 저장 구조체(310)과 접촉할 수 있다. 수직 부분(VP)의 상면은 수평 부분(PP)의 상면과 제 2 소스 도전 패턴(SCP2)의 상면 사이에 위치할 수 있다. 제 1 및 제 2 소스 도전 패턴들(SCP1, SCP2)은 제 1 도전형 불순물들이 도핑된 폴리실리콘으로 이루어질 수 있으며, 제 2 소스 도전 패턴(SCP2)에 도핑된 불순물 농도는 제 1 소스 도전 패턴(SCP1)에 도핑된 불순물 농도보다 클 수 있다. 이와 같은 소스 도전 패턴(SCP)은 전술한 소스 라인(CSL)으로 이용될 수 있다.
본 발명의 실시예들에 따라서, 복수의 전류 제어 채널 구조체들(CCH)은 셀 영역(CREG) 중 제2 수평 방향(D2)으로 셀 스트링 영역(CLAR)과 인접하는 콘택 영역(CTAR)에 형성된다. 복수의 전류 제어 채널 구조체들(CCH)은 복수의 비트 라인들(BL) 및 소스 라인(CSL) 사이에 각각 연결된다. 복수의 전류 제어 채널 구조체들(CCH)은 복수의 전류 제어 트랜지스터들(CTR)을 각각 포함한다. 전류 제어 라인(CGSL)은 콘택 영역(CTAR)에 형성되고, 복수의 전류 제어 채널 구조체들(CCH)에 포함되는 복수의 전류 제어 트랜지스터들(CTR)의 게이트 전극을 형성한다.
일 실시예에서, 도 19 및 20에 도시된 바와 같이, 복수의 비트 라인들(BL)의 각각에 1개의 전류 제어 채널 구조체(CCH)가 연결될 수 있다.
일 실시예에서, 도 19에 도시된 바와 같이, 소스 라인(CSL)은 셀 스트링 영역(CLAR)과 콘택 영역(CTAR)에 걸쳐서 절단 없이 제2 수평 방향(D2)으로 신장될 수 있다. 소스 라인(CSL)은 복수의 셀 채널 구조체들(CH) 및 복수의 전류 제어 채널 구조체들(CCH)에 공통으로 연결될 수 있다. 이 경우, 독출 동작시 소스 라인(CSL)에 인가되는 소스 전압(Vs)은 접지 전압(VSS)일 수 있고, 접지 전압(VSS)이 복수의 셀 채널 구조체들(CH) 및 복수의 전류 제어 채널 구조체들(CCH)의 하단에 동시에 인가될 수 있다.
도 22는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 평면도이고, 도 23은 도 22의 비휘발성 메모리 장치의 수직 구조의 일 실시예를 나타내는 단면도이다. 이하, 도 18 내지 21의 설명과 중복되는 설명을 생략하고 차이점만을 설명하기 한다.
도 22 및 23을 참조하면, 비휘발성 메모리 장치(1003)는 셀 영역(CREG) 중 제2 수평 방향(D2)으로 셀 스트링 영역(CLAR)과 인접하는 콘택 영역(CTAR)에 형성되는 복수의 전류 제어 채널 구조체들(CCH1, CCH2) 및 전류 제어 라인(CGSL)을 포함한다.
복수의 전류 제어 채널 구조체들(CCH1, CCH2)은 복수의 비트 라인들(BL) 및 소스 라인(CSL) 사이에 각각 연결된다. 복수의 전류 제어 채널 구조체들(CCH1, CCH2)은 복수의 전류 제어 트랜지스터들(CTR)을 각각 포함한다. 전류 제어 라인(CGSL)은 복수의 전류 제어 채널 구조체들(CCH)에 포함되는 복수의 전류 제어 트랜지스터들(CTR)의 게이트 전극을 형성한다.
일 실시예에서, 도 22 및 23에 도시된 바와 같이, 복수의 비트 라인들(BL)의 각각에 2개 이상의 전류 제어 채널 구조체들이 연결될 수 있다. 도 22 및 23에는 도시의 편의상 각각의 비트 라인(BL)에 2개의 전류 제어 채널 구조체들(CCH1, CCH2)이 연결되는 실시예를 도시하였으나, 각각의 비트 라인(BL)에 3개 이상의 전류 제어 채널 구조체들이 연결될 수도 있다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 사시도이고, 도 25는 도 24의 비휘발성 메모리 장치의 수직 구조의 일 실시예를 나타내는 단면도이다. 이하 전술한 설명과 중복되는 설명은 생략될 수 있다.
도 24 및 25를 참조하면, 비휘발성 메모리 장치(1500)는 복수의 비트 라인들(BL), 적어도 하나의 소스 라인(CSL), 복수의 셀 채널 구조체들(CH), 게이트 전극 구조체(SSL, WL, GSL), 복수의 전류 제어 채널 구조체들(CCH) 및 전류 제어 라인(CGSL)을 포함할 수 있다.
복수의 비트 라인들(BL)은 셀 영역(CREG)의 수직 방향(D3)으로의 제1 단부에 형성된다. 복수의 비트 라인들(BL)은 제1 수평 방향(D1)으로 배열되고 제2 수평 방향(D2)으로 신장된다.
소스 라인(CSL)은 셀 영역(CREG)의 수직 방향(D3)으로의 제2 단부에 형성된다. 소스 라인(CSL)은 제2 수평 방향(D2)으로 신장된다. 소스 라인(CSL)은 제1 수평 방향(D1)으로 배열되는 복수의 라인들을 포함할 수도 있고, 도 24에 도시된 바와 같이 제1 수평 방향(D1)으로 신장되어 판 형태를 갖는 공통 소스 라인으로 구현될 수도 있다.
일 실시예에서, 도 24 및 25에 도시된 바와 같이, 소스 라인(CSL)은 셀 스트링 영역(CLAR)과 콘택 영역(CTAR)의 경계에서 제1 소스 라인 세그먼트(CSLa) 및 제2 소스 라인 세그먼트(CSLb)로 절단될 수 있다.
제1 소스 라인 세그먼트(CSLa)는 복수의 셀 채널 구조체들(CH)에 연결되고, 제2 소스 라인 세그먼트(CSLb)는 복수의 전류 제어 채널 구조체들(CCH)에 연결될 수 있다. 결과적으로, 독출 동작시 제1 소스 라인 세그먼트(CSLa)에 인가되는 소스 전압(Vs) 및 제2 소스 라인 세그먼트(CSLb)에 인가되는 접지 전압(VSS)은 독립적으로 제어될 수 있다. 다시 말해, 제1 소스 라인 세그먼트(CSLa)에 인가되는 소스 전압(Vs)은 제2 소스 라인 세그먼트(CSLb)에 인가되는 접지 전압(VSS)과 독립적으로 제어될 수 있다.
복수의 셀 채널 구조체들(CH)은 셀 영역(CREG) 중 셀 스트링 영역(CLAR)에 형성된다. 복수의 셀 채널 구조체들(CH)의 각각은 복수의 비트 라인들(BL) 및 소스 라인(CSL) 사이에 각각 연결되고, 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 접지 선택 트랜지스터를 포함할 수 있다.
도 26 및 27은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도들이다.
도 26 및 27을 참조하면, 비휘발성 메모리 장치 또는 메모리 장치(2000)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CREG)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PREG)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(2000)의 주변 회로 영역(PREG)과 셀 영역(CREG) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PREG)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(2215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(2210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PREG)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CREG)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CREG)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CREG)은 제2 기판(2310)과 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직하는 제3 방향(D3)을 따라 복수의 워드라인들(2331, 2332, 2333, 2334, 2335, 2336, 2337, 2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(2330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 방향으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제2 방향(D2)을 따라 연장될 수 있다.
도 26의 예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PREG)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(2360c)은 주변 회로 영역(PREG)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(2393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제2 기판(2310)의 상면에 평행한 제1 방향(D1)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341, 2342, 2343, 2344, 2345, 2346, 3347; 3340)과 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제1 방향(D1)을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(2330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CREG)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PREG)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PREG)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PREG)에서 어드레스 디코더 또는 로우 디코더(2394)를 제공하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)를 제공하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 제공하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(2380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(2320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PREG)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(2305)는 제2 입출력 컨택 플러그(2303)를 통해 주변 회로 영역(PREG)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다.
실시예에 따라서, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 제3 방향(D3)에서 워드라인들(2380)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CREG)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예에 따라서, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(2000)는 제1 기판(2201)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2301)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 메모리 장치(2000)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CREG)과 주변 회로 영역(PREG) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(2000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CREG)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PREG)의 최상부 메탈층에 셀 영역(CREG)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PREG)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)은 주변 회로 영역(PREG)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PREG)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CREG)의 상부 메탈층에 주변 회로 영역(PREG)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PREG)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CREG)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PREG)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CREG)의 최상부 메탈층에 주변 회로 영역(PREG)의 하부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CREG)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
도 27에 도시된 바와 같이, 본 발명의 실시예들에 따라서, 비휘발성 메모리 장치(2000)는 셀 영역(CREG) 중 제2 수평 방향(D2)으로 셀 스트링 영역(CLAR)과 인접하는 콘택 영역(CTAR)에 형성되는 복수의 전류 제어 채널 구조체들(CCH) 및 전류 제어 라인(CGSL)을 포함한다.
복수의 전류 제어 채널 구조체들(CCH1, CCH2)은 복수의 비트 라인들(BL) 및 소스 라인(CSL) 사이에 각각 연결된다. 복수의 전류 제어 채널 구조체들(ECH1, ECH2)은 복수의 전류 제어 트랜지스터들(CTR)을 각각 포함한다. 전류 제어 라인(CGSL)은 복수의 전류 제어 채널 구조체들(CCH)에 포함되는 복수의 전류 제어 트랜지스터들(CTR)의 게이트 전극을 형성한다.
도 28은 본 발명의 실시예들에 따른 적층형 반도체 장치의 제조 과정을 설명하기 위한 도면이다.
도 28을 참조하면, 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)에는 각각의 집적 회로들이 형성된다. 제1 웨이퍼(WF1)에는 전술한 메모리 셀 어레이 및 전류 제어 채널 구조체들(CCH)을 이용한 전류 제어 트랜지스터들(CTR)이 형성될 수 있고, 제2 웨이퍼(WF2)에는 주변 회로들이 형성될 수 있다.
제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)의 집적 회로들을 형성한 상태에서 제1 웨이퍼(WF1)와 제2 웨이퍼(WF2)를 본딩 방식으로 접착한다. 접착된 웨이퍼들(WF1, WF2)은 복수의 칩들로 절단되고, 각각의 칩은 적층된 반도체 다이들(SD1, SD2)을 포함하는 도 26 및 27의 반도체 장치(2000)에 해당한다. 제1 웨이퍼(WF1)의 절단된 부분은 제1 반도체 다이(SD1)에 해당하고 제2 웨이터(WF2)의 절단된 부분은 제2 반도체 다이(SD2)에 해당한다.
도 29는 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 29를 참조하면, SSD(5000)는 복수의 비휘발성 메모리 장치들(5100) 및 SSD 제어기(5200)를 포함한다.
비휘발성 메모리 장치들(5100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(5100)은 전술한 바와 같은 비휘발성 메모리 장치로 구현될 수 있다. 본 발명의 실시예들에 따라서 비휘발성 메모리 장치들(5100)은 독출 동작의 프리차지 구간에서 비트 라인 전류를 증가시키기 위한 전류 제어 트랜지스터를 포함할 수 있다.
SSD 제어기(5200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(5100)에 연결된다. SSD 제어기(5200)는 적어도 하나의 프로세서(5210), 버퍼 메모리(5220), 에러 정정 회로(5230), 호스트 인터페이스(5250) 및 비휘발성 메모리 인터페이스(5260)를 포함한다. 버퍼 메모리(5220)는 메모리 제어기(5200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(5220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링할 수 있다. 에러 정정 회로(5230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(5100)로부터 복구된 데이터의 에러를 정정할 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 독출 방법은, 프리차지 구간 동안에 싱크 노드로 흐르는 제어 전류를 인위적으로 생성하여 비트 라인 전류를 증가시킴으로써 프리차지 시간을 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 독출 방법은, 독출 대상이 되는 선택 메모리 셀이 온 셀인지 오프 셀인지 여부에 관계 없이 모든 비트 라인들의 각각에 상기 제어 전류를 생성함으로써 온 셀 또는 오프 셀 판단을 위한 부가적인 동작의 추가 없이 프리차지 시간을 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 독출 방법은, 비트 라인 전류를 증가시킴으로써 디벨롭 구간에서 센싱 노드가 비트 라인 전류에 의해 방전되는 디벨롭 시간을 감소할 수 있다.
이와 같은 프리차지 시간 및 디벨롭 시간의 감소를 통하여 비휘발성 메모리 장치의 전체 독출 시간을 감소하고 비휘발성 메모리 장치 및 비휘발성 메모리 장치를 포함하는 시스템의 성능을 향상시킬 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다.
특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 유니버셜 플래시 스토리지(UFS, universal flash storage), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기, 서버 시스템, 자율 주행 장치 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
Claims (10)
- 비트 라인;
독출 동작을 위한 프리차지 구간 동안에 상기 비트 라인 및 전원 전압을 전기적으로 연결하여 상기 전원 전압에서 상기 비트 라인으로 흐르는 비트 라인 전류를 생성하는 프리차지 트랜지스터;
상기 비트 라인 및 소스 라인 사이에 연결되는 복수의 메모리 셀들을 각각 포함하고, 상기 프리차지 구간 동안에 상기 비트 라인 전류에 기초하여 셀 전류를 생성하는 셀 스트링; 및
상기 비트 라인 및 싱크 노드 사이에 연결되고, 상기 프리차지 구간 동안에 상기 비트 라인으로부터 상기 싱크 노드로 흐르는 제어 전류를 생성하여 상기 비트 라인 전류를 증가시키는 전류 제어 스위치 회로를 포함하는 비휘발성 메모리 장치. - 제1 항에 있어서,
상기 전류 제어 스위치 회로는,
상기 프리차지 구간 동안에, 상기 복수의 메모리 셀들 중에서 독출 대상이 되는 선택 메모리 셀이 온 셀인지 오프 셀인지 여부에 관계 없이 상기 제어 전류를 생성하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제1 항에 있어서,
상기 전류 제어 스위치 회로는,
상기 비트 라인 및 상기 싱크 노드 사이에 연결되고, 상기 제어 전류의 크기를 제어하는 전류 제어 신호를 수신하는 NMOS(N-type metal oxide semiconductor) 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제3 항에 있어서,
상기 전류 제어 신호는 상기 프리차지 구간 동안에 연속적으로 활성화되는 신호인 것을 특징으로 하는 비휘발성 메모리 장치. - 제3 항에 있어서,
상기 전류 제어 신호는 상기 프리차지 구간 동안에 주기적으로 활성화되는 펄스들을 포함하는 펄스 신호인 것을 특징으로 하는 비휘발성 메모리 장치. - 제1 항에 있어서,
상기 전류 제어 스위치 회로는,
상기 비트 라인 및 상기 싱크 노드 사이에 연결되고, 게이트 전극 및 드레인 전극이 전기적으로 연결된 제1 NMOS 트랜지스터; 및
상기 비트 라인 및 상기 싱크 노드 사이에서 상기 제1 NMOS 트랜지스터와 캐스코드(cascode) 구조로 연결되고, 상기 제어 전류의 크기를 제어하는 전류 제어 신호를 수신하는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제1 항에 있어서,
상기 비휘발성 메모리 장치는,
상기 프리차지 구간 이후의 디벨롭 구간 동안에 상기 비트 라인을 센싱 노드에 전기적으로 연결하는 디벨롭 트랜지스터; 및
상기 센싱 노드에 연결된 센스 증폭기를 더 포함하고,
상기 프리차지 구간 및 상기 디벨롭 구간 동안에, 상기 프리차지 트랜지스터 및 상기 전류 제어 스위치 회로는 상기 비트 라인 전류 및 상기 제어 전류를 생성하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제1 항에 있어서,
상기 비휘발성 메모리 장치는 상기 셀 스트링이 형성되는 셀 영역 및 상기 프리차지 트랜지스터가 형성되는 주변 회로 영역을 영역을 포함하고 상기 셀 영역 및 상기 주변 영역은 수직 방향으로 적층되는 씨오피 구조를 갖고,
상기 셀 영역은 상기 셀 스트링이 형성되는 셀 스트링 영역 및 상기 셀 스트링 영역과 수평 방향으로 인접하는 콘택 영역을 포함하고,
상기 비휘발성 메모리 장치는,
상기 콘택 영역에 형성되고 상기 비트 라인 및 상기 소스 라인 사이에 연결되는 전류 제어 채널 구조체를 더 포함하고,
상기 전류 제어 스위치 회로는 상기 전류 제어 채널 구조체에 형성되는 것을 특징으로 하는 비휘발성 메모리 장치. - 제8 항에 있어서,
상기 소스 라인은 상기 셀 스트링 영역과 상기 콘택 영역의 경계에서 제1 소스 라인 세그먼트 및 제2 소스 라인 세그먼트로 절단되고,
상기 제1 소스 라인 세그먼트는 상기 셀 스트링에 연결되고, 상기 제2 소스 라인 세그먼트는 상기 전류 제어 채널 구조체에 연결되는 것을 특징으로 하는 비휘발성 메모리 장치. - 프리차지 구간 동안에 비트 라인 및 전원 전압을 전기적으로 연결하여 상기 전원 전압에서 상기 비트 라인으로 흐르는 비트 라인 전류를 생성하는 단계;
상기 프리차지 구간 동안에 상기 비트 라인 및 소스 라인 사이에 연결되는 셀 스트링을 통하여 흐르는 셀 전류를 생성하는 단계;
상기 프리차지 구간 동안에 상기 비트 라인 및 싱크 노드 사이에 연결되는 전류 제어 스위치 회로를 통하여 흐르는 제어 전류를 생성하여 상기 비트 라인 전류를 증가시키는 단계;
상기 프리차지 구간 이후의 디벨롭 구간 동안에 상기 비트 라인을 센싱 노드에 전기적으로 연결하는 단계; 및
상기 디벨롭 구간 이후의 센싱 구간 동안에 상기 센싱 노드에 연결된 센스 증폭기를 이용하여 상기 셀 스트링에 포함되는 선택 메모리 셀에 저장된 데이터를 센싱하는 단계를 포함하는 비휘발성 메모리 장치의 독출 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220078644A KR20240001844A (ko) | 2022-06-28 | 2022-06-28 | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 독출 방법 |
| US18/099,808 US20230420058A1 (en) | 2022-06-28 | 2023-01-20 | Nonvolatile memory device and method of controlling read operation of the same |
| EP23163785.1A EP4300497A1 (en) | 2022-06-28 | 2023-03-23 | Nonvolatile memory device and method of controlling read operation of the same |
| CN202310297034.0A CN117316243A (zh) | 2022-06-28 | 2023-03-24 | 非易失性存储器装置及控制其读取操作的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220078644A KR20240001844A (ko) | 2022-06-28 | 2022-06-28 | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 독출 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20240001844A true KR20240001844A (ko) | 2024-01-04 |
Family
ID=85726288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220078644A KR20240001844A (ko) | 2022-06-28 | 2022-06-28 | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 독출 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20230420058A1 (ko) |
| EP (1) | EP4300497A1 (ko) |
| KR (1) | KR20240001844A (ko) |
| CN (1) | CN117316243A (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11978516B2 (en) * | 2022-04-11 | 2024-05-07 | Sandisk Technologies Llc | Dynamic sense amplifier supply voltage for power and die size reduction |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412606A (en) * | 1994-03-29 | 1995-05-02 | At&T Corp. | Memory precharge technique |
| CN108615541B (zh) * | 2016-12-09 | 2021-04-06 | 中芯国际集成电路制造(上海)有限公司 | 一种位线预充电和放电电路以及存储器 |
| KR20220021181A (ko) * | 2020-08-13 | 2022-02-22 | 삼성전자주식회사 | 소거 트랜지스터를 포함하는 비휘발성 메모리 장치 |
-
2022
- 2022-06-28 KR KR1020220078644A patent/KR20240001844A/ko unknown
-
2023
- 2023-01-20 US US18/099,808 patent/US20230420058A1/en active Pending
- 2023-03-23 EP EP23163785.1A patent/EP4300497A1/en active Pending
- 2023-03-24 CN CN202310297034.0A patent/CN117316243A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP4300497A1 (en) | 2024-01-03 |
| CN117316243A (zh) | 2023-12-29 |
| US20230420058A1 (en) | 2023-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI654611B (zh) | 包括多個閘極引發汲極漏電流產生器電路之記憶體裝置 | |
| US20150036429A1 (en) | Semiconductor memory device | |
| US11462260B2 (en) | Nonvolatile memory devices | |
| US11348910B2 (en) | Non-volatile memory device | |
| US11087844B2 (en) | Non-volatile memory device | |
| US11881272B2 (en) | Nonvolatile memory device and method of programming in a nonvolatile memory | |
| US11804268B2 (en) | Methods of operating memory devices based on sub-block positions and related memory system | |
| US11437105B2 (en) | Memory device | |
| KR20220090210A (ko) | 데이터 신뢰성을 보전하기 위한 소거 동작을 수행하는 메모리 장치 | |
| EP4300497A1 (en) | Nonvolatile memory device and method of controlling read operation of the same | |
| KR101739059B1 (ko) | 불휘발성 메모리 장치 | |
| US20230386581A1 (en) | Non-Volatile Memory Device and Method of Operating the Same | |
| US10680013B2 (en) | Three-dimensional memory devices having plurality of vertical channel structures | |
| KR20220046926A (ko) | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법 | |
| US11972791B2 (en) | Method and device for reading data in a nonvolatile memory device based on cell counts of two states | |
| US11551764B2 (en) | Memory device | |
| KR20220021181A (ko) | 소거 트랜지스터를 포함하는 비휘발성 메모리 장치 | |
| US11205485B2 (en) | Three-dimensional NAND flash memory device having improved data reliability by varying program intervals, and method of operating the same | |
| US11929118B2 (en) | Non-volatile memory device | |
| US11594286B2 (en) | Non-volatile memory device and method of operating the same | |
| KR20240109126A (ko) | 메모리 장치 및 이의 동작 방법 | |
| CN116153366A (zh) | 非易失性存储器装置及其编程方法 |