KR20240001302A - 워드 라인 드라이버 및 저장 장치 - Google Patents

워드 라인 드라이버 및 저장 장치 Download PDF

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KR20240001302A
KR20240001302A KR1020227038971A KR20227038971A KR20240001302A KR 20240001302 A KR20240001302 A KR 20240001302A KR 1020227038971 A KR1020227038971 A KR 1020227038971A KR 20227038971 A KR20227038971 A KR 20227038971A KR 20240001302 A KR20240001302 A KR 20240001302A
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KR1020227038971A
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루광 왕
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창신 메모리 테크놀로지즈 아이엔씨
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Abstract

본 발명의 실시예는 워드 라인 드라이버 및 저장 장치에 관한 것으로서, 워드 라인 드라이버는 PMOS 영역, NMOS 영역, 제1 게이트 및 제3 채널 영역을 커버하는 제2 게이트를 포함하고, 상기 PMOS 영역은 제1 방향을 따라 연장되는 제1 활성 영역을 포함하며, 제1 활성 영역은 제1 채널 영역, 제1 소스 영역 및 제1 드레인 영역을 포함하고; 상기 NMOS 영역은 제2 활성 영역을 포함하며, 제2 활성 영역은 제2 채널 영역, 제2 소스 영역, 제2 드레인 영역, 제3 채널 영역, 제3 소스 영역 및 제3 드레인 영역을 포함하고; 상기 제1 게이트는 제1 소스 영역, 제1 드레인 영역과 풀업 트랜지스터를 구성하며, 제1 게이트, 제2 소스 영역, 제2 드레인 영역은 풀다운 트랜지스터를 구성하고, 풀업 트랜지스터 및 풀다운 트랜지스터는 동일한 서브 워드 라인과 전기적 연결되며, 제1 활성 영역에 대응되는 제1 게이트의 연장 방향은 제1 방향에 비교하여 경사지고; 제3 채널 영역을 커버하는 제2 게이트, 제3 소스 영역, 제3 드레인 영역은 홀딩 트랜지스터를 구성하며; 홀딩 트랜지스터의 제3 드레인 영역은 풀다운 트랜지스터와 전기적 연결되고, 제3 소스 영역은 다른 풀다운 트랜지스터와 전기적 연결된다.

Description

워드 라인 드라이버 및 저장 장치
관련 출원의 상호 참조
본 발명은 2022년 06월 24일에 제출된 발명의 명칭이 “워드 라인 드라이버 및 저장 장치”이고, 출원번호가 202210730432.2인 중국 특허 출원의 우선권을 주장하는 바, 인용을 통해 본 발명에 모두 통합된다.
본 발명의 실시예는 반도체 분야에 관한 것으로서, 특히 워드 라인 드라이버 및 저장 장치에 관한 것이다.
메모리는 흔히 보는 반도체 구조이고, 반도체 구조의 크기가 계속 축소됨에 따라, 칩 위에 더욱 많은 수량의 메모리를 병합함으로써, 제품 용량의 증가에 도움될 수 있다. 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM)에서, 워드 라인 및 비트 라인을 사용하여 메모리 유닛에 데이터를 기록하거나 메모리 유닛으로부터 데이터를 판독하고, 워드 라인에 인가된 전압에 기반하여 동작해야 한다.
DRAM 용량의 증가에 따라, 워드 라인에 연결되는 메모리 유닛의 수량은 증가되고, 워드 라인 사이의 거리는 축소되어, 속도 지연 문제가 발생될 수 있다. 워드 라인 전압의 지연을 개선하기 위해, 워드 라인을 복수 개의 서브 워드 라인으로 분할하고 서브 워드 라인 드라이버(sub word-line driver, SWD)를 사용하여 각 서브 워드 라인을 구동할 수 있다.
그러나, 현재의 워드 라인 드라이버는 레이아웃 면적이 비교적 크고 구동 능력이 좋지 않은 문제가 존재한다.
본 발명의 실시예는 워드 라인 드라이버를 제공하고, 상기 워드 라인 드라이버는, NMOS 영역 및 PMOS 영역이 포함되는 베이스, 제1 게이트 및 복수 개의 제2 게이트를 포함하며, PMOS 영역은 복수 개의 제1 방향을 따라 연장되는 제1 활성 영역을 포함하고, 제1 활성 영역은 제1 채널 영역 및 제1 채널 영역의 대향하는 양측에 각각 위치하는 제1 소스 영역 및 제1 드레인 영역을 포함하며; NMOS 영역과 PMOS 영역은 제2 방향을 따라 배열되고, 상기 NMOS 영역은 복수 개의 제1 방향을 따라 연장되는 제2 활성 영역을 포함하며, 제2 활성 영역은 제2 채널 영역 및 제2 채널 영역의 대향하는 양측에 각각 위치하는 제2 소스 영역 및 제2 드레인 영역을 포함하고, 제2 활성 영역은 제3 채널 영역 및 제3 채널 영역의 대향하는 양측에 각각 위치하는 제3 소스 영역 및 제3 드레인 영역을 더 포함하며; 제1 게이트는 메인 워드 라인과 전기적 연결되고, 제1 게이트, 제1 소스 영역 및 제1 드레인 영역은 풀업 트랜지스터를 구성하며, 제1 게이트, 제2 소스 영역 및 제2 드레인 영역은 풀다운 트랜지스터를 구성하고, 풀업 트랜지스터와 풀다운 트랜지스터는 동일한 서브 워드 라인과 전기적 연결되며, 제1 활성 영역에 대응되는 제1 게이트의 연장 방향은 제1 방향에 비교하여 경사지고; 각 제2 게이트는 상응한 제3 채널 영역을 커버하며, 제2 게이트, 제3 소스 영역 및 제3 드레인 영역은 홀딩 트랜지스터를 구성하고; 동일한 홀딩 트랜지스터의 제3 드레인 영역은 풀다운 트랜지스터의 제2 드레인 영역과 전기적 연결되며, 제3 소스 영역은 다른 풀다운 트랜지스터의 제2 드레인 영역과 전기적 연결된다.
일부 실시예에 있어서, 각 제1 게이트는 제2 방향을 따라 연장되고 복수 개의 제1 채널 영역 및 복수 개의 제2 채널 영역을 커버하며, 풀업 트랜지스터의 제1 드레인 영역은 풀다운 트랜지스터의 제1 드레인 영역과 전기적 연결되고, 상응한 서브 워드 라인과 전기적 연결된다.
일부 실시예에 있어서, PMOS 영역은 NMOS 영역의 일측에 위치한다.
일부 실시예에 있어서, NMOS 영역은 PMOS 영역의 대향하는 양측에 각각 위치하는 제1 NMOS 영역 및 제2 NMOS 영역을 포함한다.
일부 실시예에 있어서, 제3 채널 영역은 제2 소스 영역 또는 제2 드레인 영역이 제2 방향에 따른 일측에 위치하고; 홀딩 트랜지스터의 제3 드레인 영역과 풀다운 트랜지스터의 제2 드레인 영역은 공동 사용되며, 홀딩 트랜지스터의 제3 소스 영역과 다른 풀다운 트랜지스터의 제2 드레인 영역은 공동 사용된다.
일부 실시예에 있어서, 상기 워드 라인 드라이버는, 제1 접촉 구조를 더 포함하고, 제1 접촉 구조는 제1 소스 영역 또는 제1 드레인 영역에 전기적 연결되며, 적어도 일부 수량의 제1 접촉 구조가 베이스 표면에서의 정투영의 연장 방향은 제1 방향에 비교하여 경사진다.
일부 실시예에 있어서, 제1 활성 영역 변두리에 가까운 제1 접촉 구조가 베이스 표면에서의 정투영은 삼각형이고; 제1 접촉 구조의 제1 게이트로 향하는 경계가 베이스 표면에서의 정투영의 연장 방향은 제1 방향에 비교하여 경사진다.
일부 실시예에 있어서, 제2 활성 영역에 대응되는 제1 게이트의 연장 방향은 제1 방향에 비교하여 경사진다.
일부 실시예에 있어서, 제1 방향에서, 제2 활성 영역의 길이는 제1 활성 영역의 길이보다 크고; 제2 활성 영역에 대응되는 제1 게이트의 연장 방향이 제1 방향에 비교하여 경사진 각도는 제1 각도이며, 제1 활성 영역에 대응되는 제1 게이트의 연장 방향이 제1 방향에 비교하여 경사진 각도는 제2 각도이고, 제1 각도는 제2 각도보다 작다.
일부 실시예에 있어서, 상기 워드 라인 드라이버는, 제2 접촉 구조를 더 포함하고, 제2 접촉 구조는 제2 소스 영역, 제2 드레인 영역, 제3 소스 영역 또는 제3 드레인 영역을 전기적 연결하기 위한 것이고; 제2 접촉 구조가 베이스 표면에서의 정투영의 연장 방향은 제1 방향에 비교하여 경사진다.
일부 실시예에 있어서, 제2 접촉 구조가 베이스 표면에서의 정투영의 일부 영역은 또한 제2 활성 영역의 외측에 위치한다.
일부 실시예에 있어서, 상기 워드 라인 드라이버는, 제3 접촉 구조를 더 포함하고, 제3 접촉 구조는 인접한 제2 활성 영역을 전기적 연결하기 위한 것이다.
일부 실시예에 있어서, 동일한 제1 게이트에 대응되는 풀다운 트랜지스터의 제2 드레인 영역과 홀딩 트랜지스터의 제3 드레인 영역은 공동 사용되고, 동일한 제1 게이트에 대응되는 다른 풀다운 트랜지스터의 제2 드레인 영역과 동일한 홀딩 트랜지스터의 제3 소스 영역은 공동 사용된다.
일부 실시예에 있어서, 제1 게이트에 대응되는 풀다운 트랜지스터의 제2 드레인 영역과 홀딩 트랜지스터의 제3 드레인 영역은 공동 사용되고, 다른 제1 게이트에 대응되는 풀다운 트랜지스터의 제2 드레인 영역과 동일한 홀딩 트랜지스터의 제3 소스 영역은 공동 사용된다.
일부 실시예에 있어서, 제2 게이트는 인접한 제1 게이트 사이에 위치한다.
일부 실시예에 있어서, 홀딩 트랜지스터는, 제1 트랜지스터 및 제2 트랜지스터를 포함하고; 동일한 제1 트랜지스터와 전기적 연결되는 두 개의 풀다운 트랜지스터는 제1 게이트를 공동 사용하며; 동일한 제2 트랜지스터의 제3 드레인 영역은 풀다운 트랜지스터의 제2 드레인 영역과 전기적 연결되고, 제3 소스 영역은 다른 풀다운 트랜지스터의 제2 드레인 영역과 전기적 연결되며, 동일한 제2 트랜지스터와 전기적 연결되는 두 개의 풀다운 트랜지스터는 두 개의 제1 게이트에 대응된다.
일부 실시예에 있어서, NMOS 영역은, 제1 NMOS 영역 및 제2 NMOS 영역을 포함하고, PMOS 영역의 대향하는 양측에 각각 위치하며, 여기서, 제1 트랜지스터는 제1 NMOS 영역에 위치하고; 제2 트랜지스터는 제2 NMOS 영역에 위치하며; 일부 수량의 풀다운 트랜지스터는 제1 NMOS 영역에 위치하고, 나머지 수량의 풀다운 트랜지스터는 제2 NMOS 영역에 위치한다.
일부 실시예에 있어서, 각 제1 게이트는, 적어도 두 개의 제1 방향을 따라 간격을 두고 배열된 연장 부분 및 연결 부분을 포함하고, 각 연장 부분은 복수 개의 제1 채널 영역 및 복수 개의 제2 채널 영역을 커버하며, 제1 방향에 비교하여 경사지고; 상기 연결 부분은 제1 방향을 따라 인접하여 배열된 연장 부분에 연결된다.
일부 실시예에 있어서, 각 제1 게이트는 4×N 개의 제1 채널 영역 및 4×N 개의 제2 채널 영역을 커버하고, 각 제1 게이트로 구성된 풀업 트랜지스터와 풀다운 트랜지스터는 2×N 개의 홀딩 트랜지스터와 전기적 연결되며; 여기서, N은 1보다 크거나 같은 양의 정수이다.
상응하게, 본 발명의 실시예는 저장 장치를 더 제공하고, 상기 저장 장치는, 복수 개의 서브 워드 라인 및 복수 개의 비트 라인에 연결되는 복수 개의 저장 유닛을 포함하는 저장 유닛 어레이; 및 상기 어느 한 예에서 제공하는 워드 라인 드라이버를 포함한다.
본 발명의 실시예에서 제공하는 워드 라인 드라이버의 기술 방안에서, 제1 활성 영역을 포함하고, 제1 활성 영역은 제1 채널 영역, 제1 소스 영역 및 제1 드레인 영역을 포함하며, 제1 게이트는 메인 워드 라인과 전기적 연결되고, 제1 게이트, 제1 소스 영역 및 제1 드레인 영역은 풀업 트랜지스터를 구성하며, 제1 게이트, 제2 소스 영역 및 제2 드레인 영역은 풀다운 트랜지스터를 구성하고, 풀업 트랜지스터 및 풀다운 트랜지스터는 동일한 서브 워드 라인과 전기적 연결되며, 이로써, 풀업 트랜지스터 및 풀다운 트랜지스터로 하여금 각각 제1 드레인 영역을 통해 구동 신호를 서브 워드 라인으로 전송함으로써, 서브 워드 라인의 구동 및 턴 오프를 제어할 수 있도록 한다. 제2 게이트를 더 포함하고, 제2 게이트는 제3 채널 영역을 커버하며, 제3 소스 영역 및 제3 드레인 영역과 홀딩 트랜지스터를 구성하고, 홀딩 트랜지스터의 제3 드레인 영역 및 제3 소스 영역은 각각 두 개의 상이한 풀다운 트랜지스터의 제2 드레인 영역과 전기적 연결되며, 즉 두 개의 풀다운 트랜지스터는 동일한 홀딩 트랜지스터를 공동 사용하고, 이로써, 그중 하나의 풀다운 트랜지스터와 서로 연결되는 서브 워드 라인을 구동하는 동시에, 홀딩 트랜지스터는 다른 풀다운 트랜지스터와 서로 연결되는 서브 워드 라인을 선택되지 않은 상태로 제어할 수 있도록 하여, 워드 라인 드라이버의 성능이 변하지 않는 상황에서, 홀딩 트랜지스터가 차지하는 면적을 줄임으로써, 워드 라인 드라이버의 레이아웃 면적을 줄일 수 있는 것을 구현한다. 또한, 제1 활성 영역에 대응되는 제1 게이트의 연장 방향이 제1 활성 영역의 연장 방향에 비교하여 경사지도록 설치하여, 제1 활성 영역 중의 제1 게이트로 하여금 비교적 큰 크기를 구비하도록 함으로써, 풀업 트랜지스터의 채널 크기를 증가하는 것과 마찬가지이므로, 제1 게이트가 풀업 트랜지스터에 대한 구동 능력을 향상시킬 수 있다.
하나 또는 복수 개의 실시예는 이에 대응되는 도면 중의 이미지를 통해 예시적으로 설명되고, 이러한 예시적 설명은 실시예에 대한 한정을 구성하지 않으며, 특별한 설명이 없는 한, 도면 중의 이미지는 비례적 제한을 구성하지 않고, 본 발명의 실시예 또는 고유 기술에서의 기술 방안을 더욱 명확하게 설명하기 위해, 아래에 실시예에서 사용하게 될 도면에 대해 간단히 설명하며, 아래 설명에서의 도면은 단지 본 발명의 일부 실시예일뿐이고, 본 분야의 통상적 기술자는, 창조성 노동을 부여하지 않는 전제하에서도, 이러한 도면에 따라 다른 도면을 획득할 수 있다는 것은 자명한 것이다.
도 1은 워드 라인 구동 회로의 회로도이다.
도 2는 서브 워드 라인 시스템 아키텍처 이미지이다.
도 3은 본 발명의 실시예에서 제공하는 첫 번째 워드 라인 드라이버의 레이아웃 구조 예시도이다.
도 4는 본 발명의 실시예에서 제공하는 두 번째 워드 라인 드라이버의 레이아웃 구조 예시도이다.
도 5는 본 발명의 실시예에서 제공하는 세 번째 워드 라인 드라이버의 레이아웃 구조 예시도이다.
도 6은 본 발명의 실시예에서 제공하는 네 번째 워드 라인 드라이버의 레이아웃 구조 예시도이다.
도 7은 본 발명의 실시예에서 제공하는 다섯 번째 워드 라인 드라이버의 레이아웃 구조 예시도이다.
도 8은 본 발명의 실시예에서 제공하는 첫 번째 워드 라인 드라이버에 대응되는 회로 구조 예시도이다.
도 9는 본 발명의 실시예에서 제공하는 여섯 번째 워드 라인 드라이버의 레이아웃 구조 예시도이다.
도 10은 본 발명의 실시예에서 제공하는 다섯 번째 워드 라인 드라이버에 대응되는 회로 구조 예시도이다.
도 11은 본 발명의 실시예에서 제공하는 일곱 번째 워드 라인 드라이버의 레이아웃 구조 예시도이다.
현재의 워드 라인 드라이버는 레이아웃 면적이 비교적 크고 구동 능력이 좋지 않은 문제가 존재하는 것을 배경 기술로부터 알 수 있다. 분석을 통해, 현재의 워드 라인 구동 회로의 레이아웃 면적이 비교적 큰 문제의 원인 중 하나는 아래와 같은 것을 발견하였고, 도 1 및 도 2를 참조하면, 현재, 워드 라인 구동 회로에 있어서, 적어도 하나의 서브 워드 라인 드라이버를 포함하되, 서브 워드 라인 드라이버는 하나의 메인 워드 라인 MWLb 및 하나의 서브 워드 라인 Wl과 연결되며; 서브 워드 라인 드라이버는 홀딩 트랜지스터를 더 포함하되, 홀딩 트랜지스터 1의 제1 단은 서브 워드 라인 WL에 연결되고, 다른 단은 저레벨 VKK에 결합된다. 서브 워드 라인 드라이버는 인에이블 신호 및 구동 신호 PXID를 수신하고, 서브 워드 라인 WL에 구동 신호 PXID를 제공함으로써, 상기 서브 워드 라인 WL을 구동하며; 서브 워드 라인 WL을 선택할 필요가 없을 때, 인에이블 신호, 구동 신호 PXID 및 구동 신호 PXIB에 응답하여 홀딩 트랜지스터의 제1 단과 제2 단을 도통함으로써, 홀딩 트랜지스터 1의 제1 단으로 하여금 저레벨 VKK에 결합되어, 홀딩 트랜지스터 1의 제1 단과 연결되는 서브 워드 라인 WL도 저레벨 VKK로 풀다운함으로써, 서브 워드 라인 Wl으로 하여금 턴 오프하도록 할 수 있다. 다시 말하면, 하나의 홀딩 트랜지스터는 하나의 서브 워드 라인만 제어하여, 서브 워드 라인으로 하여금 선택되지 않은 상태를 유지하도록 하는 것을 위한 것이다. 도 2를 참조하면 알 수 있다시피, 워드 라인 구동 회로 중 2 개의 메인 워드 라인을, 각각 MWLb1 및 MWLb2로 기록하고, 각 메인 워드 라인은 각각 두 개의 서브 워드 라인 드라이버 SWD와 대응될 때, 각 홀딩 트랜지스터는 모두 하나의 서브 워드 라인과 전기적 연결됨으로써(도면에서 복수 개의 서브 워드 라인을 각각 WL0 내지 Wl15로 기록함), 서브 워드 라인 드라이버로 하여금 대응되는 구동 신호 PXIB, 대응되는 구동 신호 PXID에 각각 응답하여, 서브 워드 라인의 턴 오프를 제어하며, 이는 워드 라인 구동 회로 레이아웃 중 비교적 많은 공간을 차지한다.
또한, 워드 라인 드라이버의 레이아웃 면적을 축소시킨 다음, 풀업 트랜지스터, 풀다운 트랜지스터 또는 홀딩 트랜지스터의 전체 크기가 줄어 들어, 풀업 트랜지스터, 풀다운 트랜지스터 또는 홀딩 트랜지스터의 채널 면적을 감소함으로써, 워드 라인 드라이버에 대한 구동 능력을 낮출 수 있다.
본 발명의 실시예는 워드 라인 드라이버를 제공하고, 상기 워드 라인 드라이버는, 제1 활성 영역을 포함하며, 제1 활성 영역은 제1 채널 영역, 제1 소스 영역 및 제1 드레인 영역을 포함하고, 제1 게이트, 제1 소스 영역 및 제1 드레인 영역은 풀업 트랜지스터를 구성하며, 풀업 트랜지스터의 제1 드레인 영역은 풀다운 트랜지스터의 제1 드레인 영역과 전기적 연결되고, 상응한 서브 워드 라인과 전기적 연결되며, 이로써, 풀업 트랜지스터 및 풀다운 트랜지스터로 하여금 각각 제1 드레인 영역을 통해 구동 신호를 서브 워드 라인으로 전송함으로써, 서브 워드 라인의 구동 및 턴 오프를 제어할 수 있도록 한다. 홀딩 트랜지스터의 제3 드레인 영역 및 제3 소스 영역은 각각 두 개의 상이한 풀다운 트랜지스터의 제2 드레인 영역과 전기적 연결되고, 즉 두 개의 풀다운 트랜지스터는 동일한 홀딩 트랜지스터를 공동 사용하도록 설치하며, 이로써, 그중 하나의 풀다운 트랜지스터와 서로 연결되는 서브 워드 라인을 구동하는 동시에, 홀딩 트랜지스터는 다른 풀다운 트랜지스터와 서로 연결되는 서브 워드 라인을 선택되지 않은 상태로 제어할 수 있도록 하여, 워드 라인 드라이버의 성능이 변하지 않는 상황에서, 홀딩 트랜지스터가 차지하는 면적을 줄임으로써, 워드 라인 드라이버의 레이아웃 면적을 줄일 수 있는 것을 구현한다. 또한, 제1 활성 영역에 대응되는 제1 게이트의 연장 방향이 제1 활성 영역의 연장 방향에 비교하여 경사지도록 설치하여, 제1 활성 영역 중의 제1 게이트로 하여금 비교적 큰 크기를 구비하도록 함으로써, 풀업 트랜지스터의 채널 크기를 증가하는 것과 마찬가지이므로, 제1 게이트가 풀업 트랜지스터에 대한 구동 능력을 향상시킬 수 있다.
아래에 도면을 결합하여 본 발명의 각 실시예에 대해 상세하게 설명한다. 그러나, 본 분야의 통상의 기술자는, 본 발명의 각 실시예에서, 독자로 하여금 본 발명을 더욱 잘 이해하도록 하기 위해 많은 기술적 세부 사항을 제공한다는 것을 이해할 수 있다. 그러나, 이러한 기술적 세부 사항 및 아래의 각 실시예에 기반한 다양한 변경 및 수정이 없더라도, 본 발명에서 청구하는 기술 방안을 구현할 수 있다.
도 3은 본 발명의 실시예에서 제공하는 첫 번째 워드 라인 드라이버의 레이아웃 구조 예시도이고, 도 4는 본 발명의 실시예에서 제공하는 두 번째 워드 라인 드라이버의 레이아웃 구조 예시도이다.
도 3을 참조하면, 워드 라인 드라이버는, NMOS 영역(12) 및 PMOS 영역(11)이 포함되는 베이스, 제1 게이트(130) 및 복수 개의 제2 게이트(140)를 포함하며, PMOS 영역(11)은 복수 개의 제1 방향(X)을 따라 연장되는 제1 활성 영역(110)을 포함하고, 제1 활성 영역(110)은 제1 채널 영역 및 제1 채널 영역의 대향하는 양측에 각각 위치하는 제1 소스(14) 영역 및 제1 드레인 영역(13)을 포함하며; NMOS 영역(12)과 PMOS 영역(11)은 제2 방향(Y)을 따라 배열되고, 상기 NMOS 영역(12)은 복수 개의 제1 방향(X)을 따라 연장되는 제2 활성 영역(120)을 포함하며, 제2 활성 영역(120)은 제2 채널 영역(15) 및 제2 채널 영역(15)의 대향하는 양측에 각각 위치하는 제2 소스 영역(17) 및 제2 드레인 영역(16)을 포함하고, 제2 활성 영역(120)은 제3 채널 영역 및 제3 채널 영역의 대향하는 양측에 각각 위치하는 제3 소스 영역(18) 및 제3 드레인 영역을 더 포함하며; 제1 게이트(130)는 메인 워드 라인과 전기적 연결되고, 제1 게이트(130), 제1 소스 영역(14) 및 제1 드레인 영역(13)은 풀업 트랜지스터를 구성하며, 제1 게이트(130), 제2 소스 영역(17) 및 제2 드레인 영역(16)은 풀다운 트랜지스터를 구성하고, 풀업 트랜지스터 및 풀다운 트랜지스터는 동일한 서브 워드 라인과 전기적 연결되며, 제1 활성 영역(110)에 대응되는 제1 게이트(130)의 연장 방향은 제1 방향(X)에 비교하여 경사지고; 각 제2 게이트(140)는 상응한 제3 채널 영역을 커버하며, 제2 게이트(140), 제3 소스 영역(18) 및 제3 드레인 영역은 홀딩 트랜지스터를 구성하고; 동일한 홀딩 트랜지스터의 제3 드레인 영역은 풀다운 트랜지스터의 제2 드레인 영역(16)과 전기적 연결되며, 제3 소스 영역(18)은 다른 풀다운 트랜지스터의 제2 드레인 영역(16)과 전기적 연결된다.
풀업 트랜지스터 및 풀다운 트랜지스터는 서브 워드 라인과 전기적 연결됨으로써, 서브 워드 라인의 구동 및 턴 오프를 제어할 수 있다. 구체적으로, 일부 실시예에 있어서, 각 제1 게이트(130)는 제2 방향(Y)을 따라 연장되고 복수 개의 제1 채널 영역 및 복수 개의 제2 채널 영역(15)을 커버하며, 풀업 트랜지스터의 제1 드레인 영역은 풀다운 트랜지스터의 제1 드레인 영역과 전기적 연결되고, 상응한 서브 워드 라인과 전기적 연결된다. 다시 말하면, 동일한 서브 워드 라인은 풀업 트랜지스터의 제1 드레인 영역 및 풀다운 트랜지스터의 제1 드레인 영역과 동시에 전기적 연결되어, 풀업 트랜지스터로 하여금 제1 드레인 영역을 통해 구동 신호를 서브 워드 라인으로 전송함으로써, 서브 워드 라인을 구동할 수 있도록 하고, 풀다운 트랜지스터로 하여금 제1 드레인 영역을 통해 구동 신호를 서브 워드 라인으로 전송함으로써, 서브 워드 라인을 턴 오프할 수 있도록 한다.
홀딩 트랜지스터의 제3 드레인 영역 및 제3 소스 영역(18)은 각각 두 개의 상이한 풀다운 트랜지스터의 제2 드레인 영역(16)과 전기적 연결되어, 두 개의 풀다운 트랜지스터로 하여금 동일한 홀딩 트랜지스터를 공동 사용하도록 설치하며, 이로써, 그중 하나의 풀다운 트랜지스터와 서로 연결되는 서브 워드 라인을 구동하는 동시에, 홀딩 트랜지스터는 다른 풀다운 트랜지스터와 서로 연결되는 서브 워드 라인을 선택되지 않은 상태로 제어할 수 있도록 하여, 워드 라인 드라이버의 성능이 변하지 않는 상황에서, 워드 라인 드라이버의 레이아웃 면적을 줄이는 것을 구현한다. 또한, 제1 활성 영역(110)에 대응되는 제1 게이트(130)의 연장 방향이 제1 활성 영역(110)의 연장 방향에 비교하여 경사지도록 설치하여, 제1 활성 영역(110) 중의 제1 게이트(130)로 하여금 비교적 큰 크기를 구비하도록 함으로써, 풀업 트랜지스터의 채널 크기를 증가하는 것과 마찬가지이므로, 제1 게이트(130)가 풀업 트랜지스터에 대한 구동 능력을 향상시킬 수 있다.
일부 실시예에 있어서, 베이스의 재료는 반도체 재료이다. 구체적으로, 일부 실시예에 있어서, 베이스의 재료는 규소이다. 다른 일부 실시예에 있어서, 베이스는 게르마늄 베이스, 게르마늄 규소 베이스, 탄화 규소 베이스 또는 실리콘 온 인슐레이터 베이스일 수도 있다.
PMOS 영역(11)은 PMOS 트랜지스터를 형성하기 위한 것이고, 풀업 트랜지스터는 PMOS 영역(11)에 위치하며, 즉 풀업 트랜지스터는 PMOS 트랜지스터이고, NMOS 영역(12)은 NMOS 트랜지스터를 형성하기 위한 것이며, 풀다운 트랜지스터는 NMOS 영역(12)에 위치하여, 풀다운 트랜지스터로 하여금 NMOS 트랜지스터가 되도록 한다. 제1 드레인 영역(13)은 풀업 트랜지스터의 드레인을 형성하기 위한 것이고, 제2 드레인 영역(16)은 풀다운 트랜지스터의 드레인을 형성하기 위한 것이며, 풀업 트랜지스터의 제1 드레인 영역(13)과 풀다운 트랜지스터의 제2 드레인 영역(16)은 전기적 연결되고, 제1 드레인 영역(13)과 제2 드레인 영역(16)은 또한 하나의 서브 워드 라인과 각각 전기적 연결된다. 이로써, 서브 워드 라인을 구동하기 위한 구동 신호는 풀업 트랜지스터의 소스를 통해 풀업 트랜지스터의 드레인으로 전송되고, 서브 워드 라인으로 입력되어, 서브 워드 라인 구동을 제어할 수 있으며; 서브 워드 라인을 턴 오프하기 위한 구동 신호는 풀다운 트랜지스터의 소스를 통해 풀다운 트랜지스터의 드레인으로 전송되고, 서브 워드 라인으로 입력되어, 서브 워드 라인 턴 오프를 제어할 수 있다. 또한, 풀업 트랜지스터와 풀다운 트랜지스터는 상이한 타입의 트랜지스터이기에, 풀업 트랜지스터가 도통될 때, 풀다운 트랜지스터는 턴 오프되어, 풀업 트랜지스터로 하여금 서브 워드 라인을 구동할 수 있도록 하고; 풀다운 트랜지스터가 도통될 때, 풀업 트랜지스터는 턴 오프되어, 풀다운 트랜지스터로 하여금 서브 워드 라인을 구동할 수 있도록 한다. 즉 풀업 트랜지스터와 풀다운 트랜지스터는 각각 서브 워드 라인 구동 및 턴 오프를 위한 것일 수 있다.
이해할 수 있는 것은, 풀업 트랜지스터와 풀다운 트랜지스터는 서브 워드 라인 드라이버(100)를 형성하여, 서브 워드 라인의 구동 및 턴 오프를 위한 것일 수 있다. 풀업 트랜지스터와 풀다운 트랜지스터는 상이한 타입의 트랜지스터이고, 풀업 트랜지스터는 PMOS 영역(11)에 위치하며, 풀다운 트랜지스터는 NMOS 영역(12)에 위치하기에, 일부 실시예에 있어서, 금속층을 더 포함할 수 있고, 금속층은 풀업 트랜지스터의 제1 드레인 영역(13)과 풀다운 트랜지스터의 제2 드레인 영역(16)을 전기적 연결하기 위한 것이다. 구체적으로, 일부 실시예에 있어서, 금속층과 제1 드레인 영역(13) 및 제2 드레인 영역(16) 사이에는 전도성 플러그를 통해 전기적 연결할 수 있다.
제1 게이트(130)는 메인 워드 라인으로 사용되고, 동시에 복수 개의 풀업 트랜지스터 및 풀다운 트랜지스터의 게이트로 사용될 수 있어서, 복수 개의 풀업 트랜지스터 및 풀다운 트랜지스터로 하여금 제1 게이트(130)에 의해 제공되는 인에이블 신호에 응답하여 복수 개의 서브 워드 라인을 구동할 수 있도록 한다.
제3 드레인 영역은 홀딩 트랜지스터의 드레인으로 사용되기 위한 것이고, 제3 소스 영역(18)은 홀딩 트랜지스터의 소스로 사용되기 위한 것이며, 동일한 홀딩 트랜지스터의 제3 소스 영역(18)과 제3 드레인 영역은 각각 두 개의 상이한 풀다운 트랜지스터의 제2 드레인 영역(16)과 전기적 연결되고, 즉 동일한 홀딩 트랜지스터의 소스 및 드레인은 각각 두 개의 상이한 풀다운 트랜지스터의 드레인에 연결된다. 두 개의 상이한 풀다운 트랜지스터의 드레인은 두 개의 상이한 서브 워드 라인에 더 연결되어, 동일한 홀딩 트랜지스터의 소스 및 드레인으로 하여금 각각 두 개의 상이한 서브 워드 라인과 전기적 연결되도록 함으로써, 홀딩 트랜지스터로 하여금 두 개의 상이한 서브 워드 라인의 전압 안정을 유지하는 작용을 할 수 있도록 한다. 이는, 동일한 시각에서, 워드 라인 드라이버는 하나의 서브 워드 라인만 구동할 수 있고, 예를 들어, 만약 서브 워드 라인의 수량이 2이면, 홀딩 트랜지스터와 연결된 것 중 하나의 서브 워드 라인이 선택된 경우, 다른 서브 워드 라인은 선택되지 않은 상태이다. 선택된 서브 워드 라인을 턴 오프해야 될 때, 홀딩 트랜지스터의 소스 및 드레인은 도통되어, 선택된 서브 워드 라인의 레벨로 하여금 선택되지 않은 서브 워드 라인의 레벨과 일치하도록 풀다운됨으로써, 선택된 서브 워드 라인이 완전히 턴 오프될 수 있는 것을 보장할 수 있다.
하나의 홀딩 트랜지스터는 하나의 서브 워드 라인을 제어하기 위한 것에 비교하여, 본 발명의 실시예에서, 홀딩 트랜지스터의 소스 및 드레인은 각각 두 개의 서브 워드 라인에 전기적 연결되게 설치하여, 두 개의 서브 워드 라인을 제어함으로써, 워드 라인 드라이버 중 홀딩 트랜지스터의 수량을 대폭 줄여서, 워드 라인 드라이버의 레이아웃 면적을 줄일 수 있다.
제1 활성 영역(110)에 대응되는 제1 게이트(130)의 연장 방향은 제1 방향(X)에 비교하여 경사지도록 설치하고, 즉 제1 활성 영역(110)에 대응되는 제1 게이트(130)의 연장 방향은 제1 활성 영역(110)의 연장 방향에 비교하여 경사지며, 제1 게이트(130)가 제1 활성 영역(110)의 연장 방향에 수직되어 연장되는 것에 비교하여 말하자면, 제1 게이트(130)의 길이로 하여금 더욱 크게 함으로써, 제1 게이트(130)의 크기를 증가시킬 수 있다. 이로써, 제1 게이트(130)와 채널 영역의 접촉 면적은 증가되어, 형성된 풀업 트랜지스터의 채널 크기로 하여금 증가됨으로써, 제1 게이트(130)가 풀업 트랜지스터에 대한 구동 및 제어 능력을 향상시킬 수 있도록 한다. 이로써, 워드 라인 드라이버의 레이아웃 면적을 줄이는 동시에, 워드 라인 드라이버의 구동 능력을 향상시키는 것을 구현할 수 있다.
도 3을 참조하면, 일부 실시예에 있어서, 상기 워드 라인 드라이버는, 제1 접촉 구조(19)를 더 포함하고, 제1 접촉 구조(19)는 제1 소스 영역(14) 또는 제1 드레인 영역(13)에 전기적 연결되며, 적어도 일부 수량의 제1 접촉 구조(19)가 베이스 표면에서의 정투영의 연장 방향은 제1 방향(X)에 비교하여 경사진다. 제1 접촉 구조(19)는 제1 소스 영역(14) 또는 제1 드레인 영역(13)과 전기적 연결되어, 제1 접촉 구조(19)로 하여금 풀업 트랜지스터에 외부 전기 신호를 제공할 수 있도록 하고, 다른 한편, 풀업 트랜지스터의 전기 신호를 인출하기 위한 것일 수도 있다. 제1 접촉 구조(19)가 베이스 표면에서의 정투영의 연장 방향은 제1 방향(X)에 수직되도록 설치하는 것, 즉 제1 활성 영역(110)의 연장 방향에 수직되는 것에 비교하여 말하자면, 제1 접촉 구조(19)가 제1 활성 영역(110)의 연장 방향에 비교하여 경사지도록 설치함으로써, 제1 접촉 구조(19)가 연장 방향에서의 길이로 하여금 증가되도록 하여, 제1 접촉 구조(19)의 크기를 증가시킴으로써, 제1 접촉 구조(19)의 저항을 줄여서, 제1 접촉 구조(19)에서 전기 신호에 대한 전송 속도를 가속함으로써, 풀업 트랜지스터의 작동 속도를 향상시켜, 풀업 트랜지스터가 서브 워드 라인에 대한 구동 능력을 추가로 향상시키는데 유리하다.
제1 접촉 구조(19)의 연장 방향과 제1 활성 영역(110)에 대응되는 제1 게이트(130)의 연장 방향은 동일할 수 있음으로써, 제1 접촉 구조(19)와 제1 게이트(130) 배선이 교차되는 문제를 방지할 수 있다.
일부 실시예에 있어서, 제1 접촉 구조(19)의 재료는 구리, 알루미늄 또는 텅스텐 중의 어느 한 가지 일 수 있다.
도 4를 참조하면, 일부 실시예에 있어서, 제1 활성 영역(110) 변두리에 가까운 제1 접촉 구조(19)가 베이스 표면에서의 정투영은 삼각형이고; 제1 접촉 구조(19)가 제1 게이트(130)로 향하는 경계가 베이스 표면에서의 정투영의 연장 방향은 제1 방향(X)에 비교하여 경사진다. 여기서 얘기하는 제1 활성 영역(110)의 변두리 위치는 제1 활성 영역(110)이 제1 방향(X)에서의 변두리 위치를 의미한다. 일부 실시예에 있어서, 제1 활성 영역(110)의 형상은 직사각형이고, 제1 활성 영역(110)의 제1 게이트(130)가 제1 활성 영역(110)의 연장 방향에 비교하여 경사질 때, 제1 활성 영역(110)의 변두리 위치로 하여금 비교적 많은 나머지 공간을 구비하며, 제1 게이트(130)와 제1 활성 영역(110)의 변두리는 삼각형 영역으로 둘러싸이도록 한다. 이에 기반하여, 제1 활성 영역(110) 변두리에 가까운 제1 접촉 구조(19)가 베이스 표면에서의 정투영은 삼각형이도록 설치하여, 제1 접촉 구조(19)의 형상으로 하여금 삼각형 영역의 형상과 서로 적응되도록 함으로써, 제1 활성 영역(110)의 나머지 공간을 충분히 사용하도록 하여, 제1 접촉 구조(19)의 크기로 하여금 사용 가능한 공간 내에서 비교적 큰 수준에 도달하도록 함으로써, 제1 접촉 구조(19)의 저항을 줄여서, 제1 접촉 구조(19)가 전기 신호에 대한 전송 속도를 추가로 증가시킴으로써, 풀업 트랜지스터가 서브 워드 라인에 대한 구동 능력을 향상시킬 수 있다.
이해할 수 있는 것은, 인접한 두 개의 제1 게이트(130) 사이에 위치하는 제1 접촉 구조(19)의 형상은 직사각형일 수 있고, 제1 접촉 구조(19)의 연장 방향과 제1 게이트(130)의 연장 방향은 동일함으로써, 제1 접촉 구조(19)와 제1 게이트(130) 배선이 교차되는 문제를 방지한다.
계속하여 도 4를 참조하면, 일부 실시예에 있어서, 제2 활성 영역(120)에 대응되는 제1 게이트(130)의 연장 방향은 제1 방향(X)에 비교하여 경사지고, 즉 제2 활성 영역(120)에 대응되는 제1 게이트(130)의 연장 방향은 제2 활성 영역(120)의 연장 방향에 비교하여 경사지다. 제1 활성 영역(110)에 대응되는 제1 게이트(130)의 연장 방향은 제1 활성 영역(110)의 연장 방향에 비교하여 경사지는 동시에, 제2 활성 영역(120)의 제1 게이트(130)의 연장 방향은 제2 활성 영역(120)의 방향에 비교하여 경사지게 설치하여, 제2 활성 영역(120)의 제1 게이트(130)의 길이도 비교적 큼으로써, 제2 활성 영역(120)의 제1 게이트(130)의 길이가 증가되도록 한다. 제2 활성 영역(120)의 제1 게이트(130)는 풀다운 트랜지스터를 형성하기 위한 것이기에, 형성된 풀다운 트랜지스터의 채널 크기도 상응하게 증가되어, 제1 게이트(130)가 풀다운 트랜지스터에 대한 구동 능력 및 제어 능력을 향상시킴으로써, 워드 라인 드라이버가 서브 워드 라인 턴 오프에 대한 속도가 증가되도록 한다.
제1 활성 영역(110)은 PMOS 영역(11)에 위치하여, 풀업 트랜지스터를 형성하기 위한 것이고, 제2 활성 영역(120)은 NMOS 영역(12)에 위치하여, 풀다운 트랜지스터 및 홀딩 트랜지스터를 형성하기 위한 것이다. 여기서, 풀업 트랜지스터의 수량은 풀다운 트랜지스터의 수량과 동일하고, 홀딩 트랜지스터의 수량은 풀다운 트랜지스터의 수량의 절반이다. 다시 말하면, 제1 활성 영역(110)에서 형성된 트랜지스터의 수량은 제2 활성 영역(120)에서 형성된 트랜지스터의 수량보다 많고, 즉 홀딩 트랜지스터의 수량만큼 많음으로써, 제2 활성 영역(120)에서 제1 활성 영역(110)과 비교하여, 제3 채널 영역을 추가적으로 형성해야 한다. 제3 채널 영역을 형성하는데 비교적 많은 공간을 제공하기 위해, 일부 실시예에 있어서, 제1 방향(X)을 따라, 제2 활성 영역(120)의 길이는 제1 활성 영역(110)의 길이보다 큼으로써, 제2 활성 영역(120)으로 하여금 제1 방향(X)에서 복수 개의 제2 채널 영역(15) 및 제3 채널 영역을 형성할 수 있어서, 복수 개의 풀다운 트랜지스터 및 홀딩 트랜지스터를 형성할 수 있도록 한다.
도 4를 참조하면, 일부 실시예에 있어서, 제2 활성 영역(120)에 대응되는 제1 게이트(130)의 연장 방향이 제1 방향(X)에 비교하여 경사진 각도는 제1 각도(Ⅰ)이며, 제1 활성 영역(110)에 대응되는 제1 게이트(130)의 연장 방향이 제1 방향(X)에 비교하여 경사진 각도는 제2 각도(Ⅱ)이고, 제1 각도(Ⅰ)는 제2 각도(Ⅱ)보다 작다. 제2 활성 영역(120)이 제1 방향(X)에서의 길이가 제1 활성 영역(110)의 길이보다 크기에, 서브 워드 라인 드라이버 전체가 비교적 작은 크기를 유지하기 위해, 제2 활성 영역(120) 전체의 크기가 너무 크지 않게 설치해야 되고, 따라서, 제2 활성 영역(120)이 제2 방향(Y)에서의 너비가 비교적 작게 설치해야 한다. 이해할 수 있는 것은, 제2 활성 영역(120)이 제2 방향(Y)에서의 너비가 변하지 않을 때, 제2 활성 영역(120)에 대응되는 제1 게이트(130)의 연장 방향이 제1 방향(X)에 비교하여 경사진 각도가 작을수록, 즉 제1 각도가 작을수록, 제1 게이트(130)의 연장 방향으로 하여금 제1 방향(X)과 평행되는데 더욱 근접하도록 하여, 제1 게이트(130)의 길이를 더욱 크게 함으로써, 제1 게이트(130)의 크기가 증가되어, 풀다운 트랜지스터에 대한 구동 능력을 향상시키도록 한다. 따라서, 제1 각도가 제2 각도보다 작게 설치하여, 제2 활성 영역(120)에 대응되는 제1 게이트(130)의 크기와 제1 활성 영역(110)에 대응되는 제1 게이트(130)의 크기 차이가 너무 크지 않도록 함으로써, 제1 게이트(130)가 풀업 트랜지스터 및 풀다운 트랜지스터에 대한 구동 능력이 모두 비교적 강하게 한다.
또한, 제1 게이트(130)는 복수 개의 풀다운 트랜지스터를 형성하기 위한 것일 때, 제2 활성 영역(120)에서 제1 게이트(130)가 커버하는 제2 채널 영역(15)의 수량은 비교적 많고, 복수 개의 제2 채널 영역(15)은 제2 방향(Y)을 따라 간격을 두고 배열된다. 이에 기반하여, 제2 활성 영역(120) 중의 제1 게이트(130)가 복수 개의 제2 채널 영역(15)을 커버해야 될 때, 인접한 두 개의 제2 채널 영역(15)에 대응되는 제1 게이트(130)는 서로 연결되고, 서로 협각을 구비한다. 제2 활성 영역(120)이 제2 방향(Y)에서의 너비가 비교적 작기에, 인접한 두 개의 제2 채널 영역(15)에 대응되는 제1 게이트(130) 사이의 협각은 비교적 작음으로써, 제2 활성 영역(120)에 대응되는 제1 게이트(130)의 연장 방향이 제1 방향(X)에 비교하여 경사진 각도 즉 제1 각도는 비교적 작아, 크기가 비교적 작은 제2 활성 영역(120)에 적응하는데 유리함으로써, 워드 라인 드라이버의 레이아웃 면적을 줄이는 경우, 워드 라인 드라이버의 구동 능력을 향상시키는 것을 구현한다.
일부 실시예에 있어서, 상기 워드 라인 드라이버는, 제2 접촉 구조(20)를 더 포함하고, 제2 접촉 구조(20)는 제2 소스 영역(17), 제2 드레인 영역(16), 제3 소스 영역(18) 또는 제3 드레인 영역을 전기적 연결하기 위한 것이고; 제2 접촉 구조(20)가 베이스 표면에서의 정투영의 연장 방향은 제1 방향(X)에 비교하여 경사진다. 제2 접촉 구조(20)는 제2 소스 영역(17), 제2 드레인 영역(16), 제3 소스 영역(18) 또는 제3 드레인 영역과 전기적 연결되어, 제2 접촉 구조(20)로 하여금 풀다운 트랜지스터 및 홀딩 트랜지스터에 외부 전기 신호를 제공할 수 있도록 한다. 제2 접촉 구조(20)가 제2 활성 영역(120)의 연장 방향에 수직되도록 설치하는 것에 비교하여 말하자면, 제2 접촉 구조(20)가 제2 활성 영역(120)의 연장 방향에 비교하여 경사지도록 설치함으로써, 제2 접촉 구조(20)가 연장 방향에서의 길이로 하여금 증가되도록 하여, 제2 접촉 구조(20)의 크기를 증가시킴으로써, 제2 접촉 구조(20)의 저항을 줄여서, 제2 접촉 구조(20)가 전기 신호에 대한 전송 속도를 가속함으로써, 풀다운 트랜지스터의 작동 속도 및 홀딩 트랜지스터의 작동 속도를 향상시켜, 워드 라인 드라이버가 서브 워드 라인에 대한 턴 오프 속도를 향상시키는데 유리하다.
제2 접촉 구조(20)의 연장 방향과 제2 활성 영역(120) 중 제1 게이트(130)의 연장 방향은 동일할 수 있음으로써, 제2 접촉 구조와 제2 활성 영역(120) 중의 제1 게이트(130) 배선이 교차되는 문제를 방지할 수 있다.
일부 실시예에 있어서, 제2 접촉 구조(20)의 재료는 제1 접촉 구조(19)의 재료와 동일할 수 있음으로써, 동일한 공정 단계에서 제1 접촉 구조(19) 및 제2 접촉 구조(20)를 동시에 형성하여, 공정 흐름을 절약하는데 유리할 수 있다.
도 5를 참조하면, 일부 실시예에 있어서, 제2 접촉 구조(20)가 베이스 표면에서의 정투영의 일부 영역은 또한 제2 활성 영역(120)의 외측에 위치하고, 다시 말하면, 제2 접촉 구조(20)는 제2 활성 영역(120)의 외측까지 연장되며, 제2 접촉 구조(20)가 제2 활성 영역(120)에만 위치하는 것에 비교하여 말하자면, 제2 접촉 구조(20)가 연장 방향에서의 길이 크기로 하여금 증가되도록 하여, 제2 접촉 구조(20)의 체적을 증가시킴으로써, 제2 접촉 구조(20)의 저항을 줄이고, 제2 접촉 구조(20)가 전기 신호에 대한 전송 속도를 향상시키는데 유리하다.
일부 실시예에 있어서, 제2 접촉 구조(20)가 위치하는 제2 활성 영역(120)은 외측으로 연장될 수도 있고, 제2 접촉 구조(20)는 외측으로 연장되는 제2 활성 영역(120)에 위치하여, 제2 접촉 구조(20)와 제2 소스 영역(17), 제2 드레인 영역(16), 제3 소스 영역(18) 또는 제3 드레인 영역 사이의 접촉 면적이 증가됨으로써, 접촉 저항을 줄여, 신호 지연을 낮춘다.
일부 실시예에 있어서, 상기 워드 라인 드라이버는, 제3 접촉 구조(21)를 더 포함하고, 제3 접촉 구조(21)는 인접한 제2 활성 영역(120)을 전기적 연결하기 위한 것이다. 제3 접촉 구조(21)는 인접한 두 개의 제2 활성 영역(120) 사이에 위치하여, 제2 소스 영역(17)과 전기적 연결되고, 그라운드와 전기적 연결됨으로써, 풀다운 트랜지스터에 저레벨 구동 신호를 제공하여 서브 워드 라인을 턴 오프하기 위한 것일 수 있다. 제3 접촉 구조(21)가 인접한 제2 활성 영역(120)을 전기적 연결하고, 즉 인접한 두 개의 제2 활성 영역(120)의 두 개의 풀다운 트랜지스터가 동일한 제3 접촉 구조(21)를 공동 사용할 수 있도록 설치함으로써, 제3 접촉 구조(21)의 점용 면적을 줄여, 레이아웃 면적을 줄일 수 있다. 또한, 제3 접촉 구조(21)가 두 개의 제2 활성 영역(120) 사이의 거리를 걸치기에, 제3 접촉 구조(21)의 크기는 비교적 크고, 이로써 제3 접촉 구조(21)의 저항은 비교적 작아, 제3 접촉 구조(21)가 전기 신호에 대한 전송 속도로 하여금 비교적 빠를 수 있도록 한다. 다시 말하면, 제2 활성 영역(120)의 레이아웃 면적을 줄이는 동시에, 풀다운 트랜지스터의 비교적 강력한 구동 능력을 유지할 수 있다.
도 3 내지 도 5를 참조하면, 일부 실시예에 있어서, PMOS 영역(11)은 NMOS 영역(12)의 일측에 위치할 수 있다. PMOS 영역(11) 중의 제1 드레인 영역(13)과 NMOS 영역(12) 중의 제2 드레인 영역(16)은 대응되고, 즉 PMOS 영역(11) 중의 각 제1 드레인 영역(13)과 NMOS 영역(12) 중의 각 제2 드레인 영역(16)은 전기적 연결되어, 풀업 트랜지스터의 드레인으로 하여금 다른 풀다운 트랜지스터의 드레인과 전기적 연결되도록 한다. 단지 하나의 PMOS 영역(11) 및 하나의 NMOS 영역(12)만 설치하여, 각각 풀업 트랜지스터, 풀다운 트랜지스터 및 홀딩 트랜지스터를 형성하기 위한 것으로써, 풀업 트랜지스터, 풀다운 트랜지스터 및 홀딩 트랜지스터를 실제로 제조할 때, 동일한 영역의 기판에 대해 도핑하여, 제1 활성 영역(110) 및 제2 활성 영역(120)을 형성할 수 있고, 동일한 단계에서, 풀다운 트랜지스터 및 홀딩 트랜지스터를 형성하여, 제조 공정을 간소화하는데 유리할 수 있다.
도 6 및 도 7을 참조하면, 다른 일부 실시예에 있어서, NMOS 영역(12)은 PMOS 영역(11)의 대향하는 양측에 각각 위치하는 제1 NMOS 영역(31) 및 제2 NMOS 영역(32)을 포함할 수 있고, 여기서, 일부 수량의 풀다운 트랜지스터는 제1 NMOS 영역(31)에 위치하며, 나머지 수량의 풀다운 트랜지스터는 제2 NMOS 영역(32)에 위치한다. 레이아웃 설계의 복잡성을 고려하여, NMOS 영역(12)을 제1 NMOS 영역(31) 및 제2 NMOS 영역(32)으로 구분함으로써, NMOS 영역(12)의 배치 위치를 유연하게 조절하여, 레이아웃 배치의 합리성을 향상시키는데 유리하다.
일부 실시예에 있어서, 도 6을 참조하면, NMOS 영역(12)에 PMOS 영역(11)의 대향하는 양측에 위치하는 제1 NMOS 영역(31) 및 제2 NMOS 영역(32)이 포함될 때, PMOS 영역(11) 중의 제1 활성 영역(110)에 대응되는 제1 게이트(130)의 연장 방향만 제1 방향(X)에 비교하여 경사지고, 제1 NMOS 영역(31)과 제2 NMOS 영역(32) 중의 제2 활성 영역(120)에 대응되는 제1 게이트(130)의 연장 방향은 제1 방향(X)에 수직될 수 있다.
다른 일부 실시예에 있어서, 도 7을 참조하면, NMOS 영역(12)에 PMOS 영역(11)의 대향하는 양측에 위치하는 제1 NMOS 영역(31) 및 제2 NMOS 영역(32)이 포함될 때, PMOS 영역(11) 중의 제1 게이트(130) 및 제1 NMOS 영역(31)과 제2 NMOS 영역(32) 중의 제1 게이트(130)의 연장 방향은 모두 제1 방향(X)에 비교하여 경사지도록 설치되어, 제1 게이트(130)의 전체 크기를 비교적 많이 증가시킬 수도 있다.
계속하여 도 3을 참조하면, 일부 실시예에 있어서, 제1 게이트(130)에 대응되는 풀다운 트랜지스터의 제2 드레인 영역(16)과 홀딩 트랜지스터의 제3 드레인 영역은 공동 사용되고, 다른 제1 게이트(130)에 대응되는 풀다운 트랜지스터의 제2 드레인 영역(16)과 동일한 홀딩 트랜지스터의 제3 소스 영역(18)은 공동 사용된다. 다시 말하면, 제2 게이트(140)는 제3 채널 영역 표면에 위치하고, 풀다운 트랜지스터의 제2 드레인 영역(16) 및 다른 풀다운 트랜지스터의 제2 드레인 영역(16)과 홀딩 트랜지스터를 구성한다. 이로써, 제2 활성 영역(120)의 면적을 줄임으로써, 워드 라인 드라이버의 레이아웃 면적을 줄일 수 있다.
구체적으로, 일부 실시예에 있어서, 제2 게이트(140)는 인접한 제1 게이트(130) 사이에 위치하고, 즉 제3 채널 영역은 제2 소스 영역(17) 또는 제2 드레인 영역(16)이 제1 방향(X)에 따른 일측에 위치한다. 제2 게이트(140)는 인접한 두 개의 제1 게이트(130) 사이에 위치하고, 제2 게이트(140) 양측에 위치하는 제1 게이트(130)는 각각 두 개의 상이한 풀다운 트랜지스터를 구성하기 위한 것이기에, 홀딩 트랜지스터로 하여금 각각 두 개의 상이한 제1 게이트(130)에 대응되는 풀다운 트랜지스터와 전기적 연결되도록 한다. 여기서, 제3 채널 영역 일측에 위치하는 제2 드레인 영역(16)은 제1 게이트(130)에 대응되는 풀다운 트랜지스터의 드레인으로 사용될 수 있고, 제3 채널 영역 다른 일측에 위치하는 제2 드레인 영역(16)은 다른 제1 게이트(130)에 대응되는 풀다운 트랜지스터의 드레인으로 사용될 수 있다. 일부 실시예에 있어서, 동일한 제1 게이트(130)에 대응되는 두 개의 인접한 풀다운 트랜지스터는 제2 소스 영역(17)을 공동 사용함으로써, 워드 라인 드라이버의 레이아웃 면적을 추가적으로 줄일 수도 있다.
구체적으로, 도 3 중의 워드 라인 드라이버에 대응되는 워드 라인 구동 회로는 도 8을 참조할 수 있고, 워드 라인 구동 회로는, 적어도 두 개의 서브 워드 라인 드라이버(100)를 포함하되, 각 서브 워드 라인 드라이버(100)는 하나의 메인 워드 라인 및 하나의 서브 워드 라인과 연결되며, 메인 워드 라인은 인에이블 신호를 제공하기 위한 것이고; 홀딩 트랜지스터(103)의 제1 단과 제2 단은 상이한 서브 워드 라인에 각각 연결되며, 홀딩 트랜지스터(103)의 제1 단 및 제2 단과 연결되는 두 개의 서브 워드 라인은 상이한 메인 워드 라인에 각각 대응된다. 홀딩 트랜지스터(103)의 게이트는 제2 구동 신호 PXIB를 수신하고; 풀업 트랜지스터(101)의 게이트는 메인 워드 라인에 연결되며, 소스는 제1 구동 신호 PXID를 수신하고, 드레인은 서브 워드 라인 및 홀딩 트랜지스터(103)의 제1 단 또는 제2 단을 연결하며; 풀다운 트랜지스터(102)의 게이트는 메인 워드 라인에 연결되고, 드레인은 풀업 트랜지스터(101)의 드레인과 연결되며, 소스는 제3 구동 신호 VKK를 수신한다. 서브 워드 라인 드라이버(100)는, 제1 구동 신호 PXID 및 인에이블 신호에 응답하여, 선택된 서브 워드 라인에 제1 구동 신호 PXID를 제공하되, 선택된 서브 워드 라인은 홀딩 트랜지스터(103)의 제1 단 또는 제2 단과 연결되는 서브 워드 라인며; 제1 구동 신호 PXID, 인에이블 신호 및 제2 구동 신호 PXIB에 응답하여, 홀딩 트랜지스터(103)의 제1 단과 제2 단을 도통하도록 구성된다.
다시 말하면, 두 개의 메인 워드 라인은 동일한 홀딩 트랜지스터(103)를 공동 사용할 수 있고, 워드 라인 드라이버가 제1 구동 신호 PXID, 인에이블 신호 및 제2 구동 신호 PXIB에 응답할 때, 홀딩 트랜지스터(103)의 제1 단과 제2 단을 도통함으로써, 선택된 서브 워드 라인의 레벨로 하여금 선택되지 않은 서브 워드 라인의 레벨과 일치하도록 풀다운되어, 상기 선택된 워드 라인을 턴 오프한다. 즉 홀딩 트랜지스터(103)의 일단과 연결되는 서브 워드 라인이 구동될 때, 홀딩 트랜지스터(103)는 홀딩 트랜지스터(103)의 다른 단과 연결되는 서브 워드 라인으로 하여금 선택되지 않은 상태로 됨으로써, 워드 라인 구동 회로의 성능이 변하지 않는 상황에서, 워드 라인 구동 회로가 차지하는 면적을 줄여서, 워드 라인 구동 회로의 레이아웃 면적을 줄일 수 있다.
하나의 서브 워드 라인 드라이버(100)는 하나의 서브 워드 라인과 서로 연결되기에, 홀딩 트랜지스터(103)는 각각 두 개의 상이한 서브 워드 라인과 서로 연결된다. 따라서, 워드 라인 구동 회로에 있어서, 서브 워드 라인 드라이버(100)의 수량은 홀딩 트랜지스터(103)의 수량의 두 배이고, 즉 하나의 홀딩 트랜지스터(103)에 의해 연결되는 두 개의 서브 워드 라인은 또한 각각 두 개의 서브 워드 라인 드라이버(100)와 연결된다.
유의해야 할 것은, 워드 라인 구동 회로에 있어서, 그중 하나의 워드 라인 드라이버가 그와 서로 연결되는 서브 워드 라인을 구동할 때, 나머지 서브 워드 라인 드라이버(100)에 의해 연결되는 서브 워드 라인은 모두 선택되지 않은 상태이고, 즉 워드 라인 구동 회로에서, 동일한 시각에서 하나의 서브 워드 라인만 선택할 수 있다. 이로부터 알 수 있다시피, 홀딩 트랜지스터(103) 제1 단 또는 제2 단 중 하나와 연결되는 서브 워드 라인이 선택될 때, 홀딩 트랜지스터(103) 제1 단 또는 제2 단 중 다른 하나와 연결되는 서브 워드 라인은 선택되지 않은 상태이다. 이로써, 홀딩 트랜지스터(103)의 제1 단과 제2 단은 도통될 때, 홀딩 트랜지스터(103) 제1 단과 연결되는 서브 워드 라인의 레벨은 홀딩 트랜지스터(103) 제2 단과 연결되는 서브 워드 라인의 레벨과 일치하게 풀다운되어, 선택된 서브 워드 라인의 레벨로 하여금 선택되지 않은 서브 워드 라인의 레벨과 일치하게 풀다운됨으로써, 선택된 서브 워드 라인으로 하여금 턴 오프 상태이도록 할 수 있다.
풀업 트랜지스터(101)는 인에이블 신호 및 제1 구동 신호 PXID에 응답하여 서브 워드 라인을 제1 구동 신호 PXID의 레벨로 풀업하고, 서브 워드 라인은 제1 구동 신호 PXID에 응답하여 구동되며; 풀다운 트랜지스터(102)는 인에이블 신호에 응답하여 서브 워드 라인을 제3 구동 신호 VKK의 레벨로 풀다운하고, 서브 워드 라인은 제3 구동 신호 VKK에 응답하여 턴 오프된다. 일부 실시예에 있어서, 제1 구동 신호 PXID는 고레벨일 수 있고, 제3 구동 신호 VKK는 저레벨일 수 있으며, 예를 들어 제3 구동 신호 VKK의 전압은 0이거나 0보다 작을 수 있다.
풀업 트랜지스터(101)는 PMOS 트랜지스터를 포함하고; 풀다운 트랜지스터(102)는 NMOS 트랜지스터를 포함하며, 홀딩 트랜지스터(103)는 NMOS 트랜지스터를 포함하고, 다시 말하면, 풀업 트랜지스터(101)는 저레벨 신호에 응답하여 도통되며, 풀다운 트랜지스터(102)는 고레벨 신호에 응답하여 도통됨으로써, 풀업 트랜지스터(101)와 풀다운 트랜지스터(102)로 하여금 서로 간섭하지 않고, 서브 워드 라인의 구동 및 턴 오프를 각각 제어하는 것을 구현할 수 있도록 한다.
구체적으로, 풀업 트랜지스터(101)가 PMOS 트랜지스터이고, 풀다운 트랜지스터(102)가 NMOS 트랜지스터이며, 홀딩 트랜지스터(103)는 NMOS 트랜지스터를 포함할 때, 워드 라인 구동 회로의 작동 원리는 아래와 같다.
서브 워드 라인 드라이버(100)를 각각 제1 서브 워드 라인 드라이버와 제2 서브 워드 라인 드라이버로 기록하고, 홀딩 트랜지스터(103)의 제1 단과 연결되는 서브 워드 라인을 제1 서브 워드 라인으로 기록하며, 홀딩 트랜지스터(103)의 제2 단에 연결되는 서브 워드 라인을 제2 서브 워드 라인으로 기록한다. 여기서, 제1 서브 워드 라인은 제1 서브 워드 라인 드라이버와 연결되고, 제2 서브 워드 라인은 제2 서브 워드 라인 드라이버와 연결된다.
제1 서브 워드 라인 드라이버는 제1 서브 워드 라인을 구동하고, 이때, 제2 서브 워드 라인은 선택되지 않은 상태이다.
제1 서브 워드 라인 드라이버는 저레벨 인에이블 신호, 고레벨 제1 구동 신호 PXID 및 저레벨 제2 구동 신호 PXIB에 응답하여 제1 서브 워드 라인을 구동하고, 구체적으로, 풀업 트랜지스터(101)는 저레벨 인에이블 신호에 응답하여 도통되며, 고레벨 제1 구동 신호 PXID는 풀업 트랜지스터(101)의 소스에 의해 풀업 트랜지스터(101)의 드레인으로 전송되고, 동시에, 홀딩 트랜지스터(103)는 저레벨 제2 구동 신호 PXIB에 응답하여 턴 오프됨으로써, 제1 서브 워드 라인의 레벨로 하여금 제1 구동 신호 PXID로 풀업되어, 고레벨을 구비함으로써, 구동되도록 한다.
제1 서브 워드 라인 드라이버는 고레벨을 구비하는 인에이블 신호, 저레벨 제1 구동 신호 PXID 및 고레벨 제2 구동 신호 PXIB에 응답하여 제1 서브 워드 라인을 턴 오프한다. 풀다운 트랜지스터(102)는 고레벨 인에이블 신호에 응답하여 도통되고, 풀업 트랜지스터(101)는 저레벨 인에이블 신호에 응답하여 오프되며, 제3 구동 신호 VKK는 풀다운 트랜지스터(102)의 소스에 의해 풀다운 트랜지스터(102)의 드레인으로 전송되어, 제1 서브 워드 라인의 레벨로 하여금 제3 구동 신호 VKK로 풀다운됨으로써, 저레벨을 구비하도록 한다. 동시에, 홀딩 트랜지스터(103)는 고레벨 제2 구동 신호 PXIB에 응답하여 도통됨으로써, 제1 서브 워드 라인의 레벨과 제2 서브 워드 라인의 레벨로 하여금 일치하도록 하고, 제2 서브 워드 라인은 선택되지 않은 상태이기에, 제1 서브 워드 라인이 턴 오프됨으로써, 선택되지 않은 상태로 되는 것을 보장할 수 있다.
제2 서브 워드 라인 드라이버가 제2 서브 워드 라인을 구동하고 서브 워드 라인을 턴 오프하는 원리는 제1 서브 워드 라인 드라이버에서 사용된 원리와 동일하고, 더 이상 반복하지 않는다. 유의해야 할 것은, 제1 서브 워드 라인 드라이버 및 제2 서브 워드 라인 드라이버는 동일한 홀딩 트랜지스터(103)에 대응되기에, 선택된 제2 서브 워드 라인을 턴 오프해야 될 때, 홀딩 트랜지스터(103)의 제1 단 및 제2 단을 도통하는 것을 통해, 제2 서브 워드 라인의 레벨로 하여금 제1 서브 워드 라인의 레벨로 풀다운되게 함으로써, 제2 서브 워드 라인으로 하여금 턴 오프 되도록 할 수 있다. 다시 말하면, 홀딩 트랜지스터(103)가 두 개의 상이한 서브 워드 라인과 연결되도록 설치하여, 두 개의 서브 워드 라인의 턴 오프를 제어하는 것을 구현할 수 있다.
유의해야 할 것은, 인에이블 신호 또는 제3 구동 신호 VKK는 불안정한 문제가 존재하거나, 워드 라인 구동 회로는 외부의 노이즈 간섭을 받을 수 있어서, 서브 워드 라인의 레벨로 하여금 0보다 작지 않도록 할 수 있기에, 제3 구동 신호 VKK만으로는 서브 워드 라인을 완전히 턴 오프하지 못할 수 있다. 그러나 본 발명의 실시예에서, 홀딩 트랜지스터(103)의 제1 단과 제2 단이 두 개의 상이한 서브 워드 라인과 서로 연결되게 설치하였기에, 홀딩 트랜지스터(103)의 제1 단 및 제2 단이 도통될 때, 선택된 워드 라인의 전압으로 하여금 선택되지 않은 워드 라인의 전압과 일치하게 풀다운되도록 한다. 즉 홀딩 트랜지스터(103)는 선택된 워드 라인의 전압을 음전압 레벨에 결합함으로써, 턴 오프되도록 할 수 있다. 따라서, 인에이블 신호 또는 제3 구동 신호 VKK의 레벨이 어떻게 변화되든지 막론하고, 선택되지 않은 워드 라인은 모두 안정적인 전압값을 유지할 수 있다.
유의해야 할 것은, 제1 서브 워드 라인 드라이버 및 제2 서브 워드 라인 드라이버는 상이한 메인 워드 라인과 각각 연결되기에, 제1 워드 라인 드라이버 및 제2 워드 라인 드라이버로 하여금 제1 메인 워드 라인으로부터의 인에이블 신호 및 제2 메인 워드 라인으로부터의 인에이블 신호에 각각 응답하여 서로 연결되는 서브 워드 라인을 각각 구동할 수 있도록 한다.
계속하여 도 3을 참조하면, 일부 실시예에 있어서, 제1 게이트(130)가 커버하는 제1 채널 영역의 수량은 4 개일 수 있고, 각 제1 채널 영역은 상이한 제1 활성 영역(110)에 각각 위치하며, 즉 제1 게이트(130)는 간격을 두고 배열된 4 개의 제1 활성 영역(110)을 걸친다. 제1 게이트(130)가 커버하는 제2 채널 영역(15)의 수량은 4 개일 수 있고, 각 제2 채널 영역(15)은 상이한 제2 활성 영역(120)에 각각 위치하여, 제1 게이트(130)로 하여금 간격을 두고 배열된 4 개의 제2 활성 영역(120)을 걸치도록 한다. 이렇게 형성된 워드 라인 구동 회로에서, 도 2를 참조하면, 동일한 메인 워드 라인에 의해 연결되는 풀업 트랜지스터의 수량은 4 개이고, 동일한 메인 워드 라인에 의해 연결되는 풀다운 트랜지스터의 수량은 4 개이다. 다시 말하면, 각 메인 워드 라인은 4 개의 서브 워드 라인 드라이버(100)와 각각 연결되고, 두 개의 메인 워드 라인에 대응되는 두 개의 서브 워드 라인 드라이버(100)는 동일한 홀딩 트랜지스터를 공동 사용할 수 있다. 다시 말하면, 두 개의 메인 워드 라인은 모두 8 개의 서브 워드 라인을 구동할 수 있고, 홀딩 트랜지스터의 수량은 4 개만 필요하여, 워드 라인 드라이버 중 홀딩 트랜지스터의 수량을 줄임으로써, 워드 라인 구동 회로의 레이아웃 면적을 비교적 작게 할 수 있다.
도 9를 참조하면, 다른 일부 실시예에 있어서, 제1 게이트(130)가 커버하는 제1 채널 영역의 수량은 6 개 일 수도 있고, 즉 제1 게이트(130)는 간격을 두고 배열된 6 개의 제1 활성 영역(110)을 걸친다. 제1 게이트(130)가 커버하는 제2 채널 영역(15)의 수량은 6 개 일 수 있고, 즉 제1 게이트(130)는 간격을 두고 배열된 6 개의 제2 활성 영역(120)을 걸친다.
이렇게 형성된 워드 라인 구동 회로에서, 동일한 메인 워드 라인에 의해 연결되는 풀업 트랜지스터의 수량은 6 개이고, 동일한 메인 워드 라인에 의해 연결되는 풀다운 트랜지스터의 수량은 6 개이다. 다시 말하면, 각 메인 워드 라인은 6 개의 서브 워드 라인 드라이버(100)와 각각 연결되고, 두 개의 메인 워드 라인은 모두 12 개의 서브 워드 라인을 구동할 수 있다. 이해할 수 있는 것은, 본 발명의 실시예에서, 제1 활성 영역(110)의 수량을 유연하게 설치하여, 제1 게이트(130)가 커버하는 제1 채널 영역의 수량으로 하여금 상이하도록 함으로써, 하나의 메인 워드 라인이 구동할 수 있는 서브 워드 라인의 수량을 변경할 수 있다.
다른 일부 실시예에 있어서, 동일한 제1 게이트(130)에 대응되는 풀다운 트랜지스터의 제2 드레인 영역(16)과 홀딩 트랜지스터의 제3 드레인 영역은 공동 사용되고, 동일한 제1 게이트(130)에 대응되는 다른 풀다운 트랜지스터의 제2 드레인 영역(16)과 동일한 홀딩 트랜지스터의 제3 소스 영역(18)은 공동 사용된다. 즉 동일한 제1 게이트(130)에 대응되는 두 개의 풀다운 트랜지스터는 동일한 홀딩 트랜지스터를 공동 사용하여, 동일한 홀딩 트랜지스터로 하여금 동일한 메인 워드 라인에 대응되는 두 개의 상이한 서브 워드 라인을 제어하기 위한 것으로써, 제2 활성 영역(120) 중 제3 소스 영역(18) 및 제3 드레인 영역의 수량을 줄여서, 제2 활성 영역(120)의 크기를 대폭 줄임으로써, 워드 라인 드라이버의 제어 능력이 변하지 않는 동시에, 워드 라인 드라이버의 레이아웃 면적을 줄이는 것을 구현할 수 있다.
구체적으로, 도 7을 참조하면, 일부 실시예에 있어서, 제3 채널 영역은 제2 소스 영역(17) 또는 제2 드레인 영역(16)이 제2 방향(Y)에 따른 일측에 위치하고; 홀딩 트랜지스터의 제3 드레인 영역과 풀다운 트랜지스터의 제2 드레인 영역(16)은 공동 사용되며, 홀딩 트랜지스터의 제3 소스 영역(18)과 다른 풀다운 트랜지스터의 제2 드레인 영역(16)은 공동 사용된다. 제2 활성 영역(120)에서, 복수 개의 제2 소스 영역(17) 및 제2 드레인 영역(16)을 포함하고, 복수 개의 제2 소스 영역(17)은 제2 방향(Y)으로 간격을 두고 배열되며, 복수 개의 제2 드레인 영역(16)은 제2 방향(Y)으로 간격을 두고 배열된다. 제3 채널 영역은 두 개의 상이한 풀다운 트랜지스터의 제2 드레인 영역(16) 사이에 위치하여, 제3 채널 영역 및 제3 채널 영역 양측에 위치하는 제2 드레인 영역(16)으로 하여금 제1 게이트(130)가 제1 방향(X)에 따른 동일한 측에 위치하도록 한다. 여기서, 제3 채널 영역 일측에 위치하는 제2 드레인 영역(16)과 제1 게이트(130)는 풀다운 트랜지스터를 구성하기 위한 것이고, 제3 채널 영역의 다른 일측에 위치하는 제2 드레인 영역(16)과 동일한 제1 게이트(130)는 다른 풀다운 트랜지스터를 구성하기 위한 것이다. 다시 말하면, 동일한 홀딩 트랜지스터와 서로 연결되는 두 개의 풀다운 트랜지스터는 동일한 제1 게이트(130)에 대응되고, 즉 홀딩 트랜지스터는 동일한 메인 워드 라인에 대응되는 서브 워드 라인을 제어하기 위한 것이다. 또한 홀딩 트랜지스터의 소스 및 드레인은 두 개의 상이한 풀다운 트랜지스터의 드레인과 공동 사용되도록 설치되어, 제2 활성 영역(120)의 점용 면적을 줄임으로써, 워드 라인 드라이버의 집적도를 향상시킬 수 있다.
구체적으로, 도 7 중의 워드 라인 드라이버에 대응되는 서브 워드 라인 구동 회로는 도 10을 참조할 수 있고, 워드 라인 구동 회로는, 적어도 두 개의 서브 워드 라인 드라이버(100)를 포함하되, 각 서브 워드 라인 드라이버(100)는 하나의 메인 워드 라인 및 하나의 서브 워드 라인과 연결되며; 홀딩 트랜지스터(103)의 제1 단과 제2 단은 상이한 서브 워드 라인에 각각 연결되고, 홀딩 트랜지스터(103)의 제1 단 및 제2 단과 연결되는 두 개의 서브 워드 라인은 동일한 메인 워드 라인에 대응되며, 즉 두 개의 서브 워드 라인 드라이버(100)는 동일한 메인 워드 라인과 대응된다. 풀업 트랜지스터(101)의 게이트는 메인 워드 라인에 연결되고, 풀다운 트랜지스터(102)의 게이트는 메인 워드 라인에 연결되며, 드레인은 풀업 트랜지스터(101)의 드레인과 연결된다.
도 10 중 워드 라인 구동 회로가 서브 워드 라인을 구동하고 서브 워드 라인을 턴 오프하는 작동 원리는 도 8 중의 워드 라인 구동 회로 원리와 동일하며, 아래 더 이상 반복하지 않는다. 유의해야 할 것은, 두 개의 서브 워드 라인 드라이버(100)는 동일한 메인 워드 라인과 연결되기에, 메인 워드 라인에 인에이블 신호가 입력될 때, 두 개의 서브 워드 라인 드라이버(100)에 대응되는 두 개의 풀업 트랜지스터의 게이트는 메인 워드 라인으로부터의 인에이블 신호를 동시에 수신한다. 하나의 서브 워드 라인만 구동할 수 있는 것을 고려하여, 그 중 하나의 서브 워드 라인 드라이버(100)의 풀업 트랜지스터(101)의 소스에 의해 수시된 제1 구동 신호 PXID와 다른 서브 워드 라인 드라이버(100)의 풀업 트랜지스터(101)의 소스에 의해 수시된 제1 구동 신호 PXID의 레벨을 상이하게 설치하여, 두 개의 서브 워드 라인이 동시에 도통되는 것을 피할 수 있다.
계속하여 도 7을 참조하면, 일부 실시예에 있어서, 동일한 제1 게이트(130)에 대응되는 두 개의 풀다운 트랜지스터가 동일한 홀딩 트랜지스터를 공동 사용할 때, 제1 게이트(130)가 커버하는 제1 채널 영역의 수량은 4 개일 수 있고, 각 제1 채널 영역은 상이한 제1 활성 영역(110)에 각각 위치하며, 즉 제1 게이트(130)는 간격을 두고 배열된 4 개의 제1 활성 영역(110)을 걸친다. 제1 게이트(130)가 커버하는 제2 채널 영역(15)의 수량은 4 개일 수 있고, 여기서, 제1 게이트(130)는 제1 NMOS 영역(31) 중의 2 개의 제2 채널 영역(15)을 커버하며, 제2 NMOS 영역(32) 중의 2 개의 제2 채널 영역(15)을 커버하고, 각 제2 채널 영역(15)은 상이한 제2 활성 영역(120)에 각각 위치하여, 제1 게이트(130)로 하여금 4 개의 제2 활성 영역(120)을 걸치도록 한다. 이렇게 형성된 워드 라인 구동 회로에서, 도 11을 참조하면, 동일한 메인 워드 라인에 의해 연결되는 풀업 트랜지스터의 수량은 4 개이고, 동일한 메인 워드 라인에 의해 연결되는 풀다운 트랜지스터의 수량은 4 개이며, 즉 각 메인 워드 라인은 4 개의 서브 워드 라인 드라이버(100)와 각각 연결된다. 동일한 메인 워드 라인에 대응되는 두 개의 서브 워드 라인 드라이버(100)는 동일한 홀딩 트랜지스터를 공동 사용하고, 즉 하나의 메인 워드 라인은 2 개의 홀딩 트랜지스터에 대응된다.
도 11를 참조하면, 다른 일부 실시예에 있어서, 제1 게이트(130)가 커버하는 제1 채널 영역의 수량은 6 개 일 수도 있고, 즉 제1 게이트(130)는 간격을 두고 배열된 6 개의 제1 활성 영역(110)을 걸친다. 제1 게이트(130)가 커버하는 제2 채널 영역(15)의 수량은 6 개 일 수 있고, 즉 제1 게이트(130)는 간격을 두고 배열된 6 개의 제2 활성 영역(120)을 걸친다. 이렇게 형성된 워드 라인 구동 회로에서, 동일한 메인 워드 라인에 의해 연결되는 풀업 트랜지스터의 수량은 6 개이고, 동일한 메인 워드 라인에 의해 연결되는 풀다운 트랜지스터의 수량은 6 개이며, 즉 각 메인 워드 라인은 6 개의 서브 워드 라인 드라이버(100)와 각각 연결된다. 동일한 메인 워드 라인에 대응되는 두 개의 서브 워드 라인 드라이버(100)는 동일한 홀딩 트랜지스터를 공동 사용하고, 즉 하나의 메인 워드 라인은 3 개의 홀딩 트랜지스터에 대응된다.
일부 실시예에 있어서, 홀딩 트랜지스터는, 제1 트랜지스터(도시되지 않음) 및 제2 트랜지스터(도시되지 않음)를 포함하고; 동일한 제1 트랜지스터와 전기적 연결된 두 개의 풀다운 트랜지스터는 제1 게이트(130)를 공동 사용하며; 동일한 제2 트랜지스터의 제3 드레인 영역과 풀다운 트랜지스터의 제2 드레인 영역(16)은 전기적 연결되고, 제3 소스 영역(18)과 다른 풀다운 트랜지스터의 제2 드레인 영역(16)은 전기적 연결되며, 동일한 제2 트랜지스터와 전기적 연결된 두 개의 풀다운 트랜지스터는 두 개의 제1 게이트(130)에 대응된다. 다시 말하면, 제1 트랜지스터에 의해 전기적 연결된 두 개의 풀다운 트랜지스터는 동일한 메인 워드 라인에 대응됨으로써, 제1 트랜지스터로 하여금 동일한 메인 워드 라인에 대응되는 두 개의 서브 워드 라인을 제어하도록 한다. 동일한 제2 트랜지스터와 전기적 연결된 두 개의 풀다운 트랜지스터는 각각 두 개의 제1 게이트(130)에 대응되고, 즉 제2 트랜지스터에 의해 전기적 연결된 두 개의 풀다운 트랜지스터는 두 개의 상이한 메인 워드 라인에 대응됨으로써, 제2 트랜지스터로 하여금 두 개의 상이한 메인 워드 라인을 제어할 수 있도록 한다. 즉 홀딩 트랜지스터와 상이한 서브 워드 라인의 연결을 유연하게 설치하여, 워드 라인 구동 회로의 성능이 변하지 않는 상황에서, 워드 라인 구동 회로가 차지하는 면적을 줄임으로써, 워드 라인 구동 회로의 레이아웃 면적을 줄이는 것을 구현할 수 있다.
일부 실시예에 있어서, NMOS 영역(12)은, 제1 NMOS 영역 및 제2 NMOS 영역을 포함하고, PMOS 영역(11)의 대향하는 양측에 각각 위치하며, 여기서, 제1 트랜지스터는 제1 NMOS 영역에 위치하고; 제2 트랜지스터는 제2 NMOS 영역에 위치하며; 일부 수량의 풀다운 트랜지스터는 제1 NMOS 영역에 위치하고, 나머지 수량의 풀다운 트랜지스터는 제2 NMOS 영역에 위치한다. 제1 트랜지스터와 전기적 연결되는 두 개의 풀다운 트랜지스터는 제1 게이트(130)를 공동 사용하고, 동일한 제2 트랜지스터와 전기적 연결되는 두 개의 풀다운 트랜지스터는 두 개의 제1 게이트(130)에 각각 대응되기에, 제1 트랜지스터와 제1 게이트(130)의 연결 방식 및 제2 트랜지스터와 제1 게이트(130)의 연결 방식으로 하여금 상이하도록 한다. 따라서, 제1 트랜지스터를 제1 NMOS 영역에 설치하고, 제2 트랜지스터를 제2 NMOS 영역에 설치하여, 제1 트랜지스터 및 제2 트랜지스터를 각각 형성함으로써, 레이아웃 설계의 복잡성을 간소화하는데 유리하다. 또한, 제1 트랜지스터와 전기적 연결되는 풀다운 트랜지스터를 제1 NMOS 영역에 설치하고, 제2 트랜지스터와 전기적 연결되는 풀다운 트랜지스터를 제2 NMOS 영역에 설치하여, 풀다운 트랜지스터가 제1 트랜지스터 및 제2 트랜지스터와 각각 전기적 연결을 형성할 때, 금속층의 길이를 줄임으로써, 금속층에서의 신호 지연을 줄이는데 유리하다.
일부 실시예에 있어서, 각 제1 게이트(130)는, 적어도 두 개의 제1 방향(X)을 따라 간격을 두고 배열된 연장 부분 및 연결 부분을 포함하고, 각 연장 부분은 복수 개의 제1 채널 영역 및 복수 개의 제2 채널 영역(15)을 커버하며, 제1 방향(X)에 비교하여 경사지고; 상기 연결 부분은 제1 방향(X)을 따라 인접하여 배열된 연장 부분에 연결된다. 두 개의 연장 부분은 복수 개의 제1 채널 영역 및 제2 채널 영역(15)을 커버하여, 제1 게이트(130)로 하여금 복수 개의 제1 채널 영역 및 복수 개의 제2 채널 영역(15)과 전기적 연결되도록 함으로써, 복수 개의 풀업 트랜지스터 및 풀업 트랜지스터의 도통을 제어하기 위한 것이다. 연결 부분은 제1 방향(X)에서 인접하여 배열된 연장 부분에 연결되어, 간격을 두고 배열된 두 개의 연장 부분으로 하여금 전기적 연결됨으로써, 복수 개의 풀업 트랜지스터 및 제2 풀다운 트랜지스터 도통을 제어하기 위한 메인 워드 라인을 형성하도록 하고, 하나의 메인 워드 라인이 제어할 수 있는 서브 워드 라인의 수량으로 하여금 증가되도록 한다. 구체적으로, 하나의 연장 부분이 커버하는 제1 채널 영역의 수량은 4 개이고, 커버하는 제2 채널 영역(15)의 수량은 4 개일 때, 4 개의 서브 워드 라인을 제어할 수 있다. 연결 부분이 두 개의 연장 부분을 연결하여 하나의 제1 게이트(130)를 형성한 다음, 각 연장 부분은 모두 4 개의 서브 워드 라인을 제어할 수 있기에, 제1 게이트(130)로 하여금 8 개의 서브 워드 라인을 제어할 수 있도록 한다.
일부 실시예에 있어서, 제1 게이트(130)의 재료는 다결정 규소 또는 금속 중 적어도 하나를 포함할 수 있다.
일부 실시예에 있어서, 각 제1 게이트(130)는 4×N 개의 제1 채널 영역 및 4×N 개의 제2 채널 영역(15)을 커버하고, 각 제1 게이트(130)로 구성된 풀업 트랜지스터와 풀다운 트랜지스터는 2×N 개의 홀딩 트랜지스터와 전기적 연결되며; 여기서, N은 1보다 크거나 같은 양의 정수이다. 다시 말하면, 제1 채널 영역의 수량과 제2 채널 영역(15)의 수량은 동일하게 유지되어, 풀업 트랜지스터의 수량과 풀다운 트랜지스터의 수량이 동일하도록 하고, 각 풀업 트랜지스터와 풀다운 트랜지스터(102)는 서브 워드 라인 드라이버(100)를 구성한다. 홀딩 트랜지스터의 수량은 풀업 트랜지스터 또는 풀다운 트랜지스터(102)의 수량의 절반으로서, 두 개의 서브 워드 라인 드라이버(100)로 하여금 하나의 홀딩 트랜지스터를 공동 사용하도록 하여, 워드 라인 드라이버에서, 홀딩 트랜지스터의 수량을 줄임으로써, 워드 라인 드라이버의 레이아웃 면적을 줄이는데 유리할 수 있다.
상기 실시예에서 제공하는 워드 라인 드라이버에서, 풀업 트랜지스터 및 풀다운 트랜지스터는 각각 제1 드레인 영역(13)을 통해 구동 신호를 서브 워드 라인으로 전송함으로써, 서브 워드 라인의 구동 및 턴 오프를 제어할 수 있다. 홀딩 트랜지스터의 제3 드레인 영역 및 제3 소스 영역(18)은 각각 두 개의 상이한 풀다운 트랜지스터의 제2 드레인 영역(16)과 전기적 연결되어, 두 개의 풀다운 트랜지스터로 하여금 동일한 홀딩 트랜지스터를 공동 사용하도록 설치하며, 이로써, 그중 하나의 풀다운 트랜지스터와 서로 연결되는 서브 워드 라인을 구동하는 동시에, 홀딩 트랜지스터는 다른 풀다운 트랜지스터와 서로 연결되는 서브 워드 라인을 선택되지 않은 상태로 제어할 수 있도록 하여, 워드 라인 드라이버의 성능이 변하지 않는 상황에서, 워드 라인 드라이버의 레이아웃 면적을 줄이는 것을 구현한다. 또한, 제1 활성 영역(110)에 대응되는 제1 게이트(130)의 연장 방향이 제1 활성 영역(110)의 연장 방향에 비교하여 경사지도록 설치하여, 제1 활성 영역(110) 중의 제1 게이트(130)로 하여금 비교적 큰 크기를 구비하도록 함으로써, 풀업 트랜지스터의 채널 크기를 증가하는 것과 마찬가지이므로, 제1 게이트(130)가 풀업 트랜지스터에 대한 구동 능력을 향상시킬 수 있다.
상응하게, 본 발명의 실시예는 저장 장치를 더 제공하고, 상기 저장 장치는, 복수 개의 서브 워드 라인 및 복수 개의 비트 라인에 연결되는 복수 개의 저장 유닛을 포함하는 저장 유닛 어레이; 및 상기 어느 한 항에서 제공하는 워드 라인 구동 회로 또는 상기 어느 한 항에서 제공하는 워드 라인 드라이버를 포함한다. 일부 실시예에 있어서, 저장 유닛은 DRAM 저장 유닛일 수 있다.
본 분야의 통상의 기술자는, 상기 각 실시 형태는 본 발명을 구현하는 구체적 실시예이고, 실제 응용에 있어서, 본 발명의 사상 및 범위를 벗어나지 않으면서 형식 및 세부 내용에서 다양하게 변경할 수 있음을 이해할 수 있을 것이다. 임의의 본 분야의 통상의 기술자는, 본 발명의 사상 및 범위 내에서 벗어나지 않으면서, 각각의 변경과 수정을 할 수 있기에, 본 발명의 보호 범위는 청구 범위가 한정한 범위를 기준으로 해야 한다.

Claims (20)

  1. 워드 라인 드라이버로서,
    NMOS 영역 및 PMOS 영역이 포함되는 베이스, 제1 게이트 및 복수 개의 제2 게이트를 포함하며,
    상기 PMOS 영역은 복수 개의 제1 방향을 따라 연장되는 제1 활성 영역을 포함하고, 상기 제1 활성 영역은 제1 채널 영역 및 상기 제1 채널 영역의 대향하는 양측에 각각 위치하는 제1 소스 영역 및 제1 드레인 영역을 포함하며;
    상기 NMOS 영역과 상기 PMOS 영역은 제2 방향을 따라 배열되고, 상기 NMOS은 복수 개의 상기 제1 방향을 따라 연장되는 제2 활성 영역을 포함하며, 상기 제2 활성 영역은 제2 채널 영역 및 상기 제2 채널 영역의 대향하는 양측에 각각 위치하는 제2 소스 영역 및 제2 드레인 영역을 포함하고, 상기 제2 활성 영역은 제3 채널 영역 및 상기 제3 채널 영역의 대향하는 양측에 각각 위치하는 제3 소스 영역 및 제3 드레인 영역을 더 포함하며;
    상기 제1 게이트는 메인 워드 라인과 전기적 연결되고, 상기 제1 게이트, 상기 제1 소스 영역 및 제1 드레인 영역은 풀업 트랜지스터를 구성하며, 상기 제1 게이트, 상기 제2 소스 영역 및 상기 제2 드레인 영역은 풀다운 트랜지스터를 구성하고, 상기 풀업 트랜지스터와 상기 풀다운 트랜지스터는 동일한 서브 워드 라인과 전기적 연결되며, 상기 제1 활성 영역에 대응되는 상기 제1 게이트의 연장 방향은 상기 제1 방향에 비교하여 경사지고;
    각 상기 제2 게이트는 상응한 상기 제3 채널 영역을 커버하며, 상기 제2 게이트, 상기 제3 소스 영역 및 상기 제3 드레인 영역은 홀딩 트랜지스터를 구성하고;
    동일한 상기 홀딩 트랜지스터의 상기 제3 드레인 영역은 상기 풀다운 트랜지스터의 상기 제2 드레인 영역과 전기적 연결되며, 상기 제3 소스 영역은 다른 상기 풀다운 트랜지스터의 상기 제2 드레인 영역과 전기적 연결되는 것을 특징으로 하는 워드 라인 드라이버.
  2. 제1항에 있어서,
    각 상기 제1 게이트는 상기 제2 방향을 따라 연장되고 복수 개의 상기 제1 채널 영역 및 복수 개의 제2 채널 영역을 커버하며, 상기 풀업 트랜지스터의 상기 제1 드레인 영역은 상기 풀다운 트랜지스터의 상기 제1 드레인 영역과 전기적 연결되고, 상응한 상기 서브 워드 라인과 전기적 연결되는 것을 특징으로 하는 워드 라인 드라이버.
  3. 제1항에 있어서,
    상기 PMOS 영역은 상기 NMOS 영역의 일측에 위치하는 것을 특징으로 하는 워드 라인 드라이버.
  4. 제1항에 있어서,
    상기 NMOS 영역은 상기 PMOS 영역의 대향하는 양측에 각각 위치하는 제1 NMOS 영역 및 제2 NMOS 영역을 포함하는 것을 특징으로 하는 워드 라인 드라이버.
  5. 제4항에 있어서,
    상기 제3 채널 영역은 상기 제2 소스 영역 또는 상기 제2 드레인 영역이 상기 제2 방향에 따른 일측에 위치하고; 상기 홀딩 트랜지스터의 상기 제3 드레인 영역과 상기 풀다운 트랜지스터의 상기 제2 드레인 영역은 공동 사용되며, 상기 홀딩 트랜지스터의 상기 제3 소스 영역과 다른 하나의 풀다운 트랜지스터의 상기 제2 드레인 영역은 공동 사용되는 것을 특징으로 하는 워드 라인 드라이버.
  6. 제1항에 있어서,
    제1 접촉 구조를 더 포함하고, 상기 제1 접촉 구조는 상기 제1 소스 영역 또는 상기 제1 드레인 영역에 전기적 연결되며, 적어도 일부 수량의 상기 제1 접촉 구조가 상기 베이스 표면에서의 정투영의 연장 방향은 상기 제1 방향에 비교하여 경사지는 것을 특징으로 하는 워드 라인 드라이버.
  7. 제6항에 있어서,
    상기 제1 활성 영역 변두리에 가까운 상기 제1 접촉 구조가 상기 베이스 표면에서의 정투영은 삼각형이고; 상기 제1 접촉 구조의 상기 제1 게이트로 향하는 경계가 상기 베이스 표면에서의 정투영의 연장 방향은 상기 제1 방향에 비교하여 경사지는 것을 특징으로 하는 워드 라인 드라이버.
  8. 제1항에 있어서,
    상기 제2 활성 영역에 대응되는 상기 제1 게이트의 연장 방향은 상기 제1 방향에 비교하여 경사지는 것을 특징으로 하는 워드 라인 드라이버.
  9. 제8항에 있어서,
    상기 제1 방향에서, 상기 제2 활성 영역의 길이는 상기 제1 활성 영역의 길이보다 크고; 상기 제2 활성 영역에 대응되는 상기 제1 게이트의 연장 방향이 상기 제1 방향에 비교하여 경사진 각도는 제1 각도이며, 상기 제1 활성 영역에 대응되는 상기 제1 게이트의 연장 방향이 상기 제1 방향에 비교하여 경사진 각도는 제2 각도이고, 상기 제1 각도는 상기 제2 각도보다 작은 것을 특징으로 하는 워드 라인 드라이버.
  10. 제8항에 있어서,
    제2 접촉 구조를 더 포함하고, 상기 제2 접촉 구조는 상기 제2 소스 영역, 상기 제2 드레인 영역, 상기 제3 소스 영역 또는 상기 제3 드레인 영역을 전기적 연결하기 위한 것이고; 상기 제2 접촉 구조가 상기 베이스 표면에서의 정투영의 연장 방향은 상기 제1 방향에 비교하여 경사지는 것을 특징으로 하는 워드 라인 드라이버.
  11. 제10항에 있어서,
    상기 제2 접촉 구조가 상기 베이스 표면에서의 정투영의 일부 영역은 또한 상기 제2 활성 영역의 외측에 위치하는 것을 특징으로 하는 워드 라인 드라이버.
  12. 제1항에 있어서,
    제3 접촉 구조를 더 포함하고, 상기 제3 접촉 구조는 인접한 상기 제2 활성 영역을 전기적 연결하기 위한 것을 특징으로 하는 워드 라인 드라이버.
  13. 제1항에 있어서,
    동일한 상기 제1 게이트에 대응되는 상기 풀다운 트랜지스터의 상기 제2 드레인 영역과 상기 홀딩 트랜지스터의 상기 제3 드레인 영역은 공동 사용되고, 동일한 상기 제1 게이트에 대응되는 다른 하나의 풀다운 트랜지스터의 상기 제2 드레인 영역과 동일한 상기 홀딩 트랜지스터의 상기 제3 소스 영역은 공동 사용되는 것을 특징으로 하는 워드 라인 드라이버.
  14. 제1항에 있어서,
    상기 제1 게이트에 대응되는 상기 풀다운 트랜지스터의 상기 제2 드레인 영역과 상기 홀딩 트랜 지스터의 상기 제3 드레인 영역은 공동 사용되고, 다른 상기 제1 게이트에 대응되는 상기 풀다운 트랜지스터의 상기 제2 드레인 영역과 동일한 상기 홀딩 트랜 지스터의 상기 제3 소스 영역은 공동 사용되는 것을 특징으로 하는 워드 라인 드라이버.
  15. 제14항에 있어서,
    상기 제2 게이트는 인접한 상기 제1 게이트 사이에 위치하는 것을 특징으로 하는 워드 라인 드라이버.
  16. 제1항에 있어서,
    상기 홀딩 트랜지스터는, 제1 트랜지스터 및 제2 트랜지스터를 포함하고; 동일한 상기 제1 트랜지스터와 전기적 연결되는 두 개의 상기 풀다운 트랜지스터는 상기 제1 게이트를 공동 사용하며; 동일한 상기 제2 트랜지스터의 상기 제3 드레인 영역은 상기 풀다운 트랜지스터의 상기 제2 드레인 영역과 전기적 연결되고, 상기 제3 소스 영역은 다른 하나의 풀다운 트랜지스터의 상기 제2 드레인 영역과 전기적 연결되며, 동일한 상기 제2 트랜지스터와 전기적 연결되는 두 개의 상기 풀다운 트랜지스터는 두 개의 상기 제1 게이트에 대응되는 것을 특징으로 하는 워드 라인 드라이버.
  17. 제16항에 있어서,
    상기 NMOS 영역은,
    제1 NMOS 영역 및 제2 NMOS 영역을 포함하고, 상기 PMOS 영역의 대향하는 양측에 각각 위치하며,
    상기 제1 트랜지스터는 상기 제1 NMOS 영역에 위치하고; 상기 제2 트랜지스터는 상기 제2 NMOS 영역에 위치하며; 일부 수량의 상기 풀다운 트랜지스터는 상기 제1 NMOS 영역에 위치하고, 나머지 수량의 상기 풀다운 트랜지스터는 상기 제2 NMOS 영역에 위치하는 것을 특징으로 하는 워드 라인 드라이버.
  18. 제1항에 있어서,
    각 상기 제1 게이트는,
    적어도 두 개의 상기 제1 방향을 따라 간격을 두고 배열된 연장 부분 및 연결 부분을 포함하고,
    각 상기 연장 부분은 복수 개의 상기 제1 채널 영역 및 복수 개의 상기 제2 채널 영역을 커버하며, 상기 제1 방향에 비교하여 경사지고;
    상기 연결 부분은 상기 제1 방향을 따라 인접하여 배열된 상기 연장 부분에 연결되는 것을 특징으로 하는 워드 라인 드라이버.
  19. 제1항에 있어서,
    각 상기 제1 게이트는 4×N 개의 상기 제1 채널 영역 및 4×N 개의 상기 제2 채널 영역을 커버하고, 각 상기 제1 게이트로 구성된 상기 풀업 트랜지스터와 상기 풀다운 트랜지스터는 2×N 개의 상기 홀딩 트랜 지스터와 전기적 연결되되; N은 1보다 크거나 같은 양의 정수인 것을 특징으로 하는 워드 라인 드라이버.
  20. 저장 장치로서,
    복수 개의 서브 워드 라인 및 복수 개의 비트 라인에 연결되는 복수 개의 저장 유닛을 포함하는 저장 유닛 어레이; 및
    제1항 내지 제19항 중 어느 한 항에 따른 워드 라인 드라이버를 포함하는 것을 특징으로 하는 저장 장치.
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