KR20230153927A - 누화 저감을 위한 이미지 센서 구조물 - Google Patents

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KR20230153927A
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layer
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웨이 치 황
솽-지 차이
싱-치 린
젠-청 리우
둔-니안 양
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

이미지 센서 및 그 형성 공정이 제공된다. 본 개시내용에 따른 이미지 센서는 일정한 방향을 따라 제2 포토다이오드와 제3 포토다이오드 사이에 배치된 제1 포토다이오드와, 제1 포토다이오드와 제2 포토다이오드 사이에 배치된 제1 딥 트렌치 격리(DTI) 피처와, 제1 포토다이오드와 제3 포토다이오드 사이에 배치된 제2 DTI 피처를 포함한다. 제1 DTI 피처의 깊이는 제2 DTI 피처의 깊이보다 크다. 제2 포토다이오드의 양자 효율은 제1 포토다이오드의 양자 효율보다 작다.

Description

누화 저감을 위한 이미지 센서 구조물{IMAGE SENSOR STRUCTURE FOR CROSSTALK REDUCTION}
[우선권 데이터]
본 출원은 2022년 4월 29일에 출원한 미국 가출원 일련번호 제63/336,851호에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로써 본 명세서에 포함된다.
반도체 집적 회로(integrated circuit, IC) 산업은 기하급수적으로 성장하고 있다. IC 재료 및 설계에 있어서의 기술적 진보는 여러 세대의 IC를 생산하였고, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 가진다. IC 발전 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 기하학적 사이즈(즉, 제조 공정을 이용하여 생성될 수 있는 최소형의 컴포넌트(또는 라인))가 감소하면서 일반적으로 증가하고 있다. 이 스케일 축소 과정은 일반적으로, 생산 효율을 높이고 연관 비용을 낮춤으로써 혜택을 제공한다. 이러한 스케일 축소는 또한 IC 처리 및 제조의 복잡성을 증가시키고 있다.
현대의 소비자 가전제품에는 상보형 금속 산화물 반도체(CMOS) 이미지 센서(CIS)와 같은 이미지 센서를 흔히 볼 수 있다. 예를 들어, CIS는 자동차 산업에서 자동화 및 감지 기능을 실현하는 데 많이 사용된다. 이미지 검출 감도를 높이기 위해, 상이한 사이즈들의 포토다이오드들이 어레이로 구현될 수 있다. 상이한 사이즈들의 포토다이오드들이 상이한 양자 효율(QE) 레벨을 가지기 때문에, 대형 포토다이오드로부터의 누화가 인접한 소형 포토다이오드들에서 상당한 잡음을 유발할 수 있다. 이에, 기존의 이미지 센서 구조가 이들의 의도한 용도에는 일반적으로 만족스러울지라도 모든 측면에서 만족스럽지는 못하다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 기법에 따라, 다양한 피처를 비율에 따라 도시하지 않는다. 사실상, 다양한 피처들의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다. 또한, 첨부된 도면은 본 발명의 전형적인 실시형태만을 예시한 것이고, 따라서 본 발명이 다른 실시형태에도 동일하게 적용될 수 있는 경우에는 그 범위가 제한적인 것으로 간주되어서는 안 된다는 점을 강조한다.
도 1은 본 개시내용의 다양한 양태에 따른 이미지 센서 디바이스의 제조 방법을 예시하는 흐름도이다.
도 2 내지 도 19는 본 개시내용의 다양한 양태에 따른, 도 1의 방법의 다양한 제조 단계에 있어서의 워크피스의 도식적인 단편의 단면도 또는 평면도이다.
도 20은 본 개시내용의 다양한 양태에 따른 예시적인 참조 구조를 도시한다.
도 21은 본 개시내용의 다양한 양태에 따라, 누화 저감을 위해 본 개시내용의 이미지 센서의 다양한 피처들이 작동하는 방법을 개략적으로 예시한다.
도 22 및 도 23은 본 개시내용의 다양한 양태에 따라, 소형 포토다이오드 영역에 대한 금속 흡수체 피처의 개구부의 개략적 평면도를 도시한다.
도 24 내지 도 27은 본 개시내용의 다양한 양태에 따라, 소형 포토다이오드 주위에 연장된 딥 트렌치 격리(DTI, deep trench isolation) 피처가 구현되어 있는 이미지 센서의 단편 평면도를 도시한다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시형태에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시형태에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
"아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 작동 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있고 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
또한, 수치 또는 수치 범위를 "약", "대략" 등과 함께 기재할 때에, 당업자라면 이해하겠지만 이 용어는 제조 중에 본래 발생하는 변동을 고려한 타당한 범위 내에 있는 수치를 망라하는 것이 의도된다. 예를 들어, 수치 또는 수치 범위는 해당 수치와 연관된 특성을 가진 피처의 제조와 연관된 알려진 제조 공차에 기초하여, 예컨대 기재된 수치의 +/-10%와 같이, 기재된 수치를 포함하는 타당한 범위를 망라한다. 예를 들어, "약 5 nm"의 두께를 가진 재료층은, 당업자에게 이 재료층의 성막과 연관된 제조 공차가 +/-15%로 알려져 있다면, 4.25 nm 내지 5.75 nm의 치수 범위를 망라할 수 있다. 또한, 본 개시내용은 다양한 실시형태에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
최근 상보형 금속 산화물 반도체(CMOS) 이미지 센서(CIS)가 인기를 얻고 있다. 예를 들어, CIS는 자동차 산업에서 자동화 및 감지 기능을 실현하는 데 사용된다. 이들 기능을 제공할 경우, CIS는 사람의 시각을 보조하거나 대체하기 위해 머신 비전(machine vision)을 제공한다. 해당 업계가 직면한 한가지 과제는 머신 비전에 극도로 방해를 줄 수 있는 발광 다이오드(LED) 깜빡임(flickering)이다. 솔루션 중 하나는 대형 포토다이오드와 소형 포토다이오드 둘 다를 구현하는 분할 픽셀 기술(split pixel technology)이다. 대형 포토다이오드는 소형 포토다이오드보다 양자 효율(QE)이 높다. 일부 예에서, 대형 포토다이오드는 더 높은 QE를 위해 더 큰 사이즈나 상이한 주입 도펀트들을 갖는다. 말하자면 대형 포토다이오드가 반드시 소형 포토다이오드보다 클 필요가 없다. 대형 포토다이오드는 더 짧은 노출 시간에 장면을 포착하도록 구성되고 소형 포토다이오드는 긴 노출 시간에 LED 신호를 포착하도록 구성된다. 분할 픽셀 기술이나 유사한 기술을 채택할 경우, 대형 포토다이오드와 소형 포토다이오드는 서로 옆에 배치될 수 있다. 이웃한 대형 포토다이오드로부터의 광이 소형 포토다이오드에 잡음을 유발할 수 있다. 딥 트렌치 격리(DTI) 피처들의 갭을 통해, 백-엔드-오브-라인 금속 피처(feature)로부터의 반사를 통해, 또는 마이크로렌즈와 컬러 필터를 통해, 대형 포토다이오드로부터의 광이 소형 포토다이오드에 입사할 수 있다.
본 개시내용은 대형 포토다이오드와 소형 포토다이오드 사이의 누화(crosstalk)를 저감하는 이미지 센서 구조를 제공한다. 일 양태에서, 본 개시내용의 이미지 센서 구조는 이웃한 대형 포토다이오드로부터의 광잡음을 우수하게 차단하기 위해 소형 포토다이오드 주위에 더 깊거나 연장된 딥 트렌치 격리(DTI) 피처를 구현한다. 다른 양태에서, 본 개시내용의 이미지 센서 구조는 상부의 마이크로렌즈 및 컬러 필터로부터의 광잡음을 차단하기 위해 소형 포토다이오드 위에, 패시베이션 구조에 매립된 금속막을 포함한다. 또 다른 양태에서, 본 개시내용의 이미지 센서 구조는 금속 피처로부터 반사된 광잡음을 차단하기 위해 백-엔드-오브-라인(BEOL) 구조 내에 컨택 구조를 포함한다. 본 개시내용의 다양한 피처들은 소형 포토다이오드에 미치는 누화를 줄이기 위해 단독으로 또는 조합으로 기능할 수 있다.
본 개시내용의 다양한 양태에 대해 도면을 참조하여 이하에서 보다 상세하게 설명한다. 이와 관련하여, 도 1은 본 개시내용의 실시형태에 따른 워크피스(200) 상에 이미지 센서를 형성하는 방법(100)을 예시하는 흐름도이다. 방법(100)은 일례일 뿐이며, 본 개시내용을, 방법(100)에서 명시적으로 나타내는 것을 넘어서 제한하려는 의도는 없다. 추가 단계들이 방법(100)의 이전, 도중, 및 이후에 제공될 수 있으며, 설명하는 일부 단계들은 방법의 추가 실시형태를 위해 대체, 삭제, 또는 이동할 수도 있다. 간략성의 이유로 여기서는 단계 전부를 상세하게 설명하지 않는다. 방법(100)의 실시형태에 따른 상이한 제조 단계에서의 워크피스(200)의 부분적 단면도인 도 2 내지 도 19와 함께 이하에서 방법(100)을 설명한다. 워크피스(200)가 제조 공정의 종결 시에 이미지 센서 또는 이미지 센서 구조로 제조될 것이기 때문에, 워크피스(200)는 문맥상 필요하다면 이미지 센서(200) 또는 이미지 센서 구조(200)로서 칭해질 수도 있다. 또한, 본원 전반에 걸쳐, 같은 참조 번호는 달리 예외를 언급하지 않는 한, 같은 피처를 나타낸다. X, Y 및 Z 방향은 도 2 내지 도 16에서 일관되게 사용되고 서로 수직이다.
도 1과 도 2를 참조하면, 방법(100)은 소형 포토다이오드(SPD, small photodiode) 영역(202S) 및 대형 포토다이오드(LPD, large photodiode) 영역(202L)을 포함한 워크피스(200)를 수용하는 블록 102를 포함한다. 도 2에 도시하는 바와 같이, 워크피스(200)는 소형 포토다이오드(SPD) 영역(202S) 및 대형 포토다이오드(LPD) 영역(202L)으로 분할되는 기판(202)을 포함한다. 워크피스(200)는 LPD 영역(202L) 위에 제조된 LPD 트랜지스터(208L) 및 SPD 영역(202S) 위에 제조된 SPD 트랜지스터(208S)를 더 포함한다. LPD 트랜지스터(208L) 및 SPD 트랜지스터(208S)는 격리 피처(204)에 의해 서로 격리된다. 워크피스(200)는 격리 피처(204) 위에 제1 에칭 정지층(206) 및 층간 유전체(ILD)층(210)을 더 포함한다. 기판(202)은 벌크 실리콘(Si) 기판일 수 있다. 대안으로, 기판(202)은 게르마늄(Ge)과 같은 원소 반도체; 실리콘 탄화물(SiC), 갈륨 비화물(GaAs), 갈륨 인화물(GaP), 인듐 인화물(InP), 인듐 비화물(InAs), 및/또는 인듐 안티몬화물(InSb)과 같은 화합물 반도체; 실리콘 게르마늄(SiGe), 갈륨 비소 인화물(GaAsP), 알루미늄 인듐 비화물(AlInAs), 알루미늄 갈륨 비화물(AlGaAs), 갈륨 인듐 비화물(GaInAs), 갈륨 인듐 인화물(GaInP), 및/또는 갈륨 인듐 비소 인화물(GaInAsP)과 같은 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(202)에 SPD 영역(202S) 및 LPD 영역(202L)을 형성하기 위해, 기판(202)은 p타입 도핑 영역, n타입 도핑 영역, 또는 이들의 조합과 같은 다양한 도핑 영역(도시 생략)을 포함할 수 있다. 일 실시형태에서, 기판(202)은 붕소(B), 붕소 이불화물(BF2), 또는 다른 p타입 도펀트와 같은 p타입 도펀트뿐만 아니라 인(P), 비소(As), 또는 다른 n타입 도펀트와 같은 n타입 도펀트도 포함할 수 있다. 이 실시형태에서, 기판(202)은 포토다이오드라고도 칭해질 수 있는 이미지 센서를 형성하기 위해 기판(202)의 소정 영역에 도입되는 p타입 도펀트 및 n타입 도펀트를 포함한 시판용 실리콘 기판일 수도 있다.
SPD 트랜지스터(208S) 및 LPD 트랜지스터(208L) 각각은 소스, 드레인, 소스와 드레인 사이에 배치된 채널 영역, 및 채널 영역 위의 게이트 구조를 포함한다. 도 2에 도시한 SPD 트랜지스터(208S)와 LPD 트랜지스터(208L)가 상이한 구성의 트랜지스터를 나타낼 수 있는 것을 알아야 한다. 예를 들어, 이들은 평면형 트랜지스터, 핀타입 전계효과 트랜지스터(finFET), 멀티-브리지-채널(MBC) 트랜지스터, 게이트-올-어라운드(GAA) 트랜지스터, 나노와이어 트랜지스터, 나노시트 트랜지스터, 나노구조를 구비한 트랜지스터, 또는 게이트 구조가 채널 영역의 복수의 표면과 결합되는 기타 멀티-게이트 트랜지스터일 수도 있다. SPD 트랜지스터(208S) 및 LPD 트랜지스터(208L)의 활성 영역들은 얕은 트렌치 격리(STI) 피처일 수도 있는 격리 피처(204)에 의해 서로 격리된다. SPD 트랜지스터(208S) 및 LPD 트랜지스터(208L)의 구성에 따라, 해당 활성 영역은 격리 피처(204)에 매립될 수 있거나, 시트형 형상, 핀형 형상을 갖거나, 서로 수직으로 이격된 복수의 채널 부재를 포함할 수도 있다. 격리 피처(204)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑 실리케이트 글래스(FSG), 로우-k 유전체, 이들의 조합, 및/또는 기타 적절한 재료를 포함할 수 있다. 제1 에칭 정지층(206)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 제1 ILD층(210)은 TEOS(tetraethylorthosilicate) 산화물, 비도핑 실리케이트 글래스, 또는 BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), 붕소 도핑된 실리콘 글래스(BSG)와 같은 도핑된 실리콘 산화물, 및/또는 다른 적절한 유전체 재료와 같은 재료를 포함할 수 있다.
도 1 및 도 3을 참조하면, 방법(100)은 워크피스(200) 위의 제1 ILD층(210)에 적어도 하나의 개구부(212)를 형성하는 블록 104를 포함한다. 블록 104에서는, 적어도 하나의 개구부(212)를 형성하기 위해 포토리소그래피 공정 및 에칭 공정을 사용한다. 예시적인 공정에 있어서, 포토레지스트층이 워크피스(200) 위에 성막된다. 포토레지스트층은 패터닝된 포토레지스트층을 형성하기 위해, 노출전 베이킹 공정, 포토마스크로부터 반사되거나 포토마스크를 투과한 방사선에의 노출, 노출후 베이킹 공정, 및 현상 공정을 받을 수 있다. 그런 다음, 패터닝된 포토레지스트층은 제1 ILD층(210)에 적어도 하나의 개구부(212)를 에칭하는 데에 에칭 마스크로서 사용된다. 제1 ILD층(210)의 에칭은 비활성 가스(예컨대, Ar), 불소 함유 가스(예컨대, CF4, C2F6, SF6, 또는 NF3), 기타 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합의 사용을 포함하는 건식 에칭 공정을 사용하여 수행될 수 있다. 적어도 하나의 개구부(212)는 SPD 영역(202S)의 수직 투영 영역 주위로 연장되거나 연장되도록 배열된다. 적어도 하나의 개구부(212)는 상이한 형상 및 구성을 가질 수 있다. 도 22에 도시하는 일부 실시형태의 경우, 적어도 하나의 개구부(212)가 SPD 영역(202S)의 수직 투영 영역의 주위 전체에 걸쳐 연장되는 단일의 연속 개구부일 수도 있다. 도 22의 단일 연속 개구부(212)는 트렌치 폭이 약 0.05 ㎛와 약 0.2 ㎛ 사이인 트렌치와 유사하다. 단일 연속 개구부(212)가 SPD 영역(202S)의 수직 투영 영역 주위 전체에 걸쳐 연장되기 때문에, 이것을 링형상이라고 말할 수 있다. 도 23에 도시하는 일부 다른 실시형태의 경우, 도 3의 적어도 하나의 개구부(212)는 SPD 영역(202S)의 수직 투영 영역의 가장자리를 따라 배열되는 복수의 분리된 개구부(212S)를 포함한다. 복수의 분리된 개구부(212S)는 미리 결정된 간격만큼 서로 이격될 수 있고 서로 유체 연통하지 않는다. 복수의 분리 개구부(212S) 각각은 실질적으로 원형이고 0.05 ㎛과 약 0.2 ㎛ 사이의 직경을 가질 수 있다. 분리 개구부들(212S) 사이의 간격은 약 0.11 ㎛와 약 0.5 ㎛의 사이일 수 있다. 다시 도 3을 참조하면, X-Y 평면에서, 적어도 하나의 개구부(212)가 SPD 트랜지스터(208S)를 둘러싼다. Z 방향을 따라, 적어도 하나의 개구부(212)가 SPD 영역(202S)과 이웃 LPD 영역(202) 사이의 경계와 실질적으로 정렬되는 것을 알아야 한다. 일부 실시형태에서, 적어도 하나의 개구부(212)는 제1 ILD층(210) 및 제1 에칭 정지층(206)을 통과하여 연장된다. 일부 구현예에서, 적어도 하나의 개구부(212)는 일부 격리 피처(204) 내로 연장될 수 있다.
도 1, 도 4 및 도 5을 참조하면, 방법(100)은 적어도 하나의 개구부(212)에 금속 흡수체 피처(215)를 형성하는 블록 106을 포함한다. 금속 흡수체 피처(215)를 형성하기 위해, 먼저 금속 충전층(214)이 도 4에 도시하는 바와 같이 워크피스(200), 및 적어도 하나의 개구부(212) 위에 성막된 다음, 도 5에 도시하는 바와 같이, 유전체층(210) 위의 과잉 금속 충전층(210)이 화학적 기계 연마(CMP) 공정과 같은 평탄화 공정에 의해 제거된다. 금속 충전층(214)은 구리(Cu), 알루미늄-구리(AlCu), 텅스텐(W), 또는 적절한 금속이나 금속 합금을 포함할 수 있다. 금속 충전층(214)은 물리적 기상 증착(PVD) 또는 전기도금을 사용하여 성막될 수 있다. 전기도금을 사용하여 금속 충전층(214)을 형성할 경우, 먼저 CVD를 사용하여 적어도 하나의 개구부(212) 위에 시드층이 성막된다. 시드층의 성막 후, 전기도금을 사용하여 금속 충전층(214)이 성막된다. 시드층은 구리(Cu) 또는 티탄(Ti)을 포함할 수 있다. 도 4에 도시한 일부 실시형태에서는, 금속 충전층(214)이 적어도 하나의 개구부(212)를 충전할뿐만 아니라 제1 ILD층(210)의 상면 상에도 성막된다. 그런 다음, 워크피스(200)는 과잉 금속 충전층(214)을 제거하기 위해 평탄화되어 금속 흡수체 피처(215)를 형성한다. 상이한 실시형태에서 적어도 하나의 개구부(212)가 단일 연속 개구부(212)(도 22에 도시) 또는 복수의 분리 개구부(212S)(도 23에 도시)일 수 있으므로, 금속 흡수체 피처(215)는 단일의 연속 금속 구성일 수도 또는 포스트(post)형의 분리된 금속 흡수체 피처의 어레이를 포함할 수도 있다.
도 1 및 도 6을 참조하면, 방법(100)은 SPD 영역(202S) 바로 위에 보호용 금속층(216)을 형성하는 블록 108을 포함한다. 보호용 금속층(216)을 형성하기 위해, 제1 ILD층(210) 위에 제2 에칭 정지층(218) 및 제2 ILD층(220)이 순차적으로 성막된다. 제2 에칭 정지층(218)은 조성 및 형성 공정 면에서 제1 에칭 정지층(216)과 유사할 수 있다. 제2 ILD층(220)은 조성 및 형성 공정 면에서 제1 ILD층(210)과 유사할 수 있다. 보호용 금속층(216)을 위한 개구부가 제2 에칭 정지층(218) 및 제2 ILD층(220)을 통과하여 형성된다. 그런 다음 개구부에 금속 충전층이 성막된다. 평탄화 공정에 의해 과잉 금속 충전층이 제거된 후에, 제2 에칭 정지층(218) 및 제2 ILD층(220)에 보호용 금속층(216)이 형성된다. 보호용 금속층(216)을 위한 금속 충전층은 구리(Cu), 알루미늄-구리(AlCu), 텅스텐(W), 또는 적절한 금속이나 금속 합금을 포함할 수 있다. 보호용 금속층(216)은 SPD 영역(202S)에의 광잡음 입사를 저감시키는 기능을 하며, SPD 영역(202S) 바로 위에 배치된다. SPD 영역(202S)의 포위(enclosure)를 보장하기 위해서는 보호용 금속층(216)이 SPD 영역(202S)의 수직 투영 영역보다 더 클 수도 있다. Z 방향을 따라 볼 때에 보호용 금속층(216)과 SPD 영역(202S) 둘 다가 실질적으로 정사각형인 실시형태에서는, 보호용 금속층(216)이 SPD 영역(202S)의 수직 투영 영역보다 더 크게 제조될 수 있다. 하지만 인터커넥트 구조에서 실면적을 너무 많이 차지하는 것을 피하기 위해, 포위 마진은 모든 가장자리를 따라 약 1 ㎛보다 더 작을 수 있다. 금속 흡수체 피처(215)와 보호용 금속층(216) 사이의 전기 접속이 필요하지 않기 때문에, 보호용 금속층(216)은 금속 흡수체 피처(215)와 직접 접촉할 수도 하지 않을 수도 있다. 보호용 금속층(216)이 금속 흡수체 피처(215)와 절연되는 경우에, 보호용 금속층(216)을 위한 개구부는 잔여 제2 에칭 정지층(218)이 보호용 금속층(216) 및 금속 흡수체 피처(215)와 이격되도록 제2 에칭 정치층(218)에서 종단된다.
도 1 및 도 6을 참조하면, 방법(100)은 보호용 금속층(216) 위에 추가 금속층을 형성하는 블록 110을 포함한다. 금속 흡수체 피처(215) 및 보호용 금속층(216)은 형성은, 인터커넥트 구조(229)를 형성하여 이미지 센서(200) 내의 다양한 디바이스들을 기능적으로 상호연결하기 위한 백-엔드-오브-라인(BEOL) 공정의 일부로 간주될 수 있다. 블록 110은 BEOL 공정을 계속하여 보호용 금속층(216) 위에 금속층을 형성한다. 도 6을 참조하면, 블록 110은 제2 ILD층(220) 및 보호용 금속층(216) 위에 제3 에칭 정지층(222)을 성막할 수 있다. 그런 다음 제3 ILD층(224)이 제3 에칭 정지층(222) 위에 성막된다. 그리고 금속 흡수체 피처(215) 및 보호용 금속층(216)을 형성하는 데 사용된 것과 유사한 공정을 사용하여 제3 에칭 정지층(222) 및 제3 ILD층(224)에 복수의 컨택 비아(230)를 형성한다. 이 경우에도 제3 ILD층(224) 위에 제4 에칭 정지층(226) 및 제4 ILD층(228)이 순차적으로 성막된다. 그런 다음, 제4 에칭 정지층(226) 및 제4 ILD층(228)에 전도성 라인(231)이 형성된다. 컨택 비아(230) 및 전도성 라인(231)은 구리(Cu), 알루미늄-구리(AlCu), 텅스텐(W), 또는 적절한 금속이나 금속 합금을 포함할 수 있다. 제3 에칭 정지층(222) 및 제4 에칭 정지층(226)은 제1 에칭 정지층(206)과 유사할 수 있다. 제3 ILD층(224) 및 제4 ILD층(228)은 제1 ILD층(210)과 유사할 수 있다. 후술하겠지만, 보호용 금속층(216)이 없으면, LPD 영역(202L)으로부터의 광이 컨택 비아(230) 및 전도성 라인(231)에 의해 SPD 영역(202S)으로 반사될 수 있다. 용이한 참조를 위해, ILD층, 에칭 정지층, 컨택 비아, 및 금속 라인을 포함한 BEOL 피처를 집합적으로 인터커넥트 구조(229)라고 칭할 수 있다.
도 1 및 도 7을 참조하면, 방법(100)은 소형 포토다이오드 영역의 경계를 따라 연장된 딥 트렌치(232D)를 형성하는 블록 112를 포함한다. BEOL 구조가 형성된 후, 기판(202)이 상부측에 있고 BEOL 구조가 하부측에 있도록 워크피스(200)는 상하가 뒤집힌다. 워크피스(200)의 뒤집어짐을 표시하기 위해 도 7의 Z 방향 화살표가 이제는 아래를 가리킨다. 워크피스(200)의 상하를 뒤집기 위해, 캐리어 기판(명시적으로 도시하지 않음)이 기판(202)에 본딩된다. 일부 실시형태에서, 용융 본딩, 접착층 사용, 또는 이들의 조합의 방식에 의해 캐리어 기판이 워크피스(200)에 본딩될 수 있다. 경우에 따라, 캐리어 기판은 반도체 재료(예컨대, 실리콘), 사파이어, 유리, 폴리머 재료, 또는 기타 적절한 재료로 형성될 수 있다. 용융 본딩을 사용하는 실시형태의 경우, 캐리어 기판은 제1 산화물층을 포함하고 워크피스(200)는 제2 산화물층을 포함한다. 제1 산화물층과 제2 산화물층 둘 다를 처리한 후에, 이들은 실온이나 승온에서의 직접 본딩을 위해 서로 플러시 접촉으로 배치된다. 캐리어 기판이 워크피스(200)에 본딩되면, 도 6에 도시하는 워크피스(200)가 뒤집힌다.
워크피스(200)가 상하 뒤집힌 후에, 딥 트렌치(232) 및 연장된 딥 트렌치(232D)가 기판(202)에 형성된다. 도 7에 도시하는 바와 같이, 딥 트렌치(232)는 두 인접한 LPD 영역들(202L) 사이에 형성되고, 연장된 딥 트렌치(232D)는 SPD 영역(202S)과 LPD 영역(202L)의 경계에 형성된다. 명칭이 시사하는 바와 같이, 연장된 딥 트렌치(232D)는 기판(202) 내로 더 깊게 연장된다. 도 7에 도시하는 바와 같이, 딥 트렌치(232)는 제1 깊이(D1)를 갖고, 연장된 딥 트렌치(232D)는 제2 깊이(D2)를 갖는다. 제2 깊이(D2)는 제1 깊이(D1)보다 크다. 경우에 따라, 제1 깊이(D1)는 약 1.0 ㎛와 약 9 ㎛ 사이이고, 제2 깊이(D2)는 약 1.5 ㎛와 약 10 ㎛ 사이이다. 제1 깊이(D1) 대 제2 깊이(D2)의 비는 약 55%와 약 90% 사이일 수 있다. 연장된 딥 트렌치(232D)의 에칭으로 또한 트렌치 폭이 더 커진다. 도 7에 도시하는 바와 같이, 딥 트렌치(232) 각각은 제1 트렌치 폭(W1)을 포함할 수 있고, 연장된 딥 트렌치(232D) 각각은 제2 트렌치 폭(W2)을 포함할 수 있다. 제2 트렌치 폭(W2)은 제1 트렌치 폭(W1)보다 크다. 경우에 따라, 제1 트렌치 폭(W1)은 약 10 nm와 약 300 nm 사이일 수 있고, 제2 트렌치 폭(W2)은 제1 트렌치 폭(W1)의 약 110% 내지 약 200%일 수 있다.
예시적인 공정에 있어서, 하드 마스크(명시적으로 도시하지 않음)가 기판(202) 위에 형성된다. 하드 마스크는 단일층 또는 다층일 수 있다. 일 실시형태에 있어서, 하드 마스크는 실리콘 질화물층과 실리콘 질화물층 위에 실리콘 산화물층을 포함할 수 있다. 그런 다음 하드 마스크를 패터닝하기 위해 포토리소그래피 공정 및 에칭 공정이 수행된다. 예를 들어, 포토레지스트층(명시적으로 도시하지 않음)이 하드 마스크 위에 형성되고, 적절한 포토리소그래피 방사선 소스에 노출된 다음 패터닝된 포토레지스트층을 형성하도록 현상된다. 그런 다음 패터닝된 포토레지스트층은 하드 마스크를 패터닝하기 위한 에칭 마스크로서 사용된다. 그리고 패터닝된 하드 마스크를 에칭 마스크로서 사용하여 기판(202)을 이방성 에칭하여 딥 트렌치(232)를 형성한다. 이방성 에칭은 육불화황(SF6), 사불화탄소(CF4), 삼불화질소(NF3), 기타 불소 함유 가스, 산소(O2) 또는 이들의 혼합물을 구현하는 건식 에칭 공정일 수 있다. 딥 트렌치(232)를 형성한 후에, SPD 영역(202S)의 경계를 따라 딥 트렌치(232)를 선택적으로 노출시키기 위해 또 다른 패턴막 또는 또 다른 패터닝된 포토레지스트층이 워크피스(200) 위에 형성된다. 그런 다음 SPD 영역(202S)의 경계를 따른 딥 트렌치(232)는 연장된 딥 트렌치(232D)를 형성하기 위하여 기판(202) 내로 추가 연장되도록 에칭된다.
도 1 및 도 8을 참조하면, 방법(100)은 딥 트렌치(232) 및 연장된 딥 트렌치(232D)를 포함한 워크피스(200) 위에 라이너(234)를 등각으로 성막하는 블록 114를 포함한다. 라이너(234)는 금속을 포함할 수 있다. 일부 실시형태에서, 라이너(234)는 알루미늄(Al), 텅스텐(W), 루테늄(Ru), 코발트(Co), 또는 구리(Cu)를 포함한다. 라이너(234)는 CVD 또는 ALD를 사용하여 성막될 수 있다.
도 1 및 도 9를 참조하면, 방법(100)은 딥 트렌치(232) 및 연장된 딥 트렌치(232D)에 충전 재료(236)를 성막하여 딥 트렌치 격리(DTI) 피처(240) 및 연장된 DTI 피처(240D)를 형성하는 블록 116을 포함한다. 충전 재료(236)는 반도체 산화물 또는 금속 산화물과 같은 유전체층을 포함할 수 있다. 예를 들어, 충전 재료(236)는 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 티탄 산화물, 바륨 티타네이트, 지르코늄 산화물, 란탄 산화물, 바륨 산화물, 스트론튬 산화물, 이트륨 산화물, 또는 이들의 조합을 포함할 수 있다. 일 실시형태에서, 충전 재료(236)는 실리콘 산화물을 포함한다. 충전 재료(236)는 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)을 사용하여 성막될 수 있다. 딥 트렌치(232) 및 연장된 딥 트렌치(232D)에 충전 재료(236)를 성막하여 DTI 피처(240) 및 연장된 DTI(240D)를 각각 형성한다. 일반적으로, DTI 피처(240) 및 연장된 DTI(240D)는 양자 효율(QE)을 증가시키기 위해 광을 SPD 영역(232S) 및 LPD 영역(202L) 쪽으로 반사시키는 반사기로서 기능할 수 있다. 다시 말해, DTI 피처(240) 및 연장된 DTI(240D)는 입사광이 소산, 흡수, 또는 탈출하기 전에 SPD 영역(202S) 및 LPD(202L)에서 주위로 입사광이 바운딩하게 할 수 있다.
도 1, 도 10, 및 도 11을 참조하면, 방법(100)은 충전 재료(236) 위에 금속막(244)을 성막하는 블록 118을 포함한다. 금속막(244)은 SPD 영역(202S) 바로 위에(또는 워크피스(200)가 상하 뒤집어지므로 바로 아래에) 형성되어 이웃한 LPD 영역(202L) 위로부터의 각진 입사광을 회절 또는 편향시킨다. 도 10 및 도 11에 도시하는 예시적인 공정에 있어서, 도 10에 도시하는 바와 같이 충전 재료(236) 위에 전역 금속막(242)이 약 100 Å과 약 1000 Å 사이의 두께로 충전 재료(236) 위에 블랭킷 성막된다. 전역 금속층(242)은 주석(Sn), 알루미늄-구리(AlCu), 또는 텅스텐(W)을 포함할 수 있다. 그런 다음, 도 11에 도시하는 바와 같이, 성막된 전역 금속층(242)은 금속막(244)을 형성하도록 패터닝된다. 도 11에 도시하는 바와 같이, 금속막(244)이 SPD 영역(202S) 및 연장된 DTI 피처(240D)의 수직 투영 영역과 겹치도록 금속막(244)은 SPD 영역(202S) 및 SPD 영역(202S) 주위의 연장된 DTI 피처(240D) 바로 위에 있다. 도 21, 도 22 및 도 23과 함께 더 설명하겠지만, 연장된 DTI 피처(240D)는 단일 SPD 영역(202S) 또는 다중 SPD 영역(202S)의 어레이 주위 전체에 걸쳐 연장될 수 있다. 본 개시내용에 따르면, 연장된 DTI 피처(240)는 SPD 영역(202S)과 접경 LPD 영역(202L) 사이의 경계를 따라 형성된다. 실시형태 중 적어도 일부에서, 금속막(244)은 SPD 영역(202S)의 양자 효율(QE)을 저감하는데, 이것이, SPD 영역(202S)이 LPD 영역(202L)보다 더 낮은 QE를 갖는 이유 중 적어도 하나이다. 다른 이유는 SPD 영역(202S) 및 LPD 영역(202L)의 치수와 관련이 있을 수 있다.
도 1 및 도 12를 참조하면, 방법(100)은 금속막(244) 위에 제1 패시베이션층(246)을 형성하는 블록 120을 포함한다. 제1 패시베이션층(246)은 실리콘 산화물을 포함할 수 있고 CVD를 사용하여 워크피스(200) 위에 성막될 수 있다. 제1 패시베이션층(246)은 제1 재료(236)와 동일한 조성을 공유할 수 있다.
도 1, 도 13, 및 도 14을 참조하면, 방법(100)은 제1 패시베이션층(246) 위에 금속 격자(250)를 형성하는 블록 122을 포함한다. 명칭이 시사하는 바와 같이, 금속 격자(250)는 SPD 영역(202S) 및 LPD 영역(202L)의 전부는 아니더라도 일부에 걸쳐 연장되는 격자형 구조 또는 프레임워크이다. 보다 상세하게는 금속 격자(250)는 SPD 영역(202S) 및 LPD 영역(202L)의 경계에 대응하여 SPD 영역(202S) 및 LPD 영역(202L)에 대한 광통로 개구부를 규정한다. 일부 실시형태에서, 금속 개구부(250)는 주석(Sn), 알루미늄-구리(AlCu), 알루미늄(Al), 텅스텐(W), 루테늄(Ru), 코발트(Co), 또는 구리(Cu)를 포함할 수 있다. 일 실시형태에서, 금속 격자(250)는 주석(Sn)으로 형성된다. 금속 격자(250)는 인접한 포토다이오드 영역들(즉, SPD 영역(202S) 및 LPD 영역(202L)) 간의 광 반사를 물리적으로 차단하고 이웃한 포토다이오드들 간의 누화를 방지할 수 있다. 금속 격자(250)를 형성하기 위한 예시적인 공정에 있어서, 제1 패시베이션층(246) 위에 금속층이 성막된다. 그런 다음 금속 격자(250)에 금속층을 패터닝하기 위하여 포토리소그래피 및 에칭 공칭이 사용된다. 도시하는 실시형태에서, 금속 격자(250)는 형성 공정에서의 에칭 양상으로 인해 상단 모서리가 모따기되거나 둥글게 된다. 도 15에 도시한 워크피스(200)의 평면도에서 보다시피, 해당 형성 공정의 에칭 양상으로 인해, 금속 격자(250)는 날카로운 정사각형 개구부보다는 둥근정사각형(squircle) 격자 개구부를 형성할 수 있다. 본원에서 사용하는 둥근정사각형 격자 개구부라는 용어는 둥글어진 모서리를 갖는 실질적으로 정사각형 격자 개구부를 의미한다.
도 1 및 도 16을 참조하면, 방법(100)은 금속 격자(250) 위에 제2 패시베이션층(252)을 성막하는 블록 124를 포함한다. 제1 패시베이션층(246)과 같이, 제2 패시베이션층(252)은 실리콘 산화물을 포함할 수 있고 CVD를 사용하여 성막될 수 있다. SPD 영역(202S) 및 LPD 영역(202L) 위에 있는 충전 재료(236)의 일부, 제1 패시베이션층(246) 및 제2 패시베이션층을 집합적으로 패시베이션 구조라고 간주할 수 있다. 금속 격자(250) 및 금속막(244)은 이러한 패시베이션 구조 내에 매립된다. 본 개시내용에 따르면, 패시베이션 구조의 두께는 LPD 영역(202L) 위에서부터 SPD 영역(202S)로의 광 경로를 줄이기 위해 최소화된다. 도 16을 참조하면, 패시베이션 구조는 금속 격자(250)의 상면에서 측정된 상단 두께(T1)와 금속 격자의 하면부터 기판(202)의 상면까지 측정된 하단 두께(T2)를 포함한다. 상단 두께(T1)는 금속 격자(250)에 의해 막히지 않은 상단 갭을 나타내고, 하단 두께(T2)는 금속 격자(250)에 의해 막히지 않은 하단 갭을 나타낸다. 일부 실시형태에 있어서, 상단 두께(T1)와 하단 두께(T2)는 각각 약 100 Å과 약 1000 Å의 사이일 수 있다.
도 1 및 도 17을 참조하면, 방법(100)은 추가 공정을 수행하는 블록 126을 포함한다. 이러한 추가 공정은 제2 패시베이션층(252) 위에 컬러 필터 어레이(260)를 형성하는 것과, 컬러 필터 어레이(260) 위에 마이크로렌즈 피처(270)를 형성하는 것을 포함할 수 있다. 컬러 필터 어레이(260)는 유색 안료를 포함하는 폴리머 재료 또는 수지로 형성될 수 있다. 블록 126에서, 컬러 필터 어레이(260)는 제2 패시베이션층(252) 위에 형성된다. 컬러 필터 어레이(260)는 각각 특정 범위의 파장을 갖는 복사선(예컨대, 광)의 투과는 허용하고 특정 범위를 벗어난 파장의 광을 차단하는 복수의 필터를 포함한다. 계속 도 17을 참조하면, 마이크로렌즈 피처(270)가 컬러 필터 어레이(260) 위에 형성된다. 마이크로렌즈 피처(270)는 고투과율 아크릴 폴리머와 같이 렌즈에 패터닝되어 형성될 수 있는 임의의 재료로 형성될 수 있다. 일 실시형태에서, 액상의 재료 및 스핀온 기술을 사용하여 마이크로렌즈층이 형성될 수 있다. 이 방법은 실질적으로 평면의 표면 및 실질적으로 균일한 두께의 마이크로렌즈층을 생성하여 마이크로렌즈 피처(270)에 보다 우수한 균일성을 제공하는 것으로 밝혀졌다. CVD, PVD 등의 다른 방법도 사용할 수 있다. 마이크로렌즈층을 위한 평면 재료는 포토다이오드 영역(즉, SPD 영역(202S) 및 LPD 영역(202L))의 어레이에 대응하는 마이크로렌즈 피처(270)의 어레이에 평면 재료를 패터닝하기 위해 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 그런 다음 평면 재료는 마이크로렌즈 피처(270)를 위한 적절한 곡면을 형성하도록 리플로잉될 수 있다. 마이크로렌즈 피처(270)는 자외선(UV) 처리를 사용하여 경화될 수 있다.
블록 126의 작업이 종결되면, 도 17에 도시한 이미지 센서(20)가 실질적으로 형성된다. 업계의 관례에 따라, LPD 트랜지스터(208L) 및 SPD 트랜지스터(208S)가 형성되는 기판(202)의 측면은 전면으로 지칭되고 패시베이션 구조(254)가 형성되는 대향 측면은 후면으로 지칭된다. 이미지 센서(200)가 후면으로부터 유래한 입사광을 허용하기 때문에, 도 17의 이미지 센서(200)는 후면 조명(BSI, backside illumination) 구조를 포함하고 BSI 이미지 센서(200)로 칭해질 수 있다.
일부 대안의 실시형태에서, 컬러 필터 어레이(260)는 패시베이션 구조(254) 위에 전체적으로 배치되기보다는 패시베이션 구조(254) 내에 부분적으로 매립된다. 먼저 도 18을 참조한다. 이들 대안의 실시형태에서, 제2 패시베이션층(252)은 도 16의 대응하는 것보다 더 크게 형성된다. 도 18의 더 두꺼운 제2 패시베이션층(252)은 컬러 필터 개구부를 형성하도록 패터닝된다. 그런 다음 컬러 필터 엘리먼트가 이들 컬러 필터 개구부에 형성되어 컬러 필터 어레이(260)를 형성한다. 도 17의 컬러 필터 어레이와 다르게, 도 19에 도시한 컬러 필터 어레이의 컬러 필터 엘리먼트들은 제2 패시베이션층(252)에 의해 서로 분리된다.
도 17에 도시한 BSI 이미지 센서(200)는 주변 영역에 둘러싸인 픽셀 영역에 배치될 수 있다. 그 명칭이 시사하는 바와 같이, 픽셀 영역은 입사광에 의해 비춰지는 BSI 이미지 센서(200)를 포함하는 반면 주변 영역은 비춰지지 않는 참조 구조를 포함한다. 도 20은 예시적인 참조 구조(300)를 도시한다. 도 17의 BSI 이미지 센서(200)와 다르게, 참조 구조(300)는 금속 실드(2500)를 포함한다. 금속 격자(250)와 같은 격자 구조가 없기에, 금속 실드(2500)는 입사광을 차단하는 기능을 한다. 일부 구현예에서, 참조 구조(300) 위의 금속 실드(2500) 및 BSI 이미지 센서(200) 위의 금속 격자(250)은 실질적으로 동일한 재료를 사용하여 형성된다. 예시적인 공정에 있어서, 픽셀 영역 및 주변 영역 위에 금속층이 성막된 다음 픽셀 영역 내의 금속층만이 금속 격자(250)를 형성하도록 패터닝 공정을 받는다. 그 구현예에서, 금속 실드(2500) 및 금속 격자(250)는 Z 방향을 따라 동일한 두께를 가질 수 있다. 금속 실드(2500)의 두께는 금속막(244)의 두께보다 크다. 도시한 실시형태에서, 주변 영역으로의 입사광이 금속 실드(2500)에 의해 완전히 차단되기 때문에, 참조 구조(300)는 금속막(244)을 포함하지 않는다. 참조 구조(300)는 블랙 상태에 대한 배경 레벨을 제공하도록 기능한다. 참조 구조(300)로부터의 배경 레벨은 블록 레벨 보정(BLC, black level correction)을 허용하므로 감도를 부스팅한다.
도 21은 더 얇은 패시베이션 구조, 금속막(244), 연장된 DTI 피처(240D), 금속 흡수체 피처(215), 및 보호용 금속층(216)이 어떻게 LPD 영역(202L)에서부터 SPD 영역(202S)로의 미광을 저감시키도록 작동하는지를 보여준다. 입사광(A)은 LPD 영역(202L) 위에서 컬러 필터 어레이(260) 및 마이크로렌즈 피처(270)에 대해 투과 및/또는 굴절되는 광을 나타낸다. 도 21은 각지게 들어오는 입사광(A)이 금속막(244)에 의해 차단 또는 반사되는 것을 개략적으로 보여준다. 더 얇은 패시베이션 구조(254)도 여기서 역할할 수 있는 것을 알아야 한다. (금속 격자(250) 위에 있는)상단 갭과 (금속 격자(250) 아래에 있는)하단 갭이 너무 클 경우, 얕은 각도의(즉, 이미지 센서(200)의 법선 방향에 대해 90°에 가까운 입사각을 갖는) 입사광(A)은 금속막(244)을 피해서 SPD 영역(202S)에 들어갈 수 있다. 입사광(B)은 LPD 영역(202L) 주위의 DTI 피처(240)의 라이너(234)에 의해 반사된 광을 나타낸다. 연장된 DTI 피처(240D)가 실질적으로 기판(202)을 통과해 연장되기 때문에, 연장된 DTI 피처(240)는 입사광(B)을 차단 또는 반사하는 것을 관리하여 그것이 SPD 영역(202S)에 입사하는 것을 막는다. 연장된 DTI 피처(240D)에 의해 반사된 입사광(B)은 LPD 영역(202L)에서 더 많은 광자 전자를 생성하여 그 양자 효율을 높일 수 있다.
계속 도 21을 참조한다. 입사광(C)은 LPD 영역(202L)을 통과하여 인터커넥트 구조(229)에 입사하는 광을 나타낸다. 금속 흡수체 피처(215) 및 보호용 금속층(216)이 없다면, 입사광(C)은 인터커넥트 구조(229)에서 금속 피처에 의해 반사될 수 있고 SPD 영역(202S)에 대해 잡음이 된다. 도 21에 대표적으로 도시하는 바와 같이, 금속 흡수체 피처(215)는 입사광(C)을 차단하고 반사한다. 입사광(D)은 인터커넥트 구조(229)에서 금속 피처에 의해 반사된 광을 나타낸다. 입사광(D)은 입사광(C)과 유사한 광으로부터 발생할 수 있지만 입사광(C)과 같이 인접한 LPD 영역(202L)으로부터 발생할 수는 없다. 도 21에 도시하는 바와 같이, 보호용 금속층(216)은 입사광(D)을 차단 및 반사하도록 기능한다.
도 2 내지 도 20에서는 SPD 영역(202S)이 두 LPD 영역(202L) 사이에 개재되는 것으로 도시되고 있지만, 본 개시내용은 여기에 제한되지 않고, 적어도 하나의 SPD 영역(202S)이 LPD 영역(202L)과 접경하고 있는 다른 설계를 포함하는 것으로 이해되어야 한다. 본 개시내용에 따른 이미지 센서(00)의 예시적인 설계가 도 24, 도 25, 도 26, 및 도 27에 도시된다. 도 24는 직사각형으로 배열된 하나의 SPD 영역(202S)과 3개의 LPD 영역(202L)을 포함하는 제1 이미지 센서(200-1)의 개략적 평면도를 도시한다. SPD 영역(202S)은 직사각형의 좌측 상단 상에 배치되고 3개의 LPD 영역(202L)은 다른 세 모서리를 차지한다. 도 24에 나타낸 실시형태에서, SPD 영역(202S)은 연장된 DTI 피처(240D)에 의해 LPD 영역(202L)과 격리되지만, LPD 영역들(202L)은 임의의 DTI 피처(240) 또는 연장된 DTI 피처(240D)에 의해 서로 이격되지 않는다. 오히려 SPD 영역(202S)과 3개의 LPD 영역(202L)을 포함한 제1 이미지 센서(200-1)는 DTI 피처(240)에 의해 둘러싸인다.
도 25는 직사각형으로 배열된 하나의 SPD 영역(202S)과 8개의 LPD 영역(202L)을 포함하는 제2 이미지 센서(200-2)의 개략적 평면도를 도시한다. SPD 영역(202S)은 직사각형의 기하학적 중심에 배치되고 8개의 LPD 영역(202L)은 SPD 영역(202S) 주위를 둘러싸도록 가장자리를 따라 배치된다. 도 25에 나타낸 실시형태에서, SPD 영역(202S)은 연장된 DTI 피처(240D)에 의해 8개의 LPD 영역(202L)과 격리되지만, 8개의 LPD 영역(202L)은 임의의 DTI 피처(240) 또는 연장된 DTI 피처(240D)에 의해 서로 이격되지 않는다. 오히려 SPD 영역(202S)과 8개의 LPD 영역(202L)을 포함한 제2 이미지 센서(200-2)는 DTI 피처(240)에 의해 둘러싸인다.
도 26은 직사각형으로 배열된 4개의 SPD 영역(202S)과 12개의 LPD 영역(202L)을 포함하는 제3 이미지 센서(200-3)의 개략적 평면도를 도시한다. 4개의 SPD 영역(202S)은 직사각형의 기하학적 중심에 배치되고 12개의 LPD 영역(202L)은 4개의 SPD 영역(202S) 주위를 둘러싸도록 가장자리를 따라 배치된다. 도 26에 나타낸 실시형태에서, 4개의 SPD 영역(202S)은 연장된 DTI 피처(240D)에 의해 12개의 LPD 영역(202L)과 격리되지만, LPD 영역들(202L)은 임의의 DTI 피처(240) 또는 연장된 DTI 피처(240D)에 의해 서로 이격되지 않는다. 또한, 4개의 SPD 영역(202S)은 임의의 DTI 피처(240) 또는 연장된 DTI 피처(240D)에 의해 서로 격리되지 않는다. 오히려 4개의 SPD 영역(202S)과 12개의 LPD 영역(202L)을 포함한 제3 이미지 센서(200-3)는 DTI 피처(240)에 의해 둘러싸인다.
도 27은 8각형 LPD 영역(202L)과 8각형 LPD 영역(202L)의 간극 공간에 배치된 SPD 영역(202S)을 포함하는 제4 이미지 센서(200-4)의 개략적 평면도를 도시한다. SPD 영역(202S) 각각은 정사각형이나 직사각형을 가질 수 있다. SPD 영역(202S) 각각은 연장된 DTI 피처(240D)에 의해 둘러싸인다. SPD 영역(202S)과의 접경 모서리를 제외하면, LPD 영역(202L) 각각은 DTI 피처(240)에 의해 둘러싸인다. 즉, LPD 영역(202L) 각각은 DTI 피처(240) 및 연장된 DTI 피처(240D)에 의해 둘러싸인다.
이에, 일부 실시형태에서, 본 개시내용은 이미지 센서를 제공한다. 이미지 센서는 일정한 방향을 따라 제2 포토다이오드와 제3 포토다이오드 사이에 배치된 제1 포토다이오드와, 제1 포토다이오드와 제2 포토다이오드 사이에 배치된 제1 딥 트렌치 격리(DTI) 피처, 및 제1 포토다이오드와 제3 포토다이오드 사이에 배치된 제2 DTI 피처를 포함한다. 제1 DTI 피처의 깊이는 제2 DTI 피처의 깊이보다 크고, 제2 포토다이오드의 양자 효율은 제1 포토다이오드의 양자 효율보다 작다.
일부 실시형태에서, 제3 포토다이오드의 양자 효율은 제1 포토다이오드의 양자 효율과 실질적으로 동일하다. 일부 구현예에서, 제1 포토다이오드는 상기 방향을 따라 제1 폭을 갖고, 제2 포토다이오드는 상기 방향을 따라 제2 폭을 갖고, 제1 폭은 제2 폭보다 크다. 일부 경우에, 이미지 센서는 제1 포토다이오드, 제2 포토다이오드, 및 제3 포토다이오드 위에 배치된 패시베이션층과, 패시베이션층에 매립되고 제1 포토다이오드, 제2 포토다이오드, 및 제3 포토다이오드에 걸쳐 있는 금속 격자를 더 포함할 수 있다. 일부 실시형태에서, 이미지 센서는 패시베이션층에 매립되고 금속 격자와 제2 포토다이오드 사이에 배치된 금속막을 더 포함한다. 일부 구현예에서, 이미지 센서는 제1 포토다이오드, 제2 포토다이오드, 및 제3 포토다이오드 아래에 배치된 제1 유전체층과, 제1 유전체층에 매립된 제1 금속 구조물을 더 포함한다. 제1 금속 구조물은 수직 방향을 따라 제1 DTI 피처와 실질적으로 정렬된다. 일부 실시형태에서, 제1 금속 구조물은 링 형상을 갖고 제2 포토다이오드 바로 아래에서 제1 유전체층의 일부 주위 전체에 걸쳐 연장된다. 일부 경우에, 이미지 센서는 제1 유전체층 아래에 배치된 제2 유전체층과, 제2 유전체층에 매립되고 제2 포토다이오드 바로 위에 배치된 제2 금속 구조물을 더 포함한다. 제1 금속 구조물은 제2 금속 구조물과 직접 접촉한다. 일부 실시형태에서, 제1 금속 구조물은 금속 포스트의 어레이를 포함한다.
본 개시내용의 또 다른 양태는 이미지 센서를 포함한다. 이미지 센서는 제1 포토다이오드와, 일정한 방향을 따라 제1 포토다이오드에 인접한 제2 포토다이오드와, 제1 포토다이오드 및 제2 포토다이오드 위에 배치된 제1 패시베이션층과, 제1 패시베이션층 위에 배치된 금속 격자와, 제1 패시베이션층에 매립된 금속막을 포함하고, 금속막은 제1 포토다이오드 바로 위에 배치되지만 제2 포토다이오드 위에서는 연장되지 않는다. 제1 포토다이오드의 양자 효율은 제2 포토다이오드의 양자 효율과는 상이하다.
일부 실시형태에서, 제1 포토다이오드의 양자 효율은 제2 포토다이오드의 양자 효율보다 작다. 일부 구현예에서, 제1 포토다이오드는 상기 방향을 따라 제1 폭을 갖고, 제2 포토다이오드는 상기 방향을 따라 제2 폭을 갖고, 제1 폭은 제2 폭보다 작다. 일부 구현예에서, 이미지 센서는 제1 포토다이오드 주위의 제1 딥 트렌치 격리(DTI) 피처와, 제2 포토다이오드의 측벽을 따르는 제2 DTI 피처를 더 포함한다. 제1 DTI 피처의 깊이는 제2 DTI 피처의 깊이보다 크다. 일부 실시형태에서, 금속막은 주석, 알루미늄 구리, 또는 텅스텐을 포함한다. 일부 실시형태에서, 이미지 센서는 제1 패시베이션층과 제2 금속 격자 위에 배치된 제2 패시베이션층과, 제2 패시베이션층에 매립되고 제1 포토다이오드 바로 위에 배치된 제1 컬러 필터 엘리먼트와, 제2 패시베이션층에 매립되고 제2 포토다이오드 바로 위에 배치된 제2 컬러 필터 엘리먼트를 더 포함한다. 제1 컬러 필터 엘리먼트와 제2 컬러 필터 엘리먼트는 제2 패시베이션층의 일부에 의해 이격된다. 일부 실시형태에 있어서, 제1 패시베이션층은 일정한 두께를 포함하고 이 두께는 약 100 Å과 약 1000 Å 사이이다.
본 개시내용의 또 다른 양태는 방법을 포함한다. 방법은 일정한 방향을 따라 제2 포토다이오드 영역과 제3 포토다이오드 영역 사이에 배치된 제1 포토다이오드 영역과, 제1 포토다이오드 영역 위에 배치된 제1 트랜지스터와, 제2 포토다이오드 영역 위에 배치된 제2 트랜지스터와, 제3 포토다이오드 영역 위에 배치된 제3 트랜지스터와, 제1 트랜지스터, 제2 트랜지스터, 및 제3 트랜지스터 위에 있는 제1 유전체층을 포함하는 기판을 수용하는 단계를 포함한다. 방법은 링형상의 트렌치가 제2 트랜지스터 주위 전체에 걸쳐 연장되도록 제1 유전체층에 링형상의 트렌치를 형성하는 단계와, 링형상의 트렌치에 제1 금속 충전층을 성막하여 제1 금속 구조물을 형성하는 단계를 더 포함한다. 제1 금속 구조물의 제1 부분은 제1 포토다이오드 영역과 제2 포토다이오드 영역 사이의 계면과 수직으로 정렬되고, 제1 금속 구조물의 제2 부분은 제2 포토다이오드 영역과 제3 포토다이오드 영역 사이의 계면과 수직으로 정렬된다.
일부 실시형태에서, 방법은 제1 유전체층과 제1 금속 구조물 위에 제2 유전체층을 성막하는 단계와, 개구부가 제2 포토다이오드 영역의 수직 투영 영역과 실질적으로 정렬되도록 제2 유전체층에 개구부를 형성하는 단계와, 개구부에 제2 금속 충전층을 성막하여 제2 금속 피처를 형성하는 단계를 더 포함한다. 일부 구현예에서, 방법은 기판을 위로 뒤집는 단계와, 제1 포토다이오드 영역과 제3 포토다이오드 영역이 상기 방향을 따라 딥 트렌치에 의해 제2 포토다이오드 영역과 이격되도록 제2 포토다이오드 영역 주위 전체에 딥 트렌치를 형성하는 단계를 더 포함한다. 딥 트렌치는 제2 포토다이오드 영역의 전체 높이를 통해 실질적으로 연장된다. 일부 경우에, 방법은 딥 트렌치 위에 라이너를 등각으로 성막하는 단계와, 라이너를 등각으로 성막한 후에, 딥 트렌치 위에 유전체 재료를 성막하는 단계를 더 포함한다.
이상은 당업자가 상세한 설명을 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다. 예를 들어, 비트 라인 전도체와 워드 라인 전도체의 두께를 다르게 구현하면 전도체의 저항을 다르게 구현할 수 있다. 그러나, 금속 전도체의 저항을 변화시키는 다른 기술도 활용할 수 있다.
[부기]
1. 이미지 센서에 있어서,
일정한 방향을 따라 제2 포토다이오드와 제3 포토다이오드 사이에 배치된 제1 포토다이오드;
상기 제1 포토다이오드와 상기 제2 포토다이오드 사이에 배치된 제1 딥 트렌치 격리(DTI, deep trench isolation) 피처; 및
상기 제1 포토다이오드와 상기 제3 포토다이오드 사이에 배치된 제2 DTI 피처를 포함하고,
상기 제1 DTI 피처의 깊이는 상기 제2 DTI 피처의 깊이보다 크며,
상기 제2 포토다이오드의 양자 효율은 상기 제1 포토다이오드의 양자 효율보다 작은, 이미지 센서.
2. 제1항에 있어서, 상기 제3 포토다이오드의 양자 효율은 상기 제1 포토다이오드의 양자 효율과 실질적으로 동일한, 이미지 센서.
3. 제1항에 있어서,
상기 제1 포토다이오드는 상기 방향을 따라 제1 폭을 갖고,
상기 제2 포토다이오드는 상기 방향을 따라 제2 폭을 갖고,
상기 제1 폭은 상기 제2 폭보다 큰, 이미지 센서.
4. 제1항에 있어서,
상기 제1 포토다이오드, 상기 제2 포토다이오드, 및 상기 제3 포토다이오드 위에 배치된 패시베이션층; 및
상기 패시베이션층에 매립되고 상기 제1 포토다이오드, 상기 제2 포토다이오드, 및 상기 제3 포토다이오드 위에 걸쳐 있는 금속 격자를 더 포함하는, 이미지 센서.
5. 제4항에 있어서,
상기 패시베이션층에 매립되고 상기 금속 격자와 상기 제2 포토다이오드 사이에 배치된 금속막을 더 포함하는, 이미지 센서.
6. 제1항에 있어서,
상기 제1 포토다이오드, 상기 제2 포토다이오드, 및 상기 제3 포토다이오드 아래에 배치된 제1 유전체층; 및
상기 제1 유전체층에 매립된 제1 금속 구조물을 더 포함하고,
상기 제1 금속 구조물은 수직 방향을 따라 상기 제1 DTI 피처와 실질적으로 정렬되는, 이미지 센서.
7. 제6항에 있어서, 상기 제1 금속 구조물은 링 형상을 갖고 상기 제2 포토다이오드 바로 아래에서 상기 제1 유전체층의 일부 주위 전체에 걸쳐 연장되는, 이미지 센서.
8. 제6항에 있어서,
상기 제1 유전체층 아래에 배치된 제2 유전체층; 및
상기 제2 유전체층에 매립되고 상기 제2 포토다이오드 바로 위에 배치된 제2 금속 구조물을 더 포함하고,
상기 제1 금속 구조물은 상기 제2 금속 구조물과 직접 접촉하는, 이미지 센서.
9. 제6항에 있어서, 상기 제1 금속 구조물은 금속 포스트의 어레이를 포함하는, 이미지 센서.
10. 이미지 센서에 있어서,
제1 포토다이오드;
일정한 방향을 따라 상기 제1 포토다이오드에 인접한 제2 포토다이오드;
상기 제1 포토다이오드 및 상기 제2 포토다이오드 위에 배치된 제1 패시베이션층;
상기 제1 패시베이션층 위에 배치된 금속 격자; 및
상기 제1 패시베이션층에 매립된 금속막을 포함하고, 상기 금속막은 상기 제1 포토다이오드 바로 위에 배치되지만 상기 제2 포토다이오드 위에서는 연장되지 않고,
상기 제1 포토다이오드의 양자 효율은 상기 제2 포토다이오드의 양자 효율과는 상이한, 이미지 센서.
11. 제10항에 있어서, 상기 제1 포토다이오드의 양자 효율은 상기 제2 포토다이오드의 양자 효율보다 작은, 이미지 센서.
12. 제10항에 있어서,
상기 제1 포토다이오드는 상기 방향을 따라 제1 폭을 갖고,
상기 제2 포토다이오드는 상기 방향을 따라 제2 폭을 갖고,
상기 제1 폭은 상기 제2 폭보다 작은, 이미지 센서.
13. 제10항에 있어서,
상기 제1 포토다이오드 주위의 제1 딥 트렌치 격리(DTI) 피처; 및
상기 제2 포토다이오드의 측벽을 따르는 제2 DTI 피처를 더 포함하고,
상기 제1 DTI 피처의 깊이는 상기 제2 DTI 피처의 깊이보다 큰, 이미지 센서.
14. 제10항에 있어서, 상기 금속막은 주석, 알루미늄 구리, 또는 텅스텐을 포함하는, 이미지 센서.
15. 제10항에 있어서,
상기 제1 패시베이션층과 상기 금속 격자 위에 배치된 제2 패시베이션층;
상기 제2 패시베이션층에 매립되고 상기 제1 포토다이오드 바로 위에 배치된 제1 컬러 필터 엘리먼트; 및
상기 제2 패시베이션층에 매립되고 상기 제2 포토다이오드 바로 위에 배치된 제2 컬러 필터 엘리먼트를 더 포함하고,
상기 제1 컬러 필터 엘리먼트와 상기 제2 컬러 필터 엘리먼트는 상기 제2 패시베이션층의 일부에 의해 이격되는, 이미지 센서.
16. 제15항에 있어서,
상기 제1 패시베이션층은 일정한 두께를 포함하고,
상기 두께는 약 100 Å과 약 1000 Å 사이인, 이미지 센서.
17. 방법에 있어서,
기판을 수용하는 단계로서, 상기 기판은:
일정한 방향을 따라 제2 포토다이오드 영역과 제3 포토다이오드 영역 사이에 배치된 제1 포토다이오드 영역;
상기 제1 포토다이오드 영역 위에 배치된 제1 트랜지스터;
상기 제2 포토다이오드 영역 위에 배치된 제2 트랜지스터;
상기 제3 포토다이오드 영역 위에 배치된 제3 트랜지스터; 및
상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터 위에 있는 제1 유전체층을 포함하는, 상기 기판 수용 단계;
링형상의 트렌치가 상기 제2 트랜지스터 주위 전체에 걸쳐 연장되도록 상기 제1 유전체층에 상기 링형상의 트렌치를 형성하는 단계; 및
상기 링형상의 트렌치에 제1 금속 충전층을 성막하여 제1 금속 구조물을 형성하는 단계를 포함하고,
상기 제1 금속 구조물의 제1 부분은 상기 제1 포토다이오드 영역과 상기 제2 포토다이오드 영역 사이의 계면과 수직으로 정렬되고, 상기 제1 금속 구조물의 제2 부분은 상기 제2 포토다이오드 영역과 상기 제3 포토다이오드 영역 사이의 계면과 수직으로 정렬되는, 방법.
18. 제17항에 있어서,
상기 제1 유전체층과 상기 제1 금속 구조물 위에 제2 유전체층을 성막하는 단계;
개구부가 상기 제2 포토다이오드 영역의 수직 투영 영역과 실질적으로 정렬되도록 상기 제2 유전체층에 상기 개구부를 형성하는 단계; 및
상기 개구부에 제2 금속 충전층을 성막하여 제2 금속 피처를 형성하는 단계를 더 포함하는, 방법.
19. 제17항에 있어서,
상기 기판을 위로 뒤집는 단계; 및
상기 제1 포토다이오드 영역과 상기 제3 포토다이오드 영역이 상기 방향을 따라 딥 트렌치에 의해 상기 제2 포토다이오드 영역과 이격되도록 상기 제2 포토다이오드 영역 주위 전체에 상기 딥 트렌치를 형성하는 단계를 더 포함하고,
상기 딥 트렌치는 상기 제2 포토다이오드 영역의 전체 높이를 통해 실질적으로 연장되는, 방법.
20. 제19항에 있어서,
상기 딥 트렌치 위에 라이너를 등각으로 성막하는 단계; 및
상기 라이너를 등각으로 성막한 후에, 상기 딥 트렌치 위에 유전체 재료를 성막하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 이미지 센서에 있어서,
    일정한 방향을 따라 제2 포토다이오드와 제3 포토다이오드 사이에 배치된 제1 포토다이오드;
    상기 제1 포토다이오드와 상기 제2 포토다이오드 사이에 배치된 제1 딥 트렌치 격리(DTI, deep trench isolation) 피처; 및
    상기 제1 포토다이오드와 상기 제3 포토다이오드 사이에 배치된 제2 DTI 피처
    를 포함하고,
    상기 제1 DTI 피처의 깊이는 상기 제2 DTI 피처의 깊이보다 크며,
    상기 제2 포토다이오드의 양자 효율은 상기 제1 포토다이오드의 양자 효율보다 작은, 이미지 센서.
  2. 제1항에 있어서, 상기 제3 포토다이오드의 양자 효율은 상기 제1 포토다이오드의 양자 효율과 동일한, 이미지 센서.
  3. 제1항에 있어서,
    상기 제1 포토다이오드는 상기 방향을 따라 제1 폭을 갖고,
    상기 제2 포토다이오드는 상기 방향을 따라 제2 폭을 갖고,
    상기 제1 폭은 상기 제2 폭보다 큰, 이미지 센서.
  4. 제1항에 있어서,
    상기 제1 포토다이오드, 상기 제2 포토다이오드, 및 상기 제3 포토다이오드 위에 배치된 패시베이션층; 및
    상기 패시베이션층에 매립되고 상기 제1 포토다이오드, 상기 제2 포토다이오드, 및 상기 제3 포토다이오드 위에 걸쳐 있는 금속 격자를 더 포함하는, 이미지 센서.
  5. 제4항에 있어서,
    상기 패시베이션층에 매립되고 상기 금속 격자와 상기 제2 포토다이오드 사이에 배치된 금속막을 더 포함하는, 이미지 센서.
  6. 제1항에 있어서,
    상기 제1 포토다이오드, 상기 제2 포토다이오드, 및 상기 제3 포토다이오드 아래에 배치된 제1 유전체층; 및
    상기 제1 유전체층에 매립된 제1 금속 구조물을 더 포함하고,
    상기 제1 금속 구조물은 수직 방향을 따라 상기 제1 DTI 피처와 정렬되는, 이미지 센서.
  7. 제6항에 있어서, 상기 제1 금속 구조물은 링 형상을 갖고 상기 제2 포토다이오드 바로 아래에서 상기 제1 유전체층의 일부 주위 전체에 걸쳐 연장되는, 이미지 센서.
  8. 제6항에 있어서,
    상기 제1 유전체층 아래에 배치된 제2 유전체층; 및
    상기 제2 유전체층에 매립되고 상기 제2 포토다이오드 바로 위에 배치된 제2 금속 구조물을 더 포함하고,
    상기 제1 금속 구조물은 상기 제2 금속 구조물과 직접 접촉하는, 이미지 센서.
  9. 이미지 센서에 있어서,
    제1 포토다이오드;
    일정한 방향을 따라 상기 제1 포토다이오드에 인접한 제2 포토다이오드;
    상기 제1 포토다이오드 및 상기 제2 포토다이오드 위에 배치된 제1 패시베이션층;
    상기 제1 패시베이션층 위에 배치된 금속 격자; 및
    상기 제1 패시베이션층에 매립된 금속막
    을 포함하고, 상기 금속막은 상기 제1 포토다이오드 바로 위에 배치되지만 상기 제2 포토다이오드 위에서는 연장되지 않고,
    상기 제1 포토다이오드의 양자 효율은 상기 제2 포토다이오드의 양자 효율과는 상이한, 이미지 센서.
  10. 방법에 있어서,
    기판을 수용하는 단계로서, 상기 기판은:
    일정한 방향을 따라 제2 포토다이오드 영역과 제3 포토다이오드 영역 사이에 배치된 제1 포토다이오드 영역;
    상기 제1 포토다이오드 영역 위에 배치된 제1 트랜지스터;
    상기 제2 포토다이오드 영역 위에 배치된 제2 트랜지스터;
    상기 제3 포토다이오드 영역 위에 배치된 제3 트랜지스터; 및
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터 위에 있는 제1 유전체층을 포함하는, 상기 기판 수용 단계;
    링형상의 트렌치가 상기 제2 트랜지스터 주위 전체에 걸쳐 연장되도록 상기 제1 유전체층에 상기 링형상의 트렌치를 형성하는 단계; 및
    상기 링형상의 트렌치에 제1 금속 충전층을 성막하여 제1 금속 구조물을 형성하는 단계
    를 포함하고, 상기 제1 금속 구조물의 제1 부분은 상기 제1 포토다이오드 영역과 상기 제2 포토다이오드 영역 사이의 계면과 수직으로 정렬되고, 상기 제1 금속 구조물의 제2 부분은 상기 제2 포토다이오드 영역과 상기 제3 포토다이오드 영역 사이의 계면과 수직으로 정렬되는, 방법.
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