KR20190062128A - 패드 구조물을 갖는 이미지 센서 - Google Patents
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Abstract
본 발명은 프론트-엔드-오브-라인 공정 동안에 형성된 패드 구조물을 갖는 이미지 센서에 관한 것이다. 패드 구조물은 후면 딥 트렌치 격리 구조물 및 금속 그리드 구조물을 형성하기 전에 형성될 수 있다. 개구부는 내장된 패드 구조물을 노출시키고 전기적 접속을 형성하기 위해 이미지 센서 디바이스의 후면 상에 형성된다.
Description
관련 출원의 교차 참조
본 출원은 2017년 11월 28일자로 출원되었으며, 그 전체가 본원에 참조에 의해 통합된, 발명의 명칭 "Metal Insulator Metal Capacitor Structure Having High Capacitance"의 미국 가특허 출원 제62/591,507호에 이익을 주장한다.
반도체 이미지 센서는 광과 같은 복사선을 감지하는데 사용된다. 상보성 금속-산화물-반도체(complementary metal-oxide-semiconductor; CMOS) 이미지 센서(CMOS image sensor; CIS) 및 전하 결합 소자(charge-coupled device; CCD) 센서는 디지털 스틸 카메라 및 휴대 전화 카메라 응용물과 같은 다양한 응용물에 사용된다. 이들 디바이스는 픽셀을 향하여 투영되는 복사선을 흡수(예를 들어, 감지)하고 감지된 복사선을 전기 신호로 변환하기 위해 기판 내의 픽셀(포토 다이오드, 광 검출기 및/또는 트랜지스터를 포함할 수 있음)의 어레이를 이용한다. 이미지 센서의 일례는 기판의 후면으로부터 광을 검출하는 후면 조사형(back side illuminated; BSI) 이미지 센서 디바이스이다.
본 개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 통상 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 예시 및 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1 내지 도 4는 일부 실시예에 따른, 후면 제조 공정 동안에 형성된 패드 구조물을 갖는 예시적인 이미지 센서 디바이스의 단면도이다.
도 5 내지 도 8는 일부 실시예에 따른, 프론트-엔드-오브-라인(front-end-of-line; FEOL) 공정 동안에 형성된 패드 구조물을 갖는 예시적인 이미지 센서 디바이스의 단면도이다.
도 9는 일부 실시예에 따른, FEOL 공정 동안에 형성된 패드 구조물을 갖는 이미지 센서 디바이스를 형성하기 위한 예시적인 방법의 흐름도이다.
도 1 내지 도 4는 일부 실시예에 따른, 후면 제조 공정 동안에 형성된 패드 구조물을 갖는 예시적인 이미지 센서 디바이스의 단면도이다.
도 5 내지 도 8는 일부 실시예에 따른, 프론트-엔드-오브-라인(front-end-of-line; FEOL) 공정 동안에 형성된 패드 구조물을 갖는 예시적인 이미지 센서 디바이스의 단면도이다.
도 9는 일부 실시예에 따른, FEOL 공정 동안에 형성된 패드 구조물을 갖는 이미지 센서 디바이스를 형성하기 위한 예시적인 방법의 흐름도이다.
아래의 발명개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 배치되는 실시예도 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 본 명세서에서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용 또는 동작 중에 있는 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다.
본 명세서에 사용된 "공칭"이라는 용어는 제품 또는 공정의 설계 단계 중에 설정된 컴포넌트 또는 공정 동작에 대한 특성 또는 파라미터의 원하는, 또는 목표하는 값과 함께, 원하는 값의 위 및/또는 아래의 값의 범위를 말한다. 값의 범위는 제조 공정에서의 약간의 변동 또는 오차범위에 의한 것일 수 있다.
본원에 사용된 "실질적으로"라는 용어는 주어진 양의 값이 그 값의 ±5%만큼 변한다는 것을 나타낸다.
여기서 사용되는 "약"이라는 용어는 본 반도체 디바이스와 관련된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, "약"이라는 용어는 예를 들어 그 값의 10 내지 30 %(예를 들어, 그 값의 ± 10 %, ± 20 % 또는 ± 30 %) 내에서 변하는 주어진 양의 값을 나타낼 수 있다.
후면 조사형(back side illuminated; BSI) 이미지 센서 디바이스는 광 감지 픽셀 또는 광 검출기가 형성된 실리콘 기판 또는 반도체 재료 층을 가진다. BSI 이미지 센서는 상호접속 구조물 위에 놓인 반도체 기판 내에 배열된 광 검출기의 어레이를 포함한다. 광 검출기는 반도체 기판으로 연장되고 반도체 기판의 상면으로부터 복사선을 수광하도록 구성된다. 후면 딥 트렌치 격리(back side deep trench isolation; BDTI) 구조물은 반도체 구조물의 상면 상에 배열되어 반도체 기판으로 연장된다. BDTI 구조물은 광 감지 광 검출기들 사이에 측면 방향으로 배열되어 이웃하는 광 검출기들 사이에 광학적 격리를 제공하는 각각의 그리드 패턴을 정의한다. 금속 그리드 구조물 또는 복합 금속 그리드(composite metal grid; CMG) 구조물은 BSI 이미지 센서 디바이스의 후면 상에 형성된다.
컬러 필터링 재료가 인접한 CMG 구조물들 사이를 충전하여 컬러 필터를 형성한다. 컬러 필터링 재료는, 원하는 파장을 갖는 광은 필터링 재료를 통과하는 반면, 다른 파장을 갖는 광은 컬러 필터링 재료에 의해 흡수되도록 선택될 수 있다. 예를 들어, 필터링되지 않은 자연 광을 수광하는 녹색 광 필터링 재료는 광의 녹색 광 부분(약 495 nm 내지 약 570 nm의 파장)이 필터를 통과하게 하면서, 광의 나머지 부분을 흡수한다. 컬러 필터는 대응하는 광 검출기에 필터링된 광을 제공하기 위해 각각의 광 검출기에 정렬된다.
매립형 컬러 필터 어레이(buried color filter array; BCFA)는 그리드 구조물 내의 컬러 필터링 재료의 배열이다. BFCA는 BSI 이미지 센서 디바이스의 광 경로를 감소시킬 수 있다. BSI 이미지 센서 제조의 BFCA 공정에서, 웨이퍼 디바이스 전역에 걸친(across-wafer device) 균일성 및 평탄화 균일성은 달성하기가 어려울 수 있는 중요한 품질 요소이다. BFCA 공정 동안, BSI 이미지 센서 디바이스의 후방 표면 상에 형성된 내장된 디바이스를 갖는 개구부는 평탄화 이전에 유전체 재료로 충전될 수 있다. 그러나, 유전체 재료 및 인접한 구조물의 평탄화는 어려울 수 있고, 디바이스 내의 결함을 초래할 수 있다.
개구부 및 내장된 구조물의 예시는 반도체 구조물의 주변 개구부 내에 배열되고 광 검출기에 측면 방향으로 인접한 패드 구조물일 수 있다. 상호접속 구조물은 반도체 기판 아래에 배열되고, 패드 구조물은 상호접속 구조물에 전기적으로 결합되도록 주변 개구부의 하부 표면을 통해 돌출된다. 패드 구조물은 데이터 또는 제어 신호와 같은 신호를 전송 및 수신하기 위해 이미지 센서 디바이스를 외부 회로에 전기적으로 접속시키는데 사용된다. 패드 구조물은 와이어 접합 또는 다른 전기 상호접속 방법을 통해 외부 회로에 전기적으로 접속될 수 있다. 주변 개구부 및 내장된 패드 구조물은 광 검출기 이후 및 평탄화 공정 이전에 형성된다. 유전체 필러 층은 평탄화 공정 이전에 주변 개구부를 충전하기 위해 성막된다. 그러나, 유전체 필러 층 및 인접 구조물의 평탄화는 어려울 수 있으며, 특히 웨이퍼의 에지에 근접한 BSI 이미지 센서 디바이스에 대한 디바이스 결함을 초래할 수 있다.
본 발명개시에 따른 다양한 실시예는 프론트-엔드-오브-라인(front-end-of-line; FEOL) 공정 동안에 이미지 센서 디바이스(예를 들어, BSI 이미지 센서 디바이스) 내에 패드 구조물을 형성하는 것을 기술한다. 주변 개구부가 광 검출기 기판 내에 형성되고 전도성 재료가 주변 개구부에 성막된다. 광 검출기 기판은 캐리어 웨이퍼 및 다른 디바이스 구조물(예를 들어, BDTI 구조물)과 접합되고, CMG 구조물이 후속하여 형성된다. 내장된 패드 구조물을 노출시키고 전기적 접속을 형성하기 위해 개구부가 BSI 이미지 센서 디바이스의 후면 상에 형성된다. FEOL 공정 동안에 패드 구조물을 형성하는 단계는, 다른 것들 중에서도, (i) 패드 형성에 필요한 마스크의 총 갯수를 감소시키는 단계; (ii) 평탄화 이전에 유전체 충전 공정에 대한 필요성을 제거하는 단계; 및 (iii) CMG 형성 이전에 균일한 평탄화된 웨이퍼 표면을 제공하여 웨이퍼 전역에 걸친 균일성을 초래하는 단계를 포함한다.
FEOL 공정(도 5 내지 도 9와 관련하여 이하 설명됨) 동안 패드 구조물을 형성하는 단계와 관련된 실시예를 설명하기 전에, 후면 제조 공정 동안에 형성된 패드 구조물을 갖는 예시적인 이미지 센서 디바이스가 도 1 내지 도 4에서 논의된다.
도 1은 본 발명의 일부 실시예에 따른, 반도체 층 내에 광 검출기가 형성된 후의 부분적으로 제조된 이미지 센서 디바이스(100)의 단면도이다. 이미지 센서 디바이스(100)는 반도체 이미지 센서 디바이스이다. 부분적으로 제조된 이미지 센서 디바이스(100)는 기판(102) 및 반도체 층(104)을 포함한다. 부분적으로 제조된 이미지 센서 디바이스(100)는 또한 광 검출기(106A-106C)가 형성된 픽셀 영역(115) 및 쉘로우 트렌치 격리(shallow trench isolation; STI) 구조물(108)이 형성된 패드 영역(117)을 포함한다.
기판(102)은 예를 들어 붕소와 같은 p형 도펀트로 도핑된 실리콘 재료와 같은 p형 기판일 수 있다. 일부 실시예에 있어서, 기판(102)은 예를 들어 인 또는 비소와 같은 n형 도펀트로 도핑된 실리콘 재료와 같은 n형 기판일 수 있다. 일부 실시예에 있어서, 기판(102)은 게르마늄, 다이아몬드, 화합물 반도체, 합금 반도체, 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 구조물, 임의의 다른 적합한 재료 및/또는 이들의 조합을 포함할 수 있다. 기판(102)은 약 100 ㎛ 내지 약 3000 ㎛ 범위 내의 초기 두께를 가질 수 있다.
반도체 층(104)은 기판(102) 상에 형성되고, 예를 들어 실리콘, 게르마늄, 화합물 반도체, 합금 반도체, 임의의 다른 적합한 반도체 재료 및/또는 이들의 조합과 같은 반도체 재료를 포함한다. 일부 실시예에 있어서, 반도체 층(104)은 성능 향상을 위해 변형된 에피택셜 재료일 수 있다. 반도체 층(104)은 후방 표면(103) 및 전방 표면(105)을 포함한다. 일부 실시예에 있어서, 반도체 층(104)은 2 ㎛보다 큰 두께를 가진다. 일부 실시예에 있어서, 반도체 층(104)은 5 ㎛보다 큰 두께를 가진다.
복사선 감지 영역 - 예를 들어, 광 검출기(106A-106C) - 는 픽셀 영역(115)으로 지정된 반도체 층(104)의 일부분 내에 형성된다. 광 검출기(106A-106C)는 입사 광파(incident light wave)와 같은 복사선(또는 복사파)을 감지하도록 구성된다. 광 검출기(106A-106C) 각각은 포토다이오드 구조물을 포함한다. 일부 실시예에 있어서, 광 검출기(106A-106C) 각각은 핀드(pinned) 층 포토다이오드, 포토게이트, 리셋 트랜지스터, 소스 팔로워 트랜지스터, 전송 트랜지스터, 임의의 다른 적합한 구조물 및/또는 이들의 조합을 포함할 수 있다. 광 검출기(106A-106C)는 또한 "복사선 검출 장치"또는 "광 센서"로 지칭될 수 있다. 간략함을 위해, 3개의 광 검출기(106A-106C)가 도 1에 예시되어 있다; 그러나 임의의 갯수의 광 검출기가 반도체 층(104) 내에 구현될 수 있다. 일부 실시예에 있어서, 광 검출기(106A-106C)는 전방 표면(105)으로부터 반도체 층(104)에 대해 주입 공정을 수행함으로써 형성된다. 주입 공정은 붕소와 같은 p형 도펀트로 반도체 층(104)을 도핑하는 단계를 포함할 수 있다. 일부 실시예에 있어서, 주입 공정은 인 또는 비소와 같은 n형 도펀트로 반도체 층(104)을 도핑하는 단계를 포함할 수 있다. 일부 실시예에 있어서, 광 검출기(106A-106C)는 또한 확산 공정에 의해 형성될 수 있다.
STI 구조물(108)은 패드 영역(117)으로 지정된 반도체 층(104)의 일부분 내에 형성된다. 패드 영역(117)은 광 검출기(106A-106C)에 인접한 주변 영역이며 후속 패드 구조물 형성을 위해 사용된다. 트렌치는 패터닝 및 에칭 공정에 의해 반도체 층(104) 내에 형성되고, STI 구조물(108)은 트렌치를 충전하기 위해 성막된다. STI 구조물(108)은 후속 패드 구조물 형성을 위한 격리 구조물 또는 에칭 정지 층으로서 사용될 수 있다. STI 구조물(108)은 예를 들어 실리콘 산화물, 스핀-온-글라스, 실리콘 질화물, 실리콘 산질화물, 불소-도핑된 실리케이트 글라스(fluorine-doped silicate glass; FSG), 로우-k 유전체 재료, 다른 적합한 절연 재료 및/또는 이들의 조합을 포함할 수 있다. STI 구조물(108)은 화학 기계적 연마(chemical-mechanical polishing; CMP) 및 에치-백 공정이 후속되는 STI 재료의 블랭킷 성막 공정에 의해 형성될 수 있다. STI 구조물(108)에 대한 다른 제조 기술이 가능하다.
도 2는 본 발명개시의 일부 실시예에 따른, 상호접속 구조물이 형성된 후의 부분적으로 제조된 이미지 센서 디바이스(100)의 단면도이다. 도 1의 부분적으로 제조된 이미지 센서 디바이스가 뒤집혀져 반도체 층(104)이 전방 표면(105)에서 캐리어 웨이퍼(201)에 접합된다. 일부 실시예에 있어서, 캐리어 웨이퍼(201)는 예를 들어, 융합 접합, 하이브리드 접합, 양극 접합, 직접 접합, 임의의 다른 적합한 접합 공정 및/또는 이들의 조합과 같은 적합한 접합 방법에 의해 반도체 층(104)에 접합된다. 캐리어 웨이퍼(201)는 층간 유전체(202), 전도성 비아(204), 전도성 라인(206), 버퍼 층(208) 및 캐리어 기판(210)을 포함할 수 있다.
층간 유전체(202)는 반도체 층(104)의 전방 표면(105) 상에(예를 들어, 아래에) 배치된다. 이미지 센서 디바이스(100)의 다양한 도핑 피처, 회로 및 입력/출력 사이에 상호접속부(예를 들어, 배선)를 제공하는 전도성 층 및 구조물이 층간 유전체(202) 내에 내장된다. 전도성 층 및 구조물은 콘택, 비아 및/또는 금속 라인을 포함하는 다층 상호접속(multilayer interconnect; MLI) 구조물의 일부일 수 있다. 도 2에 도시된 바와 같이, 전도성 비아(204) 및 전도성 라인(206)은 층간 유전체(202)에 내장된다. 전도성 비아(204) 및 전도성 라인(206)은 예로서 제공되고; MLI 구조물의 위치 및 구성이 설계 필요에 따라 달라질 수 있는 다른 전도성 구조물이 포함될 수 있다. 전도성 비아(204) 및 전도성 라인(206)은 예를 들어 구리, 알루미늄, 텅스텐, 도핑된 폴리실리콘, 다른 적합한 전도성 재료 및/또는 이들의 조합과 같은 전도성 재료로 형성될 수 있다. MLI 구조물은 광 검출기(106A-106C)에 전기적으로 결합될 수 있다. 수신된 광을 감지하고 처리하기 위해 사용되는 다른 회로 및 디바이스가 또한 층간 유전체(202)에 내장될 수 있으며 간략함을 위해 도 2에 도시되지 않는다. MLI 구조물은 접합 공정 이후에 STI 구조물(108)과 정렬되고 STI 구조물(108)과 접촉하는 전도성 층을 포함한다.
버퍼층(208)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 다른 적합한 유전체 재료 및/또는 이들의 조합과 같은 유전체 재료를 사용하여 형성될 수 있다. 버퍼층(208)은 예를 들어 화학적 기상 증착(hemical vapor deposition; CVD), 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 원자 층 증착(atomic layer deposition; ALD), 물리 기상 증착(physical vapor deposition; PVD), 임의의 다른 적합한 공정 , 및/또는 이들의 조합과 같은 적합한 성막 방법에 의해 형성될 수 있다. 버퍼 층(208)은 평탄화 공정(예를 들어, 화학 기계적 연마 공정)에 의해 매끄러운 표면을 형성하도록 평탄화될 수 있다. 일부 실시예에 있어서, 버퍼층(208)은 기판(102)과 캐리어 기판(210) 사이에 전기적 격리를 제공한다.
캐리어 기판(210)은 부분적으로 제조된 이미지 센서 디바이스에 기계적 지지를 제공하여 후방 표면(103)상의 공정이 수행될 수 있게 한다. 일부 실시예에 있어서, 캐리어 기판(210)은 기판(102)과 유사한 재료를 사용하여 형성될 수 있다. 예를 들어, 캐리어 기판(210)은 실리콘 재료를 포함한다. 일부 실시예에 있어서, 캐리어 기판(210)은 글라스 기판을 포함한다. 일부 실시예에 있어서, 층간 유전체(202)는 반도체 층(104) 상에 형성되고, 캐리어 기판(210)은 버퍼층(208)을 통해 층간 유전체(202) 상에 접합된다.
도 3은 본 발명개시의 일부 실시예에 따른, BDTI 구조물 및 콘택 패드가 반도체 층 내에 형성된 후의 부분적으로 제조된 이미지 센서 디바이스(100)의 단면도이다. 부분적으로 제조된 이미지 센서 디바이스(100)는 패터닝된 반도체 층(304), BDTI 구조물(306A-306D), 패드 구조물(308) 및 유전체 필(fill)(310)을 포함한다.
기판(102)은 제거되고 반도체 층(104)은 광 검출기들 사이에 트렌치를 형성하기 전에 박막화될 수 있다. 예를 들어, 평탄화 공정(예를 들어, 화학 기계적 연마), 습식 에칭 방법, 건식 에칭 방법, 임의의 다른 적합한 방법, 및/또는 이들의 조합과 같은 기판(102)을 제거하기 위한 임의의 적합한 방법이 사용될 수 있다. 패터닝된 반도체 층(304)은 반도체 층(104)이 박막화 및 패터닝된 후에 형성된다. 일부 실시예에 있어서, 트랜치는 반도체 층(104)이 박막화되지 않고 반도체 층(104) 내에 형성된다. 일부 실시예에 있어서, 트렌치는 예를 들어 6보다 큰 종횡비를 갖는 트렌치와 같은 고 종횡비의 트렌치일 수 있다. 트렌치를 형성하기 위한 에칭 공정은 트렌치의 공칭 깊이에 도달할 때까지 에칭 공정이 계속되는 타임드(timed) 에칭 공정일 수 있다.
격리 재료(306)는 평탄화 공정이 후속되는 블랭킷 성막에 의해 패터닝된 반도체 층(304)의 노출된 표면 위에 성막된다. 격리 재료(306)는 트렌치를 충전하고 BDTI 구조물(306A-306D)를 형성한다. 각 BDTI 구조물은 광 검출기 사이에 형성된다; 예를 들어, BDTI 구조물(306B)은 광 검출기(106A 및 106B) 사이에 형성된다. 격리 재료(306)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 임의의 다른 적합한 유전체 재료 및/또는 이들의 조합과 같은 임의의 적합한 유전체 재료를 사용하여 형성될 수 있다. 일부 실시예에 있어서, 라이너 층(도시되지 않음)이 격리 재료(306)와 패터닝된 반도체 층(304) 사이에 형성된다. 라이너 층은 예를 들어 하프늄 산화물(HfO2), 탄탈륨 펜톡사이드(Ta2O5), 지르코늄 이산화물(ZrO2), 알루미늄 산화물(Al2O3), 다른 하이-k 유전체 재료 및/또는 이들의 조합과 같은 하이-k 유전체 재료를 사용하여 형성될 수 있다. 격리 재료(306)는 예를 들어 원자 층 증착(ALD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD), 금속 유기 CVD(metal organic CVD; MOCVD), 원격 플라즈마 CVD(remote plasma CVD; RPCVD), 플라즈마 강화 CVD(PECVD), 도금, 다른 적합한 방법 및/또는 이들의 조합을 포함할 수 있다. 격리 재료가 증착된 후에, 예를 들어 화학 기계적 연마 공정과 같은 평탄화 공정이 평탄한 상부 표면을 형성하도록 성막된 격리 재료(306)에 대해 수행된다. 일부 실시예에 있어서, BDTI 구조물(306A-306D)은 광 검출기들 사이의[예를 들어, 인접한 광 검출기들(106A 및 106B) 사이 및 인접한 광 검출기들(106B 및 106C) 사이의] 크로스토크(crosstalk)를 방지할 수 있다.
격리 재료(306)가 성막되고 BDTI 구조물(301A-306D)이 형성된 후에, 패드 구조물(308)이 패드 영역(117) 내에 형성되어 층간 유전체(202) 내에 형성된 MLI 구조물에 전기적으로 접속된다. 패드 구조물(308)은 패터닝된 반도체 층(304) 내의 주변 개구부를 개방하고, STI 구조물(108)를 노출시키고, STI 구조물(108) 내에 개구부를 형성하고, 전도성 재료를 성막 및 에칭함으로써 형성된다.
도 4는 본 발명개시의 일부 실시예에 따른, 패터닝된 반도체 층의 상단 표면 상에 CMG 구조물 및 플러그 구조물이 형성된 후의 부분적으로 제조된 이미지 센서 디바이스(100)의 단면도이다. 도 4에 도시된 바와 같이, 패드 구조물(308)은 STI 구조물(108)의 상단 표면 위에 형성되는 베이스 부분을 포함하고, 또한 STI 구조물(108)의 하단 표면을 통해 돌출하는 돌출 부분을 포함하여 MLI 구조물의 전도성 라인(206)에 전기적으로 접속된다. 패드 구조물(308)는 예를 들어 구리, 알루미늄, 텅스텐, 은, 임의의 다른 적합한 전도성 재료 및/또는 이들의 조합과 같은 전도성 재료를 사용하여 형성될 수 있다.
유전체 필(310)은 패드 구조물(308)을 덮고 후속하여 주변 개구부를 충전하기 위해 형성된다. 유전체 필(310)은 후속 공정 단계 동안에 패드 구조물(308)을 보호하기 위해 사용되며, 유전체 충진물(310)의 상단 표면이 패터닝된 반도체 층(304)의 상단 표면과 동일 평면 상에 있도록 평탄화 공정이 후속되는 블랭킷 성막에 의해 성막될 수 있다. 평탄화 공정 및 패터닝된 반도체 층(304)은 평탄화 공정의 상이한 재료 선택성 때문에 어려울 수 있다. 유전체 필(310)의 오목한 상단 표면을 초래하는 "디싱 효과(dishing effect)"가 발생할 수 있다. 오목한 상단 표면은 BSI 이미지 센서 디바이스 내에, 특히 제조 공정 도중에 웨이퍼 에지에 근접한 BSI 이미지 센서 디바이스에 대해 결함을 초래할 수 있다 .
CMG 구조물(404)과 같은 금속 그리드 구조물은 BDTI 구조물(306A-306D) 및 격리 재료(306) 위에 형성된다. CMG 구조물(404)의 각 금속 그리드 구조물은 광 검출기들 사이에 -광 검출기들(106A 및 106B) 사이 및 광 검출기들(106B 및 106C) 사이에 - 형성된다. 일부 실시예에 있어서, CMG 구조물(404)은 제 1 부분(405) 및 제 2 부분(406)을 포함한다. 제 1 부분(405)은 예를 들어 티타늄, 텅스텐, 알루미늄, 구리 또는 광을 반사시킬 수 있는 반사율 특성을 가지는 임의의 다른 적합한 재료와 같은 금속 재료를 사용하여 형성될 수 있다. 일부 실시예에 있어서, 제 2 부분(406)은 예를 들어 실리콘 산화물, 스핀-온-글라스, 실리콘 질화물, 실리콘 산질화물, 불소-도핑된 실리케이트 글라스(FSG), 로우-k 유전체 재료, 다른 적합한 절연 재료 및/또는 이들의 조합을 포함한다. CMG 구조물(404)은 상기 구조물 및 재료에 제한되지 않으며, 2개 이상의 부분들을 가질 수 있고 2가지 유형 이상의 재료들을 포함할 수 있다. 예를 들어, CMG 구조물에 대한 공칭 높이를 달성하기 위해 제 2 부분(406) 상에 추가 부분이 형성될 수 있다. CMG 구조물(404)은, 재료가 광을 흡수하는 재료와는 대조적으로 실질적으로 대응하는 광다이오드를 향하여 경로를 따라 광을 반사할 수 있거나 광이 재료를 통과하게 할 수 있도록, 비교적 높은 반사율 특성을 갖는 재료를 포함할 수 있다. 일부 실시예에 있어서, CMG 구조물(404)은 예를 들어 스퍼터링 공정, 도금 공정, 기화 공정, 다른 성막 및/또는 에칭 공정 및/또는 이들의 조합과 같은 임의의 적합한 공정을 사용하여 형성된다. 예를 들어, 금속 그리드는 초기에 금속 재료를 성막한 후에, 금속 재료의 부분을 선택적으로 에칭함으로써 형성될 수 있다.
플러그(408)는 패드 구조물(308)에 전기적으로 결합되도록 유전체 필(310) 내에 형성된다. 플러그(408)는 구리, 알루미늄, 니오븀, 텅스텐, 다른 적합한 전도성 재료 및/또는 이들의 조합과 같은 임의의 적합한 전도성 재료를 사용할 수 있다. 패터닝 공정이 수행되어 유전체 필(310) 내에 개구부를 형성하고, 개구부 내에 성막된 플러그 재료의 상단 표면이 패터닝된 반도체 층(304)의 상단 표면과 동일 평면이 되도록 평탄화 공정이 후속되는 블랭킷 성막을 사용하여 플러그 재료가 성막된다.
도 1 내지 도 4에 상술된 공정에서, BDTI 구조물(306A-306D)이 형성된 이후 및 CMG 구조물(404)의 형성 이전에 패드 구조물(308)이 형성된다. 이러한 형성 시퀀스는 BDTI 구조물(306A-306D)이 형성된 후에 주변 개구부를 형성하는 것을 요구하고 평탄화 공정 동안에 주변 개구부를 충전하기 위해 유전체 필(310)을 사용한다. 상술된 바와 같이, 유전체 필 및 패터닝된 반도체 층(304)에 대해 수행된 평탄화 공정은 제어하기 어려울 수 있으며, 디바이스 결함을 유도하여 결국에는 디바이스 품질 저하를 초래할 수 있다. 일부 실시예에 있어서, 이러한 도전과제는 FEOL 공정 동안에 패드 구조물을 형성함으로써 해결될 수 있다.
도 5 내지 도 8은 FEOL 공정 동안에 형성된 패드 구조물을 갖는 부분적으로 제조된 BSI 이미지 센서 디바이스의 제조 공정을 예시한다. 도 5 내지 도 8에서, 주변 개구부 및 내장된 패드 구조물은 웨이퍼 접합 공정 이전에 또한 BDTI 및 CMG 구조물의 형성 이전에 광 검출기 기판 내에 형성된다. FEOL 형성된 패드 구조물을 갖는 BSI 이미지 센서 디바이스는, 패드 구조물이 주변 개구부 내에 미리 형성되고 실리콘 기판에 의해 덮이기 때문에 평탄화 이전에 주변 개구부를 충전하기 위해 유전체 필 재료를 사용하는데에 대한 필요를 제거한다. 실리콘 기판은 후속 CMG 형성을 위해 오목함없는 평면 웨이퍼 표면을 제공한다.
도 5는 본 발명개시의 일부 실시예에 따른, 반도체 층 내에 광 검출기 및 패드 구조물이 형성된 후의 부분적으로 제조된 BSI 이미지 센서 디바이스(500)의 단면도이다. BSI 이미지 센서 디바이스(500)는 반도체 이미지 센서 디바이스이다. 부분적으로 제조된 BSI 이미지 센서 디바이스(500)는 기판(502) 및 반도체 층(504)을 포함하는 광 검출기 기판이다. 부분적으로 제조된 BSI 이미지 센서 디바이스(500)는 또한 광 검출기(506A 내지 506C)가 형성되는 픽셀 영역(515) 및 주변 개구부(508) 및 패드 구조물(509)을 포함하는 패드 영역(517)을 포함한다. 패드 구조물(509)은 라이너 층(510), 캡핑 층(512) 및 금속 필(514)을 포함한다.
기판(502)은 도 1에서 상술된 바와 같은 기판(102)과 유사할 수 있다. 예를 들어, 기판(502)은 p형 기판 또는 n형 기판일 수 있다. 일부 실시예에 있어서, 기판(502)은 다른 적합한 재료 또는 구조물을 포함할 수 있다. 기판(502)은 약 100 ㎛ 내지 약 3000 ㎛ 범위 내의 초기 두께를 가질 수 있다.
반도체 층(504)은 도 1에서 상술된 바와 같은 반도체 층(104)과 유사할 수 있다. 예를 들어, 반도체 층(504)은 임의의 적절한 반도체 재료 또는 화합물 반도체 재료를 포함할 수 있다. 일부 실시예에 있어서, 반도체 층(504)은 에피택셜 재료일 수 있다. 반도체 층(504)은 후방 표면(503) 및 전방 표면(505)을 포함한다. 일부 실시예에 있어서, 반도체 층(504)은 도 5에 도시된 바와 같이 2㎛ 보다 큰 두께(T)를 가진다. 일부 실시예에 있어서, 반도체 층(504)은 5 ㎛보다 큰 두께(T)를 가진다.
광 검출기(506A-506C)는 픽셀 영역(515)으로 지정된 반도체 층(504)의 일부분 내에 형성된다. 광 검출기(506A-506C)는 도 1에 상술된 광 검출기(106A-106C)와 유사할 수 있고, 입사 광파와 같은 복사선을 감지하도록 구성된다. 광 검출기(506A-506C) 각각은 포토다이오드 구조물을 포함하고 임의의 다른 적합한 구조물을 포함할 수 있다. 간략함을 위해, 3개의 광 검출기(506A-506C)가 도 5에 예시되어 있다; 그러나 임의의 갯수의 광 검출기가 반도체 층(504) 내에 구현될 수 있다. 일부 실시예에 있어서, 광 검출기(506A-506C)는 도 1에서 상술된 바와 같은 광 검출기(106A-106C)를 형성하는데 사용된 방법과 유사한 방법을 사용하여 형성된다. p형 또는 n형 도펀트를 사용하는 주입 공정이 전방 표면(505)에 대해 수행될 수 있다. 일부 실시예에 있어서, 광 검출기(506A-506C)는 또한 확산 공정에 의해 형성될 수 있다.
STI 구조물(509)은 패드 영역(517)으로 지정된 반도체 층(504)의 일부분 내에 형성된다. 패드 영역(517)은 광 검출기(506A-506C)에 인접한 주변 영역이며 패드 구조물 형성을 위해 사용된다. 광 검출기 기판은 캐리어 기판과 접합될 것이므로, 주변 개구부(508)는 반도체 층(104) 내에 형성되고 캐리어 기판의 상호접속 구조물과 정렬되는 위치에 배치되며, 이는 도 6을 참조하여 더 상세히 설명된다. 주변 개구부(508)는 패터닝 및 에칭 공정을 포함하는 적합한 공정을 이용하여 제조될 수 있다. 패터닝 공정은 반도체 층(504) 위에 놓인 포토레지스트 층을 형성하는 단계, 패턴에 레지스트를 노광하는 단계, 노광후 베이크 공정을 수행하는 단계, 및 레지스트를 포함한 마스킹 요소를 형성하기 위해 레지스트를 현상하는 단계를 포함할 수 있다. 마스킹 소자가 반도체 층(504)의 영역을 보호하면서, 에칭 공정은 반도체 층(504) 내에 주변 개구부(508)를 형성할 수 있다. 레지스트에 의해 덮이지 않은 노출된 반도체 층(504)은 반응성 이온 에칭(reactive ion etch; RIE) 및/또는 다른 적합한 공정을 사용하여 에칭될 수 있다. 반도체 층(504) 내에 주변 개구부(508)를 형성하기 위해 다른 방법이 적합할 수 있다. 예를 들어, 일부 실시예에 따라 딥(deep) RIE 공정이 사용될 수 있다. 에칭 공정은 주변 개구부(508)의 공칭 깊이에 도달될 때까지 계속한다. 주변 개구부(508)는 약 10 ㎛ 내지 약 150 ㎛의 폭(W)을 가질 수 있다. 주변 개구부(508)의 깊이(D)는 반도체 층(504)의 두께(T)의 약 80 % 내지 약 95 %(예를 들어, 80 % 내지 95 %) 범위 내일 수 있다. 깊이(D)는 다수의 요인에 의해 결정될 수 있다. 예를 들어, 더 큰 깊이(D)는 주변 개구부(508) 및 후반 표면(503) 사이에서 제거될 필요가 있는 재료의 감소된 깊이로 인해 후속 제조 단계에서 후방 표면(503)을 통해 주변 개구부(508)에 더 쉽게 접근할 수 있게 한다.
패드 구조물(509)은 주변 개구부(508) 내에 형성되고 라이너 층(510), 캡핑 층(512) 및 금속 필(514)을 포함한다. 패드 구조물(509)은 일부 실시예에 따라 동일한 폭의 주변 개구부(508)를 가진다. 라이너 층(510)은 후속 제조 공정 동안에 반도체 층(504)의 노출된 표면을 보호할 수 있다. 일부 실시예에 있어서, 라이너 층(510)은 반도체 층(504)으로의 전자 이동(electro-migration) 및/또는 금속 확산을 방지하기 위한 배리어 층일 수 있다. 라이너 층(510)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄화물과 같은 유전체 재료로 제조될 수 있다. 일부 실시예에 있어서, 라이너 층(510)은 스핀-온- 글라스, 불소-도핑된 실리케이트 글라스(FSG), 로우-k 유전체 재료, 다른 적합한 절연 재료 및/또는 이들의 조합을 사용하여 형성될 수 있다. 라이너 층(510)은 화학 기계적 연마(CMP) 및/또는 에치-백 공정이 후속되는 유전체 라이너 재료의 블랭킷 성막 공정에 의해 형성될 수 있다. 라이너 층(510)에 대한 다른 제조 기술이 가능하다. 일부 실시예에 있어서, 라이너 층(510)은 약 10 nm 내지 약 300 nm(예를 들어, 10 nm 내지 300nm)의 두께(t1)를 가진다. 두께(t1)는 다수의 요인에 의해 결정될 수 있다. 예를 들어, 더 큰 두께(t1)를 갖는 라이너 층(510)은 금속 확산으로부터의 개선된 보호를 제공할 수 있지만, 패드 구조물(509)를 충전하는 전도성 재료에 이용가능한 공간이 적기 때문에 접촉 전도성을 감소시킨다.
캡핑 층(512)은 주변 개구부(508)의 하단 부분 내와 라이너 층(510) 상에 형성된다. 캡핑 층(512)은 후속 공정에서 금속 필(514)의 금속 산화를 방지할 수 있다. 일부 실시예에 있어서, 캡핑층(512)은 알루미늄 구리 합금(AlCu)을 사용하여 형성될 수 있다. 일부 실시예에 있어서, 캡핑층(512)은 예를 들어 구리, 알루미늄, 텅스텐, 다른 적합한 전도성 재료 및/또는 이들의 조합과 같은 전도성 재료를 사용하여 형성될 수 있다. 캡핑 층(512)은 전도성 재료가 주변 개구부(508)의 하단에 형성되도록 에치-백 공정이 후속되는 전도성 재료의 블랭킷 성막 공정에 의해 형성될 수 있다. 캡핑 층(512)에 대한 다른 제조 기술이 가능하다. 일부 실시예에 있어서, 캡핑 층(512)은 약 0.2 ㎛ 내지 약 1.5 ㎛(예를 들어, 0.2㎛ 내지 1.5㎛)의 두께를 가진다. 일부 실시예에 있어서, 더 큰 두께를 갖는 캡핑 층은 금속 필(514)의 금속 산화로부터의 개선된 보호를 제공할 수 있다.
금속 필(514)은 캡핑 층(512) 상에 형성된다. 일부 실시예에 있어서, 캡핑 층(512)은 사용되지 않을 수 있고, 금속 필(514)만 단독으로 주변 개구부(508)를 충전하기 위해 라이너 층(510) 상에 형성된다. 일부 실시예에 있어서, 금속 필(514)은 예를 들어, 구리, 알루미늄, 알루미늄 구리 합금, 텅스텐, 임의의 다른 적합한 전도성 재료 및/또는 이들의 조합과 같은 전도성 재료를 사용하여 형성될 수 있다. 금속 필(514)은 전도성 재료가 주변 개구부(508) 내에 형성되도록 화학 기계적 연마 공정 및/또는 에치-백 공정이 후속되는 전도성 재료의 블랭킷 성막 공정에 의해 형성될 수 있다. 평탄화 또는 에치-백 공정 후에, 금속 필(514)의 상단 표면은 반도체 층(504)의 상단 표면과 동일 평면 상에 있다. 금속 필(514)에 대한 다른 제조 기술이 가능하다. 캡핑 층(512)과 금속 필(511)의 두께 사이의 비율은 약 5 % 내지 약 95 % 범위 내일 수 있다.
도 6은 본 발명개시의 일부 실시예에 따른, 상호접속 구조물이 접합된 후의 부분적으로 제조된 BSI 이미지 센서 디바이스(500)의 단면도이다. 도 5의 부분적으로 제조된 BSI 이미지 센서 디바이스가 뒤집혀져 반도체 층(504)이 전방 표면(505)에서 캐리어 웨이퍼(601)에 접합된다. 일부 실시예에 있어서, 캐리어 웨이퍼(601)는 예를 들어, 융합 접합, 하이브리드 접합, 양극 접합, 직접 접합, 임의의 다른 적합한 접합 공정 및/또는 이들의 조합과 같은 적합한 접합 방법에 의해 반도체 층(504)에 접합된다. 캐리어 웨이퍼(601)는 층간 유전체(602), 전도성 비아(604), 전도성 라인(606), 버퍼 층(608) 및 캐리어 기판(610)을 포함할 수 있다. 캐리어 웨이퍼(601) 및 그 컴포넌트는 캐리어 웨이퍼(201) 및 그에 대응하는 컴포넌트와 유사할 수 있다; 예를 들어, 캐리어 웨이퍼(601)는 또한 MLI 구조물을 포함할 수 있다. 일부 실시예에 있어서, 구조물은 디바이스 설계 및 성능 요구에 따라 상이할 수 있다.
도 5를 참조하여 상기 언급된 바와 같이, 주변 개구부(508)의 위치는 캐리어 웨이퍼(601)의 상호접속 구조물와 정렬된다. MLI 구조물은 접합 공정 후에 금속 필(514)과 정렬되고 금속 필(514)과 물리적으로 접촉하는 전도성 라인(606)을 포함한다. 그러므로, 금속 필(514)의 원하는 위치는 캐리어 웨이퍼(601) 내의 전도성 라인(606)의 위치를 이용하여 결정될 수 있으며, 그 반대의 경우도 가능하다. 접합 공정 후에, 캡핑 층(512) 및 금속 필(514)은 전도성 라인(606)에 전기적으로 결합된다.
도 7은 본 발명개시의 일부 실시예에 따른, BDTI 구조물이 반도체 층 내에 형성된 후의 부분적으로 제조된 BSI 이미지 센서 디바이스(500)의 단면도이다. 부분적으로 제조된 BSI 이미지 센서 디바이스(500)는 갭 필 재료(706)를 사용하여 형성된 BDTI 구조물(706A-706D) 및 패터닝된 반도체 층(704)을 포함한다. BDTI 구조물(706A-706D)은 광 검출기들 사이의[예를 들어, 인접한 광 검출기들(506A 및 506B) 사이 및 인접한 광 검출기들(506B 및 506C) 사이의] 크로스토크를 방지할 수 있다.
기판(502)은 제거되고 반도체 층(504)은 광 검출기들 사이에 트렌치를 형성하기 전에 박막화될 수 있다. 기판(502)을 제거하고 트렌치를 형성하는 방법은 도 3을 참조하여 상술된 방법과 유사할 수 있다. 일부 실시예에 있어서, 기판(502)을 제거하고 트렌치를 형성하는 다른 적합한 방법이 사용될 수 있다. 패터닝된 반도체 층(704)은 반도체 층(504)이 박막화 및 패터닝된 후에 형성된다. 패터닝된 반도체 층(704)은 상단 표면(705)을 가진다. 일부 실시예에 있어서, 트랜치는 반도체 층(704)이 박막화되지 않고 반도체 층(704) 내에 형성된다. 일부 실시예에 있어서, 트렌치는 예를 들어 6보다 큰 종횡비를 갖는 트렌치와 같은 고 종횡비의 트렌치일 수 있다.
격리 재료(706)은 블랭킷 성막에 의해 패터닝된 반도체 층(704)의 노출된 표면 위에 성막된다. 성막 후에, 격리 재료(706)는 평탄화된다. 격리 재료(706)는 트렌치를 충전하고 BDTI 구조물(706A-706D)를 형성한다. 각 BDTI 구조물은 2개의 광 검출기 사이에 형성된다; 예를 들어, BDTI 구조물(706B)은 광 검출기(506A 및 506B) 사이에 형성되고, BDTI 구조물(706C)은 광 검출기(506B 및 506C) 사이에 형성된다. 도 3에서 상기 격리 재료(306) 및 BDTI 구조물(306A-306D)을 형성하는 방법과 유사한 방법을 사용하여 격리 재료(706) 및 BDTI 구조물(706A-706D)가 형성될 수 있다. 일부 실시예에 있어서, 라이너 층(도시되지 않음)이 격리 재료(706)와 패터닝된 반도체 층(704) 사이에 형성된다. 격리 재료가 증착된 후에, 예를 들어 화학 기계적 연마 공정과 같은 평탄화 공정이 평탄한 상부 표면(707)을 형성하도록 성막된 격리 재료(706)에 대해 수행된다.
도 7에 도시된 바와 같이, 패드 구조물(509)은 BDTI 구조물의 형성 이전에 패터닝된 반도체 층(704) 내에 형성된다. 주변 개구부(508) 및 내장된 패드 구조물(509)은 패터닝된 반도체 층(704)에 내장되고, 또한 트렌치 에칭 및 후속 평탄화 공정 동안에 격리 재료(706)에 의해 덮인다. 따라서, 패드 구조물(509)은 도 3에 상술된 유전체 필(310)과 같은 유전체 필 재료를 성막할 필요없이 에칭 및 평탄화 공정으로부터 보호될 수 있다. 또한, 여기에 사용된 평탄화 공정은 도 3을 참조하여 상술된 바와 같이 2개 이상의 재료[예를 들어, 격리 재료(306) 및 유전체 필(310)]을 동시에 평탄화하기보다는 하나의 재료[예를 들어, 격리 재료(706)]를 평탄화하기 때문에 웨이퍼 전역에 걸친 비균일성을 야기하는 평탄화 공정의 상이한 재료 선택성이 회피될 수 있다.
도 8는 본 발명개시의 일부 실시예에 따른, 패터닝된 반도체 층의 상단 표면 상에 CMG 구조물 및 패드 개구부가 형성된 후의 부분적으로 제조된 BSI 이미지 센서 디바이스(500)의 단면도이다. 평탄화된 격리 재료(706)가 CMG 구조물의 형성을 위해 균일한 평면 상단 표면을 제공함에 따라 웨이퍼 전역에 걸친 균일성이 달성된다. 또한, 패드 구조물이 패터닝된 반도체 층(704)에 내장되고 격리 재료(706)에 의해 덮여질 때, 후면 표면 상의 "디싱 효과"가 방지되기 때문에, 오목한 표면으로 인한 구조물 결함이 최소화된다.
CMG 구조물(804)와 같은 금속 그리드 구조물은 BDTI 구조물(706A-706D) 위와 격리 재료(706)의 상단 표면(707) 상에 형성된다. CMG 구조물(804)은 도 7에 도시된 바와 같이 격리 재료(706)의 평탄화된 상단 표면 상에 형성되는 반면, 패드 구조물(509)은 CMG 구조물 형성 동안에 패터닝된 반도체 층(704) 및 격리 재료(706)에 의해 덮인다. CMG 구조물(804)은 도 4에서 상술된 CMG(404)와 유사할 수 있고 유사한 방법을 사용하여 형성될 수 있다. 예를 들어, CMG 구조물(804)은 금속 재료를 사용하여 형성된 제 1 부분(805) 및 유전체 재료를 사용하여 형성된 제 2 부분(806)을 포함할 수 있다. CMG 구조물(804)은 상기 구조물 및 재료에 제한되지 않으며, 2개 이상의 부분들을 가질 수 있고 2가지 유형 이상의 재료들을 포함할 수 있다.
패드 개구부(808)는 부분적으로 제조된 BSI 이미지 센서 디바이스(500) 내에 형성되어 패드 구조물(509)의 일부분을 노출시킨다. 패드 개구부(808)는 패드 구조물(509)의 일부분이 노출되도록 격리 재료(706)의 부분 및 패터닝된 반도체 층(704)의 부분을 제거하기 위해 패터닝 및 에칭 프로세스를 사용하여 형성될 수 있다. 패터닝 공정은 격리 재료(706) 위에 놓인 포토레지스트 층을 형성하는 단계, 패턴에 레지스트를 노광하는 단계, 노광후 베이크 공정을 수행하는 단계, 및 레지스트를 포함한 마스킹 요소를 형성하기 위해 레지스트를 현상하는 단계를 포함할 수 있다. 에칭 공정이 격리 재료(706)의 노출된 부분, 라이너 층(510)의 아래 놓인 부분 및 패터닝된 반도체 층(704)을 제거하는 동안, 마스킹 요소는 격리 재료(706)의 영역을 보호할 수 있다. 노출된 부분은 반응성 이온 에칭(RIE), 습식 에칭 공정, 임의의 다른 적합한 공정 및/또는 이들의 조합을 사용하여 에칭될 수 있다. 에칭 공정은 에칭될 재료에 기초하여 선택된다. 격리 재료(706), 패터닝된 반도체 층(704) 및 라이너 층(510)에 대한 에칭 공정은 사용되는 재료에 따라 서로 동일하거나 상이할 수 있다. 일부 실시예에 있어서, 에칭 공정은 산소-기반 플라즈마를 사용하는 RIE 공정일 수 있다. 일부 실시예에 있어서, RIE 에칭 공정은 예를 들어 질소, 탄소 테트라플루오라이드(CF4) 및/또는 다른 적합한 기체와 같은 다른 에천트 기체를 포함할 수 있다. 에칭 공정 후에, 마스킹 층은 예를 들어 임의의 적합한 레지스트 박리 공정, 플라즈마 애싱 공정, 하드 마스크 제거 공정 및/또는 임의의 다른 적합한 공정과 같은 임의의 적합한 공정에 의해 후속하여 제거된다. 도 8에 도시된 바와 같이, 에칭 공정 후에, 캡핑 층(512)의 일부분은 노출되어 외부 회로에 전기 접속을 제공한다. 패드 구조물(509)이 캡핑 층(512)이 없는 단일 금속 필(514)을 포함하는 일부 실시예에 있어서, 금속 필(514)의 일부분은 패드 개구부(808)에 의해 노출된다.
도 9는 본 발명개시의 일부 실시예에 따른, FEOL 공정 동안에 형성된 패드 구조물을 갖는 이미지 센서 디바이스를 형성하기 위한 예시적인 방법(900)의 흐름도이다. 방법(900)의 다른 동작이 수행될 수 있고, 방법(900)의 동작은 상이한 순서로 수행되고/수행되거나 변할 수 있다.
동작(902)에서, 광 검출기는 일부 실시예에 따라, 반도체 층 내와 기판 위에 형성된다. 기판은 p형 기판 또는 n형 기판일 수 있다. 기판은 약 100 ㎛ 내지 약 3000 ㎛ 범위 내의 초기 두께를 가질 수 있다. 반도체 층은 기판 상에 형성될 수 있다. 일부 실시예에 있어서, 반도체 층은 성능 향상을 위해 변형된 에피택셜 재료일 수 있다. 일부 실시예에 있어서, 반도체 층(104)은 2 ㎛보다 큰 두께를 가진다. 광 검출기는 반도체 층 내에 형성되고 입사 광파와 같은 복사선을 감지하도록 구성될 수 있다. 일부 실시예에 있어서, 광 검출기는 비가시적 광을 감지할 수 있다. 광 검출기는 각각 포토다이오드 구조물을 포함할 수 있다. 기판, 반도체 층 및 광 검출기의 예시는 각각의 기판(102), 반도체 층(104)일 수 있고, 광 검출기(106A-106C)는 도 1을 참조하여 상술된다.
동작(904)에서, 패드 구조물이 일부 실시예에 따라, 반도체 층 내와 기판 위에 형성된다. 패드 구조물은 패드 영역으로 지정된 반도체 층의 일부분 내에 형성된다. 패드 영역은 광 검출기에 인접한 주변 영역이며 패드 구조물 형성에 사용된다. 주변 개구부는 반도체 층 내에 형성되고 캐리어 웨이퍼의 전도성 구조물이 위치되는 위치에 배치된다. 캐리어 웨이퍼는 후속하여 웨이퍼 접합을 통해 반도체 층에 접합될 수 있다. 주변 개구부의 깊이는 반도체 층의 두께의 약 80 % 내지 약 95 %(예를 들어, 80 % 내지 95 %)의 범위 내일 수 있다. 패드 구조물의 예는 도 5에 설명된 패드 구조물(509)일 수 있다.
패드 구조물은 주변 개구부 내에 형성되고, 라이너 층, 캡핑 층 및 금속 필을 포함할 수 있다. 라이너 층은 후속 제조 공정 동안에 반도체 층의 노출된 표면을 보호하거나 반도체 층으로의 전자 이동 및/또는 금속 확산을 방지하기 위해 주변 개구부 내에 형성된다. 일부 실시예에 있어서, 라이너 층은 약 10 nm 내지 약 300 nm(예를 들어, 10nm 내지 300nm)의 두께를 가진다. 라이너 층의 예시는 도 5에 기술된 라이너 층(510)일 수 있다.
캡핑 층은 주변 개구부의 하단 부분 내와 라이너 층 상에 형성된다. 캡핑 층은 금속 필 재료의 금속 산화를 방지할 수 있다. 일부 실시예에 있어서, 캡핑 층은 알루미늄 구리 합금, 구리, 알루미늄, 텅스텐, 임의의 다른 적합한 전도성 재료 및/또는 이들의 조합을 사용하여 형성될 수 있다. 캡핑 층은 약 0.2 ㎛ 내지 약 1.5 ㎛(예를 들어, 0.2㎛ 내지 1.5㎛)의 두께를 가질 수 있다. 캡핑 층의 예시는 도 5에 기술된 캡핑 층(512)일 수 있다.
금속 필이 주변 개구부 내와 캡핑층 상에 형성된다. 캡핑 층은 사용되지 않을 수 있고, 금속 필이 라이너 층 상에 형성되고 주변 개구부를 충전할 수 있다. 평탄화 또는 에치-백 공정 후에, 금속 필의 상단 표면은 반도체 층의 상단 표면과 동일 평면 상에 있다. 금속 필의 예시는 도 5에서 상술된 금속 필(514)일 수 있다.
동작(906)에서, 상호접속 구조물은 일부 실시예에 따라 형성된다. 상호접속 구조물을 포함하는 캐리어 웨이퍼가 반도체 층에 접합될 수 있다. 반도체 층은 예를 들어 융합 접합, 하이브리드 접합, 임의의 다른 적합한 접합 방법 및/또는 이들의 조합과 같은 임의의 적합한 접합 방법에 의해 캐리어 웨이퍼에 접합될 수 있다. 캐리어 웨이퍼는 층간 유전체, 전도성 비아, 전도성 라인, 버퍼층 및 캐리어 기판을 포함할 수 있다. 캐리어 웨이퍼 및 그 컴포넌트의 예는 도 6에 도시된 캐리어 웨이퍼(601) 및 그 대응하는 컴포넌트일 수 있다. 층간 유전체가 반도체 층 상에 형성될 수 있다. 이미지 센서 디바이스의 다양한 피처, 회로 및 입/출력 사이의 상호접속을 제공하는 전도성 층 및 구조물이 층간 유전체 내에 내장될 수 있다. 전도성 층 및 구조물의 예시는 도 6을 참조하여 상술된 전도성 비아(604) 및 전도성 라인(606)일 수 있다.
동작(908)에서, BDTI 구조물이 일부 실시예에 따라 형성된다. BDTI 구조물에 사용되는 트렌치를 형성하기 전에 기판이 제거되고 반도체 층이 박막화될 수 있다. 격리 재료는 트렌치를 충전하고 BDTI 구조물을 형성하기 위해 성막된다. 각 BDTI 구조물은 광 검출기들 사이에 형성될 수 있다. 격리 재료가 성막된 후에, 예를 들어 화학 기계적 연마 공정과 같은 평탄화 공정이 평탄한 상단 표면을 형성하도록 성막된 격리 재료(306)에 대해 수행된다. 패드 구조물은 BDTI 구조물의 형성 이전에 패터닝된 반도체 층 내에 형성된다. 주변 개구부 및 내장된 패드 구조물은 패터닝된 반도체 층에 내장되고, 또한 트렌치 에칭 및 후속 평탄화 공정 동안에 격리 재료에 의해 덮인다. 따라서, 패드 구조물은 유전체 충전 재료를 증착할 필요없이 에칭 및 평탄화 공정으로부터 보호될 수 있다. 또한, 이 동작에서 하나의 재료가 평탄화되기 때문에 웨이퍼 전역에 걸친 비균일성을 야기하는 평탄화 공정의 상이한 재료 선택성이 회피될 수 있다. BDTI 구조물의 예시는 도 7에서 상술된 BDTI 구조물(706A-706D)일 수 있다.
동작(910)에서, 금속 그리드 구조물이 일부 실시예에 따라, 격리 재료 위에 형성된다. 격리 재료 상에 CMG 구조물과 같은 금속 그리드 구조물이 형성된다. 패드 구조물이 반도체 재료 및 격리 재료에 의해 덮이면서 격리 재료의 평탄화된 상단 표면 상에 금속 그리드 구조물이 형성될 수 있다. 금속 그리드 구조물은 금속 재료를 사용하여 형성된 제 1 부분 및 유전체 재료를 사용하여 형성된 제 2 부분을 포함할 수 있다. 금속 그리드 구조물의 예시는 도 8에 도시된 CMG 구조물(804)일 수 있다.
동작(912)에서, 패드 개구부가 일부 실시예에 따라, 패드 구조물의 일부분을 노출하도록 형성된다. 패드 개구부는 예를 들어 캡핑 층 또는 금속 필 층과 같은 패드 구조물의 일부분을 노출하도록 형성된다. 패드 개구부는 패터닝 및 에칭 공정을 사용하여 형성되어, 패드 구조물의 일부분이 노출되도록 격리 재료의 부분, 패터닝된 반도체 구조물의 부분 및 라이너 층의 부분을 제거할 수 있다. 일부 실시예에 있어서, 캡핑 재료의 일부분은 노출되어 에칭 공정 후에 외부 회로로의 전기적 접속을 제공한다. 패드 구조물이 캡핑 구조물을 사용하지 않고 단일 금속 필 재료를 포함하는 일부 실시예에 있어서, 금속 필 층의 일부분은 패드 개구부에 의해 노출된다. 패드 개구부의 예는 도 8에 설명된 패드 개구부(808)일 수 있다.
본 발명개시에 따른 다양한 실시예는 FEOL 공정 동안에 이미지 센서 디바이스(예를 들어, BSI 이미지 센서 디바이스) 내에 패드 구조물을 형성하는 것을 기술한다. 주변 개구부 및 패드 구조물은 BDTI 구조물 및 금속 그리드 구조물의 형성 이전에, FEOL 공정에서 형성된다. 패드 구조물은 후속 공정 동안에 반도체 층에 의해 보호되므로 주변 개구부를 유전체 재료로 충전할 필요가 없다. BDTI 구조물 및 금속 그리드 구조물이 형성된 후에, 이미지 센서 디바이스의 후면 상에 개구부가 형성되어 내장된 패드 구조물을 노출시키고 전기적 접속을 형성한다. FEOL 공정 동안에 패드 구조물을 형성하는 것은 평탄화 이전에 유전체 필 공정의 필요성을 제거하는 것과 같은 많은 이점을 제공한다. 또다른 이점은 CMG 형성 이전에 균일한 평탄화된 웨이퍼 표면을 형성하는 것이다; 이는 결국 웨이퍼 전역에 걸친 균일성을 초래한다.
일부 실시예에 있어서, 반도체 이미지 센서 디바이스를 형성하는 방법은 반도체 층 내에 복수의 광 검출기를 형성하는 단계를 포함한다. 복수의 광 검출기는 반도체 층의 제 1 표면을 통해 반도체 층으로 진입하는 광을 검출하도록 구성된다. 반도체 층은 반도체 층의 제 2 표면 내에 제 1 개구부를 형성하도록 에칭된다. 제 2 표면은 제 1 표면과 반대이다. 패드 구조물이 제 1 개구부 내에 형성되고 금속 필을 포함한다. 상호접속 구조물은 반도체 층의 제 2 표면 상에 배치된다. 상기 방법은 패드 구조물의 적어도 일부분을 노출시키기 위해 반도체 층을 에칭하여 반도체 층 내에 제 2 개구부를 형성하는 단계를 더 포함한다.
일부 실시예에 있어서, 반도체 이미지 센서 디바이스를 형성하는 방법은 반도체 층 내에 복수의 광 검출기를 형성하는 단계를 포함한다. 상기 방법은 반도체 층을 에칭하여 복수의 광 검출기의 적어도 하나의 픽셀에 인접하여 반도체 층의 표면 내에 제 1 개구부를 형성하는 단계를 또한 포함한다. 패드 구조물은 개구부 내에 형성되고 라이너 층 및 금속 필을 포함한다. 상기 방법은 반도체 층 내에 복수의 격리 구조물을 형성하는 단계를 더 포함한다. 금속 그리드 구조물은 복수의 격리 구조물 상에 형성된다. 패드 구조물의 적어도 일부분을 노출시키기 위해 반도체 층이 에칭되어 반도체 층 내에 제 2 개구부를 형성한다.
일부 실시예에 있어서, 반도체 이미지 센서 디바이스는 제 1 표면 및 제 1표면과 반대인 제 2 표면을 갖는 반도체 층을 포함한다. 반도체 이미지 센서 디바이스는 또한 반도체 층의 제 1 표면 위에 배치된 상호접속 구조물을 포함한다. 반도체 이미지 센서 디바이스는 제 2 표면으로부터 반도체 층으로 진입하는 복사선을 감지하도록 구성된, 반도체 층 내에 형성된 복수의 복사선 감지 영역을 포함한다. 반도체 이미지 센서 디바이스는 반도체 층 내에 형성된 복수의 후면 딥 트렌치 격리(BDTI) 구조물을 더 포함한다. 반도체 층 내에 형성된 패드 구조물은 반도체 층의 두께보다 작은 깊이를 가진다.
발명의 요약이 아닌, 상세한 설명 섹션은 청구범위를 해석하기 위해 사용되는 것으로 의도됨을 인지하여야 한다. 발명의 요약 섹션은 모든 예시적인 실시예 중 하나 이상을 기재할 수 있고, 따라서 첨부된 청구범위를 제한하는 것으로 의도되지 않는다.
본 발명개시의 양상들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 상기 개시는 여러 실시예들의 피처들을 약술하였다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지할 것이다. 또한, 당업자는 그러한 동등한 구성이 청구된 청구범위의 사상 및 범주로부터 벗어나지 않고, 이들은 본 발명개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지할 것이다.
실시예
실시예 1.
반도체 이미지 센서 디바이스를 형성하는 방법에 있어서,
반도체 층 내에 복수의 광 검출기를 형성하는 단계 - 상기 복수의 광 검출기는 상기 반도체 층의 제 1 표면을 통해 상기 반도체 층으로 진입하는 광을 검출하도록 구성됨 - ;
상기 반도체 층의 제 2 표면 내에 제 1 개구부를 형성하도록 상기 반도체 층을 에칭하는 단계 - 상기 제 2 표면은 상기 제 1 표면과 반대임 - ;
금속 필(metal fill)을 포함하는 패드 구조물을 상기 제 1 개구부 내에 형성하는 단계;
상기 반도체 층의 상기 제 2 표면 상에 상호접속 구조물을 배치하는 단계; 및
상기 패드 구조물의 적어도 일부분을 노출시키기 위해 상기 반도체 층 내에 제 2 개구부를 형성하도록 상기 반도체 층을 에칭하는 단계
를 포함하는, 반도체 이미지 센서 디바이스 형성 방법.
실시예 2.
실시예 1에 있어서,
상기 제 1 개구부의 깊이는 상기 반도체 층의 두께의 약 80 % 내지 95 %인 것인, 반도체 이미지 센서 디바이스 형성 방법.
실시예 3.
실시예 1에 있어서,
상기 패드 구조물을 형성하는 단계는 상기 금속 필을 형성하기 전에 캡핑 층을 형성하는 단계를 포함하는 것인, 반도체 이미지 센서 디바이스 형성 방법.
실시예 4.
실시예 1에 있어서,
상기 패드 구조물을 형성하는 단계는 상기 금속 필을 형성하기 전에 라이너 층을 형성하는 단계를 포함하는 것인, 반도체 이미지 센서 디바이스 형성 방법.
실시예 5.
실시예 1에 있어서,
상기 반도체 층 내에 복수의 딥 트렌치 격리(deep trench isolation) 구조물을 형성하기 위해 격리 재료를 성막하는 단계
를 더 포함하는, 반도체 이미지 센서 디바이스 형성 방법.
실시예 6.
실시예 5에 있어서,
상기 복수의 딥 트렌치 격리 구조물 중 적어도 하나의 딥 트렌치 격리 구조물은 상기 복수의 광 검출기 중 인접한 광 검출기들 사이에 형성되는 것인, 반도체 이미지 센서 디바이스 형성 방법.
실시예 7.
실시예 5에 있어서,
상기 제 2 개구부를 형성하도록 상기 반도체 층을 에칭하는 단계는 상기 격리 재료를 패터닝하고 에칭하는 단계를 포함하는 것인, 반도체 이미지 센서 디바이스 형성 방법.
실시예 8.
실시예 5에 있어서,
상기 격리 재료 상에 금속 그리드 구조물을 형성하는 단계; 및
상기 금속 그리드 구조물을 형성하기 전에 상기 격리 재료에 대해 평탄화 공정을 수행하는 단계
를 더 포함하는, 반도체 이미지 센서 디바이스 형성 방법.
실시예 9.
실시예 1에 있어서,
상기 제 1 개구부는 상기 상호접속 구조물을 배치하기 전에 형성되는 것인, 반도체 이미지 센서 디바이스 형성 방법.
실시예 10.
실시예 1에 있어서,
상기 상호접속 구조물을 배치하는 단계는 캐리어 웨이퍼를 상기 반도체 층에 접합하는 단계를 포함하는 것인, 반도체 이미지 센서 디바이스 형성 방법.
실시예 11.
반도체 이미지 센서 디바이스를 형성하는 방법에 있어서,
반도체 층 내에 복수의 광 검출기를 형성하는 단계;
상기 복수의 광 검출기의 적어도 하나의 픽셀에 인접하여 상기 반도체 층의 표면 내에 제 1 개구부를 형성하도록 상기 반도체 층을 에칭하는 단계;
라이너 층 및 금속 필을 포함하는 패드 구조물을 제 1 개구부 내에 형성하는 단계;
상기 반도체 층 내에 복수의 격리 구조물을 형성하는 단계;
상기 복수의 격리 구조물 상에 금속 그리드 구조물을 형성하는 단계; 및
상기 패드 구조물의 적어도 일부분을 노출시키기 위해 상기 반도체 층 내에 제 2 개구부를 형성하도록 상기 반도체 층을 에칭하는 단계
를 포함하는, 반도체 이미지 센서 디바이스 형성 방법.
실시예 12.
실시예 11에 있어서,
상기 반도체 층은 상기 표면에 반대하는 또다른 표면을 더 포함하고, 상기 복수의 광 검출기는 상기 반도체 층의 상기 또다른 표면을 통해 상기 반도체 층으로 진입하는 광을 검출하도록 구성되는 것인, 반도체 이미지 센서 디바이스 형성 방법.
실시예 13.
실시예 11에 있어서,
상기 복수의 격리 구조물을 형성하는 단계는,
상기 반도체 층 상에 격리 재료를 성막하는 단계; 및
상기 격리 재료를 평탄화하는 단계를 포함하는 것인, 반도체 이미지 센서 디바이스 형성 방법.
실시예 14.
실시예 13에 있어서,
상기 제 2 개구부를 형성하도록 상기 반도체 층을 에칭하는 단계는 상기 격리 재료를 패터닝하고 에칭하는 단계를 포함하는 것인, 반도체 이미지 센서 디바이스 형성 방법.
실시예 15.
실시예 11에 있어서,
상기 패드 구조물을 형성하는 단계는 상기 금속 필을 형성하기 전에 상기 제 1 개구부 내에 캡핑 재료를 성막하는 단계를 더 포함하는 것인, 반도체 이미지 센서 디바이스 형성 방법.
실시예 16.
반도체 이미지 센서 디바이스에 있어서,
제 1 표면 및 상기 제 1 표면과 반대인 제 2 표면을 갖는 반도체 층;
상기 반도체 층의 상기 제 1 표면 위에 배치된 상호접속 구조물;
상기 반도체 층 내에 형성된 복수의 복사선 감지 영역으로서, 상기 제 2 표면으로부터 상기 반도체 층으로 진입하는 복사선을 감지하도록 구성된 상기 복수의 복사선 감지 영역;
상기 반도체 층 내에 형성된 복수의 후면 딥 트렌치 격리(back side deep trench isolation; BDTI) 구조물; 및
상기 반도체 층 내에 형성된 패드 구조물로서, 상기 반도체 층의 두께보다 작은 깊이를 갖는 상기 패드 구조물
을 포함하는, 반도체 이미지 센서 디바이스.
실시예 17.
실시예 16에 있어서,
상기 패드 구조물은 금속 필과 캡핑 구조물을 포함하는 것인, 반도체 이미지 센서 디바이스.
실시예 18.
실시예 17에 있어서,
상기 캡핑 구조물은 알루미늄 구리 합금을 포함하는 것인, 반도체 이미지 센서 디바이스.
실시예 19.
실시예 16에 있어서,
상기 반도체 층 위에 형성된 복수의 복합 금속 그리드 구조물
을 더 포함하는, 반도체 이미지 센서 디바이스.
실시예 20.
실시예 16에 있어서,
상기 패드 구조물은 10 ㎛ 내지 150 ㎛의 폭을 갖는 것인, 반도체 이미지 센서 디바이스.
Claims (10)
- 반도체 이미지 센서 디바이스를 형성하는 방법에 있어서,
반도체 층 내에 복수의 광 검출기를 형성하는 단계 - 상기 복수의 광 검출기는 상기 반도체 층의 제 1 표면을 통해 상기 반도체 층으로 진입하는 광을 검출하도록 구성됨 - ;
상기 반도체 층의 제 2 표면 내에 제 1 개구부를 형성하도록 상기 반도체 층을 에칭하는 단계 - 상기 제 2 표면은 상기 제 1 표면과 반대임 - ;
금속 필(metal fill)을 포함하는 패드 구조물을 상기 제 1 개구부 내에 형성하는 단계;
상기 반도체 층의 상기 제 2 표면 상에 상호접속 구조물을 배치하는 단계; 및
상기 패드 구조물의 적어도 일부분을 노출시키기 위해 상기 반도체 층 내에 제 2 개구부를 형성하도록 상기 반도체 층을 에칭하는 단계
를 포함하는, 반도체 이미지 센서 디바이스 형성 방법. - 제 1 항에 있어서,
상기 제 1 개구부의 깊이는 상기 반도체 층의 두께의 80 % 내지 95 %인 것인, 반도체 이미지 센서 디바이스 형성 방법. - 제 1 항에 있어서,
상기 패드 구조물을 형성하는 단계는 상기 금속 필을 형성하기 전에 캡핑 층을 형성하는 단계를 포함하는 것인, 반도체 이미지 센서 디바이스 형성 방법. - 제 1 항에 있어서,
상기 패드 구조물을 형성하는 단계는 상기 금속 필을 형성하기 전에 라이너 층을 형성하는 단계를 포함하는 것인, 반도체 이미지 센서 디바이스 형성 방법. - 제 1 항에 있어서,
상기 반도체 층 내에 복수의 딥 트렌치 격리(deep trench isolation) 구조물을 형성하기 위해 격리 재료를 성막하는 단계
를 더 포함하는, 반도체 이미지 센서 디바이스 형성 방법. - 제 5 항에 있어서,
상기 격리 재료 상에 금속 그리드 구조물을 형성하는 단계; 및
상기 금속 그리드 구조물을 형성하기 전에 상기 격리 재료에 대해 평탄화 공정을 수행하는 단계
를 더 포함하는, 반도체 이미지 센서 디바이스 형성 방법. - 제 1 항에 있어서,
상기 제 1 개구부는 상기 상호접속 구조물을 배치하기 전에 형성되는 것인, 반도체 이미지 센서 디바이스 형성 방법. - 제 1 항에 있어서,
상기 상호접속 구조물을 배치하는 단계는 캐리어 웨이퍼를 상기 반도체 층에 접합하는 단계를 포함하는 것인, 반도체 이미지 센서 디바이스 형성 방법. - 반도체 이미지 센서 디바이스를 형성하는 방법에 있어서,
반도체 층 내에 복수의 광 검출기를 형성하는 단계;
상기 복수의 광 검출기의 적어도 하나의 픽셀에 인접하여 상기 반도체 층의 표면 내에 제 1 개구부를 형성하도록 상기 반도체 층을 에칭하는 단계;
라이너 층 및 금속 필을 포함하는 패드 구조물을 제 1 개구부 내에 형성하는 단계;
상기 반도체 층 내에 복수의 격리 구조물을 형성하는 단계;
상기 복수의 격리 구조물 상에 금속 그리드 구조물을 형성하는 단계; 및
상기 패드 구조물의 적어도 일부분을 노출시키기 위해 상기 반도체 층 내에 제 2 개구부를 형성하도록 상기 반도체 층을 에칭하는 단계
를 포함하는, 반도체 이미지 센서 디바이스 형성 방법. - 반도체 이미지 센서 디바이스에 있어서,
제 1 표면 및 상기 제 1 표면과 반대인 제 2 표면을 갖는 반도체 층;
상기 반도체 층의 상기 제 1 표면 위에 배치된 상호접속 구조물;
상기 반도체 층 내에 형성된 복수의 복사선 감지 영역으로서, 상기 제 2 표면으로부터 상기 반도체 층으로 진입하는 복사선을 감지하도록 구성된 상기 복수의 복사선 감지 영역;
상기 반도체 층 내에 형성된 복수의 후면 딥 트렌치 격리(back side deep trench isolation; BDTI) 구조물; 및
상기 반도체 층 내에 형성된 패드 구조물로서, 상기 반도체 층의 두께보다 작은 깊이를 갖는 상기 패드 구조물
을 포함하는, 반도체 이미지 센서 디바이스.
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