KR102162408B1 - 양면 다중 흡수 구조물에 의한 qe 접근법 - Google Patents

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Abstract

본 발명은 기판 내에 배열된 광 감지 요소를 갖는 집적 칩에 관한 것이다. 흡수 강화 구조물은 기판의 후면을 따라 배열되고, 상호접속 구조물은 기판의 전면을 따라 배열된다. 반사 구조물은 유전체 구조물 및 유전체 구조물과 짝을 이루어 맞물리는 복수의 반도체 필라를 포함한다. 유전체 구조물 및 반도체 필라는 기판의 전면을 따라 배열되고 광 감지 요소와 상호접속 구조물 사이에서 이격된다. 복수의 반도체 필러 및 유전체 구조물은 총괄적으로, 흡수 강화 구조물을 통과하고 광 감지 요소를 통과한 입사광을, 입사광이 상호접속 구조물에 부딪치기 전에, 다시 광 감지 요소를 향하여 반사시키도록 구성된다.

Description

양면 다중 흡수 구조물에 의한 QE 접근법{QE APPROACH BY DOUBLE-SIDE, MULTI ABSORPTION STRUCTURE}
관련 출원의 참조
본 출원은 2016년 11월 29일자로 출원된 미국 가출원 제62/427,650호에 우선권을 주장하며, 그 내용은 그 전체가 참조에 의해 여기에 포함된다.
이미지 센서를 갖는 집적 회로(Integrated circuit; IC)는 예를 들어, 카메라 및 휴대폰과 같은 광범위한 현대 전자 디바이스에 사용된다. 최근, 상보성 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 이미지 센서가 전하 결합 디바이스(charge-coupled device; CCD) 이미지 센서를 대체하여 널리 사용되기 시작하였다. CCD 이미지 센서에 비해, CMOS 이미지 센서는 저전력 소모, 작은 크기, 빠른 데이터 처리, 데이터의 직접 출력, 및 낮은 제조 비용으로 인해 갈수록 더 선호되고 있다. 일부 유형의 CMOS 이미지 센서는 전면 조명(front-side illuminated; FSI) 이미지 센서 및 후면 조명(back-side illuminated; BSI) 이미지 센서를 포함한다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 흡수 강화 구조물 및 반사 구조물을 포함하는 이미지 센서 집적 칩의 일부 실시예의 단면도를 예시한다.
도 2는 광 감지 요소의 대향하는 면들 상에 배열된 흡수 강화 구조물 및 반사 구조물을 포함하는 이미지 센서 집적 칩의 일부 실시예의 평면도를 예시한다.
도 3 내지 도 6은 반사 구조물의 일부 추가 실시예의 일부 평면도를 예시한다.
도 7은 반사 구조물의 일부 실시예의 단면도를 예시한다.
도 8는 광 감지 요소의 대향하는 면들 상에 배열된 흡수 강화 구조물 및 반사 구조물을 포함하는 이미지 센서 집적 칩의 일부 실시예의 평면도를 예시한다. 이미지 센서 집적 칩은 흡수 강화 구조물 위에 배열된 렌즈 및 컬러 필터 어레이를 또한 포함한다.
도 9 내지 도 20은 광 감지 요소의 대향하는 면들 상에 배열된 흡수 강화 구조물 및 반사 구조물을 갖는 이미지 센서 집적 칩을 형성하는 방법의 일부 실시예의 단면도를 예시한다.
도 21은 흡수 강화 구조물 및 반사 구조물을 갖는 이미지 센서 집적 칩을 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
다음의 발명개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다.
CMOS 이미지 센서는 각각 광 감지 요소를 갖는 복수의 픽셀 영역을 포함한다. 복수의 픽셀 영역 및 대응하는 광 감지 요소는 그 광이 어레이의 광 감지 요소 위로 확산되는 이미지를 총괄적으로 감지 및/또는 기록하기 위해 어레이 내에 배열된다. 최근에는, CMOS 이미지 센서(CMOS image sensor; CIS) 집적 칩 내의 픽셀 영역 수가 일반적으로 증가되고 있다. CIS 집적 칩 내의 픽셀 영역의 수가 증가함에 따라, 칩에 의해 캡쳐된 이미지의 해상도도 또한 증가한다. 그러나, 픽셀 영역의 크기가 작아짐에 따라, 각 센서 영역에 의해 검출되는 광의 양은 감소하는 경향이 있다. 이러한 감소된 광 세기는 증가된 감지 시간, 감소된 신호 대 잡음 마진, 및/또는 다른 도전과제로 이어질 수 있다.ㅊ
많은 현대의 이미지 센서에서, 컬러 필터는 CMOS 이미지 센서 칩 내의 상이한 광 감지 요소에 제공된 입사광을 필터링하도록 구성된다. 예를 들어, 칩은 제 1 광 감지 요소 상에 배열된 적색 광을 통과 시키도록 구성된 제 1 컬러 필터, 제 2 광 감지 요소 상에 배열된 청색 광을 통과 시키도록 구성된 제 2 컬러 필터 등을 가질 수 있다. 컬러 필터와 광 감지 요소 사이에 개재(intervening)층이 배열될 수 있음이 인지되었다. 인접한 개재층이 상이한 굴절률을 가질 때, 층들은 프레넬 방정식에 따라 입사광을 굴절시킬 수 있다(즉, 광파의 전파 방향을 변화시킨다). 계면이 평평하지 않은 경우, 굴절된 광은 측 방향으로 이동하여 궁극적으로 원하는 이미지 센서로부터 멀어지는 방향으로 향하게 되어, 또한 감지될 이미지의 광 세기를 감소시킬 수 있다.
본 발명은 예를 들어 기판 내에 배열된 포토 다이오드와 같은 광 감지 요소를 포함하는 이미지 센서 집적 칩에 관한 것이다. 이미지 센서 집적 칩은 기판의 후면(back-side)을 통해 입사광을 수신하도록 구성된다. 광 감지 요소에 의해 흡수되는 광의 양을 증가시키기 위해, 흡수 강화 구조가 기판의 후면과 광 감지 요소 사이에 배치된다. 또한, 일련의 반도체 또는 유전체 필라를 포함하는 반사 구조물이 광 감지 요소와 기판의 전면(front-side) 사이에 배열된다. 따라서, 흡수되는 광의 양을 증가시키기 위해 광 감지 요소는 흡수 강화 구조물과 반사 구조물 사이에 "샌드위치"된다.
따라서, 동작 중에, 입사광은 기판의 후면을 통해 수신되고, 입사광의 전부는 아닌 일부가 광 감지 요소에 의해 흡수되기 전에 흡수 강화 구조물을 통과한다. 광 감지 요소에 의해 흡수되지 않은 나머지 광은 광 감지 요소를 통과하여 반사 구조물에 부딪힌다. 반사 구조물은 흡수되지 않은 광 중 적어도 일부를 다시 광 감지 요소를 향해 재지향시킨다. 그 후, 반사된 광의 일부는 광 감지 요소에 의해 흡수되어, 반사 구조물이 이미지 센서 디바이스에 의해 측정된 입사광의 백분율을 향상시키는 것을 돕는다.
도 1은 흡수 강화 구조물(114) 및 반사 구조물(120)을 포함하는 이미지 센서 집적 칩(100)의 일부 실시예의 단면도를 예시한다.
집적 이미지 센서 집적 칩(100)은 픽셀 영역(103)을 갖는 반도체 기판(102)을 포함한다. 픽셀 영역(103)은 입사광(115)(예를 들어, 광자)을 전기 신호로 변환(즉, 입사광으로부터 전자-홀 쌍을 생성)하도록 구성된 광 감지 요소(104)를 포함한다. 일부 실시예에 있어서, 광 감지 요소(104)는 포토다이오드를 포함할 수 있다. 일부 실시예에 있어서, 픽셀 영역(103)은 행 및/또는 열을 포함하는 어레이의 일부로서 반도체 기판(102) 내에 배열될 수 있다.
BEOL(back-end-of-the-line) 금속화 스택(108)이 반도체 기판(102)의 전면(102f)을 따라 배열된다. BEOL 금속화 스택(108)은 복수의 도전성 상호접속층(112)을 둘러싸는 상호접속 유전체 구조물(110)을 포함한다. 상호접속 유전체 구조물(110)은 복수의 적층된 레벨간 유전체(inter-level dielectric; ILD)층을 포함한다. 픽셀 영역(103) 내에 저장되는 감금(pent-up) 전하가 감지될 때를 제어하는 전송 트랜지스터의 게이트 전극(113) 및 소스/드레인 영역(111)이 또한 반도체 기판(102)의 전면(102f) 내에 또는 그 위에 배치된다.
흡수 강화 구조물(114)이 반도체 기판(102)의 후면(102b)을 따라 배열된다. 흡수 강화 구조물(114)은 광 감지 요소(104)에 의한 광자의 흡수를 향상시킴으로써 아래놓인 광 감지 요소(104)의 양자 효율을 증가 시키도록 구성된다. 일부 실시예에 있어서, 흡수 강화 구조물(114)은 광 감지 요소(104)로 투과되는 입사광(115)의 특성을 변경함으로써 양자 효율을 증가 시키도록 구성될 수 있다. 예를 들어, 일부 실시예에 있어서, 반도체 기판(102)은 단결정 실리콘 기판이고, 흡수 강화 구조물(114)은 반도체 기판(102)의 후면(102b) 내의 하나 이상의 리세스(116), 및 리세스(116)와 짝을 이루어 맞물리는 대응하는 돌출부(117)에 대응한다. 리세스는 돌출부(117)와 짝을 이루어 맞물리는 실리콘 이산화물층과 같은 유전체 재료(119)로 충전된다. 돌출부(117)는 기판의 일부(예를 들어, 단결정 실리콘으로 제조됨)이거나, 대안적으로 기판의 후면(102b) 상에 화학 기상 증착, 플라즈마 기상 증착 등에 의해 형성된 비정질 또는 다결정 실리콘층으로 이루진다. 일부 실시예에 있어서, 돌출부(117)는 규칙적으로 이격된 간격으로 배치되고, 그리고/또는주기적인 패턴으로 배열된다. 리세스(116)와 돌출부(117)가 만나는 계면(114f)은, 입사광(115)을 반도체 기판(102)을 통해 광 감지 요소(104)를 향하도록 재지향시키는 것을 돕는다. 일부 실시예에 있어서, 돌출부(117)는 위에서 볼 때 원형, 타원형, 직사각형 및/또는 정사각형(종종, 둥근 모서리를 가짐)이며, 각이 진 측벽을 포함할 수 있다. 리세스(116) 및 돌출부(117)는 (예를 들어, 비평면 표면으로부터의 광 반사를 감소시킴으로써) 반도체 기판(102)에 의한 입사광(115)의 흡수를 증가시키는 지형을 확립한다. 일부 실시예에 있어서, 각 돌출부(117)의 높이(HAE)는 200 nm 내지 1000 nm의 범위 내일 수 있고; 각 돌출부의 폭(WAE)은 각각 100 nm 내지 500 nm의 범위 내일 수 있다. 피크 또는 불연속부(discontinuity)에 대응할 수 있는 돌출부(117)의 중심은, 일부 실시예에서, 대략 200 nm 내지 1000 nm 범위 내의 피치 또는 간격(SAE)에 따라 이격될 수 있다.
반사 구조물(120)은 반도체 기판(102)의 전면(102f)을 따라 배열되고, 광 감지 요소(104)와 BEOL 금속화 스택(108) 사이에 배열된다. 따라서, 흡수 강화 구조물(114)에 비해, 반사 구조물(120)은 광 감지 요소(104)의 대향하는 면들 상에 배열된다. 반사 구조물(120)은 반도체 기판(102)의 전면(102f)으로 연장되는 일련의 함몰부(depression)(122)를 포함한다. 이들 함몰부(122)는 기판의 굴절률과는 상이한 굴절률을 가지는 재료로 충전된다. 예를 들어, 일부 실시예에 있어서, 함몰부(122)는 일련의 반도체 필라(124)을 둘러싸는 그리드형 구조물의 형태를 취하는 실리콘 이산화물과 같은 유전체 재료로 충전된다. 필라(124)는 광 감지 요소(104)의 표면적 아래로 완전히 연장된다. 그들 폭, 간격 및/또는 재료 조성으로 인해, 충전된 함몰부(122)와 결합한 이들 필라들(124)은, 후면(102b)으로부터 광 감지 요소(104)를 통과한, 입사광(115)을 다시 광 감지 요소(104)를 향하여 반사시키도록(화살표 130 참조) 구성된다. 일부 실시예에 있어서, 필라(124)는 그 중에서도 원뿔, 원뿔대, 각뿔, 각뿔대, 원통형, 큐브 또는 박스의 형상이다. 일부 실시예에 있어서, 필라(124f)의 전방 표면은 게이트 전극(113)에 대응하는 기판의 활성 에리어의 전방 표면의 폭보다 작은 폭을 가진다. 또한, 일부 실시예에 있어서, 필라(124f)의 전방 표면의 폭은, 필라(124) 및 함몰부(122b)가 반전되지만 한편으로는 일치하는(congruous) 단면을 가지도록, 함몰부(122b)의 최하부 표면의 폭과 동일하다.
이제 도 1 및 도 2를 동시에 참조하면, 일부 실시예에 있어서, 필라(124)는 기판의 전면(102f)으로부터 측정되는 동등한 높이(HRS)를 가지고; 필라(124)의 반치 깊이(half-maximum depth)에서 측정되는, 위에서 볼 때 동등한 폭(WRS)(예를 들어, 원형 형상에 대해 동등한 직경)를 가지며; 그리고/또는 기둥의 반치 깊이에서 측정되는, 위에서 볼 때 동등한 길이(LRS)(예를 들어, 원형 형상에 대해 동등한 직경)를 가진다. 또한, 일부 실시예들에서, 이웃하는 필라들의 중심은 동등한 이격 간격(SRS)으로 이격되어, 임의의 2개의 필라의 최외측 에지들 사이의 최소 간격이 전체 픽셀 영역(103)에 걸쳐 동일하도록 필라가 배열되는 피치를 정의한다. 일부 실시예에 있어서, SRS는 대략 200 nm 내지 1000 nm의 범위 내일 수 있다. 또한, 일부 실시예에 있어서, 필라의 높이(HRS)는 200 nm 내지 1000 nm의 범위 내일 수 있다. 필라의 폭(WRS) 및 필라의 길이(LRS)는 각각 100 nm 내지 500 nm의 범위 내일 수 있다. 폭(WRS)은 폭(WAE)보다 크거나, 동등하거나, 작을 수 있고; 높이(HRS)는 높이(HAE)보다 크거나, 동등하거나, 작을 수 있고; 간격(SRS)은 간격(SAE)보다 크거나, 동등하거나, 작을 수 있다. 예시된 실시예에서 측벽 각(RS)은 측벽 각(AE)보다 작지만, 다른 실시예에서 측벽 각(RS)은 측벽 각(AE)보다 크거나 동등하다.
도 2에 도시된 바와 같이, 필라(124)는 위에서 볼 때 원형(예를 들어, 124p), 사각형, 다각형 또는 사각형 유사형(예를 들어, 124p ')인 외주를 가질 수 있다. 일부 다른 실시예에 있어서, 필라는 또한, 주어진 픽셀 영역 내에 그리고/또는 칩 위에 다른 필라와는 상이한 깊이, 상이한 길이, 및/또는 상이한 폭을 가질 수 있고, 또한 주어진 픽셀 영역(103) 내의 그리고/또는 칩 위의 이웃하는 필라들 사이에 상이한 최소 간격이 존재할 수 있다. 예를 들어, 필라는 임의의 깊이, 길이, 폭 및/또는 간격을 가질 수 있거나, 미리 결정된 패턴에 따라 상이한 깊이, 길이, 폭 또는 간격을 가질 수 있다.
필라(124)의 폭, 길이 및 간격 사이의 비율(W1/L1/S1)은, 예를 들어 광의 어느 파장이 광 감지 요소(104)를 향해 다시 반사되어야하는지를 포함한 설계 제약, 및/또는 광 감지 요소(104)를 향해 다시 반사되는 감쇠/필터링된 출력에 의존하여 변할 수 있다. 도 3은 W1/L1/S1의 비율은 대략 2/2/1인 유리한 실시예를 도시하고, 도 4는 W1/L1/S1의 비율이 대략 5/5/8인 예를 도시한다. 따라서, 예를 들어 도 3에 도시된 바와 같은 일부 실시예에 있어서, 각 필라(124)는 필라들 사이의 최소 간격(S1)보다 큰 폭(W1)을 가질 수 있고; 예를 들어 도 4에 도시된 것과 같은 다른 실시예에 있어서, 각 필라(124)는 필라들 사이의 최소 간격(S1)보다 작은 폭(W1)을 가질 수 있다.
도 5는, 필라(124)가 위로 볼 때 제 1 축(502)을 따라 연장되는 또다른 예를 도시한다. 따라서,도 5에서, 필라는 제 1 축(502)을 따라 측정된 길이(L1) 및 제 1 축에 직교하는 제 2 축(504) 상에서 측정된 폭(W1)을 가진다. 길이(L1)는 폭(W1)보다 크다. 또한, 제 1 최소 간격(S1)은 이웃하는 필라(124)의 인접 측벽들 사이에서 제 1 축을 따라 측정되고, 제 1 최소 간격(S1)보다 크거나, 동등하거나, 작은 제 2 최소 간격(S2)이 이웃하는 필라(124)의 인접 측벽들 사이에서 제 2 축을 따라 측정된다.
도 6은 필라가 상이한 크기를 갖는 다른 비제한적인 예를 도시한다. 도 6의 예에서, 필라(124a)의 제 1 서브세트는 각각 제 1 폭(W1)을 가지며, 제 1 최소 간격(S1)만큼 이격된 측벽들을 가지고; 필라(124b)의 제 2 서브세트는 각각 제 2 폭(W2)을 가지며, 제 1 최소 간격과는 상이한 제 2 최소 간격(S2)만큼 이격된 측벽을 가진다. 제 1 폭(W1)은 제 2 폭(W2)보다, 예를 들어, 5 % 내지 400 % 더 큰 것으로 예시된다. 도 6의 실시예에 있어서, 필라(124a, 124b)의 중심은, 필라(124a, 124b)의 중심이 전체 픽셀 영역에 걸쳐 균일한 피치에 따라 배열되도록, 필라(124a)의 제 1 서브세트와 필라(124b)의 제 2 서브 세트 모두에 대해 동등한 간격(S1)으로 이격된다. 도 6은 2개의 크기의 필라(124a, 124b)만을 도시하지만, 구현에 따라 2개 이상의 크기의 필라가 또한 존재할 수 있다.
도 7은 페이지 상의 배향이 이전 도면들에 비하여 뒤집혀진 것인 반사 구조물(700)의 단면도를 도시한다. 따라서, 도 7은 도 1에 대해 "업사이드 다운(upside down)"된다. 반사 구조물(700)은 반도체 기판(102)의 전면(102f)에 배치되고 반도체 기판(102)의 앞면(face)으로부터 연장되는 도핑된 실리콘의 필라(124)를 남기는 함몰부 또는 트렌치(702)를 포함한다. 함몰부(702)는 반도체 기판(102)의 굴절률과는 상이한 굴절률을 갖는, 예를 들어 실리콘 이산화물과 같은 재료(706)로 충전된다. 실리콘 질화물 하드마스크와 같은 하드마스크(708)는 선택적으로 필라(124) 위의 상부에 존재한다. 일부 실시예에 있어서, 디바이스의 제조 동안에, 하드마스크(708)는 기판의 상부 표면을 덮고, 트렌치(702)를 형성하고 필라(124)를 제위치에 남겨두기 위해 하드마스크가 제위치에 있는 상태로 에칭이 수행된다. 이 때문에, 일부 경우에 하드마스크(708)는 최종 칩에서 제위치에 남을 수 있지만, 도 1(및 이하 도 8)에 도시된 것과 같은 다른 실시예에서는 에칭이 수행된 이후에 하드마스크(708)는 제거된다 . 일부 실시예에 있어서, 하드마스크(708)는 대략 100 nm의 높이(Hhm), 140 nm 내지 150 nm 사이의 그 베이스 부분에서의 제 1 폭(Whm1), 및 90 nm 내지 100 nm 사이의 그 상부 부분에서의 제 2 폭(Whm2)를 가질 수 있다. 또한, 필라는 대략 400 nm 내지 410 nm의 범위 내의 높이(Hp)를 가질 수 있고, 180 nm 내지 190 nm 사이의 범위 내의 필라 간격(Wps)만큼 이격된 상부 부분을 가질 수 있다. 물론, 여기에 설명된 치수는 단지 예이며, 어떤 방식으로도 본 명세서의 범위를 제한하지않는다. 도 1(및 이하 도 8)이 필라(124) 위의 하드마스크를 묘사하지 않지만, 그러한 하드마스크는 대안의 실시예에 존재할 수 있다는 것을 이해할 것이다.
도 8은 일부 실시예에 따른 흡수 강화 구조물(814) 및 반사 구조물(120)를 포함하는 이미지 센서 집적 칩(800)의 일부 추가 실시예의 단면도를 예시한다.
이미지 센서 집적 칩(800)은 입사광(115)을 전기 신호로 변환하도록 각각 구성된 광 감지 요소(104a, 104b)를 각각 갖는 복수의 픽셀 영역(103a, 103b)을 갖는 반도체 기판(102)을 포함한다. 복수의 트랜지스터(802)는 반도체 기판(102)의 전면(102f)을 따라 배열된다. 일부 실시예에 있어서, 복수의 트랜지스터(802)는 광 감지 요소(104a, 104b)에 의해 생성된 전하를 전기 신호로서 전송하도록 구성된 전송 트랜지스터를 포함할 수 있다.
상호접속 유전체 구조물(110) 및 복수의 도전성 상호접속층(112)을 포함하는 BEOL 금속화 스택(108)이 반도체 기판(102)의 전면(102f)을 따라 배열된다. 상호접속 유전체 구조물(110)은 하나 이상의 적층된 레벨간 유전체(ILD)층을 포함한다. 다양한 실시예에 있어서, ILD층은 저k 유전체층(즉, 유전 상수가 약 3.9 미만인 유전체), 초저k 유전체층, 또는 산화물(예를 들어, 실리콘 산화물) 중 하나 이상을 포함할 수 있다. 복수의 도전성 상호접속층(112)은 금속 와이어 및 금속 비아의 교번 층을 포함한다. 다양한 실시예에 있어서, 복수의 도전성 상호접속층(112)은 예를 들어 구리, 알루미늄 및/또는 텅스텐과 같은 전도성 금속을 포함할 수 있다.
흡수 강화 구조물(814)이 반도체 기판(102)의 후면(102b)을 따라 배열된다. 일부 실시예에 있어서, 흡수 강화 구조물(814)은 반도체 기판(102)의 후면(102b) 상에 비평면 계면을 포함한다. 이 비평면 계면은 반도체 기판(102)의 후면(102b)에 배치된 복수의 리세스(816), 및 리세스(816)와 짝을 이루어 맞물리는 복수의 대응하는 돌출부(817)를 포함한다. 돌출부(817)는 단결정 실리콘 또는 비정질 또는 다결정 실리콘의 층으로 이루어진다. 일부 실시예에 있어서, 리세스(816)는 예를 들어 실리콘 이산화물 또는 고k 유전체와 같은 유전체 재료(806)로 충전될 수 있다.
일부 실시예에 있어서, 복수의 리세스(816)는 광 감지 요소(104a, 104b) 위에 배열된 원뿔형 함몰부를 포함할 수 있다. 다른 실시예에 있어서, 복수의 리세스(816)는 광 감지 요소(104a, 104b)로부터의 거리가 감소함에 따라 감소하는 폭을 갖는 각뿔형 오목 부를 포함할 수 있다. 복수의 리세스(816)는 피크와 밸리 사이에서 교번하는 톱니형 프로파일을 가질 수 있다. 일부 실시예에 있어서, 톱니형 프로파일은 픽셀 영역(103a-103b)의 둘레를 따라 배열된 수평 평면 레지(ledge)(810) 사이에 배열될 수 있다.
그리드 구조물(828)은 광 감지 요소(104a, 104b) 위에 놓인 개구부를 정의하는 측벽들을 포함한다. 그리드 구조물(828)은 흡수 강화 구조물(814) 위의 상부 표면으로부터 반도체 기판(102)의 최상부점 아래의 하부 표면[예를 들어, 반도체 기판(102)의 피크]까지 수직으로 연장된다. 일부 실시예에 있어서, 그리드 구조물(828)의 하부 표면은 픽셀 영역(103a-103b)의 둘레를 따라 배열된 평면 레지(810)와 실질적으로 정렬된다. 일부 실시예에 있어서, 그리드 구조물(828)은 금속을 포함할 수 있다. 예를 들어, 그리드 구조물(828)은 알루미늄을 포함할 수 있다.
일부 실시예에 있어서, 반사방지층(804)은 반도체 기판(102)의 후면(102b)을 라이닝한다. 일부 실시예에 있어서, 반사방지층(804)은 그리드 구조의 트렌치의 함몰부 및 내부면을 추가로 형성할 수 있다. 일부 실시예에 있어서, 반사방지층(804)은 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈룸 산화물(Ta2O3), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2) 등을 포함할 수 있다. 반사방지층(804)은 광 감지 요소(104a, 104b)에 도달하는 광의 양을 더 증가시키는 것을 돕는다.
흡수 강화 구조물(814)은 반도체 기판(102)으로 투과되는 광자의 에너지를 변경한다. 기판으로 투과된 광자의 에너지를 변경함으로써, 투과된 광자의 흡수가 증가될 수 있고[예를 들어, 높은 흡수율을 갖는 에너지가 흡수 강화 구조물(814)를 통해 투과될 수 있음], 그에 따라 광 감지 요소(104a, 104b)에 의해 발생된 전하 캐리어가 증가한다. 또한, 흡수 강화 구조물(814)은 또한 기판 밖으로의 광자의 송신을 차단하여, 반도체 기판(102) 내부의 광자를 효과적으로 트랩할 수 있다. 트랩된 광자는 후속하여, 흡수를 더욱 증가시키는 반도체 기판(102)에 의해 재흡수된다.
반사 구조물(820)은 반도체 기판(102)의 전면(102f)을 따라 배열되고, 광 감지 요소(104a, 104b)와 BEOL 금속화 스택(108) 사이에 배열된다. 반사 구조물(820)은 반도체 기판(102)의 전면으로 연장되고, 기판의 전면(102f)으로부터 연장된 일련의 반도체 필라(124)를 남기는 일련의 함몰부(122)를 포함한다. 함몰부는 기판의 굴절률과는 상이한 굴절률을 가지는 재료로 충전된다. 예를 들어, 일부 실시예에 있어서, 함몰부(122)는 실리콘 이산화물과 같은 유전체 재료로 충전된다. 그들의 폭, 간격 및 재료 조성으로 인해, 필라(124) 및 함몰부를 충전하는 재료는, 광 감지 요소를 통과한 입사광을 광 감지 요소(104)를 향하여 다시 반사시키도록 구성된다.
일부 실시예에 있어서, 픽셀 영역(103a, 103b)은 개별 픽셀 둘레를 둘러싸는 쉘로우 트렌치 격리(shallow trench isolation; STI) 피처 또는 딥 트렌치 격리(deep trench isolation; DTI) 피처와 같은 트렌치 격리 피처에 의해 둘러싸인 외주를 가진다. 따라서,도 8에서, 트렌치 격리 구조물은 참조 번호(830)에 대응할 수 있다. 도 8의 실시예에 있어서, 인접한 픽셀들 사이의 전류 누설을 제한하는 역할을 하는 트렌치 격리 구조물은 함몰부(122)와 동일한 단면 형상을 가진다[또한, 필라(124)와, 반전되었어도, 일치한다(congruous)]. 이것은 트렌치 격리 구조물(830) 및 필라(124)가 하나의 마스크 단계에서 형성될 수 있기 때문에 유리하다. 그러나, 다른 실시예에 있어서, 트렌치 격리 구조물(830)은 함몰부(122)와는 상이한 단면 형상을 가질 수 있다. 예를 들어, 격리 구조물의 측벽은 함몰부(122)의 측벽보다 더 넓게 이격될 수 있고, 트렌치 격리 구조의 깊이는 함몰부(122)의 깊이와는 상이할 수 있고[예를 들어, 트렌치 구조물의 깊이는 830a에 의해 도시된 바와 같이 함몰부(122)보다 깊을 수 있다], 그리고/또는 트렌치 격리 구조물은 함몰부(122) 및/또는 필라(124)에 비해 더 복잡한 표면 지오메트리, 예를 들어 다면적인 또는 둥글납작한(bulbous) 형상을 가질 수 있다. 이것은 다중 마스크를 이용하지만, 트렌치 격리 구조물(830) 및 필라(124)에 대한 기능의 미세 조정을 제공할 수 있다.
복수의 컬러 필터(822a-822b)가 반도체 기판(102)의 후면(102b) 위에 배열된다. 복수의 컬러 필터(822a-822b)는 각각 특정 파장의 입사광(115)을 투과시키도록 구성된다. 예를 들어, 제 1 컬러 필터(822a)(예를 들어, 적색 컬러 필터)는 제 1 범위 내의 파장을 갖는 광을 투과시킬 수 있고, 제 2 컬러 필터(822b)는 제 1 범위와는 상이한 제 2 범위 내의 파장을 갖는 광을 투과시킬 수 있다. 복수의 마이크로렌즈(824)가 복수의 컬러 필터(822a-822b) 위에 배열된다. 각자의 마이크로렌즈(824)는 컬러 필터(822a-822b)와 측방향으로 정렬되고 픽셀 영역(103a-103b) 위에 놓인다.
복수의 마이크로렌즈(824)는 입사광(115)(예를 들어, 광)을 픽셀 영역(103a-103b)을 향하여 집광시키도록 구성된다. 입사광(115)이 흡수 강화 구조물(814)과 반도체 기판(102) 사이의 계면에 부딪힐 때, 입사광(115)의 일부는 입사광(115)의 각도와는 상이한 각도로 이동하는 굴절된 복사선으로서 굴절된다. 그리드 구조물(828)은 개별 픽셀(103a, 103b)을 둘러싸고, 인접한 픽셀 영역으로 이동하는 굴절된 복사선을 차단함으로써 인접한 픽셀 영역(103a-103b) 사이의 누화(cross-talk)를 감소시키도록 구성된다. 예를 들어, 그리드 구조물(828)은 제 1 픽셀 영역(103a) 내에서 발생된 굴절된 복사선이 제 2 픽셀 영역(103b)으로 이동하는 것을 차단한다.
도 9-20은 반사 구조물을 포함하는 이미지 센서 집적 칩을 형성하는 방법의 일부 실시예의 단면도(900-2000)를 예시한다. 도 9 내지 도 20에 도시된 단면도(900-2000)는 이미지 센서 집적 칩을 위한 반사 구조물을 형성하는 방법을 참조하여 설명되었지만, 도 9 내지 도 20에 도시된 구조물은 그 형성 방법에 한정되지 않고, 오히려 그 방법과 별개로 존재할 수 있다. 또한,이 방법은 후면 이미지(back-side image; BSI) 센서의 형성을 기술하고 있지만, 개시된 반사 구조물은 또한 전면 이미지(front-side image; FSI) 센서와 함께 사용될 수도 있음이 인지될 것이다. 여전히 또한, 도시된 동작 또는 단계의 순서는 한정되지 않으며, 구현에 따라, 부가적인 동작 또는 단계가 추가되거나 예시된 동작 또는 단계가 생략된 다른 순서로 동작 또는 단계가 수행될 수 있다.
도 9의 단면도(900)에 도시된 바와 같이, 제 1 패터닝된 마스킹층(904)은 기판(902)의 후면(902b)을 따라 형성되는 반면, 기판(902)의 전면(902f)은 덮이지 않은 채로 남는다. 기판(902)은 임의의 다른 유형의 반도체 및/또는 그와 관련된 에피택 셜층뿐만 아니라, 임의의 유형의 반도체 바디(예를 들어, 실리콘, SiGe, SOI 등)일 수 있다. 예를 들어, 일부 실시예에 있어서, 기판(902)은 베이스 기판 및 에피택 셜층을 포함할 수 있다. 제 1 패터닝된 마스킹층(904)은 기판(902) 위에 배열된 개구부(906)를 정의하는 측벽을 포함한다. 일부 실시예에 있어서, 제 1 패터닝된 마스킹층(904)은 기판(902) 위에 감광성 재료(예를 들어, 포지티브 또는 네가티브 포토레지스트)의 층을 성막함으로써 형성될 수 있다. 감광성 재료의 층은 포토마스크에 따라 전자기 복사선에 선택적으로 노출된다. 전자기 복사선은 가용성 영역을 정의하기 위해 감광성 재료 내의 노출된 영역의 용해도를 변경시킨다. 감광성 재료는 후속하여 가용성 영역을 제거함으로써 감광성 재료 내에 개구부(906)를 정의하기 위해 현상된다.
도 10의 단면도(1000)에 도시된 바와 같이, 제 1 패터닝된 마스킹층(도 9의 904)에 따라 기판(902)의 후면(902b) 상에 제 1 에칭 공정이 수행된다. 제 1 에칭 공정은 제 1 패터닝된 마스킹층이 제위치에 있는 상태로 하나 이상의 에칭제에 기판(902)을 노출시킴으로써 수행된다. 하나 이상의 에칭제는 기판(902)의 부분들을 제거하여 기판(902) 내에 복수의 리세스(116)를 정의함으로써, 후면(902b)의 리세스된 부분으로부터 연장되는 일련의 돌출부(117)를 남긴다. 일부 실시예에 있어서, 제 1 에칭 공정은 건식 에칭 공정을 포함할 수 있다. 예를 들어, 제 1 에칭 공정은 유도 결합 플라즈마(inductively coupled plasma; ICP) 에칭 공정 또는 용량 결합 플라즈마(capacitively coupled plasma; CCP) 에칭 공정과 같은 결합 플라즈마 에칭 공정을 포함할 수 있다. 일부 실시예에 있어서, 제 1 에칭 공정은 습식 에칭 공정을 포함할 수 있다.
도 11의 단면도(1100)에 도시된 바와 같이, 제 2 패터닝된 마스킹층(1102)에 따라 기판(902)의 후면(902b) 상에 제 2 에칭 공정이 수행된다. 제 2 에칭 공정은 기판(902)의 마스킹되지 않은 영역을 하나 이상의 에칭제에 노출시킴으로써 수행되며, 기판(902) 내에 트렌치(1106)를 정의하기 위해 마스킹되지 않은 영역 내에 있는 기판(902)의 부분들을 제거한다. 일부 실시예에 있어서, 트렌치(1106)는 기판(902)의 평탄한 표면(1104) 위에 배열될 수 있다. 일부 실시예에 있어서, 트렌치(1106)는 기판(902)의 제 2 면(902b)으로부터의 거리가 증가함에 따라 트렌치(1106)의 폭이 각각 감소하도록 하는 테이퍼드 측벽을 포함한다. 트렌치(1106)는 기판 내의 개별 픽셀 영역(103a, 103b) 둘레를 둘러쌀 수 있다.
도 12의 단면도(1200)에 도시된 바와 같이, 반사방지층(804)은 기판(902)의 후면(902b)을 따라 형성된다. 반사방지층(804)은 기판(902)의 후면(902b)을 라이닝한다. 일부 실시예에 있어서, 반사방지층(804)은 트렌치(1106)의 내부 표면을 또한 라이닝할 수 있다. 일부 실시예에 있어서, 반사방지층(804)은 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈룸 산화물(Ta2O3), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2) 등을 포함할 수 있다.일부 실시예에 있어서, 반사방지층(804)은 물리 기상 증착 기술(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 성막될 수 있다.
도 13의 단면도(1300)에 도시된 바와 같이, 유전체 재료층(1302)이 반사방지층(804) 위에 형성된다. 다양한 실시예에 있어서, 유전체 재료층(1302)은 산화물(예를 들어, 실리콘 산화물), TEOS 등을 포함할 수 있다.일부 실시예에 있어서, 유전체 재료층(1302)은 리세스(116)를 충전할 수 있으며, 위에서 보았을 때 링형(ring-like)이고, 트렌치(1306)를 충전하는 유전체 구조물을 또한 포함할 수 있다. 유전체 재료층(1302)은 돌출부(117) 위에 배열되고 서로 교차하는 복수의 곡면을 포함하는 상부 표면(1302u)을 갖도록 성막될 수 있다. 일부 실시예에 있어서, 복수의 곡면은 라인(1304)을 따라 실질적으로 평평한 표면을 형성하기 위해 후속하는 평탄화 공정(예를 들어, 화학 기계적 평탄화 공정)에 의해 제거될 수 있다.
도 14의 횡단면도(1400)에 도시된 바와 같이, 트렌치(1306)의 상부 부분 위에 그리고/또는 그 내에 유전체 재료(1302)의 링형 구조물을 제거하기 위해 또다른 마스킹 구조체(1406) 제위치에 있는 상태로 제 3 에칭 공정이 수행된다. 트렌치(1306) 내부로부터 유전체 재료층(1302)을 제거하면 트렌치(1306) 내에 공동(1402)이 형성된다. 공동(1402)은 후속하여 하나 이상의 반사성 충전 재료(1404)로 충전된다. 다양한 실시예에 있어서, 하나 이상의 반사성 충전 재료(1404)는 알루미늄(Al), 로듐(Rh), 루테늄(Ru), 구리(Cu), 은(Ag), 금(Au), 텅스텐(W), 코발트(Co), 철(Fe), 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr) 및/또는 이들의 조합과 같은 금속을 포함할 수 있다.
일부 실시예에 있어서, 하나 이상의 반사성 충전 재료(1404)는 공동(1402) 전체를 충전하지 않을 수 있고, 이것은 하나 이상의 반사성 충전 재료(1404)를 포함하는 하나 이상의 반사 영역과 에어 갭을 포함하는 반사 영역을 초래할 수 있다. 예를 들어, 일부 실시예에 있어서, 트렌치(1306)는 공동(1402)의 아래놓인 영역보다 작은 폭을 갖는 기판(902)의 상부 표면을 따라 개구부를 정의하는 만곡된 측벽을 가질 수 있다. 하나 이상의 반사성 충전 재료(1404)가 공동(1402)에 성막될 때, 하나 이상의 반사성 충전 재료(1404)는 공동(1402) 전체를 충전하기 전에 개구부를 닫고, 그것은 트렌치(1306) 내에 에어 갭을 초래할 수 있다.
도 15의 단면도(1500)에 도시된 바와 같이, 유전체 재료층(806)은 지지 기판(1502)에 본딩된다. 일부 실시예에서, 지지 기판(1502)은 실리콘 기판을 포함할 수 있다. 일부 실시예에 있어서, 기판(902)은 반도체 기판(102)을 형성하기 위해 본딩된 후에 박형화될 수 있다(1504). 기판(902)을 박형화하는 것은 복사선이 반도체 기판(102) 내의 광 감지 요소에 보다 쉽게 통과할 수 있게 한다. 다양한 실시예에 있어서, 기판(902)은 기판의 전면(102f)을 에칭 및/또는 기계적 연마에 의해 박형화될 수 있다.
도 16에 도시된 바와 같이, 제 4 마스크 구조물(1602)이 형성되고, 제 4 마스크 구조물(1602)이 제위치에 있는 상태로 제 4 에칭 공정이 수행되어 반도체 기판(102)의 전면(102f)에서 격리 트렌치(1604) 및 함몰부(1606)를 동시에 형성한다. 따라서, 함몰부(1606)는 기판의 전면으로부터 상향하여 연장되는 반도체 필라(124)의 어레이를 남기고; 격리 트렌치(1604)는 개별 픽셀 영역(103a, 103b)을 위한 반도체 필라의 어레이를 둘러싸는 링형 구조물에 대응한다. 격리 트렌치(1604)는 반사성 재료(1404)로 충전된 그리드와 정렬될 수 있다. 필라 및 격리 트렌치를 동시에 형성함으로써, 이 단계를 위해 단일 마스크가 사용될 수 있고, 그것은 예를 들어 서로 동일한 깊이를 갖는 격리 구조물 및 함몰부에 대응할 수 있다(도 8의 830 참조). 트렌치 격리 구조물과 반도체 필라 사이의 더 큰 제어/차별성이 요구되는 다른 실시예에 있어서, 트렌치 격리 구조물 및 반도체 필라가 상이한 깊이를 가질 수 있도록 다중 마스크 및 다중 에칭이 사용될 수 있다(예를 들어,도 8a의 830a 참조). 예를 들어, 제 1 마스크 및 제 1 에칭이 함몰부(1606)를 형성하는데 사용될 수 있고, 제 2 마스크 및 제 2 에칭이 격리 트렌치(1604)를 형성하는데 사용될 수 있다. 그러나, 사용되는 단일 마스크는 처리를 단순화하고, 비용을 절감하며, 많은 기술 노드에 대한 좋은 트레이드오프(tradeoffs)를 나타낸다는 것을 알 수 있다.
도 17의 단면도(1700)에 도시된 바와 같이, 실리콘 이산화물과 같은 하나 이상의 유전체 재료(1704)가 링형 격리 트렌치(1604)를 충전하고 함몰부(1606)를 충전하기 위해 형성될 수 있다. 그 다음, 유전체 재료는 평탄화되어 유전체 재료(1704)의 상부 표면을 기판의 전면(102f)과 동일 평면이 되도록 할 수 있다. 이러한 방식으로, 트렌치 격리 구조물(830)은 각각, 개별 픽셀 영역(103a, 103b)에 대해 각각 반도체 필라(124)의 어레이를 둘러싸도록 형성된다. 광 감지 요소(104a, 104b)는 반도체 기판(102)의 픽셀 영역(103a, 103b) 내에 형성된다. 일부 실시예에 있어서, 광 감지 요소(104a, 104b)는 반도체 기판(102)의 전면(102f)에 하나 이상의 도펀트 종을 주입함으로써 형성된 포토다이오드를 포함할 수 있다. 예를 들어, 포토다이오드는, 선택적으로 제 1 도핑 유형(예를 들어, n형)을 갖는 제 1 영역을 형성하기 위해 (예를 들어, 마스킹층에 따라) 제 1 주입 공정을 수행하고, 후속하여 제 1 도핑 유형과는 상이한 제 2 도핑 유형(예를 들어, p형)을 갖는 제 2 영역을 제 1 영역에 인접하여 형성하기 위해 제 2 주입 공정을 수행함으로써 형성될 수 있다. 일부 실시예에 있어서, 제 1 또는 제 2 주입 공정 중 하나를 사용하여 플로팅 확산 웰(도시되지 않음)이 또한 형성될 수 있다.
하나 이상의 트랜지스터(802)는 픽셀 영역(103a-103b) 위의 반도체 기판(102)의 전면(102f)을 따라 형성된다. 다양한 실시예에 있어서, 하나 이상의 트랜지스터(802)는 전송 트랜지스터, 소스-팔로워 트랜지스터, 행 선택 트랜지스터 및/또는 리셋 트랜지스터에 대응할 수 있다. 일부 실시예에 있어서, 하나 이상의 트랜지스터(802)는 반도체 기판(102)의 전면(102f) 상에 게이트 유전체막 및 게이트 전극막을 형성함으로써 형성될 수 있다. 후속하여, 게이트 유전체막 및 게이트 전극막이 패터닝되어 게이트 유전체층(1702d) 및 게이트 전극(113)을 형성한다. 게이트 전극(113)의 외측벽 상에 측벽 스페이서(1702s)가 형성될 수 있다. 일부 실시예에 있어서, 측벽 스페이서(1702s)는 반도체 기판(102)의 전면(102f) 상에 스페이서층(예를 들어, 질화물, 산화물 등)을 성막하고 측벽 스페이서(1702s)를 형성하기 위해 스페이서층을 선택적으로 에칭함으로써 형성될 수 있다. 이어서, 소스/드레인 영역(111)이 측벽 스페이서(1702s)의 대향하는 면들 상에 형성된다. 소스/드레인 영역(111)은 일부 실시예에서 이온 주입에 의해 형성될 수 있거나, 반도체 기판의 전면(102s)에 리세스를 에칭한 후 리세스 내에 SiGe 또는 SiC 영역과 같은 에피택셜 영역을 에칭함으로써 형성될 수 있다.
도 18의 단면도(1800)에 도시된 바와 같이, 복수의 도전성 상호접속층(112)이 반도체 기판(102)의 전면(102f)을 따라 형성된 상호접속 유전체 구조물(110) 내에 형성된다. 일부 실시예에 있어서, 구리층과 같은 복수의 도전성 상호접속 층(112)은 다마신 공정(예를 들어, 단일 다마신 공정 또는 이중 다마신 공정)을 이용하여 형성될 수 있다. 다마신 공정은 반도체 기판(102)의 전면(102f) 위에 ILD 층을 형성하고, ILD 층을 에칭하여 비아 홀 및/또는 금속 트렌치를 형성하고, 비아 홀 및/또는 금속 트렌치를 도전성 재료로 충전함으로써 수행된다. 일부 실시예에 있어서, ILD 층은 물리 기상 증착 기술(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 증착될 수 있고, 도전성 재료는 성막 공정 및/또는 도금 공정(예를 들어, 전기 도금, 무전해 도금 등)을 이용하여 형성될 수 있다. 다양한 실시예에 있어서, 복수의 도전성 상호접속층(112)은 예를 들어 텅스텐, 구리 또는 알루미늄 구리를 포함할 수 있다.
도 19의 단면도(1900)에 도시된 바와 같이, 상호접속 유전체 구조물(110)은 캐리어 기판(1902)에 본딩되고, 후속하여 캐리어 기판(도 15의 1502)은 제거된다. 일부 실시예에 있어서, 본딩 공정은 유전체 구조물과 캐리어 기판(1902) 사이에 배치된 중간 본딩 산화물층(도시되지 않음)을 사용할 수 있다. 일부 실시예에 있어서, 본딩 공정은 융합 본딩 공정을 포함할 수 있다. 일부 실시예에서, 캐리어 기판(1902)은 실리콘 기판을 포함할 수 있다.
도 20의 단면도(2000)에 도시된 바와 같이, 복수의 컬러 필터(822a-822b)는 또한 유전체 재료층(806) 위에 형성된다. 일부 실시예에 있어서, 복수의 컬러 필터(822a-822b)는 컬러 필터층을 형성하고 컬러 필터층을 패터닝함으로써 형성될 수 있다. 컬러 필터층은 특정 범위의 파장을 갖는 복사선(예를 들어, 광)의 투과를 허용하면서 특정 범위를 벗어난 파장의 광을 차단하는 재료로 형성된다.
복수의 마이크로렌즈(824)가 복수의 컬러 필터(822a-822b) 위에 형성된다. 일부 실시예에 있어서, 복수의 마이크로렌즈(824)는 (예를 들어, 스핀-온 방법 또는 성막 공정에 의해) 복수의 컬러 필터 위에 마이크로- 렌즈 재료를 성막함으로써 형성될 수 있다. 만곡된 상부 표면을 갖는 마이크로렌즈 템플릿(도시되지 않음)이 마이크로렌즈 재료 위에 패터닝된다. 일부 실시예에 있어서, 마이크로렌즈 템플릿은 분포 노광량(distributing exposing light dose)을 사용하여 노광되고(예를 들어, 네거티브 포토레지스트에 대해서, 더 많은 광이 곡률의 하부에서 노출되고 더 적은 광이 곡률의 상부에서 노출됨), 둥근(rounding) 형상을 형성하도록 현상되고 베이크된 포토레지스트 재료를 포함할 수 있다. 이어서, 마이크로렌즈 템플릿에 따라 마이크로렌즈 재료를 선택적으로 에칭함으로써 다수의 마이크로 렌즈(824)가 형성된다.
도 21은 일부 실시예에 따른 반사 구조물을 포함하는 이미지 센서 집적 칩을 형성하는 방법(2100)의 일부 실시예의 흐름도를 예시한다.
방법(2100)은 일련의 동작들 또는 이벤트들로서 여기서 예시되고 설명되지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 제한적인 의미로서 해석되어서는 안된다고 인지될 것이다. 예를 들어, 일부 동작들은 본 명세서에서 도시 및/또는 설명된 것 이외의 다른 동작들 또는 이벤트들과 함께 상이한 순서로 및/또는 동시에 발생할 수 있다. 추가적으로, 여기서의 설명의 하나 이상의 양상들 또는 실시예들을 구현하기 위해 도시된 동작들 모두가 필요한 것은 아닐 수 있다. 또한, 여기서 도시된 동작들 중 하나 이상은 하나 이상의 별개의 동작들 및/또는 단계들로 수행될 수 있다.
2102에서, 복수의 리세스 및/또는 돌출부가 기판의 제 1 면 내에 형성된다. 일부 실시예에 있어서, 복수의 리세스 및/또는 돌출부는 패터닝된 마스킹층에 따라 기판의 제 1 면을 선택적으로 에칭함으로써 형성될 수 있다. 도 9 내지 도 10은 동작(2102)에 대응하는 일부 실시예의 단면도(900-1000)를 예시한다.
2104에서, 기판의 제 1 면 내에 복수의 트렌치가 형성된다. 일부 실시예에 있어서, 복수의 트렌치는 제 2 마스킹 층에 따라 기판의 제 1 면을 선택적으로 에칭함으로써 형성된다. 도 11은 동작(2104)에 대응하는 일부 실시예의 단면도(1100)를 예시한다.
2106에서, 반사방지층이 기판의 제 1 면 위에 형성된다. 일부 실시예에 있어서, 반사방지층은 또한 복수의 트렌치 내에 형성될 수 있다. 도 12는 동작(2106)에 대응하는 일부 실시예의 단면도(1200)를 예시한다.
2108에서, 유전체 재료층이 반사방지층 상에 형성된다. 도 13은 동작(2108)에 대응하는 일부 실시예의 단면도(1300)를 예시한다.
2110에서, 반사 요소는 복수의 트렌치 내에 형성된다. 도 14는 동작(2110)에 대응하는 일부 실시예의 단면도(1400)를 예시한다. 2112에서, 유전체 재료층은 복수의 트렌치 내부로부터 제거되어 복수의 트렌치 내에 공동을 형성한다. 2114에서, 하나 이상의 반사성 충전 재료가 공동 내에 형성된다.
2116에서, 유전체 재료층이 지지 기판에 결합된다. 도 15는 동작(2116)에 대응하는 일부 실시예의 단면도(1500)를 예시한다.
2118에서, 기판은 기판의 두께를 감소시키기 위해 박형화된다. 도 15는 동작(2118)에 대응하는 일부 실시예의 단면도(1500)를 예시한다.
2120에서, 복수의 함몰부 및/또는 트렌치가 기판의 제 2 면과 함께 형성된다. 도 16은 동작(2120)에 대응하는 일부 실시예의 단면도(1600)를 예시한다.
2122에서, 기판의 제 2 면을 따라 반사 구조물을 확립하기 위해, 복수의 함몰부 및/또는 트렌치가 유전체 재료로 충전된다. 도 17은 동작(2122)에 대응하는 일부 실시예의 단면도(1600)를 예시한다.
2124에서, 기판의 픽셀 영역 내에 광 감지 요소가 형성된다. 도 17은 동작(2124)에 대응하는 일부 실시예의 단면도(1700)를 예시한다.
2126에서, 하나 이상의 트랜지스터 게이트 구조물이 광 감지 요소 위의 기판의 제 2 면을 따라 형성된다. 도 17은 동작(2126)에 대응하는 일부 실시예의 단면도(1700)를 예시한다.
2128에서, 복수의 도전성 상호접속층이 기판의 제 2 면을 따라 유전체 구조물 내에 형성된다. 도 18은 동작(2128)에 대응하는 일부 실시예의 단면도(1800)를 예시한다.
2130에서, 유전체 구조물이 캐리어 기판에 결합되고 지지 기판은 제거된다. 도 19는 동작(2130)에 대응하는 일부 실시예의 단면도(1900)를 예시한다.
2132에서, 컬러 필터 및 마이크로렌즈가 흡수 강화 요소의 유전체 재료층 위에 형성된다. 도 20은 동작(2132)에 대응하는 일부 실시예의 단면도(2000)를 예시한다.
일부 실시예는 기판 내에 배열된 광 감지 요소를 포함하는 집적 칩에 관한 것이다. 흡수 강화 구조물이 기판의 후면을 따라 기판 내에 배열되고, 상호접속 구조물이 기판의 전면을 따라 배열되고 광 감지 요소에 의해 흡수 강화 구조물로부터 이격된다. 반사 구조물은 유전체 구조물 및 유전체 구조물과 짝을 이루어 맞물리는 복수의 반도체 필라(pillar)를 포함하고, 기판의 전면을 따라 배열되고, 광 감지 요소와 상호접속 구조물 사이에서 이격된다. 복수의 반도체 필러 및 유전체 구조물은 총괄적으로, 흡수 강화 구조물을 통과하고 광 감지 요소를 통과한 입사광을, 입사광이 상호접속 구조물에 부딪치기 전에, 다시 광 감지 요소를 향하여 반사시키도록 구성된다.
일부 실시예는 제 1 면 및 제 2 면을 갖는 반도체 기판을 포함하는 집적 칩에 관한 것이다. 복수의 픽셀 영역이 기판 내의 어레이에 배열된다. 각 픽셀 영역은 기판의 제 1 면과 기판의 제 2 면 사이에 배치된 광 감지 요소를 포함한다. 흡수 강화 구조물이 기판의 제 1 면을 따라 광 감지 요소 위에 배열된다. 흡수 강화 구조물은 기판의 제 1 면으로부터 외측으로 연장되는 복수의 돌출부를 포함한다. 트렌치 격리 구조물이 기판의 제 2 면 상에 배치되고, 광 감지 요소 둘레를 둘러싼다. 반사 구조물은 광 감지 요소 아래의 기판의 제 2 면을 따라 배열된다. 반사 구조물은 트렌치 격리 구조물에 의해 둘레가 둘러싸이고, 흡수 강화 구조물을 통과하고 광 감지 요소를 통과한 입사광을 다시 광 감지 요소를 향하여 반사시키도록 구성된 복수의 반도체 필라를 포함한다.
일부 실시예는 전면 및 후면을 갖는 반도체 기판을 포함한 집적 칩에 관한 것이다. 광 감지 소자는 전면과 후면 사이에서 기판 내에 배열되고, 흡수 강화 구조물이 기판의 후면을 따라 복수의 돌출부를 포함한다. 컬러 필터 요소가 흡수 강화 구조물 위에 배치되고, 마이크로렌즈가 컬러 필터 요소 위에 배치된다. 상호접속 구조물이 기판의 전면을 따라 배치된다. 상호접속 구조물은 광 감지 요소에 의해 흡수 강화 구조물로부터 분리된다. 반사 구조물은 기판의 전면을 따라 배열되고, 광 감지 요소와 상호접속 구조물 사이에서 이격된다. 반사 구조물은 기판의 전면으로부터 연장되고, 기판의 전면을 따라 유전체 구조물 내의 대응하는 함몰부와 짝을 이루어 맞물리는 복수의 반도체 필라를 포함한다. 복수의 필라는 총괄적으로, 흡수 강화 구조물을 통과하고 광 감지 요소를 통과한 입사광을 다시 광 감지 요소를 향하여 반사시키도록 구성된다.
일부 실시예는 이미지 센서 집적 칩을 형성하는 방법에 관한 것이다. 이 방법에서, 기판의 제 1 면을 따라 복수의 돌출부를 형성하기 위해 기판의 제 1 면 상에 제 1 에칭 공정이 수행된다. 돌출부와 맞물리고 기판의 제 1 면을 따라 흡수 강화 구조물을 확립기 위해 제 1 유전체 재료가 형성된다. 기판의 제 2 면을 따라 복수의 반도체 필라를 정의하기 위해 기판의 제 2 면 상에 제 2 에칭 공정이 수행된다. 기판의 굴절률과는 상이한 굴절률을 가지는 재료가, 복수의 반도체 필라를 둘러싸서 반사 구조물을 확립하도록 형성된다. 기판의 제 1 면과 기판의 제 2 면 사이에서 기판 내에 광 감지 요소가 형성된다.
일부 실시예는 이미지 센서 집적 칩을 형성하는 방법에 관한 것이다. 이 방법에서, 반도체 기판의 전면과 반도체 기판의 후면 사이에서 반도체 기판 내에 광 감지 요소가 형성된다. 반도체 기판의 전면의 함몰된 부분으로부터 외측으로 연장되는 복수의 반도체 필라를 남기도록 반도체 기판의 전면 상에 제 1 에칭 공정이 수행된다. 복수의 반도체 필라를 둘러쌈으로써 반사 구조물을 확립하기 위해 반도체 기판의 전면의 함몰된 부분을 따라, 반도체 기판의 굴절률과는 상이한 굴절률을 갖는 제 1 유전체 재료가 형성된다. 제 1 유전체 재료의 표면은 평탄화된다. 제 1 유전체 재료의 평탄화된 표면을 따라 상호접속 구조물이 형성된다. 상호접속 구조물은 상호접속 유전체 구조물 내에 배치된 복수의 금속 라인을 포함한다. 반도체 기판의 후면을 따라 컬러 필터 요소가 형성된다. 컬러 필터 요소에 인접하여 마이크로렌즈 구조물이 형성된다. 마이크로렌즈 구조물은 컬러 필터 요소에 의해 반사 구조물로부터 이격된다.
일부 실시예는 제 1 면 및 제 2 면을 갖는 반도체 기판을 포함하는 집적 칩에 관한 것이다. 광 감지 요소가 제 1 면과 제 2 면 사이에서 기판 내에 배열되고, 컬러 필터 요소 또는 마이크로렌즈가 제 1 면 위에 배치된다. 광 감지 요소가 컬러 필터 요소 또는 마이크로렌즈로부터 반사 구조물을 분리시키도록 반사 구조물이 기판의 제 2 면을 따라 배열된다. 반사 구조물은 기판의 제 2 면으로부터 연장되고, 기판의 제 2 면을 따라 유전체 구조물 내의 대응하는 함몰부와 짝을 이루어 맞물리는 복수의 반도체 필라를 포함한다. 복수의 필라는 컬러 필터 요소 또는 마이크로렌즈를 통과하고 광 감지 요소를 통과한 입사광을 다시 광 감지 요소를 향하여 반사시키도록 구성된다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 집적 칩에 있어서,
기판 내에 배열된 광 감지 요소;
상기 기판의 후면(back-side)을 따라 상기 기판 내에 배열된 흡수 강화 구조물;
상기 기판의 전면(front-side)을 따라 배열되고, 상기 광 감지 요소에 의해 상기 흡수 강화 구조물로부터 이격된 상호접속 구조물; 및
유전체 구조물 및 상기 유전체 구조물과 짝을 이루어 맞물리는 복수의 반도체 필라(pillar)를 포함하는 반사 구조물
를 포함하고,
상기 유전체 구조물 및 상기 반도체 필라는 상기 기판의 전면을 따라 배열되고, 상기 광 감지 요소와 상기 상호접속 구조물 사이에서 이격되어 있고,
상기 복수의 반도체 필라 및 상기 유전체 구조물은 총괄적으로, 상기 흡수 강화 구조물을 통과하고 상기 광 감지 요소를 통과한 입사광을, 상기 입사광이 상기 상호접속 구조물에 부딪치기 전에, 다시 상기 광 감지 요소를 향하여 반사시키도록 구성되는 것인, 집적 칩.
실시예 2. 실시예 1에 있어서, 상기 복수의 반도체 필라는 각각 원뿔, 원뿔대, 각뿔, 각뿔대, 원통, 정육면체 또는 박스(box) 형태인 것인, 집적 칩.
실시예 3. 실시예 1에 있어서, 상기 복수의 반도체 필라는 위에서 볼 때 원형, 사각형 또는 둥근 모서리를 갖는 사각형 유사형(square-like)인 것인 집적 칩.
실시예 4. 실시예 1에 있어서, 상기 흡수 강화 구조물은 인접한 돌출부 사이에 복수의 함몰부를 정의하는 복수의 돌출부를 포함하는 비평면 표면을 포함하는 것인 집적 칩.
실시예 5. 실시예 4에 있어서, 상기 복수의 돌출부 각각은 원뿔형 또는 각뿔형이고, 상기 복수의 반도체 필라 각각은 원뿔대형 또는 각뿔대형인 것인 집적 칩.
실시예 6. 실시예 1에 있어서, 상기 복수의 반도체 필라 중 제 1 반도체 필라 및 제 2 반도체 필라는 서로에 가장 근접한 이웃이고, 각각은 그들 각자의 외측벽 사이에서 측정되는 대응하는 반도체 필라 폭을 갖는 것인 적 칩.
실시예 7. 실시예 6에 있어서, 상기 제 1 반도체 필라 및 상기 제 2 반도체 필라는 트렌치 간격만큼 이격되고, 상기 제 1 반도체 필라와 상기 제 2 반도체 필라 사이의 상기 트렌치 간격은 상기 광 감지 요소의 아래의 모든 가장 근접한 이웃 반도체 필라에 대한 트렌치 간격과 동일한 것인 집적 칩.
실시예 8. 실시예 7에 있어서, 상기 반도체 필라 폭은 상기 트렌치 간격보다 대략 2배 큰 것인 집적 칩.
실시예 9. 실시예 1에 있어서, 상기 반도체 필라 및 함몰부가 서로에 대해 반전되고, 일치하는(congruous) 단면을 가지도록, 상기 기판의 전면에서 측정되는 반도체 필라의 단면 폭은 함몰부의 최하부 표면의 단면 폭과 동등한 것인 집적 칩.
실시예 10. 이미지 센서 집적 칩을 형성하는 방법에 있어서,
기판의 제 1 면을 따라 복수의 돌출부를 형성하기 위해 상기 기판의 상기 제 1 면 상에 제 1 에칭 공정을 수행하는 단계;
상기 돌출부와 맞물리고 상기 기판의 상기 제 1 면을 따라 흡수 강화 구조물을 확립하도록 제 1 유전체 재료를 형성하는 단계;
상기 기판의 제 2 면을 따라 복수의 반도체 필라를 정의하기 위해 상기 기판의 상기 제 2 면 상에 제 2 에칭 공정을 수행하는 단계;
상기 기판의 굴절률과는 상이한 굴절률을 가지며, 상기 복수의 반도체 필라를 둘러싸서 반사 구조물을 확립하는 재료를 형성하는 단계; 및
상기 기판의 상기 제 1 면과 상기 기판의 상기 제 2 면 사이에서 상기 기판 내에 광 감지 요소를 형성하는 단계를 포함하는 이미지 센서 집적 칩 형성 방법.
실시예 11. 실시예 10에 있어서, 상기 재료를 형성하는 단계는 상기 반사 구조물을 확립하기 위해 상기 복수의 필라의 측벽과 접촉하도록 제 2 유전체 재료를 성막 또는 성장시키는 단계를 포함하는 것인 집적 칩 형성 방법.
실시예 12. 실시예 11에 있어서,
상기 제 2 유전체 재료의 표면을 평탄화하는 단계; 및
상기 제 2 유전체 재료의 평탄화된 표면을 따라 상호접속 구조물 - 상기 상호접속 구조물은 상호접속 유전체 구조물 내에 배열된 복수의 금속 라인을 포함함 - 을 형성하는 단계
를 더 포함하는 것인 집적 칩 형성 방법.
실시예 13. 실시예 10에 있어서,
상기 복수의 돌출부의 측벽을 라이닝하는 반사방지 코팅을 형성하는 단계
를 더 포함하는 것인 집적 칩 형성 방법.
실시예 14. 실시예 10에 있어서,
상기 흡수 강화 구조물 위에 컬러 필터 요소를 형성하는 단계; 및
상기 컬러 필터 요소 위에 마이크로렌즈 구조물을 형성하는 단계
를 더 포함하는 것인 집적 칩 형성 방법.
실시예 15. 실시예 10에 있어서, 상기 복수의 돌출부 각각은 원뿔형 또는 각뿔형이고, 상기 복수의 반도체 필라 각각은 원뿔대형 또는 각뿔대형인 것인 집적 칩 형성 방법.
실시예 16. 이미지 센서 집적 칩을 형성하는 방법에 있어서,
상기 반도체 기판의 전면(front-side)과 상기 반도체 기판의 후면(back-side) 사이에서 반도체 기판 내에 광 감지 요소를 형성하는 단계;
상기 반도체 기판의 전면의 함몰된 부분으로부터 외측으로 연장되는 복수의 반도체 필라(pillar)를 남기도록 상기 반도체 기판의 전면 상에 제 1 에칭 공정을 수행하는 단계;
상기 복수의 반도체 필라를 둘러쌈으로써 반사 구조물을 확립하기 위해 상기 반도체 기판의 전면의 함몰된 부분을 따라, 상기 반도체 기판의 굴절률과는 상이한 굴절률을 갖는 제 1 유전체 재료를 형성하는 단계;
상기 제 1 유전체 재료의 표면을 평탄화하는 단계;
상기 제 2 유전체 재료의 평탄화된 표면을 따라 상호접속 구조물 - 상기 상호접속 구조물은 상호접속 유전체 구조물 내에 배열된 복수의 금속 라인을 포함함 - 을 형성하는 단계;
상기 반도체 기판의 후면을 따라 컬러 필터 요소를 형성하는 단계; 및
상기 컬러 필터 요소에 인접하여 마이크로렌즈 구조물 - 상기 마이크로렌즈 구조물은 상기 컬러 필터 요소에 의해 상기 반사 구조물로부터 이격되어 있음 - 를 형성하는 단계
를 포함하는 이미지 센서 집적 칩 형성 방법.
실시예 17. 실시예 16에 있어서,
상기 컬러 필터 요소 및 상기 마이크로렌즈 구조물을 형성하기 전에, 상기 반도체 기판의 후면을 따라 복수의 돌출부를 정의하기 위해 상기 반도체 기판의 후면 상에 제 2 에칭 공정을 수행하는 단계; 및
상기 복수의 돌출부와 맞물리고 상기 반도체 기판의 후면을 따라 흡수 강화 구조물을 확립하기 위해 제 2 유전체 재료를 형성하는 단계
를 더 포함하는 집적 칩 형성 방법.
실시예 18. 실시예 17에 있어서,
트렌치 구조물의 내측벽 및 하부 표면을 라이닝하고 복수의 돌출부를 라이닝하는 반사방지 코팅을 형성하는 단계
를 더 포함하는 집적 칩 형성 방법.
실시예 19. 실시예 17에 있어서, 상기 복수의 돌출부 각각은 원뿔형 또는 각뿔형이고, 상기 복수의 반도체 필라 각각은 원뿔대형 또는 각뿔대형인 것인 집적 칩 형성 방법.
실시예 20. 실시예 16에 있어서, 상기 반도체 필라 각각은 위에서 볼 때 원형이거나 둥근 모서리를 가지며, 서로에 대해 동등한 단면 폭을 보이고, 상기 반도체 필라의 가장 근접한 이웃은 이웃하는 측벽들 사이에 동등한 간격을 보이는 것인 집적 칩 형성 방법.

Claims (10)

  1. 복수의 픽셀을 포함하는 집적 칩에 있어서,
    기판 내에 배열된 광 감지 요소;
    상기 기판의 후면(back-side)을 따라 상기 기판 내에 배열된 흡수 강화 구조물;
    상기 기판의 전면(front-side)을 따라 배열되고, 상기 광 감지 요소에 의해 상기 흡수 강화 구조물로부터 이격된 상호접속 구조물; 및
    유전체 구조물 및 상기 유전체 구조물과 짝을 이루어 맞물리는 복수의 반도체 필라(pillar)를 포함하는 반사 구조물
    를 포함하고,
    상기 유전체 구조물 및 상기 반도체 필라는 상기 기판의 전면을 따라 배열되고, 상기 광 감지 요소와 상기 상호접속 구조물 사이에서 이격되어 있고,
    상기 복수의 반도체 필라 및 상기 유전체 구조물은 총괄적으로, 상기 흡수 강화 구조물을 통과하고 상기 광 감지 요소를 통과한 입사광을, 상기 입사광이 상기 상호접속 구조물에 부딪치기 전에, 다시 상기 광 감지 요소를 향하여 반사시키도록 구성되며,
    상기 복수의 픽셀 중 적어도 하나의 픽셀에 대해서, 상기 복수의 반도체 필라는 제1 조건 하에서 배열되는 제1 서브세트의 반도체 필라와, 제2 조건 하에서 배열되는 제2 서브세트의 반도체 필라를 포함하는 것인, 집적 칩.
  2. 제 1 항에 있어서, 상기 복수의 반도체 필라는 각각 원뿔, 원뿔대, 각뿔, 각뿔대, 원통, 정육면체 또는 박스(box)의 형상인 것인, 집적 칩.
  3. 제 1 항에 있어서, 상기 복수의 반도체 필라는 위에서 볼 때 원형, 사각형, 또는 둥근 모서리를 갖는 사각형 유사형(square-like)인 것인 집적 칩.
  4. 제 1 항에 있어서, 상기 흡수 강화 구조물은 인접한 돌출부 사이에 복수의 함몰부를 정의하는 복수의 돌출부를 포함하는 비평면 표면을 포함하는 것인 집적 칩.
  5. 제 4 항에 있어서, 상기 복수의 돌출부 각각은 원뿔형 또는 각뿔형이고, 상기 복수의 반도체 필라 각각은 원뿔대형 또는 각뿔대형인 것인 집적 칩.
  6. 제 1 항에 있어서, 상기 복수의 반도체 필라 중 제 1 반도체 필라 및 제 2 반도체 필라는 서로에 가장 근접한 이웃이고, 각각은 그들 각자의 외측벽 사이에서 측정되는 대응하는 반도체 필라 폭을 갖는 것인 집적 칩.
  7. 제 6 항에 있어서, 상기 제 1 반도체 필라 및 상기 제 2 반도체 필라는 트렌치 간격만큼 이격되고, 상기 제 1 반도체 필라와 상기 제 2 반도체 필라 사이의 상기 트렌치 간격은 상기 광 감지 요소의 아래의 모든 가장 근접한 이웃 반도체 필라에 대한 트렌치 간격과 동일한 것인 집적 칩.
  8. 제 1 항에 있어서, 상기 반도체 필라 및 함몰부가 서로에 대해 반전되고, 일치하는(congruous) 단면을 가지도록, 상기 기판의 전면에서 측정되는 반도체 필라의 단면 폭은 함몰부의 최하부 표면의 단면 폭과 동등한 것인 집적 칩.
  9. 이미지 센서 집적 칩을 형성하는 방법에 있어서,
    기판의 제 1 면을 따라 복수의 돌출부를 형성하기 위해 상기 기판의 상기 제 1 면 상에 제 1 에칭 공정을 수행하는 단계;
    상기 돌출부와 맞물리고 상기 기판의 상기 제 1 면을 따라 흡수 강화 구조물을 확립하도록 제 1 유전체 재료를 형성하는 단계;
    상기 기판의 제 2 면을 따라 복수의 반도체 필라를 정의하기 위해 상기 기판의 상기 제 2 면 상에 제 2 에칭 공정을 수행하는 단계로서, 상기 복수의 반도체 필라는 제1 그룹의 반도체 필라들과 제2 그룹의 반도체 필라들을 포함하고, 상기 제1 그룹의 반도체 필라들은 반도체 필라의 제1의 폭과 길이 및 간격에 대한 조합을 가지며, 상기 제2 그룹의 반도체 필라들은 반도체 필라의 제2의 폭과 길이 및 간격에 대한 조합을 가지며, 상기 제1 그룹의 반도체 필라들에 속하는 반도체 필라들은 상기 제2 그룹의 반도체 필라들에 속하는 반도체 필라들 사이에 배열된 것인, 상기 제 2 에칭 공정을 수행하는 단계;
    상기 기판의 굴절률과는 상이한 굴절률을 가지며, 상기 복수의 반도체 필라를 둘러싸서 반사 구조물을 확립하는 재료를 형성하는 단계; 및
    상기 기판의 상기 제 1 면과 상기 기판의 상기 제 2 면 사이에서 상기 기판 내에 광 감지 요소를 형성하는 단계
    를 포함하는 이미지 센서 집적 칩 형성 방법.
  10. 복수의 픽셀을 포함하는 이미지 센서 집적 칩을 형성하는 방법에 있어서,
    반도체 기판의 전면(front-side)과 상기 반도체 기판의 후면(back-side) 사이에서 상기 반도체 기판 내에 광 감지 요소를 형성하는 단계;
    상기 반도체 기판의 전면의 함몰된 부분으로부터 외측으로 연장되는 복수의 반도체 필라(pillar)를 남기도록 상기 반도체 기판의 전면 상에 제 1 에칭 공정을 수행하는 단계;
    상기 복수의 반도체 필라를 둘러쌈으로써 반사 구조물을 확립하기 위해 상기 반도체 기판의 전면의 함몰된 부분을 따라, 상기 반도체 기판의 굴절률과는 상이한 굴절률을 갖는 제 1 유전체 재료를 형성하는 단계;
    상기 제 1 유전체 재료의 표면을 평탄화하는 단계;
    상기 제 1 유전체 재료의 평탄화된 표면을 따라 상호접속 구조물 - 상기 상호접속 구조물은 상호접속 유전체 구조물 내에 배열된 복수의 금속 라인을 포함함 - 을 형성하는 단계;
    상기 반도체 기판의 후면을 따라 컬러 필터 요소를 형성하는 단계; 및
    상기 컬러 필터 요소에 인접하여 마이크로렌즈 구조물 - 상기 마이크로렌즈 구조물은 상기 컬러 필터 요소에 의해 상기 반사 구조물로부터 이격되어 있음 - 를 형성하는 단계
    를 포함하고,
    상기 복수의 픽셀 중 적어도 하나의 픽셀에 대해서, 상기 복수의 반도체 필라는 제1 서브세트와 제2 서브세트를 포함하며, 상기 제1 서브세트에 속하는 복수의 반도체 필라의 배열 구조는 상기 제2 서브세트에 속하는 복수의 반도체 필라의 배열 구조와 상이한 것인 이미지 센서 집적 칩 형성 방법.
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