KR20230152451A - 멀티 비트 셀을 포함하는 메모리 장치 및 그의 동작 방법 - Google Patents

멀티 비트 셀을 포함하는 메모리 장치 및 그의 동작 방법 Download PDF

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Abstract

복수의 멀티-비트 셀들을 포함하는 메모리 셀 어레이를 포함하고, 상기 복수의 멀티-비트 셀들 각각은, 컬럼 선택 라인에 공통으로 연결되고, 복수의 기입 워드 라인들에 각각 연결되고, 복수의 독출 워드 라인들에 각각 연결된, 복수의 비트 셀들; 및 기입될 비트에 대응하는 제1 신호를 상기 복수의 비트 셀들에 제공하도록 구성된 입력 회로를 포함하고, 상기 복수의 비트 셀들 각각은, 활성화된 기입 워드 라인에 응답하여 상기 제1 신호를 래치하고, 활성화된 컬럼 선택 라인에 응답하여 래치를 인에이블하도록 구성된 래치 회로; 및 활성화된 독출 워드 라인에 응답하여 상기 래치 회로에 저장된 비트에 대응하는 제2 신호를 비트 라인으로 출력하도록 구성된 독출 회로;를 포함할 수 있다.

Description

멀티 비트 셀을 포함하는 메모리 장치 및 그의 동작 방법{MEMORY DEVICE INCLUDING MULTI-BIT CELL AND METHOD OF OPERATING THE SAME}
본 개시의 기술적 사상은 멀티 비트 셀을 포함하는 메모리 장치 및 그의 동작 방법에 관한 것이다.
휘발성 메모리 소자로는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory)등을 포함할 수 있다. 예를 들면, SRAM은 6개 혹은 8개의 트랜지스터로 구현되는 6T 혹은 8T 구조의 셀을 포함할 수 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 반 선택 문제(Half-selected problem)을 개선할 수 있는 멀티 비트 셀의 구조를 제안하고자 한다.
상기 기술적 과제를 달성하기 위한 본 개시의 기술적 사상에 따른 메모리 장치가 개시된다.
상기 장치는, 수의 멀티 비트 셀들을 포함하는 메모리 셀 어레이를 포함하고, 상기 복수의 멀티 비트 셀들 각각은, 컬럼 선택 라인에 공통으로 연결되고, 복수의 기입 워드 라인들에 각각 연결되고, 복수의 독출 워드 라인들에 각각 연결된, 복수의 비트 셀들; 및 기입될 비트에 대응하는 제1 신호를 상기 복수의 비트 셀들에 제공하도록 구성된 입력 회로를 포함하고, 상기 복수의 비트 셀들 각각은, 활성화된 기입 워드 라인에 응답하여 상기 제1 신호를 래치하고, 활성화된 컬럼 선택 라인에 응답하여 래치를 인에이블하도록 구성된 래치 회로; 및 활성화된 독출 워드 라인에 응답하여 상기 래치 회로에 저장된 비트에 대응하는 제2 신호를 비트 라인으로 출력하도록 구성된 독출 회로;를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 기술적 사상에 따른 메모리 장치가 개시된다.
복수의 멀티 비트 셀들을 포함하는 메모리 셀 어레이;를 포함하고, 상기 멀티 비트 셀 각각은, 입력 회로; 및 상기 입력 회로의 출력단에 연결되는 복수의 비트 셀들;을 포함하며, 상기 비트 셀은, 상기 입력 회로의 출력단에 연결되는 제1 전송 게이트; 데이터를 저장 가능한 제1 인버터; 및 제2 인버터;를 포함하는 인버터 래치 회로; 상기 제1 전송 게이트와, 상기 제2 인버터의 출력단 사이에 연결되는 제2 전송 게이트; 및 상기 제1 인버터의 입력단과, 상기 제2 인버터의 출력단 사이에 연결되는 제3 전송 게이트;를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 기술적 사상에 따른 메모리 장치의 동작 방법이 개시된다.
기입 워드 라인 및 컬럼 선택 라인에 연결되는 복수의 멀티 비트 셀들을 포함하는 메모리 장치의 동작 방법에 있어서, 활성화된 상기 기입 워드 라인에 응답하여 상기 멀티 비트 셀에 포함된 제1 전송 게이트를 온 하는 단계; 활성화된 상기 컬럼 선택 라인에 응답하여 상기 멀티 비트 셀에 포함된 제3 전송 게이트를 오프 시키는 단계; 및 상기 멀티 비트 셀에 인가되는 데이터 입력 신호를 활성화 하는 단계;를 포함할 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치에 따르면, 반 선택 문제(Half-selected problem)을 개선할 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치에 따르면, 하나의 비트 당 사용되는 소자 수를 최적화 할 수 있으며, 컬럼 선택 신호와 데이터 입력 신호를 분리하여 동작시킬 수 있다.
본 개시의 예시적 실시 예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 본 개시의 예시적 실시 예들에 대한 기재로부터 본 개시의 예시적 실시 예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시 예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시 예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 일 예시에 따른 메모리 장치의 블록도이다.
도 2는 본 개시의 일 예시에 따른 멀티 비트 셀의 블록도이다.
도 3a는 본 개시의 일 예시에 따른 4-비트 셀의 회로도이다.
도 3b는 도 3a의 4-비트 셀 중 하나의 비트를 도시한 회로도이다.
도 3c는 본 개시의 일 예시에 따른 메모리 장치의 기입 모드에서의 진리표를 도시한다.
도 3d는 본 개시의 일 예시에 따른 메모리 장치의 독출 모드에서의 진리표를 도시한다.
도 3e 내지 도 3k는 본 개시의 일 예시에 따른 메모리 장치에서의 다양한 동작에서의 데이터의 경로를 설명하기 위한 도면이다.
도 4a는 본 개시의 일 예시에 따른 멀티 비트 셀의 회로도이다.
도 4b는 도 4a의 일 예시에 따른 멀티 비트 셀의 연결 관계를 설명하기 위한 블록도이다.
도 5a는 본 개시의 일 예시에 따른 멀티 비트 셀의 회로도이다.
도 5b는 도 5a의 일 예시에 따른 멀티 비트 셀의 연결 관계를 설명하기 위한 블록도이다.
도 6a는 본 개시의 일 예시에 따른 멀티 비트 셀의 회로도이다.
도 6b는 도 6a의 일 예시에 따른 멀티 비트 셀의 연결 관계를 설명하기 위한 블록도이다.
도 7a는 본 개시의 일 예시에 따른 기입 드라이버의 구조이다.
도 7b는 본 개시의 일 예시에 따른 기입 드라이버의 진리표이다.
도 8은 본 개시의 일 예시에 따른 메모리 장치의 동작과 관련된 신호들의 타이밍도이다.
도 9는 본 개시의 일 예시에 따른 메모리 장치의 동작 방법의 순서도이다.
도 10은 본 개시의 일 예시에 따른 시스템-온 칩의 블록도이다.
이하, 본 개시의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다.
도 1은 본 개시의 일 실시 예에 따른 메모리 장치의 블록도이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼(130) 및 제어 로직(140)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 멀티 비트 셀(111)(Multi Bit Cell)들을 포함할 수 있다. 복수의 멀티 비트 셀(111)들은, 복수의 차동 기입 워드 라인들(WWL, WWLB), 복수의 차동 독출 워드 라인들(RWL, RWLB), 복수의 데이터 입력 라인들(D1B, D0), 복수의 차동 컬럼 선택 라인들(CS, CSB), 복수의 독출 비트 라인들(RBL)과 연결될 수 있다.
여기서, 복수의 차동 기입 워드 라인들 각각은 기입 워드 라인들(WWL[n-1:0])과 상보(Complementary) 기입 워드 라인들(WWLB[n-1:0])의 쌍으로 구성될 수 있다. 복수의 차동 독출 워드 라인들 각각은 독출 워드 라인들(RWL[n-1:0])과 상보 독출 워드 라인들(RWLB[n-1:0])의 쌍으로 구성될 수 있다. 복수의 차동 컬럼 선택 라인들 각각은 컬럼 선택 라인(CS[m-1])과 상보적 컬럼 선택 라인으로 구성되는 컬럼 선택 라인(CSB[m-1])의 쌍으로 구성될 수 있다. 이 때, n과 m은 2 이상의 자연수일 수 있다. 멀티 비트 셀(111)과 기입 워드 라인의 쌍들(WWL[n-1:n-4], WWLB[n-1:n-4]), 독출 워드 라인의 쌍들(RWL[n-1:n-4], RWLB[n-1:n-4]), 컬럼 선택 라인의 쌍들(CS[m-1], CSB[m-1]) 및 데이터 입력 라인(D1B, D0)과의 구체적인 연결관계에 대해서는, 도 3a 내지 도 3b를 통해 후술하도록 한다.
멀티 비트 셀(111)은 기입 워드 라인(WWL)과 독출 워드 라인(RWL), 컬럼 선택 라인(CS)의 신호들에 의해 동작될 수 있다. 멀티 비트 셀(111)은 데이터 입력 라인(D1B, D0)의 신호에 의해 데이터를 입력 받을 수 있다. 멀티 비트 셀(111)은 독출 비트 라인(RBL)으로 해당 멀티 비트 셀에 저장된 데이터를 출력할 수 있다. 멀티 비트 셀(111)은 복수의 비트 셀들(미도시)을 포함할 수 있다. 멀티 비트 셀(111)은 컬럼 선택 신호와, 데이터 입력 신호가 분리되어 입력될 수 있어 반 선택 문제에 유리할 수 있다. 멀티 비트 셀(111)의 구체적인 구조 및 동작 원리에 대해서는, 도 3a 내지 도 3k를 통해 후술한다.
로우 디코더(120)는 로우 어드레스를 디코딩하고, 디코딩 결과에 따라 복수의 기입 워드 라인들(WWL, WWLB, RWL, RWLB) 중에서 어느 하나의 워드 라인을 선택할 수 있다. 기입 동작시 로우 디코더(120)는 로우 어드레스에 의해서 선택된 어느 하나의 워드 라인에 워드 라인 전압을 하이 레벨 'H'로 공급할 수 있다. 그리고 로우 디코더(120)는 로우 어드레스에 의해서 비선택된 워드 라인들에는 워드 라인 전압을 로우 레벨 'L'로 공급할 수 있다.
페이지 버퍼(130)는 열 어드레스를 디코딩하고, 디코딩 결과에 따라 복수의 멀티 비트 셀들 중에서 적어도 어느 하나를 선택할 수 있다. 페이지 버퍼(130)는 기입 동작시 제어 로직(140)의 제어에 따라 입력된 외부의 데이터 신호(D)를 메모리 셀 어레이(110)의 선택된 멀티 비트 셀들에 인가할 수 있다. 페이지 버퍼(130)는 메모리 셀 어레이(110)에 기입될 데이터에 대응하는 신호를 데이터 입력 라인(D0, D1B)을 통해 출력할 수 있다. 페이지 버퍼(130)는 기입 드라이버(131) 및 출력 버퍼(132)를 포함할 수 있다. 기입 드라이버(131)는 기입 동작 시 멀티 비트 셀(111)의 컬럼 방향으로 연장되는 라인인 데이터 입력 라인으로 기입 데이터에 대응하는 신호를 제공할 수 있다. 기입 드라이버(131)의 구체적인 구조에 대한 일 예시는 도 7a에서 후술한다. 출력 버퍼(132)는 멀티 비트 셀(111)로부터 출력된 데이터를 저장할 수 있다.
제어 로직(140)은 외부로부터 입력되는 명령어(CMD), 어드레스(ADDR), 제어 신호(CTR) 등에 기초하여 메모리 장치(100)의 동작을 전반적으로 제어할 수 있다. 기입 동작 시, 제어 로직(140)은 페이지 버퍼(130)를 비롯한 다양한 주변 회로들(미도시)을 제어하여 선택된 비트 셀에 데이터를 기입할 수 있다. 제어 로직(140)은 메모리 인터페이스 회로(미도시)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직(140)은 전압 제어 신호, 로우 어드레스, 및 컬럼 어드레스 등을 출력할 수 있다.
도 2는 본 개시의 일 예시에 따른 멀티 비트 셀(111)의 블록도이다.
도 2를 참조하면, 멀티 비트 셀(111)은 입력 회로(1111) 및 복수의 비트 셀들(1112, 1113)을 포함할 수 있다. 도 2에 따르면, 하나의 멀티 비트 셀(111)은 하나의 입력 회로(1111)를 포함할 수 있다. 하나의 멀티 비트 셀(111)에 포함되는 비트 셀들(1112, 1113)의 개수는 짝수 개일 수 있다. 일 예시에 따르면, 하나의 멀티 비트 셀(111)에 포함되는 비트 셀들은 4개일 수 있다. 후술할 예시들에 따르면 하나의 멀티 비트 셀(111)에 포함되는 비트 셀들의 개수가 2개 혹은 4개인 예시가 도시 되나, 멀티 비트 셀(111)이 포함할 수 있는 비트 셀들의 개수는 이에 한정되지 아니한다.
도 2를 참조하면, 비트 셀(1112, 1113)은 각각 래치 회로(1112a, 1113a)와 독출 회로(1112b, 1113b)를 포함할 수 있다.
비트 셀(1112)에 포함된 래치 회로(1112a)와 독출 회로(1112b)는 서로 연결될 수 있다. 복수의 비트 셀들(1112, 1113)은 하나의 입력 회로(1111)를 공유할 수 있다. 멀티 비트 셀(111) 내의 입력 회로(1111)는 복수 개의 비트 셀(1112, 1113) 모두와 연결될 수 있다. 멀티 비트 셀(111) 내의 입력 회로(1111)는 복수 개의 비트 셀들(1112, 1113)로 동일한 데이터 입력 신호를 인가할 수 있다.
일 예시에 따르면, 래치 회로(1112a)는 활성화된 기입 워드 라인에 응답하여 데이터 입력 신호를 래치할 수 있다. 일 예시에 따르면, 래치 회로(1112a)는 활성화된 컬럼 선택 라인에 응답하여 래치를 인에이블 할 수 있다. 독출 회로(1112b)는 활성화된 독출 워드 라인에 응답하여 래치 회로(1112a)에 저장된 비트에 대응하는 독출 비트 신호를 출력할 수 있다.
도 2의 입력 회로(1111), 래치 회로(1112a, 1113a) 및 독출 회로(1112b, 1113b)의 구체적인 구성에 대해서는 이하의 도 3a의 회로도를 참조하여 보다 상세히 설명하도록 한다.
이하에서는, 본 개시에 따른 멀티 비트 셀이 포함하는 복수의 비트 셀들의 개수에 따라 멀티 비트 셀을 n-비트 셀로 표현한다. 일 예시에 따르면, 멀티 비트 셀이 4개의 비트 셀들을 포함하는 경우, 4-비트 셀이라고 표시한다. 일 예시에 따르면 2개의 비트 셀들을 포함하는 경우, 2-비트 셀이라고 표시한다. 또한, 14.5T의 표현은, 멀티 비트 셀이 포함하는 복수의 비트 셀 중 하나의 비트 셀이 포함하는 트랜지스터의 개수가 14.5개임을 의미할 수 있다.
본 개시에 따르면, 반 선택 문제(half selection issue)를 방지할 수 있는 메모리 장치(100)가 개시될 수 있다. 본 개시에 따르면, 멀티 비트 셀(111)에 포함되는 복수의 비트 셀들 중, 1개의 비트 당 사용되는 CMOS 소자 개수를 최소화하여 저 면적을 구현할 수 있다. 본 개시에 따른 메모리 장치(100)는 컬럼 선택 라인(CS/CSB)의 신호로 컬럼 선택 동작을 수행할 수 있으며 데이터 입력 라인(D1B, D0)의 신호는 데이터 전달만을 담당하도록 기입 드라이버를 구성할 수 있다.
도 3a는 본 개시의 일 예시에 따른 4-비트 셀의 회로도이다.
도 3a를 참조하면, 본 개시의 일 예시에 따른 14.5T 메모리 셀이 개시된다. 도 3a를 참조하면, 4개의 서로 다른 비트 셀들(1112, 1113, 1114, 1115)이 입력 회로(1111)를 노드 a를 통해 서로 공유하는 멀티 비트 셀(111)이 개시된다. 도 3a를 참조하면, 4개의 서로 다른 비트 셀들(1112 내지 1115)이 각각 포함하는 트랜지스터의 개수는 14개이며, 4개의 서로 다른 비트 셀들(1112 내지 1115)이 공유하는 입력 회로(1111)가 포함하는 트랜지스터의 개수는 2개이다. 따라서, 도 3a에 따른 멀티 비트 셀(111)은 4개의 비트 셀들(1112 내지 1115)을 포함하며, 멀티 비트 셀(111)이 포함하는 복수의 비트 셀들(1112 내지 1115) 중 하나의 비트 당 사용하는 소자의 개수는 14.5개가 되어, 저면적을 구현함과 동시에 반-선택 문제를 보완할 수 있다.
6T 혹은 8T SRAM은, 기입(Write) 동작에서 반 선택 문제(Half-selected problem)라고 하는 유사 독출 동작으로 데이터 플립이 발생한다. 반 선택 문제란, 기입 모드에서 선택된 비트 셀과 동일한 워드 라인을 사용하는 선택되지 않은 비트 셀들이, 워드 라인이 활성화 됨과 동시에 선택되지 않은 비트 셀의 내부 노드가 비트 라인 및 상보 비트 라인과 연결되어 저장된 데이터에 영향을 줄 수 있는 문제를 의미한다. 또한, 선택된 비트 셀에 데이터를 입력하는 경우, SRAM에 저장된 데이터와 상반된 데이터를 입력하는 경우 데이터 충돌(data fighting) 문제가 발생하여 전류 소모가 큰 문제가 발생한다. 본 개시의 일 예시에 따른 14.5T SRAM은, 컬럼 선택 라인과 데이터 입력 라인을 분리하여 반 선택 문제를 보완할 수 있는 효과가 있다.
도 3a를 다시 참조하면, 비트 셀(1112)과 연결되는 라인들은, 기입 워드 라인의 쌍(WWL[3], WWLB[3]), 독출 워드 라인의 쌍(RWLB[3], RWL[3]), 컬럼 선택 라인의 쌍(CS, CSB) 및 데이터 입력 라인(D1B, D0)일 수 있다. 멀티 비트 셀(111)의 출력은 독출 비트 라인(RBL)과 연결될 수 있다. 일 예시에 따르면, 하나의 비트 셀(1112)과 연결되는 라인인 기입 워드 라인, 독출 워드 라인, 컬럼 선택 라인은 모두 쌍으로 제공될 수 있다.
멀티 비트 셀(111)의 로우 방향으로는, 복수의 비트 셀들(1112 내지 1115)의 개수에 대응하는 기입 워드 라인의 쌍들(WWL[3:0], WWLB[3:0])과, 독출 워드 라인의 쌍들(RWL[3:0], RWLB[3:0])이 연결될 수 있다. 멀티 비트 셀(111)의 컬럼 방향으로는, 하나의 컬럼 선택 라인의 쌍(CS, CSB)과, 데이터 입력 라인들(D1B, D0) 및 독출 비트 라인(RBL)이 연결될 수 있다. 도 3a의 일 예시에 따르면, 복수의 비트 셀들(1112 내지 1115) 4개를 포함하는 멀티 비트 셀(111)이 개시되는 바, 기입 워드 라인의 쌍은 총 4개(WWL[0:3], WWLB[0:3])가 개시되며, 독출 워드 라인의 쌍도 총 4개(RWL[0:3], RWLB[0:3])가 개시될 수 있다. 멀티 비트 셀(111)은 기입 워드 라인의 쌍과, 독출 워드 라인의 쌍 그리고 컬럼 선택 라인의 쌍에 인가되는 신호에 따라 온오프가 결정되는 복수의 소자들을 포함할 수 있다.
도 3b는 도 3a의 4-비트 셀 중 하나의 비트를 도시한 회로도이다.
도 3b를 참조하면, 도 3a의 4-비트 셀 중 하나(1112)와, 4-비트 셀에 연결된 입력 회로(1111)가 도시 된다.
도 3b를 참조하면, 비트 셀(1112)은 열 방향으로는, 기입 워드 라인 쌍(WWL, WWLB)과 독출 워드 라인 쌍(RWL, RWLB)이 연결될 수 있다. 비트 셀(1112)은 컬럼 방향으로는 데이터 입력 라인(D1B, D0)과 컬럼 선택 라인 쌍(CS, CSB)이 연결될 수 있다. 비트 셀(1112)의 출력으로는 데이터의 출력 신호인 독출 비트 라인(RBL)이 연결될 수 있다.
이하에서, 기입 워드 라인의 활성화란, 기입 워드 라인 쌍(WWL, WWLB) 중 기입 워드 라인(WWL)에 1이 입력되고, 상보 기입 워드 라인(WWLB)에 0이 입력되는 경우를 의미할 수 있다. 독출 워드 라인의 활성화란, 독출 워드 라인 쌍(RWL, RWLB) 중 독출 워드 라인(RWL)에 1이 입력되고, 상보 독출 워드 라인(RWLB)에 0이 입력되는 경우를 의미할 수 있다. 컬럼 선택 라인 쌍(CS, CSB)의 활성화란, 컬럼 선택 라인(CS)에 1이 입력되고, 상보 컬럼 선택 라인(CSB)에 0이 입력되는 경우를 의미할 수 있다.
일 예시에 따르면, 기입 워드 라인(WWL)에 1이 입력되는 것은, 기입 워드 라인(WWL)에 인가되는 워드 라인 전압이 하이 레벨 "H"인 경우를 의미할 수 있다. 기입 워드 라인(WWL)에 0이 입력되는 것은, 기입 워드 라인(WWL)에 인가되는 워드 라인 전압이 로우 레벨 "L"인 경우를 의미할 수 있다. 이는 독출 워드 라인과 컬럼 선택 라인에 동일하게 적용될 수 있다.
도 3b를 다시 참조하면, 입력 회로(1111)는 데이터 입력 라인(D1B, D0)와 연결될 수 있다. 입력 회로(1111)는 제1 PMOS 트랜지스터(P0)와, 제1 NMOS 트랜지스터(N0)를 포함할 수 있다. 제1 PMOS 트랜지스터(P0)와 제1 NMOS 트랜지스터(N0)는 직렬로 연결될 수 있다. 제1 PMOS 트랜지스터(P0)의 게이트와, 제1 NMOS 트랜지스터(N0)의 게이트에는 데이터 입력 라인(D1B, D0)이 연결될 수 있다. 일 예시에 따르면, 제1 PMOS 트랜지스터(P0)의 게이트에는 제1 데이터 입력 라인(D1B)이 연결될 수 있다. 제1 NMOS 트랜지스터(N0)의 게이트에는 제2 데이터 입력 라인(D0)이 연결될 수 있다. 제1 데이터 입력 라인(D1B)의 신호와 제2 데이터 입력 라인(D0)의 신호는 서로 출력이 반대될 수 있다.
제1 PMOS 트랜지스터(P0) 및 제1 NMOS 트랜지스터(N0)는 기입 동작 시 VDD 혹은 0V를 래치 회로(1112a)로 공급할 수 있다. 일 예시에 따르면, 제1 PMOS 트랜지스터(P0)가 인에이블 되면 래치 회로(1112a)로 VDD가 공급될 수 있다. 일 예시에 따르면, 제1 NMOS 트랜지스터(N0)가 인에이블 되면, 래치 회로(1112a)로 0V가 공급될 수 있다.
래치 회로(1112a)는 제1 전송 게이트(P1, N1/ TG1), 제2 전송 게이트(P2, N2/TG2), 제3 전송 게이트(P3, N3/TG3) 및 제1 인버터(INV1), 제2 인버터(INV2)를 포함할 수 있다. 래치 회로(1112a)는 입력 회로(1111)의 출력단인 a 노드에 연결될 수 있다. 입력 회로(1111)의 출력단에는 제1 전송 게이트(P1, N1)가 연결될 수 있다. 제1 전송 게이트(P1, N1)는 입력 회로(1111)의 출력을 b 노드로 전달할 수 있다. 제1 전송 게이트(P1, N1)는 기입 워드 라인의 쌍(WWL, WWLB)에 연결되어, 기입 워드 라인(WWL)의 활성화 여부에 따라 온오프 될 수 있다. 기입 워드 라인(WWL)이 활성화 되면 제1 전송 게이트(TG1)는 온 될 수 있다. 기입 워드 라인(WWL)이 비활성화 되면 제1 전송 게이트(TG1)는 오프될 수 있다. 기입 워드 라인(WWL)이 활성화 되면 제1 전송 게이트(TG1)는 입력 회로(1111)의 출력을 a 노드로 전달할 수 있다.
제2 전송 게이트(P2, N2)는 제1 전송 게이트(P1, N1)와, 제2 인버터(INV2)의 출력단 사이에 연결될 수 있다. 제2 전송 게이트(P2, N2)는 b 노드와 d 노드의 사이에 연결될 수 있다. 제2 전송 게이트(P2, N2)는 기입 워드 라인의 쌍(WWL, WWLB)에 연결되어, 기입 워드 라인(WWL)의 활성화 여부에 따라 온오프 될 수 있다. 기입 워드 라인(WWL)이 활성화 되면 제2 전송 게이트(P2, N2)는 오프될 수 있다. 기입 워드 라인(WWL)이 비활성화 되면 제2 전송 게이트(P2, N2)는 온 될 수 있다. 기입 워드 라인(WWL)이 비활성화 되면 제2 전송 게이트(P2, N2)는 d 노드의 신호를 b 노드로 전달할 수 있다. 제2 전송 게이트(P2, N2)는 기입 모드 동작 시 래치 회로(1112a)의 c 노드와 d 노드의 피드백 루프를 끊을 수 있다. 따라서, c 노드에 데이터를 입력할 시 d 노드와 발생하는 데이터 충돌 문제를 없애 주어 기입 전류 소모가 감소할 수 있다.
제3 전송 게이트(P3, N3)는 제1 인버터(INV1)의 입력단과, 제2 인버터(INV2)의 출력단 사이에 연결될 수 있다. 제3 전송 게이트(P3, N3)는 c 노드와 d 노드의 사이에 연결될 수 있다. 제3 전송 게이트(P3, N3)는, 컬럼 선택 라인의 쌍(CS, CSB)에 연결되어, 컬럼 선택 라인(CS)의 활성화 여부에 따라 온오프 될 수 있다. 컬럼 선택 라인(CS) 이 활성화 되면 제3 전송 게이트(P3, N3)는 오프 될 수 있다. 컬럼 선택 라인(CS)이 비활성화 되면 제3 전송 게이트(P3, N3)는 온 될 수 있다. 컬럼 선택 라인(CS)이 비활성화 되면 제3 전송 게이트(P3, N3)는 c 노드와 d 노드를 연결할 수 있다. 제3 전송 게이트(P3, N3)는 컬럼 선택 라인(CS, CSB)과 연결되어 기입 모드에서 컬럼이 선택되는 경우 제2 전송 게이트(P2, N2)와 마찬가지로 래치 회로(1112a) 내의 피드백 루프를 끊을 수 있다.
제1 인버터(INV1) 및 제2 인버터(INV2)는 조합되어 인버터 회로를 구성할 수 있다.
독출 회로(1112b)는 제3 인버터(INV3), 제4 전송 게이트(P4, N4 / TG4)를 포함할 수 있다. 독출 회로(1112b)의 입력단은 래치 회로(1112a)의 출력단과 연결될 수 있다. 래치 회로(1112a)의 출력은 독출 회로(1112b)의 제3 인버터(INV3)의 입력일 수 있다. 제3 인버터(INV3)는 래치 회로(1112a)에서 출력된 데이터의 출력 버퍼일 수 있다. 제3 인버터(INV3)는 c 노드와 동일한 위상(polarity)의 데이터를 f 노드로 전달할 수 있다. 제3 인버터(INV3)의 출력에는 제4 전송 게이트(P4, N4)가 연결될 수 있다. 제4 전송 게이트(P4, N4)은 독출 워드 라인의 쌍(RWL, RWLB)에 연결될 수 있다. 제4 전송 게이트(P4, N4)는 독출 워드 라인(RWL)의 활성화 여부에 따라 온오프 될 수 있다. 독출 워드 라인(RWL)이 활성화 되면 제4 전송 게이트(P4, N4)는 온 되어, 제3 인버터(INV3)의 출력을 독출 비트 라인(RBL)으로 전달할 수 있다. 독출 워드 라인(RWL)이 비활성화 되면 제4 전송 게이트(P4, N4)는 오프 될 수 있다.
일 예시에 따르면, 제1 전송 게이트(TG1) 내지 제4 전송 게이트(TG4)는 CMOS 전송 게이트일 수 있다. 일 예시에 따르면, 제1 전송 게이트(TG1) 내지 제4 전송 게이트(TG4)는 각각 PMOS 트랜지스터와 NMOS 트랜지스터를 포함할 수 있다.
일 예시에 따르면, 래치 회로(1112a)에 포함된 일부 소자들은 고전압 트랜지스터(High Voltage Transistor)이며, 입력 회로(1111) 및 독출 회로(1112b)에 포함된 소자들은 저전압 트랜지스터(Low Voltage Transistor)일 수 있다. 일 예시에 따르면, 입력 회로(1111)에 포함된 제1 PMOS 트랜지스터(P0) 및 제1 NMOS 트랜지스터(N0), 독출 회로(1112b)에 포함된 제3 인버터(INV3) 및 제4 전송 게이트(P4, N4)는 일반적인 트랜지스터보다 낮은 문턱 전압을 갖도록 설계될 수 있다. 입력 회로(1111) 및 독출 회로(1112b)에 포함된 트랜지스터들이 저전압 트랜지스터로 제공됨으로써, 빠른 스위칭 동작을 수행할 수 있다. 래치 회로(1112a)에 포함된 제2 전송 게이트(P2, N2)와 제3 전송 게이트(P3, N3), 제1 인버터(INV1), 제2 인버터(INV2)는 고전압 트랜지스터일 수 있다. 래치 회로(1112a)에 포함된 제2 전송 게이트(P2, N2)와 제3 전송 게이트(P3, N3), 제1 인버터(INV1), 제2 인버터(INV2)는 일반적인 트랜지스터보다 높은 문턱 전압을 갖도록 설계될 수 있다. 상대적으로 빠른 데이터의 전달을 위해 입력 회로(1111)와 독출 회로(1112b)에 포함되는 소자에는 저전압 트랜지스터를 적용할 수 있으며, 내부에서의 데이터 저장을 위해서는 빠른 전달이 필요하지 아니하므로, 래치 회로(1112a)에는 고전압 트랜지스터를 적용할 수 있다.
도 3c는 본 개시의 일 예시에 따른 메모리 장치의 기입 모드에서의 진리표를 도시한다.
도 3c는 기입 모드에서 로우, 컬럼 및 데이터 입력에 따른 SRAM 데이터의 변화를 나타내는 바이어스 컨디션 테이블일 수 있다.
이하의 표 및 발명의 설명에서의 unselected 혹은 선택되지 아니함의 의미는, 해당하는 라인에 0이 입력되는 것을 의미할 수 있다.
도 3c를 참조하면, 로우와 컬럼이 선택되지 않은 경우, 래치 회로(1112a) 내의 데이터를 나타내는 c 노드는 이전의 데이터를 유지할 수 있다. 로우와 컬럼 중 어느 하나라도 선택되지 아니한 경우에는, 데이터는 래치 회로 내에서 유지되며 새로운 데이터는 입력되지 않을 수 있다. 도 3c를 참조하면, 로우와 컬럼이 모두 선택된 경우에는 데이터 입력 라인으로부터 입력된 데이터의 값이 c 노드에 쓰여질 수 있다.
도 3d는 본 개시의 일 예시에 따른 메모리 장치의 독출 모드에서의 진리표를 도시한다.
도 3d는 독출 모드에서 독출 워드 라인(RWL)의 선택에 따른 메모리 장치의 데이터 출력을 나타내는 진리표일 수 있다. 도 3d를 참조하면, 독출 워드 라인(RWL)의 선택 여부와 관계 없이 제3 인버터(INV3)의 출력인 f 노드는 래치 회로(1112a)에 저장된 데이터를 출력할 수 있다. 독출 워드 라인(RWL)이 선택되지 않는 경우, 독출 비트 라인(RBL)는 연결된 멀티플렉서(MUX)의 선택 여부에 따라 Hi-z(하이 임피던스) 상태에 놓이거나 다른 비트 셀의 출력 값인 1 또는 0으로 놓일 수 있다.
독출 워드 라인(RWL)이 선택되는 경우, f 노드의 데이터가 독출 워드 라인(RWL)과 연결된 제4 전송 게이트(P4, N4)를 통해 독출 비트 라인(RBL)으로 연결되어 래치 회로에 저장된 데이터를 출력할 수 있다.
도 3e 내지 도 3k는 본 개시의 일 예시에 따른 메모리 장치에서의 데이터의 경로를 설명하기 위한 도면이다.
도 3e는 본 개시의 일 예시에 따른 메모리 장치의 기입 모드에서, 로우와 컬럼이 모두 선택되지 않은 경우의 데이터의 경로를 도시한다.
도 3e를 참조하면, 로우와 컬럼이 모두 선택되지 않은 경우, 기입 워드 라인(WWL)과 컬럼 선택 라인(CS)은 모두 비활성화 된다. 그로 인해, 제1 PMOS 트랜지스터(P0)와 제1 NMOS 트랜지스터(N0), 제1 전송 게이트(P1, N1)는 오프 될 수 있다. 제2 전송 게이트(P2, N2), 제3 전송 게이트(P3, N3)는 온 될 수 있다. 따라서 래치 회로(1112a) 내의 데이터는 c 노드 -> e 노드 -> d 노드 -> c 노드 ?? 의 인버터 래치 경로를 통해 데이터가 유지될 수 있다.
이 때, 기입 워드 라인(WWL)이 컬럼 선택 라인(CS)보다 먼저 비활성화 되는 경우 데이터 경로는 c 노드 -> e 노드 -> d 노드 -> b 노드 -> c 노드 일 수 있다.
도 3f는 본 개시의 일 예시에 따른 메모리 장치의 기입 모드에서, 로우는 선택되지 않고 컬럼만 선택된 경우의 데이터의 경로를 도시한다.
로우가 선택되지 아니하면 기입 워드 라인(WWL)은 비활성화 되며, 컬럼이 선택되면 컬럼 선택 라인(CS)은 활성화 된다. 후술할 기입 드라이버의 논리 구조에 의해 컬럼이 선택되는 경우 데이터 입력 라인인 D1b와 D0도 활성화 되어 제1 PMOS 트랜지스터(P0) 또는 제1 NMOS 트랜지스터(N0)를 통해 a 노드로 데이터가 전달될 수 있다. 그러나 기입 워드 라인(WWL)이 비활성화 되므로, 제1 전송 게이트(P1, N1)는 오프 되어 c 노드로 데이터는 전달되지 않을 수 있다. 기입 워드 라인(WWL)의 비활성화 및 컬럼 선택 라인(CS)의 활성화로 인해, 제2 전송 게이트(P2, N2)는 온 되며, 제3 전송 게이트(P3, N3)는 오프 될 수 있다. 따라서 래치 회로(1112a)에서의 데이터 경로는 c 노드 - e 노드 - d 노드 - b 노드 - c 노드를 반복하여, 메모리 장치 내의 데이터가 유지될 수 있다.
도 3g는 본 개시의 일 예시에 따른 메모리 장치의 기입 모드에서, 로우는 선택되고 컬럼은 선택되지 않은 경우의 데이터의 경로를 도시한다.
로우가 선택되면 기입 워드 라인(WWL)은 활성화 되며, 컬럼이 선택되지 아니하면 컬럼 선택 라인(CS)은 비활성화 된다. 본 개시에 따르면, 기입 대상이 아닌 비트 셀의 컬럼 선택 라인(CS)은 활성화 되지 아니하므로, 기입 드라이버의 구동 회로에 의해 데이터 입력 라인인 D1B, D0도 비활성화되어 제1 PMOS 트랜지스터(P0), 제1 NMOS 트랜지스터(N0)는 오프 될 수 있다. 이 때, 기입 워드 라인(WWL)은 활성화 되므로, 제1 전송 게이트(P1, N1)는 온 되어 a 노드는 c 노드의 전압과 같은 상태를 유지할 수 있다. 기입 워드 라인(WWL)의 활성화로 인해, 제2 전송 게이트(P2, N2)는 오프 되며, 컬럼 선택 라인(CS)의 비활성화로 인해 제3 전송 게이트(P3, N3)는 온 될 수 있다. 이를 통해, 래치 회로(1112a) 내에서 피드백 루프가 활성화 될 수 있으며, 내부 데이터가 유지될 수 있다. 일 예시에 따르면, 로우가 선택되고 컬럼이 선택되지 아니하여 기존 데이터가 유지되는 조건은, 기입 시 특정한 비트를 기입하지 않고 기존 데이터를 유지하는 비트 기입 마스크(bit write mask) 기능과 동일한 바이어스 컨디션으로 동작할 수 있다.
도 3h는 본 개시의 일 예시에 따른 메모리 장치의 기입 모드에서, 로우와 컬럼이 모두 선택되고, 데이터의 입력은 0인 경우의 데이터의 경로를 도시한다.
로우와 컬럼이 모두 선택되면, 기입 워드 라인(WWL)과 컬럼 선택 라인(CS)이 모두 활성화 될 수 있다. 기입 워드 라인(WWL)과 컬럼 선택 라인(CS)이 모두 활성화 되면, 데이터 입력 라인(D1B, D0)도 활성화 될 수 있다.
컬럼이 선택되어 데이터 입력 라인(D1B, D0)를 통해 데이터가 전달될 때, 데이터의 입력이 0일 경우, 제1 PMOS 트랜지스터(P0)는 오프 되고, 제1 NMOS 트랜지스터(N0)가 온 되어 a 노드가 0으로 디스차지(discharge) 될 수 있다. 기입 워드 라인(WWWL)의 활성화로 인해 제1 전송 게이트(P1, N1)는 온 되어 c 노드는 a 노드를 통해 0V로 디스차지 될 수 있다. 이 때, 기입 워드 라인(WWL)의 활성화 및 컬럼 선택 라인(CS)의 활성화로 인해 제2 전송 게이트(p2, n2) 및 제3 전송 게이트(p3, n3)가 모두 오프 됨으로써, c 노드와 d 노드는 전기적으로 분리될 수 있다. 이로 인해, 피드백 루프는 끊어지고, 기입 시 발생하였던 데이터 충돌 이슈를 방지할 수 있다.
도 3i는 본 개시의 일 예시에 따른 메모리 장치의 기입 모드에서, 로우와 컬럼이 모두 선택되고, 데이터의 입력은 1인 경우의 데이터의 경로를 도시한다.
컬럼이 선택되어 데이터 입력 라인(D1B, D0)를 통해 데이터가 전달될 때, 데이터의 입력이 1일 경우, 제1 PMOS 트랜지스터(P0)는 온 되고, 제1 NMOS 트랜지스터(N0)가 오프 되어 a 노드가 VDD로 차지(charge) 될 수 있다. 기입 워드 라인(WWL)의 활성화로 인해 제1 전송 게이트(P1, N1)는 온 되어 c 노드는 a 노드를 통해 VDD로 차지 될 수 있다. 이 때, 기입 워드 라인(WWL)의 활성화 및 컬럼 선택 라인(CS)의 활성화로 인해 제2 전송 게이트(p2, n2) 및 제3 전송 게이트(p3, n3)가 모두 오프 됨으로써, c 노드와 d 노드는 전기적으로 분리될 수 있다. 이로 인해, 피드백 루프는 끊어지고, 기입 시 발생하였던 데이터 충돌 이슈를 방지할 수 있다.
도 3j는 본 개시의 일 예시에 따른 메모리 장치의 독출 모드에서, 로우가 선택되지 않은 경우의 데이터의 경로를 도시한다.
이 경우, 기입 모드가 아니므로, 기입 워드 라인(WWL)과 데이터 입력 라인(D1B, D0), 컬럼 선택 라인(CS)은 모두 비활성화 된다. 따라서, 제1 PMOS 트랜지스터(P0), 제1 NMOS 트랜지스터(N0) 및 제1 전송 게이트(P1, N1)는 오프 되며, 제2 전송 게이트(P2, N2), 제3 전송 게이트(P3, N3)는 온 되어 데이터를 유지할 수 있다.
또한 독출 워드 라인(RWL)이 선택되지 않은 경우이므로, 독출 워드 라인(RWL)도 비활성화 되어 제3 인버터(INV3)를 통한 출력이 독출 비트 라인(RBL)으로 전달되지 않을 수 있다. 이 때, 독출 비트 라인(RBL)의 노드는 Hi-z(하이 임피던스) 또는 다른 비트 셀의 출력으로 1 또는 0 상태에 놓일 수 있다.
도 3k는 본 개시의 일 예시에 따른 메모리 장치의 독출 모드에서, 로우가 선택된 경우의 데이터의 경로를 도시한다.
이 경우, 기입 모드가 아니므로, 기입 워드 라인(WWL)과 데이터 입력 라인(D1B, D0), 컬럼 선택 라인(CS)은 모두 비활성화 된다. 따라서, 제1 PMOS 트랜지스터(P0), 제1 NMOS 트랜지스터(N0) 및 제1 전송 게이트(P1, N1)는 오프 되며, 제2 전송 게이트(P2, N2), 제3 전송 게이트(P3, N3)는 온 되어 데이터를 유지할 수 있다.
독출 워드 라인(RWL)은 선택되었으므로, 독출 워드 라인(RWL)은 활성화 되어, 제3 인버터(INV3)의 출력이 독출 비트 라인(RBL)으로 전달되어 데이터가 출력될 수 있다.
도 4a는 본 개시의 일 예시에 따른 멀티 비트 셀의 회로도이다.
이하의 도 4a 내지 도 6a의 실시 예에서는, 도 3a에서 전술한 멀티 비트 셀의 구조와 동일한 구성에 대해서는 설명을 생략하도록 한다.
도 4a를 참조하면, 하나의 멀티 비트 셀(112)은 입력 회로(1121)와, 2개의 비트 셀들(1122, 1123)을 포함할 수 있다. 2개의 비트 셀들(1122, 1123)의 구조는 도 3b의 비트 셀의 구조와 동일할 수 있다. 멀티 비트 셀(112)이 포함하는 트랜지스터의 총 개수는 입력 회로(1121)의 트랜지스터 2개와, 2개의 비트 셀들(1122, 1123)이 포함하는 14*2의 28개로, 총 30개일 수 있다. 즉 도 4a에 따른 실시 예의 멀티 비트 셀(112)은 하나의 비트 셀 당 15개의 트랜지스터를 갖는 구조로 제공될 수 있다. 도 3a와 비교하여, 입력 회로(1121)와 연결된 a 노드의 로딩 커패시턴스(loading capacitance)가 줄어들 수 있는 효과가 있어, 성능이 개선될 수 있다.
도 4b는 도 4a의 일 예시에 따른 멀티 비트 셀(112)의 연결 관계를 설명하기 위한 블록도이다.
도 4b를 참조하면, 도 4a의 멀티 비트 셀(112)이 기입 워드 라인의 쌍(WWL, WWLB) 및 독출 워드 라인의 쌍(RWL, RWLB), 데이터 입력 라인(D1B, D0) 및 컬럼 선택 라인의 쌍(CS, CSB)에 연결되는 블록도가 개시된다.
도 4a에 따른 멀티 비트 셀(112)은 2개의 비트 셀들을 포함하므로, 하나의 멀티 비트 셀(112)에 연결되는 기입 워드 라인의 쌍과, 독출 워드 라인의 쌍은 2개일 수 있다. 하나의 멀티 비트 셀(112)에 연결되는 기입 워드 라인은 WWL[n-1:n-2], WWLB[n-1:n-2]일 수 있고, 하나의 멀티 비트 셀(112)에 연결되는 독출 워드 라인은 RWL[n-1:n-2], RWLB[n-1:n-2] 일 수 있다. 컬럼 방향으로 나열되는 복수의 멀티 비트 셀(112)들은 데이터 입력 라인(D1B[m-1], D0[m-1]) 및 컬럼 선택 라인(CS[m-1], CSB[m-1])을 공유할 수 있다. 컬럼 방향으로 나열되는 복수의 멀티 비트 셀(112)들의 출력은 독출 비트 라인(RBL[m-1])으로 연결될 수 있다. 컬럼 방향으로 입력되는 신호들인 데이터 입력 신호 및 컬럼 선택 신호는 기입 드라이버(131a)의 출력일 수 있다. 컬럼 방향으로 출력되는 신호인 독출 비트 신호는 출력 버퍼(132a)로 전달될 수 있다. 기입 드라이버(131a)와 출력 버퍼(132a)는 도 1의 페이지 버퍼(130)에 포함될 수 있다.
도 5a는 본 개시의 일 예시에 따른 멀티 비트 셀(113)의 회로도이다.
도 5a를 참조하면, 하나의 멀티 비트 셀(113)은 입력 회로(1131)와, 4개의 비트 셀들(1132, 1133, 1134, 1135)을 포함할 수 있다. 도 5a의 실시 예에 따르면, 독출 회로들(1132b 내지 1135b)의 구조가 전술한 바와 차이가 있다. 도 5a에 따른 독출 회로들(1132b 내지 1135b)은 각각 제2 NMOS 트랜지스터(N5_0 내지 N5_3)와, 제3 NMOS 트랜지스터(N6_0 내지 N6_3)를 포함할 수 있다. 일 예시에 따르면, 제2 NMOS 트랜지스터들(N5_0 내지 N5_3)는 래치 회로의 출력 버퍼의 역할을 수행할 수 있다. 일 예시에 따르면, 제2 NMOS 트랜지스터들(N5_0 내지 N5_3)는 도 3b의 제3 인버터(INV3)와 동일한 기능을 수행할 수 있다. 제3 NMOS 트랜지스터들(N6_0 내지 N6_3)은 데이터의 출력 여부를 결정하는 스위치의 역할을 수행할 수 있다. 제3 NMOS 트랜지스터들(N6_0 내지 N6_3)의 출력에는 독출 비트 라인(RBL)이 연결될 수 있다.
멀티 비트 셀(113)이 포함하는 트랜지스터의 총 개수는 입력 회로(1131)의 트랜지스터 2개와, 4개의 비트 셀들(1132 내지 1135)이 포함하는 12*4의 48개로, 총 50개일 수 있다. 도 5a에 따른 실시 예의 멀티 비트 셀(113)은 하나의 비트 셀 당 12.5개의 트랜지스터를 갖는 구조로 제공될 수 있다. 도 3a와 비교하여, 하나의 비트 셀 당 포함하는 트랜지스터의 개수가 2개 더 적을 수 있다. 도 5a의 실시 예에 따르면, 독출 회로(1132b 내지 1135b)를 NMOS 트랜지스터 2개를 포함하는 구조로 변경하여 비트 셀 당 사용 소자 수를 12.5개로 줄여 비트 셀의 면적 감소 효과를 기대할 수 있다.
도 5b는 도 5a의 일 예시에 따른 멀티 비트 셀(113)의 연결 관계를 설명하기 위한 블록도이다.
도 5a에 따른 멀티 비트 셀(113)은 4개의 비트 셀들(1132 내지 1135)을 포함하므로, 하나의 멀티 비트 셀(113)에 연결되는 기입 워드 라인의 쌍(WWL, WWLB) 및 독출 워드 라인의 쌍(RWL, RWLB)은 4개일 수 있다. 도 5b를 참조하면, 하나의 멀티 비트 셀(113)에 연결되는 기입 워드 라인은 WWL[n-1:n-4], WWLB[n-1:n-4]일 수 있고, 하나의 멀티 비트 셀(113)에 연결되는 독출 워드 라인은 RWL[n-1:n-4]일 수 있다. 일 예시에 따르면, 도 5a에 따른 멀티 비트 셀(113)은 하나의 NMOS 트랜지스터를 독출 여부를 결정하는 스위치로 사용하는 바, 독출 워드 라인(RWL)은 쌍의 형태가 아닌 단일 라인으로 제공될 수 있다. 컬럼 방향으로 나열되는 복수의 멀티 비트 셀(113)들은 데이터 입력 라인(D1B[m-1], D0[m-1]) 및 컬럼 선택 라인(CS[m-1], CSB[m-1])을 공유할 수 있다. 컬럼 방향으로 나열되는 복수의 멀티 비트 셀(113)들의 출력은 독출 비트 라인(RBL)으로 연결될 수 있다. 컬럼 방향으로 입력되는 신호들인 데이터 입력 신호 및 컬럼 선택 신호는 기입 드라이버(131b)의 출력일 수 있다. 컬럼 방향으로 출력되는 신호인 독출 비트 신호는 센싱 회로(133b) 및 출력 버퍼(132b)로 전달될 수 있다. 기입 드라이버(131b)와 센싱 회로(133b), 출력 버퍼(132b)는 도 1의 페이지 버퍼(130)에 포함될 수 있다. 도 5a의 실시 예에 따르면, 독출 회로(1132b 내지 1335b)는 NMOS 트랜지스터만으로 구성되는 바, 독출 동작 시 프리 차지 회로 혹은 S/A(Sense/Amplifier) 회로 등과 같은 부가적 회로를 더 포함할 수 있다.
도 6a는 본 개시의 일 예시에 따른 멀티 비트 셀(114)의 회로도이다.
도 6a를 참조하면, 하나의 멀티 비트 셀(114)은 입력 회로(1141)와, 2개의 비트 셀들(1142, 1143)을 포함할 수 있다. 도 6a의 실시 예에 따르면, 독출 회로(1142b, 1143b)의 구조는 도 5a의 실시예와 동일할 수 있다. 도 6a에 따른 독출 회로(1142b, 1143b)는 각각 제2 NMOS 트랜지스터(N5_0 또는 N5_1)와, 제3 NMOS 트랜지스터(N6_0 또는 N6_1)를 포함할 수 있다.
도 6a의 실시 예에 따른 멀티 비트 셀(114)이 포함하는 트랜지스터의 총 개수는 입력 회로(1141)의 트랜지스터 2개와, 2개의 비트 셀들(1142, 1143)이 포함하는 12*2의 24개로, 총 26개일 수 있다. 도 6a에 따른 실시 예의 멀티 비트 셀(114)은 하나의 비트 셀 당 13개의 트랜지스터를 갖는 구조로 제공될 수 있다. 도 3a와 비교하여, 하나의 비트 셀 당 포함하는 트랜지스터의 개수가 1.5개 더 적을 수 있다. 도 6a의 실시 예에 따르면, 독출 회로(1112b)를 NMOS 트랜지스터 2개를 포함하는 구조로 변경하여 비트 셀 당 사용 소자 수를 13개로 줄여 비트 셀의 면적 감소 효과를 기대할 수 있다. 또한, 멀티 비트 셀(114)이 포함하는 비트 셀의 개수가 도 5a에 비해 줄어드는 바, a 노드의 로딩 커패시턴스(loading capacitance)를 줄여 기입 성능을 개선할 수 있다.
도 6b는 도 6a의 일 예시에 따른 멀티 비트 셀(114)의 연결 관계를 설명하기 위한 블록도이다.
도 6a에 따른 멀티 비트 셀(114)은 2개의 비트 셀들을 포함하므로, 하나의 멀티 비트 셀(114)에 연결되는 기입 워드 라인의 쌍 및 독출 워드 라인의 쌍은 2개일 수 있다. 하나의 멀티 비트 셀(114)에 연결되는 기입 워드 라인은 WWL[n-1:n-2], WWLB[n-1:n-2]일 수 있고, 하나의 멀티 비트 셀(114)에 연결되는 독출 워드 라인은 RWL[n-1:n-2]일 수 있다. 컬럼 방향으로 입력되는 신호들인 데이터 입력 신호 및 컬럼 선택 신호는 기입 드라이버(131c)의 출력일 수 있다. 컬럼 방향으로 출력되는 신호인 독출 비트 신호는 센싱 회로(133c) 및 출력 버퍼(132c)로 전달될 수 있다. 기입 드라이버(131c)와 센싱 회로(133c), 출력 버퍼(132c)는 도 1의 페이지 버퍼(130)에 포함될 수 있다.
본 개시에 따른 메모리 장치는, 데이터 입력 라인과, 컬럼 선택 라인을 분리하여 데이터의 입력과 컬럼 선택을 별도의 라인을 통해 수행함으로써, 반 선택 문제를 해결할 수 있다.
도 7a는 본 개시의 일 예시에 따른 기입 드라이버(1310)의 구조이다.
도 7a를 참조하면, 본 개시의 일 예시에 따른 기입 드라이버(1310)의 컬럼 방향 기입 구동 회로를 나타낸다. 도 7b는 도 7a에 따른 기입 드라이버(1310)의 각각의 입출력 진리표(truth table)를 나타낸다.
도 7a에 따른 기입 드라이버(1310)는, 도 1의 메모리 장치(100)의 페이지 버퍼(130)에 포함될 수 있다. 도 7a에 따른 기입 드라이버(1310)의 기입 구동 회로는 3개의 신호를 입력 받을 수 있다. 도 7a에 따른 기입 드라이버(1310)의 기입 구동 회로는 4개의 신호를 출력할 수 있다. 기입 구동 회로는, 3개의 신호를 입력 받아 컬럼 방향으로 데이터 입력 신호인 D1B, D0와 컬럼 선택 신호인 CS, CSB를 분리하여 출력할 수 있다.
도 7a에 따른 기입 구동 회로의 경우, 기입 모드에서의 데이터 신호들은 컬럼이 선택된 이후, 즉 도 3a에서의 제3 전송 게이트(P3, N3)가 오프 되어 피드백 루프가 끊어진 이후에 활성화 되어야 c 노드와 d 노드 간의 데이터 충돌(data fighting) 이슈가 발생하지 아니할 수 있다. 따라서, 도 7a에 따른 기입 구동 회로에 따르면 데이터 입력 신호인 D1B와 D0는 컬럼 선택 신호인 CS와 CSB가 먼저 활성화 된 이후에만 활성화 되도록 논리 구조가 개시된다.
이에 대해 도 7b의 진리표를 함께 참조하여 보다 상세하게 설명하도록 한다.
도 7a에 따르면, 기입 구동 회로(1310)는 제1 NOR 게이트(1311), 제2 NOR 게이트(1314), 제4 인버터(1312), NAND 게이트(1313)를 포함할 수 있다. 도 7a에 따르면, 제1 NOR 게이트(1311)의 입력은 BWEB 신호 및 WYB 신호일 수 있다. BWEB(bit write enable bar)는 비트 쓰기 인에이블 신호의 상보 신호일 수 있다. WYB(write y-address bar)는 컬럼 방향의 쓰기 신호의 상보 신호일 수 있다. D(data)는 외부 데이터 신호일 수 있다. BWEB 신호와 WYB 신호가 모두 0인 경우에 컬럼이 선택될 수 있다.
제4 인버터(1312)의 입력은 제1 NOR 게이트(1311)의 출력일 수 있다. NAND 게이트(1313)의 입력은 D 신호 및 제1 NOR 게이트(1311)의 출력일 수 있다. 제2 NOR 게이트(1311)의 입력은 제4 인버터(1312)의 출력 및 D 신호일 수 있다.
제1 NOR 게이트(1311)에 의해, BWEB 신호와 WYB 신호가 모두 0인 경우에 제1 NOR 게이트(1311)의 출력은 1일 수 있다. 제1 NOR 게이트(1311)에 의해, BWEB 신호와 WYB 신호 중 적어도 하나가 1인 경우, 제1 NOR 게이트(1311)의 출력은 0일 수 있다. 컬럼 선택 라인의 신호인 CS와 CSB는 제1 NOR 게이트(1311)와 제4 인버터(1312)에 의해 서로 상보적일 수 있다.
입력 회로로 입력되는 데이터 입력 신호는 NAND 게이트(1313)와 제2 NOR 게이트(1314)에 의해 출력될 수 있다. 입력되는 D 신호는 데이터에 대한 정보를 포함하는 외부 신호일 수 있다. NAND 게이트(1313)에 의해, 제1 NOR 게이트(1311)의 출력과 D 신호 중 적어도 하나가 0인 경우, NAND 게이트(1313)의 출력은 1일 수 있다. NAND 게이트(1313)에 의해, 제1 NOR 게이트(1311)의 출력과 D 신호 모두 1인 경우, NAND 게이트(1313)의 출력은 0일 수 있다. 제2 NOR 게이트(1314)의 경우, D 신호와 제4 인버터(1312)의 출력이 모두 0인 경우에 제2 NOR 게이트(1314)의 출력은 1일 수 있다. D 신호와 제4 인버터(1312)의 출력 중 적어도 하나가 1인 경우, 제2 NOR 게이트(1314)의 출력은 0일 수 있다.
도 7a 및 도 7b를 참조하면, 컬럼 선택 라인이 비활성화 된 경우, 즉 제1 NOR 게이트(1311)의 출력이 0인 경우 D1B의 출력은 1이며, D0의 출력은 0이 된다. 전술한 바와 같이, D1B는 제1 PMOS 트랜지스터(P0)의 게이트로 입력되며, D0는 제1 NMOS 트랜지스터(N0)의 게이트로 입력될 수 있다. 따라서, 컬럼 선택 라인이 비활성화 되면, 제1 PMOS 트랜지스터(P0)와 제1 NMOS 트랜지스터(N0)는 모두 비활성화 될 수 있다. 컬럼 선택 라인이 활성화 되는 경우, 즉 제1 NOR 게이트(1311)의 출력이 1인 경우 제1 PMOS 트랜지스터(P0)와 제1 NMOS 트랜지스터(N0) 중 어느 하나는 활성화 될 수 있으며, 데이터를 전달할 수 있다.
제1 NOR 게이트(1311)의 출력은 CS 신호이고, 제4 인버터(1312)의 출력은 CSB 신호이며, NAND 게이트(1313)의 출력은 D1B 신호이고, 제2 NOR 게이트(1314)의 출력은 D0 신호일 수 있다. CS 신호와 CSB 신호는 컬럼 선택 라인의 신호이며, D1B 신호와 상기 D0 신호는 입력 회로에 인가되는 데이터 입력 라인의 신호일 수 있다.
도 8은 본 개시의 일 예시에 따른 메모리 장치의 동작과 관련된 신호들의 타이밍도이다.
도 8을 참조하면, 본 개시의 일 예시에 따른 메모리 장치의 동작과 관련된 신호들은 외부에서 입력되는 신호와, 멀티 비트 셀 내부의 소자들의 신호로 나뉘어질 수 있다. 외부에서 입력되는 신호는, 메모리 셀 어레이의 외부에서 입력되는 신호를 의미할 수 있다. 외부에서 입력되는 신호는, 기입 인에이블 신호(Write enable)와, 컬럼 방향의 쓰기 신호의 상보 신호(WYB), 컬럼 선택 신호(CS/CSB), 데이터 입력 신호(D1B/D0), 기입 워드 라인 신호(WWL/WWLB)일 수 있다. 기입 인에이블 신호(Write enable)는 도 1의 제어 로직(140)에서 인가되는 신호일 수 있다. 기입 인에이블 신호(Write enable)는 독출 워드 라인(RWL) 혹은 기입 워드 라인(WWL) 혹은 컬럼 선택 라인(CS)을 활성화 할 수 있다. 컬럼 방향의 쓰기 신호의 상보 신호(WYB)는 도 1의 제어 로직(140)에서 인가되는 신호일 수 있다. 컬럼 방향의 쓰기 신호의 상보 신호(WYB)는 기입 인에이블 신호(Write enable)와 상보적일 수 있다. 컬럼 선택 신호(CS/CSB)는 도 1의 페이지 버퍼(130)에서 인가되는 신호일 수 있다. 컬럼 선택 신호(CS/CSB) 및 데이터 입력 신호(D1B/D0)는 도 1의 페이지 버퍼(130) 내의 기입 드라이버(131)의 출력 신호일 수 있다.
도 8을 참조하면, 기입 인에이블 신호(Write enable)가 t1에서 0에서 1로 변화되면, WYB 신호는 t2에서 1에서 0으로 변화한다. 기입 드라이버의 논리 구조에 의해 t3에서 컬럼 선택 신호(CS/CSB)는 활성화되며, 이에 의해 데이터 입력 신호(D1B/D0)도 t4에서 순차적으로 활성화 될 수 있다. 기입 워드 라인 신호(WWL/WWLB) 역시 t5에서 활성화 될 수 있다.
외부에서 입력되는 신호들의 활성화 여부에 따라, 비트 셀 내부의 소자들의 온오프 타이밍이 결정될 수 있다. 제3 전송 게이트(TG3)는 컬럼 선택 신호(CS/CSB)의 활성화 여부에 따라 온오프 여부가 결정될 수 있다. 제3 전송 게이트(TG3)는 컬럼 선택 신호(CS/CSB)가 활성화 되는 t3에서, 오프될 수 있다. 제2 전송 게이트(TG2)는 기입 워드 라인 신호(WWL/WWLB)의 활성화 여부에 따라 온오프 여부가 결정될 수 있다. 제2 전송 게이트(TG2)는 기입 워드 라인 신호(WWL/WWLB)가 활성화 되는 t5에서, 오프될 수 있다. 제1 전송 게이트(TG1)는 기입 워드 라인 신호(WWL/WWLB)의 활성화 여부에 따라 온오프 여부가 결정될 수 있다. 제1 전송 게이트(TG1)는 기입 워드 라인 신호(WWL/WWLB)가 활성화 되는 t5에서 온 될 수 있다.
즉, 기입 워드 라인 신호가 활성화 되고, 컬럼 선택 신호가 활성화 되는 경우 데이터 입력 신호는 유효하므로, 입력 회로로 입력된 데이터는 a 노드로 전달될 수 있다. 또한 기입 워드 라인 신호가 활성화 되는 경우, 제2 전송 게이트(TG2)의 오프로 인해 피드백 루프는 끊기게 되어, 래치 회로의 인버터 래치(SRAM LATCH)는 오프될 수 있고, 래치의 오프와 동시에 a 노드의 데이터가 c 노드로 전달될 수 있다. 따라서, 기입 워드 라인 신호의 활성화 구간(t5 내지 t6) 동안 데이터는 래치 회로에 기입되며, 이후 기입 워드 라인 신호가 비활성화 되는 경우(t6 이후), 데이터의 전달은 중지되며 래치는 온 되어, 데이터는 홀딩 될 수 있다.
도 9는 본 개시의 일 예시에 따른 메모리 장치의 동작 방법의 순서도이다.
도 9를 참조하면, 메모리 장치의 제어 로직은 멀티 비트 셀에 연결된 기입 워드 라인과 컬럼 선택 라인을 활성화 하는 단계(S910)를 포함할 수 있다. 기입 워드 라인과 컬럼 선택 라인이 활성화 되면, 멀티 비트 셀 내의 제1 전송 게이트(P1, N1)는 온 되며, 제2 전송 게이트(P2, N2)는 오프 되며, 제3 전송 게이트(P3, N3)는 오프 될 수 있다. 또한, 컬럼 선택 라인의 활성화로 인해 입력 회로에 연결되는 데이터 입력 라인들이 활성화(S920) 될 수 있다. 데이터 입력 라인들이 활성화 되면, 제1 PMOS 트랜지스터(P0)와 제1 NMOS 트랜지스터(N0) 중 어느 하나가 온 될 수 있다. 제1 PMOS 트랜지스터(P0)와 제1 NMOS 트랜지스터(N0) 중 어느 하나가 온 되면, 멀티 비트 셀은 입력되는 인풋 데이터가 0인지 1인지 여부를 확인할 수 있다(S930). 입력되는 인풋 데이터가 0인 경우, 제1 PMOS 트랜지스터(P0)는 오프 되고, 제1 NMOS 트랜지스터(N0)는 온 될 수 있다. 이 경우, 래치 회로의 입력단은 0V로 디스차지(S931) 될 수 있다. 인풋 데이터가 0이 아닌 1인 경우, 제1 PMOS 트랜지스터(P0)는 온 되고, 제1 NMOS 트랜지스터(N0)는 오프될 수 있다. 이 경우, 래치 회로의 입력단은 VDD로 차지(S932) 될 수 있다.
도 10은 본 개시의 일 예시에 따른 시스템-온 칩의 블록도이다.
도 10은 본 개시의 예시적 실시예에 따른 시스템-온-칩(200)을 나타내는 블록도이다. 시스템-온-칩(System on Chip; SoC)(200)은 컴퓨팅 시스템이나 다른 전자 시스템의 부품들을 집적한 집적 회로를 지칭할 수 있다. 예를 들면, 시스템-온-칩(200)의 예시로서 어플리케이션 프로세서(application processor; AP)는 프로세서 및 다른 기능들을 위한 부품들을 포함할 수 있다. 도 10에 도시된 바와 같이, 시스템-온-칩(200)은 코어(201), DSP(Digital Signal Processor)(202), GPU(Graphic Processing Unit)(203), 내장 메모리(204), 통신 인터페이스(205) 및 메모리 인터페이스(206)를 포함할 수 있다. 시스템-온-칩(200)의 구성요소들은 버스(207)를 통해서 상호 통신할 수 있다. 시스템-온-칩(200)의 구성요소들은 특정 공급 전압에 기초하여 동작할 수 있다.
코어(201)는 명령어들을 처리할 수 있고, 시스템-온-칩(200)에 포함된 구성요소들의 동작을 제어할 수 있다. 예를 들면, 코어(201)는 일련의 명령어들을 처리함으로써, 운영체제를 구동할 수 있고, 운영체제 상의 어플리케이션들을 실행할 수 있다. DSP(202)는 디지털 신호, 예컨대 통신 인터페이스(205)로부터 제공되는 디지털 신호를 처리함으로써 유용한 데이터를 생성할 수 있다. GPU(203)는 내장 메모리(204) 또는 메모리 인터페이스(206)로부터 제공되는 이미지 데이터로부터 디스플레이 장치를 통해서 출력되는 영상을 위한 데이터를 생성할 수도 있고, 이미지 데이터를 인코딩할 수도 있다. 일부 실시예들에서, 도면들을 참조하여 전술된 메모리 장치는 캐시(cache) 메모리 및/또는 버퍼로서 코어(201), DSP(202) 및/또는 GPU(203)에 포함될 수 있다. 이에 따라, 메모리 장치의 높은 신뢰도 및 효율성에 기인하여, 코어(201), DSP(202) 및/또는 GPU(203) 역시 높은 신뢰도 및 효율성을 가질 수 있다.
내장 메모리(204)는 코어(201), DSP(202) 및 GPU(203)가 동작하는데 필요한 데이터를 저장할 수 있다. 일부 실시예들에서, 내장 메모리(204)는 도면들을 참조하여 전술된 메모리 장치를 포함할 수 있다. 이에 따라, 내장 메모리(204)는 신뢰성 있는 기입 동작을 제공할 수 있고, 감소된 면적 및 전력 소비를 가질 수 있고, 결과적으로, 시스템-온-칩(200)의 동작 신뢰도 및 효율성이 향상될 수 있다.
통신 인터페이스(205)는 통신 네트워크 또는 일대일 통신을 위한 인터페이스를 제공할 수 있다. 메모리 인터페이스(206)는 시스템-온-칩(200)의 외부 메모리, 예컨대 DRAM(Dynamic Random Access Memory), 플래시 메모리 등에 대한 인터페이스를 제공할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수의 멀티 비트 셀들을 포함하는 메모리 셀 어레이를 포함하고,
    상기 복수의 멀티 비트 셀들 각각은,
    컬럼 선택 라인에 공통으로 연결되고, 복수의 기입 워드 라인들에 각각 연결되고, 복수의 독출 워드 라인들에 각각 연결된, 복수의 비트 셀들; 및
    기입될 비트에 대응하는 제1 신호를 상기 복수의 비트 셀들에 제공하도록 구성된 입력 회로를 포함하고,
    상기 복수의 비트 셀들 각각은,
    활성화된 기입 워드 라인에 응답하여 상기 제1 신호를 래치하고, 활성화된 컬럼 선택 라인에 응답하여 래치를 인에이블하도록 구성된 래치 회로; 및
    활성화된 독출 워드 라인에 응답하여 상기 래치 회로에 저장된 비트에 대응하는 제2 신호를 비트 라인으로 출력하도록 구성된 독출 회로;를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 입력 회로는,
    제1 PMOS 트랜지스터; 및 상기 제1 PMOS 트랜지스터와 직렬로 연결되는 제1 NMOS 트랜지스터를 포함하고,
    상기 제1 신호는,
    상기 제1 PMOS 트랜지스터의 게이트에 입력되는 제1 데이터 입력 신호; 및
    상기 제1 NMOS 트랜지스터의 게이트에 입력되는 제2 데이터 입력 신호;를 포함하는 메모리 장치.
  3. 제1항에 있어서,
    상기 래치 회로는,
    상기 입력 회로와 제1 노드 사이에 배치되는 제1 전송 게이트;
    제2 노드와 제3 노드 사이에 배치되는 제2 전송 게이트; 및
    상기 제1 노드와 상기 제2 노드 사이에 배치되는 제3 전송 게이트;를 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 래치 회로는,
    상기 제1 노드와 연결되는 라인을 입력단으로 하는 제1 인버터; 및
    상기 제2 노드와 연결되는 라인을 출력단으로 하는 제2 인버터;를 포함하며,
    상기 제3 노드는 상기 제1 노드와 동일한 라인에 위치하며, 상기 제1 노드보다 상기 입력 회로에 가까운 것을 특징으로 하는 메모리 장치.
  5. 제3항에 있어서,
    상기 제1 전송 게이트는 활성화된 상기 기입 워드 라인에 응답하여 온(on) 되며,
    상기 제2 전송 게이트는 비활성화된 상기 기입 워드 라인에 응답하여 온(on) 되며,
    상기 제3 전송 게이트는 비활성화된 상기 컬럼 선택 라인에 응답하여 온(on) 되는 메모리 장치.
  6. 제1항에 있어서,
    상기 독출 회로는,
    상기 래치 회로의 출력을 수신하는 제3 인버터; 및
    상기 제3 인버터의 출력단에 연결되는 제4 전송 게이트;를 포함하는 메모리 장치.
  7. 제1항에 있어서,
    상기 독출 회로는,
    상기 래치 회로의 출력을 수신하는 제2 NMOS 트랜지스터; 및
    상기 제2 NMOS 트랜지스터와 직렬로 연결되는 제3 NMOS 트랜지스터;를 포함하는 메모리 장치.
  8. 제1항에 있어서,
    기입 동작시 상기 메모리 셀 어레이의 컬럼 방향으로 연장되는 라인으로 기입 데이터에 대응하는 신호를 제공하는 기입 드라이버; 를 더 포함하며,
    상기 기입 드라이버의 출력은 상기 제1 신호 및 상기 컬럼 선택 라인의 신호인 메모리 장치.
  9. 제8항에 있어서,
    상기 기입 드라이버는,
    비트 쓰기 인에이블 신호의 상보 신호 및 컬럼 방향 쓰기 신호의 상보 신호를 입력으로 하는 제1 NOR 게이트;
    상기 제1 NOR 게이트의 출력을 입력으로 하는 제4 인버터;
    외부 데이터 신호 및 상기 제1 NOR 게이트의 출력을 입력으로 하는 NAND 게이트; 및
    상기 제4 인버터의 출력 및 상기 외부 데이터 신호를 입력으로 하는 제2 NOR 게이트;를 포함하는 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 NOR 게이트 및 상기 제4 인버터의 출력은 상기 컬럼 선택 라인의 신호이며,
    상기 NAND 게이트 및 상기 제2 NOR 게이트의 출력은 상기 제1 신호인 메모리 장치.
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