KR20230147495A - 혼합 본드 타입을 포함하는 반도체 패키지 및 이의 형성 방법 - Google Patents

혼합 본드 타입을 포함하는 반도체 패키지 및 이의 형성 방법 Download PDF

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KR20230147495A
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circuit die
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밍-파 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

제1 계면을 따라 하이브리드 본딩 및 솔더 본딩을 포함하는 반도체 패키지 및 이의 형성 방법이 개시된다. 실시예에서, 패키지는, 제1 재배선 구조물을 포함하는 제1 인터포저; 유전체-유전체 본드 및 금속-금속 본드를 이용해 상기 제1 재배선 구조물의 제1 표면에 본딩된 제1 다이; 제1 솔더 본드를 이용해 상기 제1 재배선 구조물의 상기 제1 표면에 본딩된 제2 다이; 상기 제1 다이 및 상기 제2 다이 주위의 봉지재; 및 상기 제1 다이 및 상기 제2 다이와는 반대편인 상기 제1 재배선 구조물의 제2 면 상의 복수의 전도성 커넥터를 포함한다.

Description

혼합 본드 타입을 포함하는 반도체 패키지 및 이의 형성 방법 {SEMICONDUCTOR PACKAGES INCLUDING MIXED BOND TYPES AND METHODS OF FORMING SAME}
관련 출원에 대한 상호참조
본 출원은, 2022년 4월 13일 출원된 미국 가출원 번호 제63/362,924호의 우선권을 주장하며, 이 출원은 참조에 의해 여기에 포함된다.
반도체 산업은 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급격한 성장을 겪어 왔다. 대부분의 부품에 대하여, 집적 밀도의 개선은 최소 피처 크기의 반복되는 감소로부터의 결과이며, 이는 더 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있게 해준다. 전자 디바이스를 축소시키기 위한 요구가 높아짐에 따라, 반도체 다이의 보다 작고 더 생산적인 패키징 기술에 대한 필요성이 부상하였다.
반도체 기술이 더 발전함에 따라, 적층 및 본딩된 반도체 디바이스는 반도체 디바이스의 물리적 크기를 더 감소시키기 위한 효과적인 대안으로서 떠올랐다. 적층된 반도체 디바이스에서는, 로직, 메모리, 프로세서 회로 등과 같은 능동 회로가 적어도 부분적으로 개별 기판 상에 제조되고, 그 다음 기능 디바이스를 형성하기 위하여 함께 물리적으로 그리고 전기적으로 본딩된다. 이러한 본딩 프로세스는 정교한 기술을 이용하고, 개선이 요구된다.
제1 계면을 따라 하이브리드 본딩 및 솔더 본딩을 포함하는 반도체 패키지 및 이의 형성 방법이 개시된다. 실시예에서, 패키지는, 제1 재배선 구조물을 포함하는 제1 인터포저; 유전체-유전체 본드 및 금속-금속 본드를 이용해 상기 제1 재배선 구조물의 제1 표면에 본딩된 제1 다이; 제1 솔더 본드를 이용해 상기 제1 재배선 구조물의 상기 제1 표면에 본딩된 제2 다이; 상기 제1 다이 및 상기 제2 다이 주위의 봉지재; 및 상기 제1 다이 및 상기 제2 다이와는 반대편인 상기 제1 재배선 구조물의 제2 면 상의 복수의 전도성 커넥터를 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따른 집적 회로 다이의 단면도를 예시한다.
도 2 내지 도 26은 일부 실시예에 따라 패키지 컴포넌트를 형성하기 위한 프로세스 중의 중간 단계의 단면도들을 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
다양한 실시예는 단일 계면에서의 혼합 본드 타입을 포함하는 패키징된 반도체 디바이스 및 이의 형성 방법을 제공한다. 방법은, 제1 다이를 인터페이스 다이에 하이브리드 본딩(hybrid bonding)하고 제2 다이를 제1 다이에 인접한 인터페이스 다이에 솔더 본딩(solder bonding)하는 것을 포함한다. 제1 다이 및 제2 다이 주위에 몰딩 컴파운드가 형성될 수 있으며, 제1 다이, 제2 다이 및 몰딩 컴파운드의 표면은 평탄화될 수 있다. 일부 실시예에서, 제1 다이는 로직 다이일 수 있고 제2 다이는 메모리 다이일 수 있다. 일부 실시예에서, 제2 다이는 로직 다이, 수동 소자 다이 또는 브릿지 다이일 수 있다. 제1 다이 및 제2 다이는 인터페이스 다이의 재배선 층을 통해 서로 전기적으로 커플링될 수 있다. 하이브리드 본딩을 사용하여 제1 다이를 인터페이스 다이에 본딩하는 것은 제1 다이와 인터페이스 다이 사이에 더 작은 피치 접속이 형성될 수 있게 해주며, 제1 다이 및 인터페이스 다이를 포함하는 패키지의 폼 팩터(form factor)를 감소시키고, 디바이스 성능을 개선한다. 솔더 본딩을 사용하여 제2 다이를 인터페이스 다이에 본딩하는 것을 비용을 감소시킨다.
도 1은 일부 실시예에 따른 집적 회로 다이(50)의 단면도를 예시한다. 집적 회로 다이(50)는 집적 회로 패키지를 형성하도록 후속 프로세싱에서 패키징될 것이다. 집적 회로 다이(50)는, 로직 다이(예컨대, CPU(central processing unit), GPU(graphics processing unit), SoC(system-on-a-chip), AP(application processor), 마이크로컨트롤러 등); 메모리 다이(예컨대, DRAM(dynamic random access memory) 다이, SRAM(static random access memory) 다이, NAND 플래시 메모리 다이 등); 전력 관리 다이(예컨대, PMIC(power management integrated circuit) 다이); 무선 주파수(RF; radio frequency) 다이; 센서 다이; MEMS(micro-electro-mechanical-system) 다이; 신호 프로세싱 다이(예컨대, DSP(digital signal processing) 다이); 프론트 엔드 다이(예컨대, AFE(analog front-end) 다이); 입력 출력(IO; input-output) 다이; 브릿지 다이; 등; 또는 이들의 조합일 수 있다.
집적 회로 다이(50)는, 복수의 집적 회로 다이들을 형성하도록 후속 단계에서 개별화되는(singulated) 상이한 소자 영역들을 포함할 수 있는 웨이퍼에 형성될 수 있다. 집적 회로 다이(50)는 집적 회로를 형성하도록 적용가능한 제조 프로세스에 따라 프로세싱될 수 있다. 일부 실시예에서, 집적 회로 다이(50)는 실리콘, 도핑되거나 도핑되지 않은, 또는 SOI(semiconductor-on-insulator) 기판의 활성 층과 같은 반도체 기판(52)을 포함한다. 반도체 기판(52)은, 게르마늄과 같은 다른 반도체 재료; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판이 사용될 수 있다. 반도체 기판(52)은, 때때로 전면(front-side)으로 지칭되는 활성 표면(예컨대, 도 1에서 위를 향한 표면) 및 때때로 배면(backside)으로 지칭되는 비활성 표면(예컨대, 도 1에서 아래를 향한 표면)을 갖는다.
디바이스(트랜지스터로 나타냄)(54)가 반도체 기판(52)의 전면에 형성될 수 있다. 디바이스(54)는 능동 소자(예컨대, 트랜지스터, 다이오드 등), 커패시터, 저항기 등일 수 있다. 반도체 기판(52)의 전면 상에 층간 유전체(ILD)(56; inter-layer dielectri)가 있다. ILD(56)는 디바이스(54)를 둘러싸고 이를 덮을 수 있다. ILD(56)는 PSG(phosphosilicate glass), BSG(boro-silicate glass), BPSG(boron-doped phosphosilicate glass), USG(un-doped silicate glass) 등과 같은 재료로 형성된 하나 이상의 유전체 층을 포함할 수 있다.
전도성 플러그(58)가 ILD(56)를 통해 연장되고, 디바이스(54)에 전기적으로 그리고 물리적으로 커플링된다. 디바이스(54)가 트랜지스터인 실시예에서, 전도성 플러그(58)는 트랜지스터의 게이트 및 소스/드레인 영역(예컨대, 소스 영역 및/또는 드레인 영역)에 커플링될 수 있다. 전도성 플러그(58)는 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등, 또는 이들의 조합으로 형성될 수 있다. 상호접속 구조물(60)이 ILD(56) 및 전도성 플러그(58) 상에 형성된다. 상호접속 구조물(60)은 집적 회로를 형성하도록 디바이스(54)를 상호접속시킨다. 일부 실시예에서, 상호접속 구조물(60)은 ILD(56) 상의 유전체 층에서의 금속배선(metallization) 패턴에 의해 형성될 수 있다. 금속배선 패턴은 하나 이상의 로우-k 유전체 층에 형성된 금속 라인 및 비아를 포함한다. 상호접속 구조물(60)의 금속배선 패턴은 전도성 플러그(58)에 의해 디바이스(54)에 전기적으로 커플링된다.
집적 회로 다이(50)는 알루미늄 패드와 같은 패드(62)를 더 포함하며, 이에 외부 접속이 이루어진다. 패드(62)는 반도체 기판(52)의 전면 상에, 예컨대 상호접속 구조물(60)에 그리고/또는 상에 있다. 하나 이상의 패시베이션 막(64)이 집적 회로 다이(50) 상에, 예컨대 상호접속 구조물(60) 및 패드(62)의 일부 상에 있다. 개구부가 패시베이션 막(64)을 통해 패드(62)로 연장된다. 전도성 필라(예컨대, 구리와 같은 금속으로 형성됨)와 같은 다이 커넥터(66)가 패시베이션 막(64)에서의 개구부를 통해 연장된다. 다이 커넥터(66)는 패드(62) 중 각자의 패드에 물리적으로 그리고 전기적으로 커플링될 수 있다. 다이 커넥터(66)는 도금 등에 의해 형성될 수 있다. 다이 커넥터(66)는 집적 회로 다이(50)의 집적 회로에 전기적으로 커플링된다.
솔더 영역(예컨대, 솔더 볼 또는 솔더 범프)이 패드(62) 상에 배치될 수 있다. 솔더 볼은 집적 회로 다이(50)에 대해 칩 프로브(CP; chip probe) 테스트를 수행하는데 사용될 수 있다. CP 테스트는 집적 회로 다이(50)가 기지의 양호 다이(KGD; known good die)인지 여부를 확인하도록 집적 회로 다이(50)에 대해 수행될 수 있다. 따라서, KGD인 집적 회로 다이(50)만 후속 프로세싱을 거치며 패키징된다. CP 테스트에 실패한 다이는 패키징되지 않는다. 테스트 후에, 후속 프로세싱 단계에서 솔더 영역이 제거될 수 있다.
유전체 층(68)이 반도체 기판(52)의 전면 상에, 예컨대 패시베이션 막(64) 및 다이 커넥터(66) 상에 있을 수 있다(또는 있지 않을 수 있음). 유전체 층(68)은 다이 커넥터(66)를 측방향으로(laterally) 봉지하고(encapsulate), 유전체 층(68)은 반도체 기판(52)과 측방향으로 경계를 접한다(coterminous). 처음에, 유전체 층(68)은, 유전체 층(68)의 최상부(topmost) 표면이 다이 커넥터(66)의 최상부 표면 위에 있도록, 다이 커넥터(66)를 매립할 수 있다. 솔더 영역이 다이 커넥터(66) 상에 배치되는 실시예에서, 유전체 층(68)은 솔더 영역도 매립할 수 있다. 대안으로서, 솔더 영역은 유전체 층(68)을 형성하기 전에 제거될 수 있다.
유전체 층(68)은, PBO, 폴리이미드, BCB 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 기타 또는 이들의 조합일 수 있다. 유전체 층(68)은 스핀 코팅, 라미네이션, 화학적 기상 증착(CVD; chemical vapor deposition) 등에 의해 형성될 수 있다. 일부 실시예에서, 다이 커넥터(66)는 집적 회로 다이(50)의 형성 동안 유전체 층(68)을 통해 노출된다. 일부 실시예에서, 다이 커넥터(66)는 매립된 채 유지되며 집적 회로 다이(50)를 패키징하기 위한 후속 프로세스 동안 노출된다. 다이 커넥터(66)를 노출시키는 것은, 다이 커넥터(66) 상에 존재할 수 있는 임의의 솔더 영역을 제거할 수 있다.
일부 실시예에서, 집적 회로 다이(50)는 다수의 반도체 기판(52)을 포함하는 적층형 디바이스이다. 예를 들어, 집적 회로 다이(50)는, 다수의 메모리 다이를 포함하는, HMC(hybrid memory cube) 모듈, HBM(high bandwidth memory) 모듈 등과 같은 메모리 디바이스일 수 있다. 이러한 실시예에서, 집적 회로 다이(50)는 TSV(through-substrate via)에 의해 상호접속된 다수의 반도체 기판(52)을 포함한다. 반도체 기판(52)의 각각은 상호접속 구조물(60)을 가질 수 있다(또는 갖지 않을 수 있음).
도 2 내지 도 11은 일부 실시예에 따라 제1 패키징된 컴포넌트(200)(도 11에 예시됨)를 형성하기 위한 프로세스 중의 중간 단계의 단면도들을 예시한다. 집적 회로 다이(50)의 하나 이상이 제1 패키징된 컴포넌트(200)를 형성하도록 패키징될 수 있다. 제1 패키징된 컴포넌트(200)는 CoWoS(chip-on-wafer-on-substrate) 패키지 또는 SoIC(system on integrated chip) 패키지로 지칭될 수 있다.
도 2에서, 인터페이스 다이(111)가 캐리어 기판(100)에 부착된다. 캐리어 기판(100)은 글래스 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(100)은 웨이퍼일 수 있으며, 그리하여 다수의 패키지들이 동시에 캐리어 기판(100) 상에 형성될 수 있다. 인터페이스 다이(111)가 다이로서 기재되어 있지만, 인터페이스 다이(111)는 나중에 개별화될 수 있는 웨이퍼일 수 있다.
이형 층(102)이 캐리어 기판(100) 상에 형성된다. 이형 층(102)은, 나중의 단계에서 인터페이스 다이(111)로부터 캐리어 기판(100)과 함께 제거될 수 있는, 폴리머계 재료로 형성될 수 있다. 일부 실시예에서, 이형 층(102)은 에폭시계 열-이형 재료이며, 이는 LTHC(light-to-heat-conversion) 이형 코팅과 같이 가열되면 그의 접착 특성을 잃는다. 일부 실시예에서, 이형 층(102)은 UV(ultra-violet) 광으로부터의 방사선과 같은 UV 방사선에 노출될 때 그의 접착 특성을 잃는 UV 글루일 수 있다. 이형 층(102)은 액체로서 디스펜싱되어 경화될 수 있거나, 또는 캐리어 기판(100) 위에 적층된 라미네이트 막 등일 수 있다. 이형 층(102)의 상부 표면은 평평해질 수 있고 높은 수준의 평면성을 가질 수 있다.
인터페이스 다이(111)는 인터페이스 기판(110), 인터페이스 기판(110) 상의 유전체 층(112), 및 유전체 층(112)과 인터페이스 기판(110)에서의 전도성 비아(114)를 포함할 수 있다. 인터페이스 기판(110)은 벌크 반도체 기판, 반도체-온-절연체(SOI; semiconductor-on-insulator) 기판, 다층 반도체 기판 등일 수 있다. 인터페이스 기판(110)은, 실리콘 게르마늄과 같은 반도체 재료; 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘 게르마늄, 갈륨 비소화물 인화물, 알루미늄 인듐 비소화물, 알루미늄 갈륨 비소화물, 갈륨 인듐 비소화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비소화물 인화물을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 인터페이스 기판(110)은 도핑되거나 도핑되지 않을 수 있다. 일부 실시예에서, 인터페이스 기판(110)은 능동 소자가 없지만, 인터페이스 기판(110)은 때때로 전면으로 지칭되는 인터페이스 기판(110)의 전면(예컨대, 도 2에서 아래를 향한 표면)에 그리고/또는 전면 상에 형성된 수동 소자를 포함할 수 있다. 집적 회로가 인터페이스 기판(110)에 형성되는 실시예에서, 트랜지스터, 다이오드 등과 같은 능동 소자(113) 뿐만 아니라, 커패시터, 저항기 등과 같은 수동 소자도 인터페이스 기판(110)의 전면에 그리고/또는 전면 상에 형성될 수 있다.
유전체 층(112)은 인터페이스 기판(110) 상에 형성될 수 있다. 일부 실시예에서, 유전체 층(112)은, 리소그래피 마스크를 사용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등과 같은 감광 재료일 수 있는 폴리머로 형성된다. 일부 실시예에서, 유전체 층(112)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, 또는 BPSG와 같은 산화물; 등으로 형성된다. 유전체 층(112)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다.
일부 실시예에서, 전도성 비아(114)는 유전체 층(112) 및 인터페이스 기판(110)에 리세스(별도로 예시되지 않음)를 형성함으로써 형성될 수 있다. 리세스는 에칭, 밀링, 레이저 기술, 이들의 조합 등에 의해 형성될 수 있다. 유전체 재료가, 예컨대 산화 기술을 사용함으로써, 리세스에 형성될 수 있다. 배리어 층이 예컨대 CVD, 원자층 증착(ALD; atomic layer deposition), 물리적 기상 증착(PVD; physical vapor deposition), 열 산화, 이들의 조합 등에 의해, 개구에 컨포멀하게(conformally) 퇴적될 수 있다. 배리어 층은 산화물, 질화물, 틴화물, 이들의 조합 등으로 형성될 수 있다. 배리어 층 위에 그리고 리세스 내에 전도성 재료가 퇴적될 수 있다. 전도성 재료는 전기 화학 도금 프로세스, CVD, ALD, PVD, 이들의 조합 등에 의해 형성될 수 있다. 전도성 재료의 예는 구리, 텅스텐, 알루미늄, 은, 금 이들의 조합 등을 포함한다. 전도성 재료, 배리어 층 및 유전체 재료의 과도한 재료가 평탄화 프로세스를 사용하여 유전체 층(112)의 표면으로부터 제거될 수 있다. 평탄화 프로세스는 예를 들어, 화학 기계적 연마(CMP; chemical-mechanical polish), 그라인딩 프로세스, 에칭백 프로세스 등일 수 있다. 배리어 층 및 전도성 재료의 남은 부분은 전도성 비아(114)를 형성한다.
도 3에서, 인터페이스 기판(110)의 배면은 박형화된다. 인터페이스 기판(110)은 전도성 비아(114)를 노출시키기 위해 인터페이스 기판(110)에 적용된 평탄화 프로세스에 의해 박형화될 수 있다. 전도성 비아(114)가 노출된 후에, 전도성 비아(114)는 인터페이스 기판(110)을 통해 연장되고, TSV로 지칭될 수 있다. 평탄화는 유전체 층(112)과는 반대편인 인터페이스 기판(110)의 부분을 제거할 수 있으며, 그리하여 전도성 비아(114)가 노출된다. 평탄화는 CMP, 그라인딩 프로세스, 에칭백 프로세스 등, 또는 이들의 조합과 같은 임의의 적합한 프로세스에 의해 달성될 수 있다. 평탄화 후에, 전도성 비아(114)는 인터페이스 기판(110)을 완전히 관통해 연장될 수 있고, 인터페이스 기판(110)의 양면 사이의 상호접속을 제공할 수 있다.
도 4에서, 배면 상호접속 구조물(121)이 인터페이스 기판(110) 상에 형성된다. 배면 상호접속 구조물(121)은 유전체 층(116), 유전체 층(116)에서의 금속배선 층(118)(재배선 층 또는 재배선 라인으로도 지칭됨), 유전체 층(120), 및 유전체 층(120)에서의 본드 패드(122)를 포함한다.
배면 상호접속 구조물(121)은 유전체 층(116) 중 각자의 층에 의해 서로 분리된 복수의 금속배선 층(118)을 포함할 수 있다. 배면 상호접속 구조물(121)의 금속배선 층(118) 및 본드 패드(122)는 전도성 비아(114)에 전기적으로 커플링되고, 금속배선 층(118) 중 각자의 금속배선 층이 전도성 비아(114)에 물리적으로 커플링될 수 있다.
일부 실시예에서, 유전체 층(116)은 PBO, 폴리이미드, BCB 기반의 폴리머 등과 같은 감광 재료일 수 있는 폴리머로 형성되고, 리소그래피 마스크를 사용하여 패터닝될 수 있다. 일부 실시예에서, 유전체 층(116)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, 또는 BPSG와 같은 산화물; 등으로 형성된다. 유전체 층(116)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 각각의 유전체 층(116)이 형성된 후에, 이는 아래의 전도성 비아(114) 또는 아래의 금속배선 층(118)의 일부와 같은 아래의 전도성 특징부를 노출시키도록 패터닝될 수 있다. 패터닝은 임의의 수락가능한 프로세스에 의해 이루어질 수 있다. 유전체 층(116)이 감광 재료를 포함하는 실시예에서, 패터닝은 유전체 층(116)을 광에 노출시키는 것을 포함할 수 있다. 유전체 층(116)은 노출 후에 현상될 수 있다. 일부 실시예에서, 유전체 층(116)을 패터닝하는 것은 이방성 에칭을 사용한 에칭을 포함할 수 있다.
금속배선 층(118)은 각각 전도성 비아 및/또는 전도성 라인을 포함한다. 전도성 비아는 각자의 유전체 층(116)을 통해 연장되고, 전도성 라인은 각자의 유전체 층(116)을 따라, 예컨대 각자의 유전체 층(116)의 상부 표면 상에, 연장된다. 금속배선 층(118)을 형성하기 위한 예로서, 시드 층(별도로 예시되지 않음)이 각자의 아래의 특징부 위에 형성된다. 예를 들어, 시드 층은 각자의 유전체 층(116) 상에, 각자의 유전체 층(116)을 통해 연장된 개구부에, 그리고 전도성 비아(114)나 금속배선 층(118)과 같은 아래의 특징부 상에 형성될 수 있다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 단일 층 또는 상이한 재료로 형성된 복수의 서브층을 포함한 복합층일 수 있다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 PVD, CVD 등과 같은 퇴적 프로세스를 사용하여 형성될 수 있다. 포토레지스트가 시드 층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속배선 층(118)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토레지스트를 통해 개구부를 형성한다. 전도성 재료가 포토레지스트의 개구부에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는 시드 층으로부터의 무전해 도금 또는 전기 도금과 같은 도금 등에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등, 또는 이들의 조합과 같은 금속 또는 금속 합금을 포함할 수 있다. 전도성 재료가 위에 형성되지 않은 시드 층의 부분 및 포토레지스트가 제거된다. 포토레지스트는 임의의 수락가능한 애싱 또는 스트립핑 프로세스에 의해, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 시드 층의 노출된 부분은 습식 또는 건식 에칭과 같은 수락가능한 에칭 프로세스를 사용하여 제거된다. 시드 층의 남은 부분 및 전도성 재료는 금속배선 층(118)을 형성한다.
배면 상호접속 구조물(121)의 유전체 층(116) 및 금속배선 층(118)은 예로서 예시되어 있다. 앞서 기재된 단계를 반복하거나 생략함으로써, 예시된 바보다 더 많거나 더 적은 유전체 층(116) 및 금속배선 층(118)이 배면 상호접속 구조물(121)에 형성될 수 있다.
유전체 층(120)은 유전체 층(116) 및 금속배선 층(118) 위에 형성된다. 유전체 층(120)은 유전체-유전체 본드(dielectric-to-dielectric bond)를 달성하기에 적합한 재료로 형성될 수 있다. 일부 실시예에서, 유전체 층(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등을 포함할 수 있다. 유전체 층(120)은 PVD, CVD, ALD 등과 같은 적합한 퇴적 프로세스를 사용하여 퇴적될 수 있다.
본드 패드(122)는 유전체 층(120)에 형성된다. 본드 패드(122)는 배면 상호접속 구조물(121)에의 외부 접속을 위해 형성될 수 있다. 본드 패드(122)는 유전체 층(116)의 상부 표면 상에 그리고 이를 따라 연장되며 형성될 수 있다. 본드 패드(122)는 금속배선 층(118)에 물리적으로 그리고 전기적으로 커플링될 수 있다. 본드 패드(122)는 금속배선 층(118)을 통해 전도성 비아(114)에 전기적으로 커플링될 수 있다. 본드 패드(122)는 금속배선 층(118)과 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 본드 패드(122)는 금속배선 층(118)과는 상이한 크기(예컨대, 상이한 두께)를 갖는다. 본드 패드(122)의 표면 및 유전체 층(120)의 표면을 평평하게 하도록 평탄화 단계가 수행될 수 있다.
도 5에서, 하이브리드 본딩에 의해 제1 집적 회로 다이(50A)가 배면 상호접속 구조물(121)에 본딩된다. 원하는 타입 및 양의 집적 회로 다이(50)가 하이브리드 본딩에 의해 배면 상호접속 구조물(121)에 본딩될 수 있다. 예시된 실시예에서, 단일 제1 집적 회로 다이(50A)가 배면 상호접속 구조물(121)에 본딩된다. 제1 집적 회로 다이(50A)는 로직 디바이스, 예컨대 CPU, GPU, SoC, 마이크로컨트롤러 등일 수 있다.
제1 집적 회로 다이(50A)는 하이브리드 본딩 구성으로 배면 상호접속 구조물(121)에 본딩된다. 제1 집적 회로 다이(50A)는 아래를 향하게 배치되며, 그리하여 제1 집적 회로 다이(50A)의 전면이 배면 상호접속 구조물(121)을 향하고 제1 집적 회로 다이(50A)의 배면이 배면 상호접속 구조물(121)로부터 먼 쪽을 향한다. 이는 제1 집적 회로 다이(50A)의 전면이 인터페이스 다이(111)의 배면을 향하므로, 전면-대-배면(face-to-back) 구성(F2B)으로 지칭될 수 있다.
제1 집적 회로 다이(50A)의 유전체 층(68)은 유전체 층(120)에 직접 본딩될 수 있고, 제1 집적 회로 다이(50A)의 다이 커넥터(66)는 본드 패드(122)에 직접 본딩될 수 있다. 일부 실시예에서, 유전체 층(68)과 유전체 층(120) 간의 본드는 산화물-산화물 본드 등이다. 하이브리드 본딩 프로세스는 다이렉트 금속-금속 본딩을 통해 제1 집적 회로 다이(50A)의 다이 커넥터(66)를 본드 패드(122)에 더 직접 본딩한다. 따라서, 제1 집적 회로 다이(50A)는 다이 커넥터(66)와 본드 패드(122)의 물리적 및 전기적 접속에 의해 인터페이스 다이(111) 상의 배면 상호접속 구조물(121)에 전기적으로 커플링된다. 일부 실시예에서, 계면은 또한, 제1 집적 회로 다이(50A)와 배면 상호접속 구조물(121) 사이의 유전체-금속 계면을 포함한다(예컨대, 다이 커넥터(66)와 본드 패드(122)가 완벽하게 정렬되지 않고/거나 상이한 폭을 가질 때).
예로서, 하이브리드 본딩 프로세스는 유전체 층(68) 및/또는 유전체 층(120)에 표면 처리를 적용하는 것으로 시작된다. 표면 처리는 플라즈마 처리를 포함할 수 있다. 플라즈마 처리는 진공 환경에서 수행될 수 있다. 플라즈마 처리 후에, 표면 처리는 유전체 층(68) 및/또는 유전체 층(120)에 적용될 수 있는 세척 프로세스(예컨대, 탈이온수 등으로 린스)를 더 포함할 수 있다. 제1 집적 회로 다이(50A)의 다이 커넥터는 배면 상호접속 구조물(121)의 본드 패드(122)와 정렬될 수 있다. 다이 커넥터(66)는 대응하는 본드 패드(122)와 중첩될 수 있다. 제1 집적 회로 다이(50A)를 배면 상호접속 구조물(121)의 유전체 층(120) 및 각자의 본드 패드(122)과 접촉하게 배치함으로써 사전본딩(pre-bonding) 단계가 수행된다. 사전본딩은 상온(예컨대, 약 21 ℃내지 약 25 ℃)에서 수행될 수 있다. 사전본딩 후에, 약 0.5 시간 내지 약 3 시간의 지속기간 동안 약 150 ℃ 내지 약 400 ℃의 온도에서 어닐이 수행된다. 이는 다이 커넥터(66)의 금속(예컨대, 구리)과 본드 패드(122)의 금속(예컨대, 구리)이 상호확산하여 다이렉트 금속-금속 본드를 형성하게 한다.
제1 집적 회로 다이(50A)는 솔더 접속(예컨대, 마이크로범프 등)의 사용 없이 배면 상호접속 구조물(121)에 본딩된다. 제1 집적 회로 다이(50A)를 배면 상호접속 구조물(121)에 직접 본딩함으로써, 보다 미세한 범프 피치; 하이브리드 본드 사용에 의한 작은 폼 팩터 패키지; 칩 I/O가 고밀도 다이-다이 상호접속을 실현하기 위한 더 작은 본딩 피치 확장성; 개선된 기계적 내구성; 개선된 전기적 성능; 감소된 결함; 및 증가된 수율과 같은 이점이 달성될 수 있다. 또한, 제1 집적 회로 다이(50A)와 다른 집적 회로 다이 사이의 더 짧은 다이-다이 거리가 달성될 수 있으며, 이는 더 작은 폼팩터, 더 높은 대역폭, 개선된 전력 무결성(PI; power integrity), 개선된 신호 무결성(SI; signal integrity), 및 더 낮은 전력 소비의 이점을 갖는다.
도 6에서, 본드 패드(126)가 배면 상호접속 구조물(121)의 본드 패드(122) 및 유전체 층(120) 상에 형성되고, 전도성 커넥터(128)가 본드 패드(126) 상에 형성된다. 본드 패드(126)는 본드 패드(122) 및 유전체 층(120) 위에 시드 층(별도로 예시되지 않음)을 형성함으로써 형성될 수 있다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 단일 층 또는 상이한 재료로 형성된 복수의 서브층을 포함한 복합층일 수 있다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 시드 층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 본드 패드(126)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토레지스트를 통해 개구부를 형성한다. 전도성 재료가 포토레지스트의 개구부에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 전도성 재료가 위에 형성되지 않은 시드 층의 부분 및 포토레지스트가 제거된다. 포토레지스트는 수락가능한 애싱 또는 스트립핑 프로세스에 의해, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 시드 층의 노출된 부분은 수락가능한 에칭 프로세스를 사용하여 제거된다. 시드 층의 남은 부분 및 전도성 재료는 본드 패드(126)를 형성한다.
전도성 커넥터(128)는 본드 패드(126) 상에 형성된다. 전도성 커넥터(128)는 볼 그리드 어레이(BGA; ball grid array) 커넥터, 솔더 볼, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique) 형성된 범프 등일 수 있다. 전도성 커넥터(128)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은, 리플로우 가능한 전도성 재료로 형성될 수 있다. 일부 실시예에서, 전도성 커넥터(128)는, 증발, 전기 도금, 인쇄, 솔더 전사, 볼 배치 등을 통해 처음에 솔더 층을 형성함으로써 형성된다. 솔더 층이 구조물 상에 형성되면, 재료를 원하는 범프 형상으로 형상화하기 위하여 리플로우가 수행될 수 있다. 일부 실시예에서, 본드 패드(126)는 생략될 수 있고, 전도성 커넥터(128)는 본드 패드(122) 상에 형성될 수 있다.
도 7에서, 솔더 본딩에 의해 제2 집적 회로 다이(50B)가 인터페이스 다이(111) 상의 배면 상호접속 구조물(121)에 본딩된다. 원하는 타입 및 양의 집적 회로 다이(50)가 솔더 본딩에 의해 배면 상호접속 구조물(121)에 본딩될 수 있다. 예시된 실시예에서, 단일 제2 집적 회로 다이(50B)가 배면 상호접속 구조물(121)에 본딩된다. 제2 집적 회로 다이(50B)는 DRAM 다이, SRAM 다이, NAND 플래시 다이, HMC 모듈, HBM 모듈 등과 같은 메모리 디바이스일 수 있다. 제2 집적 회로 다이(50B)는 단일 집적 회로 다이로서 예시되어 있지만, 제2 집적 회로 다이(50B)는 복수의 적층된 집적 회로 다이들(다이 스택으로도 지칭됨)을 포함할 수 있다.
제2 집적 회로 다이(50B)는 솔더 본드로, 예컨대 전도성 커넥터(128)로, 인터페이스 다이(111)에 부착된다. 제2 집적 회로 다이(50B)는, 예컨대 픽-앤-플레이스(pick-and-place) 툴을 사용하여, 배면 상호접속 구조물(121) 상에 배치될 수 있다. 제2 집적 회로 다이(50B)를 인터페이스 다이(111)에 부착하는 것은, 인터페이스 다이(111) 상에 제2 집적 회로 다이(50B)를 배치하고 전도성 커넥터(128)를 리플로우하는 것을 포함할 수 있다. 전도성 커넥터(128)는 인터페이스 다이(111) 상의 본드 패드(126)와 제2 집적 회로 다이(50B)의 다이 커넥터(66) 간의 조인트를 형성하며, 배면 상호접속 구조물(121)을 통해 인터페이스 다이(111)를 제2 집적 회로 다이(50B)에 전기적으로 커플링한다.
언더필(underfill) 재료(129)가 전도성 커넥터(128) 주위에 그리고 제2 집적 회로 다이(50B)와 배면 상호접속 구조물(121) 사이에 형성될 수 있다. 언더필 재료(129)는 전도성 커넥터(128)의 리플로우로부터 생기는 스트레스를 감소시키고 조인트를 보호할 수 있다. 언더필 재료(129)는 몰딩 컴파운드, 에폭시 등과 같은 임의의 적합한 언더필 재료로 형성될 수 있다. 언더필 재료(129)는, 제2 집적 회로 다이(50B)가 배면 상호접속 구조물(121)에 부착된 후에 모세관 플로우 프로세스에 의해 형성될 수 있고, 또는 제2 집적 회로 다이(50B)가 배면 상호접속 구조물(121)에 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다. 언더필 재료(129)는 액상으로 또는 준액상 형태로 도포되어 그 후에 경화될 수 있다. 일부 실시예에서, 언더필 재료(129)는 생략되며, 후속 도면에서 언더필 재료(129)는 생략된다.
제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)는 동일 기술 노드의 프로세스에 의해 형성될 수 있거나, 또는 상이한 기술 노드의 프로세스에 의해 형성될 수 있다. 예를 들어, 제1 집적 회로 다이(50A)는 제2 집적 회로 다이(50B)보다 더 진보된 프로세스 노드로 이루어질 수 있다. 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)는 상이한 크기(예컨대, 상이한 높이 및/또는 표면적)를 가질 수 있거나, 동일 크기(예컨대, 동일한 높이 및/또는 표면적)를 가질 수 있다. 집적 회로 다이(50)의 다른 조합들이 가능하다. 일부 실시예에서, 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)는 약 100 ㎛보다 더 큰 두께를 가질 수 있다.
제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)는 인터페이스 다이(111)를 통해 서로 전기적으로 커플링될 수 있다. 제1 집적 회로 다이(50A)는 다이 커넥터(66)와 본드 패드(122) 간의 하이브리드 본드를 통해 배면 상호접속 구조물(121)에 물리적으로 그리고 전기적으로 커플링되고, 제2 집적 회로 다이(50B)는 다이 커넥터(66)와 본드 패드(126) 간의 솔더 본드를 통해 배면 상호접속 구조물(121)에 물리적으로 그리고 전기적으로 커플링된다. 일부 실시예에서, 제1 집적 회로 다이(50A)는 로직 다이일 수 있고, 제2 집적 회로 다이(50B)는 메모리 다이일 수 있다. 제1 집적 회로 다이(50A)는 다이 커넥터(66)의 상대적으로 더 작은 피치 및 더 높은 회로 밀도를 갖는 반면, 제2 집적 회로 다이(50B)는 다이 커넥터(66)의 상대적으로 더 큰 피치 및 더 낮은 회로 밀도를 갖는다. 하이브리드 본딩에 의해 제1 집적 회로 다이(50A)를 배면 상호접속 구조물(121)에 본딩하는 것은, 더 미세한 범프 피치, 더 높은 대역폭, 및 개선된 디바이스 성능과 같은 이점을 달성한다. 솔더 본딩에 의해 제2 집적 회로 다이(50B)를 배면 상호접속 구조물(121)에 본딩하는 것은 비용을 감소시킨다.
도 8에서, 봉지재(encapsulant)(130)가 배면 상호접속 구조물(121) 상에 그리고 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B), 전도성 커넥터(128), 본드 패드(126) 및 인터페이스 다이(111) 주위에 형성된다. 형성 후에, 봉지재(130)는 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B), 전도성 커넥터(128), 본드 패드(126), 언더필 재료(존재하는 경우), 및 인터페이스 다이(111)를 봉지한다. 봉지재(130)는 몰딩 컴파운드, 에폭시 등일 수 있다. 봉지재(130)는 압축 몰딩, 트랜스퍼 몰딩 등에 의해 적용될 수 있다. 봉지재(130)는, 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및 인터페이스 다이(111)가 매립되거나 덮이도록, 인터페이스 다이(111) 위에 형성된다. 봉지재(130)는, 제1 집적 회로 다이(50A)와 제2 집적 회로 다이(50B) 사이의 갭 영역에 형성된다. 언더필 재료가 생략되는 실시예에서, 봉지재(130)는 전도성 커넥터(128) 주위에 그리고 제2 집적 회로 다이(50B)와 배면 상호접속 구조물(121) 사이에 형성될 수 있다. 봉지재(130)는 액상으로 또는 준액상 형태로 도포되어 그 후에 경화될 수 있다.
봉지재(130)는 그 다음, 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)의 배면을 노출시키도록 박형화된다. 박형화 프로세스는 그라인딩 프로세스, CMP, 에칭백, 이들의 조합 등일 수 있다. 박형화 프로세스 후에, 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및 봉지재(130)의 상부 표면은 공면이다(프로세스 변동 내에서). 박형화는 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및 봉지재(130)의 원하는 양이 제거될 때까지 수행된다. 구체적으로, 박형화는, 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B) 위에 어떠한 봉지재(130)도 남아있지 않을 때까지, 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)의 상부 표면을 덮는 봉지재(130)의 부분을 제거한다.
도 9에서, 도 8의 구조물이 플립되고; 봉지재(130), 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)가 캐리어 기판(140)에 부착되고; 캐리어 기판(100) 및 이형 층(102)이 제거된다. 디바이스는 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)의 배면이 아래를 향하도록 플립될 수 있다. 캐리어 기판(140)은 이형 층(142)을 통해 봉지재(130), 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)에 본딩될 수 있다. 캐리어 기판(140)은 글래스 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(140)은 웨이퍼일 수 있으며, 그리하여 다수의 패키지들이 동시에 캐리어 기판(140) 상에서 프로세싱될 수 있다. 이형 층(142)은, 나중의 단계에서 형성될 위의 구조물들로부터 캐리어 기판(140)과 함께 제거될 수 있는, 폴리머계 재료로 형성될 수 있다. 일부 실시예에서, 이형 층(142)은 에폭시계 열-이형 재료이며, 이는 LTHC 이형 코팅과 같이 가열되면 그의 접착 특성을 잃는다. 일부 실시예에서, 이형 층(142)은 UV 광으로부터의 방사선과 같은 UV 방사선에 노출될 때 그의 접착 특성을 잃는 UV 글루일 수 있다. 이형 층(142)은 액체로서 디스펜싱되어 경화될 수 있거나, 이형 층(142) 위에 적층된 라미네이트 막일 수 있거나, 또는 기타 등등일 수 있다. 이형 층(142)의 상부 표면은 평평해질 수 있고 높은 수준의 평면성을 가질 수 있다.
캐리어 기판(100)을 인터페이스 다이(111) 및 봉지재(130)로부터 분리하도록(또는 “본딩분리(de-bond)”) 캐리어 기판 본딩분리가 수행된다. 일부 실시예에서, 본딩분리는, 이형 층(102)이 광의 열을 받아 분해되고 캐리어 기판(100)이 제거될 수 있도록, 이형 층(102) 상에 레이저 광 또는 UV 광과 같은 광을 투사하는 것을 포함한다. 도 9에 예시된 바와 같이, 캐리어 기판(100) 및 이형 층(102)을 제거한 후에 봉지재(130), 전도성 비아(114) 및 유전체 층(112)의 표면은 노출될 수 있다.
도 10에서, 전면 상호접속 구조물(150)이 캐리어 기판(140)과는 반대편인 봉지재(130) 및 인터페이스 다이(111) 상에 형성된다. 전면 상호접속 구조물(150)은 유전체 층(152) 및 유전체 층(152)에서의 금속배선 층(154)(때때로 재배선 층 또는 재배선 라인으로 지칭됨)을 포함한다. 예를 들어, 전면 상호접속 구조물(150)은 각자의 유전체 층(152)에 의해 서로 분리된 복수의 금속배선 층(154)을 포함할 수 있다. 전면 상호접속 구조물(150)의 금속배선 층(154)은 인터페이스 다이(111)의 전도성 비아(114)에 전기적으로 커플링된다. 금속배선 층(154)은 전도성 비아(114) 및 배면 상호접속 구조물(121)을 통해 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)에 전기적으로 커플링된다. 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)는 배면 상호접속 구조물(121)의 금속배선 층(118) 및/또는 전면 상호접속 구조물(150)의 금속배선 층(154)을 통해 서로 전기적으로 커플링될 수 있다.
일부 실시예에서, 유전체 층(152)은 PBO, 폴리이미드, BCB 기반의 폴리머 등과 같은 감광 재료일 수 있는 폴리머로 형성되고, 리소그래피 마스크를 사용하여 패터닝될 수 있다. 일부 실시예에서, 유전체 층(152)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, 또는 BPSG와 같은 산화물; 등으로 형성된다. 유전체 층(152)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 각각의 유전체 층(152)이 형성된 후에, 이는 아래의 전도성 비아(114) 또는 아래의 금속배선 층(154)의 일부와 같은 아래의 전도성 특징부를 노출시키도록 패터닝될 수 있다. 패터닝은 임의의 수락가능한 프로세스에 의해 이루어질 수 있다. 유전체 층(152)이 감광 재료를 포함하는 실시예에서, 패터닝은 유전체 층(152)을 광에 노출시키는 것을 포함할 수 있다. 유전체 층(152)은 노출 후에 현상될 수 있다. 일부 실시예에서, 유전체 층(152)을 패터닝하는 것은 이방성 에칭을 사용한 에칭을 포함할 수 있다.
금속배선 층(154)은 각각 전도성 비아 및/또는 전도성 라인을 포함한다. 전도성 비아는 각자의 유전체 층(152)을 통해 연장되고, 전도성 라인은 각자의 유전체 층(152)을 따라, 예컨대 각자의 유전체 층(152)의 상부 표면 상에, 연장된다. 금속배선 층(154)을 형성하기 위한 예로서, 시드 층(별도로 예시되지 않음)이 각자의 아래의 특징부 위에 형성된다. 예를 들어, 시드 층은 각자의 유전체 층(152) 상에, 각자의 유전체 층(152)을 통해 연장된 개구부에, 그리고 전도성 비아(114)나 금속배선 층(154)과 같은 아래의 특징부 상에 형성될 수 있다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 단일 층 또는 상이한 재료로 형성된 복수의 서브층을 포함한 복합층일 수 있다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 PVD, CVD 등과 같은 퇴적 프로세스를 사용하여 형성될 수 있다. 포토레지스트가 시드 층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속배선 층(154)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토레지스트를 통해 개구부를 형성한다. 전도성 재료가 포토레지스트의 개구부에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는 시드 층으로부터의 무전해 도금 또는 전기 도금과 같은 도금 등에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등, 또는 이들의 조합과 같은 금속 또는 금속 합금을 포함할 수 있다. 전도성 재료가 위에 형성되지 않은 시드 층의 부분 및 포토레지스트가 제거된다. 포토레지스트는 임의의 수락가능한 애싱 또는 스트립핑 프로세스에 의해, 예컨대 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 시드 층의 노출된 부분은 습식 또는 건식 에칭과 같은 수락가능한 에칭 프로세스를 사용하여 제거된다. 시드 층의 남은 부분 및 전도성 재료는 금속배선 층(154)을 형성한다.
전면 상호접속 구조물(150)의 유전체 층(152) 및 금속배선 층(154)은 예로서 예시되어 있다. 앞서 기재된 단계를 반복하거나 생략함으로써, 예시된 바보다 더 많거나 더 적은 유전체 층(152) 및 금속배선 층(154)이 전면 상호접속 구조물(150)에 형성될 수 있다.
전면 상호접속 구조물(150)에의 외부 접속을 위해 UBM(Under-bump metallization)(156)이 형성된다. UBM(156)은 전면 상호접속 구조물(150)의 유전체 층(152) 중 최상부 유전체 층의 상부 표면 상에 이를 따라 연장되는 범프 부분을 포함하고, 전면 상호접속 구조물(150)의 유전체 층(152) 중 최상부 유전체 층을 통해 연장된 비아 부분을 포함한다. 비아 부분은 전면 상호접속 구조물(150)의 금속배선 층(154) 중 최상부 금속배선 층에 물리적으로 그리고 전기적으로 커플링될 수 있다. UBM(156)은 전도성 비아(114), 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)에 전기적으로 커플링될 수 있다. UBM(156)은 금속배선 층(154)을 형성하는데 사용되는 것과 동일하거나 유사한 재료 및 프로세스로 형성될 수 있다. 일부 실시예에서, UBM(156)은 금속배선 층(154)과는 상이한 크기(예컨대, 더 큰 크기)를 갖는다.
전도성 커넥터(158)가 UBM(156) 상에 형성된다. 전도성 커넥터(158)는 BGA 커넥터, 솔더 볼, 금속 필라, C4 범프, 마이크로 범프, ENEPIG 형성된 범프 등일 수 있다. 전도성 커넥터(158)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서, 전도성 커넥터(158)는, 증발, 전기 도금, 인쇄, 솔더 전사, 볼 배치 등을 통해 처음에 솔더 층을 형성함으로써 형성된다. 솔더 층이 구조물 상에 형성되면, 재료를 원하는 범프 형상으로 형상화하기 위하여 리플로우가 수행될 수 있다. 일부 실시예에서, 전도성 커넥터(158)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라(예컨대, 구리 필라)를 포함한다. 금속 필라는 무연(solder free)일 수 있고, 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡 층이 금속 필라의 상부 상에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.
도 11에서, 캐리어 기판(140)이 제거되고, 방열 층(159)이 봉지재(130), 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B) 위에 선택적으로 형성된다. 방열 층(159), 봉지재(130), 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및 인터페이스 다이(111)는 제1 패키징된 컴포넌트(200)를 형성한다. 캐리어 기판(140)을 봉지재(130), 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)로부터 분리하도록 캐리어 기판 본딩분리가 수행된다. 일부 실시예에서, 본딩분리는, 이형 층(142)이 광의 열을 받아 분해되고 캐리어 기판(140)이 제거될 수 있도록, 이형 층(142) 상에 레이저 광 또는 UV 광과 같은 광을 투사하는 것을 포함한다. 도 11에 예시된 바와 같이, 캐리어 기판(140) 및 이형 층(142)을 제거한 후에 봉지재(130), 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)의 표면은 노출될 수 있다.
방열 층(159)은 봉지재(130), 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B) 위에 형성된다. 방열 층(159)은 금속 또는 금속 질화물과 같은, 높은 열 전도성을 갖는 재료로 형성된다. 일부 실시예에서, 방열 층(159)은 알루미늄, 티타늄, 티타늄 질화물, 니켈, 니켈 바나듐, 은, 금, 구리, 이들의 조합 등으로 형성될 수 있다. 방열 층(159)은, 스퍼터링 또는 증발과 같은 PVD 프로세스; 무전해 도금 또는 전기 도금과 같은 도금 프로세스; 잉크젯 인쇄와 같은 인쇄 프로세스; 등에 의해 컨포멀하게 형성될 수 있다. 일부 실시예에서, 방열 층(159)은 스퍼터링 프로세스에 의해 구리로 형성된다. 방열 층(159)은, 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)로부터의 방열을 증가시키기 위해 포함될 수 있다. 일부 실시예에서, 방열 층(159)은, 봉지재(130), 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)를 캐리어 기판(140)에 부착하기 전에, 봉지재(130), 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B) 위에 형성될 수 있다. 일부 실시예에서, 방열 층(159)은 생략될 수 있다.
각각 하이브리드 본딩 및 솔더 본딩에 의해 배면 상호접속 구조물(121)의 계면에 본딩된 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B) 둘 다를 포함시키는 것은, 하이브리드 본딩 및 솔더 본딩으로부터의 이점이 달성될 수 있게 해준다. 예를 들어, 제1 집적 회로 다이(50A)를 하이브리드 본딩하는 것은, 작은 피치를 갖는 다이가 배면 상호접속 구조물(121)에 본딩될 수 있게 해주고, 더 높은 대역폭을 제공하며, 개선된 디바이스 성능을 제공한다. 제2 집적 회로 다이(50B)를 솔더 본딩하는 것은, 비용을 감소시키면서 여전히 충분히 작은 본드 피치를 제공한다.
도 2 내지 도 11은 패키지가 전면-대-배면 구조를 갖는 실시예를 예시하며, 집적 회로 다이(50)는 그의 전면이 인터페이스 다이(111)의 배면을 향하고 있다. 도 12 내지 도 15는 패키지가 전면-대-전면 구조를 갖는 실시예를 예시하며, 집적 회로 다이(50)는 그의 전면이 인터페이스 다이(111)의 전면을 향하고 있다. 도 12 내지 도 15는 일부 실시예에 따라 제2 패키징된 컴포넌트(300)(도 15에 예시됨)를 형성하기 위한 프로세스 중의 중간 단계의 단면도들을 예시한다.
도 12에서, 인터페이스 다이(111)가 제공된다. 인터페이스 다이(111)는 도 2에 관련하여 상기에 설명된 인터페이스 다이(111)와 동일하거나 유사할 수 있다. 도 12에 예시된 바와 같이, 인터페이스 다이(111)는 인터페이스 기판(110), 인터페이스 기판(110)의 전면 상의 유전체 층(112), 인터페이스 기판(110)의 전면에 그리고/또는 전면 상에 형성된 능동 소자(113), 및 유전체 층(112)을 통해 그리고 인터페이스 기판(110) 안으로 연장된 전도성 비아(114)를 포함할 수 있다.
도 13에서, 전면 상호접속 구조물(160)이 인터페이스 다이(111) 위에 형성된다. 전면 상호접속 구조물(160)은 유전체 층(162), 유전체 층(162)에서의 금속배선 층(164), 유전체 층(166), 및 유전체 층(166)에서의 본드 패드(168)를 포함한다. 전면 상호접속 구조물(160)은 도 4에 관련하여 상기에 기재된 배면 상호접속 구조물(121)의 것과 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다. 구체적으로, 유전체 층(162), 금속배선 층(164), 유전체 층(166) 및 본드 패드(168)는 각각 유전체 층(116), 금속배선 층(118), 유전체 층(120) 및 본드 패드(122)와 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다.
도 14에서, 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)가 전면 상호접속 구조물(160)에 본딩되고, 언더필 재료(129)가 제2 집적 회로 다이(50B)와 전면 상호접속 구조물(160) 사이에 선택적으로 형성되고, 봉지재(130)가 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B) 주위에 형성된다. 제1 집적 회로 다이(50A)는, 도 5에 관련하여 상기에 기재된 바와 같이, 하이브리드 본딩에 의해 전면 상호접속 구조물(160)에 본딩될 수 있다. 제2 집적 회로 다이(50B)는, 도 6 및 도 7에 관련하여 상기에 기재된 바와 같이, 본드 패드(126) 및 전도성 커넥터(128)를 통해 솔더 본딩에 의해 전면 상호접속 구조물(160)에 본딩될 수 있다. 언더필 재료(129)는 도 7에 관련하여 상기에 기재된 언더필 재료(129)와 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다. 봉지재(130)는 도 8에 관련하여 상기에 기재된 봉지재(130)와 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다. 제1 집적 회로 다이(50A)를 하이브리드 본딩하는 것은, 작은 피치를 갖는 다이가 전면 상호접속 구조물(160)에 본딩될 수 있게 해주고, 더 높은 대역폭을 제공하며, 개선된 디바이스 성능을 제공한다. 제2 집적 회로 다이(50B)를 솔더 본딩하는 것은, 비용을 감소시키면서 여전히 충분히 작은 본드 피치를 제공한다.
도 15에서, 인터페이스 기판(110)의 배면이 박형화되고, 배면 상호접속 구조물(170)이 인터페이스 기판(110)의 배면 상에 형성되고, 방열 층(159)이 봉지재(130), 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B) 상에 선택적으로 형성된다. 방열 층(159), 봉지재(130), 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및 인터페이스 다이(111)는 제2 패키징된 컴포넌트(300)를 형성한다. 인터페이스 기판(110)은 전도성 비아(114)를 노출시키기 위해 인터페이스 기판(110)에 적용된 평탄화 프로세스에 의해 박형화될 수 있다. 전도성 비아(114)가 노출된 후에, 전도성 비아(114)는 인터페이스 기판(110)을 통해 연장되고, TSV로 지칭될 수 있다. 평탄화는 유전체 층(112)과는 반대편인 인터페이스 기판(110)의 부분을 제거할 수 있으며, 그리하여 전도성 비아(114)가 노출된다. 평탄화는 CMP, 그라인딩 프로세스, 에칭백 프로세스 등, 또는 이들의 조합과 같은 임의의 적합한 프로세스에 의해 달성될 수 있다. 평탄화 후에, 전도성 비아(114)는 인터페이스 기판(110)을 완전히 관통해 연장될 수 있고, 인터페이스 기판(110)의 양면 사이의 상호접속을 제공할 수 있다.
배면 상호접속 구조물(170)은 도 10에 관련하여 상기에 기재된 전면 상호접속 구조물(150)의 것과 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다. 배면 상호접속 구조물(170)은 유전체 층(172) 및 유전체 층(172)에서의 금속배선 층(174)을 포함한다. 유전체 층(172) 및 금속배선 층(174)은 각각 유전체 층(152) 및 금속배선 층(154)과 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다.
배면 상호접속 구조물(170)에의 외부 접속을 위해 UBM(176) 및 전도성 커넥터(178)가 형성된다. UBM(176) 및 전도성 커넥터(178)는 도 10에 관련하여 상기에 설명된 UBM(156) 및 전도성 커넥터(158)와 각각 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다. UBM(176)은 배면 상호접속 구조물(170)의 유전체 층(172) 중 최상부 유전체 층의 상부 표면 상에 이를 따라 연장되는 범프 부분을 포함하고, 배면 상호접속 구조물(170)의 유전체 층(172) 중 최상부 유전체 층을 통해 연장된 비아 부분을 포함한다. 비아 부분은 배면 상호접속 구조물(170)의 금속배선 층(174) 중 최상부 금속배선 층에 물리적으로 그리고 전기적으로 커플링될 수 있다. UBM(176)은, 전도성 비아(114), 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)에 전기적으로 커플링될 수 있다.
방열 층(159)은, 봉지재(130), 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B) 위에 형성된다. 방열 층(159)은 금속 또는 금속 질화물과 같은, 높은 열 전도성을 갖는 재료로 형성된다. 일부 실시예에서, 방열 층(159)은 알루미늄, 티타늄, 티타늄 질화물, 니켈, 니켈 바나듐, 은, 금, 구리, 이들의 조합 등으로 형성될 수 있다. 방열 층(159)은, 스퍼터링 또는 증발과 같은 PVD 프로세스; 무전해 도금 또는 전기 도금과 같은 도금 프로세스; 잉크젯 인쇄와 같은 인쇄 프로세스; 등에 의해 컨포멀하게 형성될 수 있다. 일부 실시예에서, 방열 층(159)은 스퍼터링 프로세스에 의해 구리로 형성된다. 방열 층(159)은, 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)로부터의 방열을 증가시키기 위해 포함될 수 있다. 일부 실시예에서, 방열 층(159)은, 봉지재(130), 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)를 캐리어 기판(140)에 부착하기 전에, 봉지재(130), 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B) 위에 형성될 수 있다. 일부 실시예에서, 방열 층(159)은 생략될 수 있다.
각각 하이브리드 본딩 및 솔더 본딩에 의해 전면 상호접속 구조물(160)의 계면에 본딩된 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B) 둘 다를 포함시키는 것은, 하이브리드 본딩 및 솔더 본딩으로부터의 이점이 달성될 수 있게 해준다. 예를 들어, 제1 집적 회로 다이(50A)를 하이브리드 본딩하는 것은, 작은 피치를 갖는 다이가 전면 상호접속 구조물(160)에 본딩될 수 있게 해주고, 더 높은 대역폭을 제공하며, 개선된 디바이스 성능을 제공한다. 제2 집적 회로 다이(50B)를 솔더 본딩하는 것은, 비용을 감소시키면서 여전히 충분히 작은 본드 피치를 제공한다.
도 16 내지 도 21은 3개의 집적 회로 다이(50)가 2개의 인터페이스 다이(111)에 본딩되는 실시예를 예시한다. 구체적으로, 도 19에 예시된 바와 같이, 제1 집적 회로 다이(50A)가 제1 인터페이스 다이(111A) 상에 하이브리드 본딩되고, 제2 집적 회로 다이(50B)가 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B) 상에 솔더 본딩되고, 제3 집적 회로 다이(50C)가 제2 인터페이스 다이(111B) 상에 솔더 본딩된다. 도 16 내지 도 21은 패키지가 전면-대-배면 구조를 갖는 실시예를 예시하며, 집적 회로 다이(50)는 그의 전면이 인터페이스 다이(111)의 배면을 향하고 있다. 도 16 내지 도 21은 일부 실시예에 따라 제3 패키징된 컴포넌트(400)(도 21에 예시됨)를 형성하기 위한 프로세스 중의 중간 단계의 단면도들을 예시한다.
도 16에서, 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B)가 캐리어 기판(100)에 부착된다. 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B)의 전면이 이형 층(102)에 의해 캐리어 기판(100)에 부착된다. 캐리어 기판(100) 및 이형 층(102)은 도 2에 관련하여 상기에 기재된 캐리어 기판(100) 및 이형 층(102)과 각각 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다. 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B)는 도 2에 관련하여 상기에 기재된 인터페이스 다이(111)와 동일하거나 유사할 수 있다. 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B)의 각각은, 인터페이스 기판(110), 인터페이스 기판(110)의 전면 상의 유전체 층(112), 인터페이스 기판(110)의 전면에 그리고/또는 전면 상에 형성된 능동 소자(113), 및 유전체 층(112)을 통해 그리고 인터페이스 기판(110) 안으로 연장된 전도성 비아(114)를 포함할 수 있다. 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B)는 서로 측방향으로 인접할 수 있고, 갭에 의해 분리될 수 있다.
배면 상호접속 구조물(121)이 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B) 각각의 배면 위에 형성된다. 배면 상호접속 구조물(121)은 유전체 층(116), 유전체 층(116)에서의 금속배선 층(118), 유전체 층(120), 및 유전체 층(120)에서의 본드 패드(122)를 포함한다. 금속배선 층(118)은, 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B)의 전도성 비아(114)에 전기적으로 커플링된다. 본드 패드(122)는, 금속배선 층(118)에 그리고 금속배선 층(118)을 통해 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B)의 전도성 비아(114)에 전기적으로 커플링된다. 배면 상호접속 구조물(121)은 도 4에 관련하여 상기에 기재된 배면 상호접속 구조물(121)의 것과 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다. 구체적으로, 유전체 층(116), 금속배선 층(118), 유전체 층(120) 및 본드 패드(122)는 각각 유전체 층(116), 금속배선 층(118), 유전체 층(120) 및 본드 패드(122)와 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다.
도 17에서, 제1 봉지재(131)가 이형 층(102) 상에 그리고 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B) 주위에 형성된다. 제1 봉지재(131)는 이형 층(102) 상에 그리고 제1 인터페이스 다이(111A), 제2 인터페이스 다이(111B) 및 배면 상호접속 구조물(121) 주위에 퇴적된다. 형성 후에, 제1 봉지재(131)는 제1 인터페이스 다이(111A), 제2 인터페이스 다이(111B) 및 배면 상호접속 구조물(121)을 봉지한다. 제1 봉지재(131)는 몰딩 컴파운드, 에폭시 등일 수 있다. 제1 봉지재(131)는 압축 몰딩, 트랜스퍼 몰딩 등에 의해 적용될 수 있다. 제1 봉지재(131)는 제1 인터페이스 다이(111A), 제2 인터페이스 다이(111B) 및 배면 상호접속 구조물(121)이 매립되거나 덮이도록 이형 층(102) 위에 형성된다. 제1 봉지재(131)는 제1 인터페이스 다이(111A)와 제2 인터페이스 다이(111B) 사이 그리고 배면 상호접속 구조물(121) 사이의 갭 영역에 형성된다. 제1 봉지재(131)는 액상으로 또는 준액상 형태로 도포되어 그 후에 경화될 수 있다.
그 다음, 제1 봉지재(131)는 배면 상호접속 구조물(121)의 본드 패드(122)를 노출시키도록 박형화된다. 박형화 프로세스는 그라인딩 프로세스, CMP, 에칭백, 이들의 조합 등일 수 있다. 박형화 프로세스 후에, 제1 봉지재(131), 본드 패드(122) 및 유전체 층(120)의 상부 표면은 공면이다(프로세스 변동 내에서). 박형화는 본드 패드(122)가 노출될 때까지 수행된다. 일부 실시예에서, 박형화는, 제1 봉지재(131)의 어느 것도 배면 상호접속 구조물(121) 위에 남아있지 않을 때까지 배면 상호접속 구조물(121)을 덮는 제1 봉지재(131)의 부분을 제거한다.
도 18에서, 하이브리드 본딩에 의해 제1 집적 회로 다이(50A)가 제1 인터페이스 다이(111A) 위의 배면 상호접속 구조물(121)에 본딩된다. 원하는 타입 및 양의 집적 회로 다이(50)가, 예컨대 제1 집적 회로 다이(50A)의 하나 이상이, 하이브리드 본딩에 의해 배면 상호접속 구조물(121)에 본딩될 수 있다. 예시된 실시예에서, 단일 제1 집적 회로 다이(50A)가 배면 상호접속 구조물(121)에 본딩된다. 제1 집적 회로 다이(50A)는 로직 디바이스, 예컨대 CPU, GPU, SoC, 마이크로컨트롤러 등일 수 있다.
제1 집적 회로 다이(50A)는 하이브리드 본딩 구성으로 배면 상호접속 구조물(121)에 본딩된다. 제1 집적 회로 다이(50A)는 아래를 향하게 배치되며, 그리하여 제1 집적 회로 다이(50A)의 전면이 배면 상호접속 구조물(121)을 향하고 제1 집적 회로 다이(50A)의 배면이 배면 상호접속 구조물(121)로부터 먼 쪽을 향한다. 이는 제1 집적 회로 다이(50A)의 전면이 제1 인터페이스 다이(111A)의 배면을 향하므로, 전면-대-배면 구성(F2B)으로 지칭될 수 있다. 제1 집적 회로 다이(50A)의 유전체 층(68)은 유전체 층(120)에 직접 본딩될 수 있고, 제1 집적 회로 다이(50A)의 다이 커넥터(66)는 본드 패드(122)에 직접 본딩될 수 있다.
제1 집적 회로 다이(50A)는 솔더 접속(예컨대, 마이크로범프 등)의 사용 없이 배면 상호접속 구조물(121)에 본딩된다. 제1 집적 회로 다이(50A)를 배면 상호접속 구조물(121)에 직접 본딩함으로써, 보다 미세한 범프 피치; 하이브리드 본드 사용에 의한 작은 폼 팩터 패키지; 칩 I/O가 고밀도 다이-다이 상호접속을 실현하기 위한 더 작은 본딩 피치 확장성; 개선된 기계적 내구성; 개선된 전기적 성능; 감소된 결함; 및 증가된 수율과 같은 이점이 달성될 수 있다. 또한, 제1 집적 회로 다이(50A)와 다른 집적 회로 다이 사이의 더 짧은 다이-다이 거리가 달성될 수 있으며, 이는 더 작은 폼팩터, 더 높은 대역폭, 개선된 전력 무결성(PI), 개선된 신호 무결성(SI), 및 더 낮은 전력 소비의 이점을 갖는다.
도 19에서, 본드 패드(126)가 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B) 위의 배면 상호접속 구조물(121) 상에 형성되고, 제2 집적 회로 다이(50B)가 솔더 본딩에 의해 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B) 위의 배면 상호접속 구조물(121)에 본딩되고, 제3 집적 회로 다이(50C)가 솔더 본딩에 의해 제2 인터페이스 다이(111B) 위의 배면 상호접속 구조물(121)에 본딩된다. 본드 패드(126) 및 전도성 커넥터(128)는 도 6에 관련하여 상기에 기재된 본드 패드(126) 및 전도성 커넥터(128)와 각각 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 배면 상호접속 구조물(121) 위에 형성될 수 있다.
원하는 타입 및 양의 집적 회로 다이(50)가, 예컨대 제2 집적 회로 다이(50B)의 하나 이상 및 제3 집적 회로 다이(50C)의 하나 이상이, 솔더 본딩에 의해 배면 상호접속 구조물(121)에 본딩될 수 있다. 예시된 실시예에서, 단일 제2 집적 회로 다이(50B)가 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B) 위의 배면 상호접속 구조물(121)에 본딩되고, 단일 제3 집적 회로 다이(50C)가 제2 인터페이스 다이(111B) 위의 배면 상호접속 구조물(121)에 본딩된다. 제2 집적 회로 다이(50B)는 브릿지 다이일 수 있으며, 이는 로직 디바이스 또는 수동 소자일 수 있다. 제2 집적 회로 다이(50B)가 로직 디바이스인 실시예에서, 제2 집적 회로 다이(50B)는 CPU, GPU, SoC, 마이크로컨트롤러 등일 수 있다. 제2 집적 회로 다이(50B)가 수동 소자인 실시예에서, 제2 집적 회로 다이(50B)는 입력-출력(IO) 다이, SED 다이 등일 수 있다. 제3 집적 회로 다이(50C)는 DRAM 다이, SRAM 다이, NAND 플래시 다이, HMC 모듈, HBM 모듈 등과 같은 메모리 디바이스일 수 있다. 제3 집적 회로 다이(50C)는 단일 집적 회로 다이로서 예시되어 있지만, 제3 집적 회로 다이(50C)는 복수의 적층된 집적 회로 다이들(다이 스택으로도 지칭됨)을 포함할 수 있다.
제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)는 솔더 본드로, 예컨대 전도성 커넥터(128)로, 배면 상호접속 구조물(121)에 부착된다. 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)는 예컨대 픽-앤-플레이스 툴을 사용하여 배면 상호접속 구조물(121) 상에 배치될 수 있다. 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)를 배면 상호접속 구조물(121)에 부착하는 것은, 배면 상호접속 구조물(121) 상에 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)를 배치하고, 전도성 커넥터(128)를 리플로우하는 것을 포함할 수 있다. 전도성 커넥터(128)는 배면 상호접속 구조물(121) 상의 본드 패드(126)와, 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)의 다이 커넥터(66) 간의 조인트를 형성하며, 배면 상호접속 구조물(121)을 통해 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B)를 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)에 전기적으로 커플링한다.
언더필 재료(129)가 전도성 커넥터(128) 주위에 그리고 배면 상호접속 구조물(121)과 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)의 각각 사이에 형성될 수 있다. 도 19에 예시된 바와 같이, 언더필 재료(129)는 연속 재료일 수 있거나 2개의 개별 불연속 재료일 수 있다. 언더필 재료(129)는 전도성 커넥터(128)의 리플로우로부터 생기는 스트레스를 감소시키고 조인트를 보호할 수 있다. 언더필 재료(129)는 몰딩 컴파운드, 에폭시 등과 같은 임의의 적합한 언더필 재료로 형성될 수 있다. 언더필 재료(129)는, 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)가 배면 상호접속 구조물(121)에 부착된 후에 모세관 플로우 프로세스에 의해 형성될 수 있고, 또는 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)가 배면 상호접속 구조물(121)에 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다. 언더필 재료(129)는 액상으로 또는 준액상 형태로 도포되어 그 후에 경화될 수 있다. 일부 실시예에서, 언더필 재료(129)는 생략되며, 후속 도면에서 언더필 재료(129)는 생략된다.
제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)는 동일 기술 노드의 프로세스에 의해 형성될 수 있거나, 또는 상이한 기술 노드의 프로세스에 의해 형성될 수 있다. 예를 들어, 제1 집적 회로 다이(50A)는 제2 집적 회로 다이(50B) 및/또는 제3 집적 회로 다이(50C)보다 더 진보된 프로세스 노드로 이루어질 수 있다. 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및/또는 제3 집적 회로 다이(50C)는 상이한 크기(예컨대, 상이한 높이 및/또는 표면적)를 가질 수 있거나, 동일 크기(예컨대, 동일한 높이 및/또는 표면적)를 가질 수 있다. 집적 회로 다이의 다른 조합들도 가능하다. 일부 실시예에서, 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)는 약 100 ㎛보다 더 큰 두께를 가질 수 있다.
제1 집적 회로 다이(50A) 및 제3 집적 회로 다이(50C)는 배면 상호접속 구조물(121) 및 제2 집적 회로 다이(50B)를 통해 서로 전기적으로 커플링될 수 있다. 제1 집적 회로 다이(50A)는 다이 커넥터(66)와 본드 패드(122) 간의 하이브리드 본드를 통해 제1 인터페이스 다이(111A) 상의 배면 상호접속 구조물(121)에 물리적으로 그리고 전기적으로 커플링된다. 제2 집적 회로 다이(50B)는 다이 커넥터(66)와 본드 패드(126) 간의 솔더 본드를 통해 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B) 상의 배면 상호접속 구조물(121)에 물리적으로 그리고 전기적으로 커플링된다. 제3 집적 회로 다이(50C)는 다이 커넥터(66)와 본드 패드(126) 간의 솔더 본드를 통해 제2 인터페이스 다이(111B) 상의 배면 상호접속 구조물(121)에 물리적으로 그리고 전기적으로 커플링된다. 일부 실시예에서, 제1 집적 회로 다이(50A)는 로직 다이일 수 있고, 제2 집적 회로 다이(50B)는 브릿지 다이일 수 있고, 제3 집적 회로 다이(50C)는 메모리 다이일 수 있다. 제1 집적 회로 다이(50A)는 다이 커넥터(66)의 상대적으로 더 작은 피치 및 더 높은 회로 밀도를 갖는 반면, 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)는 다이 커넥터(66)의 상대적으로 더 큰 피치 및 더 낮은 회로 밀도를 갖는다. 하이브리드 본딩에 의해 제1 집적 회로 다이(50A)를 배면 상호접속 구조물(121)에 본딩하는 것은, 더 미세한 범프 피치, 더 높은 대역폭, 및 개선된 디바이스 성능과 같은 이점을 달성한다. 솔더 본딩에 의해 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)를 배면 상호접속 구조물(121)에 본딩하는 것은 비용을 감소시킨다.
도 20에서, 제2 봉지재(133)가 제1 인터페이스 다이(111A), 제2 인터페이스 다이(111B) 및 제1 봉지재(131) 상에, 그리고 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C) 주위에 형성된다. 제2 봉지재(133)는 도 8에 관련하여 상기에 기재된 봉지재(130)와 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다. 제2 봉지재(133)는 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)의 배면을 노출시키도록 박형화될 수 있다.
도 21에서, 캐리어 기판(100)이 제거되고; 전면 상호접속 구조물(150)이 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B)의 전면 상에 형성되고; 방열 층(159)이 제2 봉지재(133), 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C) 상에 선택적으로 형성된다. 방열 층(159), 봉지재(130), 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B), 제3 집적 회로 다이(50C), 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B)는 제3 패키징된 컴포넌트(400)를 형성한다. 캐리어 기판(100)을 제1 인터페이스 다이(111A), 제2 인터페이스 다이(111B) 및 제1 봉지재(131)로부터 분리하도록 캐리어 기판 본딩분리가 수행된다. 일부 실시예에서, 본딩분리는, 이형 층(102)이 광의 열을 받아 분해되고 캐리어 기판(100)이 제거될 수 있도록, 이형 층(102) 상에 레이저 광 또는 UV 광과 같은 광을 투사하는 것을 포함한다. 도 21에 예시된 바와 같이, 캐리어 기판(100) 및 이형 층(102)을 제거한 후에 제1 인터페이스 다이(111A), 제2 인터페이스 다이(111B) 및 제1 봉지재(131)의 표면은 노출될 수 있다.
전면 상호접속 구조물(150)은 도 10에 관련하여 상기에 기재된 전면 상호접속 구조물(150)의 것과 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다. 전면 상호접속 구조물(150)은 유전체 층(152) 및 유전체 층(152)에서의 금속배선 층(154)을 포함한다. 유전체 층(152) 및 금속배선 층(154)은 각각 유전체 층(152) 및 금속배선 층(154)과 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다.
전면 상호접속 구조물(150)에의 외부 접속을 위해 UBM(156) 및 전도성 커넥터(158)가 형성된다. UBM(156) 및 전도성 커넥터(158)는 도 10에 관련하여 상기에 설명된 UBM(156) 및 전도성 커넥터(158)와 각각 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다. UBM(156)은 전면 상호접속 구조물(150)의 유전체 층(152) 중 최상부 유전체 층의 상부 표면 상에 이를 따라 연장되는 범프 부분을 포함하고, 전면 상호접속 구조물(150)의 유전체 층(152) 중 최상부 유전체 층을 통해 연장된 비아 부분을 포함한다. 비아 부분은 전면 상호접속 구조물(150)의 금속배선 층(154) 중 최상부 금속배선 층에 물리적으로 그리고 전기적으로 커플링될 수 있다. UBM(156)은 전도성 비아(114), 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)에 전기적으로 커플링될 수 있다.
방열 층(159)은, 제2 봉지재(133), 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C) 위에 형성된다. 방열 층(159)은 금속 또는 금속 질화물과 같은, 높은 열 전도성을 갖는 재료로 형성된다. 일부 실시예에서, 방열 층(159)은 알루미늄, 티타늄, 티타늄 질화물, 니켈, 니켈 바나듐, 은, 금, 구리, 이들의 조합 등으로 형성될 수 있다. 방열 층(159)은, 스퍼터링 또는 증발과 같은 PVD 프로세스; 무전해 도금 또는 전기 도금과 같은 도금 프로세스; 잉크젯 인쇄와 같은 인쇄 프로세스; 등에 의해 컨포멀하게 형성될 수 있다. 일부 실시예에서, 방열 층(159)은 스퍼터링 프로세스에 의해 구리로 형성된다. 방열 층(159)은, 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)로부터의 방열을 증가시키기 위해 포함될 수 있다. 일부 실시예에서, 방열 층(159)은, 캐리어 기판(100)을 제거하기 전에, 제2 봉지재(133), 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C) 위에 형성될 수 있다. 일부 실시예에서, 방열 층(159)은 생략될 수 있다.
제1 인터페이스 다이(111A) 위의 배면 상호접속 구조물(121)에 하이브리드 본딩된 제1 집적 회로 다이(50A), 및 제1 인터페이스 다이(111A)와 제2 인터페이스 다이(111B) 위의 배면 상호접속 구조물(121)에 솔더 본딩된 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)를 둘 다 포함하는 것은, 하이브리드 본딩 및 솔더 본딩 둘 다로부터의 이점이 달성될 수 있게 해준다. 예를 들어, 제1 집적 회로 다이(50A)를 하이브리드 본딩하는 것은, 작은 피치를 갖는 다이가 배면 상호접속 구조물(121)에 본딩될 수 있게 해주고, 더 높은 대역폭을 제공하며, 개선된 디바이스 성능을 제공한다. 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)를 솔더 본딩하는 것은, 비용을 감소시키면서 여전히 충분히 작은 본드 피치를 제공한다.
도 22 내지 도 26은 3개의 집적 회로 다이(50)가 2개의 인터페이스 다이(111)에 본딩되는 실시예를 예시한다. 구체적으로, 도 19에 예시된 바와 같이, 제1 집적 회로 다이(50A)가 제1 인터페이스 다이(111A) 상에 하이브리드 본딩되고, 제2 집적 회로 다이(50B)가 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B) 상에 솔더 본딩되고, 제3 집적 회로 다이(50C)가 제2 인터페이스 다이(111B) 상에 솔더 본딩된다. 도 22 내지 도 26은 패키지가 전면-대-전면 구조를 갖는 실시예를 예시하며, 집적 회로 다이(50)는 그의 전면이 인터페이스 다이(111)의 전면을 향하고 있다. 도 22 내지 도 26은 일부 실시예에 따라 제4 패키징된 컴포넌트(500)(도 26에 예시됨)를 형성하기 위한 프로세스 중의 중간 단계의 단면도들을 예시한다.
도 22에서, 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B)가 캐리어 기판(100)에 부착된다. 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B)의 배면이 이형 층(102)에 의해 캐리어 기판(100)에 부착된다. 캐리어 기판(100) 및 이형 층(102)은 도 2에 관련하여 상기에 기재된 캐리어 기판(100) 및 이형 층(102)과 각각 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다. 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B)는 도 2에 관련하여 상기에 기재된 인터페이스 다이(111)와 동일하거나 유사할 수 있다. 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B)의 각각은, 인터페이스 기판(110), 인터페이스 기판(110)의 전면 상의 유전체 층(112), 인터페이스 기판(110)의 전면에 그리고/또는 전면 상에 형성된 능동 소자(113), 및 유전체 층(112)을 통해 그리고 인터페이스 기판(110) 안으로 연장된 전도성 비아(114)를 포함할 수 있다. 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B)는 서로 측방향으로 인접할 수 있고, 갭에 의해 분리될 수 있다.
전면 상호접속 구조물(160)이 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B) 각각의 전면 위에 형성된다. 전면 상호접속 구조물(160)은 유전체 층(162), 유전체 층(162)에서의 금속배선 층(164), 유전체 층(166), 및 유전체 층(166)에서의 본드 패드(168)를 포함한다. 금속배선 층(164)은 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B)의 전도성 비아(114)에 전기적으로 커플링된다. 본드 패드(168)는 금속배선 층(164)에 그리고 금속배선 층(164)을 통해 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B)의 전도성 비아(114)에 전기적으로 커플링된다. 전면 상호접속 구조물(160)은 도 4에 관련하여 상기에 기재된 배면 상호접속 구조물(121)의 것과 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다. 구체적으로, 유전체 층(162), 금속배선 층(164), 유전체 층(166) 및 본드 패드(168)는 각각 유전체 층(116), 금속배선 층(118), 유전체 층(120) 및 본드 패드(122)와 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다.
제1 봉지재(131)가 이형 층(102) 상에 그리고 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B) 주위에 형성된다. 제1 봉지재(131)는 도 17에 관련하여 상기에 설명된 제1 봉지재(131)와 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다. 제1 봉지재(131)는 전면 상호접속 구조물(160)의 본드 패드(168)를 노출시키도록 박형화된다. 박형화 프로세스 후에, 제1 봉지재(131), 본드 패드(168) 및 유전체 층(166)의 상부 표면은 공면이다(프로세스 변동 내에서). 박형화는 본드 패드(168)가 노출될 때까지 수행된다. 일부 실시예에서, 박형화는, 제1 봉지재(131)의 어느 것도 전면 상호접속 구조물(160) 위에 남아있지 않을 때까지 전면 상호접속 구조물(160)을 덮는 제1 봉지재(131)의 부분을 제거한다.
도 23에서, 하이브리드 본딩에 의해 제1 집적 회로 다이(50A)가 제1 인터페이스 다이(111A) 상의 전면 상호접속 구조물(160)에 본딩된다. 원하는 타입 및 양의 집적 회로 다이(50)가, 예컨대 제1 집적 회로 다이(50A)의 하나 이상이, 하이브리드 본딩에 의해 전면 상호접속 구조물(160)에 본딩될 수 있다. 예시된 실시예에서, 단일 제1 집적 회로 다이(50A)가 전면 상호접속 구조물(160)에 본딩된다. 제1 집적 회로 다이(50A)는 로직 디바이스, 예컨대 CPU, GPU, SoC, 마이크로컨트롤러 등일 수 있다.
제1 집적 회로 다이(50A)는 하이브리드 본딩 구성으로 전면 상호접속 구조물(160)에 본딩된다. 제1 집적 회로 다이(50A)는 아래를 향하게 배치되며, 그리하여 제1 집적 회로 다이(50A)의 전면이 전면 상호접속 구조물(160)을 향하고 제1 집적 회로 다이(50A)의 배면이 전면 상호접속 구조물(160)로부터 먼 쪽을 향한다. 이는 제1 집적 회로 다이(50A)의 전면이 제1 인터페이스 다이(111A)의 전면을 향하므로, 전면-대-전면 구성(F2F)으로 지칭될 수 있다. 제1 집적 회로 다이(50A)의 유전체 층(68)은 유전체 층(166)에 직접 본딩될 수 있고, 제1 집적 회로 다이(50A)의 다이 커넥터(66)는 본드 패드(168)에 직접 본딩될 수 있다.
제1 집적 회로 다이(50A)는 솔더 접속(예컨대, 마이크로범프 등)의 사용 없이 전면 상호접속 구조물(160)에 본딩된다. 제1 집적 회로 다이(50A)를 전면 상호접속 구조물(160)에 직접 본딩함으로써, 보다 미세한 범프 피치; 하이브리드 본드 사용에 의한 작은 폼 팩터 패키지; 칩 I/O가 고밀도 다이-다이 상호접속을 실현하기 위한 더 작은 본딩 피치 확장성; 개선된 기계적 내구성; 개선된 전기적 성능; 감소된 결함; 및 증가된 수율과 같은 이점이 달성될 수 있다. 또한, 제1 집적 회로 다이(50A)와 다른 집적 회로 다이 사이의 더 짧은 다이-다이 거리가 달성될 수 있으며, 이는 더 작은 폼팩터, 더 높은 대역폭, 개선된 전력 무결성(PI), 개선된 신호 무결성(SI), 및 더 낮은 전력 소비의 이점을 갖는다.
도 24에서, 본드 패드(126)가 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B) 위의 전면 상호접속 구조물(160) 상에 형성되고, 제2 집적 회로 다이(50B)가 솔더 본딩에 의해 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B) 위의 전면 상호접속 구조물(160)에 본딩되고, 제3 집적 회로 다이(50C)가 솔더 본딩에 의해 제2 인터페이스 다이(111B) 위의 전면 상호접속 구조물(160)에 본딩된다. 본드 패드(126) 및 전도성 커넥터(128)는, 도 6에 관련하여 상기에 기재된 본드 패드(126) 및 전도성 커넥터(128)와 각각 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 전면 상호접속 구조물(160) 위에 형성될 수 있다.
원하는 타입 및 양의 집적 회로 다이(50)가, 예컨대 제2 집적 회로 다이(50B)의 하나 이상 및 제3 집적 회로 다이(50C)의 하나 이상이, 솔더 본딩에 의해 전면 상호접속 구조물(160)에 본딩될 수 있다. 예시된 실시예에서, 단일 제2 집적 회로 다이(50B)가 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B) 위의 전면 상호접속 구조물(160)에 본딩되고, 단일 제3 집적 회로 다이(50C)가 제2 인터페이스 다이(111B) 위의 전면 상호접속 구조물(160)에 본딩된다. 제2 집적 회로 다이(50B)는 브릿지 다이일 수 있으며, 이는 로직 디바이스 또는 수동 소자일 수 있다. 제2 집적 회로 다이(50B)가 로직 디바이스인 실시예에서, 제2 집적 회로 다이(50B)는 CPU, GPU, SoC, 마이크로컨트롤러 등일 수 있다. 제2 집적 회로 다이(50B)가 수동 소자인 실시예에서, 제2 집적 회로 다이(50B)는 입력-출력(IO) 다이, SED 다이 등일 수 있다. 제3 집적 회로 다이(50C)는 DRAM 다이, SRAM 다이, NAND 플래시 다이, HMC 모듈, HBM 모듈 등과 같은 메모리 디바이스일 수 있다. 제3 집적 회로 다이(50C)가 단일 집적 회로 다이로서 예시되어 있지만, 제3 집적 회로 다이(50C)는 복수의 적층된 집적 회로 다이들(다이 스택으로도 지칭됨)을 포함할 수 있다.
제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)는 솔더 본드로, 예컨대 전도성 커넥터(128)로, 전면 상호접속 구조물(160)에 부착된다. 제2 집적 회로 다이(50B) 및 제2 집적 회로 다이(50C)는 예컨대 픽-앤-플레이스 툴을 사용하여 전면 상호접속 구조물(160) 상에 배치될 수 있다. 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)를 전면 상호접속 구조물(160)에 부착하는 것은, 전면 상호접속 구조물(160) 상에 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)를 배치하고, 전도성 커넥터(128)를 리플로우하는 것을 포함할 수 있다. 전도성 커넥터(128)는, 전면 상호접속 구조물(160) 상의 본드 패드(126)와, 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)의 다이 커넥터(66) 간의 조인트를 형성하며, 전면 상호접속 구조물(160)을 통해 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B)를 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)에 전기적으로 커플링한다.
언더필 재료(129)가 전도성 커넥터(128) 주위에 그리고 전면 상호접속 구조물(160)과 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)의 각각 사이에 형성될 수 있다. 도 24에 예시된 바와 같이, 언더필 재료(129)는 연속 재료일 수 있거나 2개의 개별 불연속 재료일 수 있다. 언더필 재료(129)는 전도성 커넥터(128)의 리플로우로부터 생기는 스트레스를 감소시키고 조인트를 보호할 수 있다. 언더필 재료(129)는 몰딩 컴파운드, 에폭시 등과 같은 임의의 적합한 언더필 재료로 형성될 수 있다. 언더필 재료(129)는, 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)가 전면 상호접속 구조물(160)에 부착된 후에 모세관 플로우 프로세스에 의해 형성될 수 있고, 또는 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)가 전면 상호접속 구조물(160)에 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다. 언더필 재료(129)는 액상으로 또는 준액상 형태로 도포되어 그 후에 경화될 수 있다. 일부 실시예에서, 언더필 재료(129)는 생략되고, 후속 도면에서 언더필 재료(129)는 생략된다.
제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)는 동일 기술 노드의 프로세스에 의해 형성될 수 있거나, 또는 상이한 기술 노드의 프로세스에 의해 형성될 수 있다. 예를 들어, 제1 집적 회로 다이(50A)는 제2 집적 회로 다이(50B) 및/또는 제3 집적 회로 다이(50C)보다 더 진보된 프로세스 노드로 이루어질 수 있다. 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및/또는 제3 집적 회로 다이(50C)는 상이한 크기(예컨대, 상이한 높이 및/또는 표면적)를 가질 수 있거나, 동일 크기(예컨대, 동일한 높이 및/또는 표면적)를 가질 수 있다. 집적 회로 다이의 다른 조합들도 가능하다. 일부 실시예에서, 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)는 약 100 ㎛보다 더 큰 두께를 가질 수 있다.
제1 집적 회로 다이(50A) 및 제3 집적 회로 다이(50C)는 전면 상호접속 구조물(160) 및 제2 집적 회로 다이(50B)를 통해 서로 전기적으로 커플링될 수 있다. 제1 집적 회로 다이(50A)는 다이 커넥터(66)와 본드 패드(168) 간의 하이브리드 본드를 통해 제1 인터페이스 다이(111A) 상의 전면 상호접속 구조물(160)에 물리적으로 그리고 전기적으로 커플링된다. 제2 집적 회로 다이(50B)는 다이 커넥터(66)와 본드 패드(126) 간의 솔더 본드를 통해 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B) 상의 전면 상호접속 구조물(160)에 물리적으로 그리고 전기적으로 커플링된다. 제3 집적 회로 다이(50C)는 다이 커넥터(66)와 본드 패드(126) 간의 솔더 본드를 통해 제2 인터페이스 다이(111B) 상의 전면 상호접속 구조물(160)에 물리적으로 그리고 전기적으로 커플링된다. 일부 실시예에서, 제1 집적 회로 다이(50A)는 로직 다이일 수 있고, 제2 집적 회로 다이(50B)는 브릿지 다이일 수 있고, 제3 집적 회로 다이(50C)는 메모리 다이일 수 있다. 제1 집적 회로 다이(50A)는 다이 커넥터(66)의 상대적으로 더 작은 피치 및 더 높은 회로 밀도를 갖는 반면, 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)는 다이 커넥터(66)의 상대적으로 더 큰 피치 및 더 낮은 회로 밀도를 갖는다. 하이브리드 본딩에 의해 제1 집적 회로 다이(50A)를 전면 상호접속 구조물(160)에 본딩하는 것은, 더 미세한 범프 피치, 더 높은 대역폭, 및 개선된 디바이스 성능과 같은 이점을 달성한다. 솔더 본딩에 의해 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)를 전면 상호접속 구조물(160)에 본딩하는 것은 비용을 감소시킨다.
도 25에서, 제2 봉지재(133)가 제1 인터페이스 다이(111A), 제2 인터페이스 다이(111B) 및 제1 봉지재(131) 상에, 그리고 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C) 주위에 형성된다. 제2 봉지재(133)는 도 8에 관련하여 상기에 기재된 봉지재(130)와 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다. 제2 봉지재(133)는, 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)의 배면을 노출시키도록 박형화될 수 있다.
도 26에서, 캐리어 기판(100)이 제거되고; 인터페이스 기판(110) 및 제1 봉지재(131)의 배면이 박형화되고; 배면 상호접속 구조물(170)이 인터페이스 기판(110) 및 제1 봉지재(131)의 배면 상에 형성되고; 방열 층(159)이 봉지재(130), 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B) 상에 선택적으로 형성된다. 방열 층(159), 봉지재(130), 제1 집적 회로 다이(50A), 제2 집적 회로 다이(50B), 제3 집적 회로 다이(50C), 제1 인터페이스 다이(111A) 및 제2 인터페이스 다이(111B)는 제4 패키징된 컴포넌트(500)를 형성한다. 캐리어 기판(100)을 제1 인터페이스 다이(111A), 제2 인터페이스 다이(111B) 및 제1 봉지재(131)로부터 분리하기 위해 캐리어 기판 본딩분리가 수행된다. 일부 실시예에서, 본딩분리는, 이형 층(102)이 광의 열을 받아 분해되고 캐리어 기판(100)이 제거될 수 있도록, 이형 층(102) 상에 레이저 광 또는 UV 광과 같은 광을 투사하는 것을 포함한다. 도 26에 예시된 바와 같이, 캐리어 기판(100) 및 이형 층(102)을 제거한 후에 제1 인터페이스 다이(111A), 제2 인터페이스 다이(111B) 및 제1 봉지재(131)의 표면은 노출될 수 있다.
인터페이스 기판(110) 및 제1 봉지재(131)는 전도성 비아(114)를 노출시키도록 인터페이스 기판(110) 및 제1 봉지재(131)에 적용된 평탄화 프로세스에 의해 박형화될 수 있다. 전도성 비아(114)가 노출된 후에, 전도성 비아(114)는 인터페이스 기판(110)을 통해 연장되고, TSV로 지칭될 수 있다. 평탄화는 유전체 층(112)과는 반대편인 인터페이스 기판(110)의 부분을 제거할 수 있으며, 그리하여 전도성 비아(114)가 노출된다. 평탄화는 CMP, 그라인딩 프로세스, 에칭백 프로세스 등, 또는 이들의 조합과 같은 임의의 적합한 프로세스에 의해 달성될 수 있다. 평탄화 후에, 전도성 비아(114)는 인터페이스 기판(110)을 완전히 관통해 연장될 수 있고 인터페이스 기판(110)의 양면 사이의 상호접속을 제공할 수 있다.
배면 상호접속 구조물(170)은, 도 10에 관련하여 상기에 기재된 전면 상호접속 구조물(150)의 것과 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다. 배면 상호접속 구조물(170)은 유전체 층(172) 및 유전체 층(172)에서의 금속배선 층(174)을 포함한다. 유전체 층(172) 및 금속배선 층(174)은 각각 유전체 층(152) 및 금속배선 층(154)과 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다.
배면 상호접속 구조물(170)에의 외부 접속을 위해 UBM(176) 및 전도성 커넥터(178)가 형성된다. UBM(176) 및 전도성 커넥터(178)는, 도 10에 관련하여 상기에 설명된 UBM(156) 및 전도성 커넥터(158)와 각각 동일하거나 유사한 재료로 그리고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다. UBM(176)은 배면 상호접속 구조물(170)의 유전체 층(172) 중 최상부 유전체 층의 상부 표면 상에 이를 따라 연장되는 범프 부분을 포함하고, 배면 상호접속 구조물(170)의 유전체 층(172) 중 최상부 유전체 층을 통해 연장된 비아 부분을 포함한다. 비아 부분은 배면 상호접속 구조물(170)의 금속배선 층(174) 중 최상부 금속배선 층에 물리적으로 그리고 전기적으로 커플링될 수 있다. UBM(176)은, 전도성 비아(114), 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)에 전기적으로 커플링될 수 있다.
방열 층(159)은, 봉지재(130), 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B) 위에 형성된다. 방열 층(159)은 금속 또는 금속 질화물과 같은, 높은 열 전도성을 갖는 재료로 형성된다. 일부 실시예에서, 방열 층(159)은 알루미늄, 티타늄, 티타늄 질화물, 니켈, 니켈 바나듐, 은, 금, 구리, 이들의 조합 등으로 형성될 수 있다. 방열 층(159)은, 스퍼터링 또는 증발과 같은 PVD 프로세스; 무전해 도금 또는 전기 도금과 같은 도금 프로세스; 잉크젯 인쇄와 같은 인쇄 프로세스; 등에 의해 컨포멀하게 형성될 수 있다. 일부 실시예에서, 방열 층(159)은 스퍼터링 프로세스에 의해 구리로 형성된다. 방열 층(159)은, 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)로부터의 방열을 증가시키기 위해 포함될 수 있다. 일부 실시예에서, 방열 층(159)은, 봉지재(130), 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)를 캐리어 기판(140)에 부착하기 전에, 봉지재(130), 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B) 위에 형성될 수 있다. 일부 실시예에서, 방열 층(159)은 생략될 수 있다.
제1 인터페이스 다이(111A) 위의 전면 상호접속 구조물(160)에 하이브리드 본딩된 제1 집적 회로 다이(50A), 및 제1 인터페이스 다이(111A)와 제2 인터페이스 다이(111B) 위의 전면 상호접속 구조물(160)에 솔더 본딩된 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)를 둘 다 포함하는 것은, 하이브리드 본딩 및 솔더 본딩 둘 다로부터의 이점이 달성될 수 있게 해준다. 예를 들어, 제1 집적 회로 다이(50A)를 하이브리드 본딩하는 것은, 작은 피치를 갖는 다이가 전면 상호접속 구조물(160)에 본딩될 수 있게 해주고, 더 높은 대역폭을 제공하며, 개선된 디바이스 성능을 제공한다. 제2 집적 회로 다이(50B) 및 제3 집적 회로 다이(50C)를 솔더 본딩하는 것은, 비용을 감소시키면서 여전히 충분히 작은 본드 피치를 제공한다.
실시예는 이점을 달성할 수 있다. 하이브리드 본딩을 통해 제1 집적 회로 다이(50A)를 인터페이스 다이(111)에 본딩하는 것은, 작은 피치를 갖는 다이가 인터페이스 다이(111)에 본딩될 수 있게 해주고, 더 높은 대역폭을 제공하며, 개선된 디바이스 성능을 제공한다. 솔더 본딩을 통해 제2 집적 회로 다이(50B) 및/또는 제3 집적 회로 다이(50C)를 인터페이스 다이(111)에 본딩하는 것은, 비용을 감소시키면서 여전히 충분히 작은 본드 피치를 제공한다.
상기에 기재된 본딩 프로세스는 다이 레벨에서 이루어지는 것으로 기재되었으며, 집적 회로 다이(50)가 인터페이스 다이(111)에 본딩되고 개별 다이로 개별화된 후에, 집적 회로 다이(50)가 인터페이스 다이(111)에 본딩된다. 대안으로서, 본딩은 다이-웨이퍼 레벨에서 또는 웨이퍼-웨이퍼 레벨에서 수행될 수 있고, 후속 개별화 프로세스가 수행될 수 있다.
실시예에 따르면, 패키지는, 제1 재배선 구조물을 포함하는 제1 인터포저; 유전체-유전체 본드 및 금속-금속 본드를 이용해 상기 제1 재배선 구조물의 제1 표면에 본딩된 제1 다이;제1 솔더 본드를 이용해 상기 제1 재배선 구조물의 상기 제1 표면에 본딩된 제2 다이; 상기 제1 다이 및 상기 제2 다이 주위의 봉지재; 및 상기 제1 다이 및 상기 제2 다이와는 반대편인 상기 제1 재배선 구조물의 제2 면 상의 복수의 전도성 커넥터를 포함한다. 실시예에서, 상기 제1 다이는 로직 다이를 포함하고, 상기 제2 다이는 메모리 다이를 포함한다. 실시예에서, 상기 패키지는 상기 제1 인터포저에 인접한 제2 인터포저를 더 포함하며, 상기 제2 인터포저는 제2 재배선 구조물을 포함하고, 상기 제2 다이는 제2 솔더 본드를 이용해 상기 제2 재배선 구조물의 제1 표면에 본딩된다. 실시예에서, 상기 패키지는 제3 솔더 본드를 이용해 상기 제2 재배선 구조물의 상기 제1 표면에 본딩된 제3 다이를 더 포함한다. 실시예에서, 상기 패키지는 상기 제1 인터포저로부터 상기 제2 인터포저로 연장된 제2 봉지재를 더 포함한다. 실시예에서, 상기 봉지재의 상부 표면, 상기 제1 다이의 상부 표면 및 상기 제2 다이의 상부 표면은 서로 동일 높이이다. 실시예에서, 상기 패키지는 상기 제1 재배선 구조물의 상기 제1 표면 상의 언더범프 금속배선을 더 포함하고, 상기 제2 다이는 상기 언더범프 금속배선 상에 상기 제1 솔더 본드에 의해 상기 제1 재배선 구조물에 본딩되고, 상기 언더범프 금속배선의 표면은 상기 제1 다이의 표면과 동일 높이이다.
다른 실시예에 따르면, 반도체 패키지는, 제1 인터페이스 다이; 상기 제1 인터페이스 다이에 인접한 제2 인터페이스 다이; 상기 제1 인터페이스 다이로부터 상기 제2 인터페이스 다이로 연장된 제1 봉지재; 유전체-유전체 본드 및 금속-금속 본드에 의해 상기 제1 인터페이스 다이에 본딩된 제1 집적 회로 다이; 및 제1 솔더 본드에 의해 상기 제2 인터페이스 다이에 본딩된 제2 집적 회로 다이를 포함한다. 실시예에서, 상기 제2 집적 회로 다이는 제2 솔더 본드에 의해 상기 제1 인터페이스 다이에 또한 본딩된다. 실시예에서, 상기 반도체 패키지는 제3 솔더 본드에 의해 상기 제2 인터페이스 다이에 본딩된 제3 집적 회로 다이를 더 포함한다. 실시예에서, 상기 제1 집적 회로 다이는 로직 다이이고, 상기 제2 집적 회로 다이는 브릿지 다이이고, 상기 제3 집적 회로 다이는 메모리 다이이다. 실시예에서, 상기 제1 인터페이스 다이는 제1 상호접속 구조물을 포함하며, 상기 제1 집적 회로 다이는 상기 제1 상호접속 구조물의 제1 표면에 본딩되고, 상기 제2 인터페이스 다이는 제2 상호접속 구조물을 포함하며, 상기 제2 집적 회로 다이는 상기 제2 상호접속 구조물의 제2 표면에 본딩되고, 상기 제1 표면과 상기 제2 표면은 동일 높이이다. 실시예에서, 상기 반도체 패키지는 상기 제1 집적 회로 다이 및 상기 제2 집적 회로 다이 주위의 제2 봉지재를 더 포함하며, 상기 제2 봉지재는 상기 제1 집적 회로 다이, 상기 제2 집적 회로 다이, 상기 제1 인터페이스 다이 및 상기 제2 인터페이스 다이에 물리적으로 접촉한다.
또 다른 실시예에 따르면, 방법은, 제1 인터포저 기판 상의 제1 상호접속 구조물을 포함하는 제1 인터포저를 제공하는 단계; 상기 제1 상호접속 구조물에 제1 다이를 본딩하는 단계 - 상기 제1 다이를 본딩하는 단계는, 상기 제1 다이의 제1 절연 층을 상기 제1 상호접속 구조물의 본딩 층에 직접 본딩하는 단계, 및 상기 제1 다이의 제1 다이 커넥터를 상기 제1 상호접속 구조물의 제1 본드 패드에 직접 본딩하는 단계를 포함함 - ; 상기 제1 상호접속 구조물에 제2 다이를 본딩하는 단계 - 상기 제2 다이를 본딩하는 단계는, 상기 제2 다이의 제2 다이 커넥터를 상기 제1 상호접속 구조물의 제2 본드 패드에 솔더 본딩하는 단계를 포함함 - ; 및 상기 제1 다이 및 상기 제2 다이를 몰딩 컴파운드 내에 봉지하는 단계를 포함한다. 실시예에서, 상기 방법은, 상기 제2 본드 패드 상에 제1 언더범프 금속배선을 형성하는 단계; 상기 제1 언더범프 금속배선 상에 전도성 커넥터를 형성하는 단계; 및 상기 제2 다이를 상기 제1 상호접속 구조물에 본딩하도록 상기 전도성 커넥터를 리플로우하는 단계를 더 포함한다. 실시예에서, 상기 방법은 상기 몰딩 컴파운드, 상기 제1 다이 및 상기 제2 다이를 평탄화하는 단계를 더 포함한다. 실시예에서, 상기 방법은 상기 제2 다이와 상기 제1 상호접속 구조물 사이에 언더필 재료를 형성하는 단계를 더 포함하며, 상기 언더필 재료는 상기 제2 다이와 상기 제1 상호접속 구조물 사이에 형성된 솔더 조인트를 둘러싼다. 실시예에서, 상기 몰딩 컴파운드는 상기 제2 다이와 상기 제1 상호접속 구조물 사이에 형성된 솔더 조인트를 둘러싸며 형성된다. 실시예에서, 상기 방법은 상기 제1 인터포저에 인접한 제2 인터포저를 제공하는 단계를 더 포함하며, 상기 제2 인터포저는 제2 인터포저 기판 상의 제2 상호접속 구조물을 포함하고, 상기 제1 상호접속 구조물에 상기 제2 다이를 본딩하는 단계는 솔더 본딩에 의해 상기 제2 상호접속 구조물에 상기 제2 다이를 본딩한다. 실시예에서, 상기 방법은 상기 제2 상호접속 구조물에 제3 다이를 본딩하는 단계를 더 포함하며, 상기 제3 다이를 본딩하는 단계는 상기 제3 다이의 제3 다이 커넥터를 상기 제2 상호접속 구조물의 제3 본드 패드에 솔더 본딩하는 단계를 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 패키지에 있어서,
제1 재배선 구조물을 포함하는 제1 인터포저;
유전체-유전체 본드 및 금속-금속 본드를 이용해 상기 제1 재배선 구조물의 제1 표면에 본딩된 제1 다이;
제1 솔더 본드를 이용해 상기 제1 재배선 구조물의 상기 제1 표면에 본딩된 제2 다이;
상기 제1 다이 및 상기 제2 다이 주위의 봉지재(encapsulant); 및
상기 제1 다이 및 상기 제2 다이와는 반대편인 상기 제1 재배선 구조물의 제2 면 상의 복수의 전도성 커넥터
를 포함하는, 패키지.
실시예 2. 실시예 1에 있어서,
상기 제1 다이는 로직 다이를 포함하고, 상기 제2 다이는 메모리 다이를 포함하는 것인, 패키지.
실시예 3. 실시예 1에 있어서,
상기 제1 인터포저에 인접한 제2 인터포저를 더 포함하며, 상기 제2 인터포저는 제2 재배선 구조물을 포함하고, 상기 제2 다이는 제2 솔더 본드를 이용해 상기 제2 재배선 구조물의 제1 표면에 본딩되는 것인, 패키지.
실시예 4. 실시예 3에 있어서,
제3 솔더 본드를 이용해 상기 제2 재배선 구조물의 상기 제1 표면에 본딩된 제3 다이를 더 포함하는, 패키지.
실시예 5. 실시예 3에 있어서,
상기 제1 인터포저로부터 상기 제2 인터포저로 연장된 제2 봉지재를 더 포함하는, 패키지.
실시예 6. 실시예 1에 있어서,
상기 봉지재의 상부 표면, 상기 제1 다이의 상부 표면 및 상기 제2 다이의 상부 표면은 서로 동일 높이인 것인, 패키지.
실시예 7. 실시예 1에 있어서,
상기 제1 재배선 구조물의 상기 제1 표면 상의 언더범프 금속배선(under-bump metallization)을 더 포함하고, 상기 제2 다이는 상기 언더범프 금속배선 상에 상기 제1 솔더 본드에 의해 상기 제1 재배선 구조물에 본딩되고, 상기 언더범프 금속배선의 표면은 상기 제1 다이의 표면과 동일 높이인 것인, 패키지.
실시예 8. 반도체 패키지에 있어서,
제1 인터페이스 다이;
상기 제1 인터페이스 다이에 인접한 제2 인터페이스 다이;
상기 제1 인터페이스 다이로부터 상기 제2 인터페이스 다이로 연장된 제1 봉지재;
유전체-유전체 본드 및 금속-금속 본드에 의해 상기 제1 인터페이스 다이에 본딩된 제1 집적 회로 다이; 및
제1 솔더 본드에 의해 상기 제2 인터페이스 다이에 본딩된 제2 집적 회로 다이
를 포함하는, 반도체 패키지.
실시예 9. 실시예 8에 있어서,
상기 제2 집적 회로 다이는 제2 솔더 본드에 의해 상기 제1 인터페이스 다이에 또한 본딩되는 것인, 반도체 패키지.
실시예 10. 실시예 9에 있어서,
제3 솔더 본드에 의해 상기 제2 인터페이스 다이에 본딩된 제3 집적 회로 다이를 더 포함하는, 반도체 패키지.
실시예 11. 실시예 10에 있어서,
상기 제1 집적 회로 다이는 로직 다이이고, 상기 제2 집적 회로 다이는 브릿지 다이이고, 상기 제3 집적 회로 다이는 메모리 다이인 것인, 반도체 패키지.
실시예 12. 실시예 8에 있어서,
상기 제1 인터페이스 다이는 제1 상호접속 구조물을 포함하며, 상기 제1 집적 회로 다이는 상기 제1 상호접속 구조물의 제1 표면에 본딩되고, 상기 제2 인터페이스 다이는 제2 상호접속 구조물을 포함하며, 상기 제2 집적 회로 다이는 상기 제2 상호접속 구조물의 제2 표면에 본딩되고, 상기 제1 표면과 상기 제2 표면은 동일 높이인 것인, 반도체 패키지.
실시예 13. 실시예 8에 있어서,
상기 제1 집적 회로 다이 및 상기 제2 집적 회로 다이 주위의 제2 봉지재를 더 포함하며, 상기 제2 봉지재는 상기 제1 집적 회로 다이, 상기 제2 집적 회로 다이, 상기 제1 인터페이스 다이 및 상기 제2 인터페이스 다이에 물리적으로 접촉하는 것인, 반도체 패키지.
실시예 14. 방법에 있어서,
제1 인터포저 기판 상의 제1 상호접속 구조물을 포함하는 제1 인터포저를 제공하는 단계;
상기 제1 상호접속 구조물에 제1 다이를 본딩하는 단계 - 상기 제1 다이를 본딩하는 단계는, 상기 제1 다이의 제1 절연 층을 상기 제1 상호접속 구조물의 본딩 층에 직접 본딩하는 단계, 및 상기 제1 다이의 제1 다이 커넥터를 상기 제1 상호접속 구조물의 제1 본드 패드에 직접 본딩하는 단계를 포함함 - ;
상기 제1 상호접속 구조물에 제2 다이를 본딩하는 단계 - 상기 제2 다이를 본딩하는 단계는, 상기 제2 다이의 제2 다이 커넥터를 상기 제1 상호접속 구조물의 제2 본드 패드에 솔더 본딩하는 단계를 포함함 - ; 및
상기 제1 다이 및 상기 제2 다이를 몰딩 컴파운드 내에 봉지하는 단계
를 포함하는, 방법.
실시예 15. 실시예 14에 있어서,
상기 제2 본드 패드 상에 제1 언더범프 금속배선을 형성하는 단계;
상기 제1 언더범프 금속배선 상에 전도성 커넥터를 형성하는 단계; 및
상기 제2 다이를 상기 제1 상호접속 구조물에 본딩하도록 상기 전도성 커넥터를 리플로우하는 단계
를 더 포함하는, 방법.
실시예 16. 실시예 14에 있어서,
상기 몰딩 컴파운드, 상기 제1 다이 및 상기 제2 다이를 평탄화하는 단계를 더 포함하는, 방법.
실시예 17. 실시예 14에 있어서,
상기 제2 다이와 상기 제1 상호접속 구조물 사이에 언더필 재료를 형성하는 단계를 더 포함하며, 상기 언더필 재료는 상기 제2 다이와 상기 제1 상호접속 구조물 사이에 형성된 솔더 조인트를 둘러싸는 것인, 방법.
실시예 18. 실시예 14에 있어서,
상기 몰딩 컴파운드는 상기 제2 다이와 상기 제1 상호접속 구조물 사이에 형성된 솔더 조인트를 둘러싸며 형성되는 것인, 방법.
실시예 19. 실시예 14에 있어서,
상기 제1 인터포저에 인접한 제2 인터포저를 제공하는 단계를 더 포함하며, 상기 제2 인터포저는 제2 인터포저 기판 상의 제2 상호접속 구조물을 포함하고, 상기 제1 상호접속 구조물에 상기 제2 다이를 본딩하는 단계는 솔더 본딩에 의해 상기 제2 상호접속 구조물에 상기 제2 다이를 본딩하는 것인, 방법.
실시예 20. 실시예 19에 있어서,
상기 제2 상호접속 구조물에 제3 다이를 본딩하는 단계를 더 포함하며, 상기 제3 다이를 본딩하는 단계는 상기 제3 다이의 제3 다이 커넥터를 상기 제2 상호접속 구조물의 제3 본드 패드에 솔더 본딩하는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 패키지에 있어서,
    제1 재배선 구조물을 포함하는 제1 인터포저;
    유전체-유전체 본드 및 금속-금속 본드를 이용해 상기 제1 재배선 구조물의 제1 표면에 본딩된 제1 다이;
    제1 솔더 본드를 이용해 상기 제1 재배선 구조물의 상기 제1 표면에 본딩된 제2 다이;
    상기 제1 다이 및 상기 제2 다이 주위의 봉지재(encapsulant); 및
    상기 제1 다이 및 상기 제2 다이와는 반대편인 상기 제1 재배선 구조물의 제2 면 상의 복수의 전도성 커넥터
    를 포함하는, 패키지.
  2. 청구항 1에 있어서,
    상기 제1 다이는 로직 다이를 포함하고, 상기 제2 다이는 메모리 다이를 포함하는 것인, 패키지.
  3. 청구항 1에 있어서,
    상기 제1 인터포저에 인접한 제2 인터포저를 더 포함하며, 상기 제2 인터포저는 제2 재배선 구조물을 포함하고, 상기 제2 다이는 제2 솔더 본드를 이용해 상기 제2 재배선 구조물의 제1 표면에 본딩되는 것인, 패키지.
  4. 청구항 3에 있어서,
    제3 솔더 본드를 이용해 상기 제2 재배선 구조물의 상기 제1 표면에 본딩된 제3 다이를 더 포함하는, 패키지.
  5. 청구항 3에 있어서,
    상기 제1 인터포저로부터 상기 제2 인터포저로 연장된 제2 봉지재를 더 포함하는, 패키지.
  6. 청구항 1에 있어서,
    상기 봉지재의 상부 표면, 상기 제1 다이의 상부 표면 및 상기 제2 다이의 상부 표면은 서로 동일 높이인 것인, 패키지.
  7. 청구항 1에 있어서,
    상기 제1 재배선 구조물의 상기 제1 표면 상의 언더범프 금속배선(under-bump metallization)을 더 포함하고, 상기 제2 다이는 상기 언더범프 금속배선 상에 상기 제1 솔더 본드에 의해 상기 제1 재배선 구조물에 본딩되고, 상기 언더범프 금속배선의 표면은 상기 제1 다이의 표면과 동일 높이인 것인, 패키지.
  8. 반도체 패키지에 있어서,
    제1 인터페이스 다이;
    상기 제1 인터페이스 다이에 인접한 제2 인터페이스 다이;
    상기 제1 인터페이스 다이로부터 상기 제2 인터페이스 다이로 연장된 제1 봉지재;
    유전체-유전체 본드 및 금속-금속 본드에 의해 상기 제1 인터페이스 다이에 본딩된 제1 집적 회로 다이; 및
    제1 솔더 본드에 의해 상기 제2 인터페이스 다이에 본딩된 제2 집적 회로 다이
    를 포함하는, 반도체 패키지.
  9. 청구항 8에 있어서,
    상기 제2 집적 회로 다이는 제2 솔더 본드에 의해 상기 제1 인터페이스 다이에 또한 본딩되는 것인, 반도체 패키지.
  10. 방법에 있어서,
    제1 인터포저 기판 상의 제1 상호접속 구조물을 포함하는 제1 인터포저를 제공하는 단계;
    상기 제1 상호접속 구조물에 제1 다이를 본딩하는 단계 - 상기 제1 다이를 본딩하는 단계는, 상기 제1 다이의 제1 절연 층을 상기 제1 상호접속 구조물의 본딩 층에 직접 본딩하는 단계, 및 상기 제1 다이의 제1 다이 커넥터를 상기 제1 상호접속 구조물의 제1 본드 패드에 직접 본딩하는 단계를 포함함 - ;
    상기 제1 상호접속 구조물에 제2 다이를 본딩하는 단계 - 상기 제2 다이를 본딩하는 단계는, 상기 제2 다이의 제2 다이 커넥터를 상기 제1 상호접속 구조물의 제2 본드 패드에 솔더 본딩하는 단계를 포함함 - ; 및
    상기 제1 다이 및 상기 제2 다이를 몰딩 컴파운드 내에 봉지하는 단계
    를 포함하는, 방법.
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