CN118116882A - 集成电路封装件及其形成方法 - Google Patents

Abstract

本申请的实施例是一种集成电路封装件，该集成电路封装件包括：衬底，包括导电焊盘；封装组件，利用焊料连接件接合至衬底的导电焊盘，封装组件包括集成电路管芯，集成电路管芯包括管芯连接件，焊料连接件中的一个耦接至管芯连接件的每个和衬底的相应导电焊盘；第一介电层，横向围绕管芯连接件的每个和焊料连接件的部分；以及第二介电层，位于第一介电层和衬底之间，第二介电层横向围绕衬底的导电焊盘的每个。本申请的实施例还涉及形成集成电路封装件的方法。

Description

集成电路封装件及其形成方法

技术领域

本申请的实施例涉及集成电路封装件及其形成方法。

背景技术

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业已经经历了快速增长。在大多数情况下，集成密度的提高是由于最小部件尺寸的反复减小，这允许更多的组件集成到给定的区域中。随着对缩小电子器件的需求增长，出现了对更小和更具创造性的半导体管芯封装技术的需求。

发明内容

根据本申请的一个实施例，提供了一种集成电路封装件，包括：衬底，包括导电焊盘；封装组件，利用焊料连接件接合至衬底的导电焊盘，封装组件包括集成电路管芯，集成电路管芯包括管芯连接件，焊料连接件中的一个耦接至管芯连接件的每个和衬底的相应导电焊盘；第一介电层，横向围绕管芯连接件的每个和焊料连接件的部分；以及第二介电层，位于第一介电层和衬底之间，第二介电层横向围绕衬底的导电焊盘的每个。

根据本申请的另一个实施例，提供了一种形成集成电路封装件的方法，包括：在集成电路管芯的第一侧上形成微凸块，微凸块的每个包括导电柱与位于导电柱上的焊料区域；在集成电路管芯的第一侧上形成第一介电层，并且第一介电层至少横向围绕微凸块；平坦化微凸块和第一介电层；回流平坦化的微凸块的焊料区域，回流在导电柱上形成焊料凸块；在第一介电层和微凸块的焊料凸块上方形成第二介电层；以及利用微凸块将集成电路管芯的第一侧接合至晶圆的导电焊盘，微凸块的焊料凸块物理接触晶圆的导电焊盘。

根据本申请的又一个实施例，提供了一种形成集成电路封装件的方法，包括：在集成电路管芯的第一侧上形成微凸块，微凸块的每个包括导电柱与位于导电柱上的焊料区域；在集成电路管芯的第一侧上沉积第一介电层，第一介电层掩埋微凸块的焊料区域；研磨第一介电层以暴露微凸块的焊料区域；回流微凸块的焊料区域，回流在导电柱上形成焊料凸块；在第一介电层和微凸块的焊料凸块上方形成第二介电层；以及执行热压接合工艺以将集成电路管芯的微凸块接合至晶圆的导电焊盘，微凸块的焊料凸块物理接触晶圆的导电焊盘，第二介电层在热压接合工艺开始时覆盖焊料凸块。

附图说明

当结合附图阅读时，从以下详细描述可以最佳理解本公开的各方面。应该注意，根据工业中的标准实践，各种部件未按比例绘制。实际上，为了讨论的清楚起见，可以任意地增大或减小各种部件的尺寸。

图1是集成电路管芯的截面图。

图2至图20是根据一些实施例的集成电路封装件的制造中的中间阶段的视图。

图21至图23是根据一些实施例的集成电路封装件的制造中的中间阶段的视图。

图24至图25是根据一些实施例的集成电路封装件的制造中的中间阶段的视图。

具体实施方式

以下公开提供了许多用于实现本发明的不同特征的不同的实施例或示例。下面描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是用于简单和清楚的目的，并且其本身不指示讨论的实施例和/或配置之间的关系。

另外，为了便于描述，本文中可以使用诸如“在…下面”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。

根据各个实施例，集成电路管芯(有时称为芯片)耦接至晶圆，成为芯片至晶圆结构。在一些实施例中，芯片耦接至其他芯片，成为芯片至芯片结构(有时称为芯片堆叠结构)。在一些实施例中，芯片利用微凸块(例如，具有焊料的导电柱)附接至晶圆。在一些实施例中，微凸块的节距小于10μm。在本公开中，微凸块可以形成在包括第一层和第二层的多层结构内。在第一层存在的情况下但在形成第二层之前执行焊料的平坦化，这提高了焊料的共面性。另外，第二层在高温下可以具有比焊料更低的流动性，这防止了焊料塌陷和桥接。通过提高焊料共面性并且防止凸块回流之后的焊料塌陷和焊料桥接，提高了封装件的良率和可靠性。

图1示出了根据一些实施例的集成电路管芯50的截面图。将在后续处理中封装集成电路管芯50以形成集成电路封装件。集成电路管芯50可以是逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、片上***(SoC)、应用处理器(AP)、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微电子机械***(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或它们的组合。

集成电路管芯50可以形成在晶圆中，晶圆可以包括不同的器件区域，这些不同的器件区域在随后的步骤中被分割以形成多个集成电路管芯。可以根据适用的制造工艺来处理集成电路管芯50以形成集成电路。例如，集成电路管芯50包括半导体衬底52，诸如掺杂或未掺杂的硅，或者绝缘体上半导体(SOI)衬底的有源层。半导体衬底52可以包括其他半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用其他衬底，诸如多层或梯度衬底。半导体衬底52具有有源表面(例如，图1中面向上的表面)(有时称为前侧)以及非有源表面(例如，图1中面向下的表面)(有时称为后侧)。

器件(由晶体管表示)54可以形成在半导体衬底52的前表面处。器件54可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器等。层间电介质(ILD)56位于半导体衬底52的前表面上方。ILD 56围绕并且可以覆盖器件54。ILD 56可以包括由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等的材料形成的一个或多个介电层。

导电插塞58延伸穿过ILD 56以电和物理耦接器件54。例如，当器件54是晶体管时，导电插塞58可以耦接晶体管的栅极和源极/漏极区域。单独或共同地取决于上下文，源极/漏极区域可以是指源极或漏极。导电插塞58可以由钨、钴、镍、铜、银、金、铝等或它们的组合形成。互连结构60位于ILD 56和导电插塞58上方。互连结构60互连器件54以形成集成电路。互连结构60可以由例如ILD 56上的介电层中的金属化图案形成。金属化图案包括形成在一个或多个低k介电层中的金属线和通孔。互连结构60的金属化图案通过导电插塞58电耦接至器件54。

集成电路管芯50还包括焊盘62，诸如铝焊盘，形成外部连接。焊盘62位于集成电路管芯50的有源侧(有时称为前侧50F)上，诸如互连结构60中和/或上。一个或多个钝化膜64位于集成电路管芯50上，诸如互连结构60和焊盘62的部分上。开口穿过钝化膜64延伸至焊盘62。诸如导电柱(例如，由诸如铜的金属形成)的管芯连接件66延伸穿过钝化膜64中的开口，并且物理和电耦接至焊盘62中的相应焊盘。可以通过例如镀等形成管芯连接件66。管芯连接件66电耦接集成电路管芯50的相应的集成电路。

在一些实施例中，集成电路管芯50是包括多个半导体衬底52的堆叠器件。例如，集成电路管芯50可以是包括多个存储器管芯的存储器器件，诸如混合存储器立方体(HMC)模块、高带宽存储器(HBM)模块等。在这样的实施例中，集成电路管芯50包括通过衬底通孔(TSV)互连的多个半导体衬底52。半导体衬底52中的每个可以(或者可以不)具有互连结构60。

在图2中，焊料区域68(例如，焊料层或焊料凸块)形成在管芯连接件66上。焊料区域68可以由可回流的导电材料形成，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，通过最初通过诸如蒸发、电镀、印刷、焊料转移、球放置等的方法在管芯连接件66上形成焊料层来形成焊料区域68。焊料区域68用于将集成电路管芯50电连接至其他结构。管芯连接件66和焊料区域68可以称为微凸块。焊料区域68还可以用于对集成电路管芯50执行芯片探针(CP)测试。可以对集成电路管芯50执行CP测试，以确定集成电路管芯50是否是已知良好管芯(KGD)。因此，只有作为KGD的集成电路管芯50经受后续处理并且被封装，而未通过CP测试的管芯不被封装。在测试之后，可以在后续处理步骤中去除焊料区域。

在图3中，介电层70形成在集成电路管芯50的有源侧上，诸如钝化膜64、管芯连接件66和焊料区域68上。介电层70密封管芯连接件66和焊料区域68，并且介电层70可以与集成电路管芯50横向共末端。在一些实施例中，介电层70掩埋管芯连接件66和焊料区域68，使得介电层70的最顶部表面位于焊料区域68的最顶部表面之上。

介电层70可以是诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、模塑料等的聚合物。介电层70可以包括诸如聚合物的基底材料和位于聚合物中的填料颗粒。填料颗粒可以包括氧化硅、氧化铝、二氧化硅等的介电颗粒，并且可以具有球形形状。而且，球形填料颗粒可以具有相同或不同的直径。在一些实施例中，填料颗粒的直径小于1μm。可以例如通过旋涂、层压、液体模制、化学气相沉积(CVD)等形成介电层70。在一些实施例中，介电层70可以以液体或半液体形式施加，并且然后随后被固化。

在图4中，平坦化介电层70以暴露焊料区域68。平坦化工艺可以是研磨工艺、化学机械抛光(CMP)、回蚀刻、它们的组合等。在平坦化工艺之后，焊料区域68和介电层70的顶面共面(在工艺变化内)，使得它们彼此齐平。执行平坦化，直到已经去除期望量的焊料区域68和/或介电层70。在焊料区域68不掩埋在介电层70中的实施例中，可以省略平坦化工艺。

在图5中，焊料区域68形成为焊料凸块68。在一些实施例中，可以执行回流工艺以将焊料区域68成形为期望的凸块形状。

在图6中，涂层72形成在集成电路管芯50的有源侧上，诸如介电层70和焊料区域68上。涂层72覆盖并且重新掩埋焊料区域68，并且可以与集成电路管芯50横向共末端。在一些实施例中，涂层72掩埋焊料区域68和介电层70，使得涂层72的最顶部表面位于焊料区域68和介电层70的最顶部表面之上。在一些实施例中，涂层72可以是粘合剂、助焊剂、非导电膜等或它们的组合。在一些实施例中，涂层72可以比介电层70薄。在一些实施例中，涂层72可以具有在3μm至10μm的范围内的厚度。

涂层72可以包括基底材料和位于基底材料中的填料颗粒。填料颗粒可以包括氧化硅、氧化铝、二氧化硅等的介电颗粒，并且可以具有球形形状。而且，球形填料颗粒可以具有相同或不同的直径。在一些实施例中，填料颗粒的直径小于1μm。在一些实施例中，涂层72的杨氏模量小于介电层70的杨氏模量。在一些实施例中，涂层72和介电层70的每个的杨氏模量大于典型的底部填充材料的杨氏模量。另外，在一些实施例中，涂层72和介电层70的每个的热膨胀系数小于典型的底部填充材料的热膨胀系数。在高温条件期间，诸如在回流和接合工艺期间，涂层72和介电层70的每个的流动性也可以比焊料的流动性慢。

图7至图20是根据一些实施例的集成电路封装件200的制造中的中间阶段的视图。图7至图19是用于形成封装组件210的工艺的截面图和平面图，封装组件210包括中介层，诸如用于衬底上晶圆上芯片器件200的封装组件。封装组件210可以是晶圆上芯片(CoW)封装组件。

虽然图7至图20描述了衬底上晶圆上芯片器件或晶圆上芯片器件，但这些配置中的晶圆可以用芯片或管芯代替，以成为芯片上芯片器件。在这些实施例中，芯片或管芯可以以与集成电路管芯50类似的方式形成。因此，本公开不限于晶圆形式的结构，而是还包括具有芯片上芯片结构的实施例。

将通过最初封装集成电路管芯50以在晶圆100中形成封装组件210来形成集成电路封装件200(见图19)。示出了晶圆100的一个封装区域100A，并且封装集成电路管芯50以在晶圆100的每个封装区域100A中形成封装组件210。应当理解，可以同时处理任何数量的封装区域以形成任何数量的封装组件。晶圆100的封装区域100A将被分割以形成封装组件210。封装组件210将附接至封装衬底220(例如，见图20)。

在图7中，获得或形成晶圆110。晶圆110包括位于封装区域100A中的器件，封装区域100A将在后续处理中被分割以包括在封装组件210中。晶圆110中的器件可以是中介层、集成电路管芯等。在一些实施例中，在晶圆110中形成中介层102，中介层102包括衬底112、互连结构114和导电通孔120。如上讨论的，在一些实施例中，晶圆110是芯片或管芯110。

衬底112可以是体半导体衬底、绝缘体上半导体(SOI)衬底、多层半导体衬底等。衬底112可以包括半导体材料，诸如硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。也可以使用其他衬底，诸如多层或梯度衬底。衬底112可以是掺杂的或未掺杂的。在晶圆110中形成中介层的实施例中，衬底112中通常不包括有源器件，但是中介层可以包括形成在衬底112的前表面(例如，图7中面向上的表面)中和/或上的无源器件。在集成电路器件形成在晶圆110中的实施例中，诸如晶体管、电容器、电阻器、二极管等的有源器件可以形成在衬底112的前表面中和/或上。

互连结构114位于衬底112的前表面上方，并且用于电连接衬底112的器件(如果有的话)。互连结构114可以包括一个或多个介电层和位于介电层中的相应金属化层。用于介电层的可接受的介电材料包括氧化物，诸如氧化硅或氧化铝；氮化物，诸如氮化硅；碳化物，诸如碳化硅；等等；或它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅等。也可以使用其他介电材料，诸如聚合物，诸如聚苯并恶唑(PBO)、聚酰亚胺、基于苯并环丁烯(BCB)的聚合物等。金属化层可以包括导电通孔和/或导线，以将任何器件互连在一起和/或互连至外部器件。金属化层可以由导电材料形成，诸如金属，诸如铜、钴、铝、金、它们的组合等。可以通过镶嵌工艺形成互连结构114，诸如单镶嵌工艺、双镶嵌工艺等。

在一些实施例中，管芯连接件116和介电层118位于晶圆110的前侧处。具体地，晶圆110可以包括管芯连接件116(有时称为导电焊盘116)和介电层118，它们类似于图1中描述的集成电路管芯50的那些。例如，管芯连接件116和介电层118可以是互连结构114的上部金属化层的部分。

导电通孔120延伸至互连结构114和/或衬底112中。导电通孔120电连接至互连结构114的金属化层。导电通孔120有时也称为衬底通孔(TSV)。作为形成导电通孔120的示例，可以通过例如蚀刻、研磨、激光技术、它们的组合等在互连结构114和/或衬底112中形成凹槽。诸如通过使用氧化技术，可以在凹槽中形成薄介电材料。薄阻挡层可以共形地沉积在开口中，诸如通过CVD、原子层沉积(ALD)、物理气相沉积(PVD)、热氧化、它们的组合等。阻挡层可以由氧化物、氮化物、碳化物、它们的组合等形成。导电材料可以沉积在阻挡层上方和开口中。可以通过电化学镀工艺、CVD、ALD、PVD、它们的组合等形成导电材料。导电材料的示例为铜、钨、铝、银、金、它们的组合等。通过例如CMP从互连结构114或衬底112的表面去除过量的导电材料和阻挡层。阻挡层和导电材料的剩余部分形成导电通孔120。

在图8中，集成电路管芯50(例如，第一集成电路管芯50A和多个第二集成电路管芯50B)附接至晶圆110。在所示的实施例中，多个集成电路管芯50彼此相邻放置，包括第一集成电路管芯50A和第二集成电路管芯50B，其中第一集成电路管芯50A位于第二集成电路管芯50B之间。在一些实施例中，第一集成电路管芯50A是逻辑器件，诸如CPU、GPU等，而第二集成电路管芯50B是存储器器件，诸如DRAM管芯、HMC模块、HBM模块等。在一些实施例中，第一集成电路管芯50A是与第二集成电路管芯50B相同类型的器件(例如，SoC)。

在所示实施例中，集成电路管芯50利用焊料接合(例如，来自焊料区域68)附接至晶圆110，以形成导电连接件132。可以使用例如拾取和放置工具将集成电路管芯50放置在互连结构114上。导电连接件132可以由集成电路管芯50的焊料区域68的导电材料形成(例如，见图6)。将集成电路管芯50附接至晶圆110可以包括将集成电路管芯50放置在晶圆110上，执行热压接合工艺以形成导电连接件132。例如，将集成电路管芯50放置在晶圆110上，然后压入晶圆110中，例如，作为热压接合工艺的部分。涂层72在热压接合工艺开始时覆盖焊料区域68，但在该工艺之后，焊料区域68物理接触连接件116并且延伸穿过涂层72。导电连接件132在晶圆110的相应管芯连接件116和集成电路管芯50的管芯连接件66之间形成接头，将中介层102电连接至集成电路管芯50。

在接合工艺之后，涂层72和介电层70围绕导电连接件132。涂层72填充集成电路管芯50和晶圆110之间的区域。在一些实施例中，涂层72向上延伸至集成电路管芯50的侧壁，并且从集成电路管芯50和晶圆110之间的区域突出。在一些实施例中，涂层72具有从集成电路管芯50的侧面向外突出的弯曲侧壁72S。在一些实施例中，弯曲侧壁72S是凸形的。

图9A和图9B示出了单个导电连接件132的接合工艺的详细视图。在图9A中，集成电路管芯50的管芯连接件66和焊料区域68与晶圆110的管芯连接件116对准。在图9B中，集成电路管芯50的管芯连接件66和焊料区域68放置在晶圆110的连接件116上。在放置期间，使涂层72与晶圆110的连接件116和介电层118物理接触。在利用热压接合工艺的实施例中，然后将集成电路管芯50压入晶圆110中，使得集成电路管芯50的焊料区域68物理接触晶圆110的连接件116以形成导电连接件132。在一些实施例中，焊料区域68在挤压之前与连接件116物理接触，并且在其他实施例中焊料区域68由于挤压而与连接件116接触。在一些实施例中，在接合工艺之后，涂层72将介电层70和118分隔开。

图10A和图10B示出了与图9A和图9B中的处理类似的中间步骤，除了在该实施例中，晶圆110不包括介电层118(或者连接件116在介电层118之上延伸，使得涂层72可以不物理接触介电层118)。在该实施例中，涂层72围绕连接件116，并且在一些实施例中围绕导电连接件132的部分。图10A和图10B的其他细节可以与上文图9A和图9B中描述的那些类似，并且此处不再重复。

介电层70、涂层72、管芯连接件66、导电连接件132、连接件116和介电层118的各种配置都在本公开的范围内。下面参考图11至图16描述这些配置中的一些。

图11示出了根据一些实施例的单个导电连接件132的详细视图。在图11中，涂层72的顶面72A在连接件116的顶面116A之上延伸。在一些实施例中，导电连接件132具有延伸至涂层72中的突出部分132A。导电连接件132的突出部分132A可以覆盖连接件116的侧壁的部分。

图12示出了根据一些实施例的单个导电连接件132的详细视图。在图12中，涂层72的顶面72A与连接件116的顶面116A基本共面。在一些实施例中，导电连接件132具有由介电层70限制的基本上垂直的侧壁。在一些实施例中，导电连接件132的侧壁完全由介电层70覆盖。

图13A示出了根据一些实施例的单个导电连接件132的详细视图。图13B、图13C和图13D示出了图13A的部分的详细视图。在图13A至图13D中，涂层72的顶面72A位于连接件116的顶面116A下方，使得连接件116***介电层70中。

在图13B中，导电连接件132的侧壁完全由介电层70覆盖。在该实施例中，导电连接件132还可以具有由介电层70限制的基本上垂直的侧壁。

在图13C中，涂层72物理接触导电连接件132的侧壁，并且物理接触并覆盖介电层70的内侧壁(面向导电连接件132的侧壁)。在一些实施例中，涂层72覆盖导电连接件132的侧壁的部分。

在图13C和图13D中，导电连接件132延伸至涂层72中，以覆盖连接件116的侧壁的部分。

虽然图13A至图13D示出为不同的实施例，但是本公开涵盖了将图13A至图13D的部件组合成各种配置的实施例。

图14示出了根据一些实施例的单个导电连接件132的详细视图。图14示出了涂层72的顶面72A位于连接件116的顶面116A之上。图14的实施例类似于图11的实施例，其中图14的实施例不包括介电层118(见图10A和图10B)。上面描述了图11，并且图14的类似部件在此不再重复。在该实施例中，由于省略了介电层118，涂层72可以完全覆盖连接件116的侧壁。

图15示出了根据一些实施例的单个导电连接件132的详细视图。图15示出了涂层72的顶面72A与连接件116的顶面116A基本共面。图15的实施例与图12的实施例类似，其中图15的实施例不包括介电层118(见图10A和图10B)。上面描述了图12，并且图15的类似部件在此不再重复。在该实施例中，由于省略了介电层118，涂层72可以完全覆盖连接件116的侧壁。

图16示出了根据一些实施例的单个导电连接件132的详细视图。图16示出了涂层72的顶面72A位于连接件116的顶面116A下方。图16的实施例类似于图13A至图13D的实施例，其中图16的实施例不包括介电层118(见图10A和图10B)。上面描述了图13A至图13D，并且图16的类似部件在此不再重复。在该实施例中，由于省略了介电层118，涂层72可以完全覆盖连接件116的侧壁。

在图17中，在集成电路管芯50上和周围形成密封剂136。在形成之后，密封剂136密封集成电路管芯50、介电层70和涂层72。密封剂136可以是模塑料、环氧树脂等。密封剂136可以通过压缩模制、转移模制等施加，并且形成在晶圆110上方，使得掩埋或覆盖集成电路管芯50。密封剂136可以以液体或半液体形式施加，并且然后随后固化。可以减薄密封剂136以暴露集成电路管芯50。减薄工艺可以是研磨工艺、化学机械抛光(CMP)、回蚀刻、它们的组合等。在减薄工艺之后，集成电路管芯50和密封剂136的顶面共面(在工艺变化内)，使得它们彼此齐平。执行减薄，直到已经去除期望量的集成电路管芯50和/或密封剂136。

如图17所示，密封剂136将相邻得集成电路管芯50的涂层72彼此分隔开。在一些实施例中，相邻的集成电路管芯50的涂层72可以在相邻的集成电路管芯50之间合并在一起，使得密封剂136不会将它们分隔开(例如，见图21至图23)。在那些实施例中，密封剂136位于合并的涂层72上方，并且可以在相邻的集成电路管芯50之间具有与合并的涂层72的弯曲界面。在一些实施例中，弯曲界面可以包括具有凸形向上界面(例如，见图21或图23)或凹形向上界面(例如，见图22)的涂层72。

在图18中，减薄衬底112以暴露导电通孔120。导电通孔120的暴露可以通过减薄工艺来实现，诸如研磨工艺、化学机械抛光(CMP)、回蚀刻、它们的组合等。在一些实施例中(未单独示出)，用于暴露导电通孔120的减薄工艺包括CMP，并且由于在CMP期间发生的凹陷，导电通孔120在晶圆110的后侧处突出。在这样的实施例中，绝缘层(未单独示出)可以可选地形成在衬底112的后表面上，围绕导电通孔120的突出部分。绝缘层可以由含硅绝缘体形成，诸如氮化硅、氧化硅、氮氧化硅等，并且可以通过合适的沉积方法形成，诸如旋涂、CVD、等离子体增强CVD(PECVD)、高密度等离子体CVD(HDP-CVD)等。在减薄衬底112之后，导电通孔120和绝缘层(如果存在)或衬底112的暴露表面共面(在工艺变化内)，使得它们彼此齐平，并且暴露在晶圆110的后侧处。

在图19中，UBM 146形成在导电通孔120和衬底112的暴露表面上。作为在该实施例中形成UBM 146的示例，在导电通孔120和衬底112的暴露表面上方形成晶种层(未单独示出)。在一些实施例中，晶种层是金属层，它可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用例如PVD等来形成晶种层。然后在晶种层上形成光刻胶并且图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于UBM 146。图案化形成穿过光刻胶的开口以暴露晶种层。然后在光刻胶的开口中和晶种层的暴露部分上形成导电材料。可以通过镀形成导电材料，诸如电镀或化学镀等。导电材料可以包括金属，诸如铜、钛、钨、铝等。然后，去除光刻胶和其上未形成导电材料的晶种层的部分。可以通过可接受的灰化或剥离工艺去除光刻胶，诸如使用氧等离子体等。一旦去除光刻胶，就去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺。晶种层和导电材料的剩余部分形成UBM 146。

另外，导电连接件148形成在UBM 146上。导电连接件148可以是球栅阵列(BGA)连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍钯浸金技术(ENEPIG)形成的凸块等。导电连接件148可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，通过最初通过蒸发、电镀、印刷、焊料转移、球放置等形成焊料层来形成导电连接件148。一旦在结构上形成焊料层，就可以执行回流，以便将材料成形为期望的凸块形状。在另一实施例中，导电连接件148包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以是无焊料的并且具有基本上垂直的侧壁。在一些实施例中，金属帽层形成在金属柱的顶部上。金属帽层可以包括镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合，并且可以通过镀工艺形成。

另外，通过沿着划线区域(例如，封装区域100A周围)切割来执行分割工艺。分割工艺可以包括锯切、切割等。例如，分割工艺可以包括锯切密封剂136、互连结构114和衬底112。分割工艺将封装区域100A与相邻封装区域分割。所得到的分割的封装组件210来自封装区域100A。分割工艺由晶圆110的分割部分形成中介层102。由于分割工艺，中介层102和密封剂136的外侧壁横向共末端(在工艺变化内)。

在一些实施例中，封装组件210可以附接至封装衬底。在图20中，使用导电连接件148将封装组件210附接至封装衬底220。封装衬底220包括衬底芯222，衬底芯222可以由诸如硅、锗、金刚石等的半导体材料制成。可选地，也可以使用化合物材料，诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、它们的组合等。此外，衬底芯222可以是SOI衬底。通常，SOI衬底包括半导体材料层，诸如外延硅、锗、硅锗、SOI、SGOI或它们的组合。在另一实施例中，衬底芯222是绝缘芯，诸如玻璃纤维增强树脂芯。一种示例芯材料是玻璃纤维树脂，诸如FR4。芯材料的替代物包括双马来酰亚胺-三嗪(BT)树脂，或者可选地其他印刷电路板(PCB)材料或膜。诸如味之素积层膜(ABF)或其它层压件的积层膜可以用于衬底芯222。

衬底芯222可以包括有源器件和无源器件(未单独示出)。诸如晶体管、电容器、电阻器、它们的组合等的器件可以用于生成***的设计的结构和功能要求。可以使用任何合适的方法来形成器件。

衬底芯222还可以包括金属化层和通孔，以及位于金属化层与通孔上方的接合焊盘224。金属化层可以形成在有源器件和无源器件上方，并且设计为连接各种器件以形成功能电路。金属化层可以由介电材料(例如，低k介电材料)和导电材料(例如，铜)的交替层形成，其中通孔互连导电材料层，并且可以通过任何合适的工艺(诸如沉积、镶嵌等)形成。在一些实施例中，衬底芯222基本上没有有源器件和无源器件。

回流导电连接件148以将UBM 146附接至接合焊盘224。导电连接件148将封装组件210(包括互连结构114的金属化层)连接至封装衬底220(包括衬底芯222的金属化层)。因此，封装衬底220电连接至集成电路管芯50。在一些实施例中，无源器件(例如，表面安装器件(SMD)，未单独示出)可以在安装在封装衬底220上之前附接至封装组件210(例如，接合至UBM 146)。在这样的实施例中，无源器件可以接合至封装组件210的与导电连接件148相同的表面。在一些实施例中，无源器件226(例如，SMD)可以附接至封装衬底220，例如附接至接合焊盘224。

在一些实施例中，底部填充物228形成在封装组件210和封装衬底220之间，围绕导电连接件148。底部填充物228可以在附接封装组件210之后通过毛细管流动工艺形成，或者可以在附接至封装组件210之前通过任何合适的沉积方法形成。底部填充物228可以是从封装衬底220延伸至衬底112的连续材料。

虽然未示出，但是封装衬底220可以具有形成在封装衬底220的与封装组件210相反侧(图20中的底侧)上的接合焊盘上的导电连接件。另外，虽然未示出，但是封装衬底220可以具有附接至封装组件210和/或封装衬底220的盖/散热结构。

图21、图22和图23示出了涂层72和密封剂136的各种配置。在图21中，相邻的集成电路管芯50的涂层72在相邻的集成电路管芯50之间合并在一起，使得密封剂136不将涂层72分隔开。可能由于在介电层70和焊料区域68上方施加较厚的涂层72而发生合并。

在图21中，合并的涂层72之间的界面是弯曲界面，并且合并的涂层72具有凸形向上界面。在图22中，合并的涂层72之间的界面是弯曲界面，并且合并的涂层72具有凹形向上界面。涂层72的凹形向上界面可以由涂层72和密封剂136的杨氏模量的差异和/或由密封工艺期间施加的压力引起。例如，如果涂层72具有比密封剂136更低的杨氏模量，则涂层72可以具有与密封剂136的凹形向上界面。

在图23中，涂层72位于封装区域100A的划线区域内。在该实施例中，分割工艺可包括锯切密封剂136、涂层72、互连结构114和衬底112。虽然该实施例示出了具有凸形向上界面的合并的涂层72，但是并不限于此，例如，合并的涂层72可以具有凹形向上界面。

图24和图25是根据一些实施例的在集成电路封装件的制造中的中间阶段的视图。具体地，该实施例包括接合至再分布结构400的集成电路管芯50。该实施例的与先前实施例类似的细节在此不再重复。

参考图24，可以在载体衬底302上方的释放层304上形成再分布结构400。载体衬底302可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底302可以是晶圆，使得可以在载体衬底302上同时形成多个封装件。

释放层304可以由基于聚合物的材料料形成，释放层304可以与载体衬底302一起从将在后续步骤中形成的上面的结构去除。在一些实施例中，释放层304是基于环氧树脂的热释放材料，它在加热时失去其粘合性能，诸如光热转换(LTHC)释放涂层。在其他实施例中，释放层304可以是紫外线(UV)胶，它在暴露于UV光时失去其粘合性质。释放层304可以作为液体分配并且固化，可以是层压在载体衬底302上的层压膜等。释放层304的顶面可以是齐平的并且可以具有高度的平坦性。

另外，在图24中，再分布结构400形成在释放层304和载体衬底302上方。再分布结构400包括介电层402、406和408；以及金属化图案404和410。金属化图案也可以称为再分布层或再分布线。再分布结构400示出为具有三层金属化图案的示例。可以在再分布结构400中形成更多或更少的介电层和金属化图案。如果要形成更少的介电层和金属化图案，则可以省略下面讨论的步骤和工艺。如果要形成更多的介电层和金属化图案，则可以重复下面讨论的步骤和工艺。

介电层402沉积在释放层304上。在一些实施例中，介电层402由光敏材料形成，诸如PBO、聚酰亚胺、BCB等，可以使用光刻掩模图案化光敏材料。可以通过旋涂、层压、CVD等或它们的组合形成介电层402。

然后形成金属化图案404。金属化图案404包括沿着介电层402的主表面延伸的导电元件。作为形成金属化图案404的示例，在介电层402上方形成晶种层。在一些实施例中，晶种层是金属层，它可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用例如PVD等来形成晶种层。然后在晶种层上形成光刻胶并且图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化图案404。图案化形成穿过光刻胶的开口以暴露晶种层。然后在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀形成，诸如电镀或化学镀等。导电材料可以包括金属，如铜、钛、钨、铝等。导电材料和下面的晶种层的部分的组合形成金属化图案404。去除光刻胶和其上未形成导电材料的晶种层的部分。可以通过可接受的灰化或剥离工艺去除光刻胶，诸如使用氧等离子体等。一旦去除光刻胶，就去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿或干蚀刻。

介电层406沉积在金属化图案404和介电层402上。介电层406可以以类似于介电层402的方式形成，并且可以由与介电层402类似的材料形成。然后图案化介电层406。图案化形成暴露介电层402的部分的开口。图案化可以通过可接受的工艺，诸如当介电层406是光敏材料时，通过将介电层406曝光和显影，或者通过使用例如各向异性蚀刻的蚀刻。

然后形成金属化图案410。金属化图案410包括位于介电层406的主表面上并且沿着介电层406的主表面延伸的部分。金属化图案410还包括延伸穿过介电层406的部分以物理和电耦接金属化图案404。金属化图案410可以以与金属化图案404类似的方式并且由与金属化图案404类似的材料形成。在一些实施例中，金属化图案410具有与金属化图案404不同的尺寸。例如，金属化图案410的导线和/或通孔可以比金属化图案404的导线和/或通孔更宽或更厚。另外，金属化图案410可以形成为比金属化图案404更大的节距。

介电层408沉积在金属化图案410和介电层406上。介电层408可以以类似于介电层402的方式形成，并且可以由与介电层402相同的材料形成。介电层408是再分布结构400的最顶部介电层。

然后形成金属化图案412。金属化图案412(有时称为凸块下金属化(UBM))包括位于介电层408的主表面上并且沿着介电层408的主表面延伸的部分。金属化图案412还包括延伸穿过介电层408的部分以物理和电耦接金属化图案410。金属化图案412可以以与金属化图案404和410类似的方式和由类似的材料形成。金属化图案412是再分布结构400的最顶部金属化图案。在一些实施例中，金属化图案412具有与金属化图案410和404不同的尺寸。例如，金属化图案412的导线和/或通孔可以比金属化图案410和404的导线和/或通孔更宽或更厚。另外，金属化图案412可以形成为比金属化图案410更大的节距。在一些实施例中，金属化图案412可以为再分布结构400提供UBM。

在图25中，集成电路管芯50利用焊料接合(诸如导电连接件)附接至再分布结构400。上面已经描述了集成电路管芯50，并且在此不再重复该描述。可以使用例如拾取和放置工具将集成电路管芯50放置在再分布结构400上，并且利用如上所述的类似方法接合(见图8至图16)。类似于先前的实施例，然后可以在集成电路管芯、介电层70和涂层72周围以及再分布结构400上方形成密封剂420。类似于先前的实施例，封装区域100A和100B可以分割为封装结构300。由于分割工艺，再分布结构400和密封剂420的外侧壁横向共末端(在工艺变化内)。

虽然未示出，但是载体衬底302可以去接合，以将载体衬底302从再分布结构400(例如，介电层402)分离(或“去接合”)。根据一些实施例，去接合包括将诸如激光或UV光的光投射到释放层304上，使得释放层304在光的热量下分解，并且可以去除载体衬底302。在去接合工艺之后，可以形成导电连接件和UBM，导电连接件和UBM延伸穿过介电层402以接触金属化图案404。

还可以包括其他部件和工艺。例如，可以包括测试结构以帮助3D封装或3DIC器件的验证测试。测试结构可以包括例如形成在再分布层中或衬底上的测试焊盘，测试焊盘允许3D封装或3DIC的测试、探针和/或探针卡的使用等。可以对中间结构以及最终结构执行验证测试。此外，本文公开的结构和方法可以与结合已知良好管芯的中间验证的测试方法结合使用，以增加良率并且降低成本。

实施例可以实现优点。在一些实施例中，集成电路管芯(有时称为芯片)耦接至晶圆，成为芯片至晶圆结构。在一些实施例中，芯片利用微凸块(例如，具有焊料的导电柱)附接至晶圆。在一些实施例中，微凸块的节距小于10μm。在本公开中，微凸块可以形成在包括第一层和第二层的多层结构内。在第一层存在的情况下但在形成第二层之前执行焊料的平坦化，这提高了焊料的共面性。另外，第二层在高温下可以具有比焊料更低的流动性，这防止了焊料塌陷和桥接。通过提高焊料共面性并且防止凸块回流之后的焊料塌陷和焊料桥接，提高了封装件的良率和可靠性。

实施例是一种器件，该器件包括：衬底，包括导电焊盘；封装组件，利用焊料连接件接合至衬底的导电焊盘，封装组件包括集成电路管芯，集成电路管芯包括管芯连接件，焊料连接件中的一个耦接至管芯连接件的每个和衬底的相应导电焊盘；第一介电层，横向围绕管芯连接件的每个和焊料连接件的部分；以及第二介电层，位于第一介电层和衬底之间，第二介电层横向围绕衬底的导电焊盘的每个。

在一些实施例中，第二介电层是粘合剂、助焊剂、非导电膜或它们的组合，第二介电层横向围绕焊料连接件的每个的部分，焊料连接件中的一个向外突出到第二介电层中，第二介电层的顶面与导电焊盘中的一个的顶面共面，第二介电层的顶面位于导电焊盘中的一个的顶面下方，第二介电层的顶面位于导电焊盘中的一个的顶面之上，第二介电层向上延伸至集成电路管芯的侧壁，其中第二介电层的侧壁是弯曲的并且从集成电路管芯向外突出，和/或所述衬底是第二集成电路管芯。

实施例是一种方法，该方法包括：在集成电路管芯的第一侧上形成微凸块，微凸块的每个包括导电柱与位于导电柱上的焊料区域，在集成电路管芯的第一侧上形成第一介电层，并且第一介电层至少横向围绕微凸块，平坦化微凸块和第一介电层，回流平坦化的微凸块的焊料区域，回流在导电柱上形成焊料凸块，在第一介电层和微凸块的焊料凸块上方形成第二介电层，以及利用微凸块将集成电路管芯的第一侧接合至晶圆的导电焊盘，微凸块的焊料凸块物理接触晶圆的导电焊盘。

在一些实施例中，在利用微凸块将集成电路管芯的第一侧接合至晶圆的导电焊盘之后，第二介电层横向围绕晶圆的导电焊盘的每个。在一些实施例中，在利用微凸块将集成电路管芯的第一侧接合至晶圆的导电焊盘之后，第二介电层横向围绕微凸块的焊料凸块的每个。在一些实施例中，在利用微凸块将集成电路管芯的第一侧接合至晶圆的导电焊盘之后，微凸块的焊料凸块覆盖晶圆的导电焊盘的侧壁的部分。在一些实施例中，在利用微凸块将集成电路管芯的第一侧接合至晶圆的导电焊盘之后，微凸块的焊料凸块横向延伸至第二介电层中。在一些实施例中，利用微凸块将集成电路管芯的第一侧接合至晶圆的导电焊盘包括执行热压接合工艺。在一些实施例中，第二介电层是粘合剂、助焊剂、非导电膜或它们的组合。在一些实施例中，晶圆的导电焊盘延伸至第一介电层中。

实施例是一种方法，该方法包括：在集成电路管芯的第一侧上形成微凸块，微凸块的每个包括导电柱与位于导电柱上的焊料区域，在集成电路管芯的第一侧上沉积第一介电层，第一介电层掩埋微凸块的焊料区域，研磨第一介电层以暴露微凸块的焊料区域，回流微凸块的焊料区域，回流在导电柱上形成焊料凸块，在第一介电层和微凸块的焊料凸块上方形成第二介电层，以及执行热压接合工艺以将集成电路管芯的微凸块接合至晶圆的导电焊盘，微凸块的焊料凸块物理接触晶圆的导电焊盘，第二介电层在热压接合工艺开始时覆盖焊料凸块。

在一些实施例中，第二介电层是粘合剂、助焊剂、非导电膜或它们的组合。在一些实施例中，晶圆的导电焊盘延伸至第一介电层中。

根据本申请的一个实施例，提供了一种集成电路封装件，包括：衬底，包括导电焊盘；封装组件，利用焊料连接件接合至衬底的导电焊盘，封装组件包括集成电路管芯，集成电路管芯包括管芯连接件，焊料连接件中的一个耦接至管芯连接件的每个和衬底的相应导电焊盘；第一介电层，横向围绕管芯连接件的每个和焊料连接件的部分；以及第二介电层，位于第一介电层和衬底之间，第二介电层横向围绕衬底的导电焊盘的每个。在一些实施例中，第二介电层是粘合剂、助焊剂、非导电膜或它们的组合。在一些实施例中，第二介电层横向围绕焊料连接件的每个的部分。在一些实施例中，焊料连接件中的一个向外突出到第二介电层中。在一些实施例中，第二介电层的顶面与导电焊盘中的一个的顶面共面。在一些实施例中，第二介电层的顶面位于导电焊盘中的一个的顶面下方。在一些实施例中，第二介电层的顶面位于导电焊盘中的一个的顶面之上。在一些实施例中，第二介电层向上延伸至集成电路管芯的侧壁，其中，第二介电层的侧壁是弯曲的并且从集成电路管芯向外突出。在一些实施例中，衬底是第二集成电路管芯。

根据本申请的另一个实施例，提供了一种形成集成电路封装件的方法，包括：在集成电路管芯的第一侧上形成微凸块，微凸块的每个包括导电柱与位于导电柱上的焊料区域；在集成电路管芯的第一侧上形成第一介电层，并且第一介电层至少横向围绕微凸块；平坦化微凸块和第一介电层；回流平坦化的微凸块的焊料区域，回流在导电柱上形成焊料凸块；在第一介电层和微凸块的焊料凸块上方形成第二介电层；以及利用微凸块将集成电路管芯的第一侧接合至晶圆的导电焊盘，微凸块的焊料凸块物理接触晶圆的导电焊盘。在一些实施例中，在利用微凸块将集成电路管芯的第一侧接合至晶圆的导电焊盘之后，第二介电层横向围绕晶圆的导电焊盘的每个。在一些实施例中，在利用微凸块将集成电路管芯的第一侧接合至晶圆的导电焊盘之后，第二介电层横向围绕微凸块的焊料凸块的每个。在一些实施例中，在利用微凸块将集成电路管芯的第一侧接合至晶圆的导电焊盘之后，微凸块的焊料凸块覆盖晶圆的导电焊盘的侧壁的部分。在一些实施例中，在利用微凸块将集成电路管芯的第一侧接合至晶圆的导电焊盘之后，微凸块的焊料凸块横向延伸至第二介电层中。在一些实施例中，利用微凸块将集成电路管芯的第一侧接合至晶圆的导电焊盘包括执行热压接合工艺。在一些实施例中，第二介电层是粘合剂、助焊剂、非导电膜或它们的组合。在一些实施例中，晶圆的导电焊盘延伸至第一介电层中。

根据本申请的又一个实施例，提供了一种形成集成电路封装件的方法，包括：在集成电路管芯的第一侧上形成微凸块，微凸块的每个包括导电柱与位于导电柱上的焊料区域；在集成电路管芯的第一侧上沉积第一介电层，第一介电层掩埋微凸块的焊料区域；研磨第一介电层以暴露微凸块的焊料区域；回流微凸块的焊料区域，回流在导电柱上形成焊料凸块；在第一介电层和微凸块的焊料凸块上方形成第二介电层；以及执行热压接合工艺以将集成电路管芯的微凸块接合至晶圆的导电焊盘，微凸块的焊料凸块物理接触晶圆的导电焊盘，第二介电层在热压接合工艺开始时覆盖焊料凸块。在一些实施例中，第二介电层是粘合剂、助焊剂、非导电膜或它们的组合。在一些实施例中，晶圆的导电焊盘延伸至第一介电层中。

前面概述了若干实施例的特征，使得本领域人员可以更好地理解本公开的方面。本领域人员应该理解，它们可以容易地使用本公开作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路封装件，包括：

衬底，包括导电焊盘；

封装组件，利用焊料连接件接合至所述衬底的所述导电焊盘，所述封装组件包括集成电路管芯，所述集成电路管芯包括管芯连接件，所述焊料连接件中的一个耦接至所述管芯连接件的每个和所述衬底的相应导电焊盘；

第一介电层，横向围绕所述管芯连接件的每个和所述焊料连接件的部分；以及

第二介电层，位于所述第一介电层和所述衬底之间，所述第二介电层横向围绕所述衬底的所述导电焊盘的每个。

2.根据权利要求1所述的集成电路封装件，其中，所述第二介电层是粘合剂、助焊剂、非导电膜或它们的组合。

3.根据权利要求1所述的集成电路封装件，其中，所述第二介电层横向围绕所述焊料连接件的每个的部分。

4.根据权利要求3所述的集成电路封装件，其中，所述焊料连接件中的一个向外突出到所述第二介电层中。

5.根据权利要求1所述的集成电路封装件，其中，所述第二介电层的顶面与所述导电焊盘中的一个的顶面共面。

6.根据权利要求1所述的集成电路封装件，其中，所述第二介电层的顶面位于所述导电焊盘中的一个的顶面下方。

7.根据权利要求1所述的集成电路封装件，其中，所述第二介电层的顶面位于所述导电焊盘中的一个的顶面之上。

8.根据权利要求1所述的集成电路封装件，其中，所述第二介电层向上延伸至所述集成电路管芯的侧壁，其中，所述第二介电层的侧壁是弯曲的并且从所述集成电路管芯向外突出。

9.一种形成集成电路封装件的方法，包括：

在集成电路管芯的第一侧上形成微凸块，所述微凸块的每个包括导电柱与位于所述导电柱上的焊料区域；

在所述集成电路管芯的所述第一侧上形成第一介电层，并且所述第一介电层至少横向围绕所述微凸块；

平坦化所述微凸块和所述第一介电层；

回流平坦化的微凸块的所述焊料区域，所述回流在所述导电柱上形成焊料凸块；

在所述第一介电层和所述微凸块的所述焊料凸块上方形成第二介电层；以及

利用所述微凸块将所述集成电路管芯的所述第一侧接合至晶圆的导电焊盘，所述微凸块的所述焊料凸块物理接触所述晶圆的所述导电焊盘。

10.一种形成集成电路封装件的方法，包括：

在集成电路管芯的第一侧上形成微凸块，所述微凸块的每个包括导电柱与位于所述导电柱上的焊料区域；

在所述集成电路管芯的所述第一侧上沉积第一介电层，所述第一介电层掩埋所述微凸块的所述焊料区域；

研磨所述第一介电层以暴露所述微凸块的所述焊料区域；

回流所述微凸块的所述焊料区域，所述回流在所述导电柱上形成焊料凸块；

在所述第一介电层和所述微凸块的所述焊料凸块上方形成第二介电层；以及

执行热压接合工艺以将所述集成电路管芯的所述微凸块接合至晶圆的导电焊盘，所述微凸块的所述焊料凸块物理接触所述晶圆的所述导电焊盘，所述第二介电层在所述热压接合工艺开始时覆盖所述焊料凸块。