KR20230140328A - 다이 본딩 패드들 및 그 형성 방법들 - Google Patents

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KR20230140328A
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copper
conductive layer
conductive
grains
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KR1020220101514A
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웬-시웅 루
밍-다 쳉
치아-리 린
유-치 후앙
첸-시엔 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

실시예에서, 디바이스는: 반도체 기판의 활성 표면 위의 유전체 층; 유전체 층 내에 있고, 불균일한 그레인 배향을 갖는 제1 구리 층을 포함하는 도전성 비아; 및 도전성 비아 위에 그리고 유전체 층 내에 있는 본딩 패드를 포함하고, 본딩 패드는 균일한 그레인 배향을 갖는 제2 구리 층을 포함하며, 본딩 패드의 상부면은 유전체 층의 상부면과 동일 평면 상에 있다.

Description

다이 본딩 패드들 및 그 형성 방법들{DIE BONDING PADS AND METHODS OF FORMING THE SAME}
우선권 주장 및 상호참조
이 출원은 2022년 3월 28일자로 출원된 미국 가출원 제63/269,989호의 우선권을 주장하며, 이 가출원은 참조로서 본 명세서에 통합된다.
집적 회로(IC)의 발달 이후 반도체 산업은 다양한 전자 컴포넌트들(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도에서의 끊임없는 향상으로 인해 급격한 성장을 경험해 왔다. 대부분의 경우, 이러한 집적 밀도에서의 향상들은 최소 피처 크기의 반복된 감축으로부터 유발되었으며, 이것은 주어진 면적 내로 보다 많은 컴포넌트들이 집적되도록 해준다. 소형화, 더 빠른 속도, 더 큰 대역폭 및 더 낮은 전력 소모 및 레이턴시(latency)에 대한 요구가 증가함에 따라, 보다 작고 보다 창의적인 반도체 다이 패키징 기법들에 대한 필요성이 증가하고 있다.
반도체 디바이스의 물리적 사이즈를 더 줄이기 위한 효과적인 기법으로서 적층된 반도체 디바이스들이 출현하였다. 적층된 반도체 디바이스에서, 로직 및 메모리 회로들 등과 같은 능동 회로들은 상이한 반도체 웨이퍼들 상에 제조된다. 2개 이상의 반도체 웨이퍼들은 반도체 디바이스의 폼 팩터를 추가로 감소시키기 위해 적합한 본딩 기법들을 통해 함께 본딩될 수 있다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 8은 몇몇 실시예들에 따른 집적 회로 다이의 제조에 있어서의 중간 스테이지들의 단면도들이다.
도 9 및 도 11은 몇몇 실시예들에 따른 본딩 패드들의 다양한 도면들이다.
도 12는 몇몇 실시예들에 따른 다이 스택의 단면도이다.
도 13은 몇몇 실시예들에 따른 다이 스택의 단면도이다.
도 14는 몇몇 실시예들에 따른 다이 스택의 단면도이다.
도 15 내지 도 17은 몇몇 다른 실시예들에 따른 집적 회로 다이의 제조에 있어서의 중간 스테이지들의 단면도들이다.
도 18은 몇몇 실시예들에 따른 다이 스택의 단면도이다.
도 19는 몇몇 실시예들에 따른 다이 스택의 단면도이다.
도 20은 몇몇 실시예들에 따른 다이 스택의 단면도이다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
다양한 실시예들에 따르면, 다이 스택들은 집적 회로 다이들을 본딩함으로써 형성되고, 집적 회로 다이용 본딩 패드들은 나노 쌍정(nano-twinned) 구리 층들을 포함한다. 나노 쌍정 구리는 비-쌍정 구리보다 더 낮은 온도와 더 낮은 압력에서 혼합될 수 있다. 이와 같이, 집적 회로 다이들의 본딩 동안 저온 본딩 프로세스가 이용될 수 있다. 저온 본딩 프로세스를 이용하면 결과적인 다이 스택의 신뢰성을 향상시키고 다이 통합의 용이성을 향상시킬 수 있다. 또한 나노 쌍정 구리는 비-쌍정 구리보다 더 큰 인장 변형을 견딜 수 있고 전자 이동이 더 크다. 이와 같이, 본딩 패드들 사이의 본딩 강도가 크고, 임의의 후속하여 수행되는 열 어닐링 프로세스들의 결과로 본딩 강도가 크게 감소하지 않는다.
도 1 내지 도 8은 몇몇 실시예들에 따른 집적 회로 다이(100)의 제조에 있어서의 중간 스테이지들의 단면도들이다. 디바이스 구역(102D)이 도시되고, 집적 회로 다이(100)가 디바이스 구역(102D) 내에 형성된다. 집적 회로 다이(100)는 로직 디바이스(예를 들어, 중앙 처리 장치(CPU, central processing unit), 그래픽 처리 장치(GPU, graphics processing unit), 마이크로제어기 등), 메모리 디바이스(예를 들어, 동적 랜덤 액세스 메모리(DRAM, dynamic random access memory) 다이, 정적 랜덤 액세스 메모리(SRAM, static random access memory) 다이 등), 전력 관리 디바이스(예를 들어, 전력 관리 집적 회로(PMIC, power management integrated circuit) 다이), 무선 주파수(RF, radio frequency) 디바이스, 센서 디바이스, 마이크로 전자 기계 시스템(MEMS, micro-electro-mechanical-system) 디바이스, 신호 처리 장치(예를 들어, 디지털 신호 처리(DSP, digital signal processin) 다이), 프론트 엔드 디바이스(예를 들어, 아날로그 프론트 엔드(AFE, analog front-end) 다이들) 등, 또는 이들의 조합(예를 들어, 시스템-온-칩(SoC, system-on-a-chip) 다이)일 수 있다. 집적 회로 다이(100)는 복수의 디바이스 구역들(102D)을 포함할 수 있는 웨이퍼에 형성될 수 있다. 디바이스 구역들(102D)은 후속하여 싱귤레이팅되어 집적 회로 다이들(100)을 형성할 것이다.
도 1에서, 반도체 기판(102)이 형성 또는 제공된다. 반도체 기판(102)은 도핑 또는 비도핑된 실리콘 기판, 또는 반도체-온-절연체(SOI, semiconductor-on-insulator) 기판의 활성 층일 수 있다. 반도체 기판(102)은 다른 반도체 재료들, 예컨대 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘 게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 반도체 기판(102)은 때때로 전면으로 지칭되는 활성 표면(예를 들어, 도 1에서 위쪽을 향하는 표면) 및 때때로 후면으로 지칭되는 비활성 표면(예를 들어, 도 1에서 아래쪽을 향하는 표면)을 갖는다.
(트랜지스터)에 의해 표현되는) 디바이스들(104)은 반도체 기판(102)의 활성 표면에서 형성된다. 디바이스(104)는 능동 소자들(예를 들어, 트랜지스터들, 다이오드들 등), 커패시터들, 저항기들 등일 수 있다. 디바이스(104)는 수용가능한 성막, 포토리소그래피, 및 에칭 기법들에 의해 FEOL(front-end of line) 프로세스에서 형성될 수 있다. 예를 들어, 디바이스(104)는 게이트 구조물들 및 소스/드레인 구역들을 포함할 수 있으며, 여기서 게이트 구조물들은 채널 구역들 상에 있고 소스/드레인 구역들은 채널 구역들에 인접한다. 채널 구역들은 반도체 기판(102)의 패터닝된 구역들일 수 있다. 예를 들어, 채널 구역들은 반도체 기판(102) 내에 패터닝된 반도체 핀들, 반도체 나노시트들, 반도체 나노와이어들 등의 구역들일 수 있다. 디바이스들(104)이 트랜지스터들인 경우, 이들은 나노구조 전계 효과 트랜지스터(Nanostructure-FET)들, 핀 전계 효과 트랜지스터(FinFET)들, 평면 트랜지스터들 등일 수 있다.
층간 유전체(ILD, inter-layer dielectric)(106)는 반도체 기판(102)의 활성 표면 위에 형성된다. 층간 유전체(106)는 디바이스들(104)을 둘러싸고 커버할 수 있다. 층간 유전체(106)는 포스포-실리케이트 유리(PSG, Phospho-Silicate Glass), 보로-실리케이트 유리(BSG, Boro-Silicate Glass), 붕소 도핑된 포스포-실리케이트 유리(BPSG, Boron-Doped Phospho-Silicate Glass), 비도핑된 실리케이트 유리(USG, Undoped Silicate Glass) 등과 같은 재료들로 형성된 하나 이상의 유전체 층을 포함할 수 있으며, 이는 화학 기상 증착(CVD) 등과 같은 성막 프로세스에 의해 형성될 수 있다. 콘택들(108)은 층간 유전체(106)를 관통해 형성되어 디바이스들(104)를 전기적으로 물리적으로 커플링한다. 예를 들어, 디바이스들(104)이 트랜지스터들일 때, 콘택들(108)은 트랜지스터들의 게이트들 및 소스/드레인 구역들을 커플링할 수 있다. 콘택들(108)은 물리 기상 증착(PVD) 또는 CVD와 같은 성막 프로세스, 전해 또는 무전해 도금 등과 같은 도금 프로세스 등에 의해 형성될 수 있는, 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등과 같은 적합한 도전성 재료로 형성될 수 있다.
층간 유전체(106) 및 콘택들(108) 위에 상호연결 구조물(110)이 형성된다. 상호연결 구조물(110)은 디바이스들(104)을 상호연결하여 집적 회로를 형성하고, BEOL(back-end of line) 프로세스에서 형성될 수 있다. 상호연결 구조물(110)은 예를 들어 유전체 층들(114) 내의 금속화 패턴들(112)로 형성될 수 있다. 유전체 층들(114)은 예를 들어, 로우-K 유전체 층들일 수 있다. 금속배선 패턴들(112)은 단일 다마신 프로세스, 듀얼 다마신 프로세스 등과 같은 다마신 프로세스에 의해 유전체 층들(114) 내에 형성될 수 있는 금속 라인들 및 비아들을 포함한다. 금속배선 패턴들(112)은 구리, 텅스텐, 알루미늄, 은, 금, 이들의 조합 등과 같은 적합한 도전성 재료로 형성될 수 있다. 금속배선 패턴들(112)은 콘택들(108)에 의해 디바이스들(104)에 전기적으로 커플링된다.
도 2에서, 하나 이상의 패시베이션 층(들)(116)이 상호연결 구조물(110) 상에 형성된다. 패시베이션 층(들)(116)은 실리콘 산질화물, 실리콘 질화물, 로우 k(low-k) 유전체들, 예컨대 탄소도핑된 산화물들, 극 로우-k(extremely low k) 유전체들, 예컨대 탄소 도핑된 다공성 실리콘 산화물 등; 폴리커, 예컨대 폴리이미드, 솔더 레지스트, 폴리벤족사졸(PBO, polybenzoxazole), 벤조시클로부텐(BCB, benzocyclobutene)계 폴리머, 몰딩 컴파운드 등; 또는 이들의 조합과 같은 하나 이상의 적합한 유전체 재료들로 형성될 수 있다. 패시베이션 층(들)(116)은 CVD, 스핀 코팅, 라미네이션, 등 또는 이들의 조합에 의해 형성될 수 있다. 몇몇 실시예들에서, 패시베이션 층(들)(116)은 실리콘 질화물 층을 포함한다.
테스팅 패드들(122)은 상호연결 구조물(110)의 상부 금속배선 패턴(112)에 전기적 및 물리적으로 커플링하기 위해 패시베이션 층(들)(116)을 관통해 연장되어 형성된다. 테스팅 패드들(122)은 디바이스 테스팅을 위해 사용되며, 집적 회로 다이(100)의 정상 동작 동안 커플링되지 않을 수 있다. 몇몇 실시예들에서, 테스팅 패드들(122)은 저가의 도전성 재료(예를 들어, 알루미늄)로 형성된다. 테스팅 패드들(122)은 단일 다마신 프로세스와 같은 다마신 프로세스에 의해 형성될 수 있다.
그 후, 집적 회로 다이(100)가 KGD(Known Good Die)인지 여부를 확인하기 위해 집적 회로 다이(100)에 대해 회로 프로브(CP, ircuit probe) 테스팅이 수행된다. 집적 회로 다이(100)는 프로브를 사용하여 테스트된다. 프로브는 예를 들어, 테스트 커넥터들에 의해 테스팅 패드들(122)에 전기적 및 물리적으로 커플링된다. KGD인 집적 회로 다이들(100)만이 후속 프로세싱 및 패키징을 거치며, CP 테스팅에 실패한 다이들은 추가 프로세싱되지 않는다. 테스팅은 집적 회로 다이(100)의 기능에 대한 테스팅을 포함할 수 있거나, 또는 집적 회로 다이(100)의 설계에 기초하여 예상될 수 있는 알려진 개방 회로 또는 단락 회로에 대한 테스팅을 포함할 수 있다. 테스팅이 완료된 후, 프로브가 제거되고 테스팅 패드들(122) 상의 임의의 과잉 리플로가능 재료는 예를 들어 에칭 프로세스, 화학 기계적 연마(CMP, Chemical-Mechanical Polishing), 그라인딩 프로세스 등에 의해 제거될 수 있다.
도 3에서, 유전체 층(124)은 테스팅 패드들(122) 및 패시베이션 층(들)(116) 상에 형성된다. 유전체 층(124)은 테스팅 패드들(122)을 측방향으로 둘러싸고, 테스팅 패드들(122)이 집적 회로 다이(100)에서 격리된 상태로 유지되도록 테스팅 패드들(122)을 매립한다. 유전체 층(124)은 PBO, 폴리이미드, BCB계 폴리커 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, 포스포실리케이트 유리(PSG, phosphosilicate glass), 보로실리케이트 유리(BSG, borosilicate glass), 붕소 도핑된 포스포실리케이트 유리(BPSG, boron-doped phosphosilicate glass) 테트라에틸 오르소실리케이트(TEOS, tetraethyl orthosilicate)계 산화물과 같은 산화물; 등 또는 이들의 조합으로 형성될 수 있다. 유전체 층(124)은 예를 들어, 스핀 코팅, 라미네이션, CVD 등에 의해 형성될 수 있다. 몇몇 실시예들에서, 유전체 층(124)은 TEOS계 실리콘 산화물로 형성된다.
도 4에서, (비아 개구부들(126) 및 트렌치들(128)을 포함하는) 상호연결 개구부들은 유전체 층(124) 및 패시베이션 층(들)(116) 내에 패터닝된다. 상호연결 개구부들은 허용가능한 포토리소그래피 및 에칭 기법들에 의해 형성될 수 있다. 비아 개구부들(126)은 유전체 층(124) 및 패시베이션 층(들)(116)을 관통해 연장되고, 상호연결 구조물(110)의 상부 금속배선 패턴(112)을 노출시킨다. 트렌치들(128)은 유전체 층(124) 내로 연장되는 리세스들이다. 트렌치들(128A)의 제1 서브세트는 예시된 단면에서 각각의 비아 개구부들(126) 위에 배치되어, 비아 개구부들(126)이 트렌치들(128A)을 상호연결 구조물(110)의 상부 금속배선 패턴(112)에 연결한다. 트렌치들(128B)의 제2 서브세트는 예시된 단면에서 각각의 비아 개구부들(126) 위에 배치되지 않는다. 비아 개구부들(126)은 큰 종횡비(예를 들어, 높이 대 폭의 비)를 갖는다. 몇몇 실시예들에서, 비아 개구부들(126)은 0.5 내지 12 범위의 종횡비를 갖는다. 트렌치들(128)은 낮은 종횡비를 갖는다. 몇몇 실시예들에서, 트렌치들(128)은 0.2 내지 3 범위의 종횡비를 갖는다.
도 5에서, 도전성 층(130)이 트렌치들(128)의 하부 부분들 및 비아 개구부들(126) 내에 형성된다. 도전성 층(130)은 구리, 알루미늄, 텅스텐, 코발트, 금, 이들의 조합들 등과 같은 도전성 재료로 형성될 수 있으며, 이는 전해 또는 무전해 도금과 같은 도금 프로세스, 물리 기상 증착(PVD) 또는 CVD 등과 같은 성막 프로세스에 의해 형성될 수 있다.
몇몇 실시예들에서, 도전성 층(130)은 도전성 층(130)이 구리 층이 되도록 구리로 형성된다. 구리 층은 복수의 그레인들을 포함하는 다결정 구조를 갖는다. 그레인들은 불균일한 배향을 가져, 그레인들의 대부분은 동일한 격자 방향을 갖지 않는다. 불균일한 그레인 배향을 갖는 구리 층은 비-쌍정 구리 층으로 지칭될 수 있다. 도전성 층(130)의 다결정 구조물은 도 9 내지 도 11에 대해 후속하여 설명될 것이다. 다른 실시예들에서, 도전성 층(130)은 다른 도전성 재료로 형성된다.
도전성 층(130)의 두께는 얇고, 도전성 층(130)이 비아 개구부들(126)을 채우지만 트렌치들(128)을 채우지 않도록 제어된다. 구체적으로, 도전성 층(130)은 도전성 층(130)이 트렌치들(128)을 완전히 채우지 않을 만큼 충분히 작지만, 도전성 층(130)이 비아 개구부들(126)을 완전히 채우도록 충분히 큰 두께로 형성된다. 몇몇 실시예들에서, 도전성 층(130)은 1 μm 내지 6 μm 범위의 두께로 형성된다.
이 실시예에서, 도전성 층(130)은 트렌치들(128) 내의 도전성 층(130)이 트렌치들(128)의 하단부들 및 측벽들을 컨포멀하게 라이닝하도록 컨포멀 프로세스에 의해 형성된다. 따라서, 트렌치들(128)의 하단부들에서의 도전성 층(130)의 두께는 트렌치들(128)의 측벽들에서의 도전성 층(130)의 두께와 (프로세스 변동들 내에서) 실질적으로 동일하다. 다른 실시예(도 15 내지 도 17에 대해 후속적으로 설명됨)에서, 도전성 층(130)은 트렌치들(128)의 하단부들에서의 도전성 층(130)의 두께가 트렌치들(128)의 측벽들에서의 도전성 층(128)의 두께보다 더 크도록 상향식(bottom-up) 프로세스에 의해 형성된다.
컨포멀 프로세스에 의해 도전성 층(130)을 형성하는 예로서, 시드 층(130A)이 유전체 층(124) 및 상호연결 개구부들(비아 개구부들(126) 및 트렌치들(128) 포함) 상에 형성된다. 몇몇 실시예들에서, 시드 층(130A)은 금속 층이며, 이는 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있다. 몇몇 실시예들에서, 시드 층(130A)은 탄탈룸 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층(130A)은 예를 들어 물리 기상 증착(PVD) 등을 사용하여 형성될 수 있다. 이전에 설명된 것들 중 하나와 같은 도전성 재료(130B)는 그 후 시드 층(130A) 상에 도금된다. 몇몇 실시예에들에서, 도전성 재료(130B)는 전해도금 프로세스에 의해 형성된 구리이다. 전기도금 프로세스는 비아 개구부들(126)의 도금 레이트가 트렌치들(128)의 도금 레이트와 (공정 변동 내에서) 실질적으로 동일하도록 큰 도금 컨포멀성을 갖는다. 구체적으로, 도전성 재료(130B)는 시드 층(130A)을 도금액에 침지시킴으로써 형성된다. 도금액은 예를 들어 황산 전해질일 수 있다. 도금액은 도전성 재료(130B)의 양이온들을 포함한다. 전류가 도금액에 인가되어 양이온을 환원시켜 도전성 재료(130B)를 형성한다. 도전성 재료(130B)는 낮은 도금 전류로 도금될 수 있고(이는 전해도금 프로세스가 큰 도금 컨포멀성을 갖도록 허용함), 짧은 지속기간 동안 도금될 수 있다(이는 도전성 층(130)의 두께를 감소시킴). 몇몇 실시예들에서, 도전성 재료(130B)는 1 A 내지 5 A 범위의 도금 전류로 80초 내지 300초 범위의 지속기간 동안 도금된다. 이러한 범위의 도금 전류 및 지속기간을 사용하여 도전성 재료(130B)를 도금하면 도전성 층(130)이 원하는 두께(이전에 설명됨)로 형성되도록 허용할 수 있다. 이후에 더 상세히 설명되는 바와 같이, 비아 개구부들(126) 내의 도전성 층(130)의 부분들은 도전성 비아들(152)을 형성할 것이다(도 7 참조). 큰 도금 컨포멀성으로 도전성 재료(130B)를 도금하는 것은 또한 특히 비아 개구부들(126)이 큰 종횡비를 가질 때 도전성 비아들(152)에 형성되는 보이드들 또는 크랙들의 위험성을 감소시킨다. 도전성 비아들(152)에서 보이드들 또는 크랙들의 형성을 방지하는 것은 도전성 비아들(152)의 저항을 감소시키고, 이에 의해 집적 회로 다이(100)의 성능을 증가시킨다.
도 6에서, 도전성 층(140)은 트렌치들(128)의 상부 부분들에 형성된다. 도전성 층(140)은 구리, 알루미늄, 텅스텐, 코발트, 금, 이들의 조합들 등과 같은 도전성 재료로 형성될 수 있으며, 이는 전해 또는 무전해 도금과 같은 도금 프로세스, 물리 기상 증착(PVD) 또는 CVD 등과 같은 성막 프로세스에 의해 형성될 수 있다.
몇몇 실시예들에서, 도전성 층(140)은 도전성 층(140)이 구리 층이 되도록 구리로 형성된다. 구리 층은 복수의 그레인들을 포함하는 다결정 구조를 갖는다. 그레인들은 균일한 배향을 가져, 그레인들의 대부분은 동일한 격자 방향을 갖는다. 균일한 그레인 배향을 갖는 구리 층은 나노-쌍정 구리 층으로 지칭될 수 있다. 후속하여 더 상세히 설명되는 바와 같이, 트렌치들(128) 내의 도전성 층(140) 및 도전성 층(130)의 부분들은 본딩 패드들(154)을 형성할 것이다(도 7 참조). 균일한 그레인 배향을 갖는 도전성 재료의 본딩 패드들(154)을 형성하는 것은 낮은 온도에서 후속 본딩 프로세스가 수행되도록 허용하고, 결과적인 본드들의 강도가 향상되어, 집적 회로 다이(100)의 신뢰성을 증가시킨다. 도전성 층(140)의 다결정 구조물은 도 9 내지 도 11에 대해 후속하여 설명될 것이다. 다른 실시예들에서, 도전성 층(140)은 다른 도전성 재료로 형성된다. 보다 일반적으로, 도전성 층(140)은 다결정 구조를 갖는 임의의 도전성 재료로 형성될 수 있다.
도전성 층(140)의 두께는 두껍고, 도전성 층(140)이 트렌치들(128)(본 실시예에서는 트렌치들(128A, 128B)을 포함)을 채우도록 제어된다. 구체적으로, 도전성 층(140)은 도전성 층(140)이 트렌치들(128)을 완전히 채울(그리고 과도하게 채울) 수 있을 만큼 충분히 큰 두께로 형성된다. 몇몇 실시예들에서, 도전성 층(140)은 0.1 μm 내지 6 μm 범위의 두께로 형성된다. 도전성 층(140)은 도전성 층(130)에 의해 채워지지 않은 나머지 트렌치들(128)을 채운다. 도전성 층(140)은 도전성 층(130)보다 두꺼울 수 있다.
도전성 층(140)을 형성하기 위한 예로서, 이전에 설명된 것과 같은 도전성 재료가 도전성 층(130) 상에 도금된다. 몇몇 실시예에들에서, 도전성 재료는 전해도금 프로세스에 의해 형성된 구리이다. 구체적으로, 도전성 재료는 도전성 층(130)을 도금액에 침지시킴으로써 형성된다. 도금액은 예를 들어 황산 전해질일 수 있다. 도금액은 도전성 재료의 양이온들을 포함한다. 몇몇 실시예들에서, 동일한 도금액이 도전성 층(130) 및 도전성 층(140)을 도금하는 데 사용된다. 전류가 도금액에 인가되어 양이온을 환원시켜 도전성 재료를 형성한다. 도전성 재료는 높은 도금 전류로 도금될 수 있고(이는 전해도금 프로세스가 균일한 그레인 배향을 갖는 도전성 재료를 형성하도록 허용함), 긴 지속기간 동안 도금될 수 있다(이는 도전성 층(140)의 두께를 증가시킴). 도전성 층(140)은 도전성 층(130)보다 더 큰 도금 전류로 그리고 더 긴 지속기간 동안 도금된다. 몇몇 실시예들에서, 도전성 재료는 7 A 내지 12 A 범위의 도금 전류로 250초 내지 500초 범위의 지속기간 동안 도금된다. 이러한 범위의 도금 전류 및 지속기간을 사용하여 도전성 재료를 도금하는 것은 도전성 층(130)이 원하는 두께(이전에 설명됨)로 형성되도록 허용하고, 도금된 도전성 재료가 균일한 그레인 배향을 갖도록 허용한다. 또한, 트렌치들(128)이 낮은 종횡비를 갖기 때문에, 도전성 재료가 큰 도금 컨포멀성으로 도금되지 않더라도, 도전성 층(140) 내에 보이드들 또는 크랙들이 형성될 위험이 낮다.
도 7에서, 도전성 층들(130, 140)의 초과 부분들을 제거하기 위해 제거 프로세스가 수행되며, 초과 부분들은 유전체 층(124)의 상부면 위에 있으며, 이에 의해 도전성 비아들(152) 및 본딩 패드들(154)을 형성한다. 제거 프로세스 후에, 도전성 층(130)은 비아 개구부들(126)에 남아 있는 부분들을 갖고(따라서 도전성 비아들(152)을 형성함) 도전성 층들(130, 140)은 트렌치들(128)에 남아 있는 부분들을 갖는다(따라서 본딩 패드들(154)을 형성한다). 몇몇 실시예들에서, 화학적 기계적 연마(CMP), 에치백 프로세스, 이들의 조합들 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 도전성 층(140)의 상부면이 도전성 층(130)의 상부면 및 유전체 층(124)의 상부면과 (프로세스 변동들 내에서) 실질적으로 동일 평면 상에 있을 때까지 수행된다. 평탄화 프로세스 후에, 유전체 층(124) 및 본딩 패드들(154)의 상부면들은 (프로세스 변동들 내에서) 실질적으로 동일 평면 상에 있다. 유전체 층(124) 및 본딩 패드들(154)의 실질적으로 동일 평면 상의 상부면들은 집적 회로 다이(100)의 전면에 있으며, 이는 후속 본딩 프로세스를 위해 사용될 것이다.
전술한 바와 같이, 도전성 층(130)의 두께는 얇고 도전성 층(140)의 두께는 두껍다. 이 때문에, 도전성 비아들(152)은 도전성 층(130)의 부분들을 포함하고 도전성 층(140)의 어떤 부분도 포함하지 않는다. 유사하게, 본딩 패드들(154)은 도전성 층들(130, 140) 모두의 부분들을 포함한다. 각각의 도전성 비아(152)의 도전성 층(130)은 각각의 위에 놓인 본딩 패드(154)의 도전성 층(130)과 연속적이다. 전술한 바와 같이, 도전성 층(130)은 큰 도금 컨포멀성으로 도금된다. 구체적으로, 도전성 층(130)은 도전성 층(140)보다 더 큰 도금 컨포멀성으로 도금된다. 도전성 비아들(152)이 큰 도금 컨포멀성으로 도금된 도전성 층들(130)을 포함하도록 도전성 비아들(152)로부터 도전성 층(140)을 생략하면, 특히 도전성 비아들(152)이 고 종횡비를 가질 때, 도전성 비아들(152)에 보이드들 또는 크랙들이 형성될 위험이 감소한다. 도전성 층(130)이 컨포멀 형성되는 이 실시예에서, 본딩 패드(154) 내의 도전성 층(130)의 수평 부분(예를 들어, 도전성 층(140) 아래의 부분)은 본딩 패드(154) 내의 도전성 층(130)의 수직 부분(예를 들어, 도전성 층(140)과 유전체 층(124) 사이의 부분)과 (프로세스 변동들 내에서) 실질적으로 동일한 두께를 갖는다.
도 8에서, 싱귤레이션 프로세스(156)는 예를 들어 디바이스 구역(102D)과 인접한 디바이스 구역들(별도로 예시되지 않음) 사이에서 스크라이브 라인 구역들을 따라 수행된다. 싱귤레이션 프로세스(156)는 소잉 프로세스, 레이저 컷팅 프로세스 등을 포함할 수 있다. 싱귤레이션 프로세스(156)는 인접한 디바이스 구역들로부터 디바이스 구역(102D)을 싱귤레이션한다. 결과적인 싱귤레이션된 집적 회로 다이(100)는 디바이스 구역(102D)으로부터의 것이다. 싱귤레이션 프로세스(156) 후에, 반도체 기판(102), 층간 유전체(106), 상호연결 구조물(110), 패시베이션 층(들)(116), 및 유전체 층(124)의 싱귤레이션된 부분들은 측방향으로 경계를 접한다.
본딩 패드들(154)은 후속 본딩 프로세스에 이용될 것이다. 각각의 본딩 패드(154)는 도전성 층(130) 및 도전성 층(140)을 포함한다. 전술한 바와 같이, 도전성 층들(130, 140)의 재료(들)는 복수의 그레인들을 포함하는 다결정 구조를 갖는다. 도전성 층(130)의 그레인들은 불균일한 배향을 갖는다. 도전성 층(140)의 그레인들은 균일한 배향을 갖는다. 도전성 층들(130, 140)의 다결정 구조는 도전성 층들(130, 140)의 다양한 뷰들을 예시하는 도 9 내지 도 11에 대해 설명된다.
도 9는 도전성 층(130) 및 도전성 층(140)을 포함하는 본딩 패드(154)의 일부를 예시한다. 도전성 층(140)은 내부에 복수의 나노칼럼(nanocolumn)들(142)을 포함한다. 나노칼럼들(142)은 측방향 치수(D1)(폭 또는 길이)를 갖는다. 몇몇 실시예들에서, 나노칼럼(142)의 측방향 치수(D1)는 200 nm 내지 2000 nm의 범위에 있다. 나노칼럼들(142)은 수직 방향으로 연장되어 나노미터 스케일의 칼럼들을 형성한다. 나노칼럼들(142)은 예를 들어 XRD(X Ray Diffraction) 이미지들 또는 EBSD(Electron Back Scatter Diffraction) 이미지들에서 볼 때 명확하고 구별가능한 경계들을 갖는다. 구체적으로, 나노칼럼들(142)은 수직 경계들에 의해 서로 분리된다. 나노칼럼들(142)은 도전성 층(130)의 상부면으로부터 도전성 층(140)의 상부면까지 연장될 수 있다(또는 그렇지 않을 수 있다). 나노칼럼들(142)의 에지들은 실질적으로 수직이고, 도전성 층(130)으로부터 위쪽을 향하는 일반적인 경향으로 약간 만곡되거나 기울어질 수 있다(또는 그렇지 않을 수 있다).
도 9는 또한 일부 나노칼럼들(142)의 세부사항들을 예시한다. 2개의 나노칼럼들(142)의 중간 부분의 세부사항들이 도시되어 있다. 다른 나노칼럼들(142)은 예시된 나노칼럼들(142)과 유사한 구조를 가질 수 있음을 이해해야 한다. 몇몇 실시예들에 따르면, 각각의 나노칼럼(142)은 나노칼럼(142)을 형성하기 위해 수직 방향으로 적층된 복수의 나노플레이트들(144)을 포함한다. 나노플레이트들(144)은 예를 들어 XRD 이미지들 또는 EBSD 이미지들에서 볼 때 명확하게 구별가능한 계면들을 갖는다. 나노플레이트들(144)의 측방향 치수들(D1)은 또한 대응 나노칼럼들(142)의 측방향 치수(D1)이다. 나노플레이트들(144)은 두께(T1)를 갖는다. 몇몇 실시예들에서, 나노플레이트(144)의 두께(T1)는 5 nm 내지 400 nm의 범위에 있다. 단면도에서, 나노플레이트들(144)은 연장되고, 각각의 나노플레이트(144)의 측방향 치수(D1)는 대응 두께(T1)보다 크다. 몇몇 실시예들에서, 나노플레이트(144)의 비율 D1/T1은 5 내지 40의 범위에 있다. 상이한 나노플레이트들(144)의 두께들(T1)은 서로 상이할 수 있다. 몇몇 실시예들에서, 2개의 이웃하는 나노플레이트들(144A, 144B)의 두께 비율인 비율 T1A/T1B는 0.25 내지 80의 범위에 있다. 상이한 나노플레이트들(144)의 두께들(T1)은 비율 T1A/T1B이 1.0 이도록 서로 동일할 수 있다. 또한, 나노칼럼들(142)에서 나노플레이트들(144)의 가장 큰 두께 대 나노플레이트들(144)의 가장 작은 두께의 비율은 약 80 미만일 수 있다. 나노칼럼(142)에서 나노플레이트들(144)의 상부면 및 하부면은 이웃 나노칼럼들(142)에서 그들의 접촉하는 나노플레이트들(144)의 상부면 및 하부면과 동일하거나, 더 높거나, 더 낮을 수 있다(랜덤 방식으로).
몇몇 실시예들에서, 모든 나노칼럼들(142)은 이웃하는 나노칼럼들(142)의 에지들과 접촉하는 (예를 들어, XRD 이미지들 또는 EBSD 이미지들 내의) 명확하게 구별 가능한 에지들을 갖는다. 에지들도 또한 실질적으로 수직이다. 다른 실시예들에서, 나노칼럼들(142)의 대부분은 이웃하는 나노칼럼들(142)로부터 그들을 분리하기 위해 (실질적으로 수직인) 명확하게 구별 가능한 에지들을 갖는 반면, 나노플레이트들(144)의 소량(예를 들어, 5% 미만)은 이웃하는 나노칼럼들(142)로 확장될 수 있다. 예를 들어, 2개의 이웃하는 나노칼럼들(142)의 나노플레이트들(144) 중 일부는 구별 가능한 에지들이 이들을 서로 분리하지 않도록 서로 병합될 수 있다.
도 10은 도전성 층(130)의 다결정 구조물 및 도전성 층(140)의 다결정 구조물을 예시한다. 구체적으로, 도전성 층(140)의 단일 나노칼럼(142)의 다결정 구조물이 도시되어 있다. 다른 나노칼럼들(142)은 명확성을 위해 생략된다.
도전성 층(130)은 내부에 복수의 그레인들(136)을 포함하는 다결정 구조물을 갖는다. 그레인들(136) 각각은 경계들을 형성하기 위해 이웃하는 그레인들(136)의 결정 구조와 상이하고 그리고/또는 그 결정 구조와 오정렬된 결정 구조를 갖는다. 도전성 층(130) 내부의 그레인들(136)은 서로 상이한 형상들 및 서로 상이한 사이즈들을 가질 수 있다. 도전성 층(130) 내부의 그레인들(136)의 경계들은 불규칙(반복 패턴들이 없이 랜덤)하고 서로 정렬되지 않아 그레인들(136)의 패턴은 불규칙하다. 그레인들(136)의 불규칙한 패턴은 도전성 층(130) 전체 걸쳐 분포된다.
도전성 층(130)의 그레인들(136)은 불균일한 배향을 갖는다. 구체적으로, 도전성 층(130)의 그레인들(136)은 랜덤 격자 배향을 갖는다. 이와 같이, 도전성 층(130)의 그레인들(136)의 대부분은 동일한 격자 방향을 갖지 않는다.
각각의 나노플레이트(144)는 내부에 복수의 그레인들(146)을 포함하는 다결정 구조물을 갖는다. 그레인들(146) 각각은 경계들을 형성하기 위해 이웃하는 그레인들(146)의 결정 구조와 상이하고 그리고/또는 그 결정 구조와 오정렬된 결정 구조를 갖는다. 각각의 나노플레이트(144) 내부의 그레인들(146)은 서로 상이한 형상들 및 서로 상이한 사이즈들을 가질 수 있다. 각각의 나노플레이트(144) 내부의 그레인들(146)의 경계들은 불규칙(반복 패턴이 없이 랜덤)하고, 서로 정렬되지 않는다. 각각의 나노플레이트(144) 내의 그레인들(144)의 불규칙한 패턴은 나노플레이트(144) 전체 걸쳐 분포된다. 각각의 나노플레이트(144) 내부의 상단 그레인들(146)의 상부면들은 나노플레이트(144)의 실질적으로 평면인 상부면을 형성하기 위해 서로 실질적으로 동일 평면 상에 있으며, 이는 또한 그 위에 놓인 나노플레이트(144)와 평면 계면을 형성한다. 몇몇 실시예들에서, 나노플레이트(144)의 상단 그레인들(146)의 상부면들은 두께(T1)의 약 5%보다 작은 높이 변동들을 갖는다. 유사하게, 각각의 나노플레이트(144) 내부의 하단 그레인들(146)의 하부면들은 나노플레이트(144)의 실질적으로 평면인 하부면을 형성하기 위해 서로 실질적으로 동일 평면 상에 있다. 몇몇 실시예들에서, 나노플레이트(144)의 하단 그레인들(146)의 하부면들은 두께(T1)의 약 5%보다 작은 높이 변동들을 갖는다. 나노플레이트(144)의 측벽에서 그레인들(146)의 에지들은 또한 실질적으로 수직 에지들을 형성하도록 실질적으로 정렬된다. 몇몇 실시예들에서, 나노플레이트(144)의 측벽에서 그레인들(146)의 에지들의 오프셋들은 두께(T1)의 약 10퍼센트보다 작다. 따라서, 단면도에서 각각의 나노플레이트(144)는 명확하게 구분 가능한 경계들을 갖는 직사각형 형상을 가질 수 있다. 나노플레이트들(144)은 수평 경계들에 의해 서로 분리된다.
나노플레이트들(144)의 그레인들(146)은 균일한 배향을 갖는다. 구체적으로, 나노플레이트들(144)의 그레인들(146)의 대부분은 동일한 격자 방향을 가질 수 있으며, 이는 <111> 결정면에 있을 수 있다. 몇몇 실시예들에서, 그레인들(146)의 85%(부피 기준) 초과는 <111> 배향되는 반면, 그레인들(146)의 나머지 퍼센트(부피 기준)는 다른 격자 배향들을 갖는다. 나노플레이트들(144)의 그레인들(146)의 대부분이 동일한 격자 방향을 갖고 도전성 층(130)의 그레인들(136)의 대부분이 동일한 격자 방향을 갖지 않는 경우, 나노플레이트들(144)의 그레인들(146)은 도전성 층(130)의 그레인들(136)보다 큰 균일성을 갖는 것으로 말할 수 있다.
도 11은 본딩 패드(154)의 일부, 특히 도전성 층(140)의 일부의 하향식 도면(top-down view)이다. 도전성 층(140)에서, 복수의 나노칼럼들(142)이 나란히 배열되어 서로 연결되어 있다. 동일한 나노칼럼(142) 내의 나노플레이트들(144)은 하향식 도면에서 동일한(또는 유사한) 형상 및 동일한(또는 유사한) 사이즈를 가질 수 있으며, 이는 또한 각각 이들 나노플레이트들(144)에 의해 형성된 각각의 나노칼럼(142)의 하향식 도면에서의 형상 및 사이즈이다.
도 9 내지 도 11에 도시된 바와 같이, 복수의 그레인들(146)은 외부 그레인들(146)의 외부 표면들의 정렬로 인해 각각 형성되는 투명한 상부면들, 투명한 하부면들 및 투명한 에지들을 갖는 나노플레이트들(144)을 집합적으로 형성한다. 복수의 나노플레이트들(144)이 적층되어 나노칼럼(142)을 형성한다. 복수의 나노칼럼들(142)이 추가로 배열되어 도전성 층(140)을 형성한다. 몇몇 실시예들에서, 모든 나노칼럼들(142)은 내부에 나노플레이트들(144)을 포함한다. 다른 실시예들에서, 나노칼럼들(142)의 일부(예를 들어, 약 80% 초과)는 내부에 나노플레이트들(144)을 포함하고, 이러한 나노칼럼들(142)은 적층된 나노칼럼들로서 지칭될 수 있다.
내부에 적층된 나노플레이트들(144)을 갖지 않는 다른 나노칼럼들(142)이 있을 수 있고(또는 없을 수 있음), 이러한 나노칼럼들(142)은 적층되지 않은 나노컬럼들(142)로서 지칭될 수 있다. 또한, 적층되지 않은 나노칼럼들(142)은 내부에 다수의 그레인들(146)을 포함하는 다결정 구조물들을 가지지만, 적층되지 않은 나노칼럼들(142)을 적층된 나노플레이트들로 분할하기 위한 명확한 계면들을 갖지 않는다. 오히려, 그레인들(146)의 불규칙한 패턴은 적층되지 않은 나노칼럼들(142) 전체에 걸쳐 분포된다. 몇몇 실시예들에서, 적층되지 않은 나노칼럼들(142)은 도전성 층(130)의 상부면으로부터 도전성 층(140)의 상부면까지 연장된다. 도전성 층(130)은 적층되지 않은 나노칼럼들(142)과 유사한 구조를 가지며, 따라서 적층되지 않은 나노칼럼들(142)은 구별가능한 계면들을 형성하지 않고 도전성 층(130)과 병합될 수 있다. 또 다른 실시예들에서, 나노칼럼들(142)의 일부는 상부 부분들 및 하부 부분들로 분할되고, 상부 부분들은 적층되지 않은 나노칼럼들(142)일 수 이고, 반면에 대응하는 하부 부분들은 적층된 나노칼럼들(142)이거나, 또는 그 반대일 수도 있다.
도전성 층들(130, 140)의 다결정 구조물들은 도전성 층들(130, 140)을 형성하는 데 사용되는 도금 프로세스들의 파라미터들을 제어함으로써 형성될 수 있다. 구체적으로, 전술한 도금 전류들 및 지속기간들을 이용함으로써 도전성 층들(130, 140)을 도금하는 것은 도전성 층들(130, 140)이 원하는 다결정 구조들로 형성되도록 허용한다.
도 12는 몇몇 실시예들에 따른 다이 스택의 단면도이다. 다이 스택은 대면(face-to-face) 방식으로 본딩되는 집적 회로 다이들(100) 중 2개(제1 집적 회로 다이(100A) 및 제2 집적 회로 다이(100B) 포함)를 포함한다. 이와 같이, 제1 집적 회로 다이(100A)의 전면은 제2 집적 회로 다이(100B)의 전면에 본딩된다. 다이 스택은 SoIC(system-on-integrated-chip) 패키지 등과 같은 집적 회로 패키지의 부분일 수 있다.
본딩 프로세스의 예로서, 제1 집적 회로 다이(100A)는 하이브리드 본딩에 의해 제2 집적 회로 다이(100B)에 본딩될 수 있다. 유전체 층들(124)(유전체 층(124A) 및 유전체 층(124B) 포함)은 임의의 접착 재료(예를 들어, 다이 부착 필름)를 사용하지 않고 유전체-유전체 본딩을 통해 직접 본딩된다. 본딩 패드들(154)(본딩 패드들(154A) 및 본딩 패드들(154B) 포함)는 어떠한 공융 재료(예를 들어, 솔더)도 사용하지 않고 금속-금속 본딩을 통해 직접 본딩된다. 본딩은 사전 본딩 및 어닐링을 포함할 수 있다. 사전 본딩 동안, 집적 회로 다이들(100A, 100B)을 서로에 대고 누르기 위해 작은 가압력이 가해진다. 사전 본딩은 거의 실온과 같은 저온에서, 예컨대 15 ℃ 내지 30 ℃ 범위의 온도에서 수행되고, 사전 본딩 후, 유전체 층(124A) 및 유전체 층(124B)은 서로 본딩된다. 그 후, 유전체 층들(124A, 124B) 및 본딩 패드들(154A, 154B)이 어닐링되는 후속 어닐링 단계에서 본딩 강도가 개선된다. 어닐링 후에, 용융 본드들과 같은 직접 본드들이 형성되어 유전체 층(124A)을 유전체 층(124B)에 본딩한다. 예를 들어, 본드들은 유전체 층(124A)의 재료와 유전체 층(124B)의 재료 사이의 공유 결합일 수 있다. 본딩 패드들(154A)은 본딩 패드들(154B)에 일대일 대응으로 연결된다. 본딩 패드들(154A) 및 본딩 패드들(154B)은 사전 본딩 후에 물리적으로 접촉할 수 있거나, 또는 어닐링 동안 물리적으로 접촉하게 되도록 확장될 수 있다. 또한, 어닐링 동안, 본딩 패드들(154A) 및 본딩 패드들(154B)의 재료(예를 들어, 구리)가 혼합되어, 금속-금속 본드들이 또한 형성된다. 따라서, 집적 회로 다이들(100A, 100B) 사이의 결과적인 본드들은 유전체-유전체 본드들 및 금속-금속 본드들 모두를 포함하는 하이브리드 본드들이다.
본딩 패드들(154)의 상부면들은 나노 쌍정 구리 층들(예를 들어, 도전성 층들(140))의 상부면들을 포함하여, 본딩 패드들(154)의 각각의 쌍들의 계면들은 나노 쌍정 구리를 포함한다. 나노 쌍정 구리 층들(예를 들어, 도전성 층들(140))은 비-쌍정 구리 층들(예를 들어, 도전성 층들(140))보다 더 낮은 온도 및 더 낮은 압력에서 혼합될 수 있다. 이와 같이, 본딩 패드들(154A, 154B)은 본딩 프로세스 동안 저온 및 저압(예를 들어, 저진공)에서 어닐링될 수 있다. 추가적으로, 본딩 패드들(154A, 154B)은 본딩 프로세스 동안 짧은 지속기간 동안 어닐링될 수 있다. 본딩 프로세스는 저온 본딩 프로세스이다. 이러한 문맥에서, 저온 본딩 프로세스는 약 300℃ 미만의 온도에서 그리고 약 1000kgf/cm2 미만의 압력으로 수행되는 본딩 프로세스이다. 몇몇 실시예들에서, 유전체 층들(124A, 124B) 및 본딩 패드들(154A, 154B)은 본딩 프로세스 동안 150℃ 내지 250℃ 범위의 온도에서 어닐링된다. 저온 본딩 프로세스를 이용하면 결과적인 다이 스택의 신뢰성을 향상시키고 다이 통합의 용이성을 향상시킬 수 있다. 또한 나노 쌍정 구리는 비-쌍정 구리보다 더 큰 인장 변형을 견딜 수 있고 전자 이동이 더 크다. 이와 같이, 본딩 패드들(154A, 154B) 사이의 본딩 강도가 크고, 임의의 후속하여 수행되는 열 어닐링 프로세스들의 결과로 본딩 강도가 크게 감소하지 않는다.
본딩 패드들(154A, 154B)의 재료가 본딩 동안 혼합될 때, 본딩 패드들(154A, 154B)의 쌍들은 각각의 본딩된 패드 구조물들(158)을 형성한다. 구체적으로, 본딩 패드들(154A, 154B)의 각각의 쌍들의 도전성 층들(130)(도전성 층들(130A, 130B) 포함)이 본딩될 때, 이들은 병합되어 각각의 본딩된 층 구조물들(138)을 형성한다. 유사하게, 본딩 패드들(154A, 154B)의 각각의 쌍들의 도전성 층들(140)(도전성 층들(140A, 140B) 포함)이 본딩될 때, 이들은 병합되어 각각의 본딩된 층 구조물들(148)을 형성한다. 본딩된 패드 구조물(158)의 본딩 패드들(154A, 154B) 사이의 계면(도전성 층들(130A, 130B)의 계면들 및 도전성 층들(140A, 140B)의 계면들 포함)은 구별 가능하지 않을 수 있다. 결과적인 본딩된 층 구조물들(148)은 각각의 본딩된 층 구조물들(138)에 의해 모든 측면들 상에서 각각 둘러싸여 있다.
본딩된 패드 구조물들(158)의 치수들은 작을 수 있으며, 이는 저온 본딩 프로세스 동안 본드 강도를 증가시키도록 도울 수 있다. 몇몇 실시예들에서, 도전성 비아들(152)은 약 8 ㎛ 미만의, 예컨대 1 ㎛ 내지 8 ㎛ 범위의 폭(W1)을 갖는다. 몇몇 실시예들에서, 본드 패드들(154)은 약 10 ㎛ 미만의, 예컨대 2 ㎛ 내지 10 ㎛ 범위의 폭(W2)을 갖는다. 몇몇 실시예들에서, 도전성 비아들(152)은 약 4 ㎛ 초과의, 예컨대 4 ㎛ 내지 12 ㎛ 범위의 높이(H1)를 갖는다. 몇몇 실시예들에서, 본드 패드들(154)은 약 2 ㎛ 초과의, 예컨대 2 ㎛ 내지 6 ㎛ 범위의 두께(T2)를 갖는다. 몇몇 실시예들에서, 본딩된 층 구조물들(148)은 약 0.2 ㎛ 초과의, 예컨대 0.2 ㎛ 내지 12 ㎛ 범위의 두께(T3)를 갖는다. 몇몇 실시예들에서, 각각의 본딩 패드(154)의 도전성 층(140)의 두께(예를 들어, 두께(T3)의 약 절반)는 약 0.1 ㎛ 초과, 예컨대 0.1 ㎛ 내지 6 ㎛ 범위이다. 몇몇 실시예들에서, 도전성 비아들(152A, 152B)의 각각의 쌍들은 약 8 ㎛ 초과의, 예컨대 8 ㎛ 내지 24 ㎛ 범위의 결합된 두께(T4)를 갖는다. 두께(T3)는 결합된 두께(T4)에 비해 작다. 몇몇 실시예들에서, 비율 T3/T4는 약 0.025 초과, 예컨대 0.025 내지 0.75 범위이다. 몇몇 실시예들에서, 본딩된 패드 구조물들(158)은 약 4 ㎛ 초과의, 예컨대 4 ㎛ 내지 12 ㎛ 범위의 두께(T5)를 갖는다. 두께(T3)는 두께(T5)에 비해 작다. 몇몇 실시예들에서, 비율 T3/T5는 약 0.05 초과, 예컨대 0.05 내지 1 범위이다.
도 13은 몇몇 실시예들에 따른 다이 스택의 단면도이다. 이 실시예는 모든 본딩 패드(154)가 나노 쌍정 구리 층들(예를 들어, 도전성 층들(140))을 포함하지 않는다는 점을 제외하고는 도 12에 대해 설명된 것과 유사하다. 구체적으로, 트렌치들(128A)(도 4-6 참조)에 형성된 본딩 패드들(154)은 도전성 층들(130, 140) 모두의 부분들을 포함하지만, 트렌치들(128B)(도 4 내지 도 6 참조)에 형성된 본딩 패드들(154)은 도전성 층(130)의 부분들을 포함하고 도전성 층(140)의 어떤 부분도 포함하지 않는다. 본딩 패드들(154)이 도전성 층(140)의 부분들을 포함하도록 형성되는지 여부는 도전성 층(140)이 고 종횡비를 갖는 트렌치들(128A) 내에 도금되지만(도 6 참조) 저 종횡비를 갖는 트렌치들(128B) 내에 도금되지 않도록 트렌치들(128)의 종횡비를 조정함으로써 제어될 수 있다. 그 결과, 트렌치들(128A) 내의 본딩 패드들(154)의 두께는 트렌치들(128B) 내의 본딩 패드들(154)의 두께보다 더 크다. 본딩 패드들(154) 중 일부로부터 나노 쌍정 구리 층들(예를 들어, 도전성 층들(140))을 생략하는 것은 제조 비용을 감소시키는 한편, 여전히 저온 본딩의 사용을 허용할 수 있다.
도 14는 몇몇 실시예들에 따른 다이 스택의 단면도이다. 이 실시예는 제1 집적 회로 다이(100A)의 본딩 패드들(154A)만이 나노 쌍정 구리 층들(예를 들어, 도전성 층들(140A))을 포함하고 제2 집적 회로 다이(100B)의 본딩 패드들(154B)은 나노 쌍정 구리 층들을 포함하지 않는 것을 제외하고, 도 12에 대해 설명된 것과 유사하다. 나노 쌍정 구리 층들은 제2 집적 회로 다이(100B)의 도전성 층(130B)(도 5 참조)을 두꺼운 두께로 도금함으로써 제2 집적 회로 다이(100B)로부터 생략될 수 있어, 도전성 층(130B)이 제2 집적 회로 다이(100B)의 트렌치들(128)(트렌치들(128A, 128B) 포함, 도 4 내지 도 6 참조)를 채우도록 한다. 구체적으로, 도전성 층(130B)은 도전성 층(130B)이 트렌치들(128)을 완전히 채울(그리고 과도하게 채울) 수 있을 만큼 충분히 큰 두께로 형성된다. 제2 집적 회로 다이(100B)로부터 나노 쌍정 구리 층들을 생략하는 것은 제조 비용을 감소시키는 한편, 여전히 저온 본딩의 사용을 허용할 수 있다. 나노 쌍정 구리 층들 제2 집적 회로 다이(100B)로부터 생략될 때, 본딩 패드들(154B)의 도전성 층들(130B)은 본딩 패드들(154A)의 도전성 층들(130A, 140A) 모두에 본딩된다.
이전에 설명된 다이 스택들은 (도 8에 대해 설명된 바와 같이) 집적 회로 다이들(100) 중 하나 또는 둘 모두가 싱귤레이션되기 이전 또는 이후에 형성될 수 있다. 예를 들어, 싱귤레이션된 제1 집적 회로 다이(100A)가 싱귤레이션된 제2 집적 회로 다이(100B)에 본딩되는 다이-다이 본딩이 수행될 수 있다. 유사하게, 다이-웨이퍼 본딩이 수행될 수 있으며, 여기서 싱귤레이션된 제1 집적 회로 다이(100A)는 싱귤레이션되지 않은 제2 집적 회로 다이(100B)를 포함하는 웨이퍼에 본딩된다. 마찬가지로, 웨이퍼-웨이퍼 본딩이 수행될 수 있으며, 여기서 싱귤레이션되지 않은 제1 집적 회로 다이(100A)를 포함하는 제1 웨이퍼는 싱귤레이션되지 않은 제2 집적 회로 다이(100B)를 포함하는 제2 웨이퍼에 본딩된다.
도 15 내지 도 17은 몇몇 다른 실시예들에 따른 집적 회로 다이(100)의 제조에 있어서의 중간 스테이지들의 단면도들이다. 집적 회로 다이(100)를 제조하기 위해, 도 1 내지 도 4에 대해 설명된 바와 같은 적절한 단계들이 수행될 수 있다. 도 15 내지 도 17에 대해 설명된 단계들은 그 후 도 5 내지 도 7에 대해 설명된 단계들 대신 수행될 수 있다. 도 8에 대해 설명된 바와 같은 적절한 단계들은 그 후 집적 회로 다이(100)의 제조를 완료하기 위해 수행될 수 있다.
도 15에서, 도전성 층(130)이 트렌치들(128)의 하부 부분들 및 비아 개구부들(126) 내에 형성된다. 이 실시예에서, 도전성 층(130)은 트렌치들(128) 내의 도전성 층(130)이 트렌치들(128)의 하단부들 및 측벽들을 컨포멀하게 라이닝하지 않도록 상향식 프로세스에 의해 형성된다. 따라서, 트렌치들(128)의 하단부들에서의 도전성 층(130)의 두께는 트렌치들(128)의 측벽들에서의 도전성 층(130)의 두께보다 두껍다.
상향식(bottom-up) 프로세스에 의해 도전성 층(130)을 형성하는 예로서, 시드 층(130A)이 유전체 층(124) 및 상호연결 개구부들(비아 개구부들(126) 및 트렌치들(128) 포함) 상에 형성된다. 몇몇 실시예들에서, 시드 층(130A)은 금속 층이며, 이는 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있다. 몇몇 실시예들에서, 시드 층(130A)은 탄탈룸 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층(130A)은 예를 들어 물리 기상 증착(PVD) 등을 사용하여 형성될 수 있다. 이전에 설명된 것들 중 하나와 같은 도전성 재료(130B)는 그 후 시드 층(130A) 상에 도금된다. 몇몇 실시예에들에서, 도전성 재료(130B)는 전해도금 프로세스에 의해 형성된 구리이다. 전해도금 프로세스는 비아 개구부들(126) 내의 도금 레이트가 트렌치들(128) 내의 도금 레이트보다 크도록 낮은 도금 컨포멀성을 갖는다. 구체적으로, 도전성 재료(130B)는 시드 층(130A)을 도금액에 침지시킴으로써 형성된다. 도금액은 예를 들어 황산 전해질일 수 있다. 도금액은 도전성 재료(130B)의 양이온들을 포함하고, 촉진제, 억제제 및 레벨러제(leveler agent)를 더 포함한다. 전류가 도금액에 인가되어 양이온을 환원시켜 도전성 재료(130B)를 형성한다. 도금액에 촉진제, 억제제 및 레벨러제를 포함하면 도금이 상향식(bottom-up) 방식으로 수행되도록 도금 컨포멀성이 감소된다. 구체적으로, 촉진제는 비아 개구부들(126)에서 도금 레이트를 증가시키고, 억제제 및 레벨러제는 트렌치들(128)에서 도금 레이트를 감소시킨다. 이와 같이, 도전성 재료(130B)는 비아 개구부들(126) 및 트렌치들(128)의 하부 부분들을 채우도록 하부로부터 상향으로 수직으로 형성된다. 도전성 재료(130B)가 트렌치들(128)의 상부 부분들을 채우기 전에 도전성 재료(130B)의 상향식 도금을 중지하기 위해 시간이 지정된 프로세스들이 이용될 수 있다. 상향식 프로세스로 도전성 재료(130B)를 형성하는 것은 또한 도전성 비아들(152)에 형성되는 보이드들 또는 크랙들의 위험성을 감소시킨다. 몇몇 실시예들에서, 유전체 층(124)의 상부면 위에 실질적으로 도전성 재료(130B)가 형성되지 않는다.
도 16에서, 도전성 층(140)이 트렌치들(128)의 상부 부분들에 형성된다. 도전성 층(140)은 도 6에 대해 이전에 설명된 바와 같이 유사한 프로세스(예를 들어, 전해도금 프로세스)에 의해 형성될 수 있다.
도 17에서, 도전성 층들(130, 140)의 초과 부분들을 제거하기 위해 제거 프로세스가 수행되며, 초과 부분들은 유전체 층(124)의 상부면 위에 있으며, 이에 의해 도전성 비아들(152) 및 본딩 패드들(154)을 형성한다. 제거는 도 7에 대해 이전에 설명된 바와 같이 유사한 프로세스(예를 들어, 평탄화 프로세스)에 의한 것일 수 있다. 도전성 층(130)이 상향식 방식으로 형성되는 이 실시예에서, 본딩 패드(154) 내의 도전성 층(130)의 수평 부분(예를 들어, 도전성 층(140) 아래의 부분)은 본딩 패드(154) 내의 도전성 층(130)의 수직 부분(예를 들어, 도전성 층(140)과 유전체 층(124) 사이의 부분)보다 큰 두께를 갖는다.
도 18은 몇몇 실시예들에 따른 다이 스택의 단면도이다. 이 실시예는 도전성 층(130)이 상향식(bottom-up) 프로세스에 의해 형성된다는 점을 제외하고 도 12에 대해 설명된 것과 유사하다.
도 19는 몇몇 실시예들에 따른 다이 스택의 단면도이다. 이 실시예는 도전성 층(130)이 상향식(bottom-up) 프로세스에 의해 형성된다는 점을 제외하고 도 13에 대해 설명된 것과 유사하다.
도 20은 몇몇 실시예들에 따른 다이 스택의 단면도이다. 이 실시예는 도전성 층(130)이 상향식(bottom-up) 프로세스에 의해 형성된다는 점을 제외하고 도 14에 대해 설명된 것과 유사하다.
실시예들은 이점들을 얻을 수 있다. 그들이 나노쌍정 구리 층들(예를 들어, 도전성 층들(140))을 포함하도록 본딩 패드들(154)의 적어도 일부를 형성하는 것은 다이 본딩 동안 저온 본딩 프로세스가 이용되도록 허용한다. 저온 본딩 프로세스를 이용하면 결과적인 다이 스택의 신뢰성을 향상시키고 다이 통합의 용이성을 향상시킬 수 있다. 또한 나노 쌍정 구리는 비-쌍정 구리보다 더 큰 인장 변형을 견딜 수 있고 전자 이동이 더 크다. 이와 같이, 본딩 패드들(154) 사이의 본딩 강도가 크고, 임의의 후속하여 수행되는 열 어닐링 프로세스들의 결과로 본딩 강도가 크게 감소하지 않는다. 또한, 도전성 비아들(152)이 큰 도금 컨포멀성 또는 상향식 프로세스로 도금된 도전성 층들(130)을 포함하도록 도전성 비아들(152)로부터 도전성 층(140)을 생략하면, 특히 도전성 비아들(152)이 고 종횡비를 가질 때, 도전성 비아들(152)에 보이드들 또는 크랙들이 형성될 위험이 감소한다.
실시예에서, 디바이스는: 반도체 기판의 활성 표면 위의 유전체 층; 유전체 층 내에 있고, 불균일한 그레인 배향을 갖는 제1 구리 층을 포함하는 도전성 비아; 및 도전성 비아 위에 그리고 유전체 층 내에 있는 본딩 패드를 포함하고, 본딩 패드는 균일한 그레인 배향을 갖는 제2 구리 층을 포함하며, 본딩 패드의 상부면은 유전체 층의 상부면과 동일 평면 상에 있다. 디바이스의 몇몇 실시예들에서, 제2 구리 층은 복수의 구리 나노칼럼(nanocolumn)들을 포함하고, 구리 나노칼럼들 각각은 복수의 구리 나노플레이트들을 포함하며, 수직 방향으로 적층된 구리 나노플레이트들은 제1 구리 층으로부터 멀어지는 방향으로 연장된다. 디바이스의 몇몇 실시예들에서, 구리 나노칼럼들은 수직 경계들에 의해 서로 분리된다. 디바이스의 몇몇 실시예들에서, 구리 나노플레이트들은 수평 경계들에 의해 서로 분리된다. 디바이스의 몇몇 실시예들에서, 제1 구리 층은 제1 구리 층 전체에 걸쳐 분포된 불규칙 패턴을 갖는 제1 그레인들을 포함하고, 구리 나노플레이트들의 각각의 구리 나노플레이트는 구리 나노플레이트 전체에 걸쳐 분포된 불규칙 패턴을 갖는 제2 그레인들을 포함한다. 디바이스의 몇몇 실시예들에서, 본딩 패드는 제1 구리 층을 더 포함하고, 제2 구리 층은 제1 구리 층 위에 배치된다.
실시예에서, 디바이스는: 제1 집적 회로 다이; 및 제2 집적 회로 다이
를 포함하고, 제1 집적 회로 다이는 제1 유전체 층 및 제1 유전체 층 내의 제1 본딩 패드를 포함하고, 제1 본딩 패드는 제1 도전성 층 및 제1 도전성 층 상의 제2 도전성 층을 포함하고, 제1 도전성 층은 제1 그레인들을 포함하고, 제2 도전성 층은 제2 그레인들을 포함하고, 제1 그레인들의 대부분은 동일한 격자 방향을 갖지 않고, 제2 그레인들의 대부분은 동일한 격자 방향을 가지며, 제2 집적 회로 다이는: 유전체-유전체 본드들로 제1 유전체 층에 직접 본딩되는 제2 유전체 층; 및 금속-금속 본드들로 제1 본딩 패드에 직접 본딩되는, 제2 유전체 층 내의 제2 본딩 패드를 포함한다. 디바이스의 몇몇 실시예들에서, 제2 그레인들의 대부분은 <111> 배향된다. 디바이스의 몇몇 실시예들에서, 제2 본딩 패드는 제3 도전성 층 및 제3 도전성 층 상의 제4 도전성 층을 포함하고, 제3 도전성 층은 제1 도전성 층에 본딩되고, 제4 도전성 층은 제2 도전성 층에 본딩된다. 디바이스의 몇몇 실시예들에서, 제2 본딩 패드는 제3 도전성 층을 포함하고, 제3 도전성 층은 제1 도전성 층에 그리고 제2 도전성 층에 본딩된다. 디바이스의 몇몇 실시예들에서, 제1 집적 회로 다이는: 제1 유전체 층 내에 있고 제3 도전성 층을 포함하는 제3 본딩 패드를 더 포함하고, 제3 도전성 층은 제3 본딩 패드 전체에 걸쳐 분포된 불규칙 패턴을 갖는 제3 그레인들을 포함한다. 디바이스의 몇몇 실시예들에서, 제1 도전성 층은 제1 구리 층이고 제2 도전성 층은 제2 구리 층이다.
실시예에서, 방법은: 유전체 층 내에 상호연결 개구부를 패터닝하는 단계 ― 유전체 층은 반도체 기판의 활성 표면 위에 배치되고, 상호연결 개구부는 비아 개구부 및 비아 개구부 위의 트렌치를 가짐 ― ; 상호연결 개구부 내에 제1 구리 층을 도금하는 단계 ― 제1 구리 층은 비아 개구부를 채우고 트렌치를 라이닝하며, 제1 구리 층은 불균일한 그레인 배향을 가짐 ― ; 제1 구리 층 상에 제2 구리 층을 도금하는 단계 ― 제2 구리 층은 트렌치의 나머지를 채우고, 제2 구리 층은 균일한 그레인 배향을 가짐 ― ; 및 제2 구리 층의 상부면이 제1 구리 층의 상부면 및 유전체 층의 상부면과 동일 평면 상에 있을 때까지, 제2 구리 층, 제1 구리 층, 및 유전체 층을 평탄화하는 단계를 포함한다. 방법의 몇몇 실시예들에서, 제2 구리 층은 제1 구리 층보다 더 큰 도금 전류로 도금된다. 방법의 몇몇 실시예들에서, 제2 구리 층은 제1 구리 층보다 더 긴 지속기간 동안 도금된다. 방법의 몇몇 실시예들에서, 제2 구리 층은 제1 구리 층보다 더 두껍다. 방법의 몇몇 실시예들에서, 제1 구리 층은 제1 구리 층 전체에 걸쳐 분포된 불규칙 패턴을 갖는 제1 그레인들을 포함한다. 방법의 몇몇 실시예들에서, 제2 구리 층은 복수의 구리 나노칼럼들을 포함하고, 구리 나노칼럼들 각각은 복수의 구리 나노플레이트들을 포함하며, 구리 나노플레이트들의 각각의 구리 나노플레이트는 구리 나노플레이트 전체에 걸쳐 분포된 불규칙 패턴을 갖는 제2 그레인들을 포함한다. 방법의 몇몇 실시예들에서, 제2 구리 층, 제1 구리 층, 및 유전체 층을 평탄화하는 단계는 유전체 층 내에 제1 본딩 패드를 형성하고, 방법은: 제2 본딩 패드를 제1 본딩 패드에 접촉시키는 단계; 및 저온 본딩 프로세스로 제1 본딩 패드를 제2 본딩 패드에 본딩하는 단계를 더 포함한다. 방법의 몇몇 실시예들에서, 저온 본딩 프로세스는: 150 ℃ 내지 250 ℃ 범위의 온도에서 제1 본딩 패드 및 제2 본딩 패드를 어닐링하는 단계를 포함한다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 디바이스에 있어서,
반도체 기판의 활성 표면 위의 유전체 층;
상기 유전체 층 내에 있고, 불균일한 그레인 배향을 갖는 제1 구리 층을 포함하는 도전성 비아; 및
상기 도전성 비아 위에 그리고 상기 유전체 층 내에 있는 본딩 패드
를 포함하고,
상기 본딩 패드는 균일한 그레인 배향을 갖는 제2 구리 층을 포함하며, 상기 본딩 패드의 상부면은 상기 유전체 층의 상부면과 동일 평면 상에 있는 것인, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제2 구리 층은 복수의 구리 나노칼럼(nanocolumn)들을 포함하고, 상기 구리 나노칼럼들 각각은 복수의 구리 나노플레이트들을 포함하며, 수직 방향으로 적층된 상기 구리 나노플레이트들은 상기 제1 구리 층으로부터 멀어지는 방향으로 연장되는 것인, 디바이스.
실시예 3. 실시예 2에 있어서,
상기 구리 나노칼럼들은 수직 경계들에 의해 서로 분리되는 것인, 디바이스.
실시예 4. 실시예 2에 있어서,
상기 구리 나노플레이트들은 수평 경계들에 의해 서로 분리되는 것인, 디바이스.
실시예 5. 실시예 2에 있어서,
상기 제1 구리 층은 상기 제1 구리 층 전체에 걸쳐 분포된 불규칙 패턴을 갖는 제1 그레인들을 포함하고, 상기 구리 나노플레이트들의 각각의 구리 나노플레이트는 상기 구리 나노플레이트 전체에 걸쳐 분포된 불규칙 패턴을 갖는 제2 그레인들을 포함하는 것인, 디바이스.
실시예 6. 실시예 1에 있어서,
상기 본딩 패드는 상기 제1 구리 층을 더 포함하고, 상기 제2 구리 층은 상기 제1 구리 층 위에 배치되는 것인, 디바이스.
실시예 7. 디바이스에 있어서,
제1 집적 회로 다이; 및
제2 집적 회로 다이
를 포함하고,
상기 제1 집적 회로 다이는:
제1 유전체 층; 및
상기 제1 유전체 층 내의 제1 본딩 패드
를 포함하고, 상기 제1 본딩 패드는 제1 도전성 층 및 상기 제1 도전성 층 상의 제2 도전성 층을 포함하고, 상기 제1 도전성 층은 제1 그레인들을 포함하고, 상기 제2 도전성 층은 제2 그레인들을 포함하고, 상기 제1 그레인들의 대부분은 동일한 격자 방향을 갖지 않고, 상기 제2 그레인들의 대부분은 동일한 격자 방향을 가지며,
상기 제2 집적 회로 다이는:
유전체-유전체 본드들로 상기 제1 유전체 층에 직접 본딩되는 제2 유전체 층; 및
금속-금속 본드들로 상기 제1 본딩 패드에 직접 본딩되는, 상기 제2 유전체 층 내의 제2 본딩 패드
를 포함하는 것인, 디바이스.
실시예 8. 실시예 7에 있어서,
상기 제2 그레인들의 대부분은 <111> 배향되는 것인, 디바이스.
실시예 9. 실시예 7에 있어서,
상기 제2 본딩 패드는 제3 도전성 층 및 상기 제3 도전성 층 상의 제4 도전성 층을 포함하고, 상기 제3 도전성 층은 상기 제1 도전성 층에 본딩되고, 상기 제4 도전성 층은 상기 제2 도전성 층에 본딩되는 것인, 디바이스.
실시예 10. 실시예 7에 있어서,
상기 제2 본딩 패드는 제3 도전성 층을 포함하고, 상기 제3 도전성 층은 상기 제1 도전성 층에 그리고 상기 제2 도전성 층에 본딩되는 것인, 디바이스.
실시예 11. 실시예 7에 있어서,
상기 제1 집적 회로 다이는:
상기 제1 유전체 층 내에 있고, 제3 도전성 층을 포함하는 제3 본딩 패드
를 더 포함하고, 상기 제3 도전성 층은 상기 제3 본딩 패드 전체에 걸쳐 분포된 불규칙 패턴을 갖는 제3 그레인들을 포함하는 것인, 디바이스.
실시예 12. 실시예 7에 있어서,
상기 제1 도전성 층은 제1 구리 층이고 상기 제2 도전성 층은 제2 구리 층인 것인, 디바이스.
실시예 13. 방법에 있어서,
유전체 층 내에 상호연결 개구부를 패터닝하는 단계 ― 상기 유전체 층은 반도체 기판의 활성 표면 위에 배치되고, 상기 상호연결 개구부는 비아 개구부 및 상기 비아 개구부 위의 트렌치를 가짐 ― ;
상기 상호연결 개구부 내에 제1 구리 층을 도금하는 단계 ― 상기 제1 구리 층은 상기 비아 개구부를 채우고 상기 트렌치를 라이닝하며, 상기 제1 구리 층은 불균일한 그레인 배향을 가짐 ― ;
상기 제1 구리 층 상에 제2 구리 층을 도금하는 단계 ― 상기 제2 구리 층은 상기 트렌치의 나머지를 채우고, 상기 제2 구리 층은 균일한 그레인 배향을 가짐 ― ; 및
상기 제2 구리 층의 상부면이 상기 제1 구리 층의 상부면 및 상기 유전체 층의 상부면과 동일 평면 상에 있을 때까지, 상기 제2 구리 층, 상기 제1 구리 층, 및 상기 유전체 층을 평탄화하는 단계
를 포함하는, 방법.
실시예 14. 실시예 13에 있어서,
상기 제2 구리 층은 상기 제1 구리 층보다 더 큰 도금 전류로 도금되는 것인, 방법.
실시예 15. 실시예 13에 있어서,
상기 제2 구리 층은 상기 제1 구리 층보다 더 긴 지속기간 동안 도금되는 것인, 방법.
실시예 16. 실시예 13에 있어서,
상기 제2 구리 층은 상기 제1 구리 층보다 더 두꺼운 것인, 방법.
실시예 17. 실시예 13에 있어서,
상기 제1 구리 층은 상기 제1 구리 층 전체에 걸쳐 분포된 불규칙 패턴을 갖는 제1 그레인들을 포함하는 것인, 방법.
실시예 18. 실시예 13에 있어서,
상기 제2 구리 층은 복수의 구리 나노칼럼들을 포함하고, 상기 구리 나노칼럼들 각각은 복수의 구리 나노플레이트들을 포함하며, 상기 구리 나노플레이트들의 각각의 구리 나노플레이트는 상기 구리 나노플레이트 전체에 걸쳐 분포된 불규칙 패턴을 갖는 제2 그레인들을 포함하는 것인, 방법.
실시예 19. 실시예 13에 있어서,
상기 제2 구리 층, 상기 제1 구리 층, 및 상기 유전체 층을 평탄화하는 단계는 상기 유전체 층 내에 제1 본딩 패드를 형성하고, 상기 방법은:
제2 본딩 패드를 상기 제1 본딩 패드에 접촉시키는 단계; 및
저온 본딩 프로세스로 상기 제1 본딩 패드를 상기 제2 본딩 패드에 본딩하는 단계
를 더 포함하는, 방법.
실시예 20. 실시예 19에 있어서,
상기 저온 본딩 프로세스는:
150 ℃ 내지 250 ℃ 범위의 온도에서 상기 제1 본딩 패드 및 상기 제2 본딩 패드를 어닐링하는 단계
를 포함하는 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    반도체 기판의 활성 표면 위의 유전체 층;
    상기 유전체 층 내에 있고, 불균일한 그레인 배향을 갖는 제1 구리 층을 포함하는 도전성 비아; 및
    상기 도전성 비아 위에 그리고 상기 유전체 층 내에 있는 본딩 패드
    를 포함하고,
    상기 본딩 패드는 균일한 그레인 배향을 갖는 제2 구리 층을 포함하며, 상기 본딩 패드의 상부면은 상기 유전체 층의 상부면과 동일 평면 상에 있는 것인, 디바이스.
  2. 제1항에 있어서,
    상기 제2 구리 층은 복수의 구리 나노칼럼(nanocolumn)들을 포함하고, 상기 구리 나노칼럼들 각각은 복수의 구리 나노플레이트들을 포함하며, 수직 방향으로 적층된 상기 구리 나노플레이트들은 상기 제1 구리 층으로부터 멀어지는 방향으로 연장되는 것인, 디바이스.
  3. 제2항에 있어서,
    상기 구리 나노칼럼들은 수직 경계들에 의해 서로 분리되는 것인, 디바이스.
  4. 제2항에 있어서,
    상기 구리 나노플레이트들은 수평 경계들에 의해 서로 분리되는 것인, 디바이스.
  5. 제2항에 있어서,
    상기 제1 구리 층은 상기 제1 구리 층 전체에 걸쳐 분포된 불규칙 패턴을 갖는 제1 그레인들을 포함하고, 상기 구리 나노플레이트들의 각각의 구리 나노플레이트는 상기 구리 나노플레이트 전체에 걸쳐 분포된 불규칙 패턴을 갖는 제2 그레인들을 포함하는 것인, 디바이스.
  6. 제1항에 있어서,
    상기 본딩 패드는 상기 제1 구리 층을 더 포함하고, 상기 제2 구리 층은 상기 제1 구리 층 위에 배치되는 것인, 디바이스.
  7. 디바이스에 있어서,
    제1 집적 회로 다이; 및
    제2 집적 회로 다이
    를 포함하고,
    상기 제1 집적 회로 다이는:
    제1 유전체 층; 및
    상기 제1 유전체 층 내의 제1 본딩 패드
    를 포함하고, 상기 제1 본딩 패드는 제1 도전성 층 및 상기 제1 도전성 층 상의 제2 도전성 층을 포함하고, 상기 제1 도전성 층은 제1 그레인들을 포함하고, 상기 제2 도전성 층은 제2 그레인들을 포함하고, 상기 제1 그레인들의 대부분은 동일한 격자 방향을 갖지 않고, 상기 제2 그레인들의 대부분은 동일한 격자 방향을 가지며,
    상기 제2 집적 회로 다이는:
    유전체-유전체 본드들로 상기 제1 유전체 층에 직접 본딩되는 제2 유전체 층; 및
    금속-금속 본드들로 상기 제1 본딩 패드에 직접 본딩되는, 상기 제2 유전체 층 내의 제2 본딩 패드
    를 포함하는 것인, 디바이스.
  8. 제7항에 있어서,
    상기 제2 그레인들의 대부분은 <111> 배향되는 것인, 디바이스.
  9. 제7항에 있어서,
    상기 제2 본딩 패드는 제3 도전성 층 및 상기 제3 도전성 층 상의 제4 도전성 층을 포함하고, 상기 제3 도전성 층은 상기 제1 도전성 층에 본딩되고, 상기 제4 도전성 층은 상기 제2 도전성 층에 본딩되는 것인, 디바이스.
  10. 방법에 있어서,
    유전체 층 내에 상호연결 개구부를 패터닝하는 단계 ― 상기 유전체 층은 반도체 기판의 활성 표면 위에 배치되고, 상기 상호연결 개구부는 비아 개구부 및 상기 비아 개구부 위의 트렌치를 가짐 ― ;
    상기 상호연결 개구부 내에 제1 구리 층을 도금하는 단계 ― 상기 제1 구리 층은 상기 비아 개구부를 채우고 상기 트렌치를 라이닝하며, 상기 제1 구리 층은 불균일한 그레인 배향을 가짐 ― ;
    상기 제1 구리 층 상에 제2 구리 층을 도금하는 단계 ― 상기 제2 구리 층은 상기 트렌치의 나머지를 채우고, 상기 제2 구리 층은 균일한 그레인 배향을 가짐 ― ; 및
    상기 제2 구리 층의 상부면이 상기 제1 구리 층의 상부면 및 상기 유전체 층의 상부면과 동일 평면 상에 있을 때까지, 상기 제2 구리 층, 상기 제1 구리 층, 및 상기 유전체 층을 평탄화하는 단계
    를 포함하는, 방법.
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