CN116798486A - 对半导体存储器设备的选择晶体管进行编程的方法 - Google Patents

Abstract

本发明的实施例涉及对半导体存储器设备的选择晶体管进行编程的方法。一种半导体存储器设备包括第一单元串、第二单元串、***电路和控制逻辑。第一单元串包括第一漏极选择晶体管和第二漏极选择晶体管。第二单元串包括第三漏极选择晶体管和第四漏极选择晶体管。***电路对在第二单元串中包括的第四漏极选择晶体管执行编程操作。第一漏极选择晶体管的阈值电压通过离子注入工艺来设置。第四漏极选择晶体管的阈值电压通过编程操作来设置。

Description

对半导体存储器设备的选择晶体管进行编程的方法

相关申请的交叉引用

本申请要求于2022年3月15日在韩国知识产权局提交的韩国专利申请号10-2022-0032270的优先权，该申请的整体公开内容通过引用并入本文。

技术领域

本公开涉及电子设备，并且更具体地，涉及对半导体存储器设备的选择晶体管进行编程的方法。

背景技术

半导体存储器设备可以被形成为二维结构或三维结构，在二维结构中，串被水平地布置在半导体衬底上，在三维结构中，串被垂直地堆叠在半导体衬底上。三维存储器设备是被设计为用于解决二维存储器设备的集成度的限制的存储器设备，并且可以包括被垂直地堆叠在半导体衬底上的多个存储器单元。

发明内容

根据本公开的一个实施例，一种半导体存储器设备可以包括第一单元串、第二单元串、***电路和控制逻辑。第一单元串可以包括第一漏极选择晶体管和第二漏极选择晶体管。第二单元串可以包括第三漏极选择晶体管和第四漏极选择晶体管。***电路可以对在第二单元串中包括的第四漏极选择晶体管执行编程操作。控制逻辑可以控制***电路的编程操作。第一漏极选择晶体管的栅极和第三漏极选择晶体管的栅极可以连接到第一漏极选择线，并且第二漏极选择晶体管的栅极和第四漏极选择晶体管的栅极可以连接到第二漏极选择线。第二漏极选择晶体管和第三漏极选择晶体管的每个阈值电压可以对应于第一状态，并且第一漏极选择晶体管和第四漏极选择晶体管的每个阈值电压可以大于第一状态。第一漏极选择晶体管的阈值电压可以通过离子注入工艺来设置。第四漏极选择晶体管的阈值电压可以通过编程操作来设置。

根据本公开的另一实施例，可以通过一种编程方法对半导体存储器设备中包括的漏极选择晶体管进行编程。编程方法可以包括：将离子注入到与第一漏极选择线连接的的第一漏极选择晶体管和第二漏极选择晶体管之中的、第一单元串中包括的第一漏极选择晶体管中，以及对与第二漏极选择线连接的第三漏极选择晶体管和第四漏极选择晶体管之中的、在第二单元串中包括的第四漏极选择晶体管进行编程。

附图说明

图1是示出根据本公开的一个实施例的半导体存储器设备的框图。

图2是示出图1的存储器单元阵列的一个实施例的图。

图3是示出图2的存储器块BLK1至BLKz之中的任何一个存储器块BLKa的电路图。

图4是示出图2的存储器块BLK1至BLKz之中的任何一个存储器块BLKb的另一实施例的电路图。

图5是示出配置有存储器块的串组的一个示例的图。

图6A是更详细地示出图5中示出的串组之中的第一串组的电路图。

图6B是示出第一串组和第二串组中包括的单元串的一部分的电路图。

图7是示出根据本公开的一个实施例的第一串组和第二串组中包括的单元串的一部分的电路图。

图8A和图8B是示出操作图7中示出的单元串的方法的图。

图9A和图9B是示出控制图7中示出的漏极选择晶体管中的任何一个漏极选择晶体管的阈值电压的方法的图。

图10A和图10B是示出控制图7中示出的漏极选择晶体管中的另一个漏极选择晶体管的阈值电压的方法的图。

图11是示出在进行参考图9A到图10B描述的阈值电压控制之后操作单元串的方法的一个实施例的图。

图12A和图12B是示出在进行参考图9A到图10B描述的阈值电压控制之后操作单元串的方法的另一实施例的图。

图13是示出根据本公开的一个实施例的对选择晶体管进行编程的方法的流程图。

图14是示出图13的步骤S300的一个实施例的流程图。

图15A和图15B是示出根据本公开的另一实施例的控制第一串组和第二串组中包括的漏极选择晶体管中的任何一个漏极选择晶体管的阈值电压的方法的图。

图16A和图16B是示出根据本公开的另一实施例的控制第一串组和第二串组中包括的漏极选择晶体管中的另一个漏极选择晶体管的阈值电压的方法的图。

图17A和图17B是示出根据本公开的另一实施例的控制第一串组和第二串组中包括的漏极选择晶体管之中的又一个漏极选择晶体管的阈值电压的方法的图。

图18A和图18B是示出在进行参考图15A到图17B描述的阈值电压控制之后操作单元串的方法的一个实施例的图。

图19A和图19B是示出在进行参考图15A到图17B描述的阈值电压控制之后操作单元串的方法的另一实施例的图。

图20是示出根据本公开的另一实施例的对选择晶体管进行编程的方法的流程图。

图21是示出配置存储器块的串组的另一示例的图。

图22是示出包括图1的半导体存储器设备100的存储器***1000的一个实施例的框图。

图23是示出图22的存储器***的一个应用示例的框图。

图24是示出包括参考图23描述的存储器***的计算***的框图。

具体实施方式

根据本说明书或本申请中公开的构思的实施例的具体结构或功能描述仅被示出以描述根据本公开的构思的实施例，并且根据本公开的构思的实施例可以以各种形式实现，并且不应当被解释为限于本说明书或本申请中描述的实施例。

在本公开的描述中，术语“第一”和“第二”可以用于描述各种部件，但这些部件不受这些术语限制。这些术语可以用于将一个部件与另一个部件区分开。例如，在不脱离本公开的范围的情况下，可以将第一部件称为第二部件，并且可以将第二部件称为第一部件。

本公开的一个实施例提供一种具有具备改进的阈值电压分布的漏极选择晶体管的半导体存储器设备。

本公开的另一实施例提供一种能够改进漏极选择晶体管的阈值电压分布的编程方法。

在一个实施例中，本技术可以提供一种具有具备改进的阈值电压分布的漏极选择晶体管的半导体存储器设备。

另外，在一个实施例中，本技术可以提供一种能够改进漏极选择晶体管的阈值电压分布的编程方法。

图1是示出根据本公开的一个实施例的半导体存储器设备的框图。

参考图1，半导体存储器设备100包括存储器单元阵列110、地址解码器120、读取和写入电路130、控制逻辑140和电压生成器150。控制逻辑140可以被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑140可以是根据执行控制逻辑代码的算法和/或处理器而操作的控制逻辑电路。

存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过字线WL连接到地址解码器120。多个存储器块BLK1至BLKz通过位线BL1至BLm连接到读取和写入电路130。多个存储器块BLK1至BLKz中的每个存储器块包括多个存储器单元。作为一个实施例，多个存储器单元是非易失性存储器单元，并且可以由具有垂直沟道结构的非易失性存储器单元配置。存储器单元阵列110可以被配置为二维结构的存储器单元阵列。根据一个实施例，存储器单元阵列110可以被配置为三维结构的存储器单元阵列。同时，存储器单元阵列中包括的多个存储器单元中的每个存储器单元可以存储至少一位数据。在一个实施例中，存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储一位数据的单级单元(SLC)。在另一实施例中，存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储两位数据的多级单元(MLC)。在又一实施例中，存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储三位数据的三级单元。在又一实施例中，存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储四位数据的四级单元。根据一个实施例，存储器单元阵列110可以包括每个存储器单元存储五位或更多位数据的多个存储器单元。

地址解码器120、读取和写入电路130以及电压生成器150作为驱动存储器单元阵列110的***电路而操作。***电路可以基于控制逻辑140的控制而对存储器单元阵列110执行读取操作、写入操作和擦除操作。地址解码器120通过字线WL连接到存储器单元阵列110。地址解码器120被配置为响应于控制逻辑140的控制而操作。地址解码器120通过半导体存储器设备100内的输入/输出缓冲器(未示出)接收地址。

地址解码器120被配置为对接收到的地址之中的块地址进行解码。地址解码器120根据经解码的块地址来选择至少一个存储器块。另外，地址解码器120在读取操作期间的读取电压施加操作时将由电压生成器150生成的读取电压Vread施加到选定存储器块之中的选定字线，并且将通过电压Vpass施加到剩余未选定字线。另外，在编程验证操作期间，地址解码器120将由电压生成器150生成的验证电压施加到选定存储器块之中的选定字线，并且将通过电压Vpass施加到剩余未选定字线。

地址解码器120被配置为对接收到的地址的列地址进行解码。地址解码器120将经解码的列地址发送到读取和写入电路130。

半导体存储器设备100的读取操作和编程操作以页为单位执行。在请求读取操作和编程操作时接收到的地址包括块地址、行地址和列地址。地址解码器120根据块地址和行地址来选择一个存储器块和一条字线。列地址由地址解码器120解码并提供给读取和写入电路130。

地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。

读取和写入电路130包括多个页缓冲器PB1至PBm。读取和写入电路130可以在存储器单元阵列110的读取操作期间作为“读取电路”而操作，并且可以在存储器单元阵列110的写入操作期间作为“写入电路”而操作。多个页缓冲器PB1至PBm通过位线BL1到BLm连接到存储器单元阵列110。在读取操作和编程验证操作期间，为了感测存储器单元的阈值电压，多个页缓冲器PB1至PBm在向连接到存储器单元的位线连续地供应感测电流的同时，通过感测节点来感测流过的电流量根据对应存储器单元的编程状态的变化，并将感测到的变化锁存为感测数据。读取和写入电路130响应于从控制逻辑140输出的页缓冲器控制信号而操作。

在读取操作期间，读取和写入电路130感测存储器单元的数据，临时存储所读取的数据，并将数据DATA输出到半导体存储器设备100的输入/输出缓冲器(未示出)。作为一个实施例，除了页缓冲器(或页寄存器)之外，读取和写入电路130可以包括列选择电路等。

控制逻辑140连接到地址解码器120、读取和写入电路130和电压生成器150。控制逻辑140通过半导体存储器设备100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。控制逻辑140被配置为响应于控制信号CTRL而控制半导体存储器设备100的总体操作。此外，控制逻辑140输出用于调整多个页缓冲器PB1至PBm的感测节点预充电电位电平的控制信号。控制逻辑140可以控制读取和写入电路130以执行存储器单元阵列110的读取操作。

电压生成器150在读取操作期间响应于从控制逻辑140输出的控制信号而生成读取电压Vread和通过电压Vpass。为了生成具有各种电压电平的多个电压，电压生成器150可以包括接收内部电源电压的多个泵电容器(pumping capacitor)，并且通过响应于控制逻辑140的控制而选择性地激活多个泵电容器来生成多个电压。

图2是示出图1的存储器单元阵列的一个实施例的图。

参考图2，存储器单元阵列110包括多个存储器块BLK1至BLK2。每个存储器块可以具有三维结构。每个存储器块包括堆叠在衬底上的多个存储器单元。这样的多个存储器单元沿+X方向、+Y方向和+Z方向布置。参考图3和图4描述每个存储器块的结构。

图3是示出图2的存储器块BLK1至BLKz之中的任何一个存储器块BLKa的电路图。

参考图3，存储器块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。作为一个实施例，多个单元串CS11至CS1m和CS21至CS2m中的每个单元串可以被形成为“U”形。在存储器块BLKa中，m个单元串在行方向(即，+X方向)上布置。在图3中，两个单元串在列方向(即+Y方向)上布置。然而，这是为了便于描述，并且可以理解，可以在列方向上布置三个或更多个单元串。

多个单元串CS11至CS1m和CS21至CS2m中的每个单元串包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道(pipe)晶体管PT和至少一个漏极选择晶体管DST。

选择晶体管SST和DST中的每个选择晶体管以及存储器单元MC1至MCn中的每个存储器单元可以具有类似的结构。作为一个实施例，选择晶体管SST和DST中的每个选择晶体管以及存储器单元MC1至MCn中的每个存储器单元可以包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。作为一个实施例，可以在每个单元串中提供用于提供沟道层的柱。作为一个实施例，可以在每个单元串中提供用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。

每个单元串的源极选择晶体管SST连接在公共源极线CSL与存储器单元MC1至MCp之间。

作为一个实施例，布置在同一行中的单元串的源极选择晶体管连接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管SST连接到不同源极选择线。在图3中，第一行的单元串CS11至CS1m的源极选择晶体管SST连接到第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管SST连接到第二源极选择线SSL2。

作为另一实施例，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同地连接到一条源极选择线。

每个单元串的第一至第n存储器单元MC1至MCn连接在源极选择晶体管SST与漏极选择晶体管DST之间。

第一至第n存储器单元MC1至MCn可以被划分成第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp在与+Z方向相反的方向上顺序地布置，并且串联连接在源极选择晶体管SST与管晶体管PT之间。第(p+1)至第n存储器单元MCp+1至MCn在+Z方向上顺序地布置，并且串联连接在管晶体管PT与漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn通过管道晶体管PT彼此连接。每个单元串的第一至第n存储器单元MC1至MCn的栅极分别连接到第一至第n字线WL1到WLn。

每个单元串的管道晶体管PT的栅极连接到管线PL。

每个单元串的漏极选择晶体管DST连接在对应位线与存储器单元MCp+1至MCn之间。在行方向上布置的单元串连接到在行方向上延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管连接到第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管连接到第二漏极选择线DSL2。

在列方向上布置的单元串连接到在列方向上延伸的位线。在图3中，第一列的单元串CS11和CS21连接到第一位线BL1。第m列的单元串CS1m和CS2m连接到第m位线BLm。

在行方向上布置的单元串中的连接到相同字线的存储器单元配置一个页。例如，第一行的单元串CS11至CS1m之中的连接到第一字线WL1的存储器单元配置一个页。第二行的单元串CS21至CS2m之中的连接到第一字线WL1的存储器单元配置另一页。可以通过选择漏极选择线DSL1和DSL2中的任何一个漏极选择线来选择在一个行方向上布置的单元串。可以通过选择字线WL1到WLn中的任何一个来选择选定单元串的一个页。

作为另一实施例，可以提供偶数位线和奇数位线来代替第一至第m位线BL1至BLm。另外，分别地，在行方向上布置的单元串CS11至CS1m或CS21至CS2m之中的偶数单元串可以连接到偶数位线，并且在行方向上布置的单元串CS11至CS1m或CS21至CS2m之中的奇数单元串可以连接到奇数位线。

作为一个实施例，第一至第n存储器单元MC1至MCn中的至少一个可以用作虚设存储器单元。例如，提供至少一个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。可替代地，提供至少一个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当提供更多虚设存储器单元时，存储器块BLKa的操作的可靠性得到改进，然而，存储器块BLKa的大小增加。当提供更少虚设存储器单元时，存储器块BLKa的大小可以减小，然而，存储器块BLKa的操作的可靠性可能降低。

为了高效地控制至少一个虚设存储器单元，虚设存储器单元中的每个虚设存储器单元可以具有所需的阈值电压。在存储器块BLKa的擦除操作之前或之后，可以执行对虚设存储器单元中的全部或部分的编程操作。

图4是示出图2的存储器块BLK1至BLKz之中的任何一个存储器块BLKb的另一实施例的电路图。

参考图4，存储器块BLKb包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每个单元串沿+Z方向延伸。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每个单元串包括堆叠在存储器块BLKb下方的衬底(未示出)上的至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn和至少一个漏极选择晶体管DST。

每个单元串的源极选择晶体管SST连接在公共源极线CSL与存储器单元MC1至MCn之间。布置在同一行中的单元串的源极选择晶体管连接到同一源极选择线。布置在第一行中的单元串CS11'至CS1m'的源极选择晶体管连接到第一源极选择线SSL1。布置在第二行中的单元串CS21'至CS2m'的源极选择晶体管连接到第二源极选择线SSL2。作为另一实施例，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同地连接到一条源极选择线。

每个单元串的第一至第n存储器单元MC1至MCn串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极分别连接到第一至第n字线WL1至WLn。

每个单元串的漏极选择晶体管DST连接在对应位线与存储器单元MC1至MCn之间。在行方向上布置的单元串的漏极选择晶体管连接到在行方向上延伸的漏极选择线。第一行的单元串CS11'至CS1m'的漏极选择晶体管连接到第一漏极选择线DSL1。第二行的单元串CS21'至CS2m'的漏极选择晶体管连接到第二漏极选择线DSL2。

作为结果，除了从每个单元串排除了管晶体管PT，图4的存储器块BLKb具有类似于图3的存储器块BLKa的等效电路。

作为另一实施例，可以提供偶数位线和奇数位线来代替第一至第m位线BL1至BLm。此外，分别地，在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'之中的偶数单元串可以连接到偶数位线，并且在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'之中的奇数单元串可以连接到奇数位线。

作为一个实施例，第一至第n存储器单元MC1至MCn中的至少一个可以用作虚设存储器单元。例如，提供至少一个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。可替代地，提供至少一个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。当提供更多虚设存储器单元时，存储器块BLKb的操作的可靠性得到改进，然而，存储器块BLKb的大小增加。当提供更少虚设存储器单元时，存储器块BLKb的大小可以减小，然而，存储器块BLKb的操作的可靠性可能降低。

为了高效地控制至少一个虚设存储器单元，虚设存储器单元中的每个虚设存储器单元可以具有所需的阈值电压。在存储器块BLKb的擦除操作之前或之后，可以执行对虚设存储器单元中的全部或部分的编程操作。

图5是示出配置有存储器块的串组的一个示例的图。

参考图5，示出了图3或图4中示出的存储器块BLKa和BLKb中包括的串组STRINGGROUP 1和STRING GROUP 2。例如，一起参考图3，存储器块BLKa中包括的串组可以被定义为共享漏极选择线或源极选择线的单元串。例如，在图3中，共享第一漏极选择线DSL1和第一源极选择线SSL1的单元串CS11至CS1m可以配置第一串组STRING GROUP 1。同时，共享第二漏极选择线DSL2和第二源极选择线SSL2的单元串CS21至CS2m可以配置第二串组STRINGGROUP 2。

作为另一示例，在图4中，共享第一漏极选择线DSL1和第一源极选择线SSL1的单元串CS11'至CS1m'可以配置第一串组STRING GROUP 1。同时，共享第二漏极选择线DSL2和第二源极选择线SSL2的单元串CS21'至CS2m'可以配置第二串组STRING GROUP 2。存储器块包括设置在+Y方向上的两个串组STRING GROUP 1和STRING GROUP 2。串组STRING GROUP 1和STRING GROUP 2中的每个串组包括在行方向(即，+X方向)上布置的单元串。同时，串组STRING GROUP 1和STRING GROUP 2中的每个串组包括在串方向(即，+Z方向)上布置的页。稍后参考图6A和图6B描述每个串组的更详细配置。

图6A是更详细地示出图5中示出的串组之中的第一串组的电路图。由于第二串组也可以与第一串组相同地配置，所以省略了第二串组的详细电路图。

参考图6A，第一串组STRING GROUP 1包括共享第一漏极选择线DSL1和第一源极选择线SSL1的单元串CS11至CS1m。即，第一串组STRING GROUP 1中包括的单元串CS11至CS1m共同地连接到第一漏极选择线DSL1和第一源极选择线SSL1。单元串CS11至CS1m在第一串组STRING GROUP 1中在+X方向上布置。相应单元串CS11至CS1m连接至对应位线BL1至BLm。

同时，第一串组STRING GROUP 1包括在+Z方向上布置的页PAGE11至PAGE1n。相应页PAGE11至PAGE1n可以是连接到对应字线WL1至WLn的一组存储器单元。

尽管未在图6A中示出，但是第二串组STRING GROUP 2还可以包括在+X方向上布置的单元串CS21至CS2m。同时，第二串组STRING GROUP 2可以包括在+Z方向上布置的页PAGE21至PAGE2n。

图6B是示出第一串组和第二串组中包括的单元串的一部分的电路图。

参考图6B，示出了第一串组STRING GROUP 1中包括的单元串CS11和第二串组STRING GROUP 2中包括的单元串CS21。图6B可以是在+X方向上示出图5中示出的存储器块的电路图。因此，在图6B中，未示出第一串组STRING GROUP 1中包括的单元串CS12至CS1m和第二串组STRING GROUP 2中包括的单元串CS22至CS2m。

第一串组STRING GROUP 1的单元串CS11包括连接在第一漏极选择晶体管DST1与第一源极选择晶体管SST1之间的存储器单元MC11至MC1n。第二串组STRING GROUP 2的单元串CS21包括连接在第二漏极选择晶体管DST2与第二源极选择晶体管SST2之间的存储器单元MC21至MC2n。

第一串组STRING GROUP 1中包括的单元串CS11和第二串组STRING GROUP 2中包括的单元串CS21共同地连接到位线BL1。同时，页缓冲器PB1共同地连接到位线BL1。即，第一串组STRING GROUP 1中包括的单元串CS11和第二串组STRING GROUP 2中包括的单元串CS21可以共享页缓冲器PB1。页缓冲器PB1可以基于PB_SENSE信号来操作。同时，尽管图6B中未示出，但是页缓冲器PB1可以基于除了PB_SENSE信号之外的多个控制信号来操作。

根据图6B中示出的单元串结构，第一串组STRING GROUP 1中包括的单元串CS11和第二串组STRING GROUP 2中包括的单元串CS21可以分别由不同的选择线控制。例如，第一串组STRING GROUP 1中包括的单元串CS11的第一漏极选择晶体管DST1由第一漏极选择线DSL1控制，并且第二串组STRING GROUP 2中包括的单元串CS21的第二漏极选择晶体管DST2由第二漏极选择线DSL2控制。在这种情况下，需要单独地形成用于分别控制属于不同串组的单元串的漏极选择晶体管的漏极选择线。在一个实施例中，这可能成为半导体存储器设备100的存储器单元阵列110的制造成本增加的一个原因。

图7是示出根据本公开的一个实施例的第一串组和第二串组中包括的单元串的一部分的电路图。

参考图7，单元串CS11包括两个漏极选择晶体管DST11和DST12，并且单元串CS21还包括两个漏极选择晶体管DST21和DST22。同时，单元串CS11的漏极选择晶体管DST11和单元串CS21的漏极选择晶体管DST21共同地连接到漏极选择线DSLa。此外，单元串CS11的漏极选择晶体管DST12和单元串CS21的漏极选择晶体管DST22共同地连接到漏极选择线DSLb。如上所述，漏极选择线可以共同地连接到属于不同串组的单元串的漏极选择晶体管。在该实施例中，由于在+Z方向上位于相同高度处的漏极选择线共同地连接到不同单元串组中包括的漏极选择晶体管，所以可以降低半导体存储器设备100的存储器单元阵列110的制造成本。

图8A和图8B是示出操作图7中示出的单元串的方法的图。

为了在图7中示出的电路图中独立地选择两个单元串CS11和CS21，可以将漏极选择晶体管DST11、DST12、DST21和DST22的阈值电压设置为不同状态ST1和ST2。参考图8A，单元串CS11的漏极选择晶体管DST11和单元串CS21的漏极选择晶体管DST22的阈值电压被设置为被包括在第一状态ST1中，并且单元串CS21的漏极选择晶体管DST21和单元串CS11的漏极选择晶体管DST12的阈值电压被设置为被包括在第二状态ST2中。同时，两个导通电压VON1和VON2可以用于独立地选择两个单元串CS11和CS21。第一导通电压VON1是使第一状态ST1的漏极选择晶体管DST11和DST22导通并且使第二状态ST2的漏极选择晶体管DST21和DST12截止的电压。同时，第二导通电压VON2是使第一状态ST1的漏极选择晶体管DST11和DST22以及第二状态ST2的漏极选择晶体管DST21和DST12全部导通的电压。

可以通过第一导通电压VON1和第二导通电压VON2的组合来独立地选择两个单元串CS11和CS21。

参考图8B，以表格示出用于独立地选择两个单元串CS11和CS21的第一导通电压VON1和第二导通电压VON2的组合。例如，在要选择单元串CS11的情况下，将第一导通电压VON1施加到漏极选择线DSLa，并且将第二导通电压VON2施加到漏极选择线DSLb。当第一导通电压VON1被施加到漏极选择线DSLa时，单元串CS11的漏极选择晶体管DST11导通，并且单元串CS21的漏极选择晶体管DST21截止。同时，当第二导通电压VON2被施加到漏极选择线DSLb时，单元串CS11的漏极选择晶体管DST12和单元串CS21的漏极选择晶体管DST22两者都导通。

即，在要选择单元串CS11的情况下，当第一导通电压VON1被施加到漏极选择线DSLa，并且第二导通电压VON2被施加到漏极选择线DSLb时，选择晶体管DST11、DST12和DST22导通，并且漏极选择晶体管DST21截止。由于单元串CS11的漏极选择晶体管DST11和DST12两者都导通，所以选定单元串CS11可以工作。此外，由于单元串CS21的漏极选择晶体管DST22导通，但是漏极选择晶体管DST21截止，所以未选定单元串CS21可能不工作。

在要选择单元串CS21的情况下，第二导通电压VON2被施加到漏极选择线DSLa，并且第一导通电压VON1被施加到漏极选择线DSLb。因此，漏极选择晶体管DST11、DST21和DST22导通，并且漏极选择晶体管DST12截止。由于单元串CS21的漏极选择晶体管DST21和DST22两者都导通，所以选定单元串CS21可以工作。此外，由于单元串CS11的漏极选择晶体管DST11导通，但是漏极选择晶体管DST12截止，所以未选定单元串CS11可能不工作。

同时，当单元串CS11和CS21两者都未被选择时，可以将截止电压施加到漏极选择线DSLa和DSLb。截止电压可以是使漏极选择晶体管DST11、DST12、DST21和DST22全部截止的电压。

如上所述，在要使用根据图7的单元串结构的情况下，需要将漏极选择晶体管DST21和DST12的阈值电压从第一状态ST1增加到第二状态ST2，第一状态ST1是生产的初始阶段处的低阈值电压状态。为此，可以在存储器单元阵列110的生产过程期间使用离子注入方法将电子注入到漏极选择晶体管DST21和DST12的浮置栅极中。然而，根据这种方法，在一个实施例中，难以精细地调整阈值电压，并且因此漏极选择晶体管DST21和DST12的阈值电压分布范围被广泛地形成。在一个实施例中，这使得难以控制单元串CS11和CS21的漏极选择晶体管DST11、DST12、DST21和DST22。

根据本公开的一个实施例，在需要将其阈值电压形成为高阈值电压的漏极选择晶体管DST21和DST12之中，一些漏极选择晶体管的阈值电压通过工艺上的离子注入方法而增加，并且另一些漏极选择晶体管的阈值电压通过存储器单元的编程方法而增加。因此，在一个实施例中，漏极选择晶体管中的一些漏极选择晶体管的阈值电压分布可以变窄，并且因此可以更容易地控制单元串CS11和CS21的漏极选择晶体管DST11、DST12、DST21和DST22。

图9A和图9B是示出控制图7中示出的漏极选择晶体管中的任何一个漏极选择晶体管的阈值电压的方法的图。在下文中，一起参考图9A和图9B描述本公开。

参考图9A，在需要将其阈值电压形成为高阈值电压的漏极选择晶体管DST21和DST12之中，对邻近于位线BL1而定位的漏极选择晶体管DST21使用离子注入方法而使阈值电压增加。在这种情况下，如图9B所示，具有初始“a”状态STa的阈值电压的漏极选择晶体管DST11、DST12、DST21和DST22之中的漏极选择晶体管DST21的阈值电压增加到“b”状态STb。

图10A和图10B是示出控制图7中示出的漏极选择晶体管中的另一个漏极选择晶体管的阈值电压的方法的图。在下文中，一起参考图10A和图10B描述本公开。

如参考图9A和图9B所描述的，在漏极选择晶体管DST21的阈值电压增加到“b”状态STb之后，第一导通电压VON1被施加到漏极选择线DSLa。第一导通电压VON1是使“a”状态STa的漏极选择晶体管DST11、DST12和DST22导通，并且使“b”状态STb的漏极选择晶体管DST21截止的电压。当第一导通电压VON1被施加到漏极选择线DSLa时，漏极选择晶体管DST11导通，并且漏极选择晶体管DST21截止。即，单元串CS21与位线BL1电隔离。

在第一导通电压VON1被施加到漏极选择线DSLa的状态下，对漏极选择晶体管DST12进行编程。具体地，编程允许电压被施加到位线BL1，编程通过电压被施加到字线WL1至WLn，并且编程电压被施加到漏极选择线DSLb。

由于漏极选择晶体管DST21截止，所以单元串CS21处于编程禁止状态中。即使在编程禁止状态中编程电压被施加到漏极选择线DSLb，由于漏极选择晶体管DST22与位线BL1电隔离，所以漏极选择晶体管DST22的阈值电压也不会增加。

另一方面，由于漏极选择晶体管DST11导通，所以单元串CS11处于编程允许状态中。当在编程允许状态中编程电压被施加到漏极选择线DSLb时，由于漏极选择晶体管DST12电连接到位线BL1，所以漏极选择晶体管DST12的阈值电压增加。

在一个实施例中，编程电压可以被施加到漏极选择线DSLb一次。在另一实施例中，编程电压可以被施加到漏极选择线DSLb多次。

在这种情况下，根据一个实施例，相同量值的编程电压可以被施加到漏极选择线DSLb多次。或者，在另一实施例中，根据递增阶跃脉冲编程(ISPP)方法而增加的编程电压可以被施加到漏极选择线DSLb多次。

根据一个实施例，可以在多个编程脉冲施加操作之间执行验证漏极选择晶体管DST12的阈值电压的操作。在另一实施例中，可以在多个编程脉冲施加操作期间使用其中漏极选择晶体管DST12的阈值电压未经验证的盲编程方法。

当编程电压被施加到漏极选择线DSLb时，如图10B所示，具有“a”状态STa的阈值电压的漏极选择晶体管DST11、DST12和DST22之中的漏极选择晶体管DST12的阈值电压增加到“c”状态STc。在一个实施例中，“c”状态STc可以对应于高于“a”状态STa并且低于“b”状态STb的阈值电压状态。然而，这是一个示例，并且根据一个实施例，漏极选择晶体管DST12的阈值电压可以增加到“b”状态STb。

图11是示出在进行参考图9A到图10B描述的阈值电压控制之后操作单元串的方法的一个实施例的图。

参考图11，在漏极选择晶体管DST21和DST12的阈值电压分别增加到“b”状态STb和“c”状态STc之后，可以通过使用第一导通电压VON1和第二导通电压VON2来控制漏极选择晶体管DST11、DST12、DST21和DST22。在这种情况下，漏极选择晶体管DST11、DST12、DST21和DST22可以以与参考图8A和图8B所描述的方法相同的方法来进行控制。即，在要选择单元串CS11的情况下，第一导通电压VON1可以被施加到漏极选择线DSLa，并且第二导通电压VON2可以被施加到漏极选择线DSLb。同时，在要选择单元串CS21的情况下，第二导通电压VON2可以被施加到漏极选择线DSLa，并且第一导通电压VON1可以被施加到漏极选择线DSLb。

图12A和图12B是示出在进行参考图9A到图10B描述的阈值电压控制之后操作单元串的方法的另一实施例的图。

参考图12A，除了第一导通电压VON1和第二导通电压VON2之外，还可以附加地使用第三导通电压VON3。第三导通电压VON3可以大于第一导通电压VON1，并且小于第二导通电压VON2。第三导通电压VON3可以是使漏极选择晶体管DST11、DST12和DST22导通，并且使漏极选择晶体管DST21截止的电压。

参考图12B，以表格示出用于独立地选择两个单元串CS11和CS21的第一导通电压VON1、第二导通电压VON2和第三导通电压VON3的组合。例如，在要选择单元串CS11的情况下，第一导通电压VON1被施加到漏极选择线DSLa，并且第三导通电压VON3被施加到漏极选择线DSLb。当第一导通电压VON1被施加到漏极选择线DSLa时，单元串CS11的漏极选择晶体管DST11导通，并且单元串CS21的漏极选择晶体管DST21截止。同时，当第三导通电压VON3被施加到漏极选择线DSLb时，单元串CS11的漏极选择晶体管DST12和单元串CS21的漏极选择晶体管DST22两者都导通。

即，在要选择单元串CS11的情况下，当第一导通电压VON1被施加到漏极选择线DSLa并且第三导通电压VON3被施加到漏极选择线DSLb时，选择晶体管DST11、DST12和DST22导通，并且漏极选择晶体管DST21截止。由于单元串CS11的漏极选择晶体管DST11和DST12两者都导通，所以选定单元串CS11可以工作。此外，由于单元串CS21的漏极选择晶体管DST22导通，但是漏极选择晶体管DST21截止，所以未选定单元串CS21可能不工作。

在要选择单元串CS21的情况下，第二导通电压VON2被施加到漏极选择线DSLa，并且第一导通电压VON1被施加到漏极选择线DSLb。因此，漏极选择晶体管DST11、DST21和DST22导通，并且漏极选择晶体管DST12截止。由于单元串CS21的漏极选择晶体管DST21和DST22两者都导通，所以选定单元串CS21可以工作。此外，由于单元串CS11的漏极选择晶体管DST11导通，但是漏极选择晶体管DST12截止，所以未选定单元串CS11可能不工作。

参考图8B和图12B，在选择单元串CS11的情况下，在图8B的实施例中，第二导通电压VON2被施加到漏极选择线DSLb，而在图12B的实施例中，第三导通电压VON3被施加到漏极选择线DSLb。

图13是示出根据本公开的一个实施例的对选择晶体管进行编程的方法的流程图。

参考图13，根据本公开的一个实施例的对选择晶体管进行编程的方法包括：将离子注入到与第一漏极选择线连接的多个漏极选择晶体管之中的、在第一单元串中包括的第一漏极选择晶体管(S100)；以及对与第二漏极选择线连接的多个漏极选择晶体管之中的、在第二单元串中包括的第二漏极选择晶体管进行编程(S300)。

在步骤S100中，如参考图9A和图9B所描述的，可以通过将离子注入到第一单元串中包括的第一漏极选择晶体管来增加第一漏极选择晶体管的阈值电压。在一个实施例中，在步骤S100中，可以将离子注入到第一单元串中包括的第一漏极选择晶体管的沟道。步骤S100的第一漏极选择晶体管可以是第一单元串中包括的多个漏极选择晶体管之中邻近于位线而定位的漏极选择晶体管。步骤S100的第一单元串对应于图7中示出的单元串CS21，并且第一漏极选择晶体管对应于图7和图9A中示出的漏极选择晶体管DST21。当执行步骤S100时，第一漏极选择晶体管的阈值电压可以增加到“b”状态STb。

在步骤S300中，如参考图10A和图10B所描述的，可以对在第二单元串中包括的第二漏极选择晶体管进行编程。步骤S300的第二漏极选择晶体管可以是连接到与连接到第一漏极选择晶体管的漏极选择线不同的漏极选择线的漏极选择晶体管。

步骤S300的第二单元串对应于图7中示出的单元串CS11，并且第二漏极选择晶体管对应于图7和图9A中示出的漏极选择晶体管DST12。当执行步骤S300时，第二漏极选择晶体管的阈值电压可以增加到“c”状态STc。然而，这是一个示例，并且当执行步骤S300时，第二漏极选择晶体管的阈值电压可以增加到“b”状态STb。

图14是示出图13的步骤S300的一个实施例的流程图。

参考图14，对在第二单元串中包括的第二漏极选择晶体管进行编程(S300)包括：将第一电压施加到第一漏极选择线，以将第一单元串的选择晶体管设置为编程禁止状态，并且将第二单元串的选择晶体管设置为编程允许状态(S310)；以及将编程允许电压施加到位线，并且将编程电压施加到第二漏极选择线以对第二漏极选择晶体管进行编程(S330)。

在步骤S310中，第一漏极选择线可以对应于图9A的漏极选择线DSLa，并且第一电压可以对应于图8A或图11中示出的第一导通电压VON1。当第一电压被施加到第一漏极选择线时，第一单元串被设置为编程禁止状态，并且第二单元串被设置为编程允许状态。

在步骤S330中，第二漏极选择线可以对应于图9A的漏极选择线DSLb。当编程电压被施加到第二漏极选择线时，对编程允许状态的、在第二单元串中包括的第二漏极选择晶体管进行编程。当执行步骤S330时，第二漏极选择晶体管的阈值电压可以增加到“c”状态STc。然而，这是一个示例，并且当执行步骤S330时，第二漏极选择晶体管的阈值电压可以增加到“b”状态STb。

图15A和图15B是示出根据本公开的另一实施例的控制第一串组和第二串组中包括的漏极选择晶体管中的任何一个漏极选择晶体管的阈值电压的方法的图。在下文中，一起参考图15A和图15B描述本公开。

参考图15A，单元串中的每个单元串包括三个漏极选择晶体管。单元串CS11包括漏极选择晶体管DST11、DST12和DST13，并且单元串CS21包括漏极选择晶体管DST21、DST22和DST23。首先，如图15A所示，可以通过将离子注入到单元串CS21中包括的漏极选择晶体管DST21、DST22和DST23之中的邻近于位线BL1而定位的漏极选择晶体管DST21来增加漏极选择晶体管DST21的阈值电压。在一个实施例中，离子可以被注入到邻近于位线BL1而定位的漏极选择晶体管DST21的沟道。在这种情况下，如图15B所示，具有初始“a”状态STa的阈值电压的漏极选择晶体管DST11、DST12、DST13、DST21、DST22和DST23之中的漏极选择晶体管DST21的阈值电压增加到“b”状态STb。

图16A和图16B是示出根据本公开的另一实施例的控制第一串组和第二串组中包括的漏极选择晶体管中的另一个漏极选择晶体管的阈值电压的方法的图。在下文中，一起参考图16A和图16B描述本公开。

如参考图15A和图15B所描述的，在漏极选择晶体管DST21的阈值电压增加到“b”状态STb之后，第一导通电压VON1被施加到漏极选择线DSLa。第一导通电压VON1是使“a”状态STa的漏极选择晶体管DST11、DST12、DST13、DST22和DST23导通，并且使“b”状态STb的漏极选择晶体管DST21截止的电压。当第一导通电压VON1被施加到漏极选择线DSLa时，漏极选择晶体管DST11导通，并且漏极选择晶体管DST21截止。即，单元串CS21与位线BL1电隔离。

在第一导通电压VON1被施加到漏极选择线DSLa的状态下，对漏极选择晶体管DST12进行编程。具体地，编程允许电压被施加到位线BL1，编程通过电压被施加到漏极选择线DSLc和字线WL1至WLn，并且编程电压被施加到漏极选择线DSLb。

由于漏极选择晶体管DST21截止，所以单元串CS21处于编程禁止状态中。即使在编程禁止状态中编程电压被施加到漏极选择线DSLb，由于漏极选择晶体管DST22与位线BL1电隔离，所以漏极选择晶体管DST22的阈值电压也不会增加。

另一方面，由于漏极选择晶体管DST11导通，所以单元串CS11处于编程允许状态中。当在编程允许状态中编程电压被施加到漏极选择线DSLb时，由于漏极选择晶体管DST12电连接到位线BL1，所以漏极选择晶体管DST12的阈值电压增加。

同时，由于编程通过电压被施加到漏极选择线DSLc，所以漏极选择晶体管DST13和DST23的阈值电压不增加。

当编程电压被施加到漏极选择线DSLb时，如图16B所示，具有“a”状态STa的阈值电压的漏极选择晶体管DST11、DST12、DST13、DST22和DST23之中的漏极选择晶体管DST12的阈值电压增加到“c”状态STc。在一个实施例中，“c”状态STc可以对应于高于“a”状态STa并且低于“b”状态STb的阈值电压状态。然而，这是一个示例，并且根据一个实施例，漏极选择晶体管DST12的阈值电压可以增加到“b”状态STb。

图17A和图17B是示出根据本公开的另一实施例的控制第一串组和第二串组中包括的漏极选择晶体管之中的又一个漏极选择晶体管的阈值电压的方法的图。在下文中，一起参考图17A和图17B描述本公开。

如参考图16A和图16B所描述的，在漏极选择晶体管DST12的阈值电压增加到“c”状态STc之后，第二导通电压VON2被施加到漏极选择线DSLa。当第二导通电压VON2被施加到漏极选择线DSLa时，漏极选择晶体管DST11和DST21两者都导通。

在第二导通电压VON2被施加到漏极选择线DSLa的状态下，第一导通电压VON1被施加到漏极选择线DSLb。如图11所示，第一导通电压VON1是使“a”状态STa的漏极选择晶体管导通，并且使“b”状态STb的漏极选择晶体管截止的电压。当第一导通电压VON1被施加到漏极选择线DSLb时，漏极选择晶体管DST22导通，并且漏极选择晶体管DST12截止。

此后，对漏极选择晶体管DST23进行编程。具体地，编程允许电压被施加到位线BL1，编程通过电压被施加到字线WL1至WLn，并且编程电压被施加到漏极选择线DSLc。

由于漏极选择晶体管DST12截止，所以单元串CS11处于编程禁止状态中。即使在编程禁止状态中编程电压被施加到漏极选择线DSLc，由于漏极选择晶体管DST13与位线BL1电隔离，所以漏极选择晶体管DST13的阈值电压也不会增加。

另一方面，由于漏极选择晶体管DST21和DST22导通，所以单元串CS21处于编程允许状态中。当在编程允许状态中编程电压被施加到漏极选择线DSLc时，由于漏极选择晶体管DST23电连接到位线BL1，所以漏极选择晶体管DST23的阈值电压增加。

如图17B所示，当编程电压被施加到漏极选择线DSLc时，具有“a”状态STa的阈值电压的漏极选择晶体管DST11、DST13、DST22和DST23中的漏极选择晶体管DST23的阈值电压增加到“c”状态STc。然而，这是一个示例，并且根据一个实施例，漏极选择晶体管DST23的阈值电压可以增加到“b”状态STb。

图18A和图18B是示出在进行参考图15A到图17B描述的阈值电压控制之后操作单元串的方法的一个实施例的图。

参考图18A，在漏极选择晶体管DST21的阈值电压增加到“b”状态STb，并且漏极选择晶体管DST12和DST23的阈值电压增加到“c”状态STc之后，可以使用第一导通电压VON1和第二导通电压VON2来控制漏极选择晶体管DST11、DST12、DST13、DST21、DST22和DST23。

在这种情况下，如图18B所示的表格，可以控制漏极选择晶体管DST11、DST12、DST13、DST21、DST22和DST23。即，在要选择单元串CS11的情况下，第一导通电压VON1可以被施加到漏极选择线DSLa，第二导通电压VON2可以被施加到漏极选择线DSLb，并且第一导通电压可以被施加到漏极选择线DSLc。在这种情况下，漏极选择晶体管DST11、DST12、DST22和DST13导通，并且漏极选择晶体管DST21和DST23截止。因此，选定单元串CS11可以工作，并且未选定单元串CS21可能不工作。

同时，在要选择单元串CS21的情况下，第二导通电压VON2可以被施加到漏极选择线DSLa，第一导通电压VON1可以被施加到漏极选择线DSLb，并且第二导通电压可以被施加到漏极选择线DSLc。在这种情况下，漏极选择晶体管DST11、DST21、DST22、DST13和DST23导通，并且漏极选择晶体管DST12截止。因此，选定单元串CS21可以工作，并且未选定单元串CS11可能不工作。

图19A和图19B是示出在进行参考图15A到图17B描述的阈值电压控制之后操作单元串的方法的另一实施例的图。

参考图19A，除了第一导通电压VON1和第二导通电压VON2之外，还可以附加地使用第三导通电压VON3。第三导通电压VON3可以大于第一导通电压VON1，并且小于第二导通电压VON2。第三导通电压VON3可以是使漏极选择晶体管DST11、DST12、DST13、DST22和DST23导通，并且使漏极选择晶体管DST21截止的电压。

参考图19B，以表格示出用于独立地选择两个单元串CS11和CS21的第一导通电压VON1、第二导通电压VON2和第三导通电压VON3的组合。例如，在要选择单元串CS11的情况下，第一导通电压VON1被施加到漏极选择线DSLa，第三导通电压VON3被施加到漏极选择线DSLb，并且第一导通电压VON1被施加到漏极选择线DSLc。在这种情况下，漏极选择晶体管DST11、DST12、DST22和DST13导通，并且漏极选择晶体管DST21和DST23截止。因此，选定单元串CS11可以工作，并且未选定单元串CS21可能不工作。

同时，在要选择单元串CS21的情况下，第二导通电压VON2可以被施加到漏极选择线DSLa，第一导通电压VON1可以被施加到漏极选择线DSLb，并且第二导通电压可以被施加到漏极选择线DSLc。在这种情况下，漏极选择晶体管DST11、DST21、DST22、DST13和DST23导通，并且漏极选择晶体管DST12截止。因此，选定单元串CS21可以工作，并且未选定单元串CS11可能不工作。

参考图18B和图19B，当选择单元串CS11时，在图18B的实施例中，第二导通电压VON2被施加到漏极选择线DSLb，而在图19B的实施例中，第三导通电压VON3被施加到漏极选择线DSLb。

图20是示出根据本公开的另一实施例的对选择晶体管进行编程的方法的流程图。

参考图20，根据本公开的另一实施例的对选择晶体管进行编程的方法包括：将离子注入到与第一漏极选择线连接的多个漏极选择晶体管之中的、在第一单元串中包括的第一漏极选择晶体管(S101)；对与第二漏极选择线连接的多个漏极选择晶体管之中的、在第二单元串中包括的第二漏极选择晶体管进行编程(S301)；以及对连接到第三漏极选择线的多个漏极选择晶体管之中的、在第一单元串中包括的第三漏极选择晶体管进行编程(S501)。

在步骤S101中，如参考图15A和图15B所描述的，可以通过将离子注入到第一单元串中包括的第一漏极选择晶体管来增加第一漏极选择晶体管的阈值电压。在一个实施例中，离子可以被注入到第一单元串中包括的第一漏极选择晶体管的沟道。步骤S101的第一漏极选择晶体管可以是第一单元串中包括的多个漏极选择晶体管之中的、邻近于位线而定位的漏极选择晶体管。步骤S101的第一漏极选择晶体管对应于图15A中示出的漏极选择晶体管DST21。当执行步骤S101时，第一漏极选择晶体管的阈值电压可以增加到“b”状态STb。

在步骤S301中，如参考图16A和图16B所描述的，可以对在第二单元串中包括的第二漏极选择晶体管进行编程。步骤S301的第二漏极选择晶体管可以是连接到与连接到第一漏极选择晶体管的漏极选择线不同的漏极选择线的漏极选择晶体管。

步骤S301的第二漏极选择晶体管对应于图16A中示出的漏极选择晶体管DST12。当执行步骤S301时，第二漏极选择晶体管的阈值电压可以增加到“c”状态STc。然而，这是一个示例，并且当执行步骤S301时，第二漏极选择晶体管的阈值电压可以增加到“b”状态STb。

在步骤S501中，如参考图17A和图17B所描述的，可以对第一单元串中包括的第三漏极选择晶体管进行编程。步骤S501的第三漏极选择晶体管可以是连接到与分别连接到第一漏极选择晶体管和第二漏极选择晶体管的漏极选择线不同的漏极选择线的漏极选择晶体管。

步骤S501的第三漏极选择晶体管对应于图17A中示出的漏极选择晶体管DST23。当执行步骤S301时，第三漏极选择晶体管的阈值电压可以增加到“c”状态STc。然而，这是一个示例，并且当执行步骤S301时，第三漏极选择晶体管的阈值电压可以增加到“b”状态STb。

图21是示出配置存储器块的串组的另一示例的图。

参考图21，存储器块可以包括四个串组STRING GROUP 1至STRING GROUP 4。如上文参考图5所描述的，存储器块中包括的串组可以被定义为共享漏极选择线或源极选择线的单元串。尽管图5中示出的存储器块包括两个串组，但存储器块可以被配置为包括如图21所示的四个串组。同时，尽管参考图5至图20描述了对两个串组中包括的漏极选择晶体管进行编程的方法，但是也可以以类似的方法对如图21所示的四个串组中包括的漏极选择晶体管进行编程。

图22是示出包括图1的半导体存储器设备100的存储器***1000的一个实施例的框图。

参考图22，存储器***1000包括半导体存储器设备100和控制器200。半导体存储器设备100可以是参考图1描述的半导体存储器设备。

控制器200连接到主机Host和半导体存储器设备100。控制器200被配置为响应于来自主机Host的请求而访问半导体存储器设备100。例如，控制器200被配置为控制半导体存储器设备100的读取、写入、擦除和后台操作。控制器200被配置为提供半导体存储器设备100与主机Host之间的接口。控制器200被配置为驱动用于控制半导体存储器设备100的固件。

控制器200包括随机存取存储器(RAM)210、处理单元220、主机接口230、存储器接口240和纠错块250。RAM 210用作处理单元220的操作存储器、半导体存储器设备100与主机Host之间的高速缓冲存储器以及半导体存储器设备100与主机Host之间的缓冲存储器中的至少一个。处理单元220控制控制器200的总体操作。此外，控制器200可以在写入操作期间临时存储从主机Host提供的编程数据。

主机接口230包括用于在主机Host与控制器200之间执行数据交换的协议。作为一个实施例，控制器200被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、***部件互连(PCI)协议、PCI-express(PCI-E)协议、高级技术配置(ATA)协议、串行ATA协议、并行ATA协议、小型计算机***接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和私有协议的各种接口协议中的至少一种与主机Host通信。

存储器接口240与半导体存储器设备100接口连接。例如，存储器接口240包括NAND接口或NOR接口。

纠错块250被配置为使用纠错码(ECC)来检测和纠正从半导体存储器设备100接收到的数据的错误。处理单元220可以控制半导体存储器设备100以根据纠错块250的错误检测结果来调整读取电压，并执行重读。作为一个实施例，纠错块可以被提供为控制器200的部件。

控制器200和半导体存储器设备100可以集成到一个半导体设备中。作为一个实施例，控制器200和半导体存储器设备100可以集成到一个半导体设备中，以形成存储卡。例如，控制器200和半导体存储器设备100可以集成到一个半导体设备中，以形成诸如以下的存储卡：PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、存储器棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、mini SD、micro SD或SDHC)以及通用闪存(UFS)。

控制器200和半导体存储器设备100可以集成到一个半导体设备中，以形成半导体驱动器(固态驱动器(SSD))。半导体驱动器(SSD)包括被配置为将数据存储在半导体存储器中的存储设备。当存储器***1000用作半导体驱动器(SSD)时，在一个实施例中，连接到存储器***1000的主机的操作速度被极大地改进。

作为另一示例，存储器***1000被提供诸如为以下的电子设备的各种部件中的一个部件：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、web平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器和数字视频播放器、能够在无线环境中发送和接收信息的设备、配置家庭网络的各种电子设备中的一种电子设备、配置计算机网络的各种电子设备中的一种电子设备、配置远程信息处理网络的各种电子设备中的一种电子设备、RFID设备或配置计算***的各种部件中的一种部件。

作为一个实施例，半导体存储器设备100或存储器***1000可以安装为各种类型的封装件。例如，半导体存储器设备1300或存储器***1000可以以诸如以下的方法来封装和安装：叠层封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、waffle封装式裸片、晶片形式裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)封装、收缩小外形封装(SSOP)、薄小外形封装(TSOP)、***级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)或晶片级处理堆叠封装(WSP)。

图23是示出图22的存储器***的一个应用示例的框图。

参考图23，存储器***2000包括半导体存储器设备2100和控制器2200。半导体存储器设备2100包括多个半导体存储器芯片。多个半导体存储器芯片被划分成多个组。

在图23中，多个组分别通过第一至第k通道CH1至CHk与控制器2200通信。每个半导体存储器芯片可以与参考图1描述的半导体存储器设备100类似地被配置和操作。。

每个组被配置成通过一个公共通道与控制器2200通信。控制器2200与参考图22描述的控制器200类似地被配置，并且被配置为通过多个通道CH1至CHk控制半导体存储器设备2100的多个存储器芯片。

图24是示出包括参考图23描述的存储器***的计算***的框图。

计算***3000包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、***总线3500和存储器***2000。

存储器***2000通过***总线3500电连接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供或由中央处理单元3100处理的数据被存储在存储器***2000中。

在图24中，半导体存储器设备2100通过控制器2200连接到***总线3500。然而，半导体存储器设备2100可以被配置为直接连接到***总线3500。此时，控制器2200的功能由中央处理单元3100和RAM 3200执行。

在图24中，提供参考图23描述的存储器***2000。然而，存储器***2000可以用参考图22描述的存储器***1000替换。作为一个实施例，计算***3000可以被配置为包括参考图22和图23描述的存储器***1000和2000两者。

在本说明书和附图中公开的本公开的实施例仅仅是用于描述本公开的技术内容并促进对本公开的理解的特定示例，而不限制本公开的范围。对于本公开所属领域的技术人员显而易见的是，除了本文公开的实施例之外，还可以实施基于本公开的技术精神的其它修改。

Claims (20)

1.一种半导体存储器设备，包括：

第一单元串，包括第一漏极选择晶体管和第二漏极选择晶体管；

第二单元串，包括第三漏极选择晶体管和第四漏极选择晶体管；

***电路，被配置为对在所述第二单元串中包括的所述第四漏极选择晶体管执行编程操作；以及

控制逻辑，被配置为控制所述***电路的所述编程操作，

其中所述第一漏极选择晶体管的栅极和所述第三漏极选择晶体管的栅极连接到第一漏极选择线，所述第二漏极选择晶体管的栅极和所述第四漏极选择晶体管的栅极连接到第二漏极选择线，

所述第二漏极选择晶体管和所述第三漏极选择晶体管的每个阈值电压对应于第一状态，所述第一漏极选择晶体管和所述第四漏极选择晶体管的每个阈值电压高于所述第一状态，

所述第一漏极选择晶体管的所述阈值电压通过离子注入工艺来设置，以及

所述第四漏极选择晶体管的所述阈值电压通过所述编程操作来设置。

2.根据权利要求1所述的半导体存储器设备，其中所述第一漏极选择晶体管和所述第三漏极选择晶体管被定位为邻近于位线。

3.根据权利要求1所述的半导体存储器设备，其中所述第一漏极选择晶体管的所述阈值电压对应于高于所述第一状态的第二状态，并且所述第四漏极选择晶体管的所述阈值电压对应于高于所述第一状态且低于所述第二状态的第三状态。

4.根据权利要求3所述的半导体存储器设备，其中在所述第一漏极选择晶体管的所述阈值电压通过所述离子注入工艺而增加到所述第二状态之后，高于所述第一状态且低于所述第三状态的第一导通电压被施加到所述第一漏极选择线，并且所述第四漏极选择晶体管的所述阈值电压通过将编程电压施加到所述第二漏极选择线来设置。

5.根据权利要求4所述的半导体存储器设备，其中当选择所述第一单元串时，所述控制逻辑控制所述***电路以将高于所述第二状态的第二导通电压施加到所述第一漏极选择晶体管，并且将所述第一导通电压施加到所述第二漏极选择晶体管。

6.根据权利要求4所述的半导体存储器设备，其中当选择所述第二单元串时，所述控制逻辑控制所述***电路以将所述第一导通电压施加到所述第一漏极选择晶体管，并且将高于所述第三状态且低于所述第二状态的第三导通电压施加到所述第二漏极选择晶体管。

7.根据权利要求4所述的半导体存储器设备，其中当选择所述第二单元串时，所述控制逻辑控制所述***电路以将所述第一导通电压施加到所述第一漏极选择晶体管，并且将高于所述第二状态的第二导通电压施加到所述第二漏极选择晶体管。

8.根据权利要求1所述的半导体存储器设备，其中所述第一漏极选择晶体管和所述第四漏极选择晶体管的所述阈值电压对应于高于所述第一状态的第二状态。

9.根据权利要求8所述的半导体存储器设备，其中当选择所述第一单元串时，所述控制逻辑控制所述***电路以将高于所述第二状态的第二导通电压施加到所述第一漏极选择晶体管，并且将高于所述第一状态且低于所述第二状态的第一导通电压施加到所述第二漏极选择晶体管。

10.根据权利要求8所述的半导体存储器设备，其中当选择所述第二单元串时，所述控制逻辑控制所述***电路以将高于所述第一状态且低于所述第二状态的第一导通电压施加到所述第一漏极选择晶体管，并且将高于所述第二状态的第二导通电压施加到所述第二漏极选择晶体管。

11.根据权利要求1所述的半导体存储器设备，

其中所述第一单元串还包括第五漏极选择晶体管，所述第二单元串还包括第六漏极选择晶体管，

其中所述第五漏极选择晶体管的阈值电压高于所述第一状态，所述第六漏极选择晶体管的阈值电压对应于所述第一状态，以及

其中所述***电路被配置为对所述第五漏极选择晶体管执行所述编程操作以设置所述第五漏极选择晶体管的所述阈值电压。

12.一种对在半导体存储器设备中包括的漏极选择晶体管进行编程的方法，所述方法包括：

将离子注入到与第一漏极选择线连接的第一漏极选择晶体管和第二漏极选择晶体管之中的、在第一单元串中包括的第一漏极选择晶体管中；以及

对与第二漏极选择线连接的第三漏极选择晶体管和第四漏极选择晶体管之中的、在第二单元串中包括的第四漏极选择晶体管进行编程。

13.根据权利要求12所述的方法，其中所述第二漏极选择晶体管被包括在所述第二单元串中，所述第三漏极选择晶体管被包括在所述第一单元串中，以及

所述第一单元串和所述第二单元串连接到相同的位线。

14.根据权利要求13所述的方法，其中所述第一漏极选择晶体管被定位为邻近于所述位线。

15.根据权利要求14所述的方法，其中通过将所述离子注入到与所述第一漏极选择线连接的所述第一漏极选择晶体管和所述第二漏极选择晶体管之中的、在所述第一单元串中包括的所述第一漏极选择晶体管中，所述第一漏极选择晶体管的阈值电压从第一状态增加到第二状态。

16.根据权利要求15所述的方法，其中对所述第四漏极选择晶体管进行编程包括：

通过将高于所述第一状态且低于所述第二状态的第一电压施加到所述第一漏极选择线来截止所述第一漏极选择晶体管并且导通所述第二漏极选择晶体管；以及

将编程允许电压施加到所述位线，并且将编程电压施加到所述第二漏极选择线。

17.根据权利要求16所述的方法，其中通过将所述编程允许电压施加到所述位线并且将所述编程电压施加到所述第二漏极选择线，所述第四漏极选择晶体管的阈值电压增加到所述第二状态。

18.根据权利要求16所述的方法，其中通过将所述编程允许电压施加到所述位线并且将所述编程电压施加到所述第二漏极选择线，所述第四漏极选择晶体管的阈值电压增加到高于所述第一状态且低于所述第二状态的第三状态。

19.根据权利要求18所述的方法，还包括：

对与第三漏极选择线连接的第五晶体管和第六晶体管之中的、在所述第一单元串中包括的第五晶体管进行编程。

20.根据权利要求19所述的方法，其中对所述第五晶体管进行编程包括：

通过将高于所述第二状态的第二电压施加到所述第一漏极选择线来导通所述第一漏极选择晶体管和所述第二漏极选择晶体管；

通过将高于所述第一状态且低于所述第三状态的第一电压施加到所述第二漏极选择线来截止所述第四晶体管并且导通所述第三晶体管；以及

将所述编程允许电压施加到所述位线，并且将所述编程电压施加到所述第三漏极选择线。