KR102362858B1 - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, LSB(Least Significant Bit) 페이지의 프로그램 동작을 수행하는 단계, 복수의 프로그램 상태들 중, 적어도 하나의 프로그램 상태에 대한 검증 동작에 기초하여, 플래그 셀(flag cell) 및 MSB(Most Significant Bit) 페이지의 프로그램 동작을 수행하는 단계를 포함한다. 상기 플래그 셀에 저장되는 데이터는, 상기 프로그램 동작에 따라 프로그램 되는 데이터가 LSB 데이터인지 또는 MSB 데이터인지 여부를 나타낸다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR OPERATING THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시 예는 동작 신뢰성이 향상된 반도체 메모리 장치를 제공한다.
본 발명의 다른 실시 예는 신뢰성을 향상시킬 수 있는 반도체 메모리 장치의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, LSB(Least Significant Bit) 페이지의 프로그램 동작을 수행하는 단계, 및 복수의 프로그램 상태들 중, 적어도 하나의 프로그램 상태에 대한 검증 동작에 기초하여, 플래그 셀(flag cell) 및 MSB(Most Significant Bit) 페이지의 프로그램 동작을 수행하는 단계를 포함한다. 상기 플래그 셀에 저장되는 데이터는, 상기 프로그램 동작에 따라 프로그램 되는 데이터가 LSB 데이터인지 또는 MSB 데이터인지 여부를 나타내는 데이터이다.
일 실시예에서, 상기 플래그 셀 및 MSB 페이지의 프로그램 동작을 수행하는 단계는, 플래그 셀을 제외한 메모리 셀들을 프로그램하는 제1 프로그램 단계; 및 상기 플래그 셀을 포함한 메모리 셀들을 프로그램하는 제2 프로그램 단계를 포함할 수 있다.
일 실시예에서, 상기 제1 프로그램 단계는, 상기 적어도 하나의 프로그램 상태에 대한 검증 동작에 기초하여 종료될 수 있다.
일 실시예에서, 상기 복수의 프로그램 상태들 중 적어도 하나의 프로그램 상태에 대한 검증 동작이 완료되면 상기 제1 프로그램 단계가 종료될 수 있다.
일 실시 예에서, 상기 복수의 프로그램 상태들은 제1 프로그램 상태, 제2 프로그램 상태 및 제3 프로그램 상태로 구분될 수 있다.
일 실시 예에서, 상기 제1 프로그램 상태에 대한 검증 동작이 완료되는 경우 상기 제1 프로그램 단계가 종료될 수 있다.
일 실시 예에서, 상기 제3 프로그램 상태에 대한 검증 동작이 완료되는 경우 상기 제1 프로그램 단계가 종료될 수 있다.
일 실시 예에서, 상기 제1 프로그램 단계에서는, 상기 플래그 셀과 연결된 비트 라인에 프로그램 금지 전압을 인가할 수 있다.
일 실시 예에서, 상기 제2 프로그램 단계에서는, 상기 플래그 셀과 연결된 비트 라인에 프로그램 허용 전압을 인가할 수 있다.
본 발명의 또다른 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 복수의 메모리 셀들 중 선택된 워드라인에 연결된 메모리 셀들에 데이터를 프로그램 하는 프로그램 동작을 수행한다. 상기 제어 로직은 상기 프로그램 동작시, LSB 데이터를 저장하기 위한 LSB 프로그램 루프 및 MSB 데이터를 저장하기 위한 MSB 프로그램 루프를 수행하도록 상기 주변회로를 제어한다. 상기 MSB 프로그램 루프의 수행에 따라, 상기 선택된 워드라인에 연결된 메모리 셀들의 문턱 전압들은 소거 상태 및 제1 내지 제3 프로그램 상태로 구분된다. 상기 제어 로직은 상기 MSB 프로그램 루프의 수행 시, 상기 제1 내지 제3 프로그램 상태 중 적어도 하나의 검증 동작이 수행된 이후에, 상기 프로그램 동작에 따라 프로그램 되는 데이터가 상기 MSB 데이터임을 나타내는 플래그 데이터를 프로그램 하도록 상기 주변 회로를 제어한다.
일 실시 예에서, 상기 제어 로직은, 상기 제1 프로그램 상태에 대한 검증 동작이 수행된 이후에, 상기 플래그 데이터를 프로그램 하도록 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 제1 프로그램 상태에 대한 검증 동작이 수행되기 이전의 MSB 프로그램 루프에서, 상기 제어 로직은 상기 플래그 데이터가 저장될 플래그 셀과 연결된 비트 라인에 프로그램 금지 전압을 인가하도록 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 제1 프로그램 상태에 대한 검증 동작이 수행된 이후의 MSB 프로그램 루프에서, 상기 제어 로직은 상기 플래그 데이터가 저장될 플래그 셀과 연결된 비트 라인에 프로그램 허용 전압을 인가하도록 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 제어 로직은, 상기 제3 프로그램 상태에 대한 검증 동작이 수행된 이후에, 상기 플래그 데이터를 프로그램 하도록 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 제3 프로그램 상태에 대한 검증 동작이 수행되기 이전의 MSB 프로그램 루프에서, 상기 제어 로직은 상기 플래그 데이터가 저장될 플래그 셀과 연결된 비트 라인에 프로그램 금지 전압을 인가하도록 상기 주변 회로를 제어할 수 있다.
일 실시예에서, 상기 제3 프로그램 상태에 대한 검증 동작이 수행된 이후의 MSB 프로그램 루프에서, 상기 제어 로직은 상기 플래그 데이터가 저장될 플래그 셀과 연결된 비트 라인에 프로그램 허용 전압을 인가하도록 상기 주변 회로를 제어할 수 있다.
본 발명의 일 실시 예에 의하면, 동작 신뢰성이 향상된 반도체 메모리 장치를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 신뢰성을 향상시킬 수 있는 반도체 메모리 장치의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5는 도 1의 메모리 셀 어레이에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6은 LSB 페이지 프로그램 및 MSB 페이지 프로그램에 따른 메모리 셀들의 문턱전압 분포를 나타내는 도면이다.
도 7은 MSB 페이지 프로그램 루프가 충분히 진행된 상황에서 서든 파워 오프(Sudden Power Off; SPO)가 발생한 경우 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 8은 MSB 페이지 프로그램 루프의 초기에 서든 파워 오프가 발생한 경우 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 10은 도 9의 MSB 페이지 프로그램 단계를 보다 상세히 나타내는 순서도이다.
도 11은 각 프로그램 상태에 대한 검증 전압을 설명하기 위한 도면이다.
도 12는 도 10에 따른 MSB 페이지 프로그램 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 14는 도 13에 따른 MSB 페이지 프로그램 동작을 설명하기 위한 도면이다.
도 15a는 도 10, 도 12, 도 13 및 도 14에 도시된 제1 프로그램 과정에서 플래그 셀의 문턱 전압을 나타내기 위한 도면이다.
도 15b는 도 10 및 도 12에 도시된 제2 프로그램 과정에서 플래그 셀의 프로그램 동작을 설명하기 위한 도면이다.
도 15c는 도 13 및 도 14에 도시된 제2 프로그램 과정에서 플래그 셀의 프로그램 동작을 설명하기 위한 도면이다.
도 16은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템(1000)을 나타내는 블록도이다.
도 17은 도 16의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
한편, 제어 로직(140)은 상기 프로그램 동작시, LSB 데이터를 저장하기 위한 LSB 프로그램 루프 및 MSB 데이터를 저장하기 위한 MSB 프로그램 루프를 수행하도록 상기 주변 회로를 제어 한다. 상기 MSB 프로그램 루프의 수행에 따라, 상기 선택된 워드라인에 연결된 메모리 셀들의 문턱 전압들은 소거 상태 및 제1 내지 제3 프로그램 상태로 구분될 수 있다. 또한, 제어 로직(140)은 상기 MSB 프로그램 루프의 수행 시, 상기 제1 내지 제3 프로그램 상태 중 적어도 하나의 검증 동작이 수행된 이후에, 상기 프로그램 동작에 따라 프로그램 되는 데이터가 상기 MSB 데이터임을 나타내는 플래그 데이터를 프로그램 하도록 상기 주변 회로를 제어할 수 있다.
예시적으로, 상기 제어 로직은, 상기 제1 프로그램 상태에 대한 검증 동작이 수행된 이후에, 상기 플래그 데이터를 프로그램 하도록 상기 주변 회로를 제어할 수 있다. 또는, 다른 예시에서 상기 제어 로직은, 상기 제3 프로그램 상태에 대한 검증 동작이 수행된 이후에, 상기 플래그 데이터를 프로그램 하도록 상기 주변 회로를 제어할 수도 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 발생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 3을 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLKb)은 도 3의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 5를 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 6은 LSB 페이지 프로그램 및 MSB 페이지 프로그램에 따른 메모리 셀들의 문턱전압 분포를 나타내는 도면이다.
도 6을 참조하면, 메모리 셀들은 프로그램되기 전에 소거 상태(E)를 유지한다. 이후, 프로그램이 진행됨에 따라, 2-비트의 데이터를 저장하는 메모리 셀은 다음의 두가지 상태를 유지하게 된다. LSB 프로그램 동작에 의해, 메모리 셀들은 소거 상태(E) 또는 임시 프로그램 상태(P0)를 유지하게 된다. 이후, MSB 프로그램 동작에 의해, 메모리 셀들은, 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)를 유지하게 된다.
먼저, 도 6을 참조하면, 2-비트 메모리 셀의 프로그램 과정은 다음과 같다. 여기서 프로그램할 데이터가 10인 경우, 0은 LSB(Least Significant Bit) 데이터라 하고, 1은 MSB(Most Significant Bit) 데이터라 한다. 소거(erase)된 상태의 메모리 셀에 LSB 프로그램 동작이 수행되면, 메모리 셀은 문턱 전압의 레벨에 따라 "11"의 데이터에 대응하는 소거 상태(E) 혹은 "10"의 데이터에 대응하는 임시 프로그램 상태(P0)를 갖는다. 이 때, 제1 리드 전압(R1)은 소거 상태(E)와 제1 프로그램 상태(P0) 사이에 위치할 수 있다.
이후, MSB 프로그램 동작이 수행되면, 임시 프로그램 상태(P0)의 메모리 셀은 "00"의 데이터에 대응하는 제2 프로그램 상태(P2) 또는 "10"의 데이터에 대응하는 제3 프로그램 상태(P3)로 프로그램된다. 또한, "11"의 데이터에 대응하는 소거 상태(E)의 메모리 셀은 "01"의 데이터에 대응하는 상태(P1)로 프로그램 된다. 이 때, 제1 리드 전압(R1)은 소거 상태(E)와 제1 프로그램 상태(P1) 사이에 위치하고, 제2 리드 전압(R2)은 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2) 사이에 위치하며, 제3 리드 전압(R3)은 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3) 사이에 위치할 수 있다.
여기서 플래그 셀(FC)은 해당 페이지가 MSB까지 프로그램되었는지 판단하기 위한 메모리 셀이다. 즉, 플래그 셀(FC)의 문턱 전압 값에 따라, 해당 페이지가 LSB 프로그램 되었는지 혹은 MSB로 프로그램 되었는지를 판단하게 된다. 즉, LSB 프로그램 단계에서 플래그 셀(FC)은 프로그램 되지 않으며, MSB 프로그램 단계에서 플래그 셀(FC)은 프로그램 된다. 도 6에서는 메모리 셀이 MSB 프로그램 되었을 경우 플래그 셀(FF)이 제2 리드 전압(R2)보다 큰 제2 프로그램 상태(P2)로 프로그램 되는 것을 예로 들었으나, 본 발명이 이에 제한되는 것은 아니다. 필요에 따라, 메모리 셀이 MSB 프로그램되었을 경우 플래그 셀(FC)은 제3 프로그램 상태(P3)로 프로그램될 수도 있다.
도 7은 MSB 페이지 프로그램 루프가 충분히 진행된 상황에서 서든 파워 오프(Sudden Power Off; SPO)가 발생한 경우 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다. 한편, 도 8은 MSB 페이지 프로그램 루프의 초기에 서든 파워 오프가 발생한 경우 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
먼저 도 7을 참조하면, 충분히 많은 프로그램 루프가 진행된 후 서든 파워 오프(Sudden Power Off; SPO)가 발생된 경우의 메모리 셀들의 문턱전압 산포가 도시되어 있다. 이 때, MSB 리드를 수행할 경우 제1 리드 전압(R1)과 제3 리드 전압(R3) 사이의 메모리 셀들은 MSB 데이터가 '0'으로 리드되지만, MSB ECC 데이터와 함께 프로그램이 진행 중 중단된 상태에 머물게 된다. 따라서, 리드된 MSB 데이터는 복구불가능한(uncorrectable) 데이터로 판정되어 메모리 컨트롤러 혹은 외부 칩 컨트롤러가 이러한 MSB 데이터 오류를 인지하는 것이 가능하고, 이에 대해 일련의 사전 결정된 데이터 복구 작업을 진행함으로써 데이터 신뢰성이 확보할 수 있다.
한편, 도 8을 참조하면 비교적 적은 프로그램 루프가 진행된 후 서든 파워 오프가 발생한 경우의 문턱 전압 분포가 도시되어 있다. 이 경우, 소거 상태(E)의 메모리 셀들 중 극히 일부만이 제1 리드 전압을 넘는 상태로 프로그램된다. 이 때, 에러감지 셀에 저장된 LSB용 ECC 데이터는 메모리 셀에 비해 매우 작은 수이므로 확률적으로 프로그램되지 않을 수 있다. 이 경우에, LSB 리드를 수행하면 먼저 제2 리드 전압(R2)에서 판정된 플래그 셀(FC)은 소거(erase) 상태이므로 LSB 리드는 제1 리드 전압(R1)에서 갱신하여 읽기 동작이 수행된다. 그 결과, 극히 일부 셀만 소거 상태(E)에서 제1 리드 전압(R1)보다 문턱 전압이 높은 상태로 프로그램되었으므로 ECC 복구가능한(correctable) 데이터로 판정한다. 그리고, MSB 리드를 수행하면, 제1 리드 전압(R1)에서 읽기 동작이 수행되고, 플래그 셀(FC)이 프로그램 되었으므로 MSB 데이터가 프로그램된 것으로 인지하기 때문에 제3 리드 전압(R3)을 기준으로 리드하여 제1 리드 전압(R1)과 제2 리드 전압(R2) 범위의 메모리 셀에 대한 MSB 데이터를 0으로 인식한다. 그리고, 그 외의 범위는 데이터를 1로 인식한다. 그 결과, 앞선 LSB 데이터와 동일한 데이터로 리드됨과 동시에 본래 LSB 데이터에 적용된 LSB ECC 데이터가 그대로 MSB ECC 데이터로 판독되므로 ECC 복구가능한(correctable) 데이터로 판정된다. 즉, 순간적인 파워-오프 발생에 따른 MSB 데이터 오류를 인지하지 못하게 되며, 이는 반도체 메모리 장치(100)의 동작 신뢰성을 저하시킨다.
본 발명에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 복수의 프로그램 상태들 중, 적어도 하나의 프로그램 상태에 대한 검증 동작에 기초하여, 플래그 셀(FC) 및 MSB 페이지의 프로그램 동작을 수행한다. 이에 따라 MSB 프로그램 루프가 충분히 수행된 이후에 플래그 셀(FC)의 프로그램 동작이 시작되므로, 상술한 것과 같은 문제를 개선할 수 있다. 이에 따라, 반도체 메모리 장치의 동작 신뢰성이 향상된다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 도 9를 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은, LSB(Least Significant Bit) 페이지의 프로그램 동작을 수행하는 단계(S110), 및 복수의 프로그램 상태들 중, 적어도 하나의 프로그램 상태에 대한 검증 동작에 기초하여, 플래그 셀(flag cell) 및 MSB(Most Significant Bit) 페이지의 프로그램 동작을 수행하는 단계(S130)를 포함한다. 상기 플래그 셀에 저장되는 데이터는, 상기 프로그램 동작에 따라 프로그램 되는 데이터가 LSB 데이터인지 또는 MSB 데이터인지 여부를 나타내는 데이터이다.
단계(S110)에서, 2-비트의 데이터를 저장하는 메모리 셀들에 대한 LSB 페이지의 프로그램 동작이 수행된다. 상기 LSB 페이지의 프로그램 동작은 도 6을 참조하여 설명한 것과 동일하므로, 반복된 설명은 생략하기로 한다.
단계(S130)에서, 적어도 하나의 프로그램 상태에 대한 검증 동작에 기초하여, 플래그 셀(flag cell) 및 MSB(Most Significant Bit) 페이지의 프로그램 동작을 수행한다. 이를 위해, 단계(S130)은 제1 프로그램 과정 및 제2 프로그램 과정으로 구분될 수 있다. 제1 프로그램 과정은 상기 플래그 셀(FC)을 제외한 메모리 셀들에 대한 프로그램 루프를 수행하는 단계이며, 제2 프로그램 과정은 상기 플래그 셀(FC)을 포함한 메모리 셀들에 대한 프로그램 루프를 수행하는 단계이다. 본 발명에 따른 반도체 메모리 장치의 동작 방법에 의하면, 상기 제1 프로그램 과정에서 제2 프로그램 과정으로 넘어가는 기준은 특정 프로그램 상태에 대한 검증 동작의 완료 여부이다. 즉, 제1 프로그램 과정 중에 특정 프로그램 상태에 대한 검증 동작이 완료되면, 제1 프로그램 과정이 종료되고 제2 프로그램 과정이 시작된다. 제1 프로그램 과정 및 제2 프로그램 과정에 대한 보다 자세한 설명은 도 10 내지 도 15c를 참조하여 후술하기로 한다.
도 10은 도 9의 MSB 페이지 프로그램 단계를 보다 상세히 나타내는 순서도이다.
도 10을 참조하면, 상기 제1 프로그램 과정 및 제2 프로그램 과정을 포함하는 MSB 페이지 프로그램 단계(S130)가 도시되어 있다. 먼저, 제1 프로그램 과정은 플래그 셀과 연결된 비트라인에 프로그램 금지 전압을 인가하고, 선택된 워드 라인에 프로그램 펄스를 인가하는 단계(S210), 제1 프로그램 상태(PV1) 내지 제3 프로그램 상태(PV3)에 대한 검증 동작을 수행하는 단계(S220) 및, 제1 프로그램 상태(PV1)에 대한 검증 동작이 완료되었는지 판단하는 단계(S230)를 포함한다. 단계(S210)에서, 플래그 셀(FC)과 연결된 비트 라인에 프로그램 금지 전압을 인가하고 나머지 셀과 연결된 비트 라인에 프로그램 허용 전압을 인가하며, 플래그 셀(FC) 및 나머지 셀과 연결된 워드 라인에 프로그램 펄스를 인가하여 프로그램 동작을 수행하도록 한다. 즉, 플래그 셀(FC)과 연결된 비트 라인에 프로그램 금지 전압이 인가되므로, 플래그 셀(FC)과 연결된 워드 라인에 프로그램 펄스가 인가되더라도 플래그 셀(FC)의 문턱 전압은 변화하지 않는다.
제1 프로그램 상태(PV1)에 대한 검증 동작이 완료된 경우, 제1 프로그램 과정이 종료되고 제2 프로그램 과정으로 진입한다. 제1 프로그램 상태(PV1)에 대한 검증 동작이 완료되지 않은 경우, 단계(S210)으로 진행하며 제1 프로그램 과정이 반복된다. 단계(S210)이 반복 수행됨에 따라, 제1 프로그램 상태(PV1)에 대한 검증이 완료된 메모리 셀들이 점차 증가하게 되며, 최종적으로 제1 프로그램 상태(PV1)에 대응하는 모든 메모리 셀들에 대해 검증이 완료되면 제1 프로그램 과정이 종료된다.
제2 프로그램 과정이 시작되면, 먼저 플래그 셀(FC)과 연결된 비트 라인에 프로그램 허용 전압을 인가하고, 선택된 워드 라인에 프로그램 펄스를 인가하는 단계(S240), 전체 메모리 셀들에 대한 검증 동작을 수행하는 단계(S250) 및 전체 메모리 셀들에 대한 검증 동작이 완료되었는지 여부를 판단하는 단계(S260)가 수행된다. 단계(S240)가 수행됨에 따라, 플래그 셀(FC)에 대한 프로그램 동작이 수행된다. 단계(S240)에서, 플래그 셀(FC)과 연결된 비트 라인에 프로그램 허용 전압이 인가되며, 플래그 셀(FC) 및 나머지 셀과 연결된 워드 라인에 프로그램 펄스를 인가하여 프로그램 동작을 수행하도록 한다. 즉, 플래그 셀(FC)과 연결된 비트 라인에 프로그램 허용 전압이 인가되므로, 플래그 셀(FC)과 연결된 워드 라인에 프로그램 펄스가 인가되면 플래그 셀(FC)의 문턱 전압이 변화하기 시작한다.
전체 메모리 셀들에 대한 검증 동작이 완료된 경우, 제2 프로그램 과정이 종료되며 이에 따라 MSB 페이지 프로그램 동작이 종료된다. 전체 메모리 셀들에 대한 검증 동작이 완료되지 않은 경우, 단계(S240)으로 진행하며 제2 프로그램 과정이 반복된다.
도 11은 각 프로그램 상태에 대한 검증 전압을 설명하기 위한 도면이다.
도 11을 참조하면, 제1 리드 전압(R1)보다 높은 전압값을 갖는 제1 검증 전압(Vvr1), 제2 리드 전압(R2)보다 높은 전압값을 갖는 제2 검증 전압(Vvr2), 제3 리드 전압(R3)보다 높은 전압값을 갖는 제3 검증 전압(Vvr3)이 도시되어 있다. 위와 같은 제1 내지 제3 검증 전압(Vvr1~Vvr3)에 의해 단계(S220, S250)의 검증 동작을 수행하게 된다.
도 12는 도 10에 따른 MSB 페이지 프로그램 동작을 설명하기 위한 도면이다.
도 12를 참조하면, 도 10에 따른 MSB 페이지 프로그램 동작 방법이 워드 라인에 인가되는 펄스들을 이용하여 설명되어있다. 도 12에서, 프로그램-검증으로 이루어지는 프로그램 루프가 반복적으로 도시되어 있다. 또한, 도 12는 MSB 페이지 프로그램 과정만이 도시되어 있으며, LSB 페이지 프로그램 과정에 대한 도시는 생략되었다.
도 12를 참조하면, MSB 페이지 프로그램 과정이 시작됨에 따라 제1 프로그램 과정이 시작된다. 제1 프로그램 펄스(Vpgm1)이 인가되며, 제1 내지 제3 검증 전압(Vvr1~Vvr3)이 인가되어 제1 프로그램 루프를 수행하게 된다. 한편, 제1 프로그램 루프를 수행한 결과, 제1 프로그램 상태(PV1)에 대한 검증이 완료되지 않은 경우 제2 프로그램 루프를 수행한다. 이에 따라 제2 프로그램 전압(Vpgm3) 및 제1 내지 제3 검증 전압(Vvr1~Vvr3)이 차례로 인가된다.
이와 같은 방식으로, 제1 프로그램 상태(PV1)에 대한 검증이 완료될 때까지 프로그램 루프가 수행된다. 제1 프로그램 과정 중에는 플래그 셀과 연결된 비트 라인에 프로그램 금지 전압이 인가된다. 이에 따라, 플래그 셀과 연결된 워드 라인에 프로그램 펄스가 인가되더라도 플래그 셀의 문턱 전압이 변화하지 않는다. 도 12에서, 제3 프로그램 루프에 의해 제1 프로그램 상태(PV1)에 대한 검증이 완료되었음을 알 수 있다. 제1 프로그램 상태(PV1)에 대한 검증이 완료됨에 따라 제1 프로그램 과정이 종료된다.
제2 프로그램 과정이 시작된다. 제4 프로그램 펄스(Vpgm4), 제2 및 제3 검증 전압(Vvr2, Vvr3)이 인가되어 제4 프로그램 루프가 수행된다. 이 과정에서, 플래그 셀(FC)과 연결된 비트 라인에 프로그램 허용 전압이 인가된다. 이에 따라, 플래그 셀과 연결된 워드 라인에 프로그램 펄스가 인가되면 플래그 셀의 문턱 전압이 변화한다. 따라서 플래그 셀에 대한 프로그램 동작이 시작된다. 상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치 및 동작 방법에 의하면, 제1 프로그램 상태(PV1)에 대한 검증 동작이 완료된 이후에 플래그 셀에 대한 프로그램 동작을 시작하게 함으로써, 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
도 13은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 13을 참조하면, 상기 제1 프로그램 과정 및 제2 프로그램 과정을 포함하는 MSB 페이지 프로그램 단계(S130)가 도시되어 있다. 먼저, 제1 프로그램 과정은 플래그 셀과 연결된 비트라인에 프로그램 금지 전압을 인가하고, 선택된 워드 라인에 프로그램 펄스를 인가하는 단계(S310), 제1 프로그램 상태(PV1) 내지 제3 프로그램 상태(PV3)에 대한 검증 동작을 수행하는 단계(S320) 및, 제3 프로그램 상태(PV3)에 대한 검증 동작이 완료되었는지 판단하는 단계(S330)를 포함한다. 단계(S310)에서, 플래그 셀(FC)과 연결된 비트 라인에 프로그램 금지 전압을 인가하고 나머지 셀과 연결된 비트 라인에 프로그램 허용 전압을 인가하며, 플래그 셀(FC) 및 나머지 셀과 연결된 워드 라인에 프로그램 펄스를 인가하여 프로그램 동작을 수행하도록 한다. 즉, 플래그 셀(FC)과 연결된 비트 라인에 프로그램 금지 전압이 인가되므로, 플래그 셀(FC)과 연결된 워드 라인에 프로그램 펄스가 인가되더라도 플래그 셀(FC)의 문턱 전압은 변화하지 않는다.
제3 프로그램 상태(PV3)에 대한 검증 동작이 완료된 경우, 제1 프로그램 과정이 종료되고 제2 프로그램 과정으로 진입한다. 제3 프로그램 상태(PV3)에 대한 검증 동작이 완료되지 않은 경우, 단계(S310)으로 진행하며 제1 프로그램 과정이 반복된다. 단계(S310)이 반복 수행됨에 따라, 제3 프로그램 상태(PV3)에 대한 검증이 완료된 메모리 셀들이 점차 증가하게 되며, 최종적으로 제3 프로그램 상태(PV3)에 대응하는 모든 메모리 셀들에 대해 검증이 완료되면 제3 프로그램 과정이 종료된다.
제2 프로그램 과정이 시작되면, 먼저 플래그 셀(FC)과 연결된 비트 라인에 프로그램 허용 전압은 인가하고, 선택된 워드 라인에 프로그램 펄스를 인가하는 단계(S340), 전체 메모리 셀들에 대한 검증 동작을 수행하는 단계(S350) 및 전체 메모리 셀들에 대한 검증 동작이 완료되었는지 여부를 판단하는 단계(S360)가 수행된다. 단계(S340)가 수행됨에 따라, 플래그 셀(FC)에 대한 프로그램 동작이 수행된다. 단계(S340)에서, 플래그 셀(FC)과 연결된 비트 라인에 프로그램 허용 전압이 인가되며, 플래그 셀(FC) 및 나머지 셀과 연결된 워드 라인에 프로그램 펄스를 인가하여 프로그램 동작을 수행하도록 한다. 즉, 플래그 셀(FC)과 연결된 비트 라인에 프로그램 허용 전압이 인가되므로, 플래그 셀(FC)과 연결된 워드 라인에 프로그램 펄스가 인가되면 플래그 셀(FC)의 문턱 전압이 변화하기 시작한다.
전체 메모리 셀들에 대한 검증 동작이 완료된 경우, 제2 프로그램 과정이 종료되며 이에 따라 MSB 페이지 프로그램 동작이 종료된다. 전체 메모리 셀들에 대한 검증 동작이 완료되지 않은 경우, 단계(S340)으로 진행하며 제2 프로그램 과정이 반복된다.
도 13의 실시 예가 도 10의 실시 예와 다른 점은, 제1 프로그램 상태(PV1)가 아닌 제3 프로그램 상태(PV3)에 대한 검증 동작이 완료되었는지의 여부에 따라 제1 프로그램 과정에서 제2 프로그램 과정으로 진입한다는 점이다.
도 14는 도 13에 따른 MSB 페이지 프로그램 동작을 설명하기 위한 도면이다.
도 14를 참조하면, 도 13에 따른 MSB 페이지 프로그램 동작 방법이 워드 라인에 인가되는 펄스들을 이용하여 설명되어있다. 도 14에서, 프로그램-검증으로 이루어지는 프로그램 루프가 반복적으로 도시되어 있다. 또한, 도 14는 MSB 페이지 프로그램 과정만이 도시되어 있으며, LSB 페이지 프로그램 과정에 대한 도시는 생략되었다.
도 14를 참조하면, MSB 페이지 프로그램 과정이 시작됨에 따라 제1 프로그램 과정이 시작된다. 제1 펄스 쌍(Vpgm1_1, Vpgm1_2)이 인가되며, 제1 내지 제3 검증 전압(Vvr1~Vvr3)이 인가되어 제1 프로그램 루프를 수행하게 된다. 제1 펄스 쌍(Vpgm1_1, Vpgm1_2) 중 프로그램 펄스(Vpgm1_1)은 소거 상태(E)의 메모리 셀들에 인가되며, 프로그램 펄스(Vpgm1_2)은 임시 프로그램 상태(P0)의 메모리 셀들에 인가될 수 있다. 위와 같이 하나의 프로그램 루프 내에서 두 프로그램 펄스를 인가하여 동작 속도를 향상시킬 수도 있다.
한편, 제1 프로그램 루프를 수행한 결과, 제3 프로그램 상태(PV3)에 대한 검증이 완료되지 않은 경우 제2 프로그램 루프를 수행한다. 이에 따라 제2 펄스 쌍(Vpgm2_1, Vpgm2_2)이 인가되며 및 제1 내지 제3 검증 전압(Vvr1~Vvr3)이 차례로 인가된다.
이와 같은 방식으로, 제3 프로그램 상태(PV3)에 대한 검증이 완료될 때까지 프로그램 루프가 수행된다. 제1 프로그램 과정 중에는 플래그 셀 과 연결된 비트 라인에 프로그램 금지 전압이 인가된다. 이에 따라, 플래그 셀과 연결된 워드 라인에 프로그램 펄스가 인가되더라도 플래그 셀의 문턱 전압이 변화하지 않는다. 도 14에서, 제3 프로그램 루프에 의해 제3 프로그램 상태(PV3)에 대한 검증이 완료되었음을 알 수 있다. 제3 프로그램 상태(PV3)에 대한 검증이 완료됨에 따라 제1 프로그램 과정이 종료된다.
제2 프로그램 과정이 시작된다. 제4 펄스(Vpgm4_1), 제1 검증 전압(Vvr1)이 인가되어 제4 프로그램 루프가 수행된다. 이 과정에서, 플래그 셀(FC) 과 연결된 비트 라인에 프로그램 허용 전압이 인가된다. 이에 따라, 플래그 셀과 연결된 워드 라인에 프로그램 펄스가 인가되면 플래그 셀의 문턱 전압이 변화한다. 따라서 플래그 셀에 대한 프로그램 동작이 시작된다. 상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치 및 동작 방법에 의하면, 제3 프로그램 상태(PV3)에 대한 검증 동작이 완료된 이후에 플래그 셀에 대한 프로그램 동작을 시작하게 함으로써, 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
도 15a는 도 10, 도 12, 도 13 및 도 14에 도시된 제1 프로그램 과정에서 플래그 셀의 문턱 전압을 나타내기 위한 도면이다.
도 15a를 참조하면, 제1 프로그램 과정에서 플래그 셀과 연결된 비트 라인에 프로그램 금지 전압이 인가되며, 플래그 셀을 포함하는 페이지와 연결된 워드라인에 프로그램 펄스가 인가된다. 따라서 선택된 워드라인과 연결된 메모리 셀들 중, 플래그 셀을 제외한 메모리 셀들의 프로그램 동작이 시작된다. 즉, 제1 프로그램 상태 내지 제3 프로그램 상태에 대응하는 메모리 셀들의 문턱 전압이 점차 상승하게 된다. 플래그 셀(FC)과 연결된 비트 라인에는 프로그램 금지 전압이 인가되며, 따라서 플래그 셀(FC)의 문턱 전압은 유지된다.
도 15b는 도 10 및 도 12에 도시된 제2 프로그램 과정에서 플래그 셀의 프로그램 동작을 설명하기 위한 도면이다.
도 15b를 참조하면, 도 10 및 도 12에 도시된 바와 같이 제1 프로그램 상태(PV1)에 대한 검증 동작이 완료되어, 플래그 셀(FC)과 연결된 비트 라인에 프로그램 허용 전압이 인가되기 시작한다. 이에 따라, 플래그 셀(FC)과 연결된 워드 라인에 프로그램 펄스가 인가되면, 플래그 셀(FC)의 문턱 전압이 상승하기 시작한다. 제2 프로그램 과정이 진행됨에 따라, 플래그 셀(FC)의 문턱 전압은 점차 목표로 하는 전압 레벨까지 상승하게 될 것이다.
도 15c는 도 13 및 도 14에 도시된 제2 프로그램 과정에서 플래그 셀의 프로그램 동작을 설명하기 위한 도면이다.
도 15b를 참조하면, 도 13 및 도 14에 도시된 바와 같이 제3 프로그램 상태(PV3)에 대한 검증 동작이 완료되어, 플래그 셀(FC)과 연결된 비트 라인에 프로그램 허용 전압이 인가되기 시작한다. 이에 따라, 플래그 셀(FC)과 연결된 워드 라인에 프로그램 펄스가 인가되면, 플래그 셀(FC)의 문턱 전압이 상승하기 시작한다. 제2 프로그램 과정이 진행됨에 따라, 플래그 셀(FC)의 문턱 전압은 점차 목표로 하는 전압 레벨까지 상승하게 될 것이다.
상술한 바와 같이, 본 발명의 실시 예들에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 특정 프로그램 상태에 대한 검증 동작이 완료된 이후에 플래그 셀(FC)의 프로그램을 시작하게 된다. 이에 따라, 프로그램 동작 중에 서든 파워 오프가 발생하는 경우에 데이터 오류를 보다 정확히 판별할 수 있으며, 반도체 메모리 장치의 동작 신뢰성이 향상된다.
도 16은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 나타내는 블록도이다.
도 16을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1300) 및 컨트롤러(1200)를 포함한다. 반도체 메모리 장치(1300)는 도 1을 참조하여 설명된 반도체 메모리 장치(100)일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1110, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 또한 컨트롤러(1200)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1300)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1220)은 에러 정정 블록(1250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(1300)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(1300) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 17은 도 16의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 17을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 17에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 14를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 18에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 18에서, 도 17을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 16을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 16 및 도 17을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부

Claims (16)

  1. LSB 페이지의 프로그램 동작을 수행하는 단계; 및
    제1 프로그램 상태, 제2 프로그램 상태 및 제3 프로그램 상태를 포함하는 복수의 프로그램 상태들 중, 적어도 하나의 프로그램 상태에 대한 검증 동작에 기초하여, 플래그 셀 및 MSB 페이지의 프로그램 동작을 수행하는 단계를 포함하고,
    상기 플래그 셀에 저장되는 데이터는, 상기 프로그램 동작에 따라 프로그램 되는 데이터가 LSB 데이터인지 또는 MSB 데이터인지 여부를 나타내는 데이터이고,
    상기 플래그 셀 및 MSB 페이지에 대한 프로그램 동작 동안, 상기 제1 프로그램 상태 및 상기 제3 프로그램 상태 중 적어도 하나의 검증 동작이 완료된 후에 상기 플래그 셀의 프로그램 동작이 시작되는, 반도체 메모리 장치의 동작 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 플래그 셀 및 MSB 페이지의 프로그램 동작을 수행하는 단계는:
    플래그 셀을 제외한 메모리 셀들을 프로그램하는 제1 프로그램 단계; 및
    상기 플래그 셀을 포함한 메모리 셀들을 프로그램하는 제2 프로그램 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2 항에 있어서, 상기 제1 프로그램 단계는, 상기 적어도 하나의 프로그램 상태에 대한 검증 동작에 기초하여 종료되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서, 상기 복수의 프로그램 상태들 중 적어도 하나의 프로그램 상태에 대한 검증 동작이 완료되면 상기 제1 프로그램 단계가 종료되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서,
    상기 복수의 프로그램 상태들은 제1 프로그램 상태, 제2 프로그램 상태 및 제3 프로그램 상태로 구분되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서,
    상기 제1 프로그램 상태에 대한 검증 동작이 완료되는 경우 상기 제1 프로그램 단계가 종료되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서,
    상기 제3 프로그램 상태에 대한 검증 동작이 완료되는 경우 상기 제1 프로그램 단계가 종료되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제2 항에 있어서, 상기 제1 프로그램 단계에서는, 상기 플래그 셀과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제2 항에 있어서, 상기 제2 프로그램 단계에서는, 상기 플래그 셀과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  10. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중 선택된 워드라인에 연결된 메모리 셀들에 데이터를 프로그램 하는 프로그램 동작을 수행하는 주변 회로; 및
    상기 프로그램 동작시, LSB 데이터를 저장하기 위한 LSB 프로그램 루프 및 MSB 데이터를 저장하기 위한 MSB 프로그램 루프를 수행하도록 상기 주변회로를 제어하는 제어 로직을 포함하고,
    상기 MSB 프로그램 루프의 수행에 따라, 상기 선택된 워드라인에 연결된 메모리 셀들의 문턱 전압들은 소거 상태 및 제1 내지 제3 프로그램 상태로 구분되고,
    상기 제어 로직은,
    상기 MSB 프로그램 루프의 수행 시, 상기 제1 프로그램 상태 및 제3 프로그램 상태 중 적어도 하나의 검증 동작이 수행된 이후에, 상기 프로그램 동작에 따라 프로그램 되는 데이터가 상기 MSB 데이터임을 나타내는 플래그 데이터를 프로그램 하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서, 상기 제어 로직은,
    상기 제1 프로그램 상태에 대한 검증 동작이 수행된 이후에, 상기 플래그 데이터를 프로그램 하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서, 상기 제1 프로그램 상태에 대한 검증 동작이 수행되기 이전의 MSB 프로그램 루프에서, 상기 제어 로직은 상기 플래그 데이터가 저장될 플래그 셀과 연결된 비트 라인에 프로그램 금지 전압을 인가하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서, 상기 제1 프로그램 상태에 대한 검증 동작이 수행된 이후의 MSB 프로그램 루프에서, 상기 제어 로직은 상기 플래그 데이터가 저장될 플래그 셀과 연결된 비트 라인에 프로그램 허용 전압을 인가하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서, 상기 제어 로직은,
    상기 제3 프로그램 상태에 대한 검증 동작이 수행된 이후에, 상기 플래그 데이터를 프로그램 하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서, 상기 제3 프로그램 상태에 대한 검증 동작이 수행되기 이전의 MSB 프로그램 루프에서, 상기 제어 로직은 상기 플래그 데이터가 저장될 플래그 셀과 연결된 비트 라인에 프로그램 금지 전압을 인가하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서, 상기 제3 프로그램 상태에 대한 검증 동작이 수행된 이후의 MSB 프로그램 루프에서, 상기 제어 로직은 상기 플래그 데이터가 저장될 플래그 셀과 연결된 비트 라인에 프로그램 허용 전압을 인가하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
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