KR20230109521A - 전자 부품 내부, 중부와 외부의 방열 계면 박편 재료 - Google Patents

전자 부품 내부, 중부와 외부의 방열 계면 박편 재료 Download PDF

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KR20230109521A
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Abstract

본 발명은 전자 부품 내부, 중부, 및 외부의 방열 계면 박편 재료를 제공하는 바, 해당 전자 부품 내부는 전자 칩(Chip)과 직접 방열기(IHS) 사이의 제1 접촉 계면이고, 해당 전자 부품 중부는 전자 칩과 히트싱크(Heatsink) 사이의 제2 접촉 계면이며, 전자 부품 외부는 직접 방열기와 히트싱크 사이의 제3 접촉 계면이고, 제1, 제2, 제3 접촉 계면에 배치된 방열 계면 박편 재료는 그 내부, 중부와 외부 응용 위치에 의하여 각각 TIM1, TIM1.5와 TIM2로 약칭되고, 그 방열 계면 박편 재료는 제1 열전도 접착제 층, 제2 열전도 접착제 층 및 전도 기능 박층을 포함하고, 해당 전도 기능 박층은 적어도 하나의 전도 포일, 단일면 도자기 및/또는 그래핀 방열 재료 층을 구비하는 전도 포일과 양면 도자기 및/또는 그래핀 방열 재료 층을 구비하는 전도 포일이고, 또한 제1 열전도 접착제 층 및 제2 열전도 접착제 층 중간에 적층된다.

Description

전자 부품 내부, 중부와 외부의 방열 계면 박편 재료{HEAT DISSIPATION INTERFACE SHEET MATERIAL FOR INNER, MIDDLE AND OUTER PARTS OF ELECTRONIC COMPONENTS}
본 발명은 전자 분야에서의 전자 부품 내부와 외부의 방열 계면에 사용되는 박편 재료(TIM)에 관한 것으로서, 해당 전자 부품 내부는 전자 칩(Chip)과 직접 방열기(IHS) 사이의 제1 접촉 계면이고, 해당 전자 부품 중부는 전자 칩과 히트싱크 사이의 제2 접촉 계면이며, 전자 부품 외부는 직접 방열기와 히트싱크(Heatsink) 사이의 제3 접촉 계면이고, 제1, 제2, 제3 접촉 계면에 배치된 방열 계면 박편 재료는 그 내부, 중부와 외부 응용 위치에 의하여 각각 TIM1, TIM1.5와 TIM2로 약칭한다.
전자 부품 패키징 방열을 날로 엄격해지고, 폐열 전도 방출은 전자 제품 개발 설계의 중요한 부분이며, 열전도 설계는 열전달 계면 접촉 면적 최대화를 고려하여 전자 부품 패키징 표면이 고효율로 열량을 방출하도록 하여야 하고, 전자 부품 패키징 방열 분야에서, 종래 기술의 전자 부품 패키징 표면과 방열 장치 표면 사이의 간격 충진은 열 계면 재료(Thermal Interface Materials, TIM)를 사용한다. 일반적으로 말하면 TIM은 연성 재료로 구성되어 전자 부품 패키징 표면과 방열 장치 표면 사이의 간격을 충진하여, 열전도의 유효 접촉 면적을 증가시킨다. TIM는 열전도 재료로서 계면 상의 종래 간격을 충진하지만, 두 접촉면 사이에는 간격이 존재하고, 간격에는 공기가 존재하며, 공기는 열의 불량 도체이기 때문에, 높은 열전도율의 TIM을 사용하여 접촉 계면의 열전도 효율을 향상시킨다. 일반적인 열전도 평균 K값이 4 ~ 13 W/mK인 절연 콤파운드 또는 쿠션은 실리콘 오일을 토출할 우려가 있고, 수명이 짧으며, 재가공을 파괴시켜야 하는 결함이 있으며, 열전도 평균 K값이 13 ~ 21 W/mK이거나 또는 60 ~ 80 W/mK 전도하는 합금 콤파운드 또는 쿠션은 가열 부착시켜야 하고, 고 전력은 오버플로우 전도 단락 등 우려가 있어, 가설 댐 처리를 진행하여야 한다. 그리고 방열 계면 박편 재료는 시판되는 열 흑연 시트가 있는 바, 이는 아주 얇고 합성 제조되었으며, 고도로 지향된 흑연 중합체 필름이며, 열 관리 및 방열기 응용에 사용된다. 시판 흑연 시트는 특히 제한된 공간에 특히 적합하거나 또는 종래 구역을 위하여 보충 방열을 제공한다. 탁월한 열전도성(구리의 2 내지 4배)에 힘입어, 열전도 흑연 시트는 유연성을 갖고(반복 밴딩 가능) 또한 원하는 형상으로 절단할 수 있다. 핸드폰, 컴퓨터, 기타 전자 설비, 반도체 제조 설비와 광통신 설비에 적용될 수 있다. 종래 기술에서는 단일 벽 탄소 나노튜브(CNT) 복합 재료 방열 재료에 대하여 연구를 진행하였는 바, 예를 들면 중화민국 특허번호 TW201834960에서 공개한 바와 같이, 단일 벽 CNT 복합 재료와 스택 수직 배열형 CNT 어레이를 통하여 단일 벽 CNT 복합 재료로 형성되는 복수 층 또는 복수 레벨 구조 및 그 제조와 사용 방법이 있다. 이러한 복수 층 또는 복수 레벨 구조는 열 계면 재료(TIM)로 사용되어 여러 가지 응용에 적용될 수 있는 바, 예를 들면 사전 소결 테스트이다.
종래 기술에서는 열 계면 조합물에 대하여 연구를 진행하였는 바, 예를 들면 중화민국 특허번호 TW200401805A에서 공개한 바와 같이, a) 적어도 두 가지 실록시기 화합물; b) 적어도 한 가지 무기 미세 충진 재료; 및 c) 적어도 한 가지 열전도성 충진 재료를 포함한다. 또한, 열 계면 재료를 형성하는 방법을 공개하는 바, 해당 방법은, a) 적어도 두 가지 실록시기 화합물을 제공하며; b) 적어도 한 가지 무기 미세 충진 재료를 제공하며; c) 적어도 한 가지 열전도성 충진 재료를 제공하며; 및 d) 상기 적어도 두 가지 실록시기 화합물, 상기 적어도 한 가지 무기 미세 충진 재료 및 상기 적어도 한 가지 열전도성 충진 재료를 조합하는 것을 포함한다.
종래 기술에서는 가역적인 접합 열 계면 재료에 대하여 연구를 진행하는 바, 예를 들면 미국 특허번호 US09085719B2에서 공개한 바와 같이 전자 부품 및 그 제조와 사용 방법이다. 이는 열 계면 재료를 포함하는 바, 가수분해 안정제, 열 가역 접합제 및 열전도와 비전도 충진재를 포함하고, 그 중에서 열 계면 재료의 열전도율은 0.2 W/m-K 또는 이상이고, 저항률은 9×1011옴 -cm 또는 이상이다. 해당 열 가역 접합제는 기능성의 아미노 프로필 메틸 실록산-디메닐 실록산 공중합체를 포함한다. 다른 종래 기술에서는 자기장 파열 마이크로 캡슐을 포함하는 열 계면 재료에 대하여 연구를 진행하는 바, 예를 들면 미국 특허번호 US09694337B2에서 공개한 바와 같이, 두 기판 사이의 간격을 충진하기 위한 열 계면 재료(TIM)에서, 마이크로 캡슐은 TIM 간격 충진물 중에 분포되고, 각 마이크로 캡슐은 모두 용제를 패킹하는 케이스를 구비한다. 하나 또는 복수의 유기 실란 코팅층 자기 나노 과립이 공유 결합을 통하여 각 마이크로 캡슐의 케이스에 결합된다. 실시예에서, (3-아미노 프로필)트리메틸 실란 코팅층 자철석 나노 과립이 현장 중합 과정에서 요소 프름알테히드(UF) 마이크로 캡슐의 케이스에 결합된다. 해당 TIM이 쉽게 다른 한 기판에 고정된 하나의 기판을 제거하게 하기 위하여, 기판을 마이크로 캡슐에 파열되기 충분한 자기장에 놓고, 유기 실란이 도포된 자기 나노 과립의 자기 에너지를 통하여 자극한다. 그 파열된 마이크 캡슐 케이스 용제를 방출하고, TIM 간격 충진 재료를 용해 및/또는 팽창시켜, 기판 사이의 접합 강도를 낮춘다.
종래 기술에서는 시스템 레벨 패키징 부품에 패키징된 긴밀형 휴대식 전자 설비와 해당 설비를 위한 열 솔루션에 대하여 연구를 진행하는 바, 예를 들면 중국 특허번호 CN106462204B에서 공개한 바와 같이, 해당 긴밀형 휴대식 전자 설비는 단일 패키징에 조립될 수 있어, 크기를 감소시키고 또한 형상 계수를 개선할 수 있다. 복수의 베어 칩, 수동 부품, 기계 또는 광학 부품을 포함하는 몇 십 또는 몇 백 개 부품이 인쇄회로기판의 단일 시스템에 패키징될 수 있다. 해당 부품 중의 하나 또는 복수의 부품은 대량의 전력을 소모할 수 있기 때문에, 과량의 열을 발생시킨다. 과량의 열을 제거하기 위하여, 해당 설비는 하나 또는 복수의 열 솔루션을 포함할 수 있는 바, 예를 들면 내부 핫 플러그, 방열기, 내부 삽입식 방열 시트 및/또는 외부 방열 시트이다. 일 예시에서, 해당 열 솔루션은 열을 전도를 통하여 기판의 저부로 방출하거나 또는 대류를 통하여 시스템의 상부로 방출하거나 또는 양자의 결합이다. 종래 기술에서는 EMI 차폐의 열전도 계면 부품에 대하여 연구를 진행하는 바, 예를 들면 중국 특허번호 CN103098575A에서 공개한 바와 같이, 여러 가지 예시적 실시방식에서, EMI 차폐의 열전도 계면 부품은 열 계면 재료와 차폐 재료 시트, 예를 들면 전도 직물, 그물, 포일 등을 포함한다. 상기 차폐 재료 시트는 상기 열 계면 재료 내에 삽입되며 및/또는 제1층 열 계면 재료와 제2층 열 계면 재료 사이에 끼워질 수 있다.
본 발명의 발명자는 전자 재료 업계에 다년간 종사하고, 현재 시판되는 방열 계면 박편 재료(TIM)의 재가공성이 떨어지고, 실리콘 오일을 토출할 우려가 있으며, 수명이 짧아 여전히 결함이 존재하고 해결 방안을 찾아야 한다는 것을 잘 알고 있다. 또한 고온 또는 고 전력하에서 오버플로우 문제가 존재하여, 전도, 단락 등을 초래할 우려가 있고, 방열 계면 박편 재료 주위를 가설 댐 차폐하여 오버플로우를 방지하여야 한다.
상기 현재 기술적 과제를 해결하기 위하여, 본 발명은 전자 부품 내부, 중부와 외부의 방열 계면 박편 재료를 제공하는 바, 해당 전자 부품 내부는 전자 칩(Chip)과 직접 방열기(IHS) 사이의 제1 접촉 계면이고, 해당 전자 부품 중부는 전자 칩과 히트싱크(Heatsink) 사이의 제2 접촉 계면이며, 전자 부품 외부는 직접 방열기와 히트싱크 사이의 제3 접촉 계면이고, 제1, 제2, 제3 접촉 계면에 배치된 방열 계면 박편 재료는 그 내부, 중부와 외부 응용 위치에 의하여 각각 TIM1, TIM1.5와 TIM2로 약칭되고, 그 방열 계면 박편 재료는, 두께가 0.1 마이크로미터 ~ 300 마이크로미터이고, 내전압이 100 ~ 20 KV인 제1 열전도 접착제 층; 두께가 0.1 마이크로미터 ~ 300 마이크로미터이고, 내전압이 100 ~ 20 KV인 제2 열전도 접착제 층; 및 적어도 하나의 전도 포일, 단일면 도자기 및/또는 그래핀 방열 재료 층을 구비하는 전도 포일과 양면 도자기 및/또는 그래핀 방열 재료 층을 구비하는 전도 포일이고, 또한 제1 열전도 접착제 층 및 제2 열전도 접착제 층 중간에 적층되며, 그 내전압이 500 ~ 20KV인 전도 기능 박층을 포함하며; 해당 전도 기능 박층의 전도 포일은 적어도 구리 포일, 알루미늄 포일, 은 페이스트, 탄소 튜브, 전도 고분자, 솔더 페이스트, 전도 잉크와 구리 페이스트이고, 또한 해당 전도 포일의 두께는 100 나노미터 ~ 50 밀리미터이며; 해당 도자기 및/또는 그래핀 방열 재료 층의 두께는 20 나노미터 ~ 150 마이크로미터이다. 그 중에서, 해당 제1 열전도 접착제 층과 제2 열전도 접착제 층은 코팅, 프린팅, 스프레이 코팅, 증착 또는 스퍼터링 방식을 통하여 전도 기능 박층의 표면 상에 커버된다. 그 중에서, 해당 제1 열전도 접착제 층과 제2 열전도 접착제 층은 패치가 전도 기능 박층의 표면 상에 부착된다. 그 중에서, 해당 제1 열전도 접착제 층과 제2 열전도 접착제 층의 열전도(트랜션트 평면 열원 방법 Hot disc의 테스트 데이터) 평균 K값은 30 ~ 150 W/mK 사이이고, 열 확산율은 10 ~ 130 mm2/s 사이이다. 그 중에서, 해당 도자기 및 그래핀 방열 재료층은 코팅, 프린팅, 스프레이 코팅, 증착 또는 스퍼터링 방식을 통하여 전도 포일의 표면 상에 커버된다. 그 중에서, 해당 TIM1은 0.3 ~ 3 Kg/cm2 저압력 접착, 100 ~ 3 Kg/cm2 고압력 접착, 0.1 mbar 미만 부압 및 0.1 ~ 1Kg/cm2 압력 하의 진공 접착 또는 롤링 접착/압착 혼합 공법을 사용하여 전자 칩과 집적 방열기 사이의 제1 접촉 계면에 부착하는 바, 그 TIM1 사용 온도는 -60 ℃ ~ 360 ℃ 사이이다. 그 중에서, 해당 TIM1.5의 제1 열전도 접착제 층과 제2 열전도 접착제 층은 윤활유와 핫 멜트 접착제를 포함하는 슬라이딩 재료이다. 그 중에서, 해당 TIM1.5는 저압력 또는 롤링 접착/압착 혼합 공법으로 전자 칩과 히트싱크 사이의 제2 접촉 계면에 부착하는 바, 그 TIM1.5 사용 온도는 -60 ℃ ~ 360 ℃ 사이이다. 그 중에서, 해당 TIM2의 제1 열전도 접착제 층과 제2 열전도 접착제 층은 윤활유와 핫 멜트 접착제를 포함하는 슬라이딩 재료이다. 그 중에서, 해당 TIM2는 0.3 ~ 3 Kg/cm2 저압력 접착 또는 롤링 접착/압착 혼합 공법으로 집적 방열기와 히트싱크 사이의 제3 접촉 계면에 부착하는 바, 그 TIM2 사용 온도는 -60 ℃ ~ 360 ℃ 사이이다.
본 발명은 재 가공성이 좋고, 실리콘 오일을 토출하지 않으며, 수명이 길고, 내고온 및 고 전력 환경하에서 오버플로우되어 단락되지 않고 댐 가설이 필요하지 않아 여러 가지 환경에 적합하고, 종래의 기술과 차별점이 존재하고, 신규성, 진보성 및 실용 효과가 좋다. 본 발명에서 사용하는 기술, 수단 및 그 효과에 관하여, 일 바람직한 실시예와 도면을 참조하여 아래 상세하게 설명하는 바, 본 발명의 상기 목적, 구조 및 특징은 이를 통하여 더욱 잘 이해될 것이다.
도 1은 본 발명의 전자 부품 내부와 외부의 방열 계면 박편 재료 응용 시나리오를 보여주는 도면이다.
도 2는 본 발명의 전자 부품 중부의 방열 계면 박편 재료 응용 시나리오를 보여주는 도면이다.
도 3은 본 발명의 전자 부품 내부, 중부와 외부의 방열 계면 박편 재료의 구조도이다.
도 4는 본 발명의 전자 부품 내부, 중부와 외부의 방열 계면 박편 재료의 전도 기능 박층 실시예1의 구조도이다.
도 5는 본 발명의 전자 부품 내부, 중부와 외부의 방열 계면 박편 재료의 전도 기능 박층 실시예2의 구조도이다.
도 6은 본 발명의 전자 부품 내부, 중부와 외부의 방열 계면 박편 재료의 전도 기능 박층 실시예3의 구조도이다.
도 7은 본 발명의 전자 부품 내부, 중부와 외부의 방열 계면 박편 재료의 전도 기능 박층 다중 층 적층 가공 도면이다.
아래, 특정된 구체적인 실시예를 통하여 본 발명의 실시방식에 대하여 설명하도록 하는 바, 당 업계 통상의 지식을 가진 자들은 본 명세서에 기재된 내용에 의하여 용이하게 본 발명의 기타 장점과 효과를 이해할 수 있을 것이다. 본 발명은 또 기타 부동한 구체적인 실시예를 통하여 실시 또는 응용될 수 있으며, 본 명세서 중의 각 세부사항도 부동한 관점과 응용을 기반으로 본 발명의 목적을 벗어나지 않는 상황 하에서 여러 가지 수정과 변경을 진행할 수 있다.
우선, 도 1의 본 발명의 전자 부품 내부와 외부의 방열 계면 박편 재료 응용 시나리오를 보여주는 도면을 참조하면, 도면에서 회로기판(201) 상에 전자 칩(301)(Chip)이 구비되고, 또한 어레이 솔더볼(401)을 통하여 전자 칩(301)을 회로기판(201) 상에 고정하며, 전자 칩(301)은 전력을 인가하여 작동하면 발열하고, 그 열을 방출하여 전자 칩(301)이 정상적으로 작동하고, 또한 전자 칩(301)의 사용 수명을 연장하기 위하여, 집적 방열기(501)(IHS)를 이용하여 전자 칩(301) 표면에 커버하고, 땜납 합금(601)을 이용하여 방열기(501)를 회로기판(201) 상에 고정하며, 이어 방열 계면 박편 재료 TIM1(101)을 통하여 전자 부품 내부의 집적 방열기(501)와 전자 칩(301) 표면 사이의 간격을 충진하여, 열전도 효율을 향상시키고 또한 전자기파 간섭을 방지하는 효과를 이루며, 이는 전자 칩(301)이 발생시키는 열을 집적 방열기(501)에 전달하여 방출하기 위한 목적이다. 더 나아가 방출 효과를 향상시키기 위하여 집적 방열기(501)에 또한 히트싱크(701)(Heatsink)를 구비하고, 또한 방열 계면 박편 재료 TIM2(102)를 이용하여 전자 부품 외부 집적 방열기(501)와 히트싱크(701) 사이의 간격을 충진하여, 최적의 전자 부품의 방열 효과를 구현한다. 본 발명은 전자 부품 내부, 중부와 외부의 방열 계면 박편 재료에 관한 것으로서, 이는 해당 전자 부품 내부가 전자 칩(301)과 직접 방열기(501) 사이의 제1 접촉 계면이거나 해당 전자 부품 외부가 집적 방열기(501)와 히트싱크(701) 사이의 제3 접촉 계면인 것에 적용할 수 있으며; 해당 제1 및 제3 접촉 계면에 배치된 방열 계면 박편 재료는 그 내부와 외부 적용 위치에 의하여 각각 TIM1(101)와 TIM2(102)로 약칭된다.
도 2의 본 발명의 전자 부품 중부의 제2 방열 계면 박편 재료 응용 시나리오를 보여주는 도면에 도시된 바와 같이, 도면에서 회로기판(201) 상에 전자 칩(301)이 구비되고, 또한, 어레이 솔더볼(401)을 통하여 전자 칩(301)을 회로기판(201) 상에 고정하며, 전자 칩(301)은 전력을 인가하여 작동하면 발열하고, 전자 부품은 실제상 전자 칩(301) 크기와 공간 설계를 고려하여 집적 방열기(501)를 생략하고, 직접 전자 칩(301) 표면 상에 히트싱크(701)를 구비하고, 또한 방열 계면 박막 재료 TIM1.5(103)를 이용하여 전자 부품 중 전자 칩(301)과 히트싱크(701) 사이의 간격을 충진하여, 그 공간을 사용하는 상황 하에서의 최적의 전자 부품의 방열 효과를 구현한다. 본 발명은 전자 부품 내부, 중부와 외부의 방열 계면 박편 재료에 관한 것으로서, 이는 해당 전자 부품 중부가 전자 칩(301)과 히트싱크(701) 사이의 제2 접촉 계면인 것에 적용할 수 있고, 해당 전자 부품 중부에 구비된 방열 계면 박편 재료는 중부 적용 위치에 의하여 TIM1.5(103)로 약칭된다. 본 발명의 명세서의 전자 부품 내부, 중부와 외부는 바로 상기 방열 계면 박편 재료 적용 위치에 의해 정의된다.
도3은 본 발명의 전자 부품 내부, 중부와 외부의 방열 계면 박편 재료의 구조도로서, 본 발명의 전자 부품 내부, 중부와 외부의 방열 계면 박편 재료를 설명하며, 그 방열 계면 박편 재료는, 두께가 0.1 마이크로미터 ~ 300 마이크로미터이고, 내전압이 100 ~ 20 KV인 제1 열전도 접착제 층(1011); 두께가 0.1 마이크로미터 ~ 300 마이크로미터이고, 내전압이 100 ~ 20 KV인 제2 열전도 접착제 층(1012); 및 제1 열전도 접착제 층(1011) 및 제2 열전도 접착제 층(1012) 중간에 적층되며 그 내전압이 500 ~ 20KV인 전도 기능 박층(1013)을 포함하며; 그 중에서, 해당 제1 열전도 접착제 층(1011)과 제2 열전도 접착제 층(1012)은 코팅, 프린팅, 스프레이 코팅, 증착 또는 스퍼터링 방식을 통하여 전도 기능 박층(1013)의 표면 상에 커버된다. 그 중에서, 해당 제1 열전도 접착제 층(1011)과 제2 열전도 접착제 층(1012)은 패치가 전도 기능 박층(1013)의 표면 상에 부착된다. 그 중에서, 해당 제1 열전도 접착제 층(1011)과 제2 열전도 접착제 층(1012)의 열전도의 평균 K값은 30 ~ 150 W/mK 사이이고, 열 확산율은 10 ~ 130 mm2/s 사이이며, 이는 ISO 22007-2 트랜션트 평면 열원 방법(Transient plane heat source method, TPS)의 테스트 표준을 사용하였다. 본 발명의 전자 부품 내부, 중부와 외부의 방열 계면 박편 재료는 도1, 도2에 도시된 바와 같이 그 외부, 중부와 내부 적용 위치에 의하여 각각 TIM1(101), TIM1.5(103)와 TIM2(102)로 약칭되고, 그 중에서, 해당 TIM1(101)은 0.3 ~ 3 Kg/cm2 저압력 접착, 100 ~ 3 Kg/cm2 고압력 접착, 0.1 mbar 미만 부압 및 0.1 ~ 1Kg/cm2 압력 하의 진공 접착 또는 롤링 접착/압착 혼합 공법을 사용하여 전자 칩(301)과 집적 방열기(501) 사이의 제1 접촉 계면에 부착하는 바, 그 TIM1(101) 사용 온도는 -60 ℃ ~ 360 ℃ 사이이다. 그 중에서, 해당 TIM1.5(103)의 제1 열전도 접착제 층(1011)과 제2 열전도 접착제 층(1012)은 윤활유와 핫 멜트 접착제를 포함하는 슬라이딩 재료이다. 그 중에서, 해당 TIM1.5(103)는 저압력 또는 롤링 접착/압착 혼합 공법으로 전자 칩(301)과 히트싱크(701) 사이의 제2 접촉 계면에 부착하는 바, 그 TIM1.5(103) 사용 온도는 -60 ℃ ~ 360 ℃ 사이이다. 그 중에서, 해당 TIM2(102)의 제1 열전도 접착제 층(1011)과 제2 열전도 접착제 층(1012)은 윤활유와 핫 멜트 접착제를 포함하는 슬라이딩 재료이다. 그 중에서, 해당 TIM2(102)는 0.3 ~ 3 Kg/cm2 저압력 접착 또는 롤링 접착/압착 혼합 공법으로 집적 방열기(501)와 히트싱크(701) 사이의 제3 접촉 계면에 부착하는 바, 그 TIM2(102) 사용 온도는 -60 ℃ ~ 360 ℃ 사이이다.
더 나아가 본 발명의 실시방법을 이해하도록 하기 위하여, 도4의 본 발명의 전자 부품 내부, 중부와 외부의 방열 계면 박편 재료의 전도 기능 박층 실시예1의 구조도에 도시된 바와 같이, 해당 전도 기능 박층(1013)은 전도 포일(10131)이며; 그 중에서, 해당 전도 기능 박층(1013)의 전도 포일(10131)은 적어도 구리 포일, 알루미늄 포일, 은 페이스트, 탄소 튜브, 전도 고분자, 솔더 페이스트, 전도 잉크와 구리 페이스트이고, 또한 해당 전도 포일(10131)의 두께는 100 나노미터 ~ 50 밀리미터이며; 도5는 본 발명의 전자 부품 내부, 중부와 외부의 방열 계면 박편 재료의 전도 기능 박층 실시예2의 구조도로서, 해당 전도 기능 박층(1013)은 단일면 도자기 및/또는 그래핀 방열 재료 층(10132)을 구비하는 전도 포일(10131)이고, 본 명세서에서 상기 도자기 및/또는 그래핀 방열 재료 층은 바로 단일 도자기 방열 재료, 단일 그래핀 방열 재료 또는 도자기와 그래핀 혼합 방열 재료가 모두 해당 전도 포일(10131) 표면에 적층될 수 있고, 해당 도자기 및/또는 그래핀 방열 재료 층(10132)의 두께는 20 나노미터 ~ 150 마이크로미터이다. 그 중에서, 해당 제1 열전도 접착제 층(1011)과 제2 열전도 접착제 층(1012)은 코팅, 프린팅, 스프레이 코팅, 증착 또는 스퍼터링 방식을 통하여 전도 기능 박층(1013)의 표면 상에 커버된다. 도6은 본 발명의 전자 부품 내부, 중부와 외부의 방열 계면 박편 재료의 전도 기능 박층 실시예3의 구조도로서, 해당 전자 기능 박층(1013)은 양면 도자기 및/또는 그래핀 방열 재료 층(10132)을 구비하는 전도 포일이고, 그 중에서, 해당 도자기 및/또는 그래핀 방열 재료 층(10132)은 코팅, 프린팅, 스프레이 코팅, 증착 또는 스퍼터링 방식을 통하여 전도 포일(10131)의 표면 상에 커버된다
도7은 본 발명의 전자 부품 내부, 중부와 외부의 방열 계면 박편 재료의 전도 기능 박층의 다중 적층 가공 도면이다. 더욱 나아가, 본 발명의 전도 기능 박층(1013)은 적어도 하나의 전도 포일(10131), 단일면 도자기 및/또는 그래핀 방열 재료 층(10132)을 구비하는 전도 포일(10131)과 양면 도자기 및/또는 그래핀 방열 재료 층(10132)을 구비하는 전도 포일(10131)이며, 적층 사용되어 열전도와 전도 효과를 증가시킬 수 있고, 또한 전자기파 방지 효과를 증가할 수 있으며, 전자 칩(301)의 사용 안정성을 향상시킬 수 있다. 그 전도 기능 박층(1013)은 마지막으로 제1 열전도 접착제 층(1011) 및 제2 열전도 접착제 층(1012) 중간에 적층되고, 전자 칩(301), 직접 방열기(501)과 히트싱크(701)의 표면에 부착되며, 기능 상에서 열전도율을 향상시키고, 오버플로우 전도 단락 등 우려가 없다.
본 발명은 전자 부품 내부, 중부와 외부의 방열 계면 박편 재료를 제공하는 바, 해당 전자 부품 내부는 전자 칩(301)과 직접 방열기(501) 사이의 제1 접촉 계면이고, 해당 전자 부품 중부는 전자 칩(301)과 히트싱크(701) 사이의 제2 접촉 계면이며, 전자 부품 외부는 직접 방열기(501)와 히트싱크(701) 사이의 제3 접촉 계면이고, 해당 제1, 제2, 제3 접촉 계면에 배치된 방열 계면 박편 재료는 그 내부, 중부와 외부 응용 위치에 의하여 각각 TIM1(101), TIM1.5(103)와 TIM2(102)로 약칭되고, 그 방열 계면 박편 재료는, 두께가 0.1 마이크로미터 ~ 300 마이크로미터이고, 내전압이 100 ~ 20 KV인 제1 열전도 접착제 층(1011); 두께가 0.1 마이크로미터 ~ 300 마이크로미터이고, 내전압이 100 ~ 20 KV인 제2 열전도 접착제 층(1012); 및 적어도 하나의 전도 포일(10131), 단일면 도자기 및/또는 그래핀 방열 재료 층(10132)을 구비하는 전도 포일(10131)과 양면 도자기 및/또는 그래핀 방열 재료 층(10132)을 구비하는 전도 포일(10131)이고, 또한 제1 열전도 접착제 층(1011) 및 제2 열전도 접착제 층(1012) 중간에 적층되며, 그 내전압이 500 ~ 20 KV인 전도 기능 박층(1013)을 포함하며; 해당 전도 기능 박층(1013)의 전도 포일(10131)은 적어도 구리 포일, 알루미늄 포일, 은 페이스트, 탄소 튜브, 전도 고분자, 솔더 페이스트, 전도 잉크와 구리 페이스트이고, 또한, 해당 전도 포일(10131)의 두께는 100 나노미터 ~ 50 밀리미터이며; 해당 도자기 및/또는 그래핀 방열 재료 층(10132)의 두께는 20 나노미터 ~ 150 마이크로미터이다. 본 발명은 유동하지 않는 고체 패치 재료의 쉽게 시공하고 재가공하는 장점을 갖고 있고, 롤링 접착, 저압력 접착, 고압력 접착 및 저압력 배기 접착의 가공 성능에 적합하며; 제1 열전도 접착제 층(1011)과 제2 열전도 접착제 층(1012)의 배기 성능이 우수하고, 계면 사이 공기 불량 도체가 존재하는 것을 감소시키며, 그 내전압, 고전도와 고열전도 성능이 모두 종래의 기술과 차별점이 존재하고, 신규성, 진보성 및 실용 효과가 좋다. 본 발명 재료와 구조 특징은 종래의 기술과 차별점이 존재하고, 신규성, 진보성 및 실용 효과가 좋다. 그러므로 효과적으로 종래의 결함을 극복하고, 사용 면에서 아주 큰 실용성을 갖는다.
요약하면, 본 발명의 실시예에서 공개하는 구체적인 구조는 재가공성이 좋고, 실리콘 오일을 토출하지 않으며, 수명이 길고, 내고온 및 고전력 환경 하에서 오버플로우되어 단락되지 않고 댐 가설이 필요하지 않아 여러 가지 환경에 적합하고, 전체 구조로 말하면, 동일 유형의 제품에서 발견된 적이 없고, 출원 전에도 공개된 적이 없으며, 특허법의 법정 요건에 부합되고, 이에 준하여 발명 특허 출원을 제출한다.
상술한 내용은 단지 본 발명의 바람직한 실시예에 지나지 않고, 이로써 본 발명 실시의 범위를 제한할 수 없는 바, 즉 본 발명의 특허청구범위 및 발명 명세서 내용에 의한 등가 변화 및 수정은 모두 여전히 본 발명의 특허 보호 범위 내에 속한다 할 것이다.
101: TIM1
1011: 제1 열전도 접착제 층
1012: 제2 열전도 접착제 층
1013: 전도 기능 박층
10131: 전도 포일
10132: 도자기/또는 그래핀 방열 재료 층
102: TIM2
103: TIM1.5
201: 회로기판
301: 전자 칩
401: 어레이 솔더볼
501: 집적 방열기
601: 땜납 합금
701: 히트싱크

Claims (10)

  1. 전자 부품 내부, 중부, 및 외부의 방열 계면 박편 재료(TIM)에 있어서, 해당 전자 부품 내부는 전자 칩(Chip)과 직접 방열기(IHS) 사이의 제1 접촉 계면이고, 해당 전자 부품 중부는 전자 칩과 히트싱크(Heatsink) 사이의 제2 접촉 계면이며, 전자 부품 외부는 직접 방열기와 히트싱크 사이의 제3 접촉 계면이고, 해당 제1, 제2, 제3 접촉 계면에 배치된 방열 계면 박편 재료는 그 내부, 중부, 및 외부 응용 위치에 의하여 각각 TIM1, TIM1.5와 TIM2로 약칭되고, 그 방열 계면 박편 재료는,
    두께가 0.1 마이크로미터 ~ 300 마이크로미터이고, 내전압이 100 ~ 20 KV인 제1 열전도 접착제 층;
    두께가 0.1 마이크로미터~300 마이크로미터이고, 내전압이 100 ~ 20 KV인 제2 열전도 접착제 층; 및
    적어도 하나의 전도 포일, 단일면 도자기 및/또는 그래핀 방열 재료 층을 구비하는 전도 포일과 양면 도자기 및/또는 그래핀 방열 재료 층을 구비하는 전도 포일이고, 또한, 제1 열전도 접착제 층 및 제2 열전도 접착제 층 중간에 적층되며, 그 내전압이 500 ~ 20KV인 전도 기능 박층을 포함하며;
    해당 전도 기능 박층의 전도 포일은 적어도 구리 포일, 알루미늄 포일, 은 페이스트, 탄소 튜브, 전도 고분자, 솔더 페이스트, 전도 잉크와 구리 페이스트이고, 또한 해당 전도 포일의 두께는 100 나노미터 ~ 50 밀리미터이며; 해당 도자기 및/또는 그래핀 방열 재료 층의 두께는 20 나노미터 ~ 150 마이크로미터인, 전자 부품 내부, 중부, 및 외부의 방열 계면 박편 재료.
  2. 제1항에 있어서,
    해당 제1 열전도 접착제 층과 제2 열전도 접착제 층은 코팅, 프린팅, 스프레이 코팅, 증착 또는 스퍼터링 방식을 통하여 전도 기능 박층의 표면 상에 커버되는, 전자 부품 내부, 중부, 및 외부의 방열 계면 박편 재료.
  3. 제1항에 있어서,
    해당 제1 열전도 접착제 층과 제2 열전도 접착제 층은 패치가 전도 기능 박층의 표면 상에 부착되는, 전자 부품 내부, 중부, 및 외부의 방열 계면 박편 재료.
  4. 제1항에 있어서,
    해당 제1 열전도 접착제 층과 제2 열전도 접착제 층의 열전도 평균 K값은 30 ~ 150 W/mK 사이이고, 열 확산율은 10 ~ 130 mm2/s 사이인, 전자 부품 내부, 중부, 및 외부의 방열 계면 박편 재료.
  5. 제1항에 있어서,
    해당 도자기 및 그래핀 방열 재료 층은 코팅, 프린팅, 스프레이 코팅, 증착 또는 스퍼터링 방식을 통하여 전도 포일의 표면 상에 커버되는, 전자 부품 내부, 중부, 및 외부의 방열 계면 박편 재료.
  6. 제1항에 있어서,
    해당 TIM1은 0.3 ~ 3 Kg/cm2 저압력 접착, 100 ~ 3 Kg/cm2 고압력 접착, 0.1 mbar 미만 부압 및 0.1 ~ 1Kg/cm2 압력 하의 진공 접착 또는 롤링 접착/압착 혼합 공법을 사용하여 전자 칩과 집적 방열기 사이의 제1 접촉 계면에 부착하는 바, 그 TIM1 사용 온도는 -60 ℃ ~ 360 ℃ 사이인, 전자 부품 내부, 중부, 및 외부의 방열 계면 박편 재료.
  7. 제1항에 있어서,
    해당 TIM1.5의 제1 열전도 접착제 층과 제2 열전도 접착제 층은 윤활유와 핫 멜트 접착제를 포함하는 슬라이딩 재료인, 전자 부품 내부, 중부, 및 외부의 방열 계면 박편 재료.
  8. 제1항에 있어서,
    해당 TIM1.5는 저압력 또는 롤링 접착/압착 혼합 공법으로 전자 칩과 히트싱크 사이의 제2 접촉 계면에 부착하는 바, 그 TIM1.5 사용 온도는 -60 ℃ ~ 360 ℃ 사이인, 전자 부품 내부, 중부, 및 외부의 방열 계면 박편 재료.
  9. 제1항에 있어서,
    해당 TIM2의 제1 열전도 접착제 층과 제2 열전도 접착제 층은 윤활유와 핫 멜트 접착제를 포함하는 슬라이딩 재료인, 전자 부품 내부, 중부, 및 외부의 방열 계면 박편 재료.
  10. 제1항에 있어서,
    해당 TIM2는 0.3 ~ 3 Kg/cm2 저압력 접착 또는 롤링 접착/압착 혼합 공법으로 집적 방열기와 히트싱크 사이의 제3 접촉 계면에 부착하는 바, 그 TIM2 사용 온도는 -60 ℃ ~ 360 ℃ 사이인, 전자 부품 내부, 중부, 및 외부의 방열 계면 박편 재료.
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