KR20230104447A - 적층형 전자 부품 - Google Patents
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Abstract
본 발명의 일 실시형태에 따른 적층형 전자 부품은 유전체층 및 상기 유전체층과 번갈아 배치되는 복수의 내부 전극을 포함하는 바디; 및 상기 바디 상에 배치되는 외부 전극; 을 포함하며, 상기 외부 전극은, 상기 바디 상에 배치되어 상기 내부 전극과 연결되는 전극층 및 상기 전극층 상에 배치되며 제1 도전성 입자, 제2 도전성 입자 및 수지를 포함하는 도전성 수지층을 포함하고, 상기 제1 도전성 입자는 Cu 입자이며, 상기 제2 도전성 입자는 표면에 Ag가 배치된 Cu 입자일 수 있다.
Description
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품 중 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 최근에는 전자 기기의 소형화 및 고성능화에 따라 적층 세라믹 커패시터 또한 소형화 및 고용량화되는 추세이며, 이런 흐름에 따라 적층 세라믹 커패시터의 고신뢰성을 확보하는 중요도가 높아지고 있다.
특히, 산업 및 전장용 적층 세라킥 커패시터는 작동 전압이 높고, 가동 환경의 온도 및 습도의 변화 범위가 넓기 때문에 기판에 실장된 상태에서의 다양한 환경인자에 따른 신뢰성 보증을 위한 노력이 필수적이다.
이에, 종래에는 외부 전극에 에폭시 수지 및 도전성 금속 입자(Cu, Ag)를 포함하는 도전성 수지층을 도입하여 휨강도를 향상시키려는 시도가 있었다.
도전성 금속 입자가 Ag인 경우 산화가 억제되는 장점이 있다. 그러나 Ag의 함량이 높거나 Ag 입자가 도전성 수지층 내에서 일부 응축되어 존재하는 경우 이온 마이그레이션(migration)이 발생할 수 있다.
그러나, 도전성 금속 입자가 Cu인 경우 Ag 대비 낮은 이온화성으로 이온 마이그레이션(migration)의 발생이 억제되나, 적층형 전자 부품의 고온, 고압의 작동환경에서 Cu의 산화 및 에폭시 수지의 변성으로 인한 CO2(Out gas)의 발생이 야기될 수 있다.
상기 문제점을 해결하기 위해 Ag coated Cu 입자 단일 조성으로 도전성 수지층을 형성하는 경우에도, Ag 코팅의 균일도, Ag의 함량에 따라 이온 마이그레이션이 여전히 발생할 수 있으며, Cu 입자의 입도, 함량등 에 따라 여전히 산화에 취약하고 에폭시 수지의 변형을 야기할 수 있다.
따라서, 이온 마이그레이션을 억제하면서도, ESR 특성이 우수하며 수지의 성분 변화에 따른 Out gas의 발생이 적은 도전성 수지층이 필요한 실정이다.
본 발명의 목적 중 하나는 도전성 수지층이 Ag를 과도하게 포함하거나, 도전성 수지층 내에서 일부 응축되는 경우 이온 마이그레이션이 발생하는 문제점을 해결하기 위함이다.
본 발명의 목적 중 하나는 도전성 수지층이 Cu를 과도하게 포함하는 경우 고온, 고압, 다습 환경에서 쉽게 산화되거나 에폭시 수지의 변성으로 인해 아웃가스(Out gas)가 발생하는 문제점을 해결하기 위함이다.
본 발명의 목적 중 하나는 도전성 수지층을 Ag coated Cu 단일 조성으로 형성하는 경우, 여전히 발생할 수 있는 상기 문제점들을 해결하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은 유전체층 및 상기 유전체층과 번갈아 배치되는 복수의 내부 전극을 포함하는 바디; 및 상기 바디 상에 배치되는 외부 전극; 을 포함하며, 상기 외부 전극은, 상기 바디 상에 배치되어 상기 내부 전극과 연결되는 전극층 및 상기 전극층 상에 배치되며 제1 도전성 입자, 제2 도전성 입자 및 수지를 포함하는 도전성 수지층을 포함하고, 상기 제1 도전성 입자는 Cu 입자이며, 상기 제2 도전성 입자는 표면에 Ag가 배치된 Cu 입자이며, 상기 도전성 수지층은 상기 제2 도전성 입자 표면에 배치된 Ag 외에는 Ag를 포함하지 않을 수 있다.
본 발명의 여러 효과 중 하나는 산화에 취약한 도전성 수지층에 Cu 입자 및 표면에 Ag가 배치된 Cu입자를 동시에 포함하도록 함으로써, 도전성 수지층에 포함되는 금속의 산화를 억제하고, 수지의 변성을 억제하며, 이온 마이그레이션이 발생하는 것을 억제하는 것이다.
본 발명의 여러 효과 중 하나는 도전성 수지층에 포함된 Cu 원소가 차지하는 면적과 Ag 원소가 차지하는 면적을 조절하여 도전성 수지층에 포함되는 금속의 산화를 억제하고, 수지의 변성을 억제하며, 이온 마이그레이션이 발생하는 것을 억제하는 것이다.
본 발명의 여러 효과 중 하나는 도전성 수지층에 Ag 단독 입자가 형성되는 것을 억제하여 Ag 입자의 응축으로 인해 발생할 수 있는 이온 마이그레이션을 억제하는 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 나타낸 것이다.
도 2는 도 1의 I-I`단면에 대한 단면도이다.
도 3은 도 1의 II-II`단면에 대한 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 적층형 전자 부품의 바디를 분해하여 도시한 분해사시도이다.
도 5는 도 2의 K1영역에 대한 확대도이다.
도 6은 도 5의 K2영역에 대한 확대도이다.
도 7은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 길이-두께 방향 단면에서 도전성 수지층의 일 영역을 주사전자현미경(SEM)으로 관찰한 이미지이다.
도 2는 도 1의 I-I`단면에 대한 단면도이다.
도 3은 도 1의 II-II`단면에 대한 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 적층형 전자 부품의 바디를 분해하여 도시한 분해사시도이다.
도 5는 도 2의 K1영역에 대한 확대도이다.
도 6은 도 5의 K2영역에 대한 확대도이다.
도 7은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 길이-두께 방향 단면에서 도전성 수지층의 일 영역을 주사전자현미경(SEM)으로 관찰한 이미지이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 나타낸 것이다.
도 2는 도 1의 I-I`단면에 대한 단면도이다.
도 3은 도 1의 II-II`단면에 대한 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 적층형 전자 부품의 바디를 분해하여 도시한 분해사시도이다.
도 5는 도 2의 K1영역에 대한 확대도이다.
도 6은 도 5의 K2영역에 대한 확대도이다.
도 7은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 길이-두께 방향 단면에서 도전성 수지층의 일 영역을 주사전자현미경(SEM)으로 관찰한 이미지이다.
이하 도 1 내지 7을 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)에 대해 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은 유전체층(111) 및 상기 유전체층과 번갈아 배치되는 복수의 내부 전극(121, 122)을 포함하는 바디(110); 및 상기 바디 상에 배치되는 외부 전극(130, 140); 을 포함하며, 상기 외부 전극은, 상기 바디 상에 배치되어 상기 내부 전극과 연결되는 전극층(131, 141) 및 상기 전극층 상에 배치되며 제1 도전성 입자(132a), 제2 도전성 입자(132b) 및 수지(132c)를 포함하는 도전성 수지층(132, 142)을 포함하고, 상기 제1 도전성 입자는 Cu 입자이며, 상기 제2 도전성 입자는 표면에 Ag가 배치된 Cu 입자이며, 상기 도전성 수지층은 상기 제2 도전성 입자 표면에 배치된 Ag 외에는 Ag를 포함하지 않을 수 있다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3 (0<x<1), Ba(Ti1-yCay)O3 (0<y<1), (Ba1-xCax)(Ti1-yZry)O3 (0<x<1, 0<y<1)또는 Ba(Ti1-yZry)O3 (0<y<1) 등을 들 수 있다.
또한, 상기 유전체층(111)을 형성하는 원료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
한편, 유전체층(111)의 평균 두께는 특별히 한정할 필요는 없다. 예를 들어, 유전체층(111)의 평균 두께(td)는 0.2μm 이상 2μm 이하일 수 있으나 이에 제한되는 것은 아니다.
유전체층(111)의 평균 두께는 상기 제1 및 제2 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다.
유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 유전체층을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 용량 형성부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 번갈아 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(Ac)와 상기 용량 형성부(Ac)의 제1 방향 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
또한, 상기 용량 형성부(Ac)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
커버부(112, 113)는 상기 용량 형성부(Ac)의 제1 방향 상부에 배치되는 상부 커버부(112) 및 상기 용량 형성부(Ac)의 제1 방향 하부에 배치되는 하부 커버부(113)를 포함할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
한편, 커버부(112, 113)의 평균 두께는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 단위 위하여 커버부(112, 113)의 평균 두께는 15μm 이하일 수 있으나 이에 제한되는 것은 아니다.
커버부(112, 113)의 평균 두께는 제1 방향 크기를 의미할 수 있으며, 용량 형성부(Ac)의 상부 또는 하부에서 등간격의 5개 지점에서 측정한 커버부(112, 113)의 제1 방향 크기를 평균한 값일 수 있다.
또한, 상기 용량 형성부(Ac)의 측면에는 마진부(114, 115)가 배치될 수 있다.
마진부(114, 115)는 바디(110)의 제5 면(5)에 배치된 마진부(114)와 제6 면(6)에 배치된 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 상기 세라믹 바디(110)의 제 3방향(폭 방향) 양 단면(end surfaces)에 배치될 수 있다.
마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 폭-두께(W-T) 방향으로 자른 단면(cross-section)에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다.
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다.
또한, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 양측면에 제3 방향(폭 방향)으로 적층하여 마진부(114, 115)를 형성할 수도 있다.
한편, 마진부(114, 115)의 폭은 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 마진부(114, 115)의 평균 폭은 15μm 이하일 수 있으나 이에 제한되는 것은 아니다.
마진부(114, 115)의 평균 폭은 마진부(114, 115)의 제3 방향 평균 크기를 의미할 수 있으며, 용량 형성부(Ac)의 측면에서 등간격의 5개 지점에서 측정한 마진부(114, 115)의 제3 방향 크기를 평균한 값일 수 있다.
복수의 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 번갈아 배치될 수 있다.
복수의 내부 전극(121, 122)는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)에 각각 연결될 수 있다.
구체적으로, 제1 내부 전극(121)의 일단은 제3 면에 연결되며, 제2 내부 전극(122)의 일단은 제4 면에 연결될 수 있다.
제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.
즉, 제1 내부 전극(121)은 제2 외부 전극(132)과는 연결되지 않고 제1 외부 전극(131)과 연결되며, 제2 내부 전극(122)은 제1 외부 전극(131)과는 연결되지 않고 제2 외부 전극(132)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
또한, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다. 상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에서, 내부 전극(121, 122)은 Ni을 포함할 수 있다. 이 경우 후술할 본 발명의 제1 전극층(131a, 132a)에 포함된 구리(Cu)와 합금을 형성하거나 금속 접합을 통하여 전기적 연결성을 향상시킬 수 있다.
또한, 내부 전극(121, 122)의 평균 두께는 특별히 한정할 필요는 없다. 예를 들어, 내부 전극(121, 122)의 평균 두께는 0.2μm 이상 2μm 이하일 수 있으나 이에 제한되는 것은 아니다.
따라서, 내부 전극(121, 122)의 두께가 평균 0.35μm 이하인 경우에 본 발명에 따른 효과가 보다 현저해질 수 있으며, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성할 수 있다.
상기 내부 전극(121, 122)의 평균 두께(te)는 내부 전극(121, 122)의 평균 두께를 의미할 수 있다.
내부 전극(121, 122)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 내부 전극을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 용량 형성부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 내부 전극으로 확장하여 평균값을 측정하면, 내부 전극의 평균 두께를 더욱 일반화할 수 있다.
외부 전극(130, 140)은 바디(110)의 제3 면(3) 및 제4 면(4)에 배치될 수 있다. 외부 전극(130, 140)은 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(130, 140)을 포함할 수 있다.
본 실시 형태에서는 적층형 전자 부품(100)이 2개의 외부 전극(130, 140)을 갖는 구조를 설명하고 있지만, 외부 전극(130, 140)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
한편, 외부 전극(130, 140)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
본 발명의 일 실시형태에 따르면, 외부 전극(130, 140)은 바디(110) 상에 배치되는 전극층(131, 141)을 포함할 수 있다.
전극층(131, 141)에 대한 보다 구체적인 예를 들면, 전극층(131, 141)은 도전성 금속(131a) 및 글라스(131b)를 포함한 소성 전극일 수 있다.
또한, 전극층은 바디 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다.
전극층에 포함되는 도전성 금속으로 전기 전도성이 우수한 재료를 사용할 수 있으며 특별히 한정하지 않는다. 예를 들어, 도전성 금속은 니켈(Ni), 구리(Cu) 및 그들의 합금 중 하나 이상일 수 있다.
본 발명의 일 실시 형태에 따르면, 상기 전극층(131, 141) 상에 배치되며 제1 도전성 입자(132a), 제2 도전성 입자(132b) 및 수지(132c)를 포함하는 도전성 수지층(132, 142)을 포함할 수 있다.
도전성 수지층(132, 142)는 전극층(131, 141) 및 후술할 제1 및 제2 도금층(133,143, 134, 144)을 전기적으로 연결시켜주는 역할을 할 수 있으며, 적층형 전자 부품(100)을 기판에 실장한 경우 기계적 또는 열적 환경에서 발생하는 인장 스트레스(stress)를 흡수하여 크랙(crack)이 발생하는 것을 방지하고, 기판의 휨응력으로부터 적층형 전자 부품(100)을 보호하는 역할을 할 수 있다,
본 발명의 일 실시형태에 따르면, 상기 제1 도전성 입자(132a)는 Cu 입자이며, 상기 제2 도전성 입자(132b)는 표면에 Ag가 배치된 Cu 입자일 수 있다.
제1 도전성 입자(132a) 및 제2 도전성 입자(132b)는 도전성 수지층(132, 142) 내에서 입자 형태로 분산되어 전기적 연결성을 확보하는 역할을 할 수 있다. 상기 도전성 수지층(132, 142)는 수지(132c)에 제1 도전성 입자 및 제2 도전성 입자가 균일하게 분산된 페이스트를 상기 전극층(131, 141) 상에 도포하여 형성되며, 100~250℃에서 건조 및 경화 공정을 거쳐 형성하므로, 소성에 의해 형성하는 방법과 달리 제1 및 제2 도전성 입자(132a, 132b)가 완전이 용융되지 않아 입자 형태로 도전성 수지층(132, 142) 내에 존재할 수 있다.
상기 제1 도전성 입자(132a) 및 제2 도전성 입자(132b)는 Cu 입자 분말에 수지, 경화제 촉매 및 기타 첨가제를 혼합한 도전성 수지 페이스트와 Ag coated Cu 분말에 수지, 경화제 촉매 및 기타 첨가제를 혼합한 도전성 수지 페이스트를 혼합 및 분산한 페이스트를 상기 전극층(131, 141) 상에 도포하여 형성될 수 있다.
도전성 수지층에 포함된 금속 입자가 Cu 단독 조성인 종래의 경우, 적층형 전자 부품의 고온, 고압의 작동환경에서 Cu의 산화 및 에폭시 수지의 변성으로 인한 CO2(Out gas)의 발생이 야기될 수 있어 적층형 전자 부품의 우수한 신뢰성을 확보하기 어려운 문제점이 있다.
도전성 수지층에 포함된 금속 입자가 Ag단독 조성인 종래의 경우, 도전성 수지층의 산화를 억제하고 휨 강도를 향상시킬 수 있는 장점이 있으나, 이온 마이그레이션(migration)이 발생하는 문제점이 있다.
상기 문제점들을 해결하기 위해 Ag coated Cu 입자를 포함하는 도전성 수지 페이스트를 이용하여 도전성 수지층을 형성하는 경우에도 Ag 코팅의 균일도, Ag의 함량에 따라 완성된 적층형 전자 부품의 도전성 수지층 내에 Ag 입자가 일부 응축되어 여전히 이온 마이그레이션이 발생할 수 있는 문제점이 있으며, Cu 입자의 입도, 함량등에 따라 여전히 산화에 취약하고 수지의 변형을 야기하는 문제점이 있다.
본 발명의 일 실시형태에 따르면, 도전성 수지층(132, 142)은 Cu 입자인 제1 도전성 입자(132a), 표면에 Ag가 배치된 Cu 입자인 제2 도전성 입자(132b) 및 수지(132c)를 포함함으로써, Cu 입자 및 Ag가 표면에 배치된 Cu 입자를 도전성 수지층 내에 공존하게 하여 이온 마이그레이션의 발생을 억제하고, 산화 및 수지의 변성을 억제할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 도전성 수지층(132, 142)은 상기 제2 도전성 입자(132b) 표면에 배치된 Ag 외에는 Ag를 포함하지 않을 수 있다. 상술한 바와 같이 Ag coated Cu 분말을 사용하여 도전성 수지층을 형성하는 경우에도, Ag로 코팅된 Cu 입자의 입도, 형상, 함량 등에 따라 Ag가 도전성 수지층(132, 142) 내에서 부분적으로 응축하여 여전히 이온 마이그레이션이 발생할 수 있다.
특히, Ag coated Cu 분말과 Ag 분말과 혼합하거나, Ag 분말과 Cu 분말을 혼합하여 도전성 수지층을 형성하는 경우 Ag는 입자의 형태로 도전성 수지층 내에 독립적으로 존재하거나, Ag 입자 상호간에 응축하여 Ag가 밀집될 수 있다. 이에 따라 Ag의 농도가 높은 부분이 도전성 수지층 내에 부분적으로 형성되어 이온 마이그레이션이 발생할 수 있다.
반면에, 본 발명의 일 실시형태에 따르면, 도전성 수지층(132, 242)이 제2 도전성 입자(132b) 표면에 배치된 Ag 외에는 Ag를 포함하지 않도록 함으로써, Ag 입자가 도전성 수지층(132, 142)내에 입자의 형태로 독립적으로 존재하거나 밀집되는 현상을 억제하여 이온 마이그레이션의 발생 가능성을 더욱 낮출 수 있다.
일 실시예에서, 상기 도전성 수지층(132, 142)의 단면에서, Cu 원소가 차지하는 면적 대비 Ag 원소가 차지하는 면적의 비율은 1/9 이상 3/7 이하일 수 있다.
상기 도전성 수지층(132, 142)에 포함된 Cu 원소가 차지하는 면적 대비 Ag 원소가 차지하는 면적의 비율이 1/9 미만인 경우 도전성 수지층 내에 Ag가 차지하는 비중이 충분하지 않아 ESR 특성이 향상되지 않으며, 고온 환경에서 수지의 변성이 일어나는 현상을 억제할 수 없다.
상기 도전성 수지층(132, 142)에 포함된 Cu 원소가 차지하는 면적 대비 Ag 원소가 차지하는 면적의 비율이 3/7을 초과하는 경우 도전성 수지층 내에 Ag가 차지하는 비중이 과도하여 이온 마이그레이션의 발생을 억제할 수 없다.
따라서, 일 실시예에서는 상기 도전성 수지층(132, 142)에 포함된 Cu 원소가 차지하는 면적 대비 Ag 원소가 차지하는 면적의 비율은 1/9 이상 3/7 이하로 조절함으로써, 마이그레이션의 발생을 억제 효과, 산화 방지효과 및 수지 변성 억제 효과가 더욱 현저해질 수 있다.
Cu 및 Ag 각각이 도전성 수지층(132, 142)의 단면에서 차지하는 면적과 그 비율은 적층형 전자 부품(100)을 폭의 1/2 까지 연마한 후 길이 및 두께 방향 단면(LT 단면)에서 바디의 제3 및 제4 면 상에 형성된 도전성 수지층(132, 142)의 중앙부 길이ⅹ두께=30㎛ⅹ30㎛ 영역을 주사전자현미경(SEM, Scanning Electron Microscope)으로 관찰하고, EDS(Energy Dispersive X-ray Spectroscopy) mapping을 통해 분석한 후, 이미지 분석 프로그램(ImageJ)을 이용하여 산출할 수 있다.
구체적으로, 도전성 수지층의 길이-두께 방향 단면에서, Cu 와 Ag는 주사전자현미경(SEM)의 BSE(Back scattered electron) 이미지 상에서 상대적인 명암 차이가 발생한다. 따라서, 상기 BSE 이미지를 픽셀(pixel) 기반으로 명암 및 색상을 상대적으로 비교한 이미지로 변환하고, EDS 내의 ImageJ 프로그램 등을 통해 Ag의 면적과 Cu의 면적을 측정함으로써 계산할 수 있다.
일 실시에에서, 상기 제1 도전성 입자(132a)의 평균 입경은 상기 제2 도전성 입자(132b)의 평균 입경과 상이할 수 있다.
이에 따라, 도전성 수지층(132, 142) 내에 금속 입자의 충진 밀도를 증가시켜 강도 및 전기 전도성을 향상시켜 ESR을 감소시킬 수 있다.
한편, 도전성 수지층(132, 142)내에 Cu 및 Ag가 각각 차지하는 비중과 제1 및 제2 도전성 입자(132a, 132b)의 평균 입경은 은 Cu 입자 분말에 수지, 경화제 촉매 및 기타 첨가제를 혼합한 도전성 수지 페이스트와 Ag coated Cu 분말에 수지, 경화제 촉매 및 기타 첨가제를 혼합한 도전성 수지 페이스트의 혼합 비율을 달리하거나, 각 분말의 입경을 달리하여 조절할 수 있다.
또한, 제1 및 제2 도전성 입자(132a, 132b) 각각의 평균 입경은 적층형 전자 부품(100)을 폭의 1/2 까지 연마한 후, 길이 및 두께 방향 단면(LT 단면)에서 바디의 제3 및 제4 면 상에 형성된 도전성 수지층(132, 142)의 중앙부 길이ⅹ두께 =30㎛ⅹ30㎛ 영역을 주사전자현미경(SEM, Scanning Electron Microscope)으로 관찰하고, EDS(Energy Dispersive X-ray Spectroscopy) mapping을 통해 분석한 후, 이미지 분석 프로그램(ImageJ)을 이용하여 산출할 수 있다.
일 실시예에서, 상기 도전성 수지층(132, 142)은 저융점 금속을 더 포함할 수 있다. 도전성 수지층(132, 142)가 저융점 금속을 포함하는 경우 제1 도전성 입자(132a) 및 제2 도전성 입자(132b) 사이에서 용융되어 금속 입자간 네트워크를 형성하여 전기 전도성을 향상시킬 수 있다. 상기 저융점 금속은 융점이 300℃ 이하인 금속일 수 있다.
상기 저융점 금속은 제1 및 제2 도전성 입자(132a, 132b)에 포함되는 Cu 및 제2 도전성 입자(132b)에 포함되는 Ag보다 융점이 낮은 금속일 수 있으며, 바람직하게는 융점이 130 내지 250℃ 인 금속 분말일 수 있으며, 더욱 바람직하게는 주석(Sn)을 포함하는 금속일 수 있다.
상기 저융점 금속은 상기 도전성(132, 142)를 형성하는 페이스트에 저융점 금속 분말을 첨가하여 형성될 수 있다.
상기 제1 도전성 입자(132a)의 형상 및 상기 제2 도전성 입자(132b)의 형상은 다양할 수 있다.
도전성 수지층(132, 142)에 포함되는 금속 입자 중 판형 입자의 함량이 증가될수록 전기 전도성을 향상시킬 수 있으나, 충진 밀도가 감소하고, 비 표면적이 감소되어 수지와의 접착력이 약해질 수 있다.
따라서, 일 실시예에서, 상기 제1 도전성 입자 및 상기 제2 도전성 입자의 형상은 판(plate)형, 플레이크(flake)형, 덴드라이트(dendrite)형, 구형 또는 이들의 혼합일 수 있다. 이에 따라 제1 및 제2 도전성 입자(132a, 132b) 각각을 다양한 형상으로 함으로써 전기 전도성, 충진 밀도, 수지와의 접착력을 향상시킬 수 있다.
한편, 상기 도전성 수지층(132, 142)은 수지(132c)를 포함할 수 있으며, 일 실시예에서 상기 수지(132c)는 에폭시 수지를 포함할 수 있다. 그러나, 상기 수지(132c)의 종류는 특별히 제한되지 않으며, 적층형 전자 부품(101)을 휨응력으로부터 보호할 수 있도록 연성이 있으며, 열내성이 강한 수지가 될 수 있다. 예를 들면, 페놀 수지, 요소 수지, 디알릴프탈레이트 수지, 멜라닌 수지, 구아나민 수지, 불포화 폴리에스테르 수지, 폴리우레탄 수지, 에폭시 수지, 아미노알키드 수지, 멜라민-요소 공축합 수지, 규소 수지, 폴리실록산 수지 등을 들 수 있으나, 이에 제한되는 것은 아니다. 수지를 이용하는 경우, 필요에 따라서 가교제, 중합 개시제 등의 경화제를 더 첨가할 수 있다.
상기 도전성 수지층(132, 142) 상에는 도금층(133, 143, 134, 144)이 배치될 수 있다.
도금층은 외부 수분에 대한 저항성을 향상시키고 실장 특성을 향상시키는 역할을 수행한다. 도금층의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다.
도금층에 대한 보다 구체적인 예를 들면, 도금층은 Ni 도금층 또는 Sn 도금층일 수 있으며, 전극층상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
본 발명의 일 실시형태에 따르면, 상기 도전성 수지층(132, 142) 상에 배치되며 Ni을 포함하는 제1 도금층(133, 143)을 포함할 수 있다. 이에 따라 도전성 수지층(132, 142)로 외부 수분이 침투하는 것을 방지할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 도금층(133, 143) 상에 배치되며 Sn을 포함하는 제2 도금층(134, 144)를 포함할 수 잇다. 이에 따라 기판에 Sn을 포함하는 솔더를 통해 실장되는 경우 실장 특성을 향상시킬 수 있다.
적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다.
다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0603 (길이×폭, 0.6mm×0.3mm) 이하의 사이즈를 가지는 적층형 전자 부품(100)에서 본 발명에 따른 고착강도 향상 효과가 보다 현저해질 수 있다.
따라서, 제조 오차, 외부 전극 크기 등을 고려하면 적층형 전자 부품(100)의 길이가 0.66mm 이하이고, 폭이 0.33mm 이하인 경우, 본 발명에 따른 고착 강도 향상 효과가 보다 현저해질 수 있다. 여기서, 적층형 전자 부품(100)의 길이는 적층형 전자 부품(100)의 제2 방향 최대 크기를 의미하며, 적층형 전자 부품(100)의 폭은 적층형 전자 부품(100)의 제3 방향 최대 크기를 의미할 수 있다.
(실시예)
하기 표 1은 상기 도전성 수지층(132, 142)에 포함된 Cu 원소가 차지하는 면적 대비 Ag 원소가 차지하는 면적의 비율을 달리하여 ESR 특성, 온도 cycle 이후 CO2 gas의 발생량, 이온 마이그레이션 발생 수준을 측정 및 평가한 것이다. 각 측정 및 평가는 3225 size의 적층형 전자 부품의 샘플에 대하여 수행하였다.
상기 도전성 수지층(132, 142)에 포함된 Cu 원소가 차지하는 면적 대비 Ag 원소가 차지하는 면적은 상술한 바와 같이 적층형 전자 부품(100)을 폭의 1/2 까지 연마한 후 길이 및 두께 방향 단면(LT 단면)에서 바디의 제3 및 제4 면 상에 형성된 도전성 수지층(132, 142)의 중앙부 30㎛ⅹ30㎛ 영역을 주사전자현미경(SEM, Scanning Electron Microscope)의 BSE 이미지로 관찰하였다. 이후, 상기 BSE 이미지를 픽셀(pixel) 기반으로 명암 및 색상을 상대적으로 비교한 이미지로 변환하고, 이미지 분석 프로그램(ImageJ)을 이용하여 Ag 및 Cu가 차지하는 영역의 각 면적을 측정하여 계산했다.
ESR 특성은 각 시험번호당 200개의 완성된 적층형 전자 부품(100) 샘플을 기판에 실장 한 후, 초기 ESR 값과 -55℃~+125℃(Min. / Max. temperature에서 각 30 min 유지)의 온도 Cycle 500회 이후의 ESR 값의 평균값을 측정하였다. ESR 특성은 상기 온도 사이클 이후 ESR 값이 5.2를 초과하는 경우를 불량으로 판정하였다.
온도 cycle 이후 CO2 gas의 발생량은 각 시험번호당 3개의 완성된 적층형 전자 부품(100) 샘플을 챔버에 담아 N2 gas 분위기 하에서 상온에서 400℃까지 10℃/min 의 승온 속도로 가열하면서 발생되는 CO2 gas의 양을 EGA-MS(Evolved Gas Analysis-Mass Spectrometry)를 통해 측정하였다. 이때, CO2 gas의 발생량이 20 μg을 초과하는 경우를 수지에 변성이 생기는 것으로 판단하고 불량으로 판정하였다.
이온 마이그레이션 발생 수준은 시험번호 당 10개의 완성된 적층형 전자 부품(100) 샘플의 외부 전극에 DC 20V 전원을 인가하는 water drop test를 통해 측정 하였다. 구체적으로, 전원 인가 후 외부 전극 사이의 바디 표면에 음극에서 양극으로 성장하는 dendrite가 관찰되며, 양쪽 전극이 dendrite에 의해 이어지는 순간 1mA이상의 전류가 흐른다. 표 1의 이온 마이그레이션 발생 수준 평가는 양쪽 전극이 dendrite에 의해 연결되어 1mA 이상의 전류가 흐르는 시간을 측정하였다. 이때, 1mA 이상의 전류가 흐르는 시간이 150초 미만인 경우를 불량으로 판정하였다.
| 시험번호 | Cu에 대한 Ag의 면적 비(Cu:Ag) | ESR(mΩ) | CO2 발생량(μg) | 전류 누설(~1mA) 발생 시간 (sec) |
|
| 초기값 (mΩ) |
온도 Cycle 이후의 값 (mΩ) |
||||
| 1 | 0(10:0) | 5.0 | 7.0 | 25~35 | 300초과 |
| 2 | 1/9(9:1) | 4.0 | 5.2 | 15~20 | 300초과 |
| 3 | 1/4(8:2) | 3.2 | 4.3 | 5~10 | 200~300 |
| 4 | 3/7(7:3) | 2.4 | 4.0 | 3~5 | 150~180 |
| 5 | ∞(0:10) | 2.0 | 3.5 | 1~3 | 30~60 |
시험번호 1은 상기 도전성 수지층(132, 142)에 포함된 Cu 원소가 차지하는 면적 대비 Ag 원소가 차지하는 면적의 비율이 1/9 미만인 경우로, 도전성 수지층 내에 Ag가 차지하는 비중이 충분하지 않아 ESR 특성이 향상되지 않으며, 고온 환경에서 수지의 변성이 일어나는 현상을 억제할 수 없음을 확인할 수 있다.
시험번호 5는 상기 도전성 수지층(132, 142)에 포함된 Cu 원소가 차지하는 면적 대비 Ag 원소가 차지하는 면적의 비율이 3/7을 초과하는 경우로, 도전성 수지층 내에 Ag가 차지하는 비중이 과도하여 이온 마이그레이션의 발생을 억제할 수 없음을 확인할 수 있다.
시험번호 2 내지 4는 상기 도전성 수지층(132, 142)에 포함된 Cu 원소가 차지하는 면적 대비 Ag 원소가 차지하는 면적의 비율은 1/9 이상 3/7 이하를 만족하는 경우로, 우수한 ESR 특성을 가지며, 수지의 변성에 의한 CO2 gas의 생성을 억제할 수 있으며, 이온 마이그레이션의 발생을 억제할 수 있음을 확인할 수 있다.
따라서, 일 실시예에 따르면 상기 도전성 수지층(132, 142)에 포함된 Cu 원소가 차지하는 면적 대비 Ag 원소가 차지하는 면적의 비율은 1/9 이상 3/7 이하로 조절함으로써, 마이그레이션의 발생을 억제 효과, 산화 방지효과 및 수지 변성 억제 효과가 더욱 현저해질 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
또한, 본 개시에서 사용된 '일 실시예'라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 실시예들은 다른 일 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일 실시예에서 설명된 사항이 다른 일 실시예에서 설명되어 있지 않더라도, 다른 일 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일 실시예에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일 실시예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
121, 122: 내부 전극
112, 113: 커버부
114, 115: 마진부
130, 140: 외부 전극
131, 141: 전극층
132. 142: 도전성 수지층
133, 143: 제1 도금층
134, 144: 제2 도금층
132a: 제1 도전성 입자
132b: 제2 도전성 입자
132c: 수지
110: 바디
111: 유전체층
121, 122: 내부 전극
112, 113: 커버부
114, 115: 마진부
130, 140: 외부 전극
131, 141: 전극층
132. 142: 도전성 수지층
133, 143: 제1 도금층
134, 144: 제2 도금층
132a: 제1 도전성 입자
132b: 제2 도전성 입자
132c: 수지
Claims (9)
- 유전체층 및 상기 유전체층과 번갈아 배치되는 복수의 내부 전극을 포함하는 바디; 및
상기 바디 상에 배치되는 외부 전극; 을 포함하며,
상기 외부 전극은,
상기 바디 상에 배치되어 상기 내부 전극과 연결되는 전극층 및
상기 전극층 상에 배치되며 제1 도전성 입자, 제2 도전성 입자 및 수지를 포함하는 도전성 수지층을 포함하고,
상기 제1 도전성 입자는 Cu 입자이며, 상기 제2 도전성 입자는 표면에 Ag가 배치된 Cu 입자이며,
상기 도전성 수지층은 상기 제2 도전성 입자 표면에 배치된 Ag 외에는 Ag를 포함하지 않는
적층형 전자 부품.
- 제1항에 있어서,
상기 도전성 수지층의 단면에서 Cu 원소가 차지하는 면적 대비 Ag 원소가 차지하는 면적의 비율은 1/9 이상 3/7 이하인
적층형 전자 부품,
- 제1항에 있어서,
상기 제1 도전성 입자의 평균 입경은 상기 제2 도전성 입자의 평균 입경과 상이한
적층형 전자 부품.
- 제1항에 있어서,
상기 도전성 수지층은 융점이 300℃ 이하인 금속을 더 포함하는
적층형 전자 부품.
- 제1항에 있어서,
상기 제1 도전성 입자 및 상기 제2 도전성 입자의 형상은 판(plate)형, 플레이크(flake)형, 덴드라이트(dendrite)형, 구형 또는 이들의 혼합인
적층형 전자 부품.
- 제1항에 있어서,
상기 도전성 수지층 상에 배치되며 Ni를 포함하는 제1 도금층을 포함하는
적층형 전자 부품.
- 제6항에 있어서,
상기 제1 도금층 상에 배치되며 Sn을 포함하는 제2 도금층을 포함하는
적층형 전자 부품.
- 제1항에 있어서,
상기 전극층은 도전성 금속 및 글라스를 포함하는
적층형 전자 부품.
- 제1항에 있어서,
상기 수지는 에폭시 수지를 포함하는
적측형 전자 부품.
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