KR20230103609A - 표시 패널 - Google Patents

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KR20230103609A
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voltage
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서정림
최수홍
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엘지디스플레이 주식회사
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Abstract

본 발명은 베젤 영역에 배치되는 시프트 클럭 라인들 간의 출력 편차를 해소하고, 네로우 베젤을 용이하게 달성할 수 있는 GIP 표시 패널에 관한 것으로, 본 발명의 일 실시예에 따른 표시 패널은, 액티브 영역과 상기 액티브 영역의 주변부에 배치되는 베젤 영역을 구비한 기판과, 상기 베젤 영역에 배치되는 그라운드 영역, 클럭 라인 영역, GIP 회로 영역, 및 저전압 라인 영역을 구비하고, 상기 클럭 라인 영역을 상기 액티브 영역에 가장 근접하게 배치한 것이다.

Description

표시 패널{Display Panel}
본 발명은 표시 패널에 관한 것이다.
정보화 사회에서 시각 정보를 영상 또는 화상으로 표시하기 위한 표시 장치 분야 기술이 많이 개발되고 있다. 표시 장치 중 전계 발광 표시 장치가 각광을 받고 있다.
전계 발광 표시 장치는 발광층의 재료에 따라 무기 발광 표시 장치와 유기 발광 표시 장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시 장치는 스스로 발광하는 발광 소자를 포함하며, 응답 속도가 빠르고 발광 효율, 휘도 및 시야각이 큰 장점이 있다. 발광 소자는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)일 수 있다. 유기 발광 표시장치는 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색 재현율에서 월등한 수준으로 영상을 재현할 수 있다.
유기 발광 표시 장치는 픽셀 어레이의 회로 소자들이 배치되는 유기 발광 표시 패널과, 유기 발광 표시 패널을 구동하기 위한 구동 회로를 포함한다.
유기 발광 표시 패널의 픽셀 어레이는 서로 수직한 방향으로 배치되는 복수개의 게이트 라인들 및 복수개의 데이터 라인들과, 상기 각 게이트 라인 및 데이터 라인들의 교차 영역에 정의되는 픽셀들을 포함한다.
각 픽셀들은 OLED와, 게이트-소스간 전압에 따라 OLED에 전류를 공급하여 OLED를 구동하는 픽셀 구동 회로부를 포함한다. OLED는 애노드 및 캐소드와, 이 전극들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공 주입층(Hole Injection layer, HIL), 정공 수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자 수송층(Electron transport layer, ETL) 및 전자 주입층(Electron Injection layer, EIL)으로 이루어진다. OLED에 전류가 흐를 때 정공 수송층(HTL)을 통과한 정공과 전자 수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자가 형성되고, 그 결과 발광층(EML)이 가시광을 발생하게 된다.
구동 회로는 입력 영상의 픽셀 데이터를 픽셀들에 기입하여 픽셀 어레이 상에 입력 영상을 재현한다. 구동 회로는 픽셀 데이터 신호를 각 데이터 라인들에 공급하는 데이터 구동 회로와, 게이트 신호를 각 게이트 라인들에 순차적으로 공급하는 게이트 구동 회로와, 데이터 구동 회로와 게이트 구동 회로의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(Timing controller) 등을 포함한다. 타이밍 콘트롤러는 데이터 구동 회로와 게이트 구동 회로의 동작 타이밍을 제어할 수 있다.
게이트 구동 회로는 화면을 구성하는 픽셀 어레이의 회로 소자들과 함께 유기 발광 표시 패널에 직접 형성될 수 있다.
픽셀 어레이의 회로 소자들과 게이트 구동 회로 각각은 다수의 트랜지스터들을 포함한다. 이하에서, 픽셀 어레이의 회로 소자들과 함께 표시 패널의 기판상에 직접 형성되는 게이트 구동 회로를 “GIP 회로”로 칭하기로 한다.
본 발명은 베젤 영역에 배치되는 시프트 클럭 라인들 간의 출력 편차를 해소하고, 네로우 베젤을 용이하게 달성할 수 있는 GIP 표시 패널을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 표시 패널은, 액티브 영역과 상기 액티브 영역의 주변부에 배치되는 베젤 영역을 구비한 기판과, 상기 베젤 영역에 배치되는 그라운드 영역, 클럭 라인 영역, GIP 회로 영역, 및 저전압 라인 영역을 구비하고, 상기 클럭 라인 영역이 상기 액티브 영역에 가장 근접하게 배치될 수 있다.
표시 패널의 가장 자리에서 상기 액티브 영역 방향으로, 상기 그라운드 영역, 상기 GIP 회로 영역, 상기 저전압 라인 영역 및 상기 클럭 라인 영역 순으로 배치될 수 있다.
상기 액티브 영역은, 상기 기판 상에 배치되어 빛을 차단하는 제1 금속 패턴과, 상기 제1 금속 패턴을 덮도록 상기 기판상에 배치되는 버퍼층과, 상기 버퍼층 상에 배치되는 박막 트랜지스터 및 커패시터와, 상기 박막 트랜지스터 및 상기 커패시터를 덮도록 상기 기판상에 배치되는 보호층 및 평탄화층과, 상기 평탄화층 상에 배치되고, 애노드 전극, 유기 화합물층 및 캐소드 전극을 구비한 발광 소자를 구비하고, 상기 캐소드 전극은 상기 베젤 영역의 소정 영역까지 연장되고, 상기 클럭 라인 영역에 배치되는 시프트 클럭 신호 라인들은 모두 상기 캐소드 전극과 중첩될 수 있다.
상기와 같은 특징을 갖는 본 발명에 따른 표시 채널에 있어서는 다음과 같은 효과가 있다.
본 발명은 클럭 라인 영역을 액티브 영역에 근접하게 배치하여, 클럭 라인 영역에 배치되는 모든 시프트 클럭 라인들이 캐소드 전극과 중첩하게 배치하므로, 베젤 영역에 배치되는 시프트 클럭 라인들 간의 출력 편차를 해소할 수 있다.
또한, 시프트 클럭 라인들과 GIP 회로부의 배치 자유도가 높아지므로 네로우 베젤을 용이하게 달성할 수 있다.
도 1은 본 발명의 실시예에 따른 표시 장치의 구성도.
도 2는 표시 패널(100)의 일 서브 픽셀의 회로적 구성도
도 3는 본 발명의 실시예에 따른 표시 패널의 일 서브 픽셀의 단면도
도 4는 본 발명의 실시예에 따른 게이트 구동 회로에서 시프트 레지스터의 블록 구성도
도 5는 본 발명의 실시예에 따른 n번째 스테이지[ST(n)]의 블록 구성도
도 6은 본 발명의 실시예에 따른 n번째 스테이지[ST(n)]의 일 예의 상세 회로도
도 7은 본 발명의 비교예에 따른 표시 패널의 베젤 영역의 계략적인 구조 단면도
도 8은 본 발명의 실시예에 따른 표시 패널의 베젤 영역의 계략적인 구조 단면도
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 특허청구범위는 필수 구성 요소를 중심으로 기재되기 때문에 특허청구범위의 구성 요소 명칭 앞에 붙은 서수와 실시예의 구성 요소 명칭 앞에 붙은 서수가 일치되지 않을 수 있다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명에서, 게이트 구동 회로의 GIP 회로와 픽셀 회로 각각은 다수의 트랜지스터들을 포함한다. 트랜지스터는 MOSFET(Metal-Oxide-Semiconductor FET) 구조의 TFT로 구현될 수 있으며, 산화물 반도체를 포함한 Oxide TFT 또는 저온 폴리실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT일 수 있다. Oxide TFT는 n 타입 TFT(NMOS)로 구현되고, LTPS TFT는 p 타입 TFT(PMOS)로 구현될 수 있다. 게이트 구동 회로의 GIP 회로와 픽셀 회로 각각에서 n 타입 TFT(NMOS)와 p 타입 TFT(PMOS)가 모두 형성될 수 있다.
MOSFET는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. MOSFET 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 MOSFET에서 캐리어가 외부로 나가는 전극이다. MOSFET에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입TFT(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 TFT(NMOS)에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT(PMOS)에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. TFT의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, TFT의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 TFT의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 구동 회로의 GIP 회로로부터 출력되는 스캔 펄스(게이트 신호)는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙한다. 게이트 온 전압은 TFT의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 TFT의 문턱 전압 보다 낮은 전압으로 설정된다. TFT는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다.
이하, 첨부된 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 전계 발광 표시장치는 유기 발광 물질을 포함한 유기 발광 표시장치를 중심으로 설명한다. 본 명세서의 기술적 사상은 유기 발광 표시 장치에 한정되지 않는다는 것에 주의하여야 한다. 예를 들어, 본 발명은 게이트 구동회로가 필요한 디지털 평판 표시 장치 예를 들어, 액정 표시 장치(LCD) 또는 양자점 표시 장치(QD)의 게이트 구동회로에도 큰 변경 없이 적용될 수 있다.
도 1은 본 발명의 실시예에 따른 표시 장치를 보여 주는 블록도이다.
본 명세서의 실시예에 따른 표시장치는 표시 패널(100)과, 표시 패널 구동 회로를 포함한다.
표시 패널(100)은 입력 영상의 데이터를 표시하는 액티브 영역(AA)을 포함한다. 액티브 영역(AA)에 입력 영상의 비디오 데이터가 표시되는 화면이다. 액티브 영역(AA)의 픽셀 어레이는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 픽셀들의 배치 형태는 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 다양하게 형성될 수 있다.
픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 서브 픽셀(101)들 각각은 픽셀 회로를 포함한다. 픽셀 회로는 전계 발광 표시 장치의 경우에 발광 소자, 다수의 TFT들, 및 커패시터를 포함한다. 픽셀 회로는 데이터 라인(DL)과 게이트 라인(GL)에 연결된다. 도 1에서 원 안에 표시된 "D1~D3"은 데이터 라인들이고, "Gn-2~Gn"은 게이트 라인들이다.
표시 패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시 패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
표시 패널(100)을 구동하는 구동 회로는 데이터 구동 회로(110)와 게이트 구동 회로(120)를 구비한다. 표시 패널 구동 회로는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 입력 영상의 데이터를 표시 패널(100)의 픽셀들에 기입한다.
데이터 구동 회로(110)는 매 프레임 마다 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 픽셀 데이터인 디지털 데이터(V-DATA)를 감마 보상 전압으로 변환하여 데이터 신호를 출력한다. 데이터 구동 회로(110)는 데이터 신호의 전압(이하, “데이터 전압”)을 데이터 라인들(DL)에 공급한다. 데이터 구동 회로(110)는 디지털 데이터(VDATA)를 감마 보상 전압으로 변환하는 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라함)를 이용하여 데이터 전압을 출력한다.
게이트 구동 회로(120)는 표시 패널(100)의 액티브 영역(AA)에 배치되는 픽셀 어레이와 함께 표시 패널(100)의 기판 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. GIP 회로는 액티브 영역(AA) 밖의 표시 패널(100)의 베젤(Bezel) 영역에 배치될 수 있다.
표시 패널(100)에서 영상이 표시되는 않는 베젤 영역(BZ)에 형성될 수 있다.
게이트 구동 회로(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호(스캔 펄스)를 출력하여 게이트 라인들(GL)을 통해 데이터 전압이 충전되는 픽셀들을 선택한다. 게이트 구동 회로(120)는 하나 이상의 시프트 레지스터(Shift register)를 이용하여 게이트 신호(스캔 펄스)를 출력하고 그 게이트 신호를 시프트한다. 게이트 구동 회로(120)는 버티컬 액티브 구간 내에서 미리 설정된 특정 게이트 라인까지 일정한 시프트 타이밍으로 게이트 라인들에 공급되는 게이트 신호를 시프트한 후 라인 제어 신호에 응답하여 특정 게이트 라인의 전압을 일시적으로 홀딩(holding)한다. 이어서, 게이트 구동 회로(120)는 특정 게이트 라인에 게이트 신호를 공급한 다음, 일정한 시프트 타이밍으로 나머지 게이트 라인들에 공급되는 게이트 펄스를 시프트한다. 따라서, 버티컬 액티브 구간 내에서, 특정 게이트 라인에만 소정의 홀딩 시간을 사이에 두고 제1 및 제2 게이트 신호가 인가되며 그 이외의 게이트 라인들에는 한 차례의 게이트 신호가 인가된다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 픽셀 데이터와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 콘트롤러(130)에 수시되는 입력 영상의 픽셀 데이터는 디지털 데이터이다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다.
호스트 시스템은 TV(Television), 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터, 모바일 기기, 웨어러블 기기 중 어느 하나일 수 있다. 모바일 기기와 웨어러블 기기에서 데이터 구동부(110), 타이밍 콘트롤러(130), 레벨 시프터(Level shifter, 140) 등은 하나의 드라이브 IC에 집적될 수 있다.
타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i([0035] i는 0 보다 큰 양의 정수)Hz의 프레임 주파수로 표시 패널 구동 회로(110, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.
타이밍 콘트롤러(130)는 저속 구동 모드에서 표시 패널 구동 회로(110, 120)의 구동 주파수를 낮출 수 있다. 예를 들어, 타이밍 콘트롤러(130)는 초(sec) 당 픽셀들에 데이터가 1회 기입되도록 표시 패널 구동 회로의 구동 주파수를 1 Hz 수준으로 낮출 수 있다. 저속 구동 모드의 주파수는 1 Hz에 한정되지 않는다. 따라서, 표시 패널(100)의 픽셀들은 저속 구동 모드에서 대부분의 시간 동안 새로운 데이터 전압을 충전하지 않고 이미 충전된 데이터 전압을 유지할 수 있다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호를 바탕으로 데이터 구동 회로(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC), 및 게이트 구동 회로(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)를 발생한다.
레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어 신호(GDC)의 하이 레벨 전압(high level voltage)을 게이트 온 전압으로 변환하고, 게이트 타이밍 제어 신호(GDC)의 로우 레벨 전압(low level voltage)을 게이트 오프 전압로 변환하여 게이트 구동 회로(120)에 공급한다. n 채널 TFT(NMOS)의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 TFT(PMOS)의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다. 이하에서, 고전위 전원 전압(Vdd)은 게이트 온 전압으로 해석될 수 있다. 저전위 전원 전압(Vss)은 고전위 전원 전압(Vdd) 보다 낮은 전압으로 설정될 수 있다. 저전위 전원 전압(Vss)은 게이트 오프 전압으로 해석될 수 있다.
게이트 타이밍 제어신호(GDC)는 스타트 펄스(Gate Start Pulse; VST), 라인 선택 펄스(Line Select Pulse; LSP), 캐리 클럭 신호(CRCLK) 및 스캔 클럭 신호(SCCLK) 등을 포함한다. 스타트 펄스(VST)는 매 프레임 기간마다 프레임 기간의 초기에 1회 발생되어 게이트 구동회로(120)에 입력된다.
스타트 펄스(VST)는 매 프레임 기간 마다 게이트 구동 회로(120)의 스타트 타이밍을 제어한다. 캐리 클럭 신호(CRCLK) 및 스캔 클럭 신호(SCCLK)은 게이트 구동 회로(120)로부터 출력되는 캐리 펄스 및 스캔 펄스의 시프트 타이밍(shift timing)을 제어한다.
도 2는 표시 패널(100)의 일 서브 픽셀의 회로적 구성도이다.
서브 픽셀은, 도 2의 예와 같이, 발광 소자(OLED)와, 발광 소자(OLED)에 연결된 구동 소자(DT), 다수의 스위치 소자(M1, M2), 및 커패시터(Cst)를 포함한다. 구동 소자(DT)와 스위치 소자(M1, M2)는 n 채널 트랜지스터(NMOS)로 구현될 수 있으나 이에 한정되지 않는다.
발광 소자(OLED)는 데이터 전압(Vdata)에 따라 변하는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 발생되는 전류로 발광된다. 발광 소자(OLED)는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(OLED)의 애노드는 제2 노드(n2)를 통해 구동 소자(DT)에 연결되고, 발광 소자(OLED)의 캐소드는 저전위 전원 전압(ELVSS)이 인가되는 ELVSS 전극에 연결된다.
제1 스위치 소자(M1)는 스캔 신호(SCAN)의 게이트 온 전압에 따라 턴-온되어 데이터 라인(102)을 제1 노드(n1)에 연결하여 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다. 제1 스위치 소자(M1)는 스캔 신호(SCAN)가 인가되는 게이트 라인(104)에 연결된 게이트 전극, 데이터 라인(102)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다. 구동 소자(DT)의 게이트 전극, 커패시터(Cst)의 제1 전극, 및 제1 스위치 소자(M1)의 제2 전극이 제1 노드(n1)에 연결된다.
제2 스위치 소자(M2)는 스캔 신호(SCAN)에 따라 턴-온되어 기준 전압(Vref)을 제2 노드(n2)에 공급한다. 제2 스위치 소자(M2)는 스캔 신호(SCAN)가 인가되는 게이트 라인(104)에 연결된 게이트 전극, 제2 노드(n2)에 연결된 제1 전극, 및 기준 전압(Vref)이 인가되는 센싱 라인(103)에 연결된 제2 전극을 포함한다. 구동 소자(DT)의 제2 전극, 커패시터(Cst)의 제2 전극, 및 제2 스위치 소자(M2)의 제1 전극이 제2 노드(n2)에 연결된다.
구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(OLED)에 전류를 공급하여 발광 소자(OLED)를 구동한다. 구동 소자(DT)는 제1 노드(n1)에 연결된 게이트, 픽셀 구동 전압(ELVDD)이 공급되는 ELVDD 라인에 연결된 제1 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다. 도 4에서 구동 소자(DT)의 게이트 전압(DTG)은 제1 노드(n2)의 전압이고, 구동 소자(DT)의 소스 전압(DTS)은 제2 노드(n2)의 전압이다.
커패시터(Cst)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결되어 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 1 프레임간 유지한다.
도 3는 본 발명의 실시예에 따른 표시 패널(100)의 일 서브 픽셀의 단면도이다.
도 3에서는 도 2의 발광 소자(OLED), 구동 소자(DT) 및 커패시터(Cst)의 구성만 도시하였다. 도 3의 픽셀 구조는 기판(GLS) 반대측 즉, 상부로 빛이 발산되는 상부 발광형(Top emission) 픽셀 구조의 일 예이다. 따라서, 본 발명의 서브 픽셀 구조는 도 3에 한정되지 않는다. 도 3은 박막트랜지스터(TFT)부와 커패시터(Cst)부로 구분된다.
도 3에 도시한 바와 같이, 기판(GLS) 상에 제1 금속 패턴(LS)이 형성된다. 제1 금속 패턴(LS)은 TFT의 아래에 배치되어 TFT로 조사되는 빛을 차단한다. 여기서, TFT는 도 2에 도시된 구동 소자(DT)를 나타낸 것이다.
버퍼층(BUF)은 무기 절연재료 예를 들어, SiO2, SiNx 등으로 형성되어 제1 금속 패턴(LS)을 덮는다.
박막트랜지스터(TFT)부의 액티브 패턴(ACT)은 TFT의 반도체 채널층을 포함한다. 액티브 패턴(ACT)의 일부는 커패시터(Cst)의 유전층으로 이용될 수 있다. TFT가 산화물(Oxide) TFT로 구현된 경우, 액티브 패턴(ACT)은 IGZO(Indium gallium zinc oxide)를 포함할 수 있다.
커패시터(Cst)부의 액티브 패턴(ACT)은 커패시터(Cst)의 하부 전극을 포함한다.
박막트랜지스터(TFT)부의 액티브 패턴(ACT) 상에 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)은 무기 절연재료로 형성될 수 있다.
제1 및 제2 층간 절연층(ILD1, IDD2)는 제3 금속 패턴(GATE)과 제4 금속 패턴(SD) 사이에 배치되어 이 금속 패 턴들 간을 절연한다.
커패시터(Cst)부에서 제1 층간 절연층(ILD1) 상에 제2 금속 패턴(GATE2)이 형성된다. 제2 금속 패턴(GATE2)은 커패시터(Cst)의 상부 전극을 포함한다.
박막트랜지스터(TFT)부에 배치된 제3 금속 패턴(GATE)은 TFT의 게이트 전극을 포함한다.
제4 금속 패턴(SD)은 TFT의 소스 전극 및 드레인 전극을 포함한다.
TFT의 소스 전극과 드레인 전극은 제1 및 제2 층간 절연층(ILD1, ILD2)를 관통하는 콘택홀들을 통해 액티브 패턴(ACT)에 전기적으로 연결된다. 커패시터(Cst)부에서 제4 금속 패턴(SD)은 제2 층간 절연층(ILD2)를 관통하는 콘택홀들을 통해 제2 금속 패턴(GATE2)에 전기적으로 연결된다.
보호층(PAS)은 박막트랜지스터(TFT)부와 커패시터(Cst)부를 덮는다. 보호층(PAS)은 무기 절연재료로 형성될 수 있다.
평탄화층(OC)은 보호층(PAS)을 덮어 표면을 평탄하게 한다. 평탄화층(OC)은 유기 절연재료로 형성될 수 있다.
발광 소자(OLED)의 애노드 전극(ANO)은 평탄화층(OC) 상에 배치되어 보호층(PAS)과 평탄화층(OC)을 관통하는 콘택홀을 통해 TFT의 제4 금속 패턴에 접촉된다. 애노드 전극(ANO)은 금속 물질을 포함할 수 있다.
뱅크 패턴(BANK)은 유기 절연재료로 형성되어 애노드 전극(ANO)의 일부와 평탄화층(OC)과 상에 배치되어 발광 영역을 정의한다.
발광 소자(OLED)의 유기 화합물층(EL)은 뱅크 패턴(BANK)에 의해 정의된 애노드 전극의 노출 영역 상애 배치되고, 뱅크 패턴(BANK) 상에 배치된다.
발광 소자(OLED)의 캐소드 전극(CAT)은 유기 화합물층(EL) 상에 배치된다. 캐소드 전극은 IZO(Indium Zinc Oxide)와 같은 투명 금속 전극 물질을 포함할 수 있다.
한편, 도 4는 게이트 구동 회로에서 시프트 레지스터의 회로 구성을 개략적으로 보여 주는 도면이다.
게이트 구동 회로(120)의 시프트 레지스터는 배선들을 통해 종속적으로 연결된 스테이지들(SR(N-1)~SR(N+2))을 포함한다. 시프트 레지스터는 스타트 펄스(VST) 또는 이전 스테이지로부터 수신된 캐리 신호를 스타트 펄스로서 입력 받고 시프트 클럭(GCLK1~GCLK4)의 라이징 에지에 동기하여 스캔 신호[SCAN(n-1))~SCAN(n+2)]와 캐리 신호[CAR(n-1)~CAR(n+2)]를 출력한다. 시프트 클럭(GCLK1~GCLK4)은 클럭 라인들(51)을 통해 스테이지들[ST(n-1)~ST(n+2)]에 입력된다.
스테이지들[ST(n-1)~ST(n+2)] 각각은 풀업 트랜지스터(Pull-up transistor)를 제어하는 제1 제어 노드(Q)와, 풀다운 트랜지스터(Pull-down transistor)를 제어하는 제2 제어 노드(QB)를 포함한다. 제1 제어 노드(Q)가 스타트 펄스(VST) 또는 이전 스테이지로부터의 캐리 신호[CAR(n-1)~CAR(n+2)]에 따라 충전된 상태에서 플로팅(floating)된다. 제1 제어 노드가 플로팅된 상태에서 시프트 클럭(GCLK1~GCLK4))이 풀업 트랜지스터에 인가될 때, 부트스트래핑(bootstrapping)에 의해 제1 제어 노드 전압이 게이트 온 전압(VGH) 보다 큰 전압(VGH+α)으로 부스팅되어 풀업 트랜지스터(Tup)가 턴-온된다. 이 때, 스캔 신호[SCAN(n-1))~SCAN(n+2)]의 전압이 게이트 온 전압(VGH)으로 상승한다. 풀다운 트랜지스터는 제2 제어 노드(QB)가 충전될 때 턴-온되어 스캔 신호[SCAN(n-1))~SCAN(n+2)]의 전압을 게이트 오프 전압(VGL)까지 방전시킨다. 리셋 신호는 다음 스테이지로부터 인가될 수 있다.
도 5는 n번째 스테이지[ST(n)]의 구성을 개략적으로 보여 주는 블록도이다.
n번째 스테이지[ST(n)]는, 도 5와 같이, 제1 내지 제4 회로부(72~78)로 나뉘어질 수 있다.
제1 회로부(72)는 입력 신호(INPUT)의 전압으로 제1 제어 노드(Q)를 충전하고, 리셋 신호(RST)의 전압으로 제1 제어 노드(Q)를 방전시킨다. 입력 신호(INPUT)는 스타트 펄스 또는 이전 스테이지로부터의 캐리 신호[CAR(n-1)]일 수 있다. 리셋 신호(RST)는 다음 스테이지로부터 입력되는 캐리 신호[CAR(n+1)]일 수 있다.
제2 회로부(74)는 인버터(Inverter) 회로를 이용하여 제1 제어 노드(Q)의 전압이 충전될 때 제2 제어 노드(QB)를 방전시킨다.
제3 회로부(76)는 풀업 트랜지스터와 풀다운 트랜지스터를 이용하여 캐리 신호[CAR(n)]와 스캔신호[SCAN(n)]를 출력한다.
제4 회로부(78)는 제1 제어 노드(Q)를 VSS 노드에 연결하여 제1 제어 노드(Q)가 플로팅되지 않도록 제어하고 입력 신호(INPUT)에 따라 제2 제어 노드(QB)를 VSS 노드에 연결한다.
도 6은 본 발명의 실시예에 따른 n번째 스테이지[ST(n)]의 일 예를 상세히 보여 주는 상세 회로도이다. 도 6은 스테이지의 일 예를 나타낸 것이므로, 스테이지의 구성은 도 6과 같은 회로에 한정되지 않는다.
도 6을 참조하면, n번째 스테이지[ST(n)]에 GVDD, GVSS0~GVSS2 등의 직류 전원 전압이 공급된다. n번째 스테이지[ST(n)]에 입력 신호(INPUT), 리셋 신호(RST), 캐리 신호용 시프트 클럭[CRCLK(n)], 및 스캔 신호용 시프트 클럭[SCCLK(n)]이 입력된다.
GVDD는 GVSS0~GVSS2 보다 높은 고전위 전원 전압이다. GVSS0~GVSSS2의 전압은 네가티브 바이어스(Negative Bias) 조건에서 제10 트랜지스터(T10)가 턴-오프(turn-off)될 수 있도록 GVSS2 < GVSS0으로 설정되고, 제2 제어 노드(QB)의 전압이 하이 전압으로 충전되어 있을 때 제4C 트랜지스터(T4C)가 완전히 오프될 수 있도록 GVSS2 < GVSS1으로 설정될 수 있다. GVSS1과 GVSS0의 전압은 GVSS1 = GVSS0으로 설정될 수 있다.
캐리 신호용 시프트 클럭[CRCLK(n)]과 스캔 신호용 시프트 클럭[SCCLK(n)]은 게이트 온 전압(VGH)과 게이트 오프 전압(VGL) 사이에서 스윙하며 동일한 위상의 클럭으로 발생된다.
제1 회로부(72)는 입력 신호(INPUT)가 게이트 온 전압(VGH) 이상의 전압일 때 입력 신호(INPUT)의 전압을 제1 제어 노드(Q)에 공급하여 제1 제어 노드(Q)를 충전(pre-charging)한다. 제1 회로부(72)는 제1A 및 제1B 트랜지스터들(T1A, T1B)와, 제2A 및 제2B 트랜지스터들(T2A, T2B)을 포함한다. 입력 신호는 도 6에 도시된 바와 같이, 이전 스테이지로부터의 캐리 신호[CAR(n-1)]일 수 있다.
제1A 트랜지스터(T1A)는 입력 신호(INPUT)가 게이트 온 전압(VGH) 이상의 하이 전압일 때 턴-온되어 입력 신호(INPUT)의 전압을 제1 노드(81)에 공급한다. 제1A 트랜지스터(T1A)는 입력 신호(INPUT)가 인가되는 게이트 및 제1 전극과, 제1 노드(81)에 연결된 제2 전극을 포함한다.
제1B 트랜지스터(T1B)는 입력 신호(INPUT)가 게이트 온 전압(VGH) 이상의 전압일 때 턴-온되어 제1 노드(81)의 전압을 제1 제어 노드(Q(n))에 공급하여 제1 제어 노드(Q)를 충전한다. 제1B 트랜지스터(T1B)는 입력 신호(INPUT)가 인가되는 게이트, 제1 노드(81)에 연결된 제1 전극, 및 제1 제어 노드(Q(n))에 연결된 제2 전극을 포함한다.
제1 제어 노드(Q)의 전압이 충전된 상태에서 캐리 신호(C(n-1))의 전압이 게이트 [0073] 로우 전압(VGL)일 때 제1A 및 제1B 트랜지스터들(T1A, T1B) 사이의 제1 노드(81)의 전압이 GVDD이다.
제2A 및 제2B 트랜지스터(T2A, T2B)는 리셋 신호(RST)가 게이트 온 전압(VGH) 이상의 하이 전압일 때 턴-온되어 제1 제어 노드(Q)를 GVSS2 노드에 연결하여 제1 제어 노드(Q)를 GVSS2까지 방전시킨다. 제2A 트랜지스터(T2A)는 리셋 신호(RST)가 인가되는 게이트, 제1 제어 노드(Q)에 연결된 제1 전극, 및 제1 노드(81)에 연결된 제2 전극을 포함한다. 제2B 트랜지스터(T2B)는 리셋 신호(RST)가 인가되는 게이트, 제1 노드(81)에 연결된 제1 전극, 및 GVSS2 노드에 연결된 제2 전극을 포함한다.
제1 회로부(72)는 제3 트랜지스터(T3)를 더 포함할 수 있다.
제3 트랜지스터(T3)는 제1 제어 노드(Q(n))의 전압이 게이트 온 전압(VGH) 이상으로 충전될 때 턴-온되어 GVDD 노드를 제1 노드(81)에 연결하여 제1 노드(81)를 GVDD로 충전하여 제1 노드(81)의 누설 전류를 보충한다. 제3 트랜지스터(T3)는 제1 제어 노드(Q(n))에 연결된 게이트, GVDD 노드에 연결된 제1 전극, 및 제1 노드(81)에 연결된 제2 전극을 포함한다.
제2 회로부(74)는 제1 제어 노드(Q)의 전압이 게이트 온 전압(VGH) 이상의 전압으로 부스팅되는 충전 기간에 제2 제어 노드(QB)의 전압을 GVSS2까지 방전시키는 인버터 회로를 포함한다. 제2 회로부(72)는 제4A 내지 제4C 트랜지스터들(T4A, T4B, T4C)과, 제5 트랜지스터(T5)를 포함한다.
제4A 트랜지스터(T4A)는 제2 노드(82)의 전압이 게이트 온 전압(VGH)일 때 턴-온되어 GVDD 노드를 제2 제어 노드(QB)에 연결함으로써 제2 제어 노드(QB)를 GVDD로 충전시킨다. 제4A 트랜지스터(T4A)는 제2 노드(82)에 연결된 게이트, GVDD 노드에 연결된 제1 전극, 및 제2 제어 노드(QB)에 연결된 제2 전극을 포함한다. 제1 커패시터(C1)는 제4A 트랜지스터(T4A)의 게이트와 제2 전극 사이에 연결된다. 제1 커패시터(C1)에 의해 제4A 트랜지스터(T4A)가 턴-온될 때 제2 노드(82)의 전압이 부스트랩핑될 수 있다.
제4B 트랜지스터(T4B)는 GVDD에 의해 턴-온되는 다이오드(Diode)로 동작한다. 제4B 트랜지스터(T4B)는 GVDD를 제2 노드(82)에 공급하여 제2 노드(82)를 충전한다. 제4B 트랜지스터(T4B)는 GVDD 노드에 연결된 게이트 및 제1 전극과, 제2 노드(82)에 연결된 제2 전극을 포함한다.
제4C 트랜지스터(T4C)는 제1 제어 노드(Q)의 전압이 게이트 온 전압(VGH) 이상의 전압으로 충전될 때 턴-온되어 제2 노드(82)를 GVSS1 노드에 연결하여, 제2 노드(82)를 GVSS1까지 방전시킨다. 이 때, 제2 제어 노드(QB)의 전압은 제5 트랜지스터(T5)에 의해 GVSS2로 유지된다. 제4C 트랜지스터(T4C)는 제1 제어 노드(Q)에 연결된 게이트, 제2 노드(82)에 연결된 제1 전극, 및 GVSS1 노드에 연결된 제2 전극을 포함한다.
제5 트랜지스터(T5)는 제1 제어 노드(Q)의 전압이 게이트 온 전압 이상의 하이 전압일 때 턴-온되어 제2 제어 노드(QB)를 GVSS2 노드에 연결하여 제2 제어 노드(QB)의 전압을 GVSS2까지 방전시킨다. 제5 트랜지스터(T5)는 제1 제어 노드(Q)에 연결된 게이트, 제2 제어 노드(QB)에 연결된 제1 전극, 및 GVSS2 노드에 연결된 제2 전극을 포함한다.
제3 회로부(76)는 제1 및 제2 풀업 트랜지스터들(T8, T10)과, 제1 및 제2 풀다운 트랜지스터들(T9, T11)을 포함한다.
제1 풀업 트랜지스터(T8)는 제1 제어 노드(Q)의 전압이 게이트 온 전압(VGH) 이상의 전압일 때 턴-온되어 시프트 클럭[CRCLK(n)]이 인가되는 제1 클럭 라인을 제1 출력 노드(83)에 연결한다. 이 때, 시프트 클럭[CRCLK(n)]의 게이트 온 전압(VGH)으로 제1 출력 노드(83)의 전압이 충전되어 캐리 신호[CAR(n)]의 펄스가 라이징(rising)된다. 제1 풀업 트랜지스터(T8)는 제1 제어 노드(Q(n))에 연결된 게이트, 제1 클럭 라인에 연결된 제1 전극, 및 제1 출력 노드(83)에 연결된 제2 전극을 포함한다.
제1 풀다운 트랜지스터(T9)는 제2 제어 노드(QB)의 전압이 게이트 온 전압(VGH) 이상의 하이 전압일 때 턴-온되어 제1 출력 노드(83)를 GVSS2 노드에 연결하여 제1 출력 노드(83)를 GVSS2까지 방전시킨다. 제1 풀다운 트랜지스터(T9)이 턴-온될 때 캐리 신호(CAR(n))의 전압이 게이트 오프 전압(VGL)로 낮아진다. 제1 풀다운 트랜지스터(T9)는 제2 제어 노드(QB)에 연결된 게이트, 제1 출력 노드(83)에 연결된 제1 전극, 및 GVSS2 노드에 연결된 제2 전극을 포함한다.
제2 풀업 트랜지스터(T10)는 제1 제어 노드(Q)의 전압이 게이트 온 전압(VGH) 이상의 전압일 때 턴-온되어 시프트 클럭[SCCLK(n)]이 인가되는 제2 클럭 라인을 제2 출력 노드(84)에 연결하여 제2 출력 노드(75)를 충전시킨다. 제2 풀업 트랜지스터(T10)이 턴-온될 때 스캔 신호[SCAN(n)]의 전압이 게이트 온 전압(VGH)으로 높아진다. 제2 풀업 트랜지스터(T10)는 제1 제어 노드(Q)에 연결된 게이트, 제2 클럭 라인에 연결된 제1 전극, 및 제2 출력 노드(84)에 연결된 제2 전극을 포함한다.
제3 회로부(76)는 제2 커패시터(C2)를 더 포함할 수 있다. 제2 커패시터(C2)[0086] 는 제1 제어 노드(Q)와 제2 출력 노드(84) 사이에 연결될 수 있다. 제8 트랜지스터(T8)가 턴-온될 때 제2 출력 노드(84)의 전압이 상승하고, 제2 출력 노드(83)와 커패시터(C2)로 커플링된 제1 제어 노드(Q(n))의 전압이 부스팅될 수 있다.
제2 풀다운 트랜지스터(T11)는 제2 제어 노드(QB)의 전압이 게이트 온 전압(VGH) 이상의 전압일 때 턴-온되어 제2 출력 노드(84)를 GVSS0 노드에 연결하여 제2 출력 노드(84)의 전압을 GVSS0까지 방전시킨다. 제2 풀다운 트랜지스터(T11)이 턴-온될 때, 스캔 신호[SCAN(n)]의 폴링 에지에서 [SCAN(n)]의 전압이 GVSS0까지 낮아진다. 제2 풀다운 트랜지스터(T11)는 제2 제어 노드(QB)에 연결된 게이트, 제2 출력 노드(84)에 연결된 제1 전극, 및 GVSS0 노드에 연결된 제2 전극을 포함한다.
제4 회로부는 제6A 및 제6B 트랜지스터들(T6A, T6B)과, 제7 트랜지스터(T7)를 포함한다.
제6A 및 제6B 트랜지스터(T6A, T6B)는 제2 제어 노드(QB)의 전압이 게이트 온 전압(VGH) 이상의 전압일 때 턴-온되어 제1 제어 노드(Q)를 GVSS2 노드에 연결하여 제1 제어 노드(Q)를 GVSS2까지 방전시킨다. 제6A 트랜지스터(T6A)는 제1 제2 제어 노드(QB)에 연결된 게이트, 제1 제어 노드(Q)에 연결된 제1 전극, 및 제1 노드(81)에 연결된 제2 전극을 포함한다. 제6B 트랜지스터(T6B)는 제2 제어 노드(QB)에 연결된 게이트, 제1 노드(81)에 연결된 제1 전극, 및 GVSS2 노드에 연결된 제2 전극을 포함한다.
제7 트랜지스터(T7)는 입력 신호(INPUT)의 전압이 게이트 온 전압(VGH)일 때 턴-온되어 제2 제어 노드(QB)를 GVSS2 노드에 연결하여 제2 제어 노드(QB)의 전압을 GVSS2까지 방전시킨다. 제7 트랜지스터(T6)는 입력 신호(INPUT)가 인가되는 게이트, 제2 제어 노드(QB)에 연결된 제1 전극, 및 GVSS2 노드에 연결된 제2 전극을 포함한다.
상기에서 언급한 바와 같이, 게이트 구동 회로(120)는 표시 패널(100)의 액티브 영역(AA)에 배치되는 픽셀 어레이와 함께 표시 패널(100)의 베젤(Bezel) 영역에 직접 형성될 수 있다. 이하, 표시 패널(100)의 기판 상에 직접 형성되는 게이트 구동 회로(120)를 “GIP 회로”라 칭한다.
도 4 내지 도 6에서 설명한 바와 같이, GIP 회로를 구동하기 위해서는 저전위 전원 전압(GVSS), GVSS1, GVSS2), 고전위 전원 전압(GVDD) 및 시프트 클럭(CRCLK(n), SCCLK(n)) 신호 등이 필요하게 된다.
따라서, GIP 회로가 베젤(Bezel) 영역에 직접 배치될 경우, 상기 저전위 전원 전압(GVSS), GVSS1, GVSS2), 고전위 전원 전압(GVDD) 및 시프트 클럭(CRCLK(n), SCCLK(n)) 신호 등을 공급하기 위한 저전위 전원 전압(GVSS), GVSS1, GVSS2) 공급 라인, 고전위 전원 전압(GVDD) 공급 라인 및 시프트 클럭(CRCLK(n), SCCLK(n)) 신호 공급 라인 등도 베젤 영역에 배치되어야 한다.
도 7은 본 발명의 비교예에 따른 표시 패널의 베젤 영역의 계략적인 구조 단면도이다.
도 7에 도시한 바와 같이, 표시 패널의 베젤 영역(Bezel)은 그라운드 라인이 배치되는 그라운드 영역(GND), 시프트 클럭(CRCLK(n), SCCLK(n)) 라인들이 배치되는 클럭 라인 영역(CLKS), 게이트 구동 회로(120)가 배치되는 GIP 회로 영역(GIP), 저전압 공급 라인이 배치되는 저전압 라인 영역(GVSS) 등을 포함한다.
상기 그라운드 라인, 시프트 클럭(CRCLK(n), SCCLK(n)) 라인들 및 저전압 공급 라인 등은 도 3에 도시된 제1 금속 패턴(LS)과 동일한 물질로 형성되기 때문에, 그라운드 영역(GND), 클럭 라인 영역(CLKS), 및 저전압 라인 영역(GVSS)은 기판(GLS)상에 배치된다.
베젤(BZ) 상에서 버퍼층(BUF)이 그라운드 영역(GND), 클럭 배선 영역(CLKS), 및 저전압 라인 영역(GVSS)을 덮는다. 버퍼층(BUF)은 도 3의 버퍼층(BUF)과 동일층이다.
게이트 구동 회로(120)는 서브 픽셀 영역의 박막트랜지스터(TFT)와 커패시터(Cst) 형성 시 동시에 형성되므로, 베젤 영역에서 GIP 회로 영역(GIP)은 버퍼층(BUF)상에 배치된다.
도 3에 도시된 서브 픽셀 영역의 보호층(PAS) 및 평탄화층(OC)이 베젤 영역에서 GIP 회로 영역(GIP)을 덮는다.
도 3에 도시된 서브 픽셀 영역에 형성되는 캐소드 전극(CAT)이 평탄화층(OC)에서 베젤 영역의 소정 부분까지 연장된다
여기서, 도 7에 도시한 바와 같이, 본 발명의 비교예의 표시 패널은, 베젤 영역에서, 표시 패널의 가장 자리에서 액티브 영역(AA) 방향으로, 그라운드 영역(GND), 클럭 라인 영역(CLKS), GIP 회로 영역(GIP), 및 저전압 라인 영역(GVSS) 순으로 배치된다.
그리고, 네로우 베젤(Narrow Bezel)을 달성하기 위해서 베젤 영역이 감소하면, 캐소드 전극(CAT) 마스크(Mask) 영역 비율이 증가하면서 캐소드 전극(CAT)이 클럭 라인 영역(CLKS)의 일부와 중첩하게 된다.
즉, 본 발명의 비교예의 표시 패널은, 도 7에 도시한 바와 같이, 클럭 라인 영역(CLKS)에 배치되는 시프트 클럭(CRCLK(n), SCCLK(n)) 라인들 중 일부 시프트 클럭(CRCLK(n), SCCLK(n)) 라인이 캐소드 전극(CAT)과 중첩하게 되고, 캐소드 전극(CAT)과 이에 중첩하는 일부 시프트 클럭(CRCLK(n), SCCLK(n)) 라인 간에 기생 커패시턴스가 발생하게 된다.
따라서, 상기 기생 커패시턴스에 의해, 캐소드 전극(CAT)에 중첩하는 일부 시프트 클럭(CRCLK(n), SCCLK(n)) 라인들과 캐소드 전극(CAT)에 중첩하지 않는 일부 시프트 클럭(CRCLK(n), SCCLK(n)) 라인들 간에 출력 편차가 발생하게 된다.
본 발명의 실시예에 따른 표시 패널은, 베젤 영역에 배치되는 그라운드 영역(GND), 클럭 라인 영역(CLKS), GIP 회로 영역(GIP) 및 저전압 라인 영역(GVSS)의 배치 순서를 변경하여, 시프트 클럭(CRCLK(n), SCCLK(n)) 라인들 간의 출력 편차를 해소할 수 있다.
도 8은 본 발명의 실시예에 따른 표시 패널의 베젤 영역의 계략적인 구조 단면도이다.
도 8에 도시한 바와 같이, 표시 패널의 베젤 영역(Bezel)은 그라운드 라인이 배치되는 그라운드 영역(GND), 시프트 클럭(CRCLK(n), SCCLK(n)) 라인들이 배치되는 클럭 라인 영역(CLKS), 게이트 구동 회로(120)가 배치되는 GIP 회로 영역(GIP), 저전압 공급 라인이 배치되는 저전압 라인 영역(GVSS) 등을 포함한다.
상기 그라운드 라인, 시프트 클럭(CRCLK(n), SCCLK(n)) 라인들 및 저전압 공급 라인 등은 도 3에 도시된 제1 금속 패턴(LS)과 동일한 물질로 형성될 수 있다. 그라운드 영역(GND), 클럭 라인 영역(CLKS), 및 저전압 라인 영역(GVSS)은 기판(GLS)상에 배치된다.
베젤(BZ) 상에서 버퍼층(BUF)이 그라운드 영역(GND), 클럭 배선 영역(CLKS), 및 저전압 라인 영역(GVSS)을 덮는다. 버퍼층(BUF)은 도 3의 버퍼층(BUF)과 동일층이다.
게이트 구동 회로(120)는 서브 픽셀 영역의 박막트랜지스터(TFT)와 커패시터(Cst) 형성 시 동시에 형성되므로, 베젤 영역에서 GIP 회로 영역(GIP)은 버퍼층(BUF)상에 배치된다.
도 3에 도시된 서브 픽셀 영역의 보호층(PAS) 및 평탄화층(OC)이 베젤 영역에서 GIP 회로 영역(GIP)을 덮는다.
도 3에 도시된 서브 픽셀 영역에 형성되는 캐소드 전극(CAT)이 평탄화층(OC)에서 베젤 영역의 소정 부분까지 연장된다
본 발명의 실시예에 따른 표시 패널은, 도 8에 도시한 바와 같이, 베젤 영역에서, 표시 패널의 가장 자리에서 액티브 영역(AA) 방향으로, 그라운드 영역(GND), GIP 회로 영역(GIP), 저전압 라인 영역(GVSS) 및 클럭 라인 영역(CLKS) 순으로 배치된다.
네로우 베젤(Narrow Bezel)을 달성하기 위해서 베젤 영역이 감소하게 되고, 캐소드 전극(CAT) 마스크(Mask) 영역 비율이 증가하더라도, 클럭 라인 영역(CLKS)에 배치되는 모든 시프트 클럭(CRCLK(n), SCCLK(n)) 라인들이 캐소드 전극(CAT)과 중첩하게 된다.
따라서, 클럭 라인 영역(CLKS)에 배치되는 모든 시프트 클럭(CRCLK(n), SCCLK(n)) 라인들 각각과 캐소드 전극(CAT) 간에 동일한 기생 커패시턴스가 발생하게 되므로, 시프트 클럭(CRCLK(n), SCCLK(n)) 라인들 간에 출력 편차가 발생하지 않는다.
또한, 클럭 라인 영역(CLKS)이 액티브 영역에 근접하게 배치되므로, 시프트 클럭(CRCLK(n), SCCLK(n)) 라인들과 GIP 회로부의 배치 자유도가 높아지므로 네로우 베젤을 용이하게 달성할 수 있다.
한편, 본 발명의 실시예의 설명에서, 상기 그라운드 라인, 시프트 클럭(CRCLK(n), SCCLK(n)) 라인들 및 저전압 공급 라인 등은 도 3에 도시된 제1 금속 패턴(LS)과 동일한 물질로 형성될 수 있다고 설명하였지만, 이에 한정되지 않는다.
그라운드 라인, 시프트 클럭(CRCLK(n), SCCLK(n)) 라인들 및 저전압 공급 라인 등은 도 3에 도시된 제1 금속 패턴(LS)과 동일한 물질로 형성되고, 그라운드 라인, 시프트 클럭(CRCLK(n), SCCLK(n)) 라인들 및 저전압 공급 라인들의 라인 저항을 감소시키기 위하여, 그라운드 라인, 시프트 클럭(CRCLK(n), SCCLK(n)) 라인들 및 저전압 공급 라인들과 게이트 전극(게이트 라인) 사이에 형성되는 절연막에 상기 라인들이 노출되도록 복수개의 콘택 홀들을 형성하고, 상기 콘택홀들 내에 게이트 전극(게이트 라인)과 동일한 금속 물질이 채워지도록 하여 제1 금속 패턴(LS)과 게이트 전극(게이트 라인)용 금속 물질이 적층되어 전기적으로 연결되는 2중 금속 구조를 형성할 수 있다.이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정의되어야 할 것이다.
72: 제1 회로부 74: 제2 회로부
76: 제3 회로부 78: 제4 회로부
100: 표시패널 110: 데이터 구동 회로
120: 게이트 구동 회로 130: 타이밍 콘트롤러
140: 레벨 시프터

Claims (6)

  1. 액티브 영역과 상기 액티브 영역의 주변부에 배치되는 베젤 영역을 구비한 기판;
    상기 베젤 영역에 배치되는 그라운드 영역, 클럭 라인 영역, GIP 회로 영역, 및 저전압 라인 영역을 구비하고,
    상기 클럭 라인 영역이 상기 액티브 영역에 가장 근접하게 배치되는 표시 패널.
  2. 제 1 항에 있어서,
    표시 패널의 가장 자리에서 상기 액티브 영역 방향으로, 상기 그라운드 영역, 상기 GIP 회로 영역, 상기 저전압 라인 영역 및 상기 클럭 라인 영역 순으로 배치되는 표시 패널.
  3. 제 1 항에 있어서,
    상기 액티브 영역은,
    상기 기판 상에 배치되어 빛을 차단하는 제1 금속 패턴과,
    상기 제1 금속 패턴을 덮도록 상기 기판상에 배치되는 버퍼층과,
    상기 버퍼층 상에 배치되는 박막 트랜지스터 및 커패시터와,
    상기 박막 트랜지스터 및 상기 커패시터를 덮도록 상기 기판상에 배치되는 보호층 및 평탄화층과,
    상기 평탄화층 상에 배치되고, 애노드 전극, 유기 화합물층 및 캐소드 전극을 구비한 발광 소자를 구비하고,
    상기 캐소드 전극은 상기 베젤 영역의 소정 영역까지 연장되고,
    상기 클럭 라인 영역에 배치되는 시프트 클럭 신호 라인들은 모두 상기 캐소드 전극과 중첩되는 표시 패널.
  4. 제 3 항에 있어서,
    상기 그라운드 영역에 배치되는 그라운드 라인과, 상기 시프트 클럭 신호 라인들과, 상기 저전압 라인 영역에 배치되는 저전압 공급 라인은 상기 제1 금속 패턴과 동일층에 배치되는 표시 패널.
  5. 제 4 항에 있어서,
    상기 그라운드 영역에 배치되는 그라운드 라인과, 상기 시프트 클럭 신호 라인들과, 상기 저전압 라인 영역에 배치되는 저전압 공급 라인은 상기 제1 금속 패턴과 상기 박막 트랜지스터의 게이트 전극의 물질이 적층되는 2중 금속 구조로 형성되는 표시 패널.
  6. 제 3 항에 있어서,
    상기 GIP 회로 영역은 상기 박막 트랜지스터 및 상기 커패시터와 동일층에 배치되는 표시 패널.
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