KR20230102543A - 이중 트렌치 메시 구조를 포함하는 반도체 - Google Patents
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Abstract
본 발명은 이중 트렌치의 교차 영역을 제거하여 트렌치 하부의 전기장을 분산시켜 내압을 향상시키고, 채널 밀도를 증가시켜 온저항을 감소시켜 전력 손실을 최소화할 수 있는 이중 트렌치 메시 구조의 반도체에 관한 것이다. 본 발명은 반도체 기판에 형성된 n- SiC층, n- SiC층에 제1 간격으로 식각되어 형성된 복수의 제1 트렌치, 복수의 제1 트렌치 사이에 제2 간격으로 n- SiC층이 식각되어 형성된 복수의 제2 트렌치, n- SiC층에 형성된 도핑층, 도핑층 상에 형성된 제1 도전층, 도핑층 상에 제1 도전층을 둘러싸게 형성된 제2 도전층 및 복수의 제1 트렌치 및 복수의 제2 트렌치에 형성되는 게이트 전극을 포함할 수 있다.
Description
본 발명은 이중 트렌치 메시 구조를 포함하는 반도체에 관한 것으로, 더욱 상세하게는 트렌치 간 교차 영역을 제거하여 트렌치의 하부에 집중되는 전기장을 분산시켜 내압 특성을 향상시키고, 채널 밀도를 증가시켜 소자의 온-저항을 감소시킴에 따라 전력 손실을 최소화할 수 있는 이중 트렌치 메시 구조를 포함하는 반도체에 관한 것이다.
일반적으로, 반도체 제조는 기판들 상에 반도체 구조체들을 형성하기 위하여 많은 공정들을 사용한다. 특정한 소자에 있어서, 기판은 전류 전도 경로의 일부로서 사용된다. 예를 들어, 기판은 개별 소자 어플리케이션들 및 집적 회로들에 사용되는 중요한 반도체 구조체인 고상 스위치와 함께 중요한 역할을 한다. 고상 스위치들은, 예를 들어, 전력 금속-산화물-반도체 전계효과 트랜지스터(전력 모스펫, power MOSFET), 절연-게이트 바이폴라 트랜지스터(IGBT) 및 다양한 종류의 사이리스터들을 포함한다.
이 중 전력 금속-산화물-반도체 전계효과 트랜지스터인 파워 모스펫은 모스펫을 이용한 파워 스위칭 소자로, 낮은 온저항(Ron)과 고 내압(Breakdown Voltage: BV)이 요구된다.
특히, SiC(Silicon Carbide) 트렌치 모스펫은 크게 스트라이프형 PTN과 메시형 PTN을 포함할 수 있다. 스트라이프형 PTN은 메시형 PTN에 대비하여 채널 밀도가 작기 때문에 메시형 PTN보다 소자의 온저항이 크다는 단점이 있다.
메시형 PTN은 채널 밀도를 증가시킬 수 있어 소자의 온저항을 감소시킬 수 있으나, SiC 에칭시 트렌치와 트렌치가 교차하는 영역에서 에칭 폭이 기본 트렌치의 폭과 상이하게 나타나고, 트렌치의 엣지 영역이 4군데 존재하기 때문에 에칭 비율이 달라져 트렌치의 하부에서 전기장의 분포가 고르게 분산될 수 없는 문제점이 있다.
이러한 현상은 반도체 공정의 큰 산포를 가져올 뿐 아니라 양산의 큰 문제점을 야기시킨다.
따라서 본 발명은 상술한 문제점을 해결하기 위해 도출된 것으로서, 본 발명은 트렌치 간 교차 영역을 제거하여 트렌치의 하부에 집중되는 전기장을 분산시켜 내압 특성을 향상시키고, 채널 밀도를 증가시켜 소자의 온-저항을 감소시킴에 따라 전력 손실을 최소화할 수 있는 이중 트렌치 메시 구조를 포함하는 반도체를 제공하는데 그 목적이 있다.
본 발명의 다른 목적들은 이하에 서술되는 실시예를 통하여 더욱 명확해질 것이다.
본 발명의 일 측면에 따른 이중 트렌치 메시 구조를 포함하는 반도체는 반도체 기판의 상면에 형성된 n-SiC층, n-SiC층에 제1 간격으로 식각되어 형성된 복수의 제1 트렌치, 복수의 제1 트렌치 사이에 제2 간격으로 n-SiC층이 복수의 제1 트렌치의 제1 간격보다 작은 제1 길이로 식각되어 형성된 복수의 제2 트렌치, n-SiC층에 형성된 도핑층, 도핑층 상에 형성된 제1 도전층, 도핑층 상에 제1 도전층을 둘러싸게 형성된 제2 도전층 및 복수의 제1 트렌치 및 복수의 제2 트렌치에 형성되는 게이트 전극을 포함할 수 있다.
또한, 복수의 제1 트렌치와 복수의 제2 트렌치 각각은 제3 간격을 두고 형성될 수 있다.
또한, 도핑층은, n-SiC층에 복수의 제1 트렌치 사이에 형성된 제1 도핑층 및 n-SiC층에 복수의 제1 트렌치와 복수의 제2 트렌치 사이의 제3 간격에 제1 도핑층과 연결되게 형성된 제2 도핑층을 포함할 수 있다.
또한, 게이트 전극은, 복수의 제1 트렌치에 형성되는 제1 게이트 전극, 복수의 제2 트렌치에 형성되는 제2 게이트 전극 및 제2 도핑층 상에 형성되어 제1 게이트 전극과 제2 게이트 전극을 연결하는 제3 게이트 전극을 포함할 수 있다.
또한, 복수의 제2 트렌치 각각은 제1 길이와 제1 너비로 이루어져 있고, 제1 길이와 제1 너비의 비는 2:1일 수 있다.
본 발명의 실시예에 따른 이중 트렌치 메시 구조를 포함하는 반도체는 다음과 같은 효과를 제공한다.
본 발명은 트렌치 간 교차 영역을 제거하여 트렌치의 하부에 집중되는 전기장을 분산시켜 내압 특성을 향상시키고, 채널 밀도를 증가시켜 소자의 온-저항을 감소시킴에 따라 전력 손실을 최소화할 수 있는 효과가 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 이중 트렌치 메시 구조를 포함하는 반도체를 도시한 개략도이다.
도 2는 본 발명의 실시예에 따른 이중 트렌치 메시 구조를 포함하는 반도체의 일부를 도시한 개략도이다.
도 3은 도 2의 이중 트렌치 메시 구조를 포함하는 반도체를 A-A' 방향으로 절단한 면을 도시한 도면이다.
도 4는 도 2의 이중 트렌치 메시 구조를 포함하는 반도체를 B-B' 방향으로 절단한 면을 도시한 도면이다.
도 5는 도 2의 이중 트렌치 메시 구조를 포함하는 반도체를 C-C' 방향으로 절단한 면을 도시한 도면이다.
도 6은 종래의 스트라이프형 PTN, 메시형 PTN 및 본 발명의 실시예에 따른 이중 트렌치 메시 구조를 포함하는 반도체의 형태를 개략적으로 비교한 도면이다.
도 7은 종래의 스트라이프형 PTN과 본 발명의 실시예에 따른 이중 트렌치 메시 구조를 포함하는 반도체의 전압 및 전류에 따른 온저항을 나타내는 그래프이다.
도 8은 종래의 메시형 PTN과 본 발명의 실시예에 따른 이중 트렌치 메시 구조를 포함하는 반도체의 전압 및 전류에 따른 내압 특성을 나타내는 그래프이다.
도 2는 본 발명의 실시예에 따른 이중 트렌치 메시 구조를 포함하는 반도체의 일부를 도시한 개략도이다.
도 3은 도 2의 이중 트렌치 메시 구조를 포함하는 반도체를 A-A' 방향으로 절단한 면을 도시한 도면이다.
도 4는 도 2의 이중 트렌치 메시 구조를 포함하는 반도체를 B-B' 방향으로 절단한 면을 도시한 도면이다.
도 5는 도 2의 이중 트렌치 메시 구조를 포함하는 반도체를 C-C' 방향으로 절단한 면을 도시한 도면이다.
도 6은 종래의 스트라이프형 PTN, 메시형 PTN 및 본 발명의 실시예에 따른 이중 트렌치 메시 구조를 포함하는 반도체의 형태를 개략적으로 비교한 도면이다.
도 7은 종래의 스트라이프형 PTN과 본 발명의 실시예에 따른 이중 트렌치 메시 구조를 포함하는 반도체의 전압 및 전류에 따른 온저항을 나타내는 그래프이다.
도 8은 종래의 메시형 PTN과 본 발명의 실시예에 따른 이중 트렌치 메시 구조를 포함하는 반도체의 전압 및 전류에 따른 내압 특성을 나타내는 그래프이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 실시예들을 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어 도면 부호에 상관없이 동일하거나 대응하는 구성 요소는 동일한 참조번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하 본 발명의 실시예들에 따른 이중 트렌치 메시 구조를 포함하는 반도체에 대하여 도 1 내지 도 5를 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 이중 트렌치 메시 구조를 포함하는 반도체를 도시한 개략도이고, 도 2는 본 발명의 실시예에 따른 이중 트렌치 메시 구조를 포함하는 반도체의 일부를 도시한 개략도이고, 도 3은 도 2의 이중 트렌치 메시 구조를 포함하는 반도체를 A-A' 방향으로 절단한 면을 도시한 도면이고, 도 4는 도 2의 이중 트렌치 메시 구조를 포함하는 반도체를 B-B' 방향으로 절단한 면을 도시한 도면이며, 도 5는 도 2의 이중 트렌치 메시 구조를 포함하는 반도체를 C-C' 방향으로 절단한 면을 도시한 도면이다.
도 1 내지 도 5에 도시된 바와 같이, 본 발명에 따른 이중 트렌치 메시 구조를 포함하는 반도체(10)는, 적어도 하나의 반도체 소자(100, 200, 300)를 포함할 수 있다. 즉, 이중 트렌치 메시 구조를 포함하는 반도체(10)는 제1 반도체 소자(100)만 포함할 수도 있고, 제1 반도체 소자(100), 제2 반도체 소자(200), 제3 반도체 소자(300), ..., 제N 반도체 소자(N)를 일체로 포함할 수도 있다.
이하에서는 이중 트렌치 메시 구조를 포함하는 반도체(10) 중 제1 반도체 소자(100)를 중심으로 설명한다.
이중 트렌치 메시 구조를 포함하는 반도체(10) 중 제1 반도체 소자(100)는 n-SiC층(110), 제1 트렌치(120), 제2 트렌치(130), 도핑층(140), 제1 도전층(150), 제2 도전층(160) 및 게이트 전극(170)을 포함할 수 있다.
n-SiC층(110)은 드레인층(1)에 접하여 형성된 반도체 기판(2)의 상면에 형성될 수 있다. n-SiC층(110)은 실리콘(Si)과 탄소(C)로 구성된 화합물로 제작될 수 있다.
본 실시예에서 n-SiC층(110)은 N형의 도전형을 가지는 것으로 설명하나, 이에 한정하고자 하는 것은 아니며, P형의 도전형을 가지도록 제작될 수도 있다. 또한, n-SiC층(110)의 도전형 타입에 따라 도핑층(140), 제1 도전층(150) 및 제2 도전층(160)의 도전형 타입이 변경될 수 있다.
n-SiC층(110)은 제1 트렌치(120) 및 제2 트렌치(130)를 형성하기 위해 식각될 수 있다. 즉, n-SiC층(110)에는 제1 트렌치(120), 제2 트렌치(130) 및 도핑층(140)이 형성될 수 있다.
제1 트렌치(120)는 n-SiC층(110)에 제1 간격(G1)으로 식각되어 형성될 수 있다. 제1 트렌치(120)는 제1 반도체 소자(100)에 한 쌍으로 형성될 수 있다. 즉, 한 쌍의 제1 트렌치(120)는 제1 간격(G1)으로 이격될 수 있다.
또한, 제1 트렌치(120)는 제1 깊이(D1)로 식각되고, 식각된 표면에 산화 절연층(180)이 형성될 수 있다. 산화 절연층(180)은 절연막을 형성하기 위한 것으로, 산화물(oxide)로 형성될 수 있다. 산화 절연층(180)은 공정시 발생하는 불순물이 반도체 기판(2)에 유입되지 않도록 하여 반도체 기판(2)을 보호할 수 있다.
일 실시예에서, 산화 절연층(180)은 산화물의 종류에 따라 습식 산화(Wet Oxidation) 또는 건식 산화(Dry Oxidation)로 형성될 수 있다.
산화 절연층(180)이 형성된 제1 트렌치(120)에는 제1 게이트 전극(171)이 형성될 수 있다. 즉, 제1 트렌치(120)에는 산화 절연층(180)이 형성된 후 제1 게이트 전극(171)이 채워질 수 있다.
복수의 제1 트렌치(120) 각각은 제2 길이(L2)와 제2 너비(W2)로 이루어져 있을 수 있다. 제1 트렌치(120)의 제2 길이(L2)는 제2 트렌치(130)의 제1 길이(L1)보다 길고, 제1 트렌치(120)의 제2 너비(W2)는 제2 트렌치(130)의 제1 너비(W1)와 동일하게 형성될 수 있다.
제2 트렌치(130)는 복수의 제1 트렌치(120) 사이에 제2 간격(G2)으로 n-SiC층(110)이 식각되어 형성될 수 있다. 제2 트렌치(130)는 제1 반도체 소자(100)에 하나만 형성되고, 제1 너비(W1) 방향으로 이웃하는 반도체 소자에 형성되는 제2 트렌치(130)와 제2 간격(G2)으로 이격될 수 있다.
제2 트렌치(130)는 복수의 제1 트렌치(120)의 제1 간격(G1)보다 작은 제1 길이(L1)로 식각되어 형성될 수 있다. 즉, 복수의 제1 트렌치(120)와 복수의 제2 트렌치(130) 각각은 제3 간격(G3)을 두고 형성될 수 있다.
이에, 복수의 제1 트렌치(120)와 복수의 제2 트렌치(130)는 서로 교차하지 않도록 형성될 수 있다.
제2 트렌치(130)는 제1 트렌치(120)와 동일한 제1 깊이(D1)로 식각되고, 식각된 표면에 산화 절연층(180)이 형성될 수 있다. 산화 절연층(180)은 절연막을 형성하기 위한 것으로, 산화물(oxide)로 형성될 수 있다. 산화 절연층(180)은 공정시 발생하는 불순물이 반도체 기판(2)에 유입되지 않도록 하여 반도체 기판(2)을 보호할 수 있다.
산화 절연층(180)이 형성된 제2 트렌치(130)에는 제2 게이트 전극(172)이 형성될 수 있다. 즉, 제2 트렌치(130)에는 산화 절연층(180)이 형성된 후 제2 게이트 전극(172)이 채워질 수 있다.
복수의 제2 트렌치(130) 각각은 제1 길이(L1)와 제1 너비(W1)로 이루어져 있을 수 있다. 여기서 제2 트렌치(130)의 제1 길이(L1)와 제1 너비(W2)의 비는 2:1일 수 있다. 또한, 제2 트렌치(130)의 제1 길이(L1)는 제1 트렌치(120)의 제2 길이(L2)보다 짧고, 제2 트렌치(130)의 제1 너비(W1)는 제1 트렌치(120)의 제2 너비(W2)와 동일하게 형성될 수 있다.
본 실시예에서는 제1 트렌치(120)와 제2 트렌치(130)가 서로 교차하지 않도록 n-SiC층(110)에 형성하여 제1 트렌치(120)와 제2 트렌치(130) 각각의 하부에 집중되는 전기장을 분산시킬 수 있고, 전기장의 분산에 따라 이중 트렌치 메시 구조를 포함하는 반도체(10)의 내압 특성을 향상시킬 수 있다.
또한, 본 실시예에서는 도 4 및 도 5 각각에서 채널(C1, C2)을 복수로 형성하여 채널 밀도를 증가시키고, 채널 밀도의 증가에 따라 온저항(Rds(on))을 감소시킬 수 있다.
따라서 본 실시예에 따른 이중 트렌치 메시 구조를 포함하는 반도체(10)는 제1 트렌치(120)와 제2 트렌치(130)를 분리시켜 종래의 스트라이프형 PTN과 메시형 PTN의 단점을 보완하여 양산성 및 성능이 향상될 수 있다.
도핑층(140)은 n-SiC층(110)에 형성될 수 있다. 도핑층(140)은 제1 도핑층(141) 및 제2 도핑층(142)을 포함할 수 있다. 여기서 제1 도핑층(141) 및 제2 도핑층(142)은 P-well일 수 있으며, n- SiC층(110)의 도전형 타입에 따라 변경될 수 있다.
제1 도핑층(141)은 n- SiC층(110)에 복수의 제1 트렌치(120) 사이에 형성될 수 있다. 제1 도핑층(141)은 게이트 전극(170)에 인가되는 바이어스에 의해 역전층(또는 반전층, inversion layer)이 형성됨에 따라 전자 전류가 흐를 수 있다.
제2 도핑층(142)은 n- SiC층(110)에 복수의 제1 트렌치(120)와 복수의 제2 트렌치(130) 사이의 제3 간격(G3)에 제1 도핑층(141)과 연결되게 형성될 수 있다.
제1 도핑층(141) 및 제2 도핑층(142)은 제1 트렌치(120) 및 제2 트렌치(130)의 제1 깊이(D1)보다 얕은 제2 깊이(D2)로 n- SiC층(110)에 형성될 수 있다. 이는 제1 트렌치(120)와 제2 트렌치(130) 각각에 형성된 산화 절연층(180)에 의해 전자 전류의 흐름이 방해받지 않고 원활하게 이루어지도록 하기 위한 것이며, 일반적인 내용에 해당하므로 상세한 설명은 생략한다.
제1 도전층(150)은 도핑층(140) 상에 형성될 수 있다. 본 실시예에서, 제1 도전층(150)은 P+ 도전형을 가지고, 제2 도전층(160)에 의해 둘러싸일 수 있다.
제2 도전층(160)은 도핑층(140) 상에 제1 도전층(150)을 둘러싸게 형성될 수 있다. 제2 도전층(160)은 N+도전형을 가질 수 있다.
게이트 전극(170)은 복수의 제1 트렌치(120) 및 복수의 제2 트렌치(130)에 형성될 수 있다. 게이트 전극(170)은 제1 게이트 전극(171), 제2 게이트 전극(172) 및 제3 게이트 전극(173)을 포함할 수 있고, 산화 절연층(180)에 의해 둘러 싸일 수 있다.
제1 게이트 전극(171)은 복수의 제1 트렌치(120)에 형성될 수 있다. 예를 들어, 제1 게이트 전극(171)은 실리콘 폴리일 수 있으며, 이에 한정하지 않는다.
제2 게이트 전극(172)은 복수의 제2 트렌치(130)에 형성될 수 있다. 예를 들어, 제2 게이트 전극(172)은 실리콘 폴리일 수 있으며, 이에 한정하지 않는다.
제3 게이트 전극(173)은 산화 절연층(180) 상에 형성되어 제1 게이트 전극(17)과 제2 게이트 전극(172)을 연결할 수 있다. 예를 들어, 제3 게이트 전극(173)은 실리콘 폴리일 수 있으며, 이에 한정하지 않는다.
본 실시예에 따른 이중 트렌치 메시 구조를 포함하는 반도체(10)에서 전자 전류는, 소스층(3)에서 제2 도전층(160)으로, 제2 도전층(160)에서 도핑층(140)에 형성되는 채널(C1, C2)을 통과하여 n- SiC층(110)으로 흘러, 전류 흐름 라인(EPL1, EPL2)을 따라 이동할 수 있다.
도 6은 종래의 스트라이프형 PTN(a), 메시형 PTN(b) 및 본 발명의 실시예에 따른 이중 트렌치 메시 구조를 포함하는 반도체(c)의 형태를 개략적으로 비교한 도면이다.
또한, 도 7은 종래의 스트라이프형 PTN과 본 발명의 실시예에 따른 이중 트렌치 메시 구조를 포함하는 반도체의 전압 및 전류에 따른 온저항을 나타내는 그래프이다.
도 7에서 본 발명의 실시예에 따른 이중 트렌치 메시 구조를 포함하는 반도체(10, Ladder-Mesh PTN)의 경우 스트라이프형 PTN(Stripe PTN)의 채널 밀도보다 높은 채널 밀도를 가지고 있어, 스트라이프형 PTN의 문제점인 온저항(Rds(on))을 감소시킬 수 있다는 것을 전류-전압 실험 그래프를 통해 확인할 수 있다.
도 8은 종래의 메시형 PTN과 본 발명의 실시예에 따른 이중 트렌치 메시 구조를 포함하는 반도체의 전압 및 전류에 따른 내압 특성을 나타내는 그래프이다.
도 8에서 본 발명의 실시예에 따른 이중 트렌치 메시 구조를 포함하는 반도체(10, Ladder-Mesh PTN)의 경우 메시형 PTN(Mesh PTN)의 문제점인 트렌치와 트렌치가 교차하는 영역을 제거할 수 있기 때문에 부하(loading)의 영향을 적게 받게 되고, 이에 따라 내압 특성에 영향을 주는 마이크로 트렌치(micro trench)와 쉘로우 트렌치(shallow trench)의 형성으로부터 벗어날 수 있다는 것을 전류-전압 실험 그래프를 통해 확인할 수 있다.
여기서 마이크로 트렌치는 트렌치 측벽의 경사로 인하여 서브-트렌치가 생기는 현상이고, 쉘로우 트렌치는 트렌치의 기 설정된 목표 깊이보다 얕게 형성되는 현상이다.
상기에서는 본 발명의 일 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 이중 트렌치 메시 구조를 포함하는 반도체
110: n- SiC층 120: 제1 트렌치
130: 제2 트렌치 140: 도핑층
141: 제1 도핑층 142: 제2 도핑층
150: 제1 도전층 160: 제2 도전층
170: 게이트 전극 171: 제1 게이트 전극
172: 제2 게이트 전극 173: 제3 게이트 전극
180: 산화 절연층 1: 드레인층
2: 반도체 기판 3: 소스층
110: n- SiC층 120: 제1 트렌치
130: 제2 트렌치 140: 도핑층
141: 제1 도핑층 142: 제2 도핑층
150: 제1 도전층 160: 제2 도전층
170: 게이트 전극 171: 제1 게이트 전극
172: 제2 게이트 전극 173: 제3 게이트 전극
180: 산화 절연층 1: 드레인층
2: 반도체 기판 3: 소스층
Claims (5)
- 반도체 기판의 상면에 형성된 n- SiC층;
상기 n- SiC층에 제1 간격으로 식각되어 형성된 복수의 제1 트렌치;
상기 복수의 제1 트렌치 사이에 제2 간격으로 상기 n- SiC층이 상기 복수의 제1 트렌치의 제1 간격보다 작은 제1 길이로 식각되어 형성된 복수의 제2 트렌치;
상기 n- SiC층에 형성된 도핑층;
상기 도핑층 상에 형성된 제1 도전층;
상기 도핑층 상에 상기 제1 도전층을 둘러싸게 형성된 제2 도전층; 및
상기 복수의 제1 트렌치 및 상기 복수의 제2 트렌치에 형성되는 게이트 전극을 포함하는 이중 트렌치 메시 구조를 포함하는 반도체. - 제1항에 있어서,
상기 복수의 제1 트렌치와 상기 복수의 제2 트렌치 각각은 제3 간격을 두고 형성된 이중 트렌치 메시 구조를 포함하는 반도체. - 제2항에 있어서,
상기 도핑층은,
상기 n- SiC층에 상기 복수의 제1 트렌치 사이에 형성된 제1 도핑층; 및
상기 n- SiC층에 상기 복수의 제1 트렌치와 상기 복수의 제2 트렌치 사이의 상기 제3 간격에 상기 제1 도핑층과 연결되게 형성된 제2 도핑층을 포함하는 이중 트렌치 메시 구조를 포함하는 반도체. - 제3항에 있어서,
상기 게이트 전극은,
상기 복수의 제1 트렌치에 형성되는 제1 게이트 전극;
상기 복수의 제2 트렌치에 형성되는 제2 게이트 전극; 및
상기 제2 도핑층 상에 형성되어 상기 제1 게이트 전극과 상기 제2 게이트 전극을 연결하는 제3 게이트 전극을 포함하는 이중 트렌치 메시 구조를 포함하는 반도체. - 제1항에 있어서,
상기 복수의 제2 트렌치 각각은 상기 제1 길이와 제1 너비로 이루어져 있고,
상기 제1 길이와 상기 제1 너비의 비는 2:1인 이중 트렌치 메시 구조를 포함하는 반도체.
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| KR20110063532A (ko) | 2008-09-29 | 2011-06-10 | 페어차일드 세미컨덕터 코포레이션 | 금속 기판 상의 반도체 이종구조체 내에 스트레인드 채널을 가지는 전력 모스펫 |
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