KR20230101472A - 적층 세라믹 전자부품 - Google Patents

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KR20230101472A
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multilayer ceramic
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ceramic electronic
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연규호
오원근
정서원
이서호
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Abstract

본 발명의 일 실시형태는 유전체층 및 내부 전극을 포함하는 세라믹 바디, 상기 세라믹 바디 상에 배치되어 상기 내부 전극과 연결되는 제1 전극층 및 상기 제1 전극층 상에 배치되고 은(Ag)과 팔라듐(Pd)을 포함하는 도전성 금속, 탄소 소재, 및 글래스를 포함하는 제2 전극층을 포함하며, 상기 제2 전극층의 적어도 일부 단면에서 상기 탄소 소재가 차지하는 면적 비율은 1 내지 5%인 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품{Multilayer Ceramic Electronic Component}
본 발명은 적층 세라믹 전자부품에 관한 것이다.
적층 세라믹 전자부품 중 적층 세라믹 커패시터(Multilayer Ceramic Capacitor, MLCC)는 소형이면서도 고용량이 보장된다는 장점으로 인하여 통신, 컴퓨터, 가전, 자동차 등의 산업에 사용되는 중요한 칩 부품이고, 특히, 휴대전화, 컴퓨터, 디지털 TV 등 각종 전기, 전자, 정보 통신 기기에 사용되는 핵심 수동 소자이다.
종래에는, 적층 세라믹 커패시터를 기판 등에 실장하기 위해 적층 세라믹 커패시터의 외부 전극은 전극층 상에 형성된 도금층을 포함하였다. 다만, 고온 환경에 의해 실장 시 기판의 휨과 도금층에 포함되는 주석(Sn)의 산화로 솔더 크랙이 발생하거나 접촉 저항이 증가하는 문제가 발생하였다.
이러한 문제점을 해결하기 위해 구리(Cu)를 포함하는 전극층과 은(Ag)과 팔라듐(Pd)을 포함하는 전극층으로 형성된 외부 전극 구조가 사용되고 있으며, 이러한 외부 전극을 사용할 경우, 주석 솔더링 대신 은 에폭시(Ag epoxy)를 도전성 접착제(Conductive glue)로 사용하여 적층 세라믹 커패시터를 기판에 실장할 수 있다.
다만, 이러한 2차 외부 전극 구조의 경우 상기 전극층이 서로 떨어지거나 벗겨지는 필-오프(peel-off) 현상이 발생할 수 있고, 내열 특성이 취약할 수 있으므로 전극 간 고착 강도, 내열 및 내습 특성이 개선된 적층 세라믹 커패시터가 요구된다.
본 발명의 일 목적은 고착 강도 및 내충격성이 우수한 외부 전극을 포함하여, 내열 및 내습 특성이 개선된 적층 세라믹 전자부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태는 유전체층 및 내부 전극을 포함하는 세라믹 바디, 상기 세라믹 바디 상에 배치되며, 상기 내부 전극과 연결되는 제1 전극층 및 상기 제1 전극층 상에 배치되며, 은(Ag)과 팔라듐(Pd)을 포함하는 도전성 금속, 탄소 소재, 및 글래스를 포함하는 제2 전극층;을 포함하며, 상기 제2 전극층의 적어도 일부 단면에서 상기 탄소 소재가 차지하는 면적 비율은 1 내지 5%인 적층 세라믹 전자부품을 제공한다.
본 발명의 여러 효과 중 일 효과로서, 고착 강도 및 내충격성이 우수한 외부 전극을 포함하여, 내열 및 내습 특성이 개선된 적층 세라믹 전자부품을 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자부품을 나타내는 사시도다.
도 2는 도 1의 Ⅰ-Ⅰ'단면도다.
도 3은 도 2의 P 영역을 확대한 확대도다.
도 4는 도 3의 Q 영역을 확대한 확대도다.
도 5는 제1 및 제2 전극층의 단면을 주사전자현미경(SEM)을 이용하여 분석한 이미지다.
도 6은 에너지분산형 분광분석법(EDS)을 통해 탄소 원소를 매핑한 이미지다.
도 7은 제2 전극층에 대한 라만(Raman) 분석 결과 그래프다.
도 8은 탄소 소재의 면적 비율에 따른 이온 마이그레이션(Ion migration) 현상을 촬영한 이미지이다.
도 9는 탄소 소재의 면적 비율에 따라 외부 전극이 외부 응력에 의해 파괴되는 형태를 촬영한 이미지이다.
도 10은 탄소 소재의 면적 비율에 따라 적층 세라믹 전자부품의 등가직렬저항(ESR)을 평가한 그래프이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자부품을 나타내는 사시도다.
도 2는 도 1의 Ⅰ-Ⅰ'단면도다.
도 3은 도 2의 P 영역을 확대한 확대도다.
도 4는 도 3의 Q 영역을 확대한 확대도다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)에 대해 설명하도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 내부 전극(121, 122)을 포함하는 세라믹 바디(110), 세라믹 바디(110) 상에 배치되며, 내부 전극(121,122)과 연결되는 제1 전극층(131a, 131b) 및 제1 전극층(131a, 131b) 상에 배치되며, 은(Ag) 및 팔라듐(Pd)을 포함하는 도전성 금속(32a), 탄소 소재(32b), 및 글래스(32c)를 포함하는 제2 전극층(132a, 132b)을 포함하며, 제2 전극층(132a, 132b)의 적어도 일부 단면에서 탄소 소재(32b)가 차지하는 면적 비율은 1 내지 5%를 만족한다.
세라믹 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 세라믹 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 세라믹 바디(110)에 포함된 세라믹 분말의 수축이나 모서리부의 연마로 인해 세라믹 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
세라믹 바디(110)는 제1 방향으로 마주보는 제1면 및 제2면(1, 2), 상기 제1면 및 제2면(1, 2)과 연결되고 제2 방향으로 마주보는 제3면 및 제4면(3, 4), 제1면 및 제2면(1, 2)과 연결되고 제3면 및 제4면(3, 4)과 연결되며 제3 방향으로 마주보는 제5면 및 제6면(5, 6)을 가질 수 있다.
세라믹 바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있을 수 있다. 세라믹 바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)은 세라믹 분말, 유기 용제 및 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 세라믹 분말은 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으나, 예를 들어, 티탄산바륨계(BaTiO3) 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이때, 유전체층(111)의 두께는 세라믹 바디(110)의 크기와 용량을 고려하여 10㎛ 이하일 수 있으며, 적층 세라믹 전자부품(100)의 소형화 및 고용량화를 위해 0.6㎛ 이하, 보다 바람직하게는 0.4㎛ 이하일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
여기서 유전체층(111)의 두께는 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다. 유전체층(111)의 두께는 세라믹 바디(110)의 제1 방향 및 제2 방향 단면을 1만 배율의 주사전자현미경으로 스캔하여 측정할 수 있다. 보다 구체적으로, 하나의 유전체층(111)의 다수의 지점, 예를 들면 제2 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 또한, 이러한 평균값 측정을 다수의 유전체층(111)으로 확장하여 평균값을 측정하면, 유전체층(111)의 평균 두께를 더욱 일반화할 수 있다.
세라믹 바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 내부 전극(121) 및 복수의 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부와 상기 용량 형성부의 상부에 배치되는 제1 커버부(112) 및 상기 용량 형성부의 하부에 배치되는 제2 커버부(113)를 포함할 수 있다. 제1 커버부(112) 및 제2 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 용량 형성부의 상하면에 각각 제1 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다. 제1 및 제2 커버부(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 구성을 가질 수 있다. 제1 및 제2 커버부(112, 113)는 각각 20㎛ 이하의 두께를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
내부 전극(121, 122)은 유전체층(111)과 번갈아 배치될 수 있으며, 복수의 제1 내부 전극(121)과 복수의 제2 내부 전극(122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 즉, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111)의 적층 방향을 따라 세라믹 바디(110)의 제3면 및 제4면(3,4)을 통해 번갈아 노출되도록 형성될 수 있다.
예를 들면, 복수의 제1 내부 전극(121)은 각각 세라믹 바디(110)의 제4면(4)과 이격되며 제3면(3)을 통해 노출될 수 있다. 또한, 복수의 제2 내부 전극(122)은 각각 세라믹 바디(110)의 제3면(3)과 이격되며 제4면(4)을 통해 노출될 수 있다. 복수의 제1 내부 전극(121) 및 복수의 제2 내부 전극(122)은 그 사이에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. 복수의 제1 내부 전극(121) 및 복수의 제2 내부 전극(122)은 제1 방향으로 교대로 적층될 수 있으나, 이에 한정되는 것은 아니며, 제3 방향으로 교대로 적층될 수도 있다.
내부 전극(121, 122)은 세라믹 그린시트 상에 소정의 두께로 도전성 금속을 포함하는 내부전극용 도전성 페이스트를 인쇄함으로써 형성될 수 있다. 내부전극용 도전성 페이스트의 인쇄방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
내부 전극(121, 122)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 내부 전극(121, 122)의 두께는 세라믹 바디(110)의 크기와 용량을 고려하여 10㎛ 이하일 수 있으며, 적층 세라믹 전자부품(100)의 소형화 및 고용량화를 위해 0.6㎛ 이하, 보다 바람직하게는 0.4㎛ 이하일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
여기서 내부 전극(121, 122)의 두께는 내부 전극(121, 122)의 평균 두께를 의미할 수 있다. 내부 전극(121, 122)의 평균 두께는 세라믹 바디(110)의 제1 방향 및 제2 방향 단면을 1만 배율의 주사전자현미경으로 스캔하여 측정할 수 있다. 보다 구체적으로, 하나의 내부 전극의 다수의 지점, 예를 들면 제2 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 이러한 평균값 측정을 다수의 내부 전극으로 확장하여 평균값을 측정하면, 내부 전극의 평균 두께를 더욱 일반화할 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)은 상기 세라믹 바디(110)의 제3면 및 제4면(3,4)에 상에 배치된 제1 전극층(131a, 131b)을 통해 제1 및 제2 외부 전극(130a, 130b)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(130a, 130b)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 전자부품(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
외부 전극(130a, 130b)은 세라믹 바디(110)의 제3면 및 제4면(3, 4)에 배치되어, 제1면, 제2면, 제5면 및 제6면(1, 2, 5, 6) 각각의 일부까지 연장될 수 있다. 외부 전극(130a, 130b)은 복수의 제1 내부 전극(121) 및 복수의 제2 내부 전극(122)과 각각 연결된 제1 외부 전극(130a) 및 제2 외부 전극(130b)을 포함할 수 있다. 외부 전극(130a, 130b)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들면, 제1 및 제2 외부 전극(130a, 130b)은 세라믹 바디(110) 상에 배치되어 각각 제1 및 제2 내부 전극(121, 122)과 연결되는 제1 전극층(131a, 131b) 및 제1 전극층(131a, 131b) 상에 배치되는 제2 전극층(132a, 132b)을 각각 포함할 수 있다.
이때, 제1 전극층(131a, 132b)은 세라믹 바디(110)와 외부 전극(130a, 130b)을 기계적으로 결합 시켜주는 역할을 수행할 수 있다. 제1 전극층(131a, 131b)은 세라믹 바디(110)의 제3면 및 제4면(3, 4)을 통해 교대로 노출된 복수의 제1 및 제2 내부 전극(121, 122)과 각각 접속됨으로써 제1 및 제2 외부 전극(130a, 130b)과 제1 및 제2 내부 전극(121,122) 간의 전기적 도통을 확보한다. 한편, 제1 전극층(131a, 131b)의 두께는 특별히 제한할 필요는 없으나, 예를 들어 5 내지 30㎛일 수 있다.
이때, 제1 전극층(131a, 131b)은 도전성 금속 및 글래스를 포함할 수 있다. 제1 전극층(131a, 131b)의 도전성 금속은 예를 들어 구리(Cu)를 포함할 수 있다. 제1 전극층(131a, 131b)은 세라믹 바디(110)의 제3면 및 제4면(3, 4)을 도전성 금속 및 글래스를 포함하는 도전성 페이스트에 디핑(dipping)한 후 소성함으로써 형성될 수 있다. 또는 도전성 금속 및 글래스를 포함하는 시트를 전사함으로써 형성될 수 있다.
제2 전극층(132a, 132b)은 제1 전극층(131a, 131b) 상에 배치되며, 도전성 금속(32a)으로 은(Ag) 및 팔라듐(Pd)을 포함할 수 있다. 제2 전극층(132a, 132b)은 제1 전극층(131a, 131b)과 전기적으로 연결되며, 은(Ag)과 팔라듐(Pd)을 포함함으로써 산화를 방지하고 외부 수분 및 수소의 침투를 막는 역할을 수행할 수 있다. 또한, 은(Ag)을 포함하는 도전성 금속(32a)에 의해 제2 전극층(132a, 132b) 상에 은 에폭시(Ag epoxy) 등의 도전성 접착제를 도포하여 적층 세라믹 전자부품(100)을 주석(Sn)을 포함하는 솔더 없이 세라믹 기판에 실장할 수 있다. 이에 따라 고온-저온 Cycle에서 외부 전극과 솔더의 열팽창률 차이에 의한 스트레스로 솔더 크랙이 발생하는 문제점을 해결할 수 있다.
이때, 제2 전극층(132a, 132b)에 포함되는 도전성 금속(32a)이 은(Ag)만으로 구성되거나 은(Ag)의 함량이 지나치게 높은 경우, 고온 환경에서 이온 마이그레이션 현상이 발생할 수 있다. 이때, 제2 전극층(132a, 132b)이 팔라듐(Pd)을 더 포함함으로써 이온 마이그레이션 발생을 방지할 수 있다. 이때 팔라듐(Pd)은 이온 마이그레이션을 방지할 수 있는 다른 금속, 예를 들어 백금(Pt) 및/또는 금(Au) 등으로 대체 되거나 혼합될 수 있다.
상기 글래스(32c)는 도전성 페이스트를 도포 및 소성하여 제2 전극층(132a, 132b)을 형성할 때, 도전성 금속(32a)의 소결 속도를 제어하고, 도전성 금속(32a)이 소결 과정에서 수축될 때 빈공간을 채워줌으로써 제2 전극층(132a, 132b)의 치밀도를 높일 수 있다. 이로써 도금액 및/또는 외부 수분의 침투를 효과적으로 억제할 수 있다.
글래스(32c) 성분은 산화물들이 혼합된 조성일 수 있으며, 특별히 제한되는 것은 아니나 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물로 이루어진 군으로부터 선택된 하나 이상일 수 있다. 상기 전이금속은 아연(Zn), 티타늄(Ti), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택되고, 상기 알칼리 금속은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되며, 상기 알칼리 토금속은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
탄소 소재(32b)는 탄소 동소체이면 족하며, 전도성을 가지지 않는 탄소 소재(32b)라도 무방하다. 전도성을 가지는 탄소 소재(32b)는 전기 전도도가 우수하다는 이점이 있을 것이나, 전도성을 가지지 않는 탄소 소재(32b)라도 이온 마이그레이션(ion migration)을 방지하거나 고착 강도를 향상시킬 수 있는 소재라면 무방하다.
예를 들어, 탄소 소재(32b)는 그래핀, 탄소나노튜브, 풀러렌 및 블랙카본 중 어느 하나 이상을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 탄소 소재(32b)는 고온에서도 안정적이고 우수한 기계적 물성을 보유하고 있으므로, 제2 전극층(132a, 132b) 내에 탄소 소재(32b)가 균일하게 분포할 경우, 외부로부터의 충격을 흡수할 수 있다. 또한, 온도에 따른 변화율이 낮으므로 적층 세라믹 전자부품(100)의 강도 및 내열 특성을 향상시킬 수 있다.
제2 전극층(132a, 132b)은 은(Ag)과 팔라듐(Pd)을 포함하는 도전성 금속, 탄소 소재 및 글래스를 포함하는 도전성 페이스트를 도포 및 건조하고, 600 내지 700℃에서 1 내지 2시간 동안 저온 소성함으로써 형성될 수 있다.
도 5는 제1 및 제2 전극층의 단면을 주사전자현미경(SEM, Scanning Electron Microscope)을 이용하여 분석한 이미지이다. 보다 구체적으로는, 적층 세라믹 전자부품(100)의 제1 방향 중심을 지나는 제2 방향 및 제3 방향 단면에서, 제2 방향으로의 길이×제3 방향으로의 길이=135㎛×95㎛인 영역을 분석한 이미지다.
도 6은 에너지분산형 분광분석법(EDS)을 통해 탄소 원소를 매핑한 이미지다. 보다 구체적으로는, 제2 전극층(132a, 132b)의 제2 방향 및 제3 방향 단면을 2천 배율로 스캔한 주사전자현미경(SEM)이미지에서, 제2 방향으로의 길이×제3 방향으로의 길이=60㎛×40㎛ 영역에 대해 탄소(C) 원소를 매핑(mapping)한 이미지다. 이미지에서 밝은 영역일수록 탄소 원소 함량이 높은 것을 의미한다.
도 5 및 도 6을 통해 탄소 소재(32b)가 제2 전극층(132a, 132b) 내에서 차지하는 면적을 측정할 수 있으며, 탄소 소재(32b)가 제2 전극층(132a, 132b) 내에 고르게 분포되어 있는 것을 알 수 있다.
본 발명의 일 실시형태에 따르면, 제2 전극층(132a, 132b)의 적어도 일부 단면에서 탄소 소재(32b)가 차지하는 면적 비율은 1 내지 5%일 수 있다.
상기 탄소 소재(32b)가 차지하는 면적 비율을 측정하는 방법의 일 예로서, 도 5 및 도 6과 같이, 적층 세라믹 전자부품(100)의 제1 방향의 중심을 지나는 제2 방향 및 제3 방향 단면, 또는 적층 세라믹 전자부품(100)의 제3 방향의 중심을 지나는 제1 방향 및 제2 방향 단면에서 제2 전극층(132a, 132b)을 주사전자현미경(SEM)으로 촬영하고 에너지분산형 분광분석법(EDS)을 통해 탄소 원소를 매핑함으로써 측정할 수 있다.
적층 세라믹 전자부품(100)에 전계를 인가하면, 제2 전극층(132a, 132b)에 포함된 은(Ag)이 이온화하여 제1 전극층(131a, 131b)으로 이동하는 이온 마이그레이션(ion migration)이 발생하여 신뢰성이 저하될 수 있다. 이때, 제2 전극층(132a, 132b)의 적어도 일부 단면에서, 탄소 소재(32b)가 차지하는 면적 비율이 1 내지 5% 인 경우, 이온 마이그레이션(ion migration)을 방지하여 신뢰성을 향상시킬 수 있다. 이는, 제2 전극층(32a, 32b)에 포함된 탄소 소재(32b)에 의해 은(Ag)의 상대적인 부피가 감소하고, 탄소 소재(32b)가 은(Ag)의 이동을 효과적으로 억제하기 때문이다.
또한, 제2 전극층(132a, 132b)의 적어도 일부 단면에서 탄소 소재(32b)가 차지하는 면적 비율이 상기 조건을 만족하는 경우, 탄소 소재(32b)가 제2 전극층(132a, 132b) 내에 고르게 분포하여 고착 강도 및 내충격성이 향상될 수 있다. 탄소 소재(32b)는 그 종류에 따라 탄성, 내충격성, 변형에 저항하는 강성(stiffness) 등이 우수하여 외부에서 전달된 응력을 흡수 및 완화하는 역할을 함으로써 제2 전극층(132a, 132b)의 고착 강도 및 내충격성이 향상될 수 있다.
제2 전극층(132a, 132b)의 적어도 일부 단면에서 탄소 소재(32b)가 차지하는 면적 비율이 1% 미만인 경우, 탄소 소재(32b)가 충분하게 분포되어 있지 않아 내열 특성이 저하되고, 은(Ag) 이온 마이그레이션(ion migration)의 억제 효과가 저하될 수 있다. 또한, 탄소 소재(32b)가 충분하게 분포되어 있지 않아 내충격성이 저하되고, 이에 따라 고착 강도 평가 시 제1 전극층(131a, 131b)이 파괴되거나 제2 전극층(132a, 132b)의 필-오프(peel-off) 현상 등이 발생할 수 있다.
제2 전극층(132a, 132b)의 적어도 일부 단면에서 탄소 소재(32b)가 차지하는 면적 비율이 5% 초과인 경우, 소성 시 탄소 소재(32b)가 제2 전극층(132a, 132b) 내에서 고르게 분포하지 않고, 탄소 소재(32b)가 서로 뭉쳐 고착 강도가 저하될 수 있다. 특히, 탄소 소재(32b)가 차지하는 면적 비율이 10% 이상인 경우, 소성 시 탄소 소재(32b)가 서로 뭉쳐 다량의 공극을 형성하거나 외부 전극에서 블리스터(blister) 등이 발생할 수 있다. 이에 따라 제1 전극층(131a, 131b)과 제2 전극층(132a, 132b) 간의 필 오프(peel-off) 현상이 발생할 수 있으며, 적층 세라믹 전자부품(100)을 세라믹 기판에 실장할 때 사용되는 상기 은 에폭시와의 접착력이 저하되는 문제가 발생할 수 있다.
상기 탄소 소재(32b)는 탄소 동소체의 종류에 따라 그 형상이 다양할 수 있으며, 구형 또는 판상형 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 상기 구형 및 판상형 탄소 소재(32b)를 모두 포함할 수 있다. 특히, 탄소 소재(32b)가 그래핀을 포함하는 경우, 상기 그래핀은 판상형으로 분산되어 있을 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에서, 탄소 소재(32b)의 직경은 0.25㎛ 내지 4㎛ 일 수 있다. 탄소 소재(32b)의 직경은 상기 제2 방향 및 제3 방향 단면, 또는 제1 방향 및 제2 방향 단면에서, 제2 전극층(132a, 132b)을 주사전자현미경(SEM)으로 촬영하고 에너지분산형 분광분석법(EDS)을 통해 탄소 원소를 매핑한 후, EDS 내의 프로그램을 통해 측정할 수 있다.
본 발명의 일 실시예에서, 탄소 소재(32b)는 상기 단면의 면적 2500㎛2 당 10개 이상 배치될 수 있다. 여기서 상기 단면은, 탄소 소재(32b)가 차지하는 면적 비율을 측정하기 위한 제2 전극층(132a, 132b)의 제1 및 제2 방향 단면, 또는 제2 및 제3 방향 단면을 의미할 수 있다. 상기 탄소 소재(32b)의 측정은 특별히 제한되지 않으나, 예를 들어, 제2 전극층(132a, 132b)에서의 50㎛×50㎛(가로×세로)의 면적 내에서 측정될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
탄소 소재(32b)의 개수를 측정하는 방법의 일 예로서, 상기 단면을 주사전자현미경(SEM, Scanning Electron Microscope) 또는 투과전자현미경(TEM, Transmission Electron Microscope)으로 스캔한 이미지에서 추출된 제2 전극층(132a, 132b)의 50㎛×50㎛(가로×세로)의 면적 내에서 에너지분산형 분광분석법(EDS)을 통해 탄소 원소를 매핑(mapping)하여, 탄소 소재(32b) 개수를 측정할 수 있다.
도 7은 제2 전극층에 대한 라만(Raman) 분석 결과 그래프다.
본 발명의 일 실시예에서, 제2 전극층(132a, 132b)의 라만(Raman) 분석시, 2개의 피크(peak)가 검출될 수 있다. 상기 2개의 피크(peak)는 D 밴드(band) 및 G 밴드(band)에서 검출될 수 있다. G 밴드(band)는 1580cm-1 부근에서 나타나며, D 밴드(band)는 1350cm-1 부근에서 나타날 수 있다. 상기 제2 전극층(132a, 132b)의 라만(Raman) 분석 시, 2개의 피크(peak)가 검출되는 것은 제2 전극층(132a, 132b)이 그래핀을 포함하기 때문이며, 다른 탄소 소재와는 라만 분석 그래프가 다르게 나타날 수 있다.
실시예
하기 표 1은 제2 전극층(132a, 132b)의 제2 방향 및 제3방향 단면에서 상기 탄소 소재가 차지하는 면적 비율에 따른 이온 마이그레이션(ion migration), 고착 강도 및 ESR(등가직렬저항, Equivalent series resistance)의 변동 계수(coefficient of variation, CV)를 측정한 실험 결과이다.
하기 표 1의 모든 시료는 구리(Cu)를 포함하는 제1 전극층(131a, 132a) 상에, 은(Ag)과 팔라듐(Pd)을 포함하는 제2 전극층(132a, 132b)이 형성된 외부 전극(130a, 130b)을 포함하는 샘플 칩(MLCC)이고, 상기 탄소 소재의 면적 비율을 다르게 형성한 것을 제외하고는, 동일한 조건에서 제조하였다.
<탄소 소재의 면적 비율 측정>
상기 탄소 소재가 차지하는 면적 비율은, 샘플 칩의 제1 방향의 중심까지 연마한 후, 제2 전극층의 제2 방향 및 제3 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 촬영한 후, EDS(Energy Dispersive X-ray Spectroscopy) 분석함으로써 측정하였다. 이때, 가속전압 15kV, WD(working distance) 15mm 조건에서 탄소(C) 원소를 매핑(mapping)하여 탄소 소재가 차지하는 면적 비율을 측정하였다.
보다 구체적으로, 도 6을 참조하면, 제2 방향 및 제3 방향 단면을 2천 배율로 스캔한 주사전자현미경(SEM)이미지를 EDS 분석하여, 제2 방향으로의 길이×제3 방향으로의 길이=60㎛×40㎛ 영역에 대해 탄소(C) 원소를 매핑(mapping)한 후 EDS 내의 프로그램을 통해 상기 영역에서 탄소 소재가 차지하는 면적 비율을 측정하였다.
또한, 샘플 칩을 700℃에서 2시간동안 열처리하여 유기물을 휘발시킨 후, 제2 전극층에 대한 라만(Raman) 분석하였다. 이때, 도 7과 같이 1580cm-1 부근에서 G 밴드(band) 및 1350cm-1 부근에서 D 밴드(band)가 측정되었다. 이에 따라, 제2 전극층이 탄소 소재, 보다 구체적으로는 그래핀을 포함함을 확인하였다.
<이온 마이그레이션 (ion migration) 평가>
도 8은 탄소 소재의 면적 비율에 따른 이온 마이그레이션(Ion migration) 현상을 촬영한 이미지이다.
제작한 각 샘플 칩을 이온마이그레이션 계측기를 통해 이온 마이그레이션을 평가하였다. 시험 조건은 상대 습도 85%, 온도 85℃, 10V 직류 전압 및 1A 직류 전류를 부여하였으며, water drop(1000μL) 가속 시험법을 통해 평가하였다. 이후, 도 8과 같이, 각 샘플 칩에서 이온 마이그레이션이 발생할 때까지 소요되는 시간을 측정하였다.
<고착 강도 평가>
도 9는 탄소 소재의 면적 비율에 따라 외부 전극이 외부 응력에 의해 파괴되는 형태를 촬영한 이미지이다.
각 샘플 칩의 고착 강도는, 각 샘플 칩을 은 에폭시(Ag epoxy) 도전성 접착제(Conductive Glue)로 기판에 실장하고, 기판과 평행한 방향으로 힘을 가해 파괴 시 가해진 힘을 측정함으로써 고착 강도를 측정하였다. 또한, 각 샘플 칩이 파괴되는 형태를 관찰하였다.
<ESR 변화 평가>
도 10은 탄소 소재의 면적 비율에 따라 적층 세라믹 전자부품의 등가직렬저항(ESR)을 평가한 그래프이다.
각 시료에 대해 LCR meter를 이용하여 자기공진주파수에서 ESR(등가직렬저항, Equivalent series resistance)을 측정하여 도8에 나타내었다. 하기 표 1에는 ESR의 변동 계수(coefficient of varation, CV)를 측정하여 표시하였다.
시료 번호 1* 2* 3 4 5 6* 7*
면적 비율 0.1% 0.5% 1.0% 3.0% 5.0% 7.0% 10.0%
이온 마이그레이션 1분 1.5분 5분 이상 5분 이상 5분 이상 5분 이상 측정 불가
고착강도 값 42~45N 40~42N 38~40N 30~35N 25~30N 15~20N 측정 불가
파괴모드 칩 크랙 발생 전극 파괴 Glue 파괴 Glue 파괴 Glue 파괴 전극 필-오프 측정 불가
ESR 변동 계수 5% 이하 5% 이하 5% 이하 5% 이하 5% 이하 10% 측정 불가
판정 X △ ○ ○ ○ △ X
*는 비교예
상기 표 1과 도 8을 참조하면, 탄소 소재의 면적 비율이 1% 미만인 시료 번호 1* 및 2*의 경우에는 은(Ag) 금속 입자의 이온 마이그레이션이 2분 이내에 발생하여, 이온 마이그레이션 방지 효과가 저하되는 것을 확인할 수 있다.
이에 반해, 시료 번호 3, 4 및 5의 경우에는 이온 마이그레이션이 발생하기까지 소요되는 시간은 5분 이상으로, 이온 마이그레이션을 효과적으로 억제할 수 있는 것을 확인할 수 있다.
상기 표 1과 도 9를 참조하면, 탄소 소재의 면적 비율이 1% 미만인 시료 번호 1* 및 2*의 경우, 고착 강도 평가시, 샘플 칩에 크랙이 발생하거나, 제1 전극층 또는 제2 전극층의 파괴가 일어나고 제1 및 제2 전극층 사이의 필-오프(peel-off) 현상이 발생하는 것을 확인할 수 있다. 이로써 탄소 소재의 면적 비율이 1% 미만인 경우, 상기 제2 전극층의 내충격성이 저하되는 것을 확인할 수 있다.
탄소 소재의 면적 비율이 5% 초과인 시료 번호 6*의 경우, 소성 시 탄소 소재가 제2 전극층 내에서 고르게 분포하지 않고, 탄소 소재가 서로 뭉쳐 고착 강도가 저하되는 것을 확인할 수 있다. 이에 따라, 고착 강도 평가시, 제2 전극층의 필-오프(peel-off) 현상이 발생하는 것을 확인할 수 있다.
특히, 탄소 소재가 차지하는 면적 비율이 10%인 시료 번호 7*의 경우, 소성 시 탄소 소재가 서로 뭉쳐 다량의 공극을 형성하거나 외부 전극에서 블리스터(blister) 등이 발생하여, 제1 전극층 및 제2 전극층 간의 고착이 이루어지지 않고, 공극 및 블리스터에 의해 소성에 의한 외부 전극을 형성할 수 없는 것을 확인할 수 있다.
이에 반해, 탄소 소재가 차지하는 면적 비율이 1 내지 5%인 시료 번호 3, 4 및 5의 경우, 고착 강도가 양호하고, 고착 강도 평가시, 샘플 칩이나 샘플 칩의 외부 전극이 파괴되지 않고, 실장을 위한 도전성 접착제(Glue)만이 파괴되는 것을 확인할 수 있다.
또한, 상기 표 1 및 도 10을 참조하면, 탄소 소재의 면적 비율이 7% 초과인 시료 번호 6*의 경우, 글래스와 탄소 소재가 차지하는 부피 분율이 과도하게 높아져 변동 계수(coefficient of varation, CV)가 증가하는 것을 확인할 수 있다. 이는 탄소 분포가 균일하게 이루어지지 않아, 노이즈(Noise)로 작용하기 때문이다.
따라서, 상기 제2 전극층의 적어도 일부 단면에서 탄소 소재가 차지하는 면적 비율이 적층 세라믹 전자부품의 기계적, 전기적 성질에 큰 영향을 주며, 상기 범위를 만족하는 경우 이온 마이그레이션을 효과적으로 억제할 수 있고, 외부 전극의 고착 강도 및 내충격성을 향상시켜 적층 세라믹 전자부품의 신뢰성을 개선할 수 있음을 확인할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 전자부품
110: 세라믹 바디
111: 유전체층
112: 제1 커버부
113: 제2 커버부
121: 제1 내부 전극
122: 제2 내부 전극
130a: 제1 외부 전극
130b: 제2 외부 전극
131a, 131b: 제1 전극층
132a, 132b: 제2 전극층
32a: 도전성 금속
32b: 탄소 소재
32c: 글래스

Claims (13)

  1. 유전체층 및 내부 전극을 포함하는 세라믹 바디;
    상기 세라믹 바디 상에 배치되며, 상기 내부 전극과 연결되는 제1 전극층; 및
    상기 제1 전극층 상에 배치되며, 은(Ag)과 팔라듐(Pd)을 포함하는 도전성 금속, 탄소 소재, 및 글래스를 포함하는 제2 전극층;을 포함하며,
    상기 제2 전극층의 적어도 일부 단면에서 상기 탄소 소재가 차지하는 면적 비율은 1 내지 5%인 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 탄소 소재는 그래핀, 탄소나노튜브, 풀러렌 및 블랙카본 중 하나 이상을 포함하는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 세라믹 바디는 제1 방향으로 마주보는 제1면 및 제2면, 제2 방향으로 마주보는 제3면 및 제4면 및 제3 방향으로 마주보는 제5면 및 제6면을 포함하고,
    상기 제2 전극층의 제1 및 제2 방향 단면, 및 제2 및 제3 방향 단면 중 적어도 하나에서, 상기 탄소 소재가 차지하는 면적 비율이 1 내지 5%인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 탄소 소재는 구형 또는 판상형인 적층 세라믹 전자부품.
  5. 제4항에 있어서,
    상기 구형 및 판상형 탄소 소재를 모두 포함하는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 탄소 소재의 직경은 0.25㎛ 내지 4㎛인 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 탄소 소재는 상기 단면의 면적 2500㎛2 당 10개 이상 배치된 적층 세라믹 전자부품.
  8. 제7항에 있어서,
    상기 면적은 50㎛×50㎛(가로×세로)인 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 제2 전극층의 도전성 금속은 백금(Pt) 및 금(Au) 중 하나 이상을 더 포함하는 적층 세라믹 전자부품.
  10. 제1항에 있어서,
    상기 제1 전극층은 도전성 금속 및 글래스를 포함하고,
    상기 제1 전극층의 도전성 금속은 구리(Cu)를 포함하는 적층 세라믹 전자부품.
  11. 제1항에 있어서,
    상기 제2 전극층의 라만(Raman) 분석시, 2개의 피크(peak)가 검출되는 적층 세라믹 전자부품.
  12. 제11항에 있어서,
    상기 탄소 소재는 그래핀을 포함하는 적층 세라믹 전자부품.
  13. 제11항에 있어서,
    상기 2개의 피크(peak)는 D 밴드(band) 및 G 밴드(band)에서 검출되는 적층 세라믹 전자부품.
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