TWI826772B - 三維記憶體元件的接觸焊墊及其製造方法 - Google Patents

三維記憶體元件的接觸焊墊及其製造方法 Download PDF

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Abstract

本發明提供了三維(3D)NAND記憶體元件和其製造方法。用於3D NAND記憶體元件的製造方法包括提供基底，在基底的面側的第一部分之上形成至少一個接觸焊墊，在基底的面側的第二部分之上形成記憶體單元，沉積第一介電質層以覆蓋至少一個接觸焊墊和記憶體單元，在第一介電質層之上形成連接到至少一個接觸焊墊和記憶體單元的第一連接焊墊，將第一連接焊墊與周邊結構的第二連接焊墊鍵合，以及從基底的背側暴露至少一個接觸焊墊。

Description

三維記憶體元件的接觸焊墊及其製造方法
本發明涉及半導體技術的領域，並且具體地，涉及三維(3D)記憶體元件及其製造方法。
反及(NAND)記憶體是非易失性類型的記憶體，其不需要電力來保持所儲存的資料。對消費電子、雲端運算和大資料的增長需求帶來了對更大容量和更好性能的NAND記憶體的持久需求。隨著常規二維(2D)NAND記憶體接近其物理極限，三維(3D)NAND記憶體現在扮演者重要角色。3D NAND記憶體在單一晶圓上使用多個堆疊層來實現更高密度、更高容量、更快性能、更低功耗和更好成本效率。
當製造3D NAND結構的接觸焊墊時，沉積金屬層，並且在製程期間常常使用等離子體處理。等離子體處理可以對互補-金屬-氧化物-半導體(CMOS)電路生成等離子體誘導損傷(PID)。例如，在等離子體處理期間，非預期的高電場可能發展出應力，並且在使金屬-氧化物-矽(MOS)電晶體中的閘極氧化物退化。另外，金屬-絕緣體-金屬(MIM)電容器的絕緣體也可能退化或損壞。所公開的元件和方法旨在解決以上闡述的一個或多個問題和其他問題。
在本發明的一個方面中，用於3D記憶體元件的製造方法包括提供用於3D記憶體元件的基底，在基底的面側的第一部分之上形成至少一個接觸焊墊，在基底的面側的第二部分之上形成3D記憶體元件的記憶體單元，沉積第一介電質層以覆蓋至少一個接觸焊墊和3D記憶體元件的記憶體單元，在第一介電質層之上形成連接到至少一個接觸焊墊和3D記憶體元件的記憶體單元的第一連接焊墊，將第一連接焊墊與周邊結構的第二連接焊墊鍵合，以及從基底背側暴露至少一個接觸焊墊。
在本發明的另一方面中，3D記憶體元件包括陣列元件、周邊元件和開口。陣列元件和周邊元件面對面鍵合。陣列元件包括絕緣層、一個或多個接觸焊墊和記憶體單元。開口穿過絕緣層的第一部分形成，並且從陣列元件的背側暴露設置在開口的底部處的一個或多個接觸焊墊。記憶體單元設置在絕緣層的第二部分與周邊元件之間。
本領域的技術人員根據本發明的說明書、申請專利範圍和附圖可以理解本發明的其他方面。
100,300,400:3D陣列元件
110,181,310,381,410,481:基底
111,311,411:摻雜區域
113,313,413:開口
120,320,420:覆蓋層
121,182,112,114,321,382,312,314,421,482,412,414:介電質層
130,330,430:犧牲層
131,331,431:半導體層
140,144,146,340,346,440,447,446:層堆疊體
141:第一介電質層
142:第二介電質層
143:空腔
145,345,445:導體層
150,350,450:通道孔
151,351,451:功能層
152:阻擋層
153:電荷捕獲層
154:隧道絕緣層
155,355,455:通道層
156:氧化物材料
160,360:閘極線縫隙
161,361,461:導電材料
162,362,462:導電插塞
163,164,165,166,167,183,184,363,364,365,366,367,383,384,464,465,466,467,483,484:連接焊墊
170,370,470:金屬層
171,371,471:字元線觸點
172,372:公共源極觸點
173,373,472,473:周邊觸點
174,175,176,177,178,376,474,475,476,477:過孔
180,380,480:周邊元件
190,490:3D記憶體元件
200:流程圖
211,212,213,214,215,216,217,218:步驟
341,342,441,442:堆疊層
432:區域
433:通道孔區域
X,Y,Z:方向
A-A’,B-B’:切線
圖1和圖2示出了根據本發明的各個實施例的示例性三維(3D)陣列元件在製造製程期間的某些階段的截面圖；圖3和圖4示出了根據本發明的各個實施例的在形成通道孔之後的圖2中所示的3D陣列元件的俯視圖和截面圖；圖5和圖6示出了根據本發明的各個實施例的在形成閘極線縫隙之後的圖3和圖4中所示的3D陣列元件的俯視圖和截面圖； 圖7、圖8和圖9示出了根據本發明的各個實施例的圖5和圖6所示的3D陣列元件在製造製程中的某些階段的截面圖；圖10和圖11示出了根據本發明的各個實施例的圖9所示的3D陣列元件在製造製程中的某些階段的截面圖；圖12示出了根據本發明的各個實施例的示例性周邊元件的截面圖；圖13示出了根據本發明的各個實施例的在圖11所示的3D陣列元件與圖12所示的周邊元件鍵合之後的示例性3D記憶體元件的截面圖；圖14和圖15示出了根據本發明的各個實施例的圖13所示的3D記憶體元件在某些階段的截面圖；圖16示出了根據本發明的各個實施例的3D記憶體元件的製造的示意流程圖；圖17和圖18示出了根據本發明的各個實施例的示例性3D陣列元件在製造製程期間的某些階段的截面圖；圖19、圖20和圖21示出了根據本發明的各個實施例的圖18所示的3D陣列元件在示例性製造製程中的某些階段的截面圖；圖22示出了根據本發明的各個實施例的示例性周邊元件的截面圖；圖23示出了根據本發明的各個實施例的在圖21所示的3D陣列元件與圖22所示的周邊元件鍵合之後的示例性3D記憶體元件的截面圖；圖24和圖25示出了根據本發明的各個實施例的另一示例性3D陣列元件在製造製程期間的某些階段的截面圖；圖26示出了根據本發明的各個實施例的圖25所示的3D陣列元件在示例性製造製程中的某些階段的截面圖；圖27示出了根據本發明的各個實施例的示例性周邊元件的截面圖；以及圖28示出了根據本發明的各個實施例在圖26所示的3D陣列元件與圖27所示 的周邊元件鍵合之後的示例性3D記憶體元件的截面圖。
下文參考附圖對本發明的實施例中的技術解決方案進行描述。在可能的情況下，在所有附圖中使用相同的附圖標記來指代相同或相似的部分。顯而易見地，所描述的實施例僅僅是本發明實施例的一些而非全部。在各個實施例中的特徵可以交換和/或組合。本領域的技術人員基於本發明的實施例，在沒有創造性勞動的前提下獲得的其他實施例應當落在本發明的保護範圍之內。
圖1-圖11示意性地示出了根據本發明的實施例的示例性3D記憶體元件的製造製程。3D陣列元件100是記憶體元件的一部分，並且也可以稱為3D記憶體結構。在這些圖中，俯視圖在X-Y平面中，並且截面圖在Y-Z平面中。
如圖1中的截面圖所示，3D陣列元件100可以包括基底110。在一些實施例中，基底110可以包括單晶矽層。基底110還可以包括半導體材料，例如鍺(Ge)、矽鍺(SiGe)、碳化矽(SiC)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)、多晶矽(polysilicon)或III-V族化合物，III-V族化合物例如砷化鎵(GaAs)或磷化銦(InP)。基底110還可以包括非導電材料，例如玻璃、塑膠材料或陶瓷材料。當基底110包括玻璃、塑膠或陶瓷材料時，基底110還可以包括沉積在玻璃、塑膠或陶瓷材料上的多晶矽薄層。在這種情況下，基底110可以像多晶矽基底一樣被處理。例如，在以下描述中，基底110包括未摻雜或輕摻雜的單晶矽層。
在一些實施例中，基底110的頂部部分可以經由離子注入和/或擴散被n型摻雜劑摻雜，以變成摻雜區域111。可選地，可以在基底110之上生長n摻雜層以形成摻雜區域111。在以下描述中，作為示例，透過對基底110的頂部部分進行摻雜來形成摻雜區域111。摻雜區域111的摻雜劑可以包括，例如磷(P)、砷(As)和/或銻(Sb)。如圖1所示，覆蓋層120可以沉積在摻雜區域111之上。覆蓋層120 為犧牲層，並且可以包括單層或多層。例如，覆蓋層120可以包括一個或多個氧化矽層和氮化矽層。可以透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其組合來沉積覆蓋層120。在一些其他實施例中，覆蓋層120可以包括另一種材料，例如氧化鋁。
進一步地，在覆蓋層120之上，可以沉積犧牲層130。犧牲層130可以包括介電質材料、半導體材料或導電材料。用於犧牲層130的示例性材料是多晶矽。
在形成多晶矽犧牲層130之後，可以形成層堆疊體140。層堆疊體140包括多對堆疊層，例如，包括彼此交替堆疊的第一介電質層141和第二介電質層142。層堆疊體可以包括64對、128對或超過128對的第一介電質層141和第二介電質層142。
在一些實施例中，第一介電質層141和第二介電質層142可以由不同的材料製成。例如，不同的材料可以包括氧化矽或氮化矽。在以下描述中，第一介電質層141可以示例性地包括氧化矽層，其可以被用作隔離堆疊層，而第二介電質層142可以示例性地包括氮化矽層，其可以被用作犧牲堆疊層。犧牲堆疊層隨後可以被蝕刻掉並且用導體層代替。可以經由CVD、PVD、ALD或其組合來沉積第一介電質層141和第二介電質層142。
圖2示出了根據本發明的實施例的3D陣列元件100的示意截面圖。如圖2所示，在形成層堆疊體140之後，可以執行階梯形成製程以將層堆疊體140的一部分修整成階梯結構。在階梯形成製程中可以使用任何合適的蝕刻製程，包括乾式蝕刻和/或濕式蝕刻製程。例如，階梯結構的高度可以沿著Y方向以臺階方式增大。
此外，金屬層170可以形成在階梯結構的一側上的基底的頂表面之上。金屬層170也可以被稱為導體層170。可選地，金屬層170可以形成在階梯結 構旁邊的覆蓋層120上。在一些實施例中，可以在基底的頂表面之上製成單一金屬層(未示出)而不是多個金屬層(例如，金屬層170)。金屬層170可以透過CVD、PVD、ALD、電鍍、化學鍍或其任意組合來沉積。可以沉積介電質層121以覆蓋金屬層170和階梯結構。金屬層170可以被掩埋在從覆蓋層120延伸到3D陣列元件100的頂表面的介電質層121中。隨後可以從基底的底表面暴露金屬層170，以變成3D陣列元件100的接觸焊墊。
可以在製造層堆疊體140之前或之後形成金屬層170。在前一種情形中，若干方法可以用於製成金屬層170。在第一種方法中，可以在基底110之上形成覆蓋層120，可以在覆蓋層120之上沉積金屬層170，並且然後可以經由離子注入和/或擴散由n型摻雜劑對基底110的頂部部分進行摻雜。接下來，可以在摻雜區域111之上形成犧牲層130和層堆疊體140。在第二種方法中，可以透過離子注入和/或擴散來創建摻雜區域111，可以在摻雜區域111之上形成覆蓋層120，並且然後可以在覆蓋層120之上沉積金屬層170，接著在摻雜區域111之上形成犧牲層130和層堆疊體140。在第三種方法中，可以透過離子注入和/或擴散來創建摻雜區域111，可以在摻雜區域111之上形成覆蓋層120，並且然後可以在覆蓋層120之上沉積犧牲層130。接下來，可以蝕刻掉犧牲層130的一部分以暴露覆蓋層120，並且可以在暴露的覆蓋層120之上沉積金屬層170。透過暴露覆蓋層120留下的開口可以由諸如氧化矽的介電質材料填充。之後，可以在犧牲層130之上形成層堆疊體140。在第四種方法中，可以在基底110的一部分之上形成介電質或絕緣層，並且可以在絕緣層之上沉積金屬層170。可以在基底100的另一部分中透過離子注入和/或擴散來創建摻雜區域111。可以在摻雜區域111之上沉積覆蓋層120，並且然後可以在覆蓋層120之上形成犧牲層130和層堆疊體140。在以上四種方法中，在形成層堆疊體140之後，金屬層170可以被掩埋在層堆疊體140的一部分下，即，被交替的第一介電質層141和第二介電質層142覆蓋。在階梯形 成製程期間，可以去除層堆疊體140在金屬層170上方的部分，並且金屬層170可以變得被暴露。當沉積介電質層121以覆蓋階梯結構時，金屬層170同時可以被介電質層121覆蓋，如圖2所示。
當在製造層堆疊體140之後形成金屬層170時，可以在製成階梯結構的時間段之前、之後或之內形成金屬層170。由於金屬層170和階梯結構水平地間隔開一定距離，並且不共用公共元件，因此它們可以以各種製程順序單獨地形成。也就是說，可以在階梯形成製程之前、之後或期間形成金屬層170。當在階梯形成製程之前形成金屬層170時，可以蝕刻掉層堆疊體140的一部分和犧牲層130的一部分以暴露覆蓋層120。然後，可以在暴露的覆蓋層120之上沉積金屬層170。透過暴露覆蓋層120留下的開口可以由諸如氧化矽的介電質材料填充。之後，可以開始階梯形成製程。當在階梯形成製程之後形成金屬層170時，可以蝕刻掉介電質層121的一部分以暴露覆蓋層120，並且然後可以在暴露的覆蓋層120之上沉積金屬層170。透過暴露覆蓋層120留下的開口可以由諸如氧化矽的介電質材料填充。
當在階梯形成製程期間形成金屬層170時，可以在創建階梯結構之後但是在階梯結構被介電質層121覆蓋之前，沉積金屬層170。例如，在蝕刻堆疊層的某些部分以形成階梯結構之後，可以暴露犧牲層130的一部分。可以蝕刻犧牲層130的暴露部分，並且可以暴露覆蓋層120。可以在暴露的覆蓋層120之上沉積金屬層170。之後，可以沉積介電質層121以同時覆蓋金屬層170和階梯結構，如圖2所示。
因此，金屬層170可以在形成層堆疊體140之前或之後被形成，並且設置在覆蓋層120之上、被介電質層121掩埋、以及在以上示出的所有情形和情況中的階梯結構旁邊，如圖2中所示。因此，可以使用上述任何方法來創建金屬層170，這不會影響下文關於本發明的實施例的描述。
圖3和圖4示出了根據本發明的實施例的在形成通道孔150並且然後用層結構填充之後的3D陣列元件100的示意俯視圖和示意截面圖。圖4中所示的截面圖是沿圖3的切線A-A’截取的。圖3和圖4中以及本發明中的其他附圖中所示的通道孔150的量、尺寸和佈置是示例性的，並且用於描述目的，儘管根據本發明的各個實施例，任何合適的量、尺寸、佈置都可以用於所公開的3D陣列元件。
如圖3和圖4所示，通道孔150被配置成在Z方向上或在大致垂直於基底110的方向上延伸並且在X-Y平面中形成預定圖案的陣列(未示出)。例如，可以透過乾式蝕刻製程或乾式和濕式蝕刻製程的組合來形成通道孔150。也可以執行其他製造製程，例如涉及微影、清潔和/或化學機械拋光(CMP)的圖案化製程。通道孔150可以具有圓柱形狀或柱形狀，其延伸穿過層堆疊體140、犧牲層130、覆蓋層120並且部分地穿透摻雜區域111。在形成通道孔150之後，可以在通道孔的側壁和底部上沉積功能層151。功能層151可以包括在通道孔的側壁和底部上的阻擋層152、在阻擋層152表面上的電荷捕獲層153、以及在電荷捕獲層153的表面上的隧道絕緣層154，阻擋層152用於阻擋電荷外流，電荷捕獲層153用於在3D陣列元件100的操作期間儲存電荷。阻擋層152可以包括一個或多個層，其可以包括一種或多種材料。用於阻擋層152的材料可以包括氧化矽、氮化矽、氮氧化矽、高k介電質材料(例如，氧化鋁或氧化鉿)、或另一種寬頻隙材料。電荷捕獲層153可以包括一個或多個層，其可以包括一種或多種材料。用於電荷捕獲層153的材料可以包括多晶矽、氮化矽、氮氧化矽、奈米晶矽、或另一種寬頻隙材料。隧道絕緣層154可以包括一個或多個層，其可以包括一種或多種材料。用於隧道絕緣層154的材料可以包括氧化矽、氮化矽、氮氧化矽、高k介電質材料(例如，氧化鋁或氧化鉿)、或另一種寬頻隙材料。
在一些實施例中，功能層151可以包括氧化物-氮化物-氧化物(ONO)結構。然而，在一些其他實施例中，功能層151可以具有與ONO構造不同的結構。 當在以下描述中示例性地使用ONO結構時，功能層151可以包括氧化矽層、氮化矽層和另一氧化矽層。也就是說，阻擋層152可以是沉積在通道孔150側壁上的氧化矽層，電荷捕獲層153可以是沉積在阻擋層152上的氮化矽層，並且隧道絕緣層154可以是沉積在電荷捕獲層153上的另一氧化矽層。
此外，通道層155可以沉積在隧道絕緣層154上。在一些實施例中，通道層155也稱為“半導體通道”，並且可以包括多晶矽。替代地，通道層155可以包括非晶矽。像通道孔那樣，通道層155也延伸穿過層堆疊體140並且進入到摻雜區域111中。可以透過例如CVD、PVD、ALD或這些製程的兩種或更多種的組合來沉積阻擋層152、電荷捕獲層153、隧道絕緣層154和通道層155。可以在形成通道層155之後用氧化物材料156填充通道孔150。
在上述製程中，在形成階梯結構之後蝕刻通道孔150。也可以在階梯形成製程之前形成通道孔150。例如，在如圖1所示製造層堆疊體140之後，可以形成通道孔150，並且然後可以沉積功能層151和通道層155。在用氧化物材料156填充通道孔150之後，可以執行階梯形成製程以形成階梯結構。
圖5和圖6示出了根據本發明的實施例的在形成閘極線縫隙160之後的3D陣列元件100的示意俯視圖和示意截面圖。圖6中所示的截面圖是沿圖5的切線B-B’截取的。閘極線縫隙也可以稱為閘極線縫隙結構。3D陣列元件100可以具有佈置在記憶體平面(未示出)中的大量通道孔150。每個記憶體平面可以被閘極線縫隙分成儲存塊(未示出)和記憶體指狀物。例如，圖5中所示的通道孔150的構造可以反映閘極線縫隙160之間的記憶體指狀物。
可以透過例如乾式蝕刻製程或乾式和濕式蝕刻製程的組合來形成閘極線縫隙160。如圖5和圖6所示，閘極線縫隙160可以例如在X方向上水平地延伸，並且在Z方向上或在大致垂直於基底110的方向上延伸穿過層堆疊體140，並且到達或部分地穿透犧牲層130。這樣，在閘極線縫隙160的底部處，暴露出犧 牲層130。然後，可以透過CVD、PVD、ALD或這些製程中的兩種或更多種的組合在閘極線縫隙160的側壁和底部上沉積間隔物層(未示出)。間隔物層被配置成保護第一介電質層141和第二介電質層142，並且可以包括例如氧化矽和氮化矽。
在沉積間隔物層之後，可以執行選擇性蝕刻，使得透過乾式蝕刻或乾式蝕刻和濕式蝕刻的組合來去除間隔物層在閘極線縫隙160的底部處的部分。再次暴露犧牲層130。隨後，可以執行選擇性蝕刻製程(例如，選擇性濕式蝕刻製程)，以去除犧牲層130。去除犧牲層130創建空腔，並且暴露了覆蓋層120和阻擋層152形成在通道孔150中的底部部分。接下來，可以執行多個選擇性蝕刻製程(例如，多個選擇性濕式蝕刻製程)，以相繼地去除阻擋層152、電荷捕獲層153和隧道絕緣層154的暴露部分，這暴露通道層155的底側部分。
當覆蓋層120是氧化矽和/或氮化矽時，可以在蝕刻掉功能層151的底部部分時去除覆蓋層120。在某些實施例中，覆蓋層120可以包括除了氧化矽或氮化矽之外的材料，並且可以透過一個或多個附加的選擇性蝕刻製程去除覆蓋層120。去除覆蓋層120暴露摻雜區域111的頂表面。
在蝕刻製程之後，摻雜區域111和通道層155的靠近通道孔150的底部的側面部分可以暴露在透過刻蝕掉犧牲層130和覆蓋層120而留下的空腔中。該空腔可以由半導體材料(例如，多晶矽)填充，以例如透過CVD和/或PVD沉積製程形成半導體層131。半導體層131可以是n摻雜的，形成在摻雜區域111的暴露表面上和通道層155的側壁和側面部分上，並且電連接到摻雜區域111和通道層155。
可選地，可以執行選擇性磊晶生長，使得可以在摻雜區域111的暴露表面上生長單晶矽層，並且可以在通道層155的暴露表面上生長多晶矽層。因此，半導體層131可以包括單晶矽和多晶矽鄰接層。
當蝕刻功能層151的底部部分和覆蓋層120時，可以蝕刻掉一些間隔物層，並且剩餘的間隔物層可以保留在閘極線縫隙160的側壁上，以保護第一介電質層141和第二介電質層142。在形成半導體層131之後，可以在選擇性蝕刻製程(例如，選擇性濕式蝕刻製程)中去除所剩的間隔物層，這暴露第二介電質層142在閘極線縫隙160周圍的側面。在一些實施例中，與側壁接觸的最內部間隔物層是氮化矽。因為第二介電質層142也是氮化矽層，所以可以在蝕刻製程期間一起去除最內部間隔物層和第二介電質層142，從而在第一介電質層141之間留下空腔143，如圖7所示。這樣，層堆疊體140被變為層堆疊體144。
此外，可以生長諸如鎢(W)的導電材料以填充去除第二介電質層142留下的空腔143，在第一介電質層141之間形成導體層145。在製造導體層145之後，層堆疊體144被轉換成層堆疊體146，如圖8所示。層堆疊體146包括彼此交替堆疊的第一介電質層141和導體層145。功能層151和通道孔150中的通道層155可以被視為通道結構。如圖8所示，每個通道結構延伸穿過層堆疊體146和導體層145並且進入到摻雜區域111中。在一些實施例中，在空腔143中沉積金屬W之前，可以沉積諸如氧化鋁的高k介電質材料的介電質層(未示出)，接著沉積導電材料層，例如氮化鈦(TiN)(未示出)。此外，可以沉積金屬W以形成導體層145。CVD、PVD、ALD或這些製程中兩種或更多種的組合可以用在沉積製程中。在一些其他實施例中，另一導電材料(例如，鈷(Co)、銅(Cu)、鋁(Al)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、摻雜矽、或其任意組合)可以用於形成導體層145。
參考圖8，通道孔150中的每個功能層151的一部分在導體層145中的一個的一部分與通道孔150中的通道層155的一部分之間。每個導體層145被配置成在X-Y平面中電連接多行NAND記憶體單元，並且被配置為用於3D陣列元件100的字元線。形成在通道孔150中的通道層155被配置成沿Z方向電連接NAND 記憶體單元的列或串，並且被配置為用於3D陣列元件100的位元線。這樣，作為NAND記憶體單元的一部分，X-Y平面中的通道孔150中的功能層151的一部分被佈置在導體層145與通道層155之間，即，在字元線與位元線之間。功能層151也可以被認為設置在通道層155與層堆疊體146之間。導體層145的在通道孔150的一部分周圍的一部分充當用於NAND記憶體單元的控制閘極或閘電極。3D陣列元件100可以被視為包括NAND單元的串(這樣的串也稱為“NAND串”)的2D陣列。每個NAND串包含多個NAND記憶體單元並且朝向基底110垂直地延伸。NAND串形成NAND記憶體單元的3D陣列。
對於基底110，底側也可以稱為背側，並且頂側(即具有摻雜區域111的一側)可以稱為正側或面側。如圖8所示，金屬層170形成在基底110面側的一部分之上，並且NAND記憶體單元形成在基底110的面側另一部分之上。
在空腔143中生長導體層145之後，可以透過CVD、PVD、ALD或其組合在閘極線縫隙160的側壁和底表面上沉積介電質層(例如，氧化矽層)。可以執行乾式蝕刻製程或乾式蝕刻和濕式蝕刻製程的組合，以去除在閘極線縫隙的底部處的介電質層，從而暴露半導體層131的部分。閘極線縫隙可以填充有導電材料161(例如，摻雜多晶矽)和導電插塞162(例如，金屬W)。閘極線縫隙中的導電材料161可以延伸穿過層堆疊體146並且電接觸半導體層131，如圖9所示。被填充的閘極線縫隙可以變成用於3D陣列元件100的陣列公共源極。在一些實施例中，在閘極線縫隙中形成陣列公共源極可以包括沉積絕緣層、導電層(例如，TiN、W、Co、Cu或Al)，並且然後沉積諸如摻雜多晶矽的導電材料。可選地，一些閘極線縫隙可以填充有介電質材料。在這些情況下，一些其他的閘極線縫隙可以填充有導電材料以充當陣列公共源極。
圖10和圖11示出了根據本發明的實施例的在形成觸點和過孔之後的3D陣列元件100的示意截面圖。在填充閘極線縫隙160並且形成陣列公共源極之 後，可以透過例如乾式蝕刻製程或乾式和濕式蝕刻製程的組合來形成用於字元線觸點171、公共源極觸點172和周邊觸點173的開口，以創建用於3D陣列元件100的互連。然後透過CVD、PVD、ALD、電鍍、化學鍍或其任意組合，用導電材料填充用於觸點171-173的開口。用於觸點171-173的導電材料可以包括W、Co、Cu、Al或其組合。可選地，當製造導電觸點171-173時，可以在沉積另一導電材料之前，沉積導電材料(例如，TiN)層作為接觸層。當金屬層170在一些情況下被單一金屬層代替時，仍然可以製成多個周邊觸點173以連接單一金屬層。
此外，可以執行CVD或PVD製程以在3D陣列元件100上沉積介電質材料(例如，氧化矽或氮化矽)。介電質層121變得更厚，並且可以透過乾式蝕刻製程或乾式和濕式蝕刻製程的組合來形成用於過孔的開口。隨後用導電材料(例如，W、Co、Cu、Al或其組合)填充用於過孔的開口以形成過孔174-178。可以執行CVD、PVD、ALD、電鍍、化學鍍或其組合。將過孔174、175和176分別電連接到字線觸點171、公共源極觸點172和周邊觸點173。過孔177電連接到對應NAND串的上端，並且個別地定址對應NAND串。過孔178電連接到陣列公共源極的插塞162。可選地，可以在填充開口以形成過孔174-178之前首先沉積導電材料(例如，TiN)層。
此外，可以沉積介電質材料(例如，氧化矽或氮化矽)以覆蓋過孔174-178，並且進一步使得介電質層121更厚，如圖10所示。類似於過孔174-178的形成，可以製成開口並且然後填充開口，以形成連接焊墊163-167，連接焊墊163-167充當與周邊元件的互連。如圖11所示，連接焊墊163-167分別電連接到過孔174-178。連接焊墊163-167可以包括W、Co、Cu、Al或這些材料中兩種或更多種的組合。可選地，可以在填充開口以形成連接焊墊163-167之前首先沉積導電材料(例如，TiN)的接觸層。
圖12示出了根據本發明的實施例的周邊元件180的示意截面圖。周邊 元件180是記憶體元件的一部分，並且也可以稱為周邊結構。周邊元件180可以包括基底181，基底181可以包括單晶矽、Ge、SiGe、SiC、SOI、GOI、多晶矽或III-V族化合物(例如GaAs或InP)。周邊CMOS電路(例如，控制電路)(未示出)可以製造在基底181上並且用於促進記憶體元件的操作。例如，周邊CMOS電路可以包括金屬-氧化物-半導體場效應電晶體(MOSFET)並且提供功能元件(例如，頁緩衝器、感測放大器、列解碼器和行解碼器)。可以在基底181和CMOS電路之上沉積介電質層182。可以在介電質層182中形成連接焊墊(例如，連接焊墊183和184)以及過孔。介電質層182可以包括一種或多種介電質材料，例如氧化矽和氮化矽。連接焊墊183和184被配置為與3D陣列元件100的互連，並且可以包括導電材料，例如W、Co、Cu、Al或其組合。
圖13-圖15示意性地示出了根據本發明的實施例的示例性3D記憶體元件190的製造製程。圖13-圖15的截面圖在Y-Z平面中。3D記憶體元件190可以包括圖11中所示的3D陣列元件100和圖12中所示的周邊元件180。周邊元件180被配置成控制陣列元件100。
3D陣列元件100和周邊元件180可以透過倒裝晶片鍵合方法鍵合在一起以形成3D記憶體元件190，如圖13所示。在一些實施例中，3D陣列元件100可以被垂直地翻轉並且變為上下倒置，其中連接焊墊163-167的頂表面在Z方向上面向下。可以將兩個元件放置在一起，使得3D陣列元件100在周邊元件180上方。在進行對準之後，例如，可以將連接焊墊165和166分別與連接焊墊183和184對準，可以將3D陣列元件100和周邊元件180結合並且鍵合在一起。層堆疊體146和周邊CMOS電路變為夾在基底110與181之間或摻雜區域111與基底181之間。在一些實施例中，焊料或導電黏合劑可以用於將連接焊墊165-166分別與連接焊墊183-184鍵合。這樣，連接焊墊165-166分別電連接到連接焊墊183-184。在完成倒裝晶片鍵合製程之後，3D陣列元件100和周邊元件180電連通。
對於3D陣列元件100和周邊元件180，可以將基底110或181的底側稱為背側，並且可以將具有連接焊墊163-167或183-184的一側稱為正側或面側。在倒裝晶片鍵合製程之後，如圖13中所示，3D陣列元件100和周邊元件180被面對面鍵合。
之後，從背側(在倒裝晶片鍵合之後)，可以透過減薄製程來減薄3D陣列元件100的基底110，減薄製程例如是晶片研磨、乾式蝕刻、濕式蝕刻、CMP或其組合。在一些實施例中，可以透過減薄製程去除基底110，這可以暴露摻雜區域111。可以透過氧化製程和/或沉積製程(例如，CVD或PVD製程)在摻雜區域111之上生長介電質層112(例如，氧化矽或氮化矽層)。可以透過乾式蝕刻製程或乾式蝕刻和濕式蝕刻製程的組合來形成開口113。開口113可以穿透介電質層112和摻雜區域111並且暴露金屬層170，如圖14所示。在階梯結構和層堆疊體146旁邊的暴露金屬層170可以被用作3D記憶體元件190的接觸焊墊。例如，可以將鍵合線鍵合在金屬層170上，金屬層170可以將3D記憶體元件190與另一元件連接。連接焊墊165、過孔176、周邊觸點173和接觸焊墊(即，金屬層170)被設置在彼此的頂部上並且被電連接。因此，每個接觸焊墊(即，金屬層170)電連接到周邊元件180的對應連接焊墊183。接觸焊墊、周邊觸點173、過孔176和連接焊墊165被從接觸焊墊(即，金屬層170)垂直延伸到連接焊墊165的介電質區域121水平地圍繞。周邊觸點173和過孔176可以被視為導電通道。導電通道被介電質區域121水平地圍繞並且沿著通道方向朝向周邊元件180的連接焊墊183延伸。水平地，接觸焊墊和導電通道分別沿著垂直於通道方向(例如，Y方向)的方向與層堆疊體146間隔開一定距離。在一些實施例中，階梯結構可以佈置在導電通道與層堆疊體146之間。
此外，可以沉積介電質材料以在介電質層112上方和開口113側壁和底部上形成介電質層114。介電質層114可以充當鈍化層，鈍化層可以包括諸如 氧化矽、氮化矽、氮氧化矽、四乙基原矽酸鹽(TEOS)或其組合的材料。可以透過沉積製程(例如，CVD或PVD)形成介電質層114。接下來，可以執行乾式蝕刻製程或乾式和濕式蝕刻製程以去除介電質層114在開口113的底部處的一部分。金屬層170變得再次暴露。介電質層112和114也可以一起被視為頂部絕緣層。如圖15所示，金屬層170和周邊觸點173可以設置在頂部絕緣層的一部分(例如，第一部分)與周邊元件180之間，並且層堆疊體146和NAND記憶體單元可以設置在頂部絕緣層的另一部分(例如，第二部分)與周邊元件180之間。穿過頂部絕緣層的第一部分形成開口113，並且從陣列元件100的背側暴露設置在開口113的底部處的金屬層170。如圖2所示，在上述所有情形和情況中，金屬層170可以設置在覆蓋層120之上、被介電質層121掩埋、並且在階梯結構旁邊。此外，金屬層170可以相對於基底110設置在犧牲層130的層級處，如圖2所示。如本文所用，層級指示沿Z軸的X-Y平面。犧牲層130的層級指示穿過犧牲層130的X-Y平面。相對於Z軸測量層級的高度，即在該層級處X-Y平面的高度。因為犧牲層130被半導體層131代替，在倒裝鍵合陣列元件100之後，接觸焊墊(即，金屬層170)可以被視為在半導體層131的層級處並且相對於周邊元件180基本上貼近頂部絕緣層。
之後，可以執行其他製造步驟或製程以完成3D記憶體元件190的製造。為了簡單起見，省略了其他製造步驟或製程的細節。
如果在將3D陣列元件100和周邊元件180鍵合在一起之後形成3D記憶體元件190的接觸焊墊，因為在形成接觸焊墊期間多次使用等離子體處理，所以周邊元件180的周邊CMOS電路可能發生PID，並且導致產量和可靠性問題。如圖13-圖15所示，在倒裝晶片鍵合製程之後，金屬層170變為3D記憶體元件190的接觸焊墊。也就是說，在製造3D陣列元件100期間，而不是在將3D陣列元件100和周邊元件180鍵合在一起之後，執行一些等離子體處理步驟。因為在倒裝 晶片鍵合製程之前形成接觸焊墊，所以周邊元件180可以在與3D陣列元件100鍵合之後經歷更少的等離子體處理步驟，並且因此周邊CMOS電路可以發生更少PID。因此，金屬層170的製造可以較少PID的影響並且改進3D記憶體元件190的產量和可靠性。
圖16示出了根據本發明的實施例用於製造3D記憶體元件的示意流程圖200。在步驟211處，可以在3D陣列元件的基底的頂表面之上沉積犧牲層。基底可以包括半導體基底，例如單晶矽基底。在一些實施例中，可以在沉積犧牲層之前在基底上生長覆蓋層。覆蓋層可以包括在基底之上相繼生長的單層或多層。例如，覆蓋層可以包括氧化矽、氮化矽和/或氧化鋁。在一些其他實施例中，可以沉積犧牲層而無需首先在基底之上沉積覆蓋層。犧牲層可以包括單晶矽、多晶矽、氧化矽或氮化矽。
在犧牲層之上，可以沉積3D陣列元件的層堆疊體。層堆疊體可以包括交替堆疊的第一堆疊層和第二堆疊層。第一堆疊層可以包括第一介電質層，並且第二堆疊層可以包括與第一介電質層不同的第二介電質層。在一些實施例中，第一介電質層和第二介電質層中的一個被用作犧牲堆疊層。
在步驟212處，可以執行階梯形成製程以將層堆疊體的一部分轉換成階梯結構。階梯形成製程可以包括多個蝕刻，它們被用於將層堆疊體的一部分修整成階梯結構。可以形成金屬層，該金屬層水平地在階梯結構旁邊並且與階梯結構間隔開，並且垂直地在基底上方。可以執行沉積製程以沉積介電質層，以掩埋或覆蓋金屬層和階梯結構。
在步驟213處，可以形成通道孔，通道孔延伸穿過層堆疊體和犧牲層以暴露基底的部分。可以在每個通道孔的側壁和底表面上沉積功能層和通道層。形成功能層可以包括在通道孔的側壁上沉積阻擋層，在阻擋層上沉積電荷捕獲層，以及在電荷捕獲層上沉積隧道絕緣層。沉積在隧道絕緣層上的通道層 充當半導體通道並且可以包括多晶矽層。
在步驟214處，可以形成3D陣列元件的閘極線縫隙。沿著垂直方向，閘極線縫隙可以延伸穿過層堆疊體。在蝕刻閘極線縫隙之後，暴露犧牲層的部分。
在步驟215處，可以蝕刻掉犧牲層，並且可以在基底上方創建空腔。空腔暴露功能層的阻擋層的在空腔中的底部部分。如果覆蓋層沉積在基底上，則在空腔中也暴露覆蓋層。透過例如一種或多種選擇性蝕刻製程，分別蝕刻掉空腔中相繼暴露的功能層的各層，包括阻擋層、電荷捕獲層和隧道絕緣層。結果，可以在空腔中去除功能層接近基底的一部分。如果沉積覆蓋層，在蝕刻功能層的一部分的製程期間，或者在另一選擇性蝕刻製程期間，也可以蝕刻掉覆蓋層。因此，在空腔中暴露基底的一部分和通道層的一部分。
之後，可以執行沉積製程以在空腔中生長半導體層，例如多晶矽層。半導體層電接觸通道層和基底。
在一些實施例中，層堆疊體可以包括兩個介電質堆疊層，並且堆疊層中的一個為犧牲性的。可以在步驟216處蝕刻掉犧牲堆疊層以留下空腔，然後可以用導電材料填充空腔以形成導體層。導電材料可以包括金屬，例如W、Co、Cu、Al、Ti或Ta。
在步驟217處，可以在閘極線縫隙的側壁和底表面上沉積諸如氧化物層的介電質層。可以選擇性地蝕刻掉介電質層的在底表面上的部分以暴露半導體層。可以在閘極線縫隙中沉積導電材料(例如，TiN、W、Cu、Al和/或摻雜多晶矽)，以形成電接觸半導體層的陣列公共源極。
可以執行蝕刻和填充製程以形成字元線觸點、周邊觸點、電連接到字元線觸點和周邊觸點的過孔、以及電連接到過孔的連接焊墊。周邊觸點電連接到階梯結構旁邊的金屬層。連接焊墊被配置為用於3D陣列元件與周邊元件之 間的互連。
在步驟218處，可以執行倒裝晶片鍵合製程以鍵合3D陣列元件和周邊元件或將3D陣列元件與周邊元件緊固在一起，以創建3D記憶體元件。在一些實施例中，可以將3D陣列元件上下翻轉，並且定位在周邊元件上方。3D陣列元件和周邊元件的連接焊墊可以被對準然後被鍵合。可以減薄3D陣列元件的基底。可以執行蝕刻製程以暴露金屬層，金屬層可以被用作3D記憶體元件的接觸焊墊。
圖17-圖21示意性地示出了根據本發明的實施例的示例性3D陣列元件300的製造製程。在圖17-圖21中，截面圖在Y-Z平面中。
如圖17所示，3D陣列元件300可以包括基底310。基底310可以包括單晶矽層，或者可以包括另一種半導體材料，例如Ge、SiGe、SiC、SOI、GOI、多晶矽、GaAs或InP。在以下描述中，作為示例，基底310包括未摻雜或輕摻雜的單晶矽層。
在一些實施例中，可以由n型摻雜劑對基底310的頂部部分進行摻雜以形成摻雜區域311。如圖17所示，可以在摻雜區域311之上沉積覆蓋層320。覆蓋層320是犧牲層並且可以包括單層或多層。例如，覆蓋層320可以包括一個或多個氧化矽層和氮化矽層。可以透過CVD、PVD、ALD或這些方法中的兩個或更多個的組合來沉積覆蓋層320。在一些其他實施例中，覆蓋層320可以包括另一種材料，例如氧化鋁。
在覆蓋層320之上，可以沉積犧牲層330。犧牲層330可以包括半導體材料或介電質材料。在以下描述中，作為示例，犧牲層330是多晶矽層。在形成犧牲層330之後，可以沉積層堆疊體340。層堆疊體340包括多對堆疊層341和342，即，堆疊層341和342交替堆疊。
在一些實施例中，堆疊層341和342可以包括第一介電質材料以及與第一介電質材料不同的第二介電質材料。可以經由CVD、PVD、ALD或其任意 組合來沉積交替的堆疊層341和342。在以下描述中，用於堆疊層341和342的示例性材料分別是氧化矽和氮化矽。可以將氧化矽層用作隔離堆疊層，並且可以將氮化矽層用作犧牲堆疊層。
在沉積層堆疊體340之後，可以執行階梯形成製程以將層堆疊體340的一部分修整成階梯結構，如圖18所示。階梯結構可以被介電質材料覆蓋，介電質材料例如形成介電質層321的氧化矽。
在階梯結構被介電質層321覆蓋之後，如圖18所示，可以透過CVD、PVD、ALD、電鍍、化學鍍或其任意組合在介電質層321的一部分上生長金屬層370。水平地，金屬層370可以在階梯結構旁邊並且與階梯結構間隔開一定距離。垂直地(即，沿著Z方向)，金屬層370可以在覆蓋層320上方或在基底310上方並且嵌入在介電質層321中。金屬層370也可以形成在介電質層321的頂部與底部之間的中間區域周圍。在一些實施例中，金屬層370也可以接近摻雜區域311或介電質層321的底部形成。替代地，金屬層370可以接近介電質層321的頂部形成。可以基於具體應用來確定從金屬層370到基底111的距離。例如，金屬層370可以在與基底的距離與階梯結構中的互連層或其他導電層相同的距離處形成。在形成階梯結構期間，可以製成階梯旁邊的開口並且然後用介電質層321填充開口。在一些實施例中，可以在開口被部分地填充時沉積金屬層370。然後，可以完全地填充開口，並且可以在介電質層321中掩埋金屬層。替代地，可以完全地填充開口，並且可以透過蝕刻形成新開口，並且可以在新開口的底部處沉積金屬層370。可以沉積介電質材料以填充新開口並且掩埋金屬層370。隨後可以暴露金屬層370以變為接觸焊墊，如下文的描述所示。
圖19、圖20和圖21示出了根據本發明的實施例在某些階段處的3D陣列元件300的示意截面圖。在形成金屬層370之後，可以在層堆疊體340中形成通道孔350。圖19-圖21中所示的通道孔350的量、尺寸和佈置是示例性的，並且用 於描述結構和製造方法。
通道孔350可以具有延伸穿過層堆疊體340、犧牲層330和覆蓋層320並且部分地穿透摻雜區域311的圓柱形狀或柱形狀。在形成通道孔350之後，可以在通道孔的側壁和底部上沉積功能層351。功能層351可以包括在通道孔側壁和底部上的阻擋層、在阻擋層的表面上的電荷捕獲層、以及在電荷捕獲層的表面上的隧道絕緣層。
在一些實施例中，功能層351可以包括在以下描述中使用的ONO結構。例如，可以在通道孔350的側壁上沉積氧化矽層作為阻擋層。可以在阻擋層上沉積氮化矽層作為電荷捕獲層。可以在電荷捕獲層上沉積另一氧化矽層作為隧道絕緣層。在隧道絕緣層上，可以沉積多晶矽層作為通道層355。像通道孔那樣，通道層355也可以延伸穿過層堆疊體340並且進入到摻雜區域311中。在形成通道層355之後，可以由氧化物材料填充通道孔350。可以由插塞密封通道孔350，插塞包括導電材料(例如，金屬W)並且電接觸通道層355。
此外，可以透過乾式蝕刻製程或乾式和濕式蝕刻製程的組合來形成閘極線縫隙360。閘極線縫隙360可以在Z方向上延伸穿過層堆疊體340並且到達或部分地穿透犧牲層330。這樣，在閘極線縫隙360的底部處，暴露犧牲層330的部分。可以在閘極線縫隙360的側壁和底部上沉積間隔物層(未示出)，並且可以透過蝕刻去除間隔物層的在縫隙360底部處的部分，以再次暴露犧牲層330。然後蝕刻掉犧牲層330。去除犧牲層330創建空腔，並且暴露覆蓋層320和阻擋層在通道孔350中形成的底部部分。蝕刻掉阻擋層、電荷捕獲層和隧道絕緣層的部分，從而暴露通道層355的底部部分。在蝕刻掉功能層351的底部部分時，或者在附加的選擇性蝕刻製程中，可以去除覆蓋層320，從而暴露摻雜區域311的頂表面。
可以由半導體材料(例如，多晶矽)填充空腔以形成半導體層331。 可以在摻雜區域311和通道層355的暴露部分的表面上沉積半導體層331。此外，可以透過蝕刻去除犧牲堆疊層342並且用包括導電材料(例如，W)的導體層345代替犧牲堆疊層342。在形成導體層345之後，層堆疊體340變為層堆疊體346，如圖19所示。
每個導體層345被配置成沿Y方向或在X-Y平面中電連接一行或多行NAND記憶體單元，並且被配置為用於3D陣列元件300的字元線。形成在通道孔350中的通道層355被配置成沿Z方向電連接NAND串，並且被配置為用於3D陣列元件300的位元線。
閘極線縫隙360可以填充有導電材料361(例如，摻雜多晶矽)和導電插塞362(例如，金屬W)，如圖20所示。在一些實施例中，填充的閘極線縫隙可以變為用於3D陣列元件300的陣列公共源極。
之後，可以形成用於字元線觸點371、公共源極觸點372和周邊觸點373的開口。用導電材料(例如，W、Co、Cu、Al或其任意組合)填充開口以形成觸點371-373。周邊觸點373分別設置在金屬層370之上並且電連接到金屬層370。
此外，可以執行CVD或PVD製程以在3D陣列元件300上沉積介電質材料(例如，氧化矽或氮化矽)。介電質層321變得更厚。此外，可以形成用於過孔的開口並且隨後用諸如W、Co、Cu或Al的導電材料填充開口。一些過孔分別電連接到字元線觸點371、公共源極觸點372和周邊觸點373。例如，過孔376與周邊觸點373中的一個連接。一些過孔電連接到插塞362和NAND串的上端。
可以沉積介電質材料(例如，氧化矽或氮化矽)以掩埋過孔並且進一步使得介電質層321更厚。可以製成開口，並且然後用W、Co、Cu或Al填充開口以形成連接焊墊363、364、365、366和367。如圖21所示，連接焊墊363-367分別電連接到過孔。
圖22示意性地示出了根據本發明的實施例的截面圖中的周邊元件380。周邊元件380可以包括半導體基底381(例如，單晶矽基底)。周邊CMOS電路(例如，控制電路)(未示出)可以製造在基底381上並且用於促進3D陣列元件300的操作。可以在基底381之上沉積包括一種或多種介電質材料的介電質層382。可以在介電質層382中形成諸如連接焊墊383和384的連接焊墊以及過孔。連接焊墊383和384被配置為用於與3D陣列元件300互連，並且可以包括導電材料(例如，W、Co、Cu、Al或其任意組合)。
圖23示出了根據本發明實施例的示例性3D記憶體元件390的示意截面圖。圖23的截面圖在Y-Z平面中。透過在倒裝晶片鍵合製程中鍵合3D陣列元件300和周邊元件380形成3D記憶體元件390。在一些實施例中，3D陣列元件300可以被垂直地翻轉並且變為上下倒置，其中連接焊墊363-367的頂表面在Z方向上面向下。3D陣列元件300可以放置在周邊元件380上方並且與周邊元件380對準。例如，連接焊墊365和366可以分別與連接焊墊383和384對準。然後，可以將3D陣列元件300和周邊元件380結合並且鍵合在一起。連接焊墊365-366分別電連接到連接焊墊383-384。
之後，可以減薄3D陣列元件300的基底310，並且可以透過沉積製程在摻雜區域311之上生長介電質層312。可以透過乾式蝕刻製程或乾式蝕刻和濕式蝕刻製程的組合來形成開口313。開口313穿透介電質層312、摻雜區域311和介電質層321的一部分，以暴露金屬層370。介電質層314可以作為鈍化層形成在介電質層312和開口313的側壁上。3D記憶體元件390的頂部鈍化層可以包括介電質層314在介電質層312之上的一部分。
在階梯結構和層堆疊體346旁邊的暴露的金屬層370可以被用作3D記憶體元件390的接觸焊墊。例如，鍵合線可以鍵合在金屬層370上用於與另一元件連接。如上所述，金屬層370的垂直位置可以在摻雜區域311與過孔376之間的 任何地方。在一些實施例中，接觸焊墊(即，金屬層370)可以貼近頂部鈍化層。替代地，接觸焊墊(即，金屬層370)可以貼近連接焊墊365。此外，接觸焊墊(即，金屬層370)也可以在頂部鈍化層與連接焊墊365之間的中間區域周圍。
連接焊墊365、過孔376、周邊觸點373和接觸焊墊(即，金屬層370)設置在彼此的頂部上並且電連接。因此，接觸焊墊(即，金屬層370)電連接到周邊元件380的對應連接焊墊383。接觸焊墊、周邊觸點373、過孔376和連接焊墊365被從接觸焊墊(即，金屬層370)垂直延伸到連接焊墊365的介電質區域321水平地圍繞。周邊觸點373和過孔376可以被視為導電通道。導電通道被介電質區域321水平地圍繞並且沿著通道方向(例如，Z方向)朝向周邊元件380的連接焊墊383延伸。水平地，接觸焊墊和導電通道分別沿垂直於通道方向的方向(例如，Y方向)與層堆疊體346間隔開一定距離。垂直地，接觸焊墊可以相對於周邊元件380處於與堆疊層341中的一個(即，第一介電質層)或導體層345中的一個匹配的層級處。
之後，可以執行其他製造步驟或製程以完成3D記憶體元件390的製造。為了簡單起見，省略了其他製造步驟或製程的細節。
由於在倒裝晶片鍵合製程之前形成接觸焊墊(即，金屬層370)，所以在與3D陣列元件300鍵合之後，周邊元件380可以經歷更少的等離子體處理步驟。因此，周邊CMOS電路可以發生更少的PID。可以減少PID的影響，並且可以改進3D記憶體元件390的產量和可靠性。
圖24-圖26示意性地示出了根據本發明的實施例的示例性3D陣列元件400的製造製程。3D陣列元件400是記憶體元件的一部分，並且也可以稱為3D記憶體結構。在圖24-圖26中，截面圖在Y-Z平面中。3D陣列元件400可以包括基底410。在以下描述中，作為示例，基底410包括未摻雜或輕摻雜的單晶矽層。
在一些實施例中，可以由n型摻雜劑對基底410的頂部部分進行摻雜 以形成摻雜區域411。可以在摻雜區域411之上沉積覆蓋層420。覆蓋層420是犧牲層並且可以包括單層或多層。例如，覆蓋層420可以包括氧化矽層、氮化矽層和氧化鋁層中的一種或多種。然後，可以在覆蓋層420之上沉積犧牲層430。犧牲層430可以包括半導體材料或介電質材料。在以下描述中，作為示例，犧牲層430是多晶矽層。
此外，可以透過乾式蝕刻製程或乾式和濕式蝕刻製程的組合來蝕刻犧牲層430與區域432接觸的一部分。蝕刻製程暴露覆蓋層420的一部分。此外，可以透過CVD、PVD、ALD、電鍍、化學鍍或其任意組合在覆蓋層420的暴露部分之上生長金屬層470。
之後，可以由諸如氧化矽的介電質材料覆蓋金屬層470，並且可以在犧牲層430和金屬層470之上沉積層堆疊體440，如圖24所示。層堆疊體440包括多對堆疊層441和442，即，堆疊層441和442交替堆疊。
在一些實施例中，堆疊層441和442可以包括第一介電質材料以及與第一介電質材料不同的第二介電質材料。這樣，堆疊層441和442可以分別變為第一介電質層和第二介電質層。在以下描述中，用於堆疊層441和442的示例性材料分別是氧化矽和氮化矽。可以將氧化矽層用作隔離堆疊層，並且可以將氮化矽層用作犧牲堆疊層。
此外，可以執行階梯形成製程以將層堆疊體440的一部分修整成通道孔區域433中的階梯結構。階梯結構可以被介電質材料覆蓋，介電質材料例如形成介電質層421的氧化矽。在階梯形成製程期間，接觸區域432中的堆疊層441和442可以保持不變，堆疊層441和442可以形成層堆疊體447，如圖25所示。水平地，金屬層470和層堆疊體447在接觸區域432中、在階梯結構旁邊、並且分別與階梯結構分隔開一定距離。類似地，金屬層470和層堆疊體447在層堆疊體440旁邊、並且分別與層堆疊體440間隔開一定距離。另外，階梯結構在層堆疊體446 與447之間。在垂直方向上，金屬層470在層堆疊體447下、或者在交替堆疊的第一介電質層441和第二介電質層442下。
類似於元件100的金屬層170，也可以在形成犧牲層430之前或之後並且在形成層堆疊體440之前沉積金屬層470。在第一種方法中，可以在基底410之上形成覆蓋層420，可以在覆蓋層420之上沉積金屬層470，並且然後可以形成摻雜區域411、犧牲層430和層堆疊體440。在第二種方法中，可以創建摻雜區域411，可以在摻雜區域411之上形成覆蓋層420，並且然後可以在覆蓋層420之上沉積金屬層470，接著形成犧牲層430和層堆疊體440。在第三種方法中，可以創建摻雜區域411，可以在摻雜區域411之上形成覆蓋層420和犧牲層430，並且然後可以蝕刻犧牲層430的一部分以創建暴露覆蓋層420的開口。然後可以在覆蓋層420之上的開口中沉積金屬層470，接著形成層堆疊體440。在第四種方法中，可以創建摻雜區域411，可以在摻雜區域411之上形成覆蓋層420和犧牲層430，並且然後可以在犧牲層430之上沉積金屬層470，接著形成層堆疊體440。在以上情形中，在形成層堆疊體440之後，金屬層470可以被掩埋在層堆疊體440的一部分下，即，被交替的第一介電質層441和第二介電質層442覆蓋。
在階梯形成製程之後，可以穿過層堆疊體440形成通道孔450。通道孔450的量、尺寸和佈置是示例性的，並且用於描述3D陣列元件400的結構和製造方法。通道孔450可以具有延伸穿過層堆疊體440、犧牲層430和覆蓋層420並且部分地穿透摻雜區域411的圓柱形狀或柱形狀。在形成通道孔450之後，可以在通道孔的側壁和底部上沉積功能層451。功能層451可以包括在通道孔的側壁和底部上的阻擋層、在阻擋層的表面上的電荷捕獲層、以及在電荷捕獲層的表面上的隧道絕緣層。
在一些實施例中，功能層451可以包括在以下描述中使用的ONO結構。例如，可以在通道孔450的側壁上沉積氧化矽層作為阻擋層。可以在阻擋層 上沉積氮化矽層作為電荷捕獲層。可以在電荷捕獲層上沉積另一氧化矽層作為隧道絕緣層。在隧道絕緣層上，可以沉積多晶矽層作為通道層455。像通道孔那樣，通道層455也可以延伸穿過層堆疊體440並且進入到摻雜區域411中。在形成通道層455之後，可以由氧化物材料填充通道孔450。可以由插塞密封通道孔450，插塞包括導電材料(例如，金屬W)並且電接觸通道層455。
此外，可以透過乾式蝕刻製程或乾式和濕式蝕刻製程的組合來形成閘極線縫隙(未示出)。閘極線縫隙可以在Z方向上延伸穿過層堆疊體440並且到達或部分地穿透犧牲層430。這樣，在閘極線縫隙的底部處，暴露出犧牲層430的部分。可以在閘極線縫隙的側壁和底部上沉積間隔物層(未示出)。可以透過蝕刻來去除間隔物層在縫隙的底部處的部分以暴露犧牲層430。可以蝕刻掉犧牲層430。去除犧牲層430創建了空腔，並且暴露覆蓋層420和阻擋層在通道孔450中形成的底部部分。蝕刻掉阻擋層、電荷捕獲層和隧道絕緣層的部分，從而暴露通道層455的底部部分。在蝕刻掉功能層451的底部部分時，或者在附加的選擇性蝕刻製程中，可以去除覆蓋層420，從而暴露摻雜區域411的頂表面。
可以由半導體材料(例如，多晶矽)填充摻雜區域411上方的空腔，以形成半導體層431。可以在摻雜區域411和通道層455的暴露部分的表面上沉積半導體層431。此外，可以透過蝕刻去除犧牲堆疊層442並且由包括導電材料(例如，W)的導體層445代替犧牲堆疊層442。在形成導體層445之後，層堆疊體440變為層堆疊體446。由於層堆疊體446和層堆疊體447都具有堆疊層441，因此層堆疊體446和447具有包含相同介電質材料的堆疊層。
每個導體層445可以被配置成沿Y方向或在X-Y平面中電連接到NAND記憶體單元的一行或多行，並且被配置為用於3D陣列元件400的字元線。形成在通道孔450中的通道層455可以被配置成沿Z方向電連接NAND串，並且被配置為用於3D陣列元件400的位元線。可以用導電材料461(例如，摻雜多晶矽) 和導電插塞462(例如，金屬W)來填充閘極線縫隙。在一些實施例中，填充的閘極線縫隙可以變為用於3D陣列元件400的陣列公共源極。
之後，可以形成用於字元線觸點471和周邊觸點472的開口。然後用導電材料(例如，W、Co、Cu、Al或其組合)來填充開口以形成觸點471-472。周邊觸點472在階梯和層堆疊體446旁邊並且被層堆疊體447水平地圍繞。在垂直方向上，周邊觸點472電接觸金屬層470並且延伸穿過層堆疊體447。
此外，可以執行CVD或PVD製程以在3D陣列元件400上沉積介電質材料(例如，氧化矽或氮化矽)。介電質層421變得更厚並且覆蓋觸點471-472。可以形成用於過孔474-477的開口並且隨後用諸如W、Co、Cu或Al的導電材料填充開口。將過孔474和475分別電連接到字元線觸點471和周邊觸點472。過孔476和477分別電連接到NAND串和插塞462的上端。
可以沉積介電質材料(例如，氧化矽或氮化矽)以掩埋過孔474-477，並且進一步使得介電質層421更厚。可以製成開口，並且然後用W、Co、Cu、Al或其組合填充開口以形成連接焊墊464、465、466和467。如圖26所示，連接焊墊464-467分別電連接到過孔474-477。
圖27示意性地示出了根據本發明的實施例的在截面圖中的周邊元件480。周邊元件480是記憶體元件的一部分。周邊元件480可以包括半導體基底481(例如，單晶矽基底)。周邊CMOS電路(例如，CMOS控制電路)(未示出)可以製造在基底481上並且用於促進記憶體元件的操作。可以在基底481和CMOS電路之上沉積包括一種或多種介電質材料的介電質層482。可以在介電質層482中形成諸如連接焊墊483和484的連接焊墊以及過孔。連接焊墊483和484被配置為用於與記憶體元件互連，並且可以包括導電材料(例如，W、Co、Cu、Al或其組合)。
圖28示出了根據本發明的實施例的示例性3D記憶體元件490的示意 截面圖。圖28的截面圖在Y-Z平面中。如圖28所示，透過在倒裝晶片鍵合製程中鍵合3D陣列元件400和周邊元件480來形成3D記憶體元件490。在一些實施例中，3D陣列元件400可以被垂直地翻轉並且變為上下倒置，其中連接焊墊464-467的頂表面在Z方向上面向下。可以將3D陣列元件400放置在周邊元件480上方並且與周邊元件480對準。例如，連接焊墊465和466可以分別與連接焊墊483和484對準。此外，可以將3D陣列元件400和周邊元件480結合並且鍵合在一起。連接焊墊465-466可以分別電連接到連接焊墊483-484。層堆疊體446和447和周邊CMOS電路變為夾在於基底410與481之間或在摻雜區域411與基底481之間。
之後，可以減薄3D陣列元件400的基底410，並且可以透過沉積製程在摻雜區域411之上生長介電質層412。可以透過乾式蝕刻製程或乾式蝕刻和濕式蝕刻製程的組合來形成開口413。開口413穿透介電質層412、摻雜區域411和覆蓋層420，以暴露金屬層470。接下來，介電質層414可以作為鈍化層形成在介電質層412和開口413的側壁上。
在階梯結構和層堆疊體446旁邊的暴露的金屬層470可以被用作3D記憶體元件490的接觸焊墊。例如，鍵合線可以鍵合在金屬層470上，用於與其他元件連接。如上所述，連接焊墊465、過孔476、周邊觸點473和接觸焊墊(即，金屬層470)設置在彼此的頂部上並且電連接。因此，接觸焊墊(即，金屬層470)電連接到周邊元件480的對應連接焊墊483。周邊觸點473均延伸穿過層堆疊體447，並且在垂直方向上設置在金屬層470與連接焊墊465之間。層堆疊體447在垂直方向上也設置在金屬層470與連接焊墊465之間。周邊觸點473和過孔476可以被視為導電通道。導電通道穿過層堆疊體447運行並且沿通道方向(例如，Z方向)從金屬層470朝向周邊元件480的連接焊墊483延伸。水平地，層堆疊體447和導電通道沿垂直於通道方向(例如，Y方向)的方向分別與層堆疊體446間隔開一定距離。
之後，可以執行其他製造步驟或製程以完成3D記憶體元件490的製造。為了簡單起見，省略了其他製造步驟或製程的細節。
由於在製造3D陣列元件400期間形成接觸焊墊(即，金屬層470)，所以在倒裝晶片鍵合製程之後可以執行相對較少的等離子處理步驟。因此，周邊CMOS電路可以發生相對較少的PID。可以改進3D記憶體元件490的產量和可靠性。
雖然本發明的原理和實施方式是透過使用說明書中的具體實施例來描述的，但是實施例的上述描述僅旨在幫助理解本發明。另外，上述不同實施例的特徵可以組合以形成附加的實施例。本領域普通技術人員可以根據本發明的思想對具體實施方式和應用範圍進行修改。因此，說明書的內容不應被解釋為對本發明的限制。
181:基底
111:摻雜區域
113:開口
121,182,112,114:介電質層
131:半導體層
146:層堆疊體
141:第一介電質層
145:導體層
163,164,165,166,167,183,184:連接焊墊
170:金屬層
171:字元線觸點
172:公共源極觸點
173:周邊觸點
176:過孔
190:3D記憶體元件
X,Y:方向

Claims (10)

  1. 一種用於製造三維(3D)記憶體元件的方法，包括：提供用於所述3D記憶體元件的基底；在所述基底上沉積第二介電質層；在所述基底的一面側的第一部分之上形成至少一個接觸焊墊；在所述基底的所述面側的第二部分之上形成所述3D記憶體元件的多個記憶體單元；沉積第一介電質層以覆蓋所述至少一個接觸焊墊和所述3D記憶體元件的所述多個記憶體單元；在所述第一介電質層之上形成多個第一連接焊墊，所述多個第一連接焊墊連接到所述至少一個接觸焊墊和所述3D記憶體元件的所述多個記憶體單元；將所述多個第一連接焊墊與周邊結構的多個第二連接焊墊鍵合；以及從所述基底的背側暴露所述至少一個接觸焊墊，其中暴露所述至少一個接觸焊墊包括：穿過所述基底和所述第二介電質層形成開口以暴露所述至少一個接觸焊墊，並且在形成所述開口以暴露所述至少一個接觸焊墊之前，先減薄或去除所述基底。
  2. 根據請求項1所述的方法，其中，形成所述3D記憶體元件的所述多個記憶體單元包括：形成第一層堆疊體，所述第一層堆疊體包括彼此交替堆疊的多個第一介電質堆疊層和多個導電堆疊層；以及穿過所述第一層堆疊體形成所述多個記憶體單元。
  3. 根據請求項2所述的方法，其中：在形成所述第一層堆疊體之前，形成所述至少一個接觸焊墊。
  4. 根據請求項2所述的方法，其中，穿過所述第一層堆疊體形成所述多個記憶體單元包括：形成延伸穿過所述第一層堆疊體的多個通道結構，其中，所述通道結構中的每個包括功能層和通道層，所述功能層在所述通道層與所述第一層堆疊體之間。
  5. 根據請求項4所述的方法，其中，穿過所述第一層堆疊體形成所述多個記憶體單元還包括：在形成所述第一層堆疊體之前，形成半導體層，所述多個通道結構均延伸到所述半導體層中。
  6. 根據請求項5所述的方法，其中：所述半導體層包括一個或多個摻雜層。
  7. 根據請求項2所述的方法，其中：在所述基底之上沉積所述第二介電質層之後並且在形成所述第一層堆疊體之前，形成所述至少一個接觸焊墊。
  8. 根據請求項2所述的方法，其中：在形成所述第一層堆疊體之後並且在穿過所述第一層堆疊體形成所述多個 記憶體單元之前，形成所述至少一個接觸焊墊。
  9. 根據請求項2所述的方法，其中：在修整所述第一層堆疊體的一部分以形成階梯結構之後並且在穿過所述第一層堆疊體形成所述多個記憶體單元之前，形成所述至少一個接觸焊墊。
  10. 根據請求項2所述的方法，還包括：在形成所述多個第一連接焊墊之前，形成第二層堆疊體，所述第二層堆疊體設置在所述多個第一連接焊墊與所述至少一個接觸焊墊之間，並且包括彼此交替堆疊的多個第二介電質堆疊層和多個第三介電質堆疊層。
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