KR20230008342A - 반도체 웨이퍼 지지장치의 정전척용 전원회로 - Google Patents

반도체 웨이퍼 지지장치의 정전척용 전원회로 Download PDF

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Abstract

본 발명은 반도체 웨이퍼 지지장치의 정전척용 전원회로에 관한 것으로,
정전척의 정전력으로 반도체 웨이퍼를 흡착지지하는 반도체 웨이퍼 지지장치의 정전척용 전원회로에 있어서,
정전척의 전극에 전압을 인가하는 흡착용 전원과 전극 사이에 복수개의 커패시터와 계측기를 포함하는 브릿지 회로를 구비하며,
복수개의 커패시터는 전기적으로 접속되어 마름모 형으로 마름모 형의 마주 보는 대각부 사이에 계측기를 배설하며,
정전척의 정전력으로 반도체 웨이퍼를 흡착 지지할때에 정전척의 전극과 반도체 웨이퍼 사이에 형성되는 정전용량이 브릿지 회로를 이루는 마름모 형의 한 변에 배설된 커패시터에 병렬로 접속되도록 구성되는 것을 특징으로 한다.

Description

반도체 웨이퍼 지지장치의 정전척용 전원회로{Power Supply Circuit for Electrostatic Chuck of Support Apparatus}
본 발명은 정전척용 전원회로에 관한 것으로, 특히 반도체 웨이퍼를 정전기력에 의해 흡착 지지하는 반도체 웨이퍼 지지장치의 정전척용 전원회로에 관한 것이다.
종래의 척(chuck)은 기계적인 클램핑 방식으로써 반도체 웨이퍼의 엣지를 클램핑하도록 구성되어 있다. 그러나 이러한 척은 클램프의 무빙(moving) 재현성이 떨어지며, 반도체 웨이퍼의 엣지에 약 3mm정도 클램퍼에 의한 커버가 발생되어 수율(yield)이 저하되며, 반도체 웨이퍼의 휨 현상이 발생되고, 반도체 웨이퍼의 클램핑 그림자 효과가 발생되며, 기계적 요소의 사용에 따른 파티클이 발생되며, 공정 시간이 증가되고, 반도체 웨이퍼의 엣지부 패턴이 리프팅되며, 심한 경우 반도체 웨이퍼가 파손되는 문제점이 있다.
전술한 기계적 방식인 척의 복합적인 단점을 개선하기 위하여 개발된 것이 정전척이다. 정전척은 콘덴서의 원리를 응용하여 반도체 웨이퍼를 흡착 지지하는 장치이다. 콘덴서는 유전체를 두 개의 전극에 끼우는 구조를 하고 있으며, 각각의 전극에 전위차를 더하면 유전체내에서 유전 분극이 발생하고 이것이 전하를 축적한다. 이러한 콘덴서의 기본 원리에 기반하여 정전척 원리를 생각하면, 정전 흡착의 대상이 되는 반도체 웨이퍼는 콘덴서의 한쪽 전극과 동일하며, 반도체 웨이퍼와 유전체의 접하는 각각의 표면에서 분극이 발생하기 때문에 양자는 서로 끌어 흡착된다. 정전척은 종류에 따라 유니폴라(unipolar), 바이폴라(bipolar), 존슨-라벡(Johnson-rahbek)이 있으나, 보통 유니폴라 및 바이폴라가 널리 이용되고 있다. 유니폴라 정전척은 전극이 하나인 구조이고, 바이폴라 정전척은 두개의 전극이 형성된 구조이다.
반도체 웨이퍼를 CVD(chemical vapor deposition) 성막장치나 플라즈마(plasma) 에칭장치를 이용하여 성막처리하거나 에칭처리하는 경우에는 일반적으로 반도체 웨이퍼는 수평 스테이지 위에 얹어 놓여진다. 수평 스테이지에는 정전척이 설치되어 반도체 웨이퍼를 정전인력(electrostatic attraction, coulomb force)에 의해 흡착지지하게 되있다. 이와 같은 정전척은 박판 원판상의 전극의 양면을 얇은 절연막으로 덮고, 이것에 직류 고전압을 인가함으로써 그 표면에 정전하(electrostatic charge)를 발생시키고 있다.
종래부터 정전척의 절연막으로는 폴리이미드(polyimide) 수지가 이용되고 있다. 그러나 방전 플라즈마 등의 가혹한 프로세스 조건하에서는 폴리이미드 수지의 내구성은 약하고 그 수명이 비교적 짧다. 이 때문에 최근에는 내구성이 우수한 세라믹제(ceramic material)가 폴리이미드 수지를 대신하여 이용되는 경향이 있다. 세라믹 정전척은 박판 원판상의 동(copper)제의 전극을 세라믹 부재속에 집어넣고 이것을 절연성의 접착제로 부착하여 이루어진다. 동전극(copper electrode)에는 직류전원이 접속되어 있으며 전극에 직류를 인가하면 세라믹제 정전기 척의 기판 장착면(substrate-mounted face)에 양전하 또는 음전하가 발생하여 반도체 웨이퍼 기판이 흡착된다.
도 1은 종래의 반도체 웨이퍼 지지장치로 반도체 웨이퍼(55)를 정전기에 의해 흡착하여 유지하는 정전척(60)과, 이 정전척(60)에(보다 구체적으로는 그 전극 (65, 66)에 전압을 인가하여 반도체 웨이퍼(55)를 흡착 유지시키는 흡착용 전원(80)를 갖추고 있다. 이 예의 정전척(60)은 쌍극형((dipole type ESC)이라 불리는 것으로, 두 개의 전극(65, 66)을 절연체(40) 내의 표면 가까이에 임베디드하여 완성된다.
전극 (65, 66)은 예를 들어 모두 반원형을 하고 있어 양자가 서로 마주보며 원형을 이루도록 절연체 (40) 내에 채워져 있다.
흡착용 전원 (80) 은 이 예에서는 2개의 직류전원 70a 및 70b로 이루어진 쌍극 출력형이며 같은 값으로 역극성의 직류전압 + V 및 -V를 출력하여 그것들을 정전척(60)의 각 전극 (66, 65)에 각각 인가할 수 있다.
정전척(60) 상에 기판(55)을 공급하고 동시에 흡착용 전원(80)에서 해당 정전척(60)에 상기전압을 인가하면, 기판(55)와 전극(70a, 70b)간에 정·부전하가 쌓여, 그 사이에 작용하는 정전력(또는 존슨 라벡력)에 의해 기판(55)가 정전척(60)에 흡착 유지된다. 그 상태에서 기판(55)에 이온빔(22) 를 조사하여 기판(55)에 이온주입 등의 처리를 할 수 있다.
이러한 반도체 웨이퍼 지지장치 (100)에서 정전척(60)상에서의 기판(55)의 흡착상태 등을 보다 구체적으로는 기판의 유무, 기판의 흡착상태(정전척에 전압을 인가했을 때에 기판이 어느 정도 강하게 흡착되어 있는가 하는 것), 기판의 이탈상태(정전척으로의 전압을 오프(off) 후에 잔류전하로 기판가 어느 정도 흡착되어 있는가 하는 것)를 식별하는 것은 기판의 반송 처리시 기판의 과열 방지 등의 관점에서 중요하다.
그런데 반도체 웨이퍼의 반출시에는 기판 장착면의 전하를 제거하여 반도체 웨이퍼의 흡착지지를 신속히 해제할 필요가 있다. 그러나 종래의 스테이지에서는 직류 전원을 오프(off)한 후에 있어서도 세라믹부재에 전하(charge)가 잔류하기 때문에 반도체 웨이퍼는 기판 장착면에 흡착된 상태로 있으며, 반도체 웨이퍼가 스테이지로부터 용이하게 이탈(release)되지 않는 문제점이 있다.
KR 10-0227821 B1 KR 10-1531647 B1 KR 10-0859061 B1 KR 10-1142000 B1
본 발명의 목적은 반도체 웨이퍼에 미세한 정전기 특성의 차이가 있어도, 이탈시 확실히 이탈을 할 수 있도록, 정전척의 충전 전하를 방전시키는 반도체 웨이퍼 지지장치 및 반도체 웨이퍼 지지장치의 정전척용 전원회로를 제공하는 것이다.
본 발명의 목적은 복잡하고 고가의 전원회로보다는 간단한 회로이면서 높은 신뢰성 및 정밀도로 정전척상의 기판의 흡착상태 등을 감지할 수 있는 반도체 웨이퍼 지지장치 및 반도체 웨이퍼 지지장치의 정전척용 전원회로를 제공하는 것이다.
상기 목적을 달성하기 위한 반도체 웨이퍼 지지장치의 정전척용 전원회로는 정전척의 정전력으로 반도체 웨이퍼를 흡착 지지하는 반도체 웨이퍼 지지장치의 정전척용 전원회로에 있어서,
상기 정전척의 전극에 전압을 인가하는 흡착용 전원과 상기 전극 사이에 복수개의 커패시터와 계측기를 포함하는 브릿지 회로를 구비하며,
상기 복수개의 커패시터는 전기적으로 접속되어 마름모 형으로 상기 마름모 형의 마주 보는 대각부 사이에 상기 계측기를 배설하며,
상기 정전척의 정전력으로 상기 반도체 웨이퍼를 흡착 지지할때에 상기 정전척의 전극과 상기 반도체 웨이퍼 사이에 형성되는 정전용량이 상기 브릿지 회로를 이루는 상기 마름모 형의 한 변에 배설된 커패시터에 병렬로 접속되도록 구성되는 것을 특징으로 한다.
본 발명에서 정전용량은 정전척상의 반도체 웨이퍼의 유무, 흡착상태에 따라 정전용량의 크기가 변화하는 것을 특징으로 한다.
본 발명에서 정전용량의 변화는 계측기의 계측값의 영향을 주는 것을 특징으로 한다.
본 발명에 따른 반도체 웨이퍼 지지장치의 정전척용 전원회로 및 반도체 웨이퍼 지지장치는 정전척용 전원회로에 과도전류가 흐르는 것에 기초한 반도체 웨이퍼의의 흡착, 탈착의 오검출을 줄일수 있다는 장점이 있다.
또한, 측정계에 브릿지 회로를 이용하고 있으며 브릿지 회로는 온도 변화의 영향을 받지 않으며 감지시 신뢰성 및 정확성이 높다.
또한 브릿지 회로를 구성하는 측정계의 계측값에 의해 정전척 상의 기판의 유무나 그 흡착상태를 검지할 수 있다
또한, 측정계에 사용한 브릿지 회로는 일반적으로 회로 구성이 간단하며 비용적으로도 저렴하다.
도 1은 종래의 반도체 웨이퍼 지지장치의 일례를 보여주는 구성도이다.
도 2는 본 발명의 일 실시예를 나타내는 반도체 웨이퍼 지지장치의 정전척용 전원회로 일례를 보여주는 구성도이다.
도 3은 도 2의 브릿지 회로도의 등가회로도이다.
도 4 는 본 발명의 일 실시예를 나타내는 반도체 웨이퍼 지지장치를 보여주는 구성도이다.
도 5는 도 4에 나타낸 반도체 웨이퍼 지지장치의 동작 타이밍 차트이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명이 바람직한 실시예를, 첨부 도면을 참조하면서 설명한다.
우선, 도 2는 본 발명의 일 실시예를 나타내는 반도체 웨이퍼 지지장치의 정전척용 전원회로의 일례를 설명하는 구성도로, 도 1의 종래의 반도체 웨이퍼 지지장치와의 차이점을 주로 설명한다.
이 반도체 웨이퍼 지지장치(100)의 정전척용 전원회로는 정전척(60) 외에 복수의 커패시터를 구성하는 브릿지 회로(8)을 갖추고 있다. 이 브릿지 회로 (8)는 그 등가회로를 도 3과 같이 4개의 커패시터, 즉 커패시터 81, 커패시터 82 서로 직렬 연결된 커패시터 (83, 84) 및 서로 직렬 연결된 커패시터 (85, 86) 를 전기적으로 접속하며, c, d 사이에 전류 또는 전압을 측정하는 계측기(32)를 접속한 구성을 하고 있다. 계측기 32는 c, d 사이에 발생하는 전압을 계측하는 전압계 혹은 전압계측회로, 또는 c, d간에 흐르는 전류를 계측하는 전류계 혹은 전류계측회로이다. 정전척은 2개의 전극(66, 65)을 갖는 쌍극형이며, 이 2개의 전극 66 및 65은 상기 브릿지회로(8)의 일변을 구성하는 커패시터(84)의 양단에 병렬 접속한다. 이 정전척(60 )에 기판(55 )를 공급해서 근접(또는 흡착)시키면 도 3에 나타난 것처럼 한쪽 전극(66)과 기판(55)사이에 정전용량 C5 가 생기고, 다른 한쪽 전극(65)과 기판(55)사이에 정전용량 C6 이 생긴다. 따라서 정전척(60)을 상기와 같이 접속하면 이 서로 직렬 접속된 정전용량 C5 및 C6 이 커패시터(84)에 병렬 접속되게 된다. 두 전극(66, 65)는 통상적으로는 서로 동일한 모양이고 동일한 면적이므로 일반적으로 C5 = C6 이다. 상기와 같이 접속된 정전척 에 브릿지회로의 평형상태를 흐트러뜨리지 않고 흡착용 전원(80)에서 흡착용 직류전압 +V 및 -V를 공급하기 위해 이 예에서는 흡착용 전원(80)의 한쪽 (이 예에서는 +V측의) 출력부를 저항기(91)을 통해 커패시터(83, 84)간의 접속부 e 및 전극(66)에 접속함과 동시에 저항기(91)과 같은 값의 저항기(92)를 통해 커패시터(85), 커패시터(86)간의 접속부 f 에도 접속하고 있다. 흡착용 전원( 80) 다른 쪽의 (즉 이 예에서는 -V측의) 출력부는 저항기(93)을 통해 상기 접속부 b 및 전극(65)에 접속한다. 이와 같이 구성하면 흡착용 전원(80)의 회로는 브릿지 회로(8)에 대해 대칭으로 접속되므로 흡착용 전원(80)이 브릿지 회로(8)의 평형 상태를 흐트러뜨리지 않으며 따라서 온도 변화 등에 대한 회로의 안정성이 보다 향상된다. 브릿지 회로(8)은 정전척(60)상에 기판(55)가 없을 때 평형상태가 되고 계측기(32)의 값이 0 이 되도록 설정해 두는 것이 바람직하다. 구체적으로는 정전척 60 상에 기판 55가 없을 때에는 상기 정전용량 C5 및 C6 의 크기는 0 으로 간주해도 좋을 정도로 작으므로 도 3에 나타난 것처럼 커패시터 81, 커패시터 82, 커패시터 83과 커패시터 84 를 합성한 것 및 커패시터 85와 커패시터 86을 합성한 것 및 커패시터 86을 합성한 것의 정전용량의 값을 각각 C1 ~ C4 로 하면 브릿지회로의 평형조건으로 잘 알려져 있듯이 C1 = C2 및 C3 = C4 조건이 성립하도록 설정해 둔다.
상기 정전용량 C5 및 C6 의 크기는 정전척(60) 상의 기판 (55)의 유무, 기판의 흡착상태 및 기판의 이탈상태에 따라 변화한다. 구체적으로는 정전용량 C5 및 C6 각각의 크기를 정전척(60)상에 기판(55)가 없을 때의 것을 C11, 정전척(60)상에 기판(55)를 올려놓았을 경우의 것을 C12, 정전척(60)에 기판(55)을 흡착했을 때의 것을 C13, 흡착한 후에 정전척으로의 전압을 오프(off)한 후의 것을 C14 로 하면 일반적으로 C11 < C12 < C14 < C13 이 된다. 왜냐하면 정전척에 대한 기판의 흡착이 강해질수록 기판와 전극 간의 거리가 작아져 이들 사이의 정전용량이 커지기 때문이다. C11은 전술한 바와 같이 0으로 간주할 수 있다. C14는 잔류 전하에 의한 흡착력이 남아있는 동안은 C12 보다 크다.
따라서 상기와 같이 구성해 두면, 정전척상의 기판의 유무, 기판의 흡착상태 및 기판의 이탈상태에 따라 정전용량 C5 및 C6 의 크기가 변화하고, 이 변화가 브릿지회로의 일변(한변)의 정전용량을 변화시켜 브릿지회로(8)의 평형상태를 변화시키고, 그 변화가 계측기(32)의 계측치(계측값)에 큰 변화가 되어 나타난다. 따라서 계측기의 계측값에 의해 정전척상의 기판의 유무, 기판의 흡착상태 및 기판의 이탈상태를 감지할 수 있다. 기판의 흡착상태에도 강흡착, 중흡착, 약흡착이 있는데, 이들에 따라서도 상기 정전용량 C5 및 C6의 크기가 변화하고, 그것이 계측기(32)의 계측값에 나타나므로 이들의 흡착상태의 구별도 할 수 있다.
게다가 이 기판유지장치에서는 측정계에 브릿지회로를 이용하고 있어 브릿지회로(8)은 그 전체가 온도 변화해도 원리적으로는 그 평형상태에 거의 변화가 생기지 않으므로 온도 드리프트(temperature drift) 등 디스터번스(disturbance)의 영향을 받기 어렵다. 따라서 상기 기판의 흡착상태 등 감지의 신뢰성 및 정밀도가 높다.
또한 브릿지 회로(8)은 기본적으로는 4개 또는 4 그룹의 커패시터, 및 계측기로 구성할 수 있으므로 종래 기술에 비해 회로 구성이 간단하다.
전술한 바와 같이 브릿지회로는 정전척상에 기판이 없는 경우에 평형상태가 되어 계측기의 값이 0이 되도록 설정해 두는 것이 바람직하므로 그렇게 하면 계측기의 조정 등이 용이해진다. 예를 들어 연산증폭기 등의 조합에 의해 계측기를 구성했을 경우에도 단순히 기판이 없는 경우에 제로(zero) 출력이 되도록 조정하면 되므로 계측기의 제로점 조정이 용이해진다.
또 계측기의 표시를 정전척(60)상에 기판(55)가 없을 때를 0으로 설정하고, 기판(55)를 최대 흡착했을 때를 최대 눈금(full scale)으로 설정하고, 그 사이를 예를 들면 리니어 스케일(linear scale)로 할당해 둠으로써 정전척상에 기판이 없는 경우부터 최대 흡착상태까지의 정전척의 각종 상태를 이 계측기(32)의 표시에 의해 간략히 알 수 있으며, 또한 정전척이 없는 경우부터 최대 흡착상태까지 정확하게 알 수 있다.
도 4 는 본 발명의 일 실시예를 나타내는 반도체 웨이퍼 지지장치를 보여주는 구성도이며, 도 5는 도 4에 나타낸 반도체 웨이퍼 지지장치의 동작 타이밍 차트이다.
도 4는 두께가 50um ~100um 인 박판 반도체 웨이퍼(55) 를 반도체 웨이퍼 지지장치(100) 에 로딩하여 준비 공정, 흡착 공정, 전압 제어부의 분리 공정, 흡착 개방 공정 등 상술한 각각의 공정에 따른 전압 인가 타이밍을 설명하는 동작 타이밍 차트이다.
준비 공정 에서는 박막 반도체 웨이퍼(55)를 반도체 웨이퍼 지지장치(100)에 얹은 상태로, 도 4에 나타내는 바와 같이, 박막 반도체 웨이퍼(55)은 어스 단자(56)에 접속되어 있다.
박막 반도체 웨이퍼의 흡착 조작 공정에서는, 도 5에 나타내는 바와 같이, 최초의 타이밍(t1)에서 어스 단자(56)를 온(on)하며 박막 반도체 웨이퍼를 접지한다. 계속해서, 어스 단자(56)의 온(on) 후의 타이밍(t2)에서 흡착용 전원(80)을 온(on)하여, 전극부(66)에 플러스(+V)의 고전압을 인가한다. 전극부(66)에의 전압인가에 따라, 박막 반도체 웨이퍼(55)은 역극성의 전하가 접지로부터 끌어 당겨져, 전극부(66)와 박막 반도체 웨이퍼(55) 사이에 전위차가 발생하여, 인력(attraction)이 발생한다.
이 t1과 t2의 타이밍은, 흡착시킬 목적에서는, 역전하여도 되지만, 박막 반도체 웨이퍼에 가해지는 응력을 억제할 필요가 있는 경우에는 박막 반도체 웨이퍼 내에 대전류가 흐르는 않도록 하기 위하여 이 타이밍은 중요하다.
전극부(66)에 인가된 고전압에 걸맞는 충분한 전하가 박막 반도체 웨이퍼(55)에 축적된 타이밍(t3)에서 어스 단자(56)을 오프(off)한다. 이에 따라, 박막 반도체 웨이퍼(55)의 어스(접지)가 해제되어, 박막 반도체 웨이퍼에 축적한 전하의 흐름이 차단된다. 또한, 그와 동시에 박막 반도체 웨이퍼에 축적된 전하는 전극부(66)의 역극성 전하에 구속된다.
그 후의 타이밍(t4)에서 흡착용 전원(80, 정극전압 (70a))을 오프(off)하여, 전극부(66)와 전원을 차단한다. 이 상태로, 흡착용 전원(80, 정극전압 (70a))을 박막 반도체 웨이퍼로부터 분리하여도, 전극부(66)에 축적한 플러스의 전하의 플로우 오프 경로, 및 박막 반도체 웨이퍼에 축적된 마이너스의 전하의 플로우 오프 경로가 함께 차단되고, 또한, 박막 반도체 웨이퍼와 전극부(66)에 축적한 역극성의 전하가 절연층(40)을 사이에 두고, 서로 당기고 있기 때문에, 축적한 전하가 외부로 빠져나가지 않고, 인력을 장시간 유지한다.
여기서, t3과 t4의 타이밍의 순서는 중요하다. 이 순서가 역전되어도 흡착은 행할 수 있지만, t3의 앞에 t4를 행하였다면, 박막 반도체 웨이퍼 55 에 축적된 마이너스의 전하의 일부가 어스에 방출되어, 흡착력이 저하한다.
또한, t3의 타이밍과 t4의 타이밍은, 엄밀한 의미에서는 동시에 행하여도 되지만, 오동작 등을 고려하면 t3 의 후에 t4 를 행하는 것이 좋다.
이어서 흡착용 전원(80, 정극전압 (70a))을 반도체 웨이퍼 지지장치(100)로부터 분리한다.
다음에, 박막 반도체 웨이퍼로부터 정전척 본체(60)를 분리하는 조작을 설명한다.
도 4의 타이밍(t5)에서 어스 단자(56)를 온(on)하고, 재차, 박막 반도체 웨이퍼을 접지한다. 이어서, 타이밍(t8)에서 GND를 온(on)하여 전극부(66)를 접지한다. 이 시점에서, 전극부(66), 박막 반도체 웨이퍼가 함께 접지되고, 축적 전하가 접지에 흘러, 전극부(66)와 박막 반도체 웨이퍼 사이에 전위차가 없어지고, 박막 반도체 웨이퍼와 정전척 본체(60)의 흡착력이 소멸한다. 이에 따라, 박막 반도체 웨이퍼와 정전척 본체(60)의 분리가 용이해진다.
이상의 설명으로부터, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이와 관련하여, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
8 : 브릿지 회로
32 : 계측기
55 : 반도체 웨이퍼, 기판, 대상물, 박막 반도체 웨이퍼
56 : 어스
60 : 정전척, 정전척 본체
65, 66 : 전극, 전극부
70a ; 정극전압
70b ; 부극전압
80 : 흡착용 전원
81, 82 : 커패시터
83, 84 : 커패시터
85, 86 : 커패시터
91, 92, 93 : 저항기
100 : 반도체 웨이퍼 지지장치

Claims (3)

  1. 정전척의 정전력으로 반도체 웨이퍼를 흡착지지하는 반도체 웨이퍼 지지장치의 정전척용 전원회로에 있어서,
    상기 정전척의 전극에 전압을 인가하는 흡착용 전원과 상기 전극 사이에 복수개의 커패시터와 계측기를 포함하는 브릿지 회로를 구비하며,
    상기 복수개의 커패시터는 전기적으로 접속되어 마름모 형으로 상기 마름모 형의 마주 보는 대각부 사이에 상기 계측기를 배설하며,
    상기 정전척의 정전력으로 상기 반도체 웨이퍼를 흡착 지지할때에 상기 정전척의 전극과 상기 반도체 웨이퍼 사이에 형성되는 정전용량이 상기 브릿지 회로를 이루는 상기 마름모 형의 한 변에 배설된 커패시터에 병렬로 접속되도록 구성되는 것을 특징으로 하는 반도체 웨이퍼 지지장치의 정전척용 전원회로.
  2. 제1항에 있어서,
    상기 정전용량은 상기 정전척상의 상기 반도체 웨이퍼의 유무, 흡착상태에 따라 상기 정전용량의 크기가 변화하는 것을 특징으로 하는 반도체 웨이퍼 지지장치의 정전척용 전원회로.
  3. 제2항에 있어서,
    상기 정전용량의 변화는 상기 계측기의 계측값의 영향을 주는 것을 특징으로 하는 반도체 웨이퍼 지지장치의 정전척용 전원회로.
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