KR20220167845A - 표시 장치 및 이를 포함하는 전자 장치 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 표시 장치는 제1 비폴딩영역, 제2 비폴딩영역, 및 상기 제1 비폴딩영역과 상기 제2 비폴딩영역 사이에 배치된 폴딩영역을 포함하는 표시패널, 및 상기 표시패널 아래에 배치된 하측부재를 포함하고, 상기 하측부재는 상기 표시패널 아래에 배치되고, 상기 제1 비폴딩영역에 중첩하는 제1 지지부분, 상기 제2 비폴딩영역에 중첩하는 제2 지지부분, 및 상기 폴딩영역에 중첩하고, 복수의 개구부가 정의된 폴딩부분을 포함하는 지지층, 상기 지지층 아래에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분에 대응하는 디지타이저, 상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 폴딩부분 아래에 부착되는 커버층, 및 상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분 아래에 배치되는 하부 접착층을 포함한다. 이에 따라, 표시 장치의 내구성 및 방수특성이 개선될 수 있다.
Description
본 발명은 표시 장치 및 이를 포함하는 전자 장치에 관한 것으로, 보다 상세하게는 내구성 및 방수 특성이 개선될 수 있는 표시 장치에 관한 것이다.
표시 장치는 전기적 신호에 따라 활성화되는 액티브 영역을 포함한다. 표시 장치는 액티브 영역을 통해 외부에서 인가되는 입력를 감지하고, 이와 동시에 다양한 이미지를 표시하여 사용자에게 정보를 제공할 수 있다. 최근 다양한 형상의 표시 장치들이 개발되면서, 다양한 형상을 가진 액티브 영역이 구현되고 있다.
본 발명은 내구성 및 방수 특성이 개선될 수 있는 표시 장치 및 이를 포함하는 전자 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 제1 비폴딩영역, 제2 비폴딩영역, 및 상기 제1 비폴딩영역과 상기 제2 비폴딩영역 사이에 배치된 폴딩영역을 포함하는 표시패널, 및 상기 표시패널 아래에 배치된 하측부재를 포함하고, 상기 하측부재는 상기 표시패널 아래에 배치되고, 상기 제1 비폴딩영역에 중첩하는 제1 지지부분, 상기 제2 비폴딩영역에 중첩하는 제2 지지부분, 및 상기 폴딩영역에 중첩하고, 복수의 개구부가 정의된 폴딩부분을 포함하는 지지층, 상기 지지층 아래에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분에 대응하는 디지타이저, 상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 폴딩부분 아래에 부착되는 커버층, 및 상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분 아래에 배치되는 하부 접착층을 포함한다.
상기 하부 접착층의 두께는 상기 커버층의 두께보다 클 수 있다.
상기 하부 접착층의 두께는 15 마이크로미터 이상 25 마이크로미터 이하이고, 상기 커버층의 두께는 10 마이크로미터 이상 20 마이크로미터 이하일 수 있다.
상기 커버층은 열가소성 폴리 우레탄(Thermoplastic polyurethane, TPU), 고무, 및 실리콘 중 적어도 어느 하나를 포함할 수 있다.
상기 제1 지지부분, 상기 폴딩부분, 및 상기 제2 지지부분은 제1 방향을 따라 순차적으로 배열되고, 상기 폴딩부분의 상기 제1 방향으로의 제1 폭은 상기 커버층의 상기 제1 방향으로의 제2 폭에 비해 0.5mm 이상 3mm 이하만큼 작을 수 있다.
상기 디지타이저는 상기 제1 지지부분에 대응하는 제1 감지영역을 구비한 제1 디지타이저, 및 상기 제2 지지부분에 대응하는 대응하는 제2 감지영역을 구비하고, 상기 제1 디지타이저와 이격된 제2 디지타이저를 포함할 수 있다.
상기 하부 접착층은 상기 제1 지지부분의 하면 및 상기 제1 디지타이저의 상면에 접촉하는 제1 하부 접착층, 및 상기 제2 지지부분의 하면 및 상기 제2 디지타이저의 상면에 접촉하는 제2 하부 접착층을 포함할 수 있다.
상기 디지타이저는 베이스층, 상기 베이스층의 일면 상에 배치된 복수의 코일들을 포함하고, 상기 하부 접착층은 상기 복수의 코일들에 의해 상기 디지타이저의 상면에 형성된 굴곡을 커버할 수 있다.
상기 지지층은 비금속 재료를 포함할 수 있다.
상기 커버층은 상기 폴딩부분의 하면에 접촉하고, 상기 디지타이저와 이격될 수 있다.
상기 하측부재는 상기 디지타이저 아래에 배치된 전자기 차폐층, 상기 전자기 차폐층 아래에 배치된 하부 금속 플레이트, 및 상기 하부 금속 플레이트 아래에 배치된 방열층을 더 포함할 수 있다.
상기 하부 금속 플레이트는 상기 제1 지지부분에 대응하는 제1 하부 금속 플레이트, 및 상기 제2 지지부분에 대응하는 제2 하부 금속 플레이트를 포함하고, 상기 제1 하부 금속 플레이트 및 상기 제2 하부 금속 플레이트는 서로 이격될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 상기 표시패널 상에 직접 배치된 센서층, 및 상기 센서층 상에 직접 배치된 반사방지층을 더 포함할 수 있다.
상기 반사방지층은 복수의 컬러필터, 및 상기 복수의 컬러필터 사이에 배치된 분할층을 포함할 수 있다.
상기 표시패널은 제1 영역 및 상기 제1 영역과 인접한 제2 영역을 포함하는 표시 영역, 및 상기 표시 영역에 인접한 주변 영역을 포함하고, 상기 제1 영역은 상기 제2 영역보다 상대적으로 높은 광 투과율을 가질 수 있다.
상기 하측부재는 상기 표시패널 아래에 배치된 배리어층, 상기 배리어층과 상기 제1 지지부분을 부착하는 제1 접착 부분, 및 상기 패널 보호층과 상기 제2 지지부분을 부착하고, 상기 제1 접착 부분과 이격된 제2 접착 부분을 더 포함하고, 상기 제1 접착 부분과 상기 제2 접착 부분의 이격거리는 제1 지지부분과 상기 제2 지지부분의 이격거리보다 클 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 제1 비폴딩영역, 제2 비폴딩영역, 및 상기 제1 비폴딩영역과 상기 제2 비폴딩영역 사이에 배치된 폴딩영역을 포함하는 표시패널, 및 상기 표시패널 아래에 배치된 하측부재를 포함하고, 상기 하측부재는 상기 표시패널의 아래에 배치되는 지지층, 상기 지지층 아래에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분에 대응하는 디지타이저, 상기 지지층의 하면 및 상기 디지타이저의 상면에 접촉하는 하부 접착층, 및 상기 지지층의 하면에 접촉하고, 상기 하부 접착층과 평면상에서 비중첩하는 커버층을 포함한다.
본 발명의 일 실시예에 따른 전자 장치는 광 신호가 통과하는 신호투과영역, 상기 신호투과영역에 인접한 표시영역, 및 상기 표시 영역에 인접한 비표시영역을 포함하고, 상기 신호투과영역은 발광소자가 중첩하는 소자 영역 및 발광소자가 비중첩하는 투과 영역을 포함하는 표시장치, 및 상기 표시장치의 하측에 배치되고, 상기 신호투과영역에 중첩하는 전자모듈을 포함한다. 상기 표시장치는 제1 비폴딩영역, 제2 비폴딩영역, 및 상기 제1 비폴딩영역과 상기 제2 비폴딩영역 사이에 배치된 폴딩영역을 포함하는 표시패널, 및 상기 표시패널 아래에 배치된 하측부재를 포함하고, 상기 하측부재는 상기 표시패널 아래에 배치되고, 상기 제1 비폴딩영역에 중첩하는 제1 지지부분, 상기 제2 비폴딩영역에 중첩하는 제2 지지부분, 및 상기 폴딩영역에 중첩하고, 복수의 개구부가 정의된 폴딩부분을 포함하는 지지층, 상기 지지층 아래에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분에 대응하는 디지타이저, 상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 폴딩부분 아래에 부착되는 커버층, 및 상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분 아래에 배치되는 하부 접착층을 포함한다.
상기 표시장치는 윈도우를 더 포함하고, 상기 윈도우는 베이스 필름 및 상기 비표시영역에 중첩하는 베젤 패턴을 포함할 수 있다.
상기 전자모듈은 카메라 모듈을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 이물 방지를 위한 커버층이 폴딩 부분에만 부착되고, 지지플레이트와 디지타이저를 부착하는 하부 접착층이 다른 구성이 개입되지 않은 상태로 지지플레이트와 디지타이저를 직접 부착하여, 하부 접착층의 두께를 두껍게 설계할 수 있다. 이에 따라, 하부 접착층의 접착력이 개선되는 한편, 디지타이저의 코일로 인해 형성된 굴곡을 커버할 수 있어, 표시 장치의 내구성 및 방수 특성이 개선될 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 전자장치의 사시도들이다.
도 2는 본 발명의 일 실시예에 따른 전자장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 전자장치의 블럭도이다.
도 4는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 모듈의 일부 구성을 나타낸 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 6b는 본 발명의 일 실시예에 따른 표시패널 중 일부 영역을 확대하여 도시한 평면도이다.
도 6c는 본 발명의 일 실시예에 따른 표시패널 중 일부 영역을 확대하여 도시한 평면도이다.
도 7a는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 7b는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 7c 및 도 7d는 본 발명의 일 실시예에 따른 표시장치의 일부분의 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 하측 부재의 단면도이다.
도 9a는 본 발명의 일 실시예에 따른 디지타이저의 평면도이다.
도 9b는 본 발명의 일 실시예에 따른 디지타이저의 감지영역의 평면도이다.
도 9c는 본 발명의 일 실시예에 따른 디지타이저의 감지영역의 단면도이다.
도 9d는 본 발명의 일 실시예에 따른 디지타이저의 일부와 하부 접착층의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전자장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 전자장치의 블럭도이다.
도 4는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 모듈의 일부 구성을 나타낸 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 6b는 본 발명의 일 실시예에 따른 표시패널 중 일부 영역을 확대하여 도시한 평면도이다.
도 6c는 본 발명의 일 실시예에 따른 표시패널 중 일부 영역을 확대하여 도시한 평면도이다.
도 7a는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 7b는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 7c 및 도 7d는 본 발명의 일 실시예에 따른 표시장치의 일부분의 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 하측 부재의 단면도이다.
도 9a는 본 발명의 일 실시예에 따른 디지타이저의 평면도이다.
도 9b는 본 발명의 일 실시예에 따른 디지타이저의 감지영역의 평면도이다.
도 9c는 본 발명의 일 실시예에 따른 디지타이저의 감지영역의 단면도이다.
도 9d는 본 발명의 일 실시예에 따른 디지타이저의 일부와 하부 접착층의 단면도이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, "직접 배치"된다는 것은 층, 막, 영역, 판 등의 부분과 다른 부분 사이에 추가되는 층, 막, 영역, 판 등이 없는 것을 의미하는 것일 수 있다. 예를 들어, "직접 배치"된다는 것은 두 개의 층 또는 두 개의 부재들 사이에 접착 부재 등의 추가 부재를 사용하지 않고 배치하는 것을 의미하는 것일 수 있다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 전자장치(ED)의 사시도들이다. 도 1a는 전자장치(ED)가 펼쳐진 상태를, 도 1b 및 도 1c는 전자장치(ED)가 폴딩된 상태를 도시하였다.
도 1a 내지 도 1c를 참조하면, 본 발명의 실시예에 따른 전자장치(ED)는 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 표시면(DS)을 포함할 있다. 전자장치(ED)는 표시면(DS)을 통해 이미지(IM)를 사용자에게 제공할 수 있다.
표시면(DS)은 표시영역(DA) 및 표시영역(DA) 주변의 비표시영역(NDA)을 포함할 수 있다. 표시영역(DA)은 이미지(IM)를 표시하고, 비표시영역(NDA)은 이미지(IM)를 표시하지 않을 수 있다. 비표시영역(NDA)은 표시영역(DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시영역(DA)의 형상과 비표시영역(NDA)의 형상은 변형될 수 있다.
표시면(DS)은 신호투과영역(TA)을 더 포함할 수 있다. 신호투과영역(TA)은 표시영역(DA)의 일부영역이거나, 비표시영역(NDA)의 일부영역일 수 있다. 도 1a에 도시된 바와 같이, 신호투과영역(TA)은 표시영역(DA)의 일부일 수 있다. 신호투과영역(TA)은 표시영역(DA) 및 비표시영역(NDA)보다 높은 투과율을 갖는다. 신호투과영역(TA)으로 자연광, 가시광선 또는 적외선이 이동할 수 있다. 전자장치(ED)는 신호투과영역(TA)을 통과하는 가시광선을 통해 외부 이미지를 촬영하는 카메라 모듈이나, 적외선을 통해 외부 물체의 접근성을 판단하는 센서 모듈을 더 포함할 수 있다.
도 1a에 도시된 바와 달리, 본 발명의 일 실시예에서 신호투과영역(TA)은 비표시영역(NDA)과 이격되지 않고, 비표시영역(NDA)으로부터 연장될 수 있다. 신호투과영역(TA)은 복수 개 구비될 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 또한, 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다.
전자장치(ED)는 폴딩영역(FA) 및 복수 개의 비폴딩영역들(NFA1, NFA2)을 포함할 수 있다. 비폴딩영역들(NFA1, NFA2)은 제1 비폴딩영역(NFA1) 및 제2 비폴딩영역(NFA2)을 포함할 수 있다. 제2 방향(DR2) 내에서, 폴딩영역(FA)은 제1 비폴딩영역(NFA1) 및 제2 비폴딩영역(NFA2) 사이에 배치될 수 있다.
도 1b에 도시된 것과 같이, 폴딩영역(FA)은 제1 방향(DR1)에 평행한 폴딩축(FX)을 기준으로 폴딩될 수 있다. 폴딩영역(FA)은 소정의 곡률 및 곡률 반경(R1)을 갖는다. 제1 비폴딩영역(NFA1) 및 제2 비폴딩영역들(NFA2)은 서로 마주보고, 전자장치(ED)는 표시면(DS)이 외부에 노출되지 않도록 인-폴딩(inner-folding)될 수 있다.
본 발명의 일 실시예에서 전자장치(ED)는 표시면(DS)이 외부에 노출되도록 아웃-폴딩(outer-folding)될 수 있다. 본 발명의 일 실시예에서 전자장치(ED)는 펼침 동작으로부터 인-폴딩 또는 아웃-폴딩 동작이 상호 반복되도록 구성될 수 있으나 이에 제한되지 않는다. 본 발명의 일 실시예에서 전자장치(ED)는 펼침 동작, 인-폴딩 동작, 및 아웃-폴딩 동작 중 어느 하나를 선택할 수 있도록 구성될 수 있다.
도 1b에 도시된 것과 같이, 제1 비폴딩영역(NFA1)과 제2 비폴딩영역(NFA2) 사이의 거리는 곡률 반경(R1)과 실질적으로 동일할 수 있지만, 도 1c에 도시된 것과 같이, 제1 비폴딩영역(NFA1)과 제2 비폴딩영역(NFA2) 사이의 거리는 곡률 반경(R1)보다 작을 수 있다. 도 1b와 도 1c는 표시면(DS)을 기준으로 도시된 것이고, 전자장치(ED)의 외관을 이루는 케이스(EDC, 도 2 참조)는 제1 비폴딩영역(NFA1)과 제2 비폴딩영역(NFA2)의 끝단영역에서 접촉할 수도 있다.
한편, 도 1a 내지 도 1c에서는 전자장치(ED)가 두 개의 비폴딩영역(NFA1, NFA2)과 그 사이에 배열된 하나의 폴딩영역(FA)을 포함하는 것을 예시적으로 도시하였으나, 이에 한정되지 않고 전자장치(ED)는 복수의 폴딩영역을 포함하여, 복수 회 폴딩되는 것일 수도 있다.
도 2는 본 발명의 일 실시예에 따른 전자장치(ED)의 분해 사시도이다. 도 3은 본 발명의 일 실시예에 따른 전자장치(ED)의 블럭도이다. 도 4는 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다. 도 4는 도 2의 I-I' 절단선에 대응하는 단면을 도시하였다.
도 2에 도시된 바와 같이, 전자장치(ED)는 표시장치(DD), 제어모듈(EM), 전원모듈(PSM), 전자모듈(ELM) 및 케이스(EDC)를 포함할 수 있다. 별도로 도시하지 않았으나, 전원모듈(PSM)는 표시장치(DD)의 폴딩동작을 제어하기 위한 기구 구조물을 더 포함할 수 있다.
표시장치(DD)는 이미지를 생성하고 외부입력을 감지한다. 표시장치(DD)은 윈도우모듈(WM) 및 표시모듈(DM)을 포함한다. 윈도우모듈(WM)은 전자장치(ED)의 전면을 제공한다.
표시모듈(DM)은 적어도 표시패널(DP)을 포함할 수 있다. 도 2에서는 표시모듈(DM)의 적층 구조물 중 표시패널(DP)만을 도시하였으나, 실질적으로 표시모듈(DM)은 표시패널(DP)의 상측과 하측에 배치된 복수 개의 구성들을 더 포함할 수 있다. 표시모듈(DM)의 적층 구조에 대한 상세한 설명은 후술한다.
표시패널(DP)은 전자장치(ED)의 표시영역(DA, 도 1a 참조) 및 비표시영역(NDA, 도 1a 참조)에 대응하는 표시영역(DP-DA) 및 비표시영역(DP-NDA)을 포함한다. 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 중첩한다는 것을 의미하며 동일한 면적으로 제한되지 않는다. 표시모듈(DM)은 비표시영역(DP-NDA) 상에 배치된 구동칩(DIC)을 포함할 수 있다. 표시모듈(DM)은 비표시영역(DP-NDA)에 결합된 인쇄회로기판(PCB)을 더 포함할 수 있다.
표시패널(DP)은 신호투과영역(DP-TA)을 더 포함할 수 있다. 신호투과영역(TA)은 개구부이거나, 표시영역(DP-DA)보다 저해상도의 영역일 수 있다. 결과적으로 신호투과영역(DP-TA)은 표시영역(DP-DA) 및 비표시영역(DP-NDA)보다 높은 투과율을 갖는다. 표시패널(DP)의 신호투과영역(DP-TA)은 전술한 전자장치(ED)의 신호투과영역(TA, 도 1a 참조)에 대응하는 영역일 수 있다. 신호투과영역(DP-TA)은 카메라 모듈(CM)에 대응하는 제1 신호투과영역(DP-TA1) 및 센서 모듈(SM)에 대응하는 제2 신호투과영역(DP-TA2)을 포함할 수 있다.
구동칩(DIC)은 표시패널(DP)의 화소를 구동하기 위한 구동 소자들 예를 들어, 데이터 구동회로를 포함할 수 있다. 도 2a에서는 구동칩(DIC)이 표시패널(DP) 상에 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동칩(DIC)은 인쇄회로기판(PCB) 상에 실장될 수도 있다.
제어모듈(EM)은 적어도 메인 컨트롤러(10)를 포함한다. 제어모듈(EM)은 메인 컨트롤러(10), 무선통신 모듈(20), 영상입력 모듈(30), 음향입력 모듈(40), 음향출력 모듈(50), 메모리(60), 및 외부 인터페이스 모듈(70) 등을 포함할 수 있다. 상기 모듈들은 상기 회로기판에 실장되거나, 플렉서블 회로기판을 통해 전기적으로 연결될 수 있다. 제어모듈(EM)은 전원모듈(PSM)과 전기적으로 연결될 수 있다.
메인 컨트롤러(10)는 전자장치(ED)의 전반적인 동작을 제어한다. 예를 들어 메인 컨트롤러(10)는 사용자 입력에 부합하게 표시장치(DD)을 활성화 시키거나, 비활성화 시킨다. 메인 컨트롤러(10)는 사용자 입력에 부합하게 영상입력 모듈(30), 음향입력 모듈(40), 음향출력 모듈(50) 등을 제어할 수 있다. 메인 컨트롤러(10)는 적어도 하나의 마이크로 프로세서를 포함할 수 있다.
무선통신 모듈(20)은 블루투스 또는 와이파이 회선을 이용하여 다른 단말기와 무선 신호를 송/수신할 수 있다. 무선통신 모듈(20)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(20)은 송신할 신호를 변조하여 송신하는 송신회로(22)와, 수신되는 신호를 복조하는 수신회로(24)를 포함한다.
영상입력 모듈(30)은 영상 신호를 처리하여 표시장치(DD)에 표시 가능한 영상 데이터로 변환한다. 음향입력 모듈(40)은 녹음 모드, 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력받아 전기적인 음성 데이터로 변환한다. 음향출력 모듈(50)은 무선통신 모듈(20)로부터 수신된 음향 데이터 또는 메모리(60)에 저장된 음향 데이터를 변환하여 외부로 출력한다.
외부 인터페이스 모듈(70)은 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드(Memory card), SIM/UIM card) 등에 연결되는 인터페이스 역할을 한다.
전원모듈(PSM)은 전자장치(ED)의 전반적인 동작에 필요한 전원을 공급한다. 전원모듈(PSM)은 통상의 베터리 장치를 포함할 수 있다.
케이스(EDC)는 표시모듈(DM), 제어모듈(EM), 전원모듈(PSM) 및 전자모듈(ELM)을 수용한다. 케이스(EDC)는 서로 분리된 2개의 케이스들(EDC1, EDC2)을 포함하는 것으로 도시하였으나 이에 제한되지 않는다. 미도시하였으나, 전자장치(ED)는 2개의 케이스(EDC1, EDC2)를 연결하기 위한 힌지 구조물을 더 포함할 수 있다. 케이스(EDC)는 윈도우모듈(WM)와 결합될 수 있다. 케이스(EDC)는 표시모듈(DM), 제어모듈(EM), 전원모듈(PSM) 및 전자모듈(ELM) 등 케이스(EDC)에 수용된 구성들을 보호한다.
전자모듈(ELM)은 광신호를 출력하거나 수신하는 전자부품일 수 있다. 전자모듈(ELM)은 신호투과영역(TA, 도 1a 참조)에 대응하는 전자장치(ED)의 일부영역을 통해 광신호를 송신 또는 수신한다. 본 실시예에서 전자모듈(ELM)은 카메라 모듈(CM)을 포함할 수 있다. 카메라 모듈(CM)은 제1 신호투과영역(TA1)을 통해 자연광 신호를 수신하여 외부이미지를 촬영하는 것일 수 있다. 전자모듈(ELM)은 근접센서 또는 자외선 발광센서 등의 센서 모듈(SM)을 포함할 수 도 있다. 센서 모듈(SM)은 제2 신호투과영역(TA2)을 통해 사용자의 신체의 일부(예, 지문, 홍채, 또는 얼굴)을 인식하거나, 사물과 핸드폰 사이의 거리를 측정하는 것일 수 있다.
전자모듈(ELM)은 표시장치(DD)의 하측에 배치된다. 전자모듈(ELM)은 전자장치(ED)의 신호투과영역(TA, 도 1a 참조)에 대응하도록 배치된다. 즉, 전자모듈(ELM)은 표시패널(DP)의 신호투과영역(DP-TA)에 중첩한다. 표시패널(DP)의 신호투과영역(DP-TA)은 표시패널(DP)의 다른 영역 대비 광 투과율이 높은 영역일 수 있다.
도 4를 참조하면, 표시모듈(DM)은 표시패널(DP), 표시패널(DP) 상에 배치된 입력센서(IS), 입력센서(IS) 상에 배치된 반사방지층(LF), 및 표시패널(DP) 하측에 배치된 하측부재(LM)을 포함할 수 있다. 상기 부재들 사이에는 필요에 따라 접착층이 배치될 수 있다.
표시패널(DP)은 베이스층, 베이스층 상에 배치된 회로 소자층, 회로 소자층 상에 배치된 표시 소자층, 및 표시 소자층 상에 배치된 박막 봉지층을 포함할 수 있다. 베이스층은 플라스틱 필름을 포함할 수 있다. 예를 들어, 베이스층은 폴리 이미드를 포함할 수 있다. 실질적으로 베이스층의 평면상 형상은 후술하는 도 6a에 도시된 표시패널(DP)의 평면상 형상과 동일할 수 있다.
회로 소자층은 유기층, 무기층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅 및 증착 등의 방식으로 유기층, 무기층, 반도체층, 및 도전층이 베이스층상에 형성될 수 있다. 이후, 복수 회의 포토리소그래피 공정들을 통해 유기층, 무기층, 반도체층, 및 도전층이 선택적으로 패터닝되어 반도체 패턴, 도전 패턴, 및 신호 라인이 형성될 수 있다.
반도체 패턴, 도전 패턴, 및 신호 라인은 후술하는 도 6a에 도시된 화소들(PX)의 화소 구동회로 및 신호라인들(SL1~SLm, DL1~DLn, EL1~ELm, CSL1, CSL2, PL)을 형성할 수 있다. 화소 구동회로는 적어도 하나의 트랜지스터를 포함할 수 있다.
표시 소자층은 후술하는 도 6a에 도시된 화소들(PX)의 발광소자를 포함한다. 발광소자는 상기 적어도 하나의 트랜지스터에 전기적으로 연결된다. 박막 봉지층은 표시 소자층을 밀봉하도록 회로 소자층상에 배치될 수 있다. 박막 봉지층은 순차적으로 적층된 무기층, 유기층 및 무기층을 포함할 수 있다. 박막 봉지층의 적층 구조는 특별히 제한되지 않는다.
입력센서(IS)는 외부의 입력을 감지하기 위한 복수 개의 감지전극들(미 도시됨), 상기 복수 개의 감지전극들에 연결된 트레이스 라인들(미 도시됨), 및 복수 개의 감지전극들 또는 트레이스 라인들을 절연/보호하기 위한 무기층 및/또는 유기층을 포함할 수 있다. 입력센서(IS)는 정전용량식센서일 수 있으나, 특별히 제한되지 않는다.
입력센서(IS)는 표시패널(DP)의 제조 시, 연속 공정을 통해서 박막 봉지층 상에 직접 형성될 수 있다. 그러나, 이에 한정되지 않고, 입력센서(IS)는 표시패널(DP)과는 별도의 패널로 제조되어, 접착층에 의해 표시패널(DP)에 부착될 수도 있다.
반사방지층(LF)은 외부광 반사율을 낮출 수 있다. 반사방지층(LF)은 위상 지연자(retarder) 및/또는 편광자(polarizer)를 포함할 수 있다. 반사방지층(LF)은 적어도 편광필름을 포함할 수 있다. 또는, 반사방지층(LF)은 컬러필터들을 포함할 수 있다. 컬러필터들은 소정의 배열을 가질 수 있다. 컬러필터들은 표시패널(DP)에 포함된 화소들의 발광 컬러들을 고려하여 배열이 결정될 수 있다. 반사방지층(LF)은 컬러필터들에 인접한 분할층을 더 포함할 수 있다.
하측부재(LM)는 다양한 기능성 부재를 포함할 수 있다. 표시패널(DP)에 입사되는 광을 차단하는 차광층, 외부 충격을 흡수하는 충격흡수층, 표시패널(DP)을 지지하는 지지층, 표시패널(DP)에서 발생한 열을 방출하는 방열층 등을 포함할 수 있다. 하측부재(LM)에 적층구조는 특별히 제한되지 않는다.
도 5는 본 발명의 일 실시예에 따른 표시 모듈(DM)의 일부 구성을 나타낸 단면도이다. 도 5에서는 도 4에 도시된 표시 모듈(DM) 중 표시 패널(DP), 입력센서(IS) 및 반사방지층(LF)에 대하여 하나의 화소에 대응하는 구성들을 보다 자세히 도시하였다.
도 5에는 하나의 발광소자(LD) 및 화소 회로(PC)의 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT)가 도시되었다. 화소 회로(PC)에 포함된 복수의 트랜지스터 중 적어도 하나는 산화물 트랜지스터(O-TFT)일 수 있고, 나머지 트랜지스터들은 실리콘 트랜지스터(S-TFT) 일 수 있다.
버퍼층(BFL)은 베이스층(BL) 위에 배치될 수 있다. 버퍼층(BFL)은 베이스층(BL)으로부터 금속 원자들이나 불순물들이 상측의 제1 반도체 패턴(SP1)으로 확산되는 현상을 방지할 수 있다. 제1 반도체 패턴(SP1)은 실리콘 트랜지스터(S-TFT)의 액티브 영역(AC1)을 포함한다. 버퍼층(BFL)은 제1 반도체 패턴(SP1)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 제1 반도체 패턴(SP1)이 균일하게 형성되도록 할 수 있다.
실리콘 트랜지스터(S-TFT) 하부에는 제1 배면 금속층(BMLa)이 배치되고, 산화물 트랜지스터(O-TFT) 하부에는 제2 배면 금속층(BMLb)이 배치될 수 있다. 제1 및 제2 배면 금속층들(BMLa, BMLb)은 화소 회로(PC)와 중첩하여 배치될 수 있다. 제1 및 제2 배면 금속층들(BMLa, BMLb)은 외부 광이 화소 회로(PC)에 도달하는 것을 차단할 수 있다.
제1 배면 금속층(BMLa)은 화소 회로(PC)의 적어도 일부 영역에 대응하여 배치될 수 있다. 제1 배면 금속층(BMLa)은 실리콘 트랜지스터(S-TFT)로 구현되는 구동 트랜지스터와 중첩하도록 배치될 수 있다.
제1 배면 금속층(BMLa)은 베이스층(BL)과 버퍼층(BFL) 사이에 배치될 수 있다. 본 발명의 일 실시예에서, 제1 배면 금속층(BMLa)과 버퍼층(BFL) 사이에는 무기 배리어층이 더 배치될 수도 있다. 제1 배면 금속층(BMLa)은 전극 또는 배선과 연결될 수 있고, 이들로부터 정전압 또는 신호를 수신할 수 있다. 본 발명의 일 실시예에 따르면, 제1 배면 금속층(BMLa)은 다른 전극 또는 배선과 고립된(isolated) 형태의 플로팅 전극일 수도 있다.
제2 배면 금속층(BMLb)은 산화물 트랜지스터(O-TFT)의 하부에 대응하여 배치될 수 있다. 제2 배면 금속층(BMLb)은 제2 절연층(IL2)과 제3 절연층(IL3) 사이에 배치될 수 있다. 제2 배면 금속층(BMLb)은 스토리지 커패시터(Cst)의 제2 전극(CE20)과 동일 층에 배치될 수 있다. 제2 배면 금속층(BMLb)은 컨택 전극(BML2-C)과 연결되어 정전압 또는 신호를 인가 받을 수 있다. 컨택 전극(BML2-C)은 산화물 트랜지스터(O-TFT)의 게이트(GT2)와 동일 층에 배치될 수 있다.
제1 배면 금속층(BMLa) 및 제2 배면 금속층(BMLb) 각각은 반사형 금속을 포함할 수 있다. 예를 들어, 제1 배면 금속층(BMLa) 및 제2 배면 금속층(BMLb) 각각은 은(Ag), 은(Ag)을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 및 p+ 도핑된 비정질 실리콘등을 포함할 수 있다. 제1 배면 금속층(BMLa) 및 제2 배면 금속층(BMLb)은 동일한 물질을 포함할 수도 있고, 다른 물질을 포함할 수도 있다.
별도로 도시하지 않았으나, 본 발명의 일 실시예에 따르면, 제2 배면 금속층(BMLb)은 생략될 수 있다. 제1 배면 금속층(BMLa)이 산화물 트랜지스터(O-TFT) 하부까지 연장되어 제1 배면 금속층(BMLa)이 산화물 트랜지스터(O-TFT) 하부로 입사되는 광을 차단할 수 있다.
제1 반도체 패턴(SP1)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 반도체 패턴(SP1)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SP1)은 저온 폴리 실리콘을 포함할 수 있다.
도 5에서는 버퍼층(BFL) 위에 배치된 제1 반도체 패턴(SP1)의 일부분을 도시한 것일 뿐이고, 다른 영역에 제1 반도체 패턴(SP1)이 더 배치될 수 있다. 제1 반도체 패턴(SP1)은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴(SP1)은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴(SP1)은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역(또는 채널)에 해당할 수 있다. 다시 말해, 제1 반도체 패턴(SP1)의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 트랜지스터(S-TFT)의 소스 영역(SE1, 또는 소스), 액티브 영역(AC1, 또는 채널), 및 드레인 영역(DE1, 또는 드레인)은 제1 반도체 패턴(SP1)으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 액티브 영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
제1 절연층(IL1)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(IL1)은 복수 개의 화소들에 공통으로 중첩하며, 제1 반도체 패턴(SP1)을 커버할 수 있다. 제1 절연층(IL1)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(IL1)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(IL1)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(IL1)뿐만 아니라 후술하는 회로층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
실리콘 트랜지스터(S-TFT)의 게이트(GT1)는 제1 절연층(IL1) 위에 배치된다. 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 게이트(GT1)는 액티브 영역(AC1)에 중첩한다. 제1 반도체 패턴(SP1)을 도핑하는 공정에서 게이트(GT1)는 마스크로 기능할 수 있다. 게이트(GT1)는 티타늄(Ti), 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
제2 절연층(IL2)은 제1 절연층(IL1) 위에 배치되며, 게이트(GT1)를 커버할 수 있다. 제3 절연층(IL3)은 제2 절연층(IL2) 위에 배치될 수 있다. 제2 절연층(IL2)과 제3 절연층(IL3) 사이에는 스토리지 커패시터(Cst)의 제2 전극(CE20)이 배치될 수 있다. 또한, 스토리지 커패시터(Cst)의 제1 전극(CE10)은 제1 절연층(IL1)과 제2 절연층(IL2) 사이에 배치될 수 있다.
제2 반도체 패턴(SP2)은 제3 절연층(IL3) 위에 배치될 수 있다. 제2 반도체 패턴(SP2)은 후술하는 산화물 트랜지스터(O-TFT)의 액티브 영역(AC2)을 포함할 수 있다. 제2 반도체 패턴(SP2)은 산화물 반도체를 포함할 수 있다. 제2 반도체 패턴(SP2)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3)등의 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다.
산화물 반도체는 투명 도전성 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 투명 도전성 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비-환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비-환원 영역이 실질적으로 트랜지스터의 반도체 영역(또는 액티브 영역 또는 채널)에 해당한다. 다시 말해, 제2 반도체 패턴(SP2)의 일부 영역은 트랜지스터의 반도체 영역일 수 있고, 다른 일부 영역은 트랜지스터의 소스 영역/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달영역일 수 있다.
산화물 트랜지스터(O-TFT)의 소스 영역(SE2, 또는 소스), 액티브 영역(AC2, 또는 채널), 및 드레인 영역(DE2, 또는 드레인)은 제2 반도체 패턴(SP2)으로부터 형성될 수 있다. 소스 영역(SE2) 및 드레인 영역(DE2)은 단면 상에서 액티브 영역(AC2)로부터 서로 반대 방향으로 연장될 수 있다.
제4 절연층(IL4)은 제3 절연층(IL3) 위에 배치될 수 있다. 도 6a에 도시된 것과 같이, 제4 절연층(IL4)은 산화물 트랜지스터(O-TFT)의 게이트(GT2)에 중첩하고, 산화물 트랜지스터(O-TFT)의 소스 영역(SE2) 및 드레인 영역(DE2)이 노출시키는 절연 패턴일 수 있다. 도 5에 도시된 것과 같이, 제4 절연층(IL4)은 제2 반도체 패턴(SP2)을 커버할 수 있다.
도 5에 도시된 것과 같이, 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 제4 절연층(IL4) 위에 배치된다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 금속 패턴의 일부분일 수 있다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 액티브 영역(AC2)에 중첩한다.
제5 절연층(IL5)은 제4 절연층(IL4) 위에 배치되며, 게이트(GT2)를 커버할 수 있다. 제1 연결 전극(CNE1)은 제5 절연층(IL5) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제5 절연층들(IL1, IL2, IL3, IL4, IL5)을 관통하는 컨택홀을 통해 실리콘 트랜지스터(S-TFT)의 드레인 영역(DE1)에 접속될 수 있다.
제6 절연층(IL6)은 제5 절연층(IL5) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(IL6) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(IL6)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다. 제7 절연층(IL7)은 제6 절연층(IL6) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제8 절연층(IL8)은 제7 절연층(IL7) 위에 배치될 수 있다.
제6 절연층(IL6), 제7 절연층(IL7), 및 제8 절연층(IL8) 각각은 유기층일 수 있다. 예를 들어, 제6 절연층(IL6), 제7 절연층(IL7), 및 제8 절연층(IL8) 각각은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
발광소자(LD)는 제1 전극(AE), 발광층(EL), 및 제2 전극(CE)을 포함할 수 있다. 제2 전극(CE)은 복수의 발광소자들 상에 공통으로 제공될 수 있다.
발광소자(LD)의 제1 전극(AE)은 제8 절연층(IL8) 위에 배치될 수 있다. 발광소자(LD)의 제1 전극(AE)은 (반)투광성 전극 또는 반사 전극일 수 있다. 본 발명의 일 실시예에 따르면, 발광소자(LD)의 제1 전극(AE) 각각은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 포함할 수 있다. 투명 또는 반투명 전극층은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3), 및 알루미늄 도핑된 아연 산화물(AZO)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 발광소자(LD)의 제1 전극(AE)은 ITO/Ag/ITO의 적층 구조물을 포함할 수 있다.
화소 정의막(PDL)은 제8 절연층(IL8) 위에 배치될 수 있다. 화소 정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다. 화소 정의막(PDL)은 차광 특성을 갖는 차광패턴에 해당할 수 있다.
화소 정의막(PDL)은 발광소자(LD)의 제1 전극(AE)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의막(PDL)에는 발광소자(LD)의 제1 전극(AE)의 일부분을 노출시키는 개구(PDL-OP)가 정의될 수 있다. 화소 정의막(PDL)은 발광소자(LD)의 제1 전극(AE)의 가장 자리와 제2 전극(CE)의 거리를 증가시킬 수 있다. 따라서, 화소 정의막(PDL)에 의해 제1 전극(AE)의 가장 자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
도시되지 않았으나, 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들(PX, 도 6a 참조)에 공통으로 형성될 수 있다.
봉지층(TFE)은 발광소자층(DP-EL) 위에 배치될 수 있다. 봉지층(TFE)은 순차적으로 적층된 무기층(TFE1), 유기층(TFE2), 및 무기층(TFE3)을 포함할 수 있으나, 봉지층(TFE)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들(TFE1, TFE3)은 수분 및 산소로부터 발광소자층(DP-EL)을 보호하고, 유기층(TFE2)은 먼지 입자와 같은 이물질로부터 발광소자층(DP-EL)을 보호할 수 있다. 무기층들(TFE1, TFE3)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(TFE2)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
입력센서(IS)는 표시패널(DP) 위에 배치될 수 있다. 입력센서(IS)는 센서, 입력 감지층, 또는 입력 감지 패널로 지칭될 수 있다. 입력센서(IS)는 센서 베이스층(210), 제1 도전층(220), 감지 절연층(230) 및 제2 도전층(240)을 포함할 수 있다.
센서 베이스층(210)은 표시패널(DP) 위에 직접 배치될 수 있다. 센서 베이스층(210)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 센서 베이스층(210)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 센서 베이스층(210)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(220) 및 제2 도전층(240) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 제1 도전층(220) 및 제2 도전층(240)은 메쉬 형상의 감지전극을 정의하는 도전라인들을 포함할 수 있다. 도전라인들은 개구(PDL-OP)에 비중첩하고, 화소 정의막(PDL)에 중첩할 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 순차적으로 적층된 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
감지 절연층(230)은 제1 도전층(220)과 제2 도전층(240) 사이에 배치될 수 있다. 감지 절연층(230)은 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
또는 감지 절연층(230)은 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
반사방지층(LF)은 입력센서(IS) 위에 배치될 수 있다. 반사방지층(LF)은 분할층(310), 복수의 컬러필터(320), 및 평탄화층(330)를 포함할 수 있다.
분할층(310)을 구성하는 물질은 광을 흡수하는 물질이라면 특별히 한정되지 않는다. 분할층(310)은 블랙컬러를 갖는 층으로, 일 실시예에서 분할층(310)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
분할층(310)은 입력센서(IS)의 제2 도전층(240)을 커버할 수 있다. 분할층(310)은 제2 도전층(240)에 의한 외부광 반사를 방지할 수 있다. 표시 모듈(DM)의 일부 영역에서, 분할층(310)은 생략될 수도 있다. 분할층(310)이 생략되어 미배치된 영역의 투과율은 다른 영역에 비해 높을 수 있다.
분할층(310)에는 개구(310-OP)가 정의될 수 있다. 개구(310-OP)는 발광소자(LD)의 제1 전극(AE)과 중첩할 수 있다. 복수의 컬러필터(320) 중 어느 하나는 발광소자(LD)의 제1 전극(AE)과 중첩할 수 있다. 복수의 컬러필터(320) 중 어느 하나는 개구(310-OP)를 커버할 수 있다. 복수의 컬러필터(320) 각각은 분할층(310)과 접촉할 수 있다.
평탄화층(330)은 분할층(310) 및 복수의 컬러필터(320)를 커버할 수 있다. 평탄화층(330)은 유기물을 포함할 수 있으며, 평탄화층(330)의 상면에 평탄면을 제공할 수 있다. 본 발명의 일 실시예에서, 평탄화층(330)은 생략될 수도 있다.
도 6a는 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다. 도 6b는 본 발명의 일 실시예에 따른 표시패널(DP) 중 일부 영역을 확대하여 도시한 평면도이다. 도 6c는 본 발명의 일 실시예에 따른 표시패널(DP) 중 일부 영역을 확대하여 도시한 평면도이다.
도 6a를 참조하면, 표시패널(DP)은 표시영역(DP-DA) 및 표시영역(DP-DA) 주변의 비표시영역(DP-NDA)을 포함할 수 있다. 표시영역(DP-DA)과 비표시영역(DP-NDA)은 화소(PX)의 배치 유무에 의해 구분된다. 표시영역(DP-DA)에 화소(PX)가 배치된다. 비표시영역(DP-NDA)에 주사 구동부(SDV), 데이터 구동부, 및 발광 구동부(EDV)가 배치될 수 있다. 데이터 구동부는 도 6a에 도시된 구동칩(DIC)에 구성된 일부 회로일 수 있다.
본 실시예에서 신호투과영역(DP-TA)은 표시영역(DP-DA)보다 저해상도의 영역일 수 있다. 예를 들어, 신호투과영역(DP-TA)은 표시영역(DP-DA)에 비해 단위면적당 배치된 화소의 개수가 적은 영역일 수 있다. 신호투과영역(DP-TA)의 중 화소가 미배치된 영역을 통해서 광신호가 이동될 수 있다.
표시패널(DP)은 제2 방향(DR2) 내에서 구분되는 제1 영역(AA1), 제2 영역(AA2), 및 벤딩영역(BA)을 포함한다. 제2 영역(AA2) 및 벤딩영역(BA)은 비표시영역(DP-NDA)의 일부 영역일 수 있다. 벤딩영역(BA)은 제1 영역(AA1)과 제2 영역(AA2) 사이에 배치된다.
제1 영역(AA1)은 도 1a에 도시된 전자장치(ED)의 표시면(DS)에 대응하는 영역이다. 제1 영역(AA1)은 제1 비폴딩영역(NFA10), 제2 비폴딩영역(NFA20), 및 폴딩영역(FA0)을 포함할 수 있다. 제1 비폴딩영역(NFA10), 제2 비폴딩영역(NFA20), 및 폴딩영역(FA0)은 도 1a 내지 도 1c의 제1 비폴딩영역(NFA1), 제2 비폴딩영역(NFA2), 및 폴딩영역(FA)에 각각 대응될 수 있다.
제1 방향(DR1)을 따라서 벤딩영역(BA) 및 제2 영역(AA2)의 길이는 제1 영역(AA1)의 길이보다 작을 수 있다. 벤딩영역(BA)의 제1 방향(DR1)으로의 길이가 짧음에 따라, 벤딩영역(BA)이 보다 쉽게 벤딩될 수 있다.
표시패널(DP)은 복수 개의 화소들(PX), 복수 개의 주사 라인들(SL1~SLm), 복수 개의 데이터 라인들(DL1~DLn), 복수 개의 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 전원 라인(PL), 및 복수 개의 패드들(PD)을 포함할 수 있다. 여기서, m 및 n은 자연수이다. 화소들(PX)은 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 및 발광 라인들(EL1~ELm)에 연결될 수 있다.
주사 라인들(SL1~SLm)은 제2 방향(DR2)으로 연장되어 주사 구동부(SDV)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 제2 방향(DR2)으로 연장되고, 벤딩영역(BA)을 경유하여 구동칩(DIC)에 연결될 수 있다. 발광 라인들(EL1~ELm)은 제1 방향(DR1)으로 연장되어 발광 구동부(EDV)에 연결될 수 있다.
전원 라인(PL)은 제2 방향(DR2)으로 연장된 부분과 제1 방향(DR1)으로 연장된 부분을 포함할 수 있다. 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분은 서로 다른 층 상에 배치될 수 있다. 전원 라인(PL) 중 제2 방향(DR2)으로 연장된 부분은 벤딩영역(BA)을 경유하여 제2 영역(AA2)으로 연장될 수 있다. 전원 라인(PL)은 제1 전압을 화소들(PX)에 제공할 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 벤딩영역(BA)을 경유하여 제2 영역(AA2)의 하단을 향해 연장될 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 벤딩영역(BA)을 경유하여 제2 영역(AA2)의 하단을 향해 연장될 수 있다.
평면 상에서 봤을 때, 패드들(PD)은 제2 영역(AA2)의 하단에 인접하게 배치될 수 있다. 구동칩(DIC), 전원 라인(PL), 제1 제어 라인(CSL1), 및 제2 제어 라인(CSL2)은 패드들(PD)에 연결될 수 있다. 인쇄회로기판(PCB)은 이방성 도전 접착층을 통해 패드들(PD)에 전기적으로 연결될 수 있다.
도 6b는 도 6a에 도시된 화소들 중 신호투과영역(DP-TA)에 인접한 화소들의 평면 구성을 보여주는 도면이다. 도 6c는 도 6b에 도시된 화소들 중 일부 화소를 확대하여 도시한 도면이다.
도 6a 및 도 6b를 참조하면, 화소들(PX)은 복수 개의 제1 화소들(PX1) 및 복수 개의 제2 화소들(PX2) 을 포함할 수 있다. 제1 화소들(PX1)은 제1 표시 영역(DA1)에 배치될 수 있다. 제2 화소들(PX2)은 제2 표시 영역(DA2)에 배치 수 있다. 제1 표시 영역(DA1)은 신호투과영역(DP-TA)에 대응하는 영역일 수 있다. 제2 표시 영역(DA2)은 표시영역(DP-DA) 중 신호투과영역(DP-TA)을 제외한 나머지 영역일 수 있다.
제1 화소들(PX1)은 제1 표시 영역(DA1) 내에서 매트릭스 형태로 배열될 수 있다. 예를 들어, 제1 화소들(PX1)은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있다. 그러나, 제1 화소들(PX1)의 배열 형태에 이에 한정되는 것은 아니다.
제2 화소들(PX2)은 제2 표시 영역(DA2) 내에서 매트릭스 형태로 배열될 수 있다. 예를 들어, 제2 화소들(PX2)은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있다. 그러나, 제2 화소들(PX2)의 배열 형태에 이에 한정되는 것은 아니다. 제2 화소들(PX2)은 예를 들어, 제1 대각 방향(DDR1) 및 제2 대각 방향(DDR2)으로 배치될 수 있다. 제1 대각 방향(DDR1)은 제1 및 제2 방향들(DR1, DR2)에 의해 정의된 평면 상에서 제1 및 제2 방향들(DR1, DR2)과 교차하는 방향으로 정의될 수 있다. 제2 대각 방향(DDR2)은 제1 및 제2 방향들(DR1, DR2)에 의해 정의된 평면 상에서 제1 대각 방향(DDR1)과 교차하는 방향으로 정의될 수 있다. 예시적으로, 제1 및 제2 방향들(DR1, DR2)은 서로 수직하게 교차하고, 제1 및 제2 대각 방향들(DDR1, DDR2)은 서로 수직하게 교차할 수 있다.
제1 표시 영역(DA1)은 제1 화소들(PX1)에 의해 영상을 표시할 수 있다. 제2 표시 영역(DA2)은 제2 화소들(PX2)에 의해 영상을 표시할 수 있다. 실질적으로, 제1 화소들(PX1) 및 제2 화소들(PX2)에서 생성된 광에 의해 표시 영역(DP-DA)에서 소정의 영상이 표시될 수 있다. 제2 화소들(PX2)은 제1 화소들(PX1)과 평면상에서 다른 형상을 가질 수 있다.
표시 패널(DP)은 복수 개의 투과 영역들(HA)을 포함할 수 있다. 투과 영역들(HA)은 제1 화소들(PX1) 사이에 배치될 수 있다. 예시적으로, 투과 영역들(HA)은 십자가 형상을 가질 수 있으나, 투과 영역들(HA)의 형상이 이에 한정되는 것은 아니다. 투과 영역들(HA)은 제1 화소들(PX1) 각각의 주변에 배치될 수 있다. 투과 영역들(HA)은 제1 화소들(PX1) 각각에 대해 제1 대각 방향(DDR1) 및 제2 대각 방향(DDR2)으로 배치될 수 있다.
예시적으로, 제1 화소들(PX1)은 제1 방향(DR1)에 평행한 변들 및 제2 방향(DR2)에 평행한 변들을 갖는 사각형 형상을 가질 수 있다. 투과 영역들(HA)은 제1 화소들(PX1) 각각의 꼭지점들에 인접하게 배치됨으로써, 제1 화소들(PX1) 각각에 대해 제1 및 제2 대각 방향들(DDR1, DDR2)로 배치될 수 있다. 그러나, 이는 예시적으로 설명한 것으로서, 투과 영역들(HA)의 배치 위치가 이에 한정되는 것은 아니다.
투과 영역들(HA)은 제1 및 제2 화소들(PX1, PX2)보다 높은 광 투과율을 가질 수 있다. 투과 영역들(HA)을 투과한 광은 제1 표시 영역(DA1) 아래에 배치된 전자모듈(ELM, 도 2 참조)에 제공될 수 있다.
제1 표시 영역(DA1)에서 제1 화소들(PX1)에 의해 영상이 표시되고, 투과 영역들(HA)을 통해 전자모듈(ELM)에 광 신호가 제공될 수 있다. 따라서, 제1 표시 영역(DA1)이 영상을 표시하는 동시에, 광 신호를 제공받은 전자모듈(ELM)이 특정 기능으로 동작할 수 있다.
도 6c를 참조하면, 제1 화소(PX1)는 복수 개의 색들을 표시할 수 있는 복수 개의 발광 영역들(PA1_1, PA2_1, PA3_1)을 포함할 수 있다. 발광 영역들(PA1_1, PA2_1, PA3_1)은 복수 개의 제1 발광 영역들(PA1_1), 복수 개의 제2 발광 영역들(PA2_1), 및 복수 개의 제3 발광 영역들(PA3_1)을 포함할 수 있다.
예시적으로 제1 화소(PX1)는 2개의 제1 발광 영역들(PA1_1), 4개의 제2 발광 영역들(PA2_1), 및 2개의 제3 발광 영역들(PA3_1)을 포함할 수 있다. 그러나, 제1 화소(PX1)에 배치된 제1, 제2, 및 제3 발광 영역들(PA1_1, PA2_1, PA3_1)의 개수가 이에 한정되는 것은 아니다.
예시적으로, 제1 발광 영역들(PA1_1)은 적색을 표시하고, 제2 발광 영역들(PA2_1)은 녹색을 표시하고, 제3 발광 영역들(PA3_1)은 청색을 표시할 수 있다. 그러나, 제1, 제2, 및 제3 발광 영역들(PA1_1, PA2_1, PA3_1)에 의해 표시되는 색들이 이에 한정되는 것은 아니다.
예시적으로, 제1, 제2, 및 제3 발광 영역들(PA1_1, PA2_1, PA3_1)은 직사각형 형상을 가질 수 있으나, 제1, 제2, 및 제3 발광 영역들(PA1_1, PA2_1, PA3_1)의 형상들이 이에 한정되는 것은 아니다.
제1, 제2, 및 제3 발광 영역들(PA1_1, PA2_1, PA3_1)은 화소 정의막(PDL)에 의해 구획될 수 있다. 또한, 화소 정의막(PDL)은 투과 영역(TA)에 배치되지 않을 수 있다.
제1 발광 영역들(PA1_1) 및 제3 발광 영역들(PA3_1)은 제1 방향(DR1)으로 연장할 수 있다. 한 쌍의 제1 및 제3 발광 영역들(PA1_1, PA3_1)은 제3 발광 영역(PA3_1) 및 제1 발광 영역(PA1_1)의 순서로 배열될 수 있다. 다른 한 쌍의 제1 및 제3 발광 영역들(PA1_1, PA3_1)은 제1 발광 영역(PA1_1) 및 제3 발광 영역(PA3_1)의 순서로 배열될 수 있다. 한 쌍의 제1 및 제3 발광 영역들(PA1_1, PA3_1) 및 다른 한 쌍의 제1 및 제3 발광 영역들(PA1_1, PA3_1)은 제2 방향(DR2)으로 서로 이격될 수 있다.
제2 발광 영역들(PA2_1)은 제2 방향(DR2)으로 연장하고, 제1 방향(DR1)으로 배열될 수 있다. 제2 발광 영역들(PA2_1)은 한 쌍의 제1 및 제3 발광 영역들(PA1_1, PA3_1) 및 다른 한 쌍의 제1 및 제3 발광 영역들(PA1_1, PA3_1) 사이에 배치될 수 있다.
도 7a는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다. 도 7b는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다. 도 7c 및 도 7d는 본 발명의 일 실시예에 따른 표시장치(DD)의 일부분의 단면도들이다. 도 7a는 도 6a의 II-II' 절단선에 대응하는 단면을 도시하였다. 도 7b는 도 7a의 벤딩영역(BA)이 벤딩된 상태의 단면을 일부 도시하였다. 도 7a는 표시패널(DP)이 벤딩되기 이전 펼쳐진 상태의 도면으로, 표시패널(DP)이 전자장치(ED)에 설치된 상태를 가정하면, 도 1a와 같이 전자장치(ED)가 펼쳐진 상태에서, 표시패널(DP)의 제1 영역(AA1)과 제2 영역(AA2)은 서로 다른 평면 상에 배치된다. 이는 도 7b에 도시되었다. 벤딩영역(BA)의 벤딩 형상에 대해서는 도 7b를 참조하여 후술한다. 도 7c는 도 6a의 III-III' 절단선에 대응하는 단면을 도시하였다. 도 7d는 도 6a의 IV-IV' 절단선에 대응하는 단면을 도시하였다.
도 7a 및 도 7b를 참조하면, 표시장치(DD)는 윈도우모듈(WM) 및 표시모듈(DM)을 포함한다.
윈도우모듈(WM)은 박막 유리 기판(UTG), 박막 유리 기판(UTG) 상에 배치된 윈도우 보호층(PF), 및 윈도우 보호층(PF)의 하면에 배치된 베젤패턴(BP)을 포함할 수 있다. 본 실시예에서 윈도우 보호층(PF)은 플라스틱 필름을 포함할 수 있다. 윈도우모듈(WM)은 윈도우 보호층(PF)과 박막 유리 기판(UTG)을 결합하는 접착층(AL1, 이하 제1 접착층) 더 포함할 수 있다.
베젤패턴(BP)은 도 2에 도시된 비표시영역(DP-NDA)에 중첩할 수 있다. 베젤패턴(BP)은 박막 유리 기판(UTG)의 일면 또는 윈도우 보호층(PF)의 일면 상에 배치될 수 있다. 도 7a에서는 윈도우 보호층(PF)의 하면에 배치된 베젤패턴(BP)을 예시적으로 도시하였다. 이에 제한되지 않고, 베젤패턴(BP)은 윈도우 보호층(PF)의 상면에 배치될 수도 있다. 베젤패턴(BP)은 유색의 차광막으로써 예컨대, 코팅 방식으로 형성될 수 있다. 베젤패턴(BP)은 베이스 물질 및 베이스 물질에 혼합된 염료 또는 안료를 포함할 수 있다. 베젤패턴(BP)은 평면 상에서 폐라인 형상을 가질 수 있다.
평면 상에서, 박막 유리 기판(UTG)의 엣지(UTG-E, 도 7c 참조)는 베젤 패턴(BP)에 비중첩할 수 있다. 상술한 조건을 만족함에 따라, 박막 유리 기판(UTG)의 엣지(UTG-E)가 베젤 패턴(BP)으로부터 노출되고, 검사 장치를 통해 박막 유리 기판(UTG)의 엣지(UTG-E)에 발생한 미세한 크랙을 검사할 수 있다. 검사 장치는 현미경을 포함할 수 있다. 검사 장치로 윈도우 보호층(PF)의 상면 상에서 박막 유리 기판(UTG)의 엣지(UTG-E)를 촬영하여 박막 유리 기판(UTG)의 엣지(UTG-E)로부터 시작된 크랙을 확인할 수 있다. 다만 이에 한정되지 않고, 베젤 패턴(BP)은 박막 유리 기판(UTG)의 엣지(UTG-E)에 중첩할 수도 있다.
박막 유리 기판(UTG)의 두께는 15㎛ 내지 45㎛ 일 수 있다. 박막 유리 기판(UTG)은 화학 강화 유리일 수 있다. 박막 유리 기판(UTG)는 폴딩과 펼침이 반복되더라도 주름의 발생을 최소화할 수 있다.
윈도우 보호층(PF)의 두께는 50㎛ 내지 80㎛ 일 수 있다. 윈도우 보호층(PF)은 폴리이미드(Polyimide), 폴리 카보네이트(Polycarbonate), 폴리아미드(Polyamide), 트리아세틸셀루로오스(Triacetylcellulose), 또는 폴리 메틸메타크릴레이트(Polymethylmethacrylate), 또는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate)를 포함할 수 있다. 별도로 도시하지 않았으나, 윈도우 보호층(PF)의 상면 상에는 하드코팅층, 지문방지층, 및 반사방지층 중 적어도 하나가 배치될 수 있다.
제1 접착층(AL1)은 감압접착필름(PSA, Pressure Sensitive Adhesive film) 또는 광학 투명 접착부재(OCA, Optically Clear Adhesive))일 수 있다. 이하에서 설명되는 접착층들 역시 제1 접착층(AL1)과 동일하고, 통상의 접착제를 포함할 수 있다.
제1 접착층(AL1)은 박막 유리 기판(UTG)으로부터 분리될 수 있다. 박막 유리 기판(UTG) 대비 윈도우 보호층(PF)의 강도가 낮기 때문에 스크레치가 상대적으로 쉽게 발생할 수 있다. 제1 접착층(AL1)과 윈도우 보호층(PF)을 분리한 후 새로운 윈도우 보호층(PF)을 박막 유리 기판(UTG)에 부착할 수 있다.
별도로 도시하지 않았으나, 윈도우 보호층(PF)은 박막 유리 기판(UTG)의 상면에 직접 배치된 플라스틱 수지층을 포함할 수 있다. 인서트 몰딩 방식을 이용하여 박막 유리 기판(UTG)의 상면에 접촉하는 플라스틱 수지층을 형성할 수 있다. 플라스틱 수지층을 형성하기 전에 박막 유리 기판(UTG)의 상면에 베젤패턴(BP)을 형성할 수 있다. 따라서 플라스틱 수지층이 베젤패턴(BP)을 커버할 수 있다.
별도로 도시하지 않았으나, 윈도우 보호층(PF) 상에는 하드 코팅층이 배치될 수 있다. 하드 코팅층은 표시 장치(DD)의 최 외면에 배치되어, 표시 장치(DD)의 사용 특성을 향상시키기 위한 기능층일 수 있다. 예를 들어, 하드 코팅층에 의해 지문 방지 특성, 오염 방지 특성, 스크래치 방지 특성 등이 향상될 수 있다.
표시모듈(DM)은 내충격층(DMP), 표시패널(DP), 패널 보호층(PPL), 배리어층(BRL), 및 하측부재(LM)를 포함한다. 하측부재(LM)는 지지층(PLT), 커버층(SCV), 디지타이저(DTM), 전자기 차폐층(EMS), 하부 금속 플레이트(MP), 방열층(HRP) 및 자기장 차폐시트(MSM)를 포함할 수 있다. 표시모듈(DM)은 제2 내지 제8 접착층들(AL2 ~ AL8)을 포함할 수 있다. 제2 내지 제8 접착층들(AL2 ~ AL8)은 감압 접착제 또는 광학 투명 접착제와 같은 접착제를 포함할 수 있다. 본 발명의 일 실시예에서 상술한 구성들 중 일부는 생략될 수 있다. 예를 들어, 하부 금속 플레이트(MP)와 그에 연관된 제8 접착층(AL8)은 생략될 수 있다. 예를 들어, 방열층(HRP) 및 자기장 차폐시트(MSM)는 생략될 수 있다. 한편, 도 3b에서는 표시패널(DP)만 도시되었으나, 도 4에 도시된 바와 같이 표시패널(DP) 상에는 입력센서(IS) 및 반사방지층(LF)이 더 배치될 수 있다.
내충격층(DMP)은 표시패널(DP) 상에 배치되어, 외부 충격으로부터 표시패널(DP)을 보호하는 기능을 수행할 수 있다. 내충격층(DMP)을 통해 표시패널(DP)의 내충격성이 향상되고, 표시패널(DP)의 신호투과영역(DP-TA, 도 6a 참조)에 대응하여 형성된 하측부재(LM)의 홀 등에 의해 표시패널(DP)이 쳐지는 문제를 방지할 수 있다. 제2 접착층(AL2)이 내충격층(DMP)과 윈도우모듈(WM)을 결합하고, 제3 접착층(AL3)이 내충격층(DMP)과 표시패널(DP)을 결합한다.
도 7c 및 도 7d를 참조하면, 평면 상에서, 박막 유리 기판(UTG)의 엣지(UTG-E)는 윈도우 보호층(PF)의 엣지(PF-E)에 비해 내측에 배치될 수 있다. 즉, 박막 유리 기판(UTG)의 엣지(UTG-E)는 윈도우 보호층(PF)의 엣지(PF-E)에 비해 표시영역(DP-DA, 도 6a)에 인접하게 배치될 수 있다. 표시 장치(DD)의 폴딩 동작에 의해, 각 층 들 사이의 위치 관계가 변형될 수 있으나, 본 발명의 실시예에 따르면, 박막 유리 기판(UTG)의 엣지(UTG-E)는 윈도우 보호층(PF)의 엣지(PF-E)에 비해 내측에 배치되기 때문에, 각 층들 사이의 위치 관계가 변형되더라도, 박막 유리 기판(UTG)의 엣지(UTG-E)가 윈도우 보호층(PF)의 엣지(PF-E)보다 돌출될 확률이 감소될 수 있다. 따라서, 박막 유리 기판(UTG)의 엣지(UTG-E)를 통해 외부 충격이 전달될 가능성이 감소될 수 있다. 그 결과, 박막 유리 기판(UTG)에 크랙이 발생될 확률이 감소될 수 있다. 박막 유리 기판(UTG)의 엣지(UTG-E)와 윈도우 보호층(PF)의 엣지(PF-E) 사이의 제1 거리(d1)는 180 마이크로미터 내지 250 마이크로미터, 예를 들어 210 마이크로미터일 수 있다.
도 6a 및 도 7c를 함께 참조하면, 비폴딩 영역(NFA20)에 대응하는 단면에서, 제2 접착층(AL2)의 엣지(AL2-E)는 박막 유리 기판(UTG)의 엣지(UTG-E)에 비해 내측에 배치될 수 있다. 즉, 제2 접착층(AL2)의 엣지(AL2-E)는 박막 유리 기판(UTG)의 엣지(UTG-E)에 비해 표시영역(DP-DA)에 인접하게 배치될 수 있다. 본 발명의 실시예에 따르면, 제2 접착층(AL2)의 엣지(AL2-E)가 박막 유리 기판(UTG)의 엣지(UTG-E)에 비해 내측에 배치됨에 따라, 표시 장치(DD)의 폴딩 동작시 박막 유리 기판(UTG)에 버클링 현상 등의 불량이 발생하는 것을 방지할 수 있다. 제2 접착층(AL2)의 엣지(AL2-E)와 박막 유리 기판(UTG)의 엣지(UTG-E) 사이의 제2 거리(d2)는 170 마이크로미터 내지 230 마이크로미터, 예를 들어 190 마이크로미터일 수 있다.
도 6a 및 도 7d를 함께 참조하면, 폴딩 영역(FA0)에 대응하는 단면에서, 제2 접착층(AL2)의 엣지(AL2-E)는 박막 유리 기판(UTG)의 엣지(UTG-E)와 실질적으로 정렬될 수 있다. 즉, 비폴딩 영역(NFA20)에서와 달리, 제2 접착층(AL2)의 엣지(AL2-E)가 박막 유리 기판(UTG)의 엣지(UTG-E)에 비해 내측에 배치되지 않고 실질적으로 동일한 위치에 배치되는 것일 수 있다. 한편, 본 명세서에서 두께나 폭, 간격 등이 "실질적으로 동일" 하다는 것은 두께나 폭, 간격 등이 물리적으로 완전히 동일한 경우 뿐만 아니라, 설계상 동일하나 공정상 발생할 수 있는 오차로 인해 다소간에 차이가 있는 경우를 포함할 수 있다. 본 발명의 실시예에 따르면, 폴딩 영역(FA0)을 제외한 비폴딩 영역들(NFA10, NFA20)에서는 제2 접착층(AL2)의 엣지(AL2-E)가 박막 유리 기판(UTG)의 엣지(UTG-E)에 비해 내측에 배치되어 버클링 불량 등을 방지하나, 폴딩 영역(FA0)에서는 제2 접착층(AL2)의 엣지(AL2-E)가 박막 유리 기판(UTG)의 엣지(UTG-E)와 정렬되도록 설계하여, 폴딩 영역(FA0)에서 박막 유리 기판(UTG)과 내충격층(DMP) 사이의 접착력을 향상시킬 수 있고, 반복 폴딩에 의해 박막 유리 기판(UTG)과 내충격층(DMP)을 부착하는 제2 접착층(AL2)의 접착력이 감소되어 박리가 발생하는 등의 문제를 방지할 수 있다.
다시 도 7a 및 도 7b를 참조하면, 패널 보호층(PPL)은 표시패널(DP) 하측에 배치될 수 있다. 패널 보호층(PPL)은 표시패널(DP)의 하부를 보호할 수 있다. 패널 보호층(PPL)은 가요성 플라스틱 물질을 포함할 수 있다. 예를 들어, 패널 보호층(PPL)은 폴리에틸렌 테레프탈레이트(polyethylene terephthalate)를 포함할 수 있다. 본 발명의 일 실시예에서 패널 보호층(PPL)은 폴딩영역(FA0)에 배치되지 않을 수도 있다. 패널 보호층(PPL)은 표시패널(DP)의 제1 영역(AA1)을 보호하는 제1 패널 보호층(PPL-1) 및 제2 영역(AA2)을 보호하는 제2 패널 보호층(PPL-2)을 포함할 수 있다.
제4 접착층(AL4)이 패널 보호층(PPL)과 표시패널(DP)을 접착한다. 제4 접착층(AL4)은 제1 패널 보호층(PPL-1)에 대응하는 제1 부분(AL4-1) 및 제2 패널 보호층(PPL-2)에 대응하는 제2 부분(AL4-2)을 포함할 수 있다.
도 7b에 도시된 것과 같이, 벤딩영역(BA)이 휘어질 때, 제2 패널 보호층(PPL-2)은 제2 영역(AA2)과 함께 제1 영역(AA1) 및 제1 패널 보호층(PPL-1)의 하측에 배치될 수 있다. 패널 보호층(PPL)이 벤딩영역(BA)에 배치되지 않으므로, 벤딩영역(BA)이 보다 용이하게 벤딩될 수 있다.
벤딩영역(BA)은 소정의 곡률 및 곡률 반경을 갖는다. 곡률 반경은 약 0.1 mm 내지 0.5mm일 수 있다. 벤딩 보호층(BPL)은 적어도 벤딩영역(BA)에 배치된다. 벤딩 보호층(BPL)은 벤딩영역(BA), 제1 영역(AA1) 및 제2 영역(AA2)에 중첩할 수 있다. 벤딩 보호층(BPL)은 제1 영역(AA1)의 일부분 및 제2 영역(AA2)의 일부분 상에 배치될 수 있다.
벤딩 보호층(BPL)은 벤딩영역(BA)과 함께 벤딩될 수 있다. 벤딩 보호층(BPL)은 외부충격으로부터 벤딩영역(BA)을 보호하고, 벤딩영역(BA)의 중립면을 제어한다. 벤딩영역(BA)에 배치된 신호라인들에 중립면이 가까워지도록 벤딩 보호층(BPL)은 벤딩영역(BA)의 스트레스를 제어할 수 있다.
도 7a 및 도 7b에 도시된 것과 같이, 제5 접착층(AL5)이 패널 보호층(PPL)과 배리어층(BRL)을 결합한다. 배리어층(BRL)은 패널 보호층(PPL)의 하측에 배치될 수 있다. 배리어층(BRL)은 외부의 눌림에 따른 압축력에 대한 저항력을 높일 수 있다. 따라서, 배리어층(BRL)은 표시패널(DP)의 변형을 막아주는 역할을 할 수 있다. 배리어층(BRL)은 폴리 이미드 또는 폴리에틸렌 테레프탈레이트와 같은 가요성 플라스틱 물질을 포함할 수 있다. 또한, 배리어층(BRL)은 광투과율이 낮은 유색의 필름일 수 있다. 배리어층(BRL)은 외부로부터 입사되는 광을 흡수할 수 있다. 예를 들어, 배리어층(BRL)은 검정색 플라스틱 필름일 수 있다. 윈도우 보호층(WP)의 상측으로부터 표시장치(DD)를 바라봤을 때, 배리어층(BRL)의 하측에 배치된 구성 요소들은 사용자에게 시인되지 않을 수 있다.
제6 접착층(AL6)이 배리어층(BRL)과 지지층(PLT)을 결합한다. 제6 접착층(AL6)은 서로 이격된 제1 접착 부분(AL6-1)과 제2 접착 부분(AL6-2)을 포함할 수 있다. 제1 접착 부분(AL6-1)과 제2 접착 부분(AL6-2)의 이격된 거리(W3), 즉 제1 접착 부분(AL6-1)과 제2 접착 부분(AL6-2) 사이의 간격은 폴딩영역(FA0)의 너비에 대응하고, 후술하는 디지타이저(DTM) 사이의 갭보다 크다. 제1 접착 부분(AL6-1)과 제2 접착 부분(AL6-2)의 이격된 거리(W3)는 7mm 내지 15mm일 수 있고, 바람직하게는 9mm 내지 12mm일 수 있다. 예를 들어, 제1 접착 부분(AL6-1)과 제2 접착 부분(AL6-2)의 이격된 거리(W3)는 9.65mm 일 수 있다.
본 실시예에서 제1 접착 부분(AL6-1)과 제2 접착 부분(AL6-2)은 하나의 접착층의 서로 다른 부분으로 정의되지만, 이에 제한되지 않는다. 제1 접착 부분(AL6-1)이 하나의 접착층(예컨대, 제1 접착층)으로 정의될 때 제2 접착 부분(AL6-2)은 다른 하나의 접착층(예컨대, 제2 접착층)으로 정의될 수도 있다.
지지층(PLT)은 배리어층(BRL) 하측에 배치된다. 지지층(PLT)은 지지층의 상측에 배치된 구성들을 지지하고, 표시장치(DD)의 펼쳐진 상태와 폴딩된 상태를 유지한다. 지지층(PLT)은 적어도 제1 비폴딩영역(NFA10)에 대응하는 제1 지지부분(PLT-1) 및 제2 비폴딩영역(NFA20)에 대응하는 제2 지지부분(PLT-2)을 포함한다. 제1 지지부분(PLT-1)과 제2 지지부분(PLT-2)은 제2 방향(DR2) 내에서 서로 이격된다.
본 실시예와 같이, 지지층(PLT)은 폴딩영역(FA0)에 대응하고 제1 지지부분(PLT-1)과 제2 지지부분(PLT-2) 사이에 배치되며, 복수의 개구부(OP)가 정의된 폴딩부분(PLT-F)을 더 포함할 수 있다. 폴딩부분(PLT-F)에는 복수의 개구부(OP)가 정의되어, 도 1b 및 도 1c에 도시된 폴딩 동작시 지지층(PLT)에 가해지는 스트레스가 감소될 수 있다. 한편, 폴딩부분(PLT-F)에 정의된 복수의 개구부(OP)는 서로 어긋나도록 배열된 복수의 행으로 제공될 수 있다.
지지층(PLT)은 후술하는 디지타이저(DTM)에서 발생한 자기장을 손실없이 또는 최소한의 손실로써 투과시킬 수 있는 재료로부터 선택될 수 있다. 지지층(PLT)은 비금속 재료를 포함할 수 있다. 지지층(PLT)은 플라스틱, 유리섬유 강화 플라스틱 또는 유리를 포함 할 수 있다. 지지층(PLT)은 예를 들어, 탄소섬유 강화 플라스틱(Carbon Fiber Reinforced Plastic, CFRP)을 포함할 수 있다. 지지층(PLT)에 포함된 제1 지지부분(PLT-1), 제2 지지부분(PLT-2) 및 폴딩부분(PLT-F)은 서로 동일한 물질을 포함할 수 있다. 제1 지지부분(PLT-1), 제2 지지부분(PLT-2) 및 폴딩부분(PLT-F)은 일체의 형상을 가질 수 있다.
폴딩영역(FA0)에 대응하는 지지층(PLT)의 일부 영역에는 복수의 개구부들(OP)이 정의될 수 있다. 지지층(PLT)의 폴딩부분(PLT-F)에 복수의 개구부들(OP)이 정의될 수 있다. 개구부들(OP)에 의해 지지층(PLT)의 가요성이 향상된다. 폴딩영역(FA0)에 대응하는 영역에 제6 접착층(AL6)이 미배치됨으로써 지지층(PLT)의 가요성을 향상시킬 수 있다.
지지층(PLT)의 아래에는 제7 접착층(AL7) 및 커버층(SCV)이 배치된다. 이하, 본 명세서에서 제7 접착층(AL7)은 하부 접착층으로 지칭될 수 있다.
커버층(SCV)은 시트 형태로 제조되어 지지층(PLT)에 부착될 수 있다. 커버층(SCV)은 지지층(PLT)보다 낮은 탄성 계수를 가질 수 있다. 예를 들어, 커버층(SCV)은 열가소성 폴리 우레탄(Thermoplastic polyurethane, TPU), 고무 및 실리콘 중 적어도 어느 하나를 포함할 수 있다. 도시하지는 않았으나, 커버층(SCV)은 별도의 추가 접착층에 의해 지지층(PLT)의 아래에 부착되는 것일 수 있다.
하부 접착층(AL7)은 지지층(PLT)의 아래에 배치되어, 지지층(PLT)과 디지타이저(DTM)를 부착할 수 있다. 하부 접착층(AL7)은 제1 지지부분(PLT-1)의 아래에 배치되는 제1 하부 접착층(AL7-1) 및 제2 지지부분(PLT-2)의 아래에 배치되는 제2 하부 접착층(AL7-2)을 포함할 수 있다.
디지타이저(DTM)는 EMR 감지 패널으로도 불리는데, 전자 펜과의 미리 설정된 공진 주파수의 자기장을 발생하는 다수의 루프 코일(loop coil)을 포함한다. 루프 코일에서 형성된 자기장은 전자 펜의 인덕터(코일)와 커패시터로 구성된 LC 공진 회로(LC resonance circuit)에 인가된다. 코일은 수신된 자기장에 의하여 전류를 발생하고, 발생된 전류를 커패시터로 전달한다. 이에 따라 커패시터는 코일로부터 입력되는 전류를 충전하고, 충전된 전류를 코일로 방전시킨다. 결국, 코일에는 공진주파수의 자기장이 방출된다. 전자 펜에 의하여 방출된 자기장은 디지타이저의 루프 코일에 의하여 다시 흡수될 수 있으며, 이에 따라 전자 펜이 터치스크린의 어느 위치에 근접하여 있는지를 판단할 수 있다.
디지타이저(DTM)는 제1 하부 접착층(AL7-1) 아래에 부착된 제1 디지타이저(DTM-1) 및 제2 하부 접착층(AL7-2)에 부착된 제2 디지타이저(DTM-2)를 포함할 수 있다. 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)는 소정의 갭을 두고 이격되어 배치될 수 있다. 갭은 0.3mm 이상 3mm 이하일 수 있다. 보다 바람직하게는, 갭은 0.4mm 이상 2mm 이하일 수 있다. 갭은 폴딩영역(FA0)에 대응하도록 정의될 수 있다. 디지타이저(DTM)에 대한 상세한 설명은 후술한다.
디지타이저(DTM)의 하측에 전자기 차폐층(EMS)이 배치될 수 있다. 도 2a에 도시된 전자모듈(ELM) 및 제어모듈(EM) 등으로부터 발생된 전자기파가 노이즈로써 디지타이저(DTM)에 영향을 미치는 것을 차단하기 위해 전자기 차폐층(EMS)이 추가될 수 있다. 전자기 차폐층(EMS)은 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)에 각각 대응하는 제1 전자기 차폐층(EMS-1)과 제2 전자기 차폐층(EMS-2)를 포함할 수 있다. 본 실시예에서 전자기 차폐층(EMS)은 구리 시트일 수 있다. 전자기 차폐층(EMS)은 자성 금속 파우더층(MMP, magnetic metal powder)을 포함할 수 있다. 자성 금속 파우더층은 코팅 및 경화공정을 통해서 디지타이저(DTM)의 하면에 직접 형성될 수 있다. 본 발명의 일 실시예에서 전자기 차폐층(EMS)은 생략될 수 있다.
제8 접착층(AL8)이 전자기 차폐층(EMS)과 하부 금속 플레이트(MP)를 결합한다. 제8 접착층(AL8)은 서로 이격된 제1 부분(AL8-1)과 제2 부분(AL8-2)을 포함할 수 있다. 하부 금속 플레이트(MP)는 제1 부분(AL9-1)과 제2 부분(AL9-2)에 각각 부착된 제1 하부 금속 플레이트(MP-1)와 제2 하부 금속 플레이트(MP-2)를 포함할 수 있다. 하부 금속 플레이트(MP)는 방열성을 향상시키고, 도 7b에 도시된 것과 같이 제2 패널 보호층(PPL-2)을 벤딩 후 고정시킬 때, 부착 공정에서 발생하는 외부압력으로부터 하부 금속 플레이트(MP) 상측의 구성을 보호할 수 있다.
하부 금속 플레이트(MP) 아래에는 방열층(HRP)이 배치될 수 있다. 방열층(HRP)은 높은 열 전도성을 갖는 시트일 수 있다. 방열층(HRP)은 금속 또는 금속 합금을 포함할 수 있으며, 예를 들어, 방열층(HRP)은 구리, 구리합금, 또는 그라파이트를 포함할 수 있다.
방열층(HRP)은 제1 방열층(HRP-1) 및 제2 방열층(HRP-2)을 포함할 수 있다. 제1 방열층(HRP-1)과 제2 방열층(HRP-2)은 소정의 간격만큼 이격될 수 있다. 제1 방열층(HRP-1)과 제2 방열층(HRP-2) 사이의 간격은 0.4 mm 내지 2 mm일 수 있으나, 특별히 이에 제한되는 것은 아니다. 제1 방열층(HRP-1)과 제2 방열층(HRP-2) 사이의 간격은 폴딩 영역(FA0)에 대응하도록 배치될 수 있다.
자기장 차폐시트(MSM)는 디지타이저(DTM) 아래에 배치될 수 있다. 자기장 차폐시트(MSM)는 복수 개의 부분들을 포함할 수 있다. 복수 개의 부분들 중 적어도 일부는 다른 두께를 가질 수 있다. 자기장 차폐시트(MSM)의 복수 개의 부분들은 표시장치(DD)의 하측에 배치된 브라켓(미-도시)이 갖는 단차에 부합하게 배치될 수 있다. 자기장 차폐시트(MSM)는 예를 들어, 디지타이저(DTM)의 아래 중 전자기 차폐층(EMS)이 배치되지 않은 부분의 아래에 배치될 수 있다. 또한, 자기장 차폐시트(MSM)는 예를 들어, 하부 금속 플레이트(MP)의 아래 중 방열층(HRP)이 배치되지 않은 부분의 아래에 배치될 수 있다. 자기장 차폐시트(MSM)는 자기장 차폐층과 접착층이 교번하게 적층된 구조를 가질 수 있다. 자기장 차폐시트(MSM)는 하측에 배치된 자성체(미-도시)에서 발생한 자기장을 차폐한다. 자기장 차폐시트(MSM)는 자기장 차폐시트(MSM)는 자성체에서 발생한 자기장이 디지타이저(DTM)에 간섭하는 것을 방지할 수 있다. 도시하지는 않았으나, 인쇄회로기판(PCB)은 자기장 차폐시트(MSM) 상에 배치될 수 있다.
도시하지는 않았으나, 하측부재(LM)의 일부의 부재들에 관통홀이 형성될 수 있다. 관통홀은 도 2의 센싱 영역(DP-TA)에 중첩하게 배치될 수 있다. 예를 들어, 관통홀은 제5 접착층(AL5)부터 금속 플레이트(MP)까지 관통할 수 있다. 관통홀이 형성됨에 따라 광신호의 경로에 광신호를 차단하는 구조물이 제거된 것일 수 있다. 관통홀은 전자모듈(EM, 도 2)의 광 신호 수신효율을 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 하측 부재(LM)의 단면도이다. 도 8에서는 도 7a에 도시된 하측 부재(LM) 중 지지층(PLT), 커버층(SCV), 하부 접착층(AL7), 및 디지타이저(DTM)를 도시하였고, 전자기 차폐층(EMS), 하부 금속 플레이트(MP), 방열층(HRP) 및 자기장 차폐시트(MSM)는 생략하였다.
도 8을 참조하면, 지지층(PLT)은 순차적으로 배열된 제1 지지부분(PLT-1), 폴딩부분(PLT-F) 및 제2 지지부분(PLT-2)을 포함한다. 폴딩부분(PLT-F)에는 복수의 개구부(OP)가 정의된다.
커버층(SCV)은 시트 형태로 제조되어 지지층(PLT)에 부착될 수 있다. 커버층(SCV)은 지지층(PLT)의 폴딩부분(PLT-F)에 대응하는 부분의 아래에 부착될 수 있다. 커버층(SCV)은 폴딩부분(PLT-F)의 아래에 부착되어, 폴딩부분(PLT-F)에 정의된 복수의 개구부(OP)에 수분 및 이물질 등이 진입하는 것을 차단할 수 있다. 커버층(SCV)은 탄성 계수가 낮은 물질, 예를 들어, 열가소성 폴리 우레탄을 포함할 수 있다. 커버층(SCV)은 지지층(PLT)의 폴딩부분(PLT-F) 아래에 부착되고, 제1 지지부분(PLT-1) 및 제2 지지부분(PLT-2) 중 대부분의 아래에는 배치되지 않을 수 있다.
하부 접착층(AL7)은 지지층(PLT)의 아래에 배치되어, 지지층(PLT)과 디지타이저(DTM)를 부착한다. 하부 접착층(AL7)은 지지층(PLT)의 하면에 접촉하고, 디지타이저(DTM)의 상면에 접촉할 수 있다. 즉, 하부 접착층(AL7)에 의해 지지층(PLT)과 디지타이저(DTM)가 부착되는 부분에서, 지지층(PLT)과 디지타이저(DTM) 사이에는 하부 접착층(AL7) 외에 다른 구성이 배치되지 않는 것일 수 있다.
하부 접착층(AL7)은 평면상에서 커버층(SCV)과 비중첩할 수 있다. 즉, 하측 부재(LM)의 두께 방향에서 보았을 때 하부 접착층(AL7)과 커버층(SCV)은 중첩하지 않을 수 있다. 하부 접착층(AL7)은 제1 지지부분(PLT-1)의 아래에 배치되는 제1 하부 접착층(AL7-1) 및 제2 지지부분(PLT-2)의 아래에 배치되는 제2 하부 접착층(AL7-2)을 포함할 수 있다. 제1 하부 접착층(AL7-1) 및 제2 하부 접착층(AL7-2)은 서로 이격되어 배치되고, 커버층(SCV)은 제1 하부 접착층(AL7-1) 및 제2 하부 접착층(AL7-2)이 서로 이격된 사이에 배치될 수 있다.
하부 접착층(AL7)이 커버층(SCV)과 중첩하지 않고 지지층(PLT)과 디지타이저(DTM)를 직접 부착함에 따라, 하부 접착층(AL7)의 두께를 두껍게 할 수 있다. 일 실시예에서, 하부 접착층(AL7)의 두께(h2)는 커버층(SCV)의 두께(h1)보다 클 수 있다. 하부 접착층(AL7)의 두께(h2)는 15 마이크로미터 이상 25 마이크로미터 이하일 수 있다. 예를 들어, 하부 접착층(AL7)의 두께(h2)는 20 마이크로미터일 수 있다. 커버층(SCV)의 두께(h1)는 10 마이크로미터 이상 20 마이크로미터 이하일 수 있다. 예를 들어, 커버층(SCV)의 두께(h1)는 16 마이크로미터일 수 있다. 하부 접착층(AL7)의 두께(h2)가 커버층(SCV)의 두께(h1)보다 두꺼움에 따라, 커버층(SCV)은 디지타이저(DTM)의 상면으로부터 다소 이격되도록 배치될 수 있다. 커버층(SCV)은 지지층(PLT)의 하면에 접촉하고, 디지타이저(DTM)의 상면에 접촉하지 않을 수 있다.
커버층(SCV)의 일 방향으로의 폭은 폴딩 부분(PLT-F)의 일 방향으로의 폭보다 클 수 있다. 일 실시예에서, 제1 지지부분(PLT-1), 폴딩부분(PLT-F) 및 제2 지지부분(PLT-2)이 배열된 제2 방향(DR2)을 기준으로, 폴딩부분(PLT-F)은 제1 폭(W1)을 가지고, 커버층(SCV)은 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 작은 값을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)에 비해 0.5mm 이상 3mm 이하만큼 작은 값을 가질 수 있다. 일 실시예에서, 제1 폭(W1)은 약 6 mm 이상 약 10mm 이하일 수 있다. 예를 들어, 제1 폭(W1)은 약 8.65mm 일 수 있다. 일 실시예에서, 제2 폭(W2)은 약 9 mm 이상 약 15mm 이하일 수 있다. 예를 들어, 제2 폭(W2)은 약 10.65mm 일 수 있다.
한편, 도 7a에 도시된 바와 같이, 지지층(PLT)의 상부에 배치된 제6 접착층(AL6)에 대하여 제1 접착 부분(AL6-1)과 제2 접착 부분(AL6-2)의 이격된 거리(W3)는 제1 폭(W1)보다 크고 제2 폭(W2)보다 작을 수 있다. 제1 접착 부분(AL6-1)과 제2 접착 부분(AL6-2)의 이격된 거리(W3)는 약 9.65mm 일 수 있다.
일 실시예의 표시 장치에 포함된 하측 부재(LM)에서 지지층(PLT)의 아래에 배치된 커버층(SCV)은 폴딩 부분(PLT-F)에 대응하는 부분에 배치되고, 폴딩 부분(PLT-F)이 아닌 제1 지지부분(PLT-1)과 제2 지지부분(PLT-2) 아래의 대부분의 영역에는 배치되지 않을 수 있다. 이에 따라, 제1 지지부분(PLT-1)과 제2 지지부분(PLT-2) 아래에 배치된 하부 접착층(AL7)은 다른 구성이 개입되지 않은 상태로 지지층(PLT)과 디지타이저(DTM)를 직접 부착할 수 있다. 이를 통해, 일 실시예의 표시 장치에서는 커버층(SCV)이 지지층(PLT)의 제1 지지부분(PLT-1), 폴딩부분(PLT-F) 및 제2 지지부분(PLT-2) 모두에 중첩하도록 배치되는 경우에 비하여, 하부 접착층(AL7)의 두께를 두껍게 설계할 수 있다. 따라서, 하부 접착층(AL7)과 지지층(PLT), 디지타이저(DTM) 사이 계면에서의 접착력을 개선시킬 수 있고, 이에 따라 표시 장치의 내구성 및 방수특성 등이 개선될 수 있다.
도 9a는 본 발명의 일 실시예에 따른 디지타이저(DTM)의 평면도이다. 도 9b는 본 발명의 일 실시예에 따른 디지타이저(DTM)의 감지영역(SA1)의 평면도이다. 도 9c는 본 발명의 일 실시예에 따른 디지타이저(DTM)의 감지영역(SA1)의 단면도이다. 도 9d는 본 발명의 일 실시예에 따른 디지타이저(DTM)의 일부와 하부 접착층(AL7)의 단면도이다.
도 9a에 도시된 것과 같이, 디지타이저(DTM)는 서로 이격된 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)를 포함할 수 있다. 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)는 소정의 갭(GP)을 두고 이격되어 배치될 수 있다. 갭(GP)은 0.3mm 이상 3mm 이하일 수 있다. 보다 바람직하게는, 갭(GP)은 0.4mm 이상 2mm 이하일 수 있다. 갭(GP)은 전술한 폴딩영역(FA0, 도 7a)에 대응하도록 정의될 수 있다.
제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)에 제1 연성회로필름(FCB1)과 제2 연성회로필름(FCB2)이 각각 전기적으로 연결될 수 있다. 제1 연성회로필름(FCB1)과 제2 연성회로필름(FCB2)은 동일한 회로기판에 연결될 수 있다. 예를 들어, 도 2a에서 설명된 인쇄회로기판(PCB)이나, 인쇄회로기판(PCB)에 연결된 메인회로기판 등에 제1 연성회로필름(FCB1)과 제2 연성회로필름(FCB2)이 각각 연결될 수 있다. 제1 연성회로필름(FCB1)과 제2 연성회로필름(FCB2)은 하나의 회로필름으로 대체될 수도 있다.
제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2) 각각은 제1 감지영역(SA1)과 제2 감지영역(SA2)을 각각 포함하고, 제1 비감지영역(NSA1)과 제2 비감지영역(NSA2)을 각각 포함한다. 제1 비감지영역(NSA1)과 제2 비감지영역(NSA2)은 제1 감지영역(SA1)과 제2 감지영역(SA2)에 각각 인접하게 배치된다. 제1 디지타이저(DTM-1)와 제2 디지타이저(DTM-2)의 구성은 실질적으로 동일한 바, 이하 제1 디지타이저(DTM-1)를 중심으로 설명한다.
도 9b에 도시된 것과 같이, 감지영역(SA1)에는 복수 개의 제1 루프 코일들(510, 이하 제1 코일들) 및 복수의 제2 루프 코일들(520, 이하 제2 코일들)을 포함할 수 있다. 제1 코일들(510)은 구동 코일들로 지칭될 수 있고, 제2 코일들(520)은 감지 코일들로 지칭될 수 있으나 이에 제한되지 않고, 그 반대일 수도 있다.
제1 코일들(510) 각각은 제1 방향(DR1)을 따라 배열되며 각각은 제2 방향(DR2)을 따라 연장된다. 제2 코일들(520) 각각은 제1 방향(DR1)을 따라 연장되며, 제2 코일들(520)은 제2 방향(DR2)으로 서로 이격되어 배열될 수 있다. 도 5b에 도시된 것과 달리, 제1 코일들(510)은 인접한 코일들이 서로 중첩하도록 배열될 수 있다. 제1 코일들(510)의 교차영역에는 브릿지 패턴이 배치될 수 있다. 제2 코일들(520)은 인접한 코일들이 서로 중첩하도록 배열될 수 있다. 제2 코일들(520)의 교차영역에는 브릿지 패턴이 배치될 수 있다.
제1 코일들(510)의 제1 단자들(510t)로 교류 신호가 순차적으로 제공될 수 있다. 제1 코일들(510)의 제1 단자들(510t)과 다른 하나의 단자들은 접지될 수 있다. 제1 코일들(510)의 제1 단자들(510t)에는 신호라인들이 각각 연결될 수 있으나, 도 5b에는 미-도시되었다. 이러한 신호라인들은 도 5a에 도시된 비감지영역(NSA1)에 배치될 수 있다.
제1 코일들(510)에 전류가 흐르면, 제1 코일들(510)과 제2 코일들(520) 사이에 자기력선이 유도될 수 있다. 제2 코일들(520)은 전자 펜에서 방출된 유도 전자기력을 감지하여 감지신호로써 제2 코일들(520)의 제2 단자들(520t)로 출력할 수 있다. 제2 코일들(520)의 제2 단자들(520t)과 다른 하나의 단자들은 접지될 수 있다. 제2 코일들(520)의 제2 단자들(520t)에는 신호라인들이 각각 연결될 수 있으나, 도 5b에는 미-도시되었다. 이러한 신호라인들은 도 5a에 도시된 비감지영역(NSA1)에 배치될 수 있다.
도 9a 내지 도 9c를 함께 참조하면, 제1 디지타이저(DTM-1)는 베이스층(DTM-BL), 베이스층(DTM-BL)의 일면 상에 배치된 제1 코일들(510) 및 베이스층(BL)의 타면 상에 배치된 제2 코일들(520)을 포함한다. 베이스층(DTM-BL)은 플라스틱 필름을 포함할 수 있고, 예컨대 폴리이미드 필름을 포함할 수 있다. 제1 코일들(510)과 제2 코일들(520)은 금속을 포함하고, 금(Au), 은(Ag), 구리(Cu), 또는 알루미늄(Al) 등을 포함할 수 있다.
베이스층(DTM-BL)의 일면과 타면 상에 제1 코일들(510)과 제2 코일들(520)을 보호하는 보호층이 배치될 수 있다. 본 실시예에서 보호층은 제1 코일들(510) 상에 배치되고, 제1 접착층(AL-D1)을 통해 접착된 제1 보호층(PL-D1) 및 제2 코일들(520) 상에 배치되고, 제2 접착층(AL-D2)을 통해 접착된 제2 보호층(PL-D2)을 포함할 수 있다. 제1 보호층(PL-D1)과 제2 보호층(PL-D2) 각각은 플라스틱을 포함할 수 있고, 폴리이미드 필름을 포함할 수 있다.
도 9c에 도시된 것과 같이, 제1 디지타이저(DTM-1)의 상면과 하면에 굴곡이 발생할 수 있다. 제1 디지타이저(DTM-1)의 상면 및 하면에 발생한 굴곡에 의해 사용자에게 제1 코일들(510)과 제2 코일들(520)이 시인되는 불량이 발생할 수 있으나, 디지타이저(DTM, 도 8)의 상부에 배치된 지지층(PLT, 도 8)에 의해 제1 코일들(510)과 제2 코일들(520)에 의해 발생한 굴곡이 상측으로 전사되는 것을 방지할 수 있다. 즉, 지지층(PLT)은 그 하측에 배치된 제1 코일들(510)과 제2 코일들(520)이 표시장치(DD)의 상측에서 시인되는 불량을 방지할 수 있다.
상술한 것과 같이, 지지층(PLT)은 절연성을 가지는 비금속 재료를 갖기 때문에 자기장이 지지층(PLT)을 통과할 수 있다. 지지층(PLT)의 하측에 배치된 디지타이저(DTM)는 외부 입력을 감지할 수 있다. 지지층(PLT)이 금속 재료를 포함할 경우, 지지층(PLT)에 포함된 금속 재료에 의해 디지타이저(DTM)에서 발생한 자기장이 간섭되어 디지타이저(DTM)의 감도가 떨어지는 문제가 발생하나, 본 발명에 따르면 그러한 문제가 발생하지 않는다.
도 8, 도 9a 내지 도 9d를 함께 참조하면, 디지타이저(DTM)의 상부에 배치된 하부 접착층(AL7)에 의해, 디지타이저(DTM)의 상면에 발생한 굴곡이 커버될 수 있다. 하부 접착층(AL7)은 제1 디지타이저(DTM-1) 및 제2 디지타이저(DTM-2) 각각의 상면에 발생한 굴곡을 커버할 수 있다. 제1 하부 접착층(AL7-1)은 제1 디지타이저(DTM-1)의 상면에 발생한 굴곡을 커버하고, 제2 하부 접착층(AL7-2)은 제2 디지타이저(DTM-2)의 상면에 발생한 굴곡을 커버할 수 있다. 하부 접착층(AL7)은 제1 코일들(510)에 의해 제1 디지타이저(DTM-1)의 상면에 발생한 굴곡을 커버할 수 있다.
일 실시예의 표시 장치에서는 하부 접착층(AL7)이 다른 구성이 개입되지 않은 상태로 지지층(PLT)과 디지타이저(DTM)를 직접 부착하여 하부 접착층(AL7)의 두께를 두껍게 설계할 수 있다. 이에 따라, 하부 접착층(AL7)을 통해 디지타이저(DTM)의 상부에 발생한 굴곡을 커버할 수 있고, 디지타이저(DTM)의 배선 굴곡에 의해 표시 장치의 방수 특성이 저하되는 것을 방지할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
ED: 전자 장치
DD: 표시 장치
DP: 표시 패널 LM: 하측 부재
PLT: 지지층 DTM: 디지타이저
SCV: 커버층 AL7: 하부 접착층
DP: 표시 패널 LM: 하측 부재
PLT: 지지층 DTM: 디지타이저
SCV: 커버층 AL7: 하부 접착층
Claims (20)
- 제1 비폴딩영역, 제2 비폴딩영역, 및 상기 제1 비폴딩영역과 상기 제2 비폴딩영역 사이에 배치된 폴딩영역을 포함하는 표시패널; 및
상기 표시패널 아래에 배치된 하측부재를 포함하고,
상기 하측부재는
상기 표시패널 아래에 배치되고, 상기 제1 비폴딩영역에 중첩하는 제1 지지부분, 상기 제2 비폴딩영역에 중첩하는 제2 지지부분, 및 상기 폴딩영역에 중첩하고, 복수의 개구부가 정의된 폴딩부분을 포함하는 지지층;
상기 지지층 아래에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분에 대응하는 디지타이저;
상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 폴딩부분 아래에 부착되는 커버층; 및
상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분 아래에 배치되는 하부 접착층을 포함하는 표시 장치. - 제1항에 있어서,
상기 하부 접착층의 두께는 상기 커버층의 두께보다 큰 표시 장치. - 제2항에 있어서,
상기 하부 접착층의 두께는 15 마이크로미터 이상 25 마이크로미터 이하이고,
상기 커버층의 두께는 10 마이크로미터 이상 20 마이크로미터 이하인 표시 장치. - 제1항에 있어서,
상기 커버층은 열가소성 폴리 우레탄(Thermoplastic polyurethane, TPU), 고무, 및 실리콘 중 적어도 어느 하나를 포함하는 표시 장치. - 제1항에 있어서,
상기 제1 지지부분, 상기 폴딩부분, 및 상기 제2 지지부분은 제1 방향을 따라 순차적으로 배열되고,
상기 폴딩부분의 상기 제1 방향으로의 제1 폭은
상기 커버층의 상기 제1 방향으로의 제2 폭에 비해 0.5mm 이상 3mm 이하만큼 작은 표시 장치. - 제1항에 있어서,
상기 디지타이저는 상기 제1 지지부분에 대응하는 제1 감지영역을 구비한 제1 디지타이저, 및 상기 제2 지지부분에 대응하는 대응하는 제2 감지영역을 구비하고, 상기 제1 디지타이저와 이격된 제2 디지타이저를 포함하는 표시 장치. - 제6항에 있어서,
상기 하부 접착층은
상기 제1 지지부분의 하면 및 상기 제1 디지타이저의 상면에 접촉하는 제1 하부 접착층; 및
상기 제2 지지부분의 하면 및 상기 제2 디지타이저의 상면에 접촉하는 제2 하부 접착층을 포함하는 표시 장치. - 제1항에 있어서,
상기 디지타이저는
베이스층;
상기 베이스층의 일면 상에 배치된 복수의 코일들을 포함하고,
상기 하부 접착층은 상기 복수의 코일들에 의해 상기 디지타이저의 상면에 형성된 굴곡을 커버하는 표시 장치. - 제1항에 있어서,
상기 지지층은 비금속 재료를 포함하는 표시 장치. - 제1항에 있어서,
상기 커버층은 상기 폴딩부분의 하면에 접촉하고, 상기 디지타이저와 이격된 표시 장치. - 제1항에 있어서,
상기 하측부재는
상기 디지타이저 아래에 배치된 전자기 차폐층;
상기 전자기 차폐층 아래에 배치된 하부 금속 플레이트; 및
상기 하부 금속 플레이트 아래에 배치된 방열층을 더 포함하는 표시 장치. - 제1항에 있어서,
상기 표시패널 상에 직접 배치된 입력센서; 및
상기 입력 센서 상에 직접 배치된 반사방지층을 더 포함하는 표시 장치. - 제12항에 있어서,
상기 반사방지층은
복수의 컬러필터; 및
상기 복수의 컬러필터 사이에 배치된 분할층을 포함하는 표시 장치. - 제1항에 있어서,
상기 표시패널은
제1 표시 영역 및 상기 제1 표시 영역과 인접한 제2 표시 영역을 포함하는 표시 영역, 및 상기 표시 영역에 인접한 주변 영역을 포함하고,
상기 제1 표시 영역은 상기 제2 표시 영역보다 상대적으로 높은 광 투과율을 가지는 표시 장치. - 제1항에 있어서,
상기 하측부재는
상기 표시패널 아래에 배치된 배리어층;
상기 배리어층과 상기 제1 지지부분을 부착하는 제1 접착 부분; 및
상기 패널 보호층과 상기 제2 지지부분을 부착하고, 상기 제1 접착 부분과 이격된 제2 접착 부분을 더 포함하고,
상기 제1 접착 부분과 상기 제2 접착 부분의 이격거리는 제1 지지부분과 상기 제2 지지부분의 이격거리보다 큰 표시 장치. - 제1 비폴딩영역, 제2 비폴딩영역, 및 상기 제1 비폴딩영역과 상기 제2 비폴딩영역 사이에 배치된 폴딩영역을 포함하는 표시패널; 및
상기 표시패널 아래에 배치된 하측부재를 포함하고,
상기 하측부재는
상기 표시패널의 아래에 배치되는 지지층;
상기 지지층 아래에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분에 대응하는 디지타이저;
상기 지지층의 하면 및 상기 디지타이저의 상면에 접촉하는 하부 접착층; 및
상기 지지층의 하면에 접촉하고, 상기 하부 접착층과 평면상에서 비중첩하는 커버층을 포함하는 표시 장치. - 제16항에 있어서,
상기 디지타이저는
베이스층;
상기 베이스층의 일면 상에 배치된 복수의 코일들을 포함하고,
상기 하부 접착층은 상기 복수의 코일들에 의해 상기 디지타이저의 상기 상면에 형성된 굴곡을 커버하는 표시 장치. - 광 신호가 통과하는 신호투과영역, 상기 신호투과영역에 인접한 표시영역, 및 상기 표시 영역에 인접한 비표시영역을 포함하고, 상기 신호투과영역은 발광소자가 중첩하는 소자 영역 및 발광소자가 비중첩하는 투과 영역을 포함하는 표시장치; 및
상기 표시장치의 하측에 배치되고, 상기 신호투과영역에 중첩하는 전자모듈을 포함하고,
상기 표시장치는
제1 비폴딩영역, 제2 비폴딩영역, 및 상기 제1 비폴딩영역과 상기 제2 비폴딩영역 사이에 배치된 폴딩영역을 포함하는 표시패널; 및
상기 표시패널 아래에 배치된 하측부재를 포함하고,
상기 하측부재는
상기 표시패널 아래에 배치되고, 상기 제1 비폴딩영역에 중첩하는 제1 지지부분, 상기 제2 비폴딩영역에 중첩하는 제2 지지부분, 및 상기 폴딩영역에 중첩하고, 복수의 개구부가 정의된 폴딩부분을 포함하는 지지층;
상기 지지층 아래에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분에 대응하는 디지타이저;
상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 폴딩부분 아래에 부착되는 커버층; 및
상기 지지층 및 상기 디지타이저 사이에 배치되고, 상기 제1 지지부분 및 상기 제2 지지부분 아래에 배치되는 하부 접착층을 포함하는 전자 장치. - 제18항에 있어서,
상기 표시장치는 윈도우를 더 포함하고,
상기 윈도우는 베이스 필름 및 상기 비표시영역에 중첩하는 베젤 패턴을 포함하는 전자 장치. - 제18항에 있어서,
상기 전자모듈은 카메라 모듈을 포함하는 전자 장치.
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