KR20220157220A - 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기 - Google Patents

양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기 Download PDF

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Abstract

본 발명은 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기를 공개한다. 이 장치는 아날로그 입력 신호를 인가받아 제1 클럭 신호에 따라 양자화하여 제1 디지털 신호로 출력하는 제1 변환부; 상기 아날로그 입력 신호를 인가받아 상기 제1 클럭 신호와 위상이 반대인 제2 클럭 신호에 따라 시간 인터리빙 방식으로 양자화하여 제2 디지털 신호로 출력하는 제2 변환부; 및 상기 제1 및 제2 디지털 출력 신호를 인가받아 상기 제1 클럭 신호에 응답해 두 신호 중 하나를 선택하여 최종 디지털 출력 신호를 출력하는 멀티플렉서;를 구비하는 것을 특징으로 한다. 본 발명에 의할 경우, 양자화 잡음이 감소되고, 소비 전력이 절감되며, 신호 처리가 아날로그 신호보다 상대적으로 쉬운 디지털 신호 처리의 장점을 충분히 활용할 수 있게 된다.

Description

양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기{A bandpass analog-to-digital converter using bidirectional voltage controlled oscillator}
본 발명은 아날로그 디지털 변환기에 관한 것으로, 특히 종래의 전압 제어 발진기 기반 아날로그 디지털 변환기 동작에서 위상이 반전되어 고주파수의 신호를 샘플링하는 데 적합한 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기에 관한 것이다.
일반적으로, 아날로그 회로의 출력값을 디지털 회로에서 사용하는 디지털 값으로 변환하는 아날로그-디지털 변환기(Analog-to-Digital Converter, ADC)에는 다양한 종류가 있다.
즉, 플래시 아날로그-디지털 변환기(Flash ADC), 파이프 라인 아날로그-디지털 변환기(Pipeline ADC) 및 델타-시그마 변환을 이용한 오버 샘플링 방식의 아날로그-디지털 컨버터 등이 각각의 특성에 맞도록 적절한 응용분야에서 사용되고 있다.
최근에, 전원전압이 낮아짐에 따라 연산 증폭기를 설계하기가 어려워지면서 연산 증폭기를 사용하지 않는 아날로그-디지털 변환기가 연구되고 있다.
연산 증폭기를 사용하지 않는 아날로그-디지털 컨버터에는 전압 제어 발진기(Voltage Controlled Oscillator, VCO) 기반 아날로그-디지털 컨버터가 있다.
하지만, 최근에 CMOS 기술이 나노미터 수준으로 발전함에 따라, 공급 전압의 감소와 PVT(Process, Voltage, Temperature)의 변화로 인해 높은 성능의 아날로그 디지털 변환기를 설계하는 것이 더 어려워지게 되었다.
이러한 환경적 요인으로 인해 전압 제어 발진기를 이용한 시간 기반(Time-Based)의 아날로그 디지털 변환기에 대한 연구가 이루어지고 있다.
연산 증폭기나 비교기를 이용하여 전압 정보를 처리하는 종래의 아날로그 디지털 변환기와는 달리 전압 제어 발진기를 이용한 아날로그 디지털 변환기는 세밀한 CMOS 공정 스케일에서의 낮은 공급 전압에 적합한 플립플롭과 논리 게이트들을 이용하여 위상 정보를 처리한다.
전압 제어 발진기를 이용한 아날로그 디지털 변환기는 디지털 회로를 이용하여 낮은 전압에서도 동작할 수 있어 전력 소모를 줄일 수 있는 장점이 있다.
또한, 전압 제어 발진기를 이용한 아날로그 디지털 변환기에서 중요한 블록은 전압 제어 발진기인데, 전압 제어 발진기의 선형성과 튜닝 레인지(전압 제어 발진기의 출력 주파수의 최대값과 최소값의 차이), 위상의 개수(검출할 수 있는 위상의 개수)는 아날로그 디지털 변환기의 해상도와 샘플링 레이트를 결정한다.
그러나, 전압 제어 발진기의 중요성에도 불구하고, 현재까지 아날로그 디지털 변환기를 위한 전압 제어 발진기의 설계에 대한 연구는 큰 주목을 받지 못하고 있다.
종래에는 링 오실레이터 형태의 전압 제어 발진기의 시간 지연 셀로 인버터가 이용되었는데, 선형성이 유지되는 구간에서 발진 신호를 이용하기 위해서 결과적으로 입력 스윙 범위가 특정 레벨로 제한된다.
이러한 입력 스윙 범위의 제한과 불충분한 위상의 개수는 아날로그 디지털 변환기의 성능을 저하시키는 문제점이 있었다.
통상적으로, RF 통신을 위한 수신기 단에 아날로그 디지털 변환기(ADC)가 쓰이는데, 최근에 점점 더 빨라지는 캐리어 주파수(carrier frequency) 추세에 따라, 직접 샘플링(direct sampling) 구조가 많은 주목을 받고 있다.
이로 인해 나이퀴스트 샘플링 ADC(Nyquist sampling ADC), 밴드 패스 ADC(Bandpass ADC) 구조에 대한 연구가 활발하게 진행되고 있다.
또한, CMOS 제조 공정이 미세해 짐에 따라 아날로그 변환기 구조에서 전압 제어 발진기를 제외하고는 아날로그 구성요소가 거의 없는 가장 확장 가능(scalable)한 구조인 전압 제어 발진기 기반 아날로그 디지털 변환기가 많은 관심을 받고 있다.
도 1은 종래의 전압 제어 발진기를 이용한 아날로그 디지털 변환기에 대한 블록도이다.
도 2는 도 1에 도시된 종래의 전압 제어 발진기를 이용한 아날로그 디지털 변환기에서 주파수의 변화 대비 출력단에서의 고유한 1차 잡음 형상의 진폭에 대한 그래프이다.
도 1 및 도 2를 참조하여 종래의 전압 제어 발진기를 이용한 아날로그 디지털 변환기의 동작을 개략적으로 설명하면 다음과 같다.
전압 제어 발진기 기반 아날로그 디지털 변환기는 링 전압 제어 발진기(10), 리셋 카운터(20), 스위치(30) 및 필터(40)를 포함한다.
리셋 카운터(20)는 링 전압 제어 발진기(10)로부터 복수개의 발진 신호를 인가받는 복수개의 카운터(21), 복수개의 카운터(21)로부터 출력되는 복수개의 카운팅 신호를 합산하는 제1 가산기(22), 클럭 신호에 응답하여 제1 가산기(22)의 출력에 지연 시간을 주는 제1 및 제2 플립플롭으로 구성된 지연부(23)와, 제1 플립플롭의 출력 신호와 제2 플립플롭의 출력 신호를 감산하는 제2 가산기(24)를 포함한다.
전압 제어 발진기 기반 아날로그 디지털 변환기 구조의 경우, 시간 기반 변환기이기 때문에 시간 인터리빙(time-interleaving)을 할 때, 샘플링 주파수를 낮게 할 수 있어 해상도(resolution)를 향상시키는 장점이 있다.
그러나, 이러한 고유한 1차 잡음의 형상(shaping)의 특성은 도 2에서 보는 바와 같이, 저주파 신호를 샘플링하는 데 유리하기 때문에, 밴드 패스 신호를 샘플링하는 전압 제어 발진기 기반 아날로그 디지털 변환기를 만드는 데 어려움이 있었다.
즉, 종래의 전압 제어 발진기 기반 아날로그 디지털 변환기 구조에서 밴드 패스 ADC를 만들기 위해서는 최소 4개의 채널을 시간 인터리빙해야 한다.
이는 소비 전력적인 측면에서, 훨씬 더 많은 전력을 필요로 하며, 인터리빙 채널 간의 불일치(mismatch)와 이득 오류(gain error) 등에 의해 발생하는 인터리빙 스퍼(spur)를 없애는 데 훨씬 더 많은 조치를 필요로 하는 단점이 있다.
또한, 종래의 전압 제어 발진기 기반 아날로그 디지털 변환기는 입력신호를 전압 형태로 받고, 이에 비례한 주파수를 갖는 전압 스윙(voltage swing)을 전압 제어 발진기가 생성하면 카운터를 이용해 에지(edge) 수를 카운팅하는 구조이다.
이러한 방식은 전 샘플에서 남은 잔여 위상(residual phase)이 현재의 잔여 위상에서 감산되는 형태이기 때문에,
Figure pat00001
형태의 q-잡음 전달 함수(q-noise transfer function)가 생기고, 이로 인해 q-잡음은 1차 변조(modulation)된다.
이로 인해, 종래의 전압 제어 발진기 기반 아날로그 디지털 변환기는 고주파수의 신호를 샘플링하는 데 적합하지 않은 한계가 있었다.
JP 3974497 B2
본 발명의 목적은 아날로그 디지털 변환기 내 전압 제어 발진기 구조를 양방향 시간-인터리빙 방식으로 구현하고, 믹서를 이용한 다운-변환 없이 직접 RF 또는 중간 주파수(IF) 변환함으로써, 고주파수의 신호를 샘플링하는 데 적합한 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기는 아날로그 입력 신호를 인가받아 제1 클럭 신호에 따라 양자화하여 제1 디지털 신호로 출력하는 제1 변환부; 상기 아날로그 입력 신호를 인가받아 상기 제1 클럭 신호와 위상이 반대인 제2 클럭 신호에 따라 시간 인터리빙 방식으로 양자화하여 제2 디지털 신호로 출력하는 제2 변환부; 및 상기 제1 및 제2 디지털 출력 신호를 인가받아 상기 제1 클럭 신호에 응답해 두 신호 중 하나를 선택하여 최종 디지털 출력 신호를 출력하는 멀티플렉서;를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기는 상기 제1 변환부는 상기 제1 클럭 신호의 상승 에지에서 상기 아날로그 입력신호의 전압 레벨을 샘플링해서 상기 제1 클럭 신호의 다음 상승 에지까지 유지하여 제1 샘플링 신호로 출력하는 제1 샘플 및 홀딩부; 상기 제1 클럭 신호 주파수의 절반의 주파수를 가지는 제3 클럭 신호 및 제4 클럭 신호에 응답하여 상기 제1 샘플링 신호의 전압 레벨에 비례하는 주파수를 갖는 제1 발진 신호를 출력하는 제1 전압 제어 발진기; 및 상기 제1 발진 신호 내의 펄스 신호의 개수를 카운팅하여 상기 제1 디지털 신호로 출력하는 제1 카운터; 를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기의 상기 제1 전압 제어 발진기는 상기 제1 샘플링 신호를 입력받아 인가되는 클럭 신호에 따라, 정 방향 연결된 복수개의 인버터 또는 역 방향 연결된 복수개의 인버터가 작동하여 상기 제1 샘플링 신호의 시간을 지연시키는 제1 시간 지연부; 및 상기 제1 시간 지연부에 연결되어 상기 제1 발진 신호의 주파수를 상기 제1 샘플링 신호의 주파수로 조절하여 전압 스윙으로 출력시키는 제1 발진 주파수 조절부;를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기의 상기 제1 시간 지연부는 상기 제3 클럭 신호가 인가되는 경우, 내장된 상기 정 방향 연결된 복수개의 인버터에 전원전압이 공급되어 동시 작동하여 상기 제1 샘플링 신호의 시간을 지연시키는 제1 지연부; 및 상기 제3 클럭 신호와 위상이 반대인 상기 제4 클럭 신호가 인가되는 경우, 내장된 상기 역 방향 연결된 복수개의 인버터에 전원전압이 공급되어 동시 작동하여 상기 제1 샘플링 신호의 시간을 지연시키는 제2 지연부; 를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기의 상기 제1 발진 신호는 인가되는 클럭 신호가 상기 제3 클럭 신호에서 상기 제4 클럭 신호로 변경된 시점에서 해당 노드의 전압이 홀딩되고, 원래 진행하던 위상과 반대 방향으로 위상이 변경되어 진행되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기의 상기 제1 카운터는 상기 제1 발진 신호 내의 펄스 신호의 상승 에지를 카운팅하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기의 상기 제2 변환부는 상기 제2 클럭 신호의 상승 에지에서 상기 아날로그 입력신호의 전압 레벨을 샘플링해서 상기 제2 클럭 신호의 다음 상승 에지까지 유지하여 제2 샘플링 신호로 출력하는 제2 샘플 및 홀딩부; 상기 제2 클럭 신호 주파수의 절반의 주파수를 가지는 제3 클럭 신호 및 제4 클럭 신호에 응답하여 상기 제2 샘플링 신호의 전압 레벨에 비례하는 주파수를 갖는 제2 발진 신호를 출력하는 제2 전압 제어 발진기; 및 상기 제2 발진 신호 내의 펄스 신호의 개수를 카운팅하여 상기 제2 디지털 신호로 출력하는 제2 카운터; 를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기의 상기 제2 전압 제어 발진기는 상기 제2 샘플링 신호를 입력받아 인가되는 클럭 신호에 따라, 정 방향 연결된 복수개의 인버터 또는 역 방향 연결된 복수개의 인버터가 작동하여 상기 제2 샘플링 신호의 시간을 지연시키는 제2 시간 지연부; 및 상기 제2 시간 지연부에 연결되어 상기 제2 발진 신호의 주파수를 상기 제2 샘플링 신호의 주파수로 조절하여 전압 스윙으로 출력시키는 제2 발진 주파수 조절부;를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기의 상기 제2 시간 지연부는 상기 제3 클럭 신호가 인가되는 경우, 내장된 상기 정 방향 연결된 복수개의 인버터에 전원전압이 공급되어 동시 작동하여 상기 제2 샘플링 신호의 시간을 지연시키는 제1 지연부; 및 상기 제3 클럭 신호와 위상이 반대인 상기 제4 클럭 신호가 인가되는 경우, 내장된 상기 역 방향 연결된 복수개의 인버터에 전원전압이 공급되어 동시 작동하여 상기 제2 샘플링 신호의 시간을 지연시키는 제2 지연부; 를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기의 상기 제2 발진 신호는 인가되는 클럭 신호가 상기 제3 클럭 신호에서 상기 제4 클럭 신호로 변경된 시점에서 해당 노드의 전압이 홀딩되고, 원래 진행하던 위상과 반대 방향으로 위상이 변경되어 진행되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기의 상기 제2 카운터는 상기 제2 발진 신호 내의 펄스 신호의 상승 에지를 카운팅하는 것을 특징으로 한다.
기타 실시예의 구체적인 사항은 "발명을 실시하기 위한 구체적인 내용" 및 첨부 "도면"에 포함되어 있다.
본 발명의 이점 및/또는 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 각종 실시예를 참조하면 명확해질 것이다.
그러나, 본 발명은 이하에서 개시되는 각 실시예의 구성만으로 한정되는 것이 아니라 서로 다른 다양한 형태로도 구현될 수도 있으며, 단지 본 명세서에서 개시한 각각의 실시예는 본 발명의 게시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구범위의 각 청구항의 범주에 의해 정의될 뿐임을 알아야 한다.
본 발명에 의할 경우, 동일한 전압 제어 발진기를 양방향으로 시간-인터리빙한 구조를 채용함으로써, 대역 통과 잡음 형상화를 위해 필요한 전압 제어 발진기 개수를 절반으로 감소시켜, 종래의 전압 제어 발진기 기반 아날로그 디지털 변환기 대비 전력 효율을 복수배 향상시키게 된다.
또한, 종래의 전압 제어 발진기 기반 아날로그 디지털 변환기에 비해 채널 수가 절반으로 감소되어, 인터리빙 채널 간의 불일치나 이득 오류 등에 의해 발생하는 인터리빙 스퍼에 의한 영향을 최소화시킬 수 있게 된다.
또한, 믹서를 이용한 종래의 전압 제어 발진기 기반 아날로그 디지털 변환기와 달리 직접 RF 또는 중간 주파수 변환을 할 수 있으므로, 신호 처리가 아날로그 신호보다 상대적으로 쉬운 디지털 신호 처리의 장점을 충분히 활용할 수 있게 된다.
도 1은 종래의 전압 제어 발진기를 이용한 아날로그 디지털 변환기에 대한 블록도이다.
도 2는 도 1에 도시된 종래의 전압 제어 발진기를 이용한 아날로그 디지털 변환기에서 주파수의 변화 대비 출력단에서의 고유한 1차 잡음 형상의 진폭에 대한 그래프이다.
도 3은 본 발명에 따른 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기의 개략적인 블록도이다.
도 4는 도 3에 도시된 아날로그 디지털 변환기 내 제1 전압 제어 발진기(120)의 내부 회로도이다.
도 5는 도 3에 도시된 제1 전압 제어 발진기(120)에 인가되는 클럭 신호에 따라 활성화되는 동작을 나타내는 내부 회로도이다.
도 6은 도 3에 도시된 회로를 구동시켰을 때, 클럭 신호가 변경된 시점에서 반전하여 진행되는 제1 발진 신호(OS1)의 위상을 나타낸 그래프이다.
도 7은 도 4에 도시된 회로를 구동시켰을 때, 전압 제어 발진기 출력 신호의 상대적인 위상 변화를 나타낸 2차원 그래프이다.
도 8은 도 3에 도시된 회로를 구동시켰을 때, 클럭 신호의 변화에 따른 각 노드에서 출력 신호의 파형 및 위상을 나타낸 타이밍 다이어그램이다.
도 9는 도 3에 도시된 회로를 구동시켰을 때, 제1 변환부(100) 또는 제2 변환부(200)에 대한 동작 주파수의 변화에 따른 q-잡음 신호 출력의 실험 결과를 나타낸 파형도이다.
도 10은 도 3에 도시된 회로를 구동시켰을 때, 동작 주파수의 변화에 따른 q-잡음 신호 및 유효 신호 출력의 실험 결과를 나타낸 파형도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하면 다음과 같다.
본 발명을 상세하게 설명하기 전에, 본 명세서에서 사용된 용어나 단어는 통상적이거나 사전적인 의미로 무조건 한정하여 해석되어서는 아니되며, 본 발명의 발명자가 자신의 발명을 가장 최선의 방법으로 설명하기 위해서 각종 용어의 개념을 적절하게 정의하여 사용할 수 있다.
더 나아가 이들 용어나 단어는 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 함을 알아야 한다.
즉, 본 명세서에서 사용된 용어는 본 발명의 바람직한 실시예를 설명하기 위해서 사용되는 것일 뿐이고, 본 발명의 내용을 구체적으로 한정하려는 의도로 사용된 것이 아니다.
이들 용어는 본 발명의 여러 가지 가능성을 고려하여 정의된 용어임을 알아야 한다.
또한, 본 명세서에 있어서, 단수의 표현은 문맥상 명확하게 다른 의미로 지시하지 않는 이상, 복수의 표현을 포함할 수 있다.
또한, 유사하게 복수로 표현되어 있다고 하더라도 단수의 의미를 포함할 수 있음을 알아야 한다.
본 명세서의 전체에 걸쳐서 어떤 구성 요소가 다른 구성 요소를 "포함"한다고 기재하는 경우에는, 특별히 반대되는 의미의 기재가 없는 한 임의의 다른 구성 요소를 제외하는 것이 아니라 임의의 다른 구성 요소를 더 포함할 수도 있다는 것을 의미할 수 있다.
더 나아가서, 어떤 구성 요소가 다른 구성 요소의 "내부에 존재하거나, 연결되어 설치된다"고 기재한 경우에는, 이 구성 요소가 다른 구성 요소와 직접적으로 연결되어 있거나 접촉하여 설치되어 있을 수 있다.
또한, 일정한 거리를 두고 이격되어 설치되어 있을 수도 있으며, 일정한 거리를 두고 이격되어 설치되어 있는 경우에 대해서는 해당 구성 요소를 다른 구성 요소에 고정 내지 연결시키기 위한 제 3의 구성 요소 또는 수단이 존재할 수 있다.
한편, 상기 제 3의 구성 요소 또는 수단에 대한 설명은 생략될 수도 있음을 알아야 한다.
반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결"되어 있다거나, 또는 "직접 접속"되어 있다고 기재되는 경우에는, 제 3의 구성 요소 또는 수단이 존재하지 않는 것으로 이해하여야 한다.
마찬가지로, 각 구성 요소 간의 관계를 설명하는 다른 표현들, 즉 " ~ 사이에"와 "바로 ~ 사이에", 또는 " ~ 에 이웃하는"과 " ~ 에 직접 이웃하는" 등도 마찬가지의 취지를 가지고 있는 것으로 해석되어야 한다.
또한, 본 명세서에 있어서 "일면", "타면", "일측", "타측", "제 1", "제 2" 등의 용어는, 하나의 구성 요소에 대해서 이 하나의 구성 요소가 다른 구성 요소로부터 명확하게 구별될 수 있도록 하기 위해서 사용된다.
하지만, 이와 같은 용어에 의해서 해당 구성 요소의 의미가 제한적으로 사용되는 것은 아님을 알아야 한다.
또한, 본 명세서에서 "상", "하", "좌", "우" 등의 위치와 관련된 용어는, 사용된다면, 해당 구성 요소에 대해서 해당 도면에서의 상대적인 위치를 나타내고 있는 것으로 이해하여야 한다.
또한, 이들의 위치에 대해서 절대적인 위치를 특정하지 않는 이상은, 이들 위치 관련 용어가 절대적인 위치를 언급하고 있는 것으로 이해하여서는 아니된다.
더욱이, 본 발명의 명세서에서는, "…부", "…기", "모듈", "장치" 등의 용어는, 사용된다면, 하나 이상의 기능이나 동작을 처리할 수 있는 단위를 의미한다.
이는 하드웨어 또는 소프트웨어, 또는 하드웨어와 소프트웨어의 결합으로 구현될 수 있음을 알아야 한다.
본 명세서에 첨부된 도면에서 본 발명을 구성하는 각 구성 요소의 크기, 위치, 결합 관계 등은 본 발명의 사상을 충분히 명확하게 전달할 수 있도록 하기 위해서 또는 설명의 편의를 위해서 일부 과장 또는 축소되거나 생략되어 기술되어 있을 수 있고, 따라서 그 비례나 축척은 엄밀하지 않을 수 있다.
또한, 이하에서, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 구성, 예를 들어, 종래 기술을 포함하는 공지 기술에 대한 상세한 설명은 생략될 수도 있다.
도 3은 본 발명에 따른 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기의 개략적인 블록도로서, 제1 변환부(100), 제2 변환부(200) 및 멀티플렉서(300)를 포함한다.
제1 변환부(100)는 제1 샘플 및 홀딩부(110), 제1 전압 제어 발진기(120) 및 제1 카운터(130)를 포함하고, 제2 변환부(200)는 제2 샘플 및 홀딩부(210), 제2 전압 제어 발진기(220) 및 제2 카운터(230)를 포함한다.
도 4는 도 3에 도시된 아날로그 디지털 변환기 내 제1 전압 제어 발진기(120)의 내부 회로도로서, 제1 지연부(121) 및 제2 지연부(122)로 구성된 제1 시간 지연부와 제1 발진 주파수 조절부(123)를 포함한다.
제1 지연부(121)는 입력단에서 출력단으로의 복수개의 정 방향 연결된 인버터를 포함하고, 제2 지연부(122)는 출력단에서 입력단으로의 복수개의 역 방향 연결된 인버터를 포함하며, 제1 발진 주파수 조절부(123)는 가변 전류원(IS)을 포함한다.
도 5는 도 3에 도시된 제1 전압 제어 발진기(120)에 인가되는 클럭 신호에 따라 활성화되는 동작을 나타내는 내부 회로도로서, 인가되는 클럭 신호가 제1 펄스(
Figure pat00002
1)인 경우(a)와 제2 펄스(
Figure pat00003
2)인 경우(b)이다.
도 6은 도 3에 도시된 회로를 구동시켰을 때, 클럭 신호가 변경된 시점에서 반전하여 진행되는 제1 발진 신호(OS1)의 위상을 나타낸 그래프이다.
제2 전압 제어 발진기(220)의 구성 및 각 구성요소의 기능은 제1 전압 제어 발진기(120)와 동일하므로, 도 4 내지 도 6에서는 제1 전압 제어 발진기(120)의 구성 및 각 구성요소의 기능에 대해서만 설명하고, 제2 전압 제어 발진기(220)는 이에 준하여 적용한다.
도 7은 도 4에 도시된 회로를 구동시켰을 때, 전압 제어 발진기 출력 신호의 상대적인 위상 변화를 나타낸 2차원 그래프이다.
도 8은 도 3에 도시된 회로를 구동시켰을 때, 클럭 신호의 변화에 따른 각 노드에서 출력 신호의 파형 및 위상을 나타낸 타이밍 다이어그램이다.
도 3 및 도 8을 참조하여 본 발명에 따른 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기의 각 구성요소의 구조 및 기능을 개략적으로 설명하면 다음과 같다.
도 3 및 도 8에서 X1[n] 및 X2[n]은 아날로그 입력신호(x(t))가 제1 및 제2 샘플 및 홀딩부(110, 210)를 거쳐 나온 신호를 의미하고, OS1 및 OS2는 제1 및 제2 전압 제어 발진기(220)의 출력 신호를 나타내며, Y1[n] 및 Y2[n]은 제1 및 제2 카운터(130, 230)의 출력 신호를 나타낸다.
도 8에서 보는 바와 같이, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 샘플링 주파수의 절반의 주파수를 가지면서 서로 반대의 위상을 갖고, 제3 클럭 신호(CLK3)와 제4 클럭 신호(CLK4)는 서로 반대의 위상을 가지면서 각각 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2) 주파수의 절반의 주파수를 갖는다.
샘플링 신호는 아날로그 입력 신호의 파형과 비슷한 전압 레벨을 갖는 구형파로 나타난다.
제1 변환부(100)는 아날로그 입력 신호(x(t))를 인가받아 제1 클럭 신호(CLK1)에 따라 양자화하여 제1 디지털 신호 (Y1[n])로 출력한다.
제2 변환부(200)는 아날로그 입력 신호(x(t))를 인가받아 제2 클럭 신호(CLK2)에 따라 시간 인터리빙(time-interleaving) 방식으로 양자화하여 제2 디지털 신호(Y2[n])로 출력한다.
즉, 아날로그 입력신호(x(t))가 입력되면 제1 및 제2 샘플 및 홀딩부(110, 210)는 각각 제1 및 제2 클럭 신호(CLK1, CLK2)의 상승 에지에서 아날로그 입력신호(x(t))의 전압 레벨 값을 다음 상승 에지까지 유지하여 제1 및 제2 샘플링 신호(X(n))로 출력한다.
제1 및 제2 전압 제어 발진기(120, 220)는 각각 제1 및 제2 샘플링 신호(X[n])를 입력받아 샘플링 신호의 전압 레벨에 비례하는 주파수를 가지는 제1 및 제2 발진 신호(OS1, OS2)를 각각 제1 및 제2 카운터(130, 230)에 제공한다.
제1 및 제2 카운터(130, 230)는 각각 샘플링 클럭 신호의 한 주기 동안 제1 및 제2 발진 신호(OS1, OS2)에 존재하는 상승 에지의 개수를 카운팅하여 제1 및 제2 디지털 출력 신호(Y1[n], Y2[n])로 제공한다.
멀티플렉서(300)는 제1 및 제2 카운터(130, 230)로부터 제1 및 제2 디지털 출력 신호(Y1[n], Y2[n])를 인가받아 제1 클럭 신호(CLK1)에 응답해 두 신호 중 하나를 선택하여 디지털 출력 신호(y[n])을 최종적으로 출력한다.
도 9는 도 3에 도시된 회로를 구동시켰을 때, 제1 변환부(100) 또는 제2 변환부(200)에 대한 동작 주파수의 변화에 따른 q-잡음 신호 출력의 실험 결과를 나타낸 파형도이다.
도 10은 도 3에 도시된 회로를 구동시켰을 때, 동작 주파수의 변화에 따른 q-잡음 신호 및 유효 신호 출력의 실험 결과를 나타낸 파형도이다.
도 3 내지 도 10을 참조하여 본 발명의 일 실시예에 따른 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기의 동작을 상세하게 설명하면 다음과 같다.
제1 샘플 및 홀딩부(110)는 제1 클럭 신호(CLK1)의 상승 에지에서 아날로그 입력 신호(x(t))의 전압 레벨을 샘플링하여 다음 상승 에지까지 그 값을 유지하여 제1 샘플링 신호(X1[n])로 출력한다.
제1 전압 제어 발진기(120)는 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)에 응답하여 제1 샘플링 신호(X1[n])의 전압 레벨에 비례하는 주파수를 갖는 제1 발진 신호(OS1)를 출력한다.
즉, 도 5(a)에서 보는 바와 같이, 제1 전압 제어 발진기(120)에 제1 펄스(
Figure pat00004
1) 즉, 제3 클럭 신호(CLK3)가 인가되는 경우, 제1 시간 지연부 중 제1 지연부(121)에 전원전압이 공급되고 제1 발진 주파수 조절부(123)가 연결되어, 정 방향으로 연결된 복수개의 인버터가 동시에 작동된다.
이에 따라, 제1 발진 신호(OS1)는 입력신호인 제1 샘플링 신호(X1[n])의 주파수로 조절된 전압 스윙으로 출력된다.
반면, 도 5(b)에서 보는 바와 같이, 제1 전압 제어 발진기(120)에 제3 클럭 신호(CLK3)와 반대 위상을 가진 제2 펄스(
Figure pat00005
2) 즉, 제4 클럭 신호(CLK4)가 인가되는 경우, 제1 시간 지연부 중 제2 지연부(122)에 전원전압이 공급되고 제1 발진 주파수 조절부(123)가 연결되어, 역 방향으로 연결된 복수개의 인버터가 동시에 작동된다.
이에 따라, 도 6에서 보는 바와 같이, 제1 발진 신호(OS1)는 인가되는 클럭 신호가 제3 클럭 신호(CLK3)에서 제4 클럭 신호(CLK4)로 변경된 시점에서 해당 노드의 전압이 홀딩되고, 원래 진행하던 위상과 반대 방향으로 위상이 변경되어 진행된다.
따라서, 다음 위상의 시작점이 2Π에서 현재 샘플링 후 남은 잔여 위상을 뺀 시점이 된다.
도 7에서,
Figure pat00006
은 당해 클럭 신호 동안 진행된 위상,
Figure pat00007
q[n]은 현재 샘플링 후 남은 잔여 위상(residual phase),
Figure pat00008
은 이전 샘플링 후 남은 잔여 위상을 나타낸다.
또한, 위상이 원래 진행하던 방향과 반대 방향으로 가게 되는 것은, y축 대칭한 점으로 진행되어 원래 방향으로 진행되는 과정으로 볼 수 있다.
이때, 2pi 즉, 양의 x축을 기준으로 에지를 카운팅해야 하므로 위상이 방향을 바꾼 후에는 제1 및 제2 카운터(130, 230)가 상승 에지를 카운팅해야 한다.
이에 따라, 카운팅된 디지털 출력(y[n])은
Figure pat00009
의 조건 하에서, 다음의 수학식 1과 같이 표현된다.
[수학식 1]
Figure pat00010
수학식 1에서 산출된 디지털 출력(y[n])을 z 변환(z transform)하면 다음의 수학식 2와 같이 표현된다.
[수학식 2]
Figure pat00011
도 3에서, 제1 카운터(130)는 제1 발진 신호(OS1) 내의 펄스 신호의 개수를 카운팅하여 제1 디지털 신호(Y1[n])로 출력한다.
한편, 제2 샘플 및 홀딩부(210)는 제1 클럭 신호(CLK1)와는 반대의 위상을 갖는 제2 클럭 신호(CLK2)의 상승 에지에서 아날로그 입력 신호(x(t))의 전압 레벨을 샘플링하여 다음 상승 에지까지 그 값을 유지하여 제2 샘플링 신호(X2[n])로 출력한다.
제2 전압 제어 발진기(220)는 제2 샘플링 신호(X2[n])의 전압 레벨에 비례하는 주파수를 갖는 제2 발진 신호(OS2)를 출력한다.
제2 카운터(230)는 제2 발진 신호(OS2) 내의 펄스 신호의 개수를 카운팅하여 제2 디지털 신호(Y2[n])로 출력한다.
멀티플렉서(300)는 제1 클럭 신호(CLK1)에 응답하여 제1 디지털 신호(Y1[n])와 제2 디지털 신호(Y2[n]) 중 하나를 선택하여 디지털 출력(y[n])으로 최종 출력한다.
제1 전압 제어 발진기(120)와 제2 전압 제어 발진기(220)의 위상은 도 8에서 보는 바와 같이, 해당 주기에서의 발진 신호내의 펄스의 개수에 비례한다.
따라서, 본 발명의 양방향 전압 제어 발진기 구조는 단방향 전압 제어 발진기 구조에 비하여 동일한 전압 제어 발진기를 양방향으로 시간-인터리빙(time-interleaving)한 구조이기 때문에, 양자화 잡음이 줄어들게 된다.
또한, 도 9에서 보는 바와 같이, 동작 주파수의 변화에 따른 q-잡음이 로우 패스(low-pass)되어, 양자화 잡음이 하이 패스 필터링된 형태인 종래의 전압 제어 발진기 기반 아날로그 디지털 변환기 구조로는 생성 불가능한 잡음 전달 함수를 생성할 수 있다.
또한, 도 10에서 보는 바와 같이, 동작 주파수의 변화에 따른 q-잡음이 밴드 리젝트(band-reject)되는 대신 유효 신호가 밴드 패스되므로, 밴드 패스 ADC를 만들기 위해 최소 4개 채널의 시간 인터리빙이 필요한 종래의 전압 제어 발진기 기반 아날로그 디지털 변환기의 구조와 대비된다.
이에 따라, 본 발명은 소비 전력이 절감되고, 인터리빙 채널 간의 불일치나 이득 오류 등에 의해 발생하는 인터리빙 스퍼를 사전에 방지할 수 있게 된다.
또한, 아날로그 입력 신호를 믹서를 이용해 다운-변환(down-conversion)한 후에 디지털 변환하는 종래의 방식과는 달리, 직접 RF 또는 중간 주파수 변환을 할 수 있으므로, 신호 처리가 아날로그 신호보다 상대적으로 훨씬 쉬운 디지털 신호 처리의 장점을 충분히 활용할 수 있게 된다.
이와 같이, 본 발명은 아날로그 디지털 변환기 내 전압 제어 발진기 구조를 양방향 시간-인터리빙 방식으로 구현하고, 믹서를 이용한 다운-변환 없이 직접 RF 또는 중간 주파수 변환함으로써, 고주파수의 신호를 샘플링하는 데 적합한 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기를 제공한다.
이를 통하여, 대역 통과 잡음 형상화를 위해 필요한 전압 제어 발진기 개수를 절반으로 감소시켜, 종래의 전압 제어 발진기 기반 아날로그 디지털 변환기 대비 전력 효율을 복수배 향상시키게 된다.
또한, 종래의 전압 제어 발진기 기반 아날로그 디지털 변환기에 비해 채널 수가 절반으로 감소되어, 인터리빙 채널 간의 불일치나 이득 오류 등에 의해 발생하는 인터리빙 스퍼에 의한 영향을 최소화시킬 수 있게 된다.
또한, 믹서를 이용한 종래의 전압 제어 발진기 기반 아날로그 디지털 변환기와 달리, 신호 처리가 상대적으로 쉬운 디지털 신호 처리의 장점을 충분히 활용할 수 있게 된다.
이상, 일부 예를 들어서 본 발명의 바람직한 여러 가지 실시예에 대해서 설명하였지만, 본 "발명을 실시하기 위한 구체적인 내용" 항목에 기재된 여러 가지 다양한 실시예에 관한 설명은 예시적인 것에 불과한 것이며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이상의 설명으로부터 본 발명을 다양하게 변형하여 실시하거나 본 발명과 균등한 실시를 행할 수 있다는 점을 잘 이해하고 있을 것이다.
또한, 본 발명은 다른 다양한 형태로 구현될 수 있기 때문에 본 발명은 상술한 설명에 의해서 한정되는 것이 아니며, 이상의 설명은 본 발명의 개시 내용이 완전해지도록 하기 위한 것으로 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐이며, 본 발명은 청구범위의 각 청구항에 의해서 정의될 뿐임을 알아야 한다.
100: 제1 변환부
110: 제1 샘플 및 홀딩부
120: 제1 전압 제어 발진기
130: 제1 카운터
200: 제2 변환부
210: 제2 샘플 및 홀딩부
220: 제2 전압 제어 발진기
230: 제2 카운터
300: 멀티플렉서

Claims (11)

  1. 아날로그 입력 신호를 인가받아 제1 클럭 신호에 따라 양자화하여 제1 디지털 신호로 출력하는 제1 변환부;
    상기 아날로그 입력 신호를 인가받아 상기 제1 클럭 신호와 위상이 반대인 제2 클럭 신호에 따라 시간 인터리빙 방식으로 양자화하여 제2 디지털 신호로 출력하는 제2 변환부; 및
    상기 제1 및 제2 디지털 출력 신호를 인가받아 상기 제1 클럭 신호에 응답해 두 신호 중 하나를 선택하여 최종 디지털 출력 신호를 출력하는 멀티플렉서;
    를 구비하는 것을 특징으로 하는,
    양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기.
  2. 제1항에 있어서,
    상기 제1 변환부는
    상기 제1 클럭 신호의 상승 에지에서 상기 아날로그 입력신호의 전압 레벨을 샘플링해서 상기 제1 클럭 신호의 다음 상승 에지까지 유지하여 제1 샘플링 신호로 출력하는 제1 샘플 및 홀딩부;
    상기 제1 클럭 신호 주파수의 절반의 주파수를 가지는 제3 클럭 신호 및 제4 클럭 신호에 응답하여 상기 제1 샘플링 신호의 전압 레벨에 비례하는 주파수를 갖는 제1 발진 신호를 출력하는 제1 전압 제어 발진기; 및
    상기 제1 발진 신호 내의 펄스 신호의 개수를 카운팅하여 상기 제1 디지털 신호로 출력하는 제1 카운터;
    를 구비하는 것을 특징으로 하는,
    양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기.
  3. 제2항에 있어서,
    상기 제1 전압 제어 발진기는
    상기 제1 샘플링 신호를 입력받아 인가되는 클럭 신호에 따라, 정 방향 연결된 복수개의 인버터 또는 역 방향 연결된 복수개의 인버터가 작동하여 상기 제1 샘플링 신호의 시간을 지연시키는 제1 시간 지연부; 및
    상기 제1 시간 지연부에 연결되어 상기 제1 발진 신호의 주파수를 상기 제1 샘플링 신호의 주파수로 조절하여 전압 스윙으로 출력시키는 제1 발진 주파수 조절부;
    를 구비하는 것을 특징으로 하는,
    양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기.
  4. 제3항에 있어서,
    상기 제1 시간 지연부는
    상기 제3 클럭 신호가 인가되는 경우, 내장된 상기 정 방향 연결된 복수개의 인버터에 전원전압이 공급되어 동시 작동하여 상기 제1 샘플링 신호의 시간을 지연시키는 제1 지연부; 및
    상기 제3 클럭 신호와 위상이 반대인 상기 제4 클럭 신호가 인가되는 경우, 내장된 상기 역 방향 연결된 복수개의 인버터에 전원전압이 공급되어 동시 작동하여 상기 제1 샘플링 신호의 시간을 지연시키는 제2 지연부;
    를 구비하는 것을 특징으로 하는,
    양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기.
  5. 제4항에 있어서,
    상기 제1 발진 신호는
    인가되는 클럭 신호가 상기 제3 클럭 신호에서 상기 제4 클럭 신호로 변경된 시점에서 해당 노드의 전압이 홀딩되고, 원래 진행하던 위상과 반대 방향으로 위상이 변경되어 진행되는 것을 특징으로 하는,
    양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기.
  6. 제2항에 있어서,
    상기 제1 카운터는
    상기 제1 발진 신호 내의 펄스 신호의 상승 에지를 카운팅하는 것을 특징으로 하는,
    양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기.
  7. 제1항에 있어서,
    상기 제2 변환부는
    상기 제2 클럭 신호의 상승 에지에서 상기 아날로그 입력신호의 전압 레벨을 샘플링해서 상기 제2 클럭 신호의 다음 상승 에지까지 유지하여 제2 샘플링 신호로 출력하는 제2 샘플 및 홀딩부;
    상기 제2 클럭 신호 주파수의 절반의 주파수를 가지는 제3 클럭 신호 및 제4 클럭 신호에 응답하여 상기 제2 샘플링 신호의 전압 레벨에 비례하는 주파수를 갖는 제2 발진 신호를 출력하는 제2 전압 제어 발진기; 및
    상기 제2 발진 신호 내의 펄스 신호의 개수를 카운팅하여 상기 제2 디지털 신호로 출력하는 제2 카운터;
    를 구비하는 것을 특징으로 하는,
    양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기.
  8. 제7항에 있어서,
    상기 제2 전압 제어 발진기는
    상기 제2 샘플링 신호를 입력받아 인가되는 클럭 신호에 따라, 정 방향 연결된 복수개의 인버터 또는 역 방향 연결된 복수개의 인버터가 작동하여 상기 제2 샘플링 신호의 시간을 지연시키는 제2 시간 지연부; 및
    상기 제2 시간 지연부에 연결되어 상기 제2 발진 신호의 주파수를 상기 제2 샘플링 신호의 주파수로 조절하여 전압 스윙으로 출력시키는 제2 발진 주파수 조절부;
    를 구비하는 것을 특징으로 하는,
    양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기.
  9. 제8항에 있어서,
    상기 제2 시간 지연부는
    상기 제3 클럭 신호가 인가되는 경우, 내장된 상기 정 방향 연결된 복수개의 인버터에 전원전압이 공급되어 동시 작동하여 상기 제2 샘플링 신호의 시간을 지연시키는 제1 지연부; 및
    상기 제3 클럭 신호와 위상이 반대인 상기 제4 클럭 신호가 인가되는 경우, 내장된 상기 역 방향 연결된 복수개의 인버터에 전원전압이 공급되어 동시 작동하여 상기 제2 샘플링 신호의 시간을 지연시키는 제2 지연부;
    를 구비하는 것을 특징으로 하는,
    양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기.
  10. 제9항에 있어서,
    상기 제2 발진 신호는
    인가되는 클럭 신호가 상기 제3 클럭 신호에서 상기 제4 클럭 신호로 변경된 시점에서 해당 노드의 전압이 홀딩되고, 원래 진행하던 위상과 반대 방향으로 위상이 변경되어 진행되는 것을 특징으로 하는,
    양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기.
  11. 제7항에 있어서,
    상기 제2 카운터는
    상기 제2 발진 신호 내의 펄스 신호의 상승 에지를 카운팅하는 것을 특징으로 하는,
    양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기.


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