KR20220139993A - Light-emitting diode structure and manufacturing method thereof - Google Patents

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Abstract

LED 구조는 기판 및 상기 기판 상에 형성된 복수의 LED 유닛을 포함한다. 각 LED 유닛은 상기 기판 상에 형성된 본딩층, 상기 본딩층 상에 형성된 제1 도핑형 반도체층, 상기 제1 도핑형 반도체층 상에 형성된 제2 도핑형 반도체층, 상기 제2 도핑형 반도체층 및 상기 제1 도핑형 반도체층의 일부 상에 형성된 패시베이션층; 및 상기 패시베이션층의 일부 상에 형성되며, 상기 제2 도핑형 반도체층과 접촉하는 전극층을 포함한다. 상기 복수의 LED 유닛은 제1 LED 유닛 및 상기 제1 LED 유닛에 인접한 제2 LED 유닛을 포함한다. 상기 제1 LED 유닛의 상기 제1 도핑형 반도체층은 상기 제1 LED 유닛에 인접한 상기 제2 LED 유닛의 상기 제1 도핑형 반도체층까지 수평으로 연장되며, 상기 제1 LED 유닛 및 상기 제2 LED 유닛은 개별적으로 기능 가능한 LED 유닛이다.The LED structure includes a substrate and a plurality of LED units formed on the substrate. Each LED unit includes a bonding layer formed on the substrate, a first doped semiconductor layer formed on the bonding layer, a second doped semiconductor layer formed on the first doped semiconductor layer, the second doped semiconductor layer, and a passivation layer formed on a portion of the first doped semiconductor layer; and an electrode layer formed on a portion of the passivation layer and in contact with the second doped semiconductor layer. The plurality of LED units includes a first LED unit and a second LED unit adjacent to the first LED unit. The first doped semiconductor layer of the first LED unit horizontally extends to the first doped semiconductor layer of the second LED unit adjacent to the first LED unit, the first LED unit and the second LED The units are individually functional LED units.

Description

발광 다이오드 구조 및 그 제조 방법Light-emitting diode structure and manufacturing method thereof

관련 출원의 교차 인용Cross-Citation of Related Applications

본 출원은 2020년 04월 09일에 출원된 출원 번호가 63/007,829이며, 발명의 명칭이 ‘반도체 어레이 및 모놀리식 집성 방법’인 미국 가출원의 우선권, 및 2021년 01월 29일에 출원된 출원 번호가 17/162,515이며, 발명의 명칭이 ‘발광 다이오드 구조 및 그 제조 방법’인 미국 정규출원의 우선권을 주장하고, 그 전체 내용은 본 출원에 인용으로 결합된다.This application has an application number 63/007,829, filed on April 09, 2020, and has priority to the U.S. Provisional Application, entitled 'Semiconductor Array and Monolithic Aggregation Method', and was filed on January 29, 2021 Application No. 17/162,515, claiming priority to the U.S. regular application entitled 'Light Emitting Diode Structure and Manufacturing Method Thereof', the entire contents of which are incorporated herein by reference.

본 개시는 발광 다이오드(LED) 구조 및 LED 구조의 제조 방법에 관한 것으로서, 구체적으로는 도핑층을 공유하면서 개별적으로 기능 가능한 복수의 LED 유닛을 갖는 LED 구조 및 그 제조 방법에 관한 것이다.The present disclosure relates to a light emitting diode (LED) structure and a method of manufacturing the LED structure, and more particularly, to an LED structure having a plurality of individually functionally capable LED units while sharing a doping layer, and a method for manufacturing the same.

최근 몇 년 동안, LED는 조명 응용 분야에서 인기를 얻고 있다. 광원으로서 LED는 더 높은 광 효율, 더 낮은 에너지 소비, 더 긴 수명, 더 작은 크기, 더 빠른 스위칭 등 많은 장점을 가지고 있다. In recent years, LEDs have become popular in lighting applications. As a light source, LEDs have many advantages: higher light efficiency, lower energy consumption, longer lifetime, smaller size, faster switching, and more.

마이크로-스케일 LED를 갖는 디스플레이는 마이크로-LED로 알려져 있다. 마이크로-LED 디스플레이에는 개별 화소 요소를 형성하는 마이크로-LED 어레이가 있다. 화소는디스플레이 화면의 미세한 조명 영역일 수 있으며, 그중의 하나는 이미지를 구성한다. 즉,　화소는 디스플레이에 상에서 이미지를 함께 구성하는 작은 개별 요소일 수 있다. 화소는 일반적으로 2차원(2D) 매트릭스로 배열되며 점, 정사각형, 직사각형 또는 기타 모양을 사용하여 표현된다. 화소는 디스플레이 또는 디지털 이미지의 기본 빌딩 블록이 될 수 있으며 기하학적 좌표가 있다.Displays with micro-scale LEDs are known as micro-LEDs. Micro-LED displays have arrays of micro-LEDs that form individual pixel elements. A pixel can be a tiny illuminated area of a display screen, one of which makes up an image. That is, a pixel may be a small individual element that together composes an image on a display. Pixels are typically arranged in a two-dimensional (2D) matrix and are represented using dots, squares, rectangles, or other shapes. Pixels can be the basic building blocks of a display or digital image and have geometric coordinates.

마이크로-LED를 제조할 때, 개별 마이크로-LED를 전기적으로 격리하기 위해 건식 에칭 또는 습식 에칭 공정과 같은 에칭 공정이 자주 사용된다. 복수의 완전히 격리된 기능성 마이크로-LED 메사를 형성하기 위해, 종래의 공정은 일반적으로 연속적인 기능성 에피택시층을 완전히 에칭하고 제거한다. 그러나, 전통적인 마이크로-LED 메사를 구동 회로 기판과 같은 기판에 이송할 때 또는 이송한 후, 완전히 격리된 기능성 마이크로-LED 메사는 마이크로-LED 메사의 접착력이 약하기 때문에 기판에서 쉽게 벗겨질 수 있다. 마이크로-LED 메사가 더 작아지면 문제는 더욱 심각해진다.　또한, 마이크로-LED 메사를 격리하기 위한 종래의 에칭 공정 동안, 마이크로-LED 메사의 측벽이 손상될 수 있고 LED 구조의 광학적 및 전기적 특성에 영향을 미칠 수 있다.When manufacturing micro-LEDs, etching processes such as dry etching or wet etching processes are frequently used to electrically isolate individual micro-LEDs. To form a plurality of fully isolated functional micro-LED mesas, conventional processes generally completely etch and remove successive functional epitaxial layers. However, when or after transferring the traditional micro-LED mesa to a substrate such as a driving circuit board, the fully isolated functional micro-LED mesa can be easily peeled off from the substrate because of the weak adhesion of the micro-LED mesa. As the micro-LED mesas get smaller, the problem gets worse. Also, during conventional etching processes to isolate micro-LED mesa, the sidewalls of micro-LED mesa can be damaged and affect the optical and electrical properties of the LED structure.

본 개시의 실시예는 도핑층 또는 본딩층을 공유하면서 개별적으로 기능 가능한 복수의 LED 유닛을 갖는 LED 구조 및 그 제조 방법을 제공함으로써 상기 문제를 해결한다.Embodiments of the present disclosure solve the above problem by providing an LED structure having a plurality of individually functionally functional LED units while sharing a doping layer or a bonding layer, and a method for manufacturing the same.

LED 구조 및 상기 LED 구조를 형성하는 방법의 실시예가 여기에 개시된다.Embodiments of LED structures and methods of forming the LED structures are disclosed herein.

일 예시에서, LED 구조가 개시된다. 상기 LED 구조는 기판 및 기판 상에 형성된 복수의 LED 유닛을 포함한다. 각 LED 유닛은, 상기 기판 상에 형성된 본딩층; 상기 본딩층 상에 형성된 제1 도핑형 반도체층, 상기 제1 도핑형 반도체층 상에 형성된 제2 도핑형 반도체층, 상기 제2 도핑형 반도체층 및 상기 제1 도핑형 반도체층의 일부 상에 형성된 패시베이션층, 및 상기 패시베이션층의 일부 상에 형성되며, 상기 제2 도핑형 반도체층과 접촉하는 전극층을 포함한다. 상기 복수의 LED 유닛은 제1 LED 유닛 및 상기 제1 LED 유닛에 인접한 제2 LED 유닛을 포함한다. 상기 제1 LED 유닛의 상기 제1 도핑형 반도체층은 상기 제1 LED 유닛에 인접한 상기 제2 LED 유닛의 상기 제1 도핑형 반도체층까지 수평으로 연장되고 물리적으로 연결되며, 상기 제1 LED 유닛 및 상기 제2 LED 유닛은 개별적으로 기능 가능한 LED 유닛이다. In one example, an LED structure is disclosed. The LED structure includes a substrate and a plurality of LED units formed on the substrate. Each LED unit, the bonding layer formed on the substrate; A first doped semiconductor layer formed on the bonding layer, a second doped semiconductor layer formed on the first doped semiconductor layer, the second doped semiconductor layer, and a portion of the first doped semiconductor layer are formed a passivation layer, and an electrode layer formed on a portion of the passivation layer and in contact with the second doped semiconductor layer. The plurality of LED units includes a first LED unit and a second LED unit adjacent to the first LED unit. The first doped semiconductor layer of the first LED unit is horizontally extended and physically connected to the first doped semiconductor layer of the second LED unit adjacent to the first LED unit, the first LED unit and The second LED unit is an individually functional LED unit.

다른 예시에서, LED 구조가 개시된다. 상기 LED 구조는 기판 및 상기 기판 상에 형성된 복수의 LED 유닛을 포함한다. 각 LED 유닛은, 상기 기판 상에 형성된 p-n 다이오드층, 상기 p-n 다이오드층 상에 형성된 패시베이션층, 및 상기 패시베이션층 상에 형성되고 상기 p-n 다이오드층과 접촉하는 전극층을 포함한다. 상기 복수의 LED 유닛은 제1 LED 유닛 및 상기 제1 LED 유닛에 인접한 제2 LED 유닛을 포함한다. 상기 제1 LED 유닛 및 상기 제2 LED 유닛은 공통 애노드를 갖고, 상기 제1 LED 유닛 및 상기 제2 LED 유닛은 개별적으로 기능 가능한 LED 유닛이다.In another example, an LED structure is disclosed. The LED structure includes a substrate and a plurality of LED units formed on the substrate. Each LED unit includes a p-n diode layer formed on the substrate, a passivation layer formed on the p-n diode layer, and an electrode layer formed on the passivation layer and in contact with the p-n diode layer. The plurality of LED units includes a first LED unit and a second LED unit adjacent to the first LED unit. The first LED unit and the second LED unit have a common anode, and the first LED unit and the second LED unit are individually functional LED units.

또 다른 예시에서, LED 구조를 제조하는 방법이 개시된다. 제1 기판 상에 반도체층이 형성된다. 상기 반도체층은 제1 도핑형 반도체층 및 제2 도핑형 반도체층을 포함한다. 상기 제2 도핑형 반도체층의 일부를 제거하여 상기 제1 도핑형 반도체층의 일부를 노출시키는 제1 에칭 공정이 수행된다. 상기 제1 도핑형 반도체층의 일부를 제거하여 화소 회로의 콘택을 가지는 상기 제1 기판의 일부를 노출시키는 제2 에칭 공정이 수행된다. 상기 제2 도핑형 반도체층 및 노출된 상기 제1 도핑형 반도체층 상에 패시베이션층이 형성된다. 상기 제2 도핑형 반도체층 상의 상기 패시베이션층 상에 제1 개구를 형성하고, 화소 회로의 콘택을 가지는 상기 제1 기판 상의 상기 패시베이션층 상에 제2 개구를 형성하기 위한 제3 에칭 공정이 수행된다. 상기 패시베이션층 상에 전극층이 형성되고, 상기 전극층은 상기 제1 개구를 덮고 상기 제2 도핑형 반도체층, 상기 제2 개구와 접촉하며, 화소 회로의 콘택을 가지는 상기 제1 기판과 접촉한다.In another example, a method of manufacturing an LED structure is disclosed. A semiconductor layer is formed on the first substrate. The semiconductor layer includes a first doped semiconductor layer and a second doped semiconductor layer. A first etching process of exposing a portion of the first doped semiconductor layer by removing a portion of the second doped semiconductor layer is performed. A second etching process of exposing a portion of the first substrate having a contact of a pixel circuit is performed by removing a portion of the first doped semiconductor layer. A passivation layer is formed on the second doped semiconductor layer and the exposed first doped semiconductor layer. A third etching process is performed for forming a first opening on the passivation layer on the second doped semiconductor layer, and for forming a second opening on the passivation layer on the first substrate having a contact of a pixel circuit . An electrode layer is formed on the passivation layer, the electrode layer covers the first opening, the second doped semiconductor layer is in contact with the second opening, and is in contact with the first substrate having a contact of a pixel circuit.

본 명세서에 통합되고 본 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시예를 예시하고, 명세서와 함께, 더한층 본 개시를 설명하고 통상의 기술자는 본 개시를 제조하고 사용할 수 있다.
도 1은 본 개시의 일부 실시예에 따른 예시적인 LED 구조의 평면도를 예시한다.
도 2는 본 개시의 일부 실시예에 따른 예시적인 LED 구조의 단면도를 예시한다.
도 3은 본 개시의 일부 실시예에 따른 예시적인 LED 구조의 다른 단면도를 예시한다.
도 4는 본 개시의 일부 실시예에 따른 예시적인 LED 구조의 다른 평면도를 예시한다.
도 5는 본 개시의 일부 실시예에 따른 다른 예시적인 LED 구조의 평면도를 예시한다.
도 6a 내지 도 6h는 본 개시의 일부 실시예에 따른 제조 공정의 상이한 단계에서의 예시적인 LED 구조의 단면을 예시한다.
도 7은 본 개시의 일부 실시예에 따른 LED 구조를 제조하는 예시적인 방법의 흐름도이다.
첨부된 도면을 참조하여 본 개시의 실시예를 설명한다.BRIEF DESCRIPTION OF THE DRAWINGS The accompanying drawings, which are incorporated in and form a part of this specification, illustrate embodiments of the disclosure, and together with the specification, further explain the disclosure and enable those skilled in the art to make and use the disclosure.
1 illustrates a top view of an exemplary LED structure in accordance with some embodiments of the present disclosure.
2 illustrates a cross-sectional view of an exemplary LED structure in accordance with some embodiments of the present disclosure.
3 illustrates another cross-sectional view of an exemplary LED structure in accordance with some embodiments of the present disclosure.
4 illustrates another top view of an exemplary LED structure in accordance with some embodiments of the present disclosure.
5 illustrates a top view of another exemplary LED structure in accordance with some embodiments of the present disclosure.
6A-6H illustrate cross-sections of example LED structures at different stages of a manufacturing process in accordance with some embodiments of the present disclosure.
7 is a flow diagram of an exemplary method of manufacturing an LED structure in accordance with some embodiments of the present disclosure.
An embodiment of the present disclosure will be described with reference to the accompanying drawings.

구체적인 구성과 배열이 논의되지만, 이것은 단지 목적의 설명을 위한 것임을 이해해야 한다. 이와 같이, 본 개시의 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있다. 또한, 본 개시는 상이한 다른 응용에 사용될 수도 있다. 본 개시에 설명된 기능적 및 구조적 특징은 도면에 구체적으로 도시되지 않은 방식으로 서로 결합, 조정 및 수정될 수 있으므로, 이러한 결합, 조정 및 수정은 본 개시의 범위에 속한다.Although specific constructions and arrangements are discussed, it should be understood that these are for illustrative purposes only. As such, other configurations and arrangements may be used without departing from the scope of the present disclosure. In addition, the present disclosure may be used for other different applications. The functional and structural features described in the present disclosure may be combined, adjusted, and modified with each other in a manner not specifically shown in the drawings, and such combinations, adjustments, and modifications fall within the scope of the present disclosure.

일반적으로, 용어는 문맥에서의 용법으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용된 용어 '하나 이상'은 문맥에 따라 적어도 부분적으로 임의의 특징, 구조 또는 특성을 단수로 설명하는 데 사용될 수 있고, 특징, 구조 또는 특성의 조합을 복수의 의미로 설명하는 데 사용될 수도 있다. 또한, 유사하게, '하나' 또는 '상기'와 같은 용어는 문맥에 따라 적어도 부분적으로 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, '기초하여'라는 용어는 배타적 요인 세트를 전달하도록 반드시 의도된 것은 아닌 것으로 이해될 수 있으며, 대신에 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지 않은 추가 요인의 존재를 허용하는 것으로 이해할 수 있다.In general, terms may be understood at least in part from their usage in context. For example, the term 'one or more', as used herein, depending at least in part on the context, may be used to describe any feature, structure, or characteristic in the singular, and describes a combination of features, structure, or characteristic in the plural, at least in part. may also be used to Also, similarly, terms such as 'a' or 'the' may be understood to convey a singular usage or a plural usage, at least in part, depending on the context. It may also be understood that the term 'based on' is not necessarily intended to convey an exclusive set of factors, but instead to be understood as allowing the presence of additional factors that are not necessarily explicitly accounted for, at least in part by the context. can

쉽게 이해해야 할 것은, 본 명세서의 '상에', '위에' 및 '상방'에서, '상에'와 같은 용어의 의미는 최대한 큰 범위로 해석되어야 하고, ‘상에’가'바로 위에'를 의미할 뿐만 아니라 그 사이에 중간 특징이나 층을 갖는 '위에'의 의미도 포함하며, '위에' 및 '상방'의 의미는 '위에' 및 '상방'을 의미할 뿐만 아니라 그 사이에 중간 특징이나 층이 없는(즉, 바로 위에) 의미도 포함할 수 있다.It should be easily understood that, in the present specification, the meaning of terms such as 'on' in 'on', 'on' and 'above' should be construed to the greatest extent possible, and 'on' means 'on top'. not only means but also includes the meaning of 'above' having intermediate features or layers in between, the meanings of 'above' and 'above' not only meaning 'above' and 'above' but also intermediate features or layers in between. It can also include meanings without layers (ie directly above).

또한, '하방', '아래', '하부', '위에', '상부' 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 요소 또는 특징과 다른 요소(들) 또는 특징(들)의 관계를 설명하기 위한 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향 이외에 사용 또는 작동 중인 장치의 다른 방향을 포함하도록 의도된다. 장치는 다른 방향으로(90도 회전되거나 다른 배향으로) 배치될 수 있으며, 본 명세서에서 사용되는 공간적으로 상대적인 설명도 그에 따라 해석될 수 있다.In addition, spatially relative terms such as 'below', 'below', 'lower', 'above', 'upper', etc. refer to one element or feature and another element(s) or feature(s) as illustrated in the drawings. may be used for ease of explanation for describing the relationship between Spatially relative terms are intended to include other orientations of the device in use or operation other than the orientation shown in the drawings. The device may be positioned in other orientations (rotated 90 degrees or at other orientations), and the spatially relative descriptions used herein may be interpreted accordingly.

본 명세서에서 사용된 바와 같이, 용어 '층'은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 있는 또는 위에 있는 구조 전체에 걸쳐 연장될 수 있거나 아래에 있는 또는 위에 있는 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 균질 또는 불균일 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상표면과 하표면 또는 그 사이에 있는 임의의 한 쌍의 수평면 사이에 위치할 수 있다. 층은 수평, 수직 및/또는 테이퍼 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 내부에 하나 이상의 층을 포함할 수 있거나 그 위, 상방 및/또는 아래에 하나 이상의 층을 가질 수 있다. 층은 복수의 층을 포함할 수 있다. 예를 들어, 반도체층은 하나 이상의 도핑되거나 도핑되지 않은 반도체층을 포함할 수 있고 동일하거나 상이한 재료를 가질 수 있다.As used herein, the term 'layer' refers to a portion of a material comprising a region having a thickness. A layer may extend throughout the underlying or overlying structure or may have an extent that is less than the extent of the underlying or overlying structure. Further, the layer may be a region of a homogeneous or non-uniform continuous structure having a thickness less than the thickness of the continuous structure. For example, the layer may be positioned between the upper and lower surfaces of the continuous structure or any pair of horizontal planes therebetween. The layer may extend along horizontal, vertical and/or tapered surfaces. The substrate may be layered and may include one or more layers therein or may have one or more layers above, above and/or below. A layer may include a plurality of layers. For example, the semiconductor layer may include one or more doped or undoped semiconductor layers and may have the same or different materials.

본 명세서에서 사용된 바와 같이, 용어 '기판'은 후속 재료층이 추가되는 재료를 지칭한다. 기판 자체는 패턴화될 수 있다. 기판 위에 추가된 재료는 패턴화되거나 패턴화되지 않은 상태로 남을 수 있다. 또한, 기판은 실리콘, 탄화규소, 질화갈륨, 게르마늄, 비화갈륨, 인화인듐 등과 같은 광범위한 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기 비전도성 재료로 제조될 수 있다. 또한, 대안적으로, 기판은 내부에 형성된 반도체 장치 또는 회로를 가질 수 있다. As used herein, the term 'substrate' refers to a material to which a subsequent layer of material is added. The substrate itself may be patterned. Material added over the substrate may be patterned or left unpatterned. The substrate may also include a wide variety of semiconductor materials such as silicon, silicon carbide, gallium nitride, germanium, gallium arsenide, indium phosphide, and the like. Alternatively, the substrate may be made of an electrically non-conductive material such as a glass, plastic or sapphire wafer. Also, alternatively, the substrate may have a semiconductor device or circuit formed therein.

본 명세서에서 사용되는 바와 같이, '마이크로' LED, '마이크로' p-n 다이오드 또는 '마이크로' 장치라는 용어는 본 발명의 실시예에 따른 특정 장치 또는 구조의 설명적 크기를 지칭한다. 본 명세서에서 사용된 바와 같이, '마이크로' 장치 또는 구조라는 용어는 0.1 내지 100㎛의 스케일을 지칭하는 것을 의미한다. 그러나, 본 발명의 실시예가 반드시 그렇게 제한되는 것은 아니며 구현의 어떤 면에서 더 크고 가능하게는 더 작은 크기 스케일에 적용될 수 있음을 이해해야 한다.As used herein, the term 'micro' LED, 'micro' p-n diode or 'micro' device refers to the descriptive size of a particular device or structure in accordance with an embodiment of the present invention. As used herein, the term 'micro' device or structure is meant to refer to a scale of 0.1 to 100 μm. However, it should be understood that embodiments of the present invention are not necessarily so limited and may be applied to larger and possibly smaller size scales in some implementations.

본 발명의 실시예는 LED 구조 또는 마이크로 LED 구조 및 그 구조를 제조하는 방법을 설명한다. 마이크로-LED 디스플레이를 제조하기 위해 에피택시층이 수용 기판에 본딩된다. 예를 들어, 수용 기판은 CMOS 백플레인 또는 TFT 유리 기판을 포함하는 디스플레이 기판일 수 있지만, 이에 제한되지는 않는다. 다음 수용 기판에 마이크로 LED의 어레이로 에피택시층이 형성된다. 수용 기판에 마이크로 LED를 형성할 때 수용 기판 상의 작은 기능성 메사의 접착력이 약하고 메사의 크기에 비례하므로, 복수의 작은 기능성 메사는 수용 기판에서 박리되어　제조 공정에서 디스플레이(불량 화소)의 고장을 일으킬 수 있다. 전술한 문제를 해결하기 위해, 본 개시는 기능성 에피택시층이 부분적으로 패턴화/에칭되고 얇은 연속 기능층 및 본딩층이 잔류하여 잠재적인 박리를 방지하도록 하는 솔루션을 개시한다. 또한, 본 개시에서 설명하는 제조 방법은 기능성 메사의 측벽의 물리적 손상을 더욱 감소시키고, LED의 발광 영역인 양자 우물 구조의 손상을 감소시키며, 기능성 메사의 광학적, 전기적 특성을 향상시킬 수 있다.Embodiments of the present invention describe an LED structure or micro LED structure and a method of manufacturing the structure. An epitaxial layer is bonded to a receiving substrate to fabricate a micro-LED display. For example, the receiving substrate may be a display substrate including, but not limited to, a CMOS backplane or a TFT glass substrate. Next, an epitaxial layer is formed as an array of micro LEDs on the receiving substrate. When the micro LED is formed on the receiving substrate, the adhesion of small functional mesa on the receiving substrate is weak and proportional to the size of the mesa, so a plurality of small functional mesa is peeled off from the receiving substrate. have. To address the above problems, the present disclosure discloses a solution such that the functional epitaxial layer is partially patterned/etched and a thin continuous functional layer and bonding layer remain to prevent potential delamination. In addition, the manufacturing method described in the present disclosure can further reduce the physical damage of the sidewall of the functional mesa, reduce the damage of the quantum well structure that is the light emitting region of the LED, and improve the optical and electrical properties of the functional mesa.

도 1은 본 개시의 일부 실시예에 따른 예시적인 LED 구조(100)의 평면도를 예시하고, 도 2는 본 개시의 일부 실시예에 따른 A-A' 라인을 따른 예시적인 LED 구조(100)의 단면도를 예시한다. 본 개시를 보다 잘 설명하기 위해, 도 1의 LED 구조(100)의 평면도 및 도 2의 LED 구조(100)의 단면도가 함께 설명될 것이다. LED 구조(100)는 제1 기판(102) 및 복수의 LED 유닛(116)(예를 들어, 도 2에 도시된 LED 유닛(116-1, 116-2, 116-3, 및 116-4))을 포함한다. LED 유닛(116)은 본딩층(104)을 통해 제1 기판(102) 상에 본딩된다. 일부 실시예에서, 제1 기판(102)은 실리콘, 실리콘 카바이드, 갈륨 질화물, 게르마늄, 갈륨 비소, 인듐 인화물과 같은 반도체 재료를 포함할 수 있다. 일부 실시예에서, 제1 기판(102)은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기 비전도성 재료로 제조될 수 있다. 일부 실시예에서, 제1 기판(102)은 내부에 형성된 구동 회로를 가질 수 있고, 제1 기판(102)은 CMOS 백플레인 또는 TFT 유리 기판일 수 있다. 구동 회로는 휘도를 제어하기 위해 LED 유닛(116)에 전자 신호를 제공한다. 일부 실시예에서, 구동 회로는 능동 매트릭스 구동 회로를 포함할 수 있고, 여기서 각 개별 LED 유닛(116)은 독립 구동기에 대응한다. 일부 실시예에서, 구동 회로는 복수의 LED 유닛(116)이 어레이로 정렬되고 구동 회로에 의해 구동되는 데이터 라인 및 스캔 라인에 연결되는 패시브 매트릭스 구동 회로를 포함할 수 있다.1 illustrates a top view of an exemplary LED structure 100 in accordance with some embodiments of the present disclosure, and FIG. 2 illustrates a cross-sectional view of an exemplary LED structure 100 along line A-A′ in accordance with some embodiments of the present disclosure. exemplify To better explain the present disclosure, a top view of the LED structure 100 of FIG. 1 and a cross-sectional view of the LED structure 100 of FIG. 2 will be described together. The LED structure 100 includes a first substrate 102 and a plurality of LED units 116 (eg, LED units 116-1, 116-2, 116-3, and 116-4 shown in FIG. 2). ) is included. The LED unit 116 is bonded onto the first substrate 102 via a bonding layer 104 . In some embodiments, the first substrate 102 may include a semiconductor material such as silicon, silicon carbide, gallium nitride, germanium, gallium arsenide, indium phosphide. In some embodiments, the first substrate 102 may be made of an electrically non-conductive material such as glass, plastic, or a sapphire wafer. In some embodiments, the first substrate 102 may have a driving circuit formed therein, and the first substrate 102 may be a CMOS backplane or a TFT glass substrate. The drive circuit provides an electronic signal to the LED unit 116 to control the luminance. In some embodiments, the drive circuit may include an active matrix drive circuit, where each individual LED unit 116 corresponds to an independent driver. In some embodiments, the driving circuit may include a passive matrix driving circuit in which a plurality of LED units 116 are arranged in an array and coupled to a data line and a scan line driven by the driving circuit.

본딩층(104)은 제1 기판(102)과 LED 유닛(116)을 본딩하기 위해 제1 기판(102) 상에 형성된 접착 재료의 층이다. 일부 실시예에서, 본딩층(104)은 금속 또는 금속 합금과 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서, 본딩층(104)은 Au, Sn In Cu 또는 Ti를 포함할 수 있다. 일부 실시예에서, 본딩층(104)은 폴리이미드(PI), 폴리디메틸실록산(PDMS)과 같은 비전도성 재료를 포함할 수 있다. 일부 실시예에서, 본딩층(104)은 SU-8 포토레지스트와 같은 포토레지스트를 포함할 수 있다. 일부 실시예에서, 본딩층(104)은 수소 실세스퀴옥산(HSQ) 또는 디비닐실록산-비스-벤조시클로부텐(DVS-BCB)일 수 있다. 이해해야 할 것은, 본딩층(104)의 재료에 대한 설명은 단지 예시적이며 제한적이지 않으며, 본 기술분야의 통상의 기술자는 요구에 따라 변경할 수 있으며, 이 모두는 본 출원의 범위에 속한다.The bonding layer 104 is a layer of adhesive material formed on the first substrate 102 to bond the first substrate 102 and the LED unit 116 . In some embodiments, bonding layer 104 may include a conductive material such as a metal or metal alloy. In some embodiments, the bonding layer 104 may include Au, Sn In Cu, or Ti. In some embodiments, bonding layer 104 may include a non-conductive material such as polyimide (PI), polydimethylsiloxane (PDMS). In some embodiments, bonding layer 104 may include a photoresist such as SU-8 photoresist. In some embodiments, the bonding layer 104 may be hydrogen silsesquioxane (HSQ) or divinylsiloxane-bis-benzocyclobutene (DVS-BCB). It should be understood that the description of the material of the bonding layer 104 is merely exemplary and not restrictive, and those skilled in the art may change it according to needs, all of which fall within the scope of the present application.

도 2를 참조하면, 각 LED 유닛(116)은 본딩층(104), 제1 도핑형 반도체층(106) 및 제2 도핑형 반도체층(108)의 부분을 포함한다. 제1 도핑형 반도체층(106)은 본딩층(104) 상에 형성된다. 일부 실시예에서, 제1 도핑형 반도체층(106) 및 제2 도핑형 반도체층(108)은 ZnSe 또는 ZnO와 같은 II-VI 재료, GaN, AlN, InN, InGaN, GaP, AlInGaP, AlGaAs 및 이들의 합금과 같은 III-V 질화물 재료에 기초한 하나 이상의 층을 포함할 수 있다. Referring to FIG. 2 , each LED unit 116 includes a bonding layer 104 , a first doped semiconductor layer 106 , and a portion of a second doped semiconductor layer 108 . The first doped semiconductor layer 106 is formed on the bonding layer 104 . In some embodiments, the first doped semiconductor layer 106 and the second doped semiconductor layer 108 are a II-VI material such as ZnSe or ZnO, GaN, AlN, InN, InGaN, GaP, AlInGaP, AlGaAs, and these one or more layers based on III-V nitride materials, such as alloys of

일부 실시예에서, 제1 도핑형 반도체층(106)은 복수의 LED 유닛(116)(예를 들어, 도 2에 예시된 4개의 LED 유닛(116))을 가로질러에 걸쳐 연장되고 이들 LED 유닛(116)의 공통 애노드를 형성하는 p-형 반도체층일 수 있다. 예를 들어, LED 유닛(116-2)의 제1 도핑형 반도체층(106)은 인접한 LED 유닛(116-1 및 116-3)으로 연장되고, 유사하게, LED 유닛(116-3)의 제1 도핑형 반도체층(106)은 인접한 LED 유닛(116-2 및 116-4)으로 연장된다. 일부 실시예에서, LED 유닛을 가로질러 연장하는 제1 도핑형 반도체층(106)은 상대적으로 얇을 수 있다. 일부 실시예에서, 제1 도핑형 반도체층(106)의 두께는 약 0.05㎛ 내지 약 1㎛일 수 있다. 일부 다른 실시예에서, 제1 도핑형 반도체층(106)의 두께는 약 0.05㎛ 내지 약 0.7㎛ 일 수 있다. 일부 대안적인 실시예에서, 제1 도핑형 반도체층(106)의 두께는 약 0.05㎛ 내지 약 0.5㎛ 일 수 있다. 개별 LED 유닛을 가로질러 연속적인 제1 도핑형 반도체의 얇은 층을 가짐으로써, 기판(102)과 복수의 LED 유닛(116) 사이의 본딩 영역은 제2 도핑형 반도체층(108) 아래의 영역에 제한되지 않고 개별 LED 유닛 사이의 영역으로 연장된다. 즉, 연속적인 제1 도핑형 반도체층(106)의 얇은 층을 가짐으로써, 본딩층(104)의 면적이 증가된다. 따라서, 기판(102)과 복수의 LED 유닛(116) 사이의 본딩 강도가 강화되고 LED 구조(100)의 박리 위험이 감소될 수 있다.In some embodiments, first doped semiconductor layer 106 extends across and spans a plurality of LED units 116 (eg, four LED units 116 illustrated in FIG. 2 ). It may be a p-type semiconductor layer forming a common anode of 116 . For example, the first doped semiconductor layer 106 of the LED unit 116-2 extends to the adjacent LED units 116-1 and 116-3, and similarly, the first doped semiconductor layer 106 of the LED unit 116-3. One doped semiconductor layer 106 extends to adjacent LED units 116-2 and 116-4. In some embodiments, the first doped semiconductor layer 106 extending across the LED unit may be relatively thin. In some embodiments, the thickness of the first doped semiconductor layer 106 may be about 0.05 μm to about 1 μm. In some other embodiments, the thickness of the first doped semiconductor layer 106 may be about 0.05 μm to about 0.7 μm. In some alternative embodiments, the thickness of the first doped semiconductor layer 106 may be from about 0.05 μm to about 0.5 μm. By having a continuous thin layer of the first doped semiconductor across individual LED units, the bonding region between the substrate 102 and the plurality of LED units 116 is in the region below the second doped semiconductor layer 108 . It is not limited and extends to the area between the individual LED units. That is, by having the continuous thin layer of the first doped semiconductor layer 106 , the area of the bonding layer 104 is increased. Accordingly, the bonding strength between the substrate 102 and the plurality of LED units 116 may be enhanced and the risk of peeling of the LED structure 100 may be reduced.

일부 실시예에서, 제1 도핑형 반도체층(106)은 p-형 GaN일 수 있다. 일부 실시예에서, 제1 도핑형 반도체층(106)은 GaN에 마그네슘(Mg)을 도핑하여 형성할 수 있다. 일부 실시예에서, 제1 도핑형 반도체층(106)은 p-형 InGaN일 수 있다. 일부 실시예에서, 제1 도핑형 반도체층(106)은 p-형 AlInGaP일 수 있다. 각 LED 유닛(116)은 구동 회로, 예를 들어, 기판(102)(구동 회로는 명시적으로 도시되지 않음)에 형성된 구동 회로에 연결된 애노드 및 캐소드를 갖는다. 예를 들어, 각 LED 유닛(116)은 정전압 소스에 연결된 애노드를 갖고 구동 회로의 소스/드레인 전극에 연결된 캐소드를 갖는다. 즉, 개별 LED 유닛(116)을 가로질러 연속적인 제1 도핑형 반도체층(106)을 형성함으로써, 복수의 LED 유닛(116)은 제1 도핑형 반도체층(106) 및 본딩층(104)에 의해 형성된 공통 애노드를 갖는다.In some embodiments, the first doped semiconductor layer 106 may be p-type GaN. In some embodiments, the first doped semiconductor layer 106 may be formed by doping GaN with magnesium (Mg). In some embodiments, the first doped semiconductor layer 106 may be p-type InGaN. In some embodiments, the first doped semiconductor layer 106 may be p-type AlInGaP. Each LED unit 116 has a driving circuit, for example, an anode and a cathode coupled to a driving circuit formed on the substrate 102 (the driving circuit is not explicitly shown). For example, each LED unit 116 has an anode coupled to a constant voltage source and a cathode coupled to the source/drain electrodes of the drive circuit. That is, by forming a continuous first doped semiconductor layer 106 across the individual LED units 116 , the plurality of LED units 116 are connected to the first doped semiconductor layer 106 and the bonding layer 104 . has a common anode formed by

일부 실시예에서, 제2 도핑형 반도체층(108)은 n-형 반도체층일 수 있고 각 LED 유닛(116)의 캐소드를 형성할 수 있다. 일부 실시예에서, 제2 도핑형 반도체층(108)은 n-형 GaN일 수 있다. 일부 실시예에서, 제2 도핑형 반도체층(108)은 n-형 InGaN일 수 있다. 일부 실시예에서, 제2 도핑형 반도체층(108)은 n-형 AlInGaP일 수 있다. 상이한 LED 유닛(116)의 제2 도핑형 반도체층(108)은 전기적으로 격리되고, 따라서 각 LED 유닛(116)은 다른 유닛과 상이한 전압 레벨을 가질 수 있는 캐소드를 갖는다. 개시된 실시예의 결과로서, 복수의 개별적으로 기능 가능한 LED 유닛(116)은 인접한 LED 유닛을 가로질러 수평으로 연장된 제1 도핑형 반도체층(106) 및 인접한 LED 유닛 사이에서 전기적으로 격리된 제2 도핑형 반도체층(108)으로 형성된다. In some embodiments, the second doped semiconductor layer 108 may be an n-type semiconductor layer and may form the cathode of each LED unit 116 . In some embodiments, the second doped semiconductor layer 108 may be n-type GaN. In some embodiments, the second doped semiconductor layer 108 may be n-type InGaN. In some embodiments, the second doped semiconductor layer 108 may be n-type AlInGaP. The second doped semiconductor layer 108 of the different LED units 116 is electrically isolated, so each LED unit 116 has a cathode that can have a different voltage level than the other units. As a result of the disclosed embodiment, a plurality of individually functional LED units 116 are formed with a first doped semiconductor layer 106 extending horizontally across adjacent LED units and a second doped electrically isolated between adjacent LED units. A semiconductor layer 108 is formed.

각 LED 유닛(116)은 제1 도핑형 반도체층(106)과 제2 도핑형 반도체층(108) 사이에 형성된 다중 양자 우물(MQW)층(110)을 더 포함한다. MQW 층(110)은 LED 유닛(116)의 활성 영역이다. 일부 실시예에서, 제1 도핑형 반도체층(106), MQW 층(110) 및 제2 도핑형 반도체층(108)을 포함하는 두께는 약 0.3 ㎛ 내지 약 5 ㎛일 수 있다. 일부 다른 실시예에서, 제1 도핑형 반도체층(106), MQW 층(110) 및 제2 도핑형 반도체층(108)을 포함하는 두께는 약 0.4 ㎛ 내지 약 4 ㎛일 수 있다. 일부 대안적인 실시예에서, 제1 도핑형 반도체층(106), MQW 층(110) 및 제2 도핑형 반도체층(108)을 포함하는 두께는 약 0.5㎛ 내지 약 3㎛일 수 있다.Each LED unit 116 further includes a multiple quantum well (MQW) layer 110 formed between the first doped semiconductor layer 106 and the second doped semiconductor layer 108 . MQW layer 110 is the active area of LED unit 116 . In some embodiments, a thickness including the first doped semiconductor layer 106 , the MQW layer 110 , and the second doped semiconductor layer 108 may be about 0.3 μm to about 5 μm. In some other embodiments, the thickness including the first doped semiconductor layer 106 , the MQW layer 110 , and the second doped semiconductor layer 108 may be from about 0.4 μm to about 4 μm. In some alternative embodiments, the thickness including the first doped semiconductor layer 106 , the MQW layer 110 , and the second doped semiconductor layer 108 may be between about 0.5 μm and about 3 μm.

도 2에 도시된 바와 같이, 패시베이션층(112)은 제2 도핑형 반도체층(108) 및 제1 도핑형 반도체층(106)의 일부 상에 형성된다. 패시베이션층(112)은 LED 유닛(116)을 보호 및 격리하기 위해 사용될 수 있다. 일부 실시예에서, 패시베이션층(112)은 SiO2, Al2O3, SiN 또는 다른 적절한 재료를 포함할 수 있다. 일부 실시예에서, 패시베이션층(112)은 폴리이미드, SU-8 포토레지스트, 또는 다른 광-패턴화 가능한 폴리머를 포함할 수 있다. 전극층(114)은 패시베이션층(112)의 일부 상에 형성되고, 전극층(114)은 패시베이션층(112) 상의 개구를 통해 제2 도핑형 반도체층(108)을 전기적으로 연결한다. 일부 실시예에서, 전극층(114)은 인듐 주석 산화물(ITO), Cr, Ti, Pt, Au, Al, Cu, Ge 또는 Ni와 같은 전도성 재료일 수 있다. As shown in FIG. 2 , the passivation layer 112 is formed on a portion of the second doped semiconductor layer 108 and the first doped semiconductor layer 106 . The passivation layer 112 may be used to protect and isolate the LED unit 116 . In some embodiments, the passivation layer 112 may include SiO 2 , Al 2 O 3 , SiN, or other suitable material. In some embodiments, passivation layer 112 may include polyimide, SU-8 photoresist, or other photo-patternable polymer. The electrode layer 114 is formed on a portion of the passivation layer 112 , and the electrode layer 114 electrically connects the second doped semiconductor layer 108 through an opening on the passivation layer 112 . In some embodiments, the electrode layer 114 may be a conductive material such as indium tin oxide (ITO), Cr, Ti, Pt, Au, Al, Cu, Ge, or Ni.

도 3은 본 개시의 일부 실시예에 따른 B-B' 라인을 따른 예시적인 LED 구조(100)의 다른 단면도를 예시한다. 제1 기판(102)은 LED 유닛(116)을 구동하기 위해 내부에 형성된 구동 회로를 갖는다. 두 개의 LED 유닛(116) 사이에 구동 회로의 콘택(118)이 노출되고, 콘택(118)은 전극층(114)을 통해 제2 도핑형 반도체층(108)과 전기적으로 연결된다. 즉, 제2 도핑형 반도체층(108)과 구동 회로의 콘택(118)의 전기적 연결은 전극층(114)에 의해 이루어진된다. 전술한 바와 같이, 제2 도핑형 반도체층(108)은 각 LED 유닛(116)의 캐소드를 형성하고, 따라서 콘택(118)은 전극층(114)을 통해 구동 회로로부터 제2 도핑형 반도체층(108)으로 각 LED 유닛(116)의 캐소드의 구동 전압을 제공한다. 3 illustrates another cross-sectional view of an exemplary LED structure 100 along line B-B′ in accordance with some embodiments of the present disclosure. The first substrate 102 has a driving circuit formed therein for driving the LED unit 116 . A contact 118 of the driving circuit is exposed between the two LED units 116 , and the contact 118 is electrically connected to the second doped semiconductor layer 108 through the electrode layer 114 . That is, the electrical connection between the second doped semiconductor layer 108 and the contact 118 of the driving circuit is made by the electrode layer 114 . As described above, the second doped semiconductor layer 108 forms the cathode of each LED unit 116 , and thus the contacts 118 are connected from the driving circuit via the electrode layer 114 to the second doped semiconductor layer 108 . ) to provide a driving voltage of the cathode of each LED unit 116 .

도 4는 본 개시의 일부 실시예에 따른 LED 구조(100)의 다른 평면도를 예시한다. 도 4에서, 전극층(114) 및 패시베이션층(112) 아래의 층은 설명의 목적을 위해 점선으로 도시되어 있다. 도 4에서, LED 구조(100)는 16개의 LED 유닛(116)을 포함한다. 각 LED 유닛(116)은 제1 도핑형 반도체층(106) 및 제2 도핑형 반도체층(108) 및 다중 양자 우물(110)에 의해 형성된 p-n 다이오드층을 포함한다. p-n 다이오드층 상에 패시베이션층(112)이 형성되고, 패시베이션층(112) 상에 전극층(114)이 형성된다.4 illustrates another top view of an LED structure 100 in accordance with some embodiments of the present disclosure. In FIG. 4 , the electrode layer 114 and the layer under the passivation layer 112 are shown in dashed lines for illustrative purposes. In FIG. 4 , LED structure 100 includes 16 LED units 116 . Each LED unit 116 includes a first doped semiconductor layer 106 and a second doped semiconductor layer 108 and a p-n diode layer formed by multiple quantum wells 110 . A passivation layer 112 is formed on the p-n diode layer, and an electrode layer 114 is formed on the passivation layer 112 .

패시베이션층(112) 상에 제2 도핑형 반도체층(108)을 노출시키는 개구(120)가 형성되고, 패시베이션층(112) 상에 콘택(118)을 노출시키는 개구(122)가 형성된다. 전극층(114)은 개구(120) 및 개구(122)를 덮는 패시베이션층(112)의 일부 상에 형성되고, 전극층(114)은 제2 도핑형 반도체층(108) 및 콘택(118)과 전기적으로 연결된다. 도 4에 도시된 예시에서, 개구(120)는 각 LED 유닛(116)의 중앙에 위치하고 개구(122)는 인접한 LED 유닛(116)의 사이에 위치한다. 이해해야 할 것은, 개구(120), 개구(122) 및 전극층(114)의 위치 및 디자인(예를 들어, 형태 및 크기)은 요구에 따라 도 4에 도시된 예시에서 벗어날 수 있으며 여기에 제한되지 않는다.An opening 120 exposing the second doped semiconductor layer 108 is formed on the passivation layer 112 , and an opening 122 exposing the contact 118 is formed on the passivation layer 112 . The electrode layer 114 is formed on the opening 120 and a part of the passivation layer 112 covering the opening 122 , and the electrode layer 114 is electrically connected to the second doped semiconductor layer 108 and the contact 118 . Connected. In the example shown in FIG. 4 , the opening 120 is located at the center of each LED unit 116 and the opening 122 is located between adjacent LED units 116 . It should be understood that the location and design (eg, shape and size) of the opening 120 , the opening 122 , and the electrode layer 114 may deviate from the example shown in FIG. 4 as desired, but is not limited thereto. .

도 4에서, LED 구조(100)는 16개의 LED 유닛(116)을 포함하고, 각 LED 유닛(116)은 개별적으로 기능 가능하다. 제1 도핑형 반도체층(106)은 제2 도핑형 반도체층(108) 및 패시베이션층(112) 아래에 위치하며, 제1 도핑형 반도체층(106)은 16개의 LED 유닛(116)의 공통 애노드이다. 본 개시와 일치하여, 복수의 LED 유닛은 이러한 LED 유닛(예를 들어, 16개의 LED 유닛(116))의 제1 도핑형 반도체층(106)이 LED 구조(100)를 형성하는 제조 공정 동안 뿐만 아니라 제조 공정 후에 전기적으로 연결될 때 '개별적으로 기능 가능한' 것으로 언급되고, 각 LED 유닛(116)은 상이한 구동 회로에 의해 개별적으로 구동될 수 있다. In FIG. 4 , LED structure 100 includes 16 LED units 116 , each LED unit 116 being individually functional. The first doped semiconductor layer 106 is located under the second doped semiconductor layer 108 and the passivation layer 112 , and the first doped semiconductor layer 106 is a common anode of 16 LED units 116 . to be. Consistent with the present disclosure, the plurality of LED units is manufactured not only during the manufacturing process in which the first doped semiconductor layer 106 of such LED units (eg, 16 LED units 116 ) forms the LED structure 100 . Rather, it is referred to as 'individually functional' when electrically connected after the manufacturing process, and each LED unit 116 can be individually driven by a different drive circuit.

도 5는 본 개시의 일부 실시예에 따른 다른 LED 구조(500)의 평면도를 예시한다. 도 5의 평면도에서 제2 도핑형 반도체층(108)의 형상은 원형이며, 도 4에 도시된 LED 구조(100)의 평면도에서 제2 도핑형 반도체층(108)의 형상과 다르다. 이해해야 할 것은, 일부 실시예에서, 평면도에서 제2 도핑형 반도체층(108)의 위치 및 형상은 상이한 설계 또는 응용에 따라 변경될 수 있으며, 평면도에서 제2 도핑형 반도체층(108) 또는 LED 유닛(116)의 형상은 여기서 제한되지 않는다. 일부 실시예에서, 평면도 중의 개구(120), 개구(122), 전극층(114) 또는 콘택(118)의 위치 및 형상은 상이한 설계 및 응용에 따라 변경될 수 있으며, 여기서 제한되지 않는다.5 illustrates a top view of another LED structure 500 in accordance with some embodiments of the present disclosure. The shape of the second doped semiconductor layer 108 in the plan view of FIG. 5 is circular, and is different from the shape of the second doped semiconductor layer 108 in the plan view of the LED structure 100 shown in FIG. 4 . It should be understood that in some embodiments, the position and shape of the second doped semiconductor layer 108 in the plan view may be changed according to different designs or applications, and in the plan view the second doped semiconductor layer 108 or the LED unit The shape of 116 is not limited here. In some embodiments, the position and shape of the opening 120 , opening 122 , electrode layer 114 or contact 118 in the plan view may be changed according to different designs and applications, without being limited herein.

도 6a 내지 도 6h는 본 개시의 일부 실시예에 따른 제조 공정 동안 예시적인 LED 구조(100)의 단면을 예시하고, 도 7은 본 개시의 일부 실시예에 따른 LED 구조(100)를 제조하는 예시적인 방법(700)의 흐름도이다. 본 개시를 보다 잘 설명하기 위해, 도 6a 내지 도 6i 및 흐름도인 도 7이 함께 설명된다. 도 6a에서, 구동 회로는 제1 기판(102)에 형성되고 구동 회로는 콘택(118)을 포함한다. 예를 들어, 구동 회로는 실리콘 웨이퍼 상에 제조된 CMOS 장치를 포함할 수 있고 일부 웨이퍼-레벨 패키징층 또는 팬-아웃 구조는 콘택(118)을 형성하기 위해 CMOS 장치 상에 적층된다. 다른 예를 들어, 구동 회로는 유리 기판 상에 제조된 TFT를 포함할 수 있고 일부 웨이퍼-레벨 패키징층 또는 팬-아웃 구조는 콘택(118)를 형성하기 위해 TFT 상에 적층된다. 제2 기판(124) 상에 반도체층을 형성하고, 반도체층은 제1 도핑형 반도체층(106), 제2 도핑형 반도체층(108) 및 MQW층(110)을 포함한다.6A-6H illustrate a cross-section of an exemplary LED structure 100 during a manufacturing process in accordance with some embodiments of the present disclosure, and FIG. 7 is an example of manufacturing the LED structure 100 in accordance with some embodiments of the present disclosure. It is a flow chart of a typical method 700 . To better explain the present disclosure, FIGS. 6A-6I and FIG. 7 which is a flowchart are described together. In FIG. 6A , a driving circuit is formed on the first substrate 102 and the driving circuit includes a contact 118 . For example, the driver circuitry may include a CMOS device fabricated on a silicon wafer and some wafer-level packaging layer or fan-out structure is deposited on the CMOS device to form contacts 118 . For another example, the driver circuit may include a TFT fabricated on a glass substrate and some wafer-level packaging layer or fan-out structure is deposited on the TFT to form the contact 118 . A semiconductor layer is formed on the second substrate 124 , and the semiconductor layer includes a first doped semiconductor layer 106 , a second doped semiconductor layer 108 , and an MQW layer 110 .

일부 실시예에서, 제1 기판(102) 또는 제2 기판(124)은 실리콘, 실리콘 카바이드, 갈륨 질화물, 게르마늄, 갈륨 비소, 인듐 인화물과 같은 반도체 재료를 포함할 수 있다. 일부 실시예에서, 제1 기판(102) 또는 제2 기판(124)은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기 비전도성 재료로 제조될 수 있다. 일부 실시예에서, 제1 기판(102)은 내부에 형성된 구동 회로를 가질 수 있고, 제1 기판(102)은 CMOS 백플레인 또는 TFT 유리 기판을 포함할 수 있다. 일부 실시예에서, 제1 도핑형 반도체층(106) 및 제2 도핑형 반도체층(108)은 ZnSe 또는 ZnO와 같은 II-VI 재료, GaN, AlN, InN, InGaN, GaP, AlInGaP, AlGaAs 및 이들의 합금과 같은 III-V 질화물 재료에 기초한 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 제1 도핑형 반도체층(106)은 p-형 반도체층을 포함할 수 있고, 제2 도핑형 반도체층(108)은 n-형 반도체층을 포함할 수 있다.In some embodiments, the first substrate 102 or the second substrate 124 may include a semiconductor material such as silicon, silicon carbide, gallium nitride, germanium, gallium arsenide, indium phosphide. In some embodiments, the first substrate 102 or the second substrate 124 may be made of an electrically non-conductive material such as glass, plastic, or a sapphire wafer. In some embodiments, the first substrate 102 may have a driving circuit formed therein, and the first substrate 102 may include a CMOS backplane or a TFT glass substrate. In some embodiments, the first doped semiconductor layer 106 and the second doped semiconductor layer 108 are a II-VI material such as ZnSe or ZnO, GaN, AlN, InN, InGaN, GaP, AlInGaP, AlGaAs, and these one or more layers based on III-V nitride materials, such as alloys of In some embodiments, the first doped semiconductor layer 106 may include a p-type semiconductor layer, and the second doped semiconductor layer 108 may include an n-type semiconductor layer.

도 6b에서, 본딩층(104)은 제1 기판(102) 상에 형성된다. 일부 실시예에서, 본딩층(104)은 금속 또는 금속 합금과 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서, 본딩층(104)은 Au, Sn In Cu 또는 Ti를 포함할 수 있다. 일부 실시예에서, 본딩층(104)은 폴리이미드(PI), 폴리디메틸실록산(PDMS)과 같은 비전도성 재료를 포함할 수 있다. 일부 실시예에서, 본딩층(104)은 SU-8 포토레지스트와 같은 포토레지스트를 포함할 수 있다. 일부 실시예에서, 본딩층(104)은 수소 실세스퀴옥산(HSQ) 또는 디비닐실록산-비스-벤조시클로부텐(DVS-BCB)을 포함할 수 있다. 일부 실시예에서, 도전층(126)은 제1 도핑형 반도체층(106) 상에 형성될 수 있다. 일부 실시예에서, 도전층(126)은 제1 도핑형 반도체층(106)을 덮는 공통 전극을 형성할 수 있다. 일부 실시예에서, 도전층(126)은 제1 도핑형 반도체층(106) 상에 오믹 콘택을 형성할 수 있다. 일부 실시예에서, 도전층(126) 및 본딩층(104)은 후속 공정에서 하나의 층으로 통칭할 수 있다. In FIG. 6B , a bonding layer 104 is formed on the first substrate 102 . In some embodiments, bonding layer 104 may include a conductive material such as a metal or metal alloy. In some embodiments, the bonding layer 104 may include Au, Sn In Cu, or Ti. In some embodiments, bonding layer 104 may include a non-conductive material such as polyimide (PI), polydimethylsiloxane (PDMS). In some embodiments, bonding layer 104 may include a photoresist such as SU-8 photoresist. In some embodiments, the bonding layer 104 may include hydrogen silsesquioxane (HSQ) or divinylsiloxane-bis-benzocyclobutene (DVS-BCB). In some embodiments, the conductive layer 126 may be formed on the first doped semiconductor layer 106 . In some embodiments, the conductive layer 126 may form a common electrode covering the first doped semiconductor layer 106 . In some embodiments, the conductive layer 126 may form an ohmic contact on the first doped semiconductor layer 106 . In some embodiments, the conductive layer 126 and the bonding layer 104 may be collectively referred to as one layer in a subsequent process.

도 6c 및 도 7의 공정(702)을 참조하면, 제2 기판(124) 및 제1 도핑형 반도체층(106), 제2 도핑형 반도체층(108) 및 MQW 층(110)을 포함하는 반도체층은 플립오버되고 본딩층(104) 및 도전층(126)을 통해 제1 기판(102)에 본딩된다. 다음, 반도체층에서 제2 기판(124)을 제거할 수 있다. 도 6c는 제1 기판(102)과 제1 도핑형 반도체층(106) 사이의 본딩층(104)을 도시한다. 그러나, 일부 실시예에서, 본딩층(104)은 제1 기판(102)과 제1 도핑형 반도체층(106)을 본딩하기 위해 하나 또는 복수의 층을 포함할 수 있다. 예를 들어, 본딩층(104)은 단일 전도성 또는 비전도성 층을 포함할 수 있다. 다른 예로서, 본딩층(104)은 접착 재료 및 전도성 또는 비전도성 층을 포함할 수 있다. 일부 실시예에서, 본딩층(104) 및 도전층(126)은 공정(702) 후에 하나의 층으로 통칭할 수 있다. 이해해야 할 것은, 본딩층(104)의 재료에 대한 설명은 단지 예시적이며 제한적이지 않으며, 본 기술분야의 통상의 기술자는 요구에 따라 변경될 수 있으며, 이 모두는 본 출원의 범위에 속한다.Referring to the process 702 of FIGS. 6C and 7 , a semiconductor including a second substrate 124 , a first doped semiconductor layer 106 , a second doped semiconductor layer 108 , and an MQW layer 110 . The layers are flipped over and bonded to the first substrate 102 via the bonding layer 104 and the conductive layer 126 . Next, the second substrate 124 may be removed from the semiconductor layer. 6C shows a bonding layer 104 between the first substrate 102 and the first doped semiconductor layer 106 . However, in some embodiments, the bonding layer 104 may include one or more layers to bond the first substrate 102 and the first doped semiconductor layer 106 . For example, bonding layer 104 may include a single conductive or non-conductive layer. As another example, the bonding layer 104 may include an adhesive material and a conductive or non-conductive layer. In some embodiments, bonding layer 104 and conductive layer 126 may be collectively referred to as one layer after process 702 . It should be understood that the description of the material of the bonding layer 104 is merely exemplary and not restrictive, and those skilled in the art may change according to needs, all of which fall within the scope of the present application.

도 6d에서, 제2 도핑형 반도체층(108)의 일부를 제거하기 위해 제2 도핑형 반도체층(108)에 대해 씨닝 공정이 수행될 수 있다. 일부 실시예에서, 씨닝 공정은 건식 에칭 또는 습식 에칭 공정을 포함할 수 있다. 일부 실시예에서, 씨닝 공정은 화학적 기계적 연마(CMP) 공정을 포함할 수 있다. 일부 실시예에서, 제1 도핑형 반도체층(106), MQW 층(110) 및 제2 도핑형 반도체층(108)을 포함하는 두께는 약 0.3 ㎛ 내지 약 5 ㎛일 수 있다. 일부 다른 실시예에서, 제1 도핑형 반도체층(106), MQW 층(110) 및 제2 도핑형 반도체층(108)을 포함하는 두께는 약 0.4 ㎛ 내지 약 4 ㎛일 수 있다. 일부 대안적인 실시예에서, 제1 도핑형 반도체층(106), MQW 층(110) 및 제2 도핑형 반도체층(108)을 포함하는 두께는 약 0.5㎛ 내지 약 3㎛일 수 있다.In FIG. 6D , a thinning process may be performed on the second doped semiconductor layer 108 to remove a portion of the second doped semiconductor layer 108 . In some embodiments, the thinning process may include a dry etching or a wet etching process. In some embodiments, the thinning process may include a chemical mechanical polishing (CMP) process. In some embodiments, a thickness including the first doped semiconductor layer 106 , the MQW layer 110 , and the second doped semiconductor layer 108 may be about 0.3 μm to about 5 μm. In some other embodiments, the thickness including the first doped semiconductor layer 106 , the MQW layer 110 , and the second doped semiconductor layer 108 may be from about 0.4 μm to about 4 μm. In some alternative embodiments, the thickness including the first doped semiconductor layer 106 , the MQW layer 110 , and the second doped semiconductor layer 108 may be between about 0.5 μm and about 3 μm.

도 6e 및 도 7의 공정(704)을 참조하면, 제1 에칭 공정은 제2 도핑형 반도체층(108)의 일부를 제거하고 제1 도핑형 반도체층(106)의 일부를 노출시키기 위해 수행될 수 있다. 제1 도핑형 반도체층(106)의 미리 정의된 두께가 제1 기판(102) 상에 남을 때까지 제1 도핑형 반도체층(106)의 일부를 노출시킨다. 일부 실시예에서, 남은 제1 도핑형 반도체층(106)은 LED 구조(100)의 복수의 LED 유닛(116)(예를 들어, 도 6e에 예시된 4개의 LED 유닛(116))을 가로질러 수평으로 연장된다. 일부 실시예에서, 제1 도핑형 반도체층(106)의 미리 정의된 두께는 약 0.05㎛와 약 1㎛ 사이일 수 있다. 다른 일부 실시예에서, 제1 도핑형 반도체층(106)의 미리 정의된 두께는 약 0.05㎛와 약 0.7㎛ 사이일 수 있다. 일부 대안적인 실시예에서, 제1 도핑형 반도체층(106)의 미리 정의된 두께는 약 0.05㎛와 약 0.5㎛ 사이일 수 있다. 공정(704) 후에, 각 LED 유닛(116)의 제2 도핑형 반도체층(108) 및 MQW 층(110)은 전기적으로 분리될 수 있고, 인접한 LED 유닛(116)(예를 들어, LED 유닛(116-1, 116-2, 116-3 및 116-4))의 제1 도핑형 반도체층(106)은 전기적으로 연결될 수 있다.6E and 7 , a first etching process may be performed to remove a portion of the second doped semiconductor layer 108 and expose a portion of the first doped semiconductor layer 106 . can A portion of the first doped semiconductor layer 106 is exposed until a predefined thickness of the first doped semiconductor layer 106 remains on the first substrate 102 . In some embodiments, the remaining first doped semiconductor layer 106 is spread across the plurality of LED units 116 of the LED structure 100 (eg, the four LED units 116 illustrated in FIG. 6E ). extends horizontally. In some embodiments, the predefined thickness of the first doped semiconductor layer 106 may be between about 0.05 μm and about 1 μm. In some other embodiments, the predefined thickness of the first doped semiconductor layer 106 may be between about 0.05 μm and about 0.7 μm. In some alternative embodiments, the predefined thickness of the first doped semiconductor layer 106 may be between about 0.05 μm and about 0.5 μm. After process 704 , the second doped semiconductor layer 108 and MQW layer 110 of each LED unit 116 can be electrically isolated and adjacent LED units 116 (eg, LED units The first doped semiconductor layers 106 of 116-1, 116-2, 116-3, and 116-4) may be electrically connected.

일부 실시예에서, 공정(704) 동안, 제1 에칭 공정은 제2 도핑형 반도체층(108)의 일부를 제거하고 MQW 층(110)의 일부를 노출시키기 위해 수행될 수 있다. MQW 층(110)의 일부는 미리 정의된 두께의 제1 도핑형 반도체층(106) 및 MQW 층(110)이 제1 기판(102) 상에 남을 때까지 노출된다. 일부 실시예에서, 남은 제1 도핑형 반도체층(106) 및 MQW 층(110)은 LED 구조(100)의 복수의 LED 유닛(116)(예를 들어, 도 6e에 예시된 4개의 LED 유닛(116))을 가로질러 수평으로 연장된다. 일부 실시예에서, 제1 도핑형 반도체층(106) 및 MQW 층(110)의 미리 정의된 두께는 약 0.05㎛와 약 1㎛ 사이일 수 있다. 다른 일부 실시예에서, 제1 도핑형 반도체층(106) 및 MQW 층(110)의 미리 정의된 두께는 약 0.05㎛와 약 0.7㎛ 사이일 수 있다. 일부 대안적인 실시예에서, 제1 도핑형 반도체층(106) 및 MQW 층(110)의 미리 정의된 두께는 약 0.05㎛ 내지 약 0.5㎛ 일 수 있다. 공정(704) 후에, 각 LED 유닛(116)의 제2 도핑형 반도체층(108)은 전기적으로 분리될 수 있고, 인접한 LED 유닛(116)(예를 들어, LED 유닛(116-1, 116-2, 116-3 및 116-4))의 제1 도핑형 반도체층(106) 및 MQW 층(110)은 전기적으로 연결될 수 있다.In some embodiments, during process 704 , a first etching process may be performed to remove a portion of the second doped semiconductor layer 108 and expose a portion of the MQW layer 110 . A portion of the MQW layer 110 is exposed until the first doped semiconductor layer 106 of a predefined thickness and the MQW layer 110 remain on the first substrate 102 . In some embodiments, the remaining first doped semiconductor layer 106 and MQW layer 110 are the plurality of LED units 116 of the LED structure 100 (eg, the four LED units illustrated in FIG. 6E ) 116)) and extends horizontally. In some embodiments, the predefined thickness of the first doped semiconductor layer 106 and the MQW layer 110 may be between about 0.05 μm and about 1 μm. In some other embodiments, the predefined thicknesses of the first doped semiconductor layer 106 and the MQW layer 110 may be between about 0.05 μm and about 0.7 μm. In some alternative embodiments, the predefined thicknesses of the first doped semiconductor layer 106 and the MQW layer 110 may be between about 0.05 μm and about 0.5 μm. After process 704 , the second doped semiconductor layer 108 of each LED unit 116 can be electrically isolated and adjacent LED units 116 (eg, LED units 116 - 1 , 116 - 2, 116-3, and 116-4)), the first doped semiconductor layer 106 and the MQW layer 110 may be electrically connected.

도 6f를 참조하면, 제2 에칭 공정은 제1 도핑형 반도체층(106)의 일부를 제거하고 콘택(118)을 노출시키기 위해 수행될 수 있다. 제2 에칭 공정은 건식 에칭 또는 습식 에칭일 수 있다. 건식 에칭 또는 습식 에칭시 포토리소그래피 공정을 통해 제2 도핑형 반도체층(108) 및 제1 도핑형 반도체층(106)의 일부 상에 하드 마스크(예를 들어, 포토레지스트)를 형성할 수 있다. 다음, 제1 도핑형 반도체층(106)의 덮이지 않은 부분은 콘택(118)을 노출시키기 위해 건식 에칭 플라즈마 또는 습식 에칭 용액에 의해 제거된다. Referring to FIG. 6F , a second etching process may be performed to remove a portion of the first doped semiconductor layer 106 and expose the contact 118 . The second etching process may be dry etching or wet etching. During dry etching or wet etching, a hard mask (eg, photoresist) may be formed on a portion of the second doped semiconductor layer 108 and the first doped semiconductor layer 106 through a photolithography process. Next, the uncovered portions of the first doped semiconductor layer 106 are removed by a dry etching plasma or wet etching solution to expose the contacts 118 .

도 6g 및 도 7의 공정(706)을 참조하면, 패시베이션층(112)은 제2 도핑형 반도체층(108), 노출된 제1 도핑형 반도체층(106) 및 노출된 콘택(118) 상에 형성된다. 일부 실시예에서, 패시베이션층(112)은 SiO2, Al2O3, SiN 또는 격리 및 보호를 위한 다른 적절한 재료를 포함할 수 있다. 일부 실시예에서, 패시베이션층(112)은 폴리이미드, SU-8 포토레지스트, 또는 다른 광-패턴화 가능한 폴리머를 포함할 수 있다. 도 7의 공정(708)에서, 개구(120) 및 개구(122)는 도 6g에 도시된 바와 같이 형성된다. 개구(120)는 제2 도핑형 반도체층(108)의 일부를 노출시키고 개구(122)는 콘택(118)을 노출시킨다. 일부 실시예에서, 공정(708)은 패시베이션층(112)의 일부를 제거하고 개구(120) 및 개구(122)를 형성하기 위해 제3 에칭 공정에 의해 수행될 수 있다. 일부 추가 실시예에서, 패시베이션층(112)이 감광성 재료(예를 들어, 폴리이미드, SU-8 포토레지스트, 또는 다른 광-패턴화 가능한 폴리머)에 의해 형성되고, 공정(708)은 패시베이션층(112)을 패턴화하고 개구(120) 및 개구(122)를 노출시키기 위해 포토리소그래피 공정에 의해 수행될 수 있다.6G and 7 , the passivation layer 112 is formed on the second doped semiconductor layer 108 , the exposed first doped semiconductor layer 106 and the exposed contacts 118 . is formed In some embodiments, passivation layer 112 may include SiO 2 , Al 2 O 3 , SiN, or other suitable material for isolation and protection. In some embodiments, passivation layer 112 may include polyimide, SU-8 photoresist, or other photo-patternable polymer. In process 708 of FIG. 7 , opening 120 and opening 122 are formed as shown in FIG. 6G . Opening 120 exposes a portion of second doped semiconductor layer 108 and opening 122 exposes contact 118 . In some embodiments, process 708 may be performed by a third etching process to remove a portion of passivation layer 112 and form openings 120 and 122 . In some further embodiments, passivation layer 112 is formed by a photosensitive material (eg, polyimide, SU-8 photoresist, or other photo-patternable polymer), and process 708 includes passivation layer ( patterning 112 and exposing openings 120 and 122 may be performed by a photolithographic process.

도 6h 및 도 7의 공정(710)을 참조하면, 전극층(114)은 개구(120) 및 개구(122)를 덮는 패시베이션층(112) 상에 형성된다. 따라서, 전극층(114)은 제2 도핑형 반도체층(108) 및 콘택(118)을 전기적으로 연결하고, LED 유닛을 기판(102)의 구동 회로와 연결하기 위한 전기적 경로를 형성한다. 구동 회로는 콘택(118) 및 전극층(114)을 통해 제2 도핑형 반도체층(108)의 전압 및 전류 레벨을 제어할 수 있다. 일부 실시예에서, 전극층(114)은 인듐 주석 산화물(ITO), Cr, Ti, Pt, Au, Al, Cu, Ge 또는 Ni와 같은 도전성 재료를 포함할 수 있다. Referring to the process 710 of FIGS. 6H and 7 , the electrode layer 114 is formed on the opening 120 and the passivation layer 112 covering the opening 122 . Accordingly, the electrode layer 114 electrically connects the second doped semiconductor layer 108 and the contact 118 , and forms an electrical path for connecting the LED unit to the driving circuit of the substrate 102 . The driving circuit may control the voltage and current levels of the second doped semiconductor layer 108 through the contact 118 and the electrode layer 114 . In some embodiments, the electrode layer 114 may include a conductive material such as indium tin oxide (ITO), Cr, Ti, Pt, Au, Al, Cu, Ge, or Ni.

본 개시는 잠재적인 박리를 피하기 위해 얇은 연속적인 기능층(예를 들어, 제1 도핑형 반도체층(106))이 남도록 제1 도핑형 반도체층(106) 및 제2 도핑형 반도체층(108)과 같은 기능성 에피택시층이 부분적으로 패턴화/에칭된 LED 구조 및 LED 구조의 제조 방법을 제공한다. 또한, 본 개시는 제1 도핑형 반도체층(106) 상에 MQW 층을 유지하기 위한 다른 옵션을 제공한다. 또한, 본 개시에서 설명하는 제조 방법은 기능성 메사(예를 들어, LED 유닛(116))의 측벽의 물리적 손상을 더욱 감소시키고, LED의 발광 영역인 양자 우물 구조의 손상을 감소시키며, 기능성 메사의 광학적, 전기적 특성을 향상시킬 수 있다.The present disclosure discloses a first doped semiconductor layer 106 and a second doped semiconductor layer 108 such that a thin continuous functional layer (eg, first doped semiconductor layer 106) remains to avoid potential delamination. Provided is an LED structure in which a functional epitaxial layer is partially patterned/etched and a method of manufacturing the LED structure. The present disclosure also provides another option for maintaining the MQW layer on the first doped semiconductor layer 106 . In addition, the fabrication method described in this disclosure further reduces physical damage to the sidewall of the functional mesa (eg, LED unit 116), reduces damage to the quantum well structure, which is the light emitting region of the LED, and Optical and electrical properties can be improved.

본 개시의 일 측면에 따르면, LED 구조가 개시된다. LED 구조는, 기판 및 기판 상에 형성된 복수의 LED 유닛을 포함한다. 각 LED 유닛은 기판 상에 형성된 본딩층; 본딩층 상에 형성된 제1 도핑형 반도체층; 제1 도핑형 반도체층 상에 형성된 제2 도핑형 반도체층; 제2 도핑형 반도체층 및 제1 도핑형 반도체층의 일부 상에 형성된 패시베이션층; 및 패시베이션층의 일부 상에 형성되며, 제2 도핑형 반도체층과 접촉하는 전극층을 포함한다. 복수의 LED 유닛은 제1 LED 유닛 및 제1 LED 유닛에 인접한 제2 LED 유닛을 포함한다. 제1 LED 유닛의 제1 도핑형 반도체층은 제1 LED 유닛에 인접한 제2 LED 유닛의 제1 도핑형 반도체층까지 수평으로 연장되며, 제1 LED 유닛 및 제2 LED 유닛은 개별적으로 기능 가능한 LED 유닛이다.According to one aspect of the present disclosure, an LED structure is disclosed. The LED structure includes a substrate and a plurality of LED units formed on the substrate. Each LED unit includes a bonding layer formed on a substrate; a first doped semiconductor layer formed on the bonding layer; a second doped semiconductor layer formed on the first doped semiconductor layer; a passivation layer formed on a portion of the second doped semiconductor layer and the first doped semiconductor layer; and an electrode layer formed on a portion of the passivation layer and in contact with the second doped semiconductor layer. The plurality of LED units includes a first LED unit and a second LED unit adjacent to the first LED unit. A first doped semiconductor layer of the first LED unit extends horizontally to a first doped semiconductor layer of a second LED unit adjacent to the first LED unit, wherein the first LED unit and the second LED unit are individually functional LEDs is a unit

일부 실시예에서, 제1 LED 유닛의 제2 도핑형 반도체층은 제2 LED 유닛의 제2 도핑형 반도체층과 전기적으로 격리된다. 일부 실시예에서, 각 LED 유닛은 제1 도핑형 반도체층과 제2 도핑형 반도체층 사이에 형성된 다중 양자 우물(MQW)층을 더 포함한다. In some embodiments, the second doped semiconductor layer of the first LED unit is electrically isolated from the second doped semiconductor layer of the second LED unit. In some embodiments, each LED unit further includes a multiple quantum well (MQW) layer formed between the first doped semiconductor layer and the second doped semiconductor layer.

일부 실시예에서, 제1 도핑형 반도체층은 p-형 반도체층이고 제1 LED 유닛 및 제2 LED 유닛의 공통 애노드이다. 일부 실시예에서, 제2 도핑형 반도체층은 n-형 반도체층이고 제1 LED 유닛 및 제2 LED 유닛의 캐소드이다. In some embodiments, the first doped semiconductor layer is a p-type semiconductor layer and is a common anode of the first LED unit and the second LED unit. In some embodiments, the second doped semiconductor layer is an n-type semiconductor layer and is a cathode of the first LED unit and the second LED unit.

일부 실시예에서, 기판은 복수의 LED 유닛을 구동하기 위한 구동 회로를 포함한다. 일부 실시예에서, 각 LED 유닛의 전극층은 제1 도핑형 반도체층 상의 개구를 통해 구동 회로에 연결된다.In some embodiments, the substrate includes a driving circuit for driving the plurality of LED units. In some embodiments, the electrode layer of each LED unit is connected to the driving circuit through an opening on the first doped semiconductor layer.

본 개시의 다른 측면에 따르면, LED 구조가 개시된다. LED 구조는 기판 및 기판 상에 형성된 복수의 LED 유닛을 포함한다. 각 LED 유닛은 기판 상에 형성된 p-n 다이오드층, p-n 다이오드층 상에 형성된 패시베이션층, 및 패시베이션층 상에 형성되고 p-n 다이오드층과 접촉하는 전극층을 포함한다. 복수의 LED 유닛은 제1 LED 유닛 및 제1 LED 유닛에 인접한 제2 LED 유닛을 포함한다. 제1 LED 유닛 및 제2 LED 유닛은 공통 애노드를 갖고, 제1 LED 유닛 및 제2 LED 유닛은 개별적으로 기능 가능한 LED 유닛이다. According to another aspect of the present disclosure, an LED structure is disclosed. The LED structure includes a substrate and a plurality of LED units formed on the substrate. Each LED unit includes a p-n diode layer formed on a substrate, a passivation layer formed on the p-n diode layer, and an electrode layer formed on the passivation layer and in contact with the p-n diode layer. The plurality of LED units includes a first LED unit and a second LED unit adjacent to the first LED unit. The first LED unit and the second LED unit have a common anode, and the first LED unit and the second LED unit are individually functional LED units.

일부 실시예에서, p-n 다이오드층은 p-도핑층, n-도핑층, 및 p-도핑층과 n-도핑층 사이에 형성된 다중 양자 우물(MQW)층을 포함한다. 일부 실시예에서, p-도핑층은 제1 LED 유닛 및 제2 LED 유닛의 공통 애노드이다. 일부 실시예에서, 제1 LED 유닛 및 제2 LED 유닛의 n-도핑층은 전기적으로 격리된다.In some embodiments, the p-n diode layer includes a p-doped layer, an n-doped layer, and a multiple quantum well (MQW) layer formed between the p-doped layer and the n-doped layer. In some embodiments, the p-doped layer is a common anode of the first LED unit and the second LED unit. In some embodiments, the n-doped layers of the first LED unit and the second LED unit are electrically isolated.

일부 실시예에서, 각 LED 유닛은 기판과 p-n 다이오드층 사이에 형성된 본딩층을 더 포함한다. 일부 실시예에서, 기판은 복수의 LED 유닛을 구동하기 위한 구동 회로를 포함한다. 일부 실시예에서, 각 LED 유닛의 전극층은 p-n 다이오드층 상의 개구를 통해 구동 회로에 연결된다.In some embodiments, each LED unit further includes a bonding layer formed between the substrate and the p-n diode layer. In some embodiments, the substrate includes a driving circuit for driving the plurality of LED units. In some embodiments, the electrode layer of each LED unit is connected to the driving circuit through an opening on the p-n diode layer.

본 개시의 또 다른 측면에 따르면, LED 구조를 제조하는 방법이 개시된다. 제1 기판 상에 반도체층이 형성된다. 반도체층은 제1 도핑형 반도체층 및 제2 도핑형 반도체층을 포함한다. 제2 도핑형 반도체층의 일부를 제거하고 제1 도핑형 반도체층의 일부를 노출시키는 제1 에칭 공정이 수행된다. 제2 도핑형 반도체층 및 노출된 제1 도핑형 반도체층 상에 패시베이션층이 형성된다. 패시베이션층에 제1 개구가 형성된다. 패시베이션층 상에 전극층이 형성되고, 상기 전극층은 제1 개구를 덮고 제2 도핑형 반도체층과 접촉한다.According to another aspect of the present disclosure, a method of manufacturing an LED structure is disclosed. A semiconductor layer is formed on the first substrate. The semiconductor layer includes a first doped semiconductor layer and a second doped semiconductor layer. A first etching process of removing a portion of the second doped semiconductor layer and exposing a portion of the first doped semiconductor layer is performed. A passivation layer is formed on the second doped semiconductor layer and the exposed first doped semiconductor layer. A first opening is formed in the passivation layer. An electrode layer is formed on the passivation layer, the electrode layer covers the first opening and is in contact with the second doped semiconductor layer.

일부 실시예에서, 제1 에칭 공정을 수행하는 단계는 제2 도핑형 반도체층의 일부를 제거하는 단계, 및 제1 기판 상에 제1 도핑형 반도체층의 미리 정의된 두께가 남을 때까지 제1 도핑형 반도체층의 일부를 노출시키는 단계를 더 포함한다. 남은 제1 도핑형 반도체층은 LED 구조의 복수의 LED 유닛을 가로질러 수평으로 연장된다.In some embodiments, performing the first etching process includes removing a portion of the second doped semiconductor layer, and performing the first etching process until a predefined thickness of the first doped semiconductor layer remains on the first substrate. The method further includes exposing a portion of the doped semiconductor layer. The remaining first doped semiconductor layer extends horizontally across the plurality of LED units of the LED structure.

일부 실시예에서, 제1 기판 상에 반도체층을 형성하는 단계는 본딩층을 통해 반도체층을 제1 기판에 본딩하는 단계를 더 포함한다. 일부 실시예에서, 제1 기판 상에 반도체층을 형성하는 단계는 제1 기판에 구동 회로를 형성하는 단계, 제2 기판 상에 반도체층을 형성하는 단계, 본딩층을 통해 반도체층을 제1 기판에 본딩하는 단계, 및 제2 기판을 제거하는 단계를 더 포함한다. In some embodiments, forming the semiconductor layer on the first substrate further includes bonding the semiconductor layer to the first substrate via a bonding layer. In some embodiments, forming the semiconductor layer on the first substrate includes forming a driving circuit on the first substrate, forming the semiconductor layer on the second substrate, and bonding the semiconductor layer to the first substrate through a bonding layer. bonding to the substrate; and removing the second substrate.

일부 실시예에서, 패시베이션층 상에 제1 개구를 형성하는 단계는 패시베이션층 상에 구동 회로의 콘택을 노출시키는 제2 개구를 형성하는 단계를 더 포함한다. 일부 실시예에서, 패시베이션층 상에 제1 개구를 덮고 제2 도핑형 반도체층과 접촉하는 전극층을 형성하는 단계는 패시베이션층 상에 제1 개구 및 제2 개구를 덮는 전극층을 형성하여 제2 도핑형 반도체층과 구동 회로의 콘택을 전기적으로 연결하는 단계를 더 포함한다. In some embodiments, forming the first opening on the passivation layer further comprises forming a second opening on the passivation layer exposing a contact of the drive circuit. In some embodiments, the step of forming an electrode layer covering the first opening and in contact with the second doped semiconductor layer on the passivation layer comprises forming an electrode layer covering the first opening and the second opening on the passivation layer to form the second doped type semiconductor layer. The method further includes electrically connecting the semiconductor layer to the contact of the driving circuit.

전술한 특정 실시예에 대한 설명은 다양한 애플리케이션에 쉽게 수정 및/또는 적응될 수 있다.　따라서, 이러한 적응 및 수정은 본 명세서에 제시된 교시 및 지침에 기초하여 개시된 실시예의 의미와 동등한 범위 내에 있도록 의도된다.The foregoing description of specific embodiments may be readily modified and/or adapted to various applications. Accordingly, such adaptations and modifications are intended to fall within the equivalent scope of the meaning of the disclosed embodiments based on the teachings and guidance presented herein.

본 개시의 폭 및 범위는 상술한 어느 하나의 예시적인 실시예에 의해 제한되어서는 안 되며, 다음의 청구범위 및 그 등가물에 따라 정의되어야 한다.The breadth and scope of the present disclosure should not be limited by any one exemplary embodiment described above, but should be defined in accordance with the following claims and their equivalents.

Claims (20)

발광 다이오드(LED) 구조에 있어서,
기판; 및
상기 기판 상에 형성된 복수의 LED 유닛을 포함하고, 각 LED 유닛은,
상기 기판 상에 형성된 본딩층;
상기 본딩층 상에 형성된 제1 도핑형 반도체층;
상기 제1 도핑형 반도체층 상에 형성된 제2 도핑형 반도체층;
상기 제2 도핑형 반도체층 및 상기 제1 도핑형 반도체층의 일부 상에 형성된 패시베이션층; 및
상기 패시베이션층의 일부 상에 형성되며, 상기 제2 도핑형 반도체층과 접촉하는 전극층을 포함하고,
여기서, 상기 복수의 LED 유닛은 제1 LED 유닛 및 상기 제1 LED 유닛에 인접한 제2 LED 유닛을 포함하고, 상기 제1 LED 유닛의 상기 제1 도핑형 반도체층은 상기 제1 LED 유닛에 인접한 상기 제2 LED 유닛의 상기 제1 도핑형 반도체층까지 수평으로 연장되며, 상기 제1 LED 유닛 및 상기 제2 LED 유닛은 개별적으로 기능 가능한 LED 유닛인,
LED 구조.In the light emitting diode (LED) structure,
Board; and
A plurality of LED units formed on the substrate, each LED unit comprising:
a bonding layer formed on the substrate;
a first doped semiconductor layer formed on the bonding layer;
a second doped semiconductor layer formed on the first doped semiconductor layer;
a passivation layer formed on a portion of the second doped semiconductor layer and the first doped semiconductor layer; and
an electrode layer formed on a portion of the passivation layer and in contact with the second doped semiconductor layer;
Here, the plurality of LED units includes a first LED unit and a second LED unit adjacent to the first LED unit, and the first doped semiconductor layer of the first LED unit is adjacent to the first LED unit. horizontally extending to the first doped semiconductor layer of a second LED unit, wherein the first LED unit and the second LED unit are individually functional LED units,
LED structure. 제1항에 있어서,
상기 제1 LED 유닛의 상기 제2 도핑형 반도체층은 상기 제2 LED 유닛의 상기 제2 도핑형 반도체층과 전기적으로 격리된,
LED 구조.According to claim 1,
the second doped semiconductor layer of the first LED unit is electrically isolated from the second doped semiconductor layer of the second LED unit;
LED structure. 제1항에 있어서,
각 LED 유닛은 상기 제1 도핑형 반도체층과 상기 제2 도핑형 반도체층 사이에 형성된 다중 양자 우물(MQW)층을 더 포함하는,
LED 구조.According to claim 1,
each LED unit further comprising a multiple quantum well (MQW) layer formed between the first doped semiconductor layer and the second doped semiconductor layer;
LED structure. 제1항에 있어서,
상기 제1 도핑형 반도체층은 p-형 반도체층이고 상기 제1 LED 유닛 및 상기 제2 LED 유닛의 공통 애노드인,
LED 구조.According to claim 1,
wherein the first doped semiconductor layer is a p-type semiconductor layer and is a common anode of the first LED unit and the second LED unit;
LED structure. 제1항에 있어서,
상기 제2 도핑형 반도체층은 n-형 반도체층이고 상기 제1 LED 유닛 및 상기 제2 LED 유닛의 캐소드인,
LED 구조.According to claim 1,
wherein the second doped semiconductor layer is an n-type semiconductor layer and is a cathode of the first LED unit and the second LED unit;
LED structure. 제1항에 있어서,
상기 기판은 상기 복수의 LED 유닛을 구동하기 위한 구동 회로를 포함하는,
LED 구조.According to claim 1,
The substrate includes a driving circuit for driving the plurality of LED units,
LED structure. 제6항에 있어서,
각 LED 유닛의 상기 전극층은 상기 제1 도핑형 반도체층 상의 개구를 통해 상기 구동 회로에 연결된,
LED 구조.7. The method of claim 6,
the electrode layer of each LED unit is connected to the driving circuit through an opening on the first doped semiconductor layer;
LED structure. 발광 다이오드(LED) 구조에 있어서,
기판; 및
상기 기판 상에 형성된 복수의 LED 유닛을 포함하고, 각 LED 유닛은,
상기 기판 상에 형성된 p-n 다이오드층;
상기 p-n 다이오드층 상에 형성된 패시베이션층; 및
상기 패시베이션층 상에 형성되며, 상기 p-n 다이오드층과 접촉하는 전극층을 포함하고,
여기서, 상기 복수의 LED 유닛은 제1 LED 유닛 및 상기 제1 LED 유닛에 인접한 제2 LED 유닛을 포함하고, 상기 제1 LED 유닛 및 상기 제2 LED 유닛은 공통 애노드를 갖고, 상기 제1 LED 유닛 및 상기 제2 LED 유닛은 개별적으로 기능 가능한 LED 유닛인,
LED 구조.In the light emitting diode (LED) structure,
Board; and
A plurality of LED units formed on the substrate, each LED unit comprising:
a pn diode layer formed on the substrate;
a passivation layer formed on the pn diode layer; and
an electrode layer formed on the passivation layer and in contact with the pn diode layer;
wherein the plurality of LED units includes a first LED unit and a second LED unit adjacent to the first LED unit, wherein the first LED unit and the second LED unit have a common anode, and the first LED unit and the second LED unit is an individually functional LED unit,
LED structure. 제8항에 있어서,
상기 p-n 다이오드층은 p-도핑층, n-도핑층, 및 상기 p-도핑층과 상기 n-도핑층 사이에 형성된 다중 양자 우물(MQW)층을 포함하는,
LED 구조.9. The method of claim 8,
wherein the pn diode layer comprises a p-doped layer, an n-doped layer, and a multiple quantum well (MQW) layer formed between the p-doped layer and the n-doped layer.
LED structure. 제9항에 있어서,
상기 p-도핑층은 상기 제1 LED 유닛 및 상기 제2 LED 유닛의 공통 애노드인,
LED 구조.10. The method of claim 9,
wherein the p-doped layer is a common anode of the first LED unit and the second LED unit;
LED structure. 제9항에 있어서,
상기 제1 LED 유닛 및 상기 제2 LED 유닛의 상기 n-도핑층은 전기적으로 격리된,
LED 구조.10. The method of claim 9,
the n-doped layer of the first LED unit and the second LED unit are electrically isolated,
LED structure. 제8항에 있어서,
각 LED 유닛은 상기 기판과 상기 p-n 다이오드층 사이에 형성된 본딩층을 더 포함하는,
LED 구조.9. The method of claim 8,
Each LED unit further comprises a bonding layer formed between the substrate and the pn diode layer,
LED structure. 제8항에 있어서,
상기 기판은 상기 복수의 LED 유닛을 구동하기 위한 구동 회로를 포함하는,
LED 구조.9. The method of claim 8,
The substrate includes a driving circuit for driving the plurality of LED units,
LED structure. 제13항에 있어서,
각 LED 유닛의 상기 전극층은 상기 p-n 다이오드층 상의 개구를 통해 상기 구동 회로에 연결된,
LED 구조.14. The method of claim 13,
the electrode layer of each LED unit is connected to the driving circuit through an opening on the pn diode layer;
LED structure. 발광 다이오드(LED) 구조를 제조하는 방법에 있어서,
제1 기판 상에 제1 도핑형 반도체층 및 제2 도핑형 반도체층을 포함하는 반도체층을 형성하는 단계;
제1 에칭 공정을 수행하여 상기 제2 도핑형 반도체층의 일부를 제거하고 상기 제1 도핑형 반도체층의 일부를 노출시키는 단계;
상기 제2 도핑형 반도체층 및 노출된 상기 제1 도핑형 반도체층 상에 패시베이션층을 형성하는 단계;
상기 패시베이션층 상에 제1 개구를 형성하는 단계; 및
상기 패시베이션층 상에 상기 제1 개구를 덮고 상기 제2 도핑형 반도체층과 접촉하는 전극층을 형성하는 단계를 포함하는,
방법.A method of manufacturing a light emitting diode (LED) structure comprising:
forming a semiconductor layer including a first doped semiconductor layer and a second doped semiconductor layer on a first substrate;
performing a first etching process to remove a portion of the second doped semiconductor layer and expose a portion of the first doped semiconductor layer;
forming a passivation layer on the second doped semiconductor layer and the exposed first doped semiconductor layer;
forming a first opening on the passivation layer; and
Comprising the step of forming an electrode layer covering the first opening on the passivation layer and in contact with the second doped semiconductor layer,
Way. 제15항에 있어서,
상기 제1 에칭 공정을 수행하는 단계는,
상기 제2 도핑형 반도체층의 일부를 제거하는 단계; 및
상기 제1 기판 상에 상기 제1 도핑형 반도체층의 미리 정의된 두께가 남을 때까지 상기 제1 도핑형 반도체층의 일부를 노출시키는 단계를 더 포함하고,
여기서, 남은 상기 제1 도핑형 반도체층은 상기 LED 구조의 복수의 LED 유닛을 가로질러 수평으로 연장된,
방법.16. The method of claim 15,
Performing the first etching process,
removing a portion of the second doped semiconductor layer; and
exposing a portion of the first doped semiconductor layer until a predefined thickness of the first doped semiconductor layer remains on the first substrate;
Here, the remaining first doped semiconductor layer extends horizontally across the plurality of LED units of the LED structure,
Way. 제15항에 있어서,
상기 제1 기판 상에 상기 반도체층을 형성하는 단계는,
본딩층을 통해 상기 반도체층을 상기 제1 기판에 본딩하는 단계를 더 포함하는,
방법.16. The method of claim 15,
The step of forming the semiconductor layer on the first substrate,
Bonding the semiconductor layer to the first substrate via a bonding layer, further comprising:
Way. 제17항에 있어서,
상기 제1 기판 상에 상기 반도체층을 형성하는 단계는,
상기 제1 기판에 구동 회로를 형성하는 단계;
제2 기판 상에 상기 반도체층을 형성하는 단계;
상기 본딩층을 통해 상기 반도체층을 상기 제1 기판에 본딩하는 단계; 및
상기 제2 기판을 제거하는 단계를 더 포함하는,
방법.18. The method of claim 17,
The step of forming the semiconductor layer on the first substrate,
forming a driving circuit on the first substrate;
forming the semiconductor layer on a second substrate;
bonding the semiconductor layer to the first substrate through the bonding layer; and
further comprising removing the second substrate;
Way. 제18항에 있어서,
상기 패시베이션층 상에 상기 제1 개구를 형성하는 단계는,
상기 패시베이션층 상에 상기 구동 회로의 콘택을 노출시키는 제2 개구를 형성하는 단계를 더 포함하는,
방법.19. The method of claim 18,
The step of forming the first opening on the passivation layer,
forming a second opening on the passivation layer to expose a contact of the drive circuit;
Way. 제19항에 있어서,
상기 패시베이션층 상에 상기 제1 개구를 덮고 상기 제2 도핑형 반도체층과 접촉하는 상기 전극층을 형성하는 단계는,
상기 패시베이션층 상에 상기 제1 개구 및 상기 제2 개구를 덮는 상기 전극층을 형성하여 상기 제2 도핑형 반도체층과 상기 구동 회로의 콘택을 전기적으로 연결하는 단계를 더 포함하는,
방법.20. The method of claim 19,
The step of forming the electrode layer covering the first opening on the passivation layer and in contact with the second doped semiconductor layer comprises:
The method further comprising: forming the electrode layer covering the first opening and the second opening on the passivation layer to electrically connect the second doped semiconductor layer to a contact of the driving circuit;
Way.
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