KR20220127422A - 이미지 센서 및 그 제조 방법 - Google Patents
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Abstract
이미지 센서 및 그 제조 방법이 제공된다. 이미지 센서의 제조 방법은 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 도전형의 반도체 기판을 제공하는 것; 상기 반도체 기판 내에 제 2 도전형의 제 1 불순물 영역을 형성하는 것; 상기 반도체 기판 내에 픽셀 영역들을 정의하는 픽셀 분리 구조체를 형성하는 것; 상기 픽셀 영역들 각각에서 상기 반도체 기판의 제 1 면을 패터닝하여 수직 트렌치를 형성하는 것; 상기 반도체 기판의 상기 제 1 면 상에 상기 픽셀 영역들 각각을 노출시키는 마스크 패턴을 형성하되, 상기 마스크 패턴은 상기 수직 트렌치의 일부를 채우는 잔여 마스크 패턴을 형성하는 것; 상기 마스크 패턴을 이온주입 마스크로 이용하여 상기 반도체 기판 내에 상기 제 2 도전형의 불순물을 이온 주입함으로써 제 2 불순물 영역을 형성하되, 상기 제 2 불순물 영역은 상기 수직 트렌치와 인접하는 것; 및 상기 수직 트렌치 내에 게이트 절연막을 개재하여 트랜스퍼 게이트 전극을 형성하는 것을 포함할 수 있다.
Description
본 발명은 이미지 센서 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 전기적 특성이 보다 향상된 이미지 센서 및 그 제조 방법에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본원 발명이 해결하고자 하는 과제는 보다 향상된 전기적 특성을 갖는 이미지 센서 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법은 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 도전형의 반도체 기판을 제공하는 것; 상기 반도체 기판 내에 제 2 도전형의 제 1 불순물 영역을 형성하는 것; 상기 반도체 기판 내에 픽셀 영역들을 정의하는 픽셀 분리 구조체를 형성하는 것; 상기 픽셀 영역들 각각에서 상기 반도체 기판의 제 1 면을 패터닝하여 수직 트렌치를 형성하는 것; 상기 반도체 기판의 상기 제 1 면 상에 상기 픽셀 영역들 각각을 노출시키는 마스크 패턴을 형성하되, 상기 마스크 패턴은 상기 수직 트렌치의 일부를 채우는 잔여 마스크 패턴을 형성하는 것; 상기 마스크 패턴을 이온주입 마스크로 이용하여 상기 반도체 기판 내에 상기 제 2 도전형의 불순물을 이온 주입함으로써 제 2 불순물 영역을 형성하되, 상기 제 2 불순물 영역은 상기 수직 트렌치와 인접하는 것; 및 상기 수직 트렌치 내에 게이트 절연막을 개재하여 트랜스퍼 게이트 전극을 형성하는 것을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 도전형의 반도체 기판; 상기 반도체 기판 내에 배치되어 복수 개의 픽셀 영역들을 정의하는 픽셀 분리 구조체; 상기 픽셀 영역들 각각에 제공되며 제 2 도전형의 불순물들을 포함하는 광전 변환 영역들; 및 상기 반도체 기판의 상기 제 1 면에 제공된 수직 트렌치 내에 제공되는 트랜스퍼 게이트 전극을 포함하되, 상기 광전 변환 영역들 각각은 상기 반도체 기판의 상기 제 2 면에 인접한 제 1 불순물 영역 및 상기 트랜스퍼 게이트 전극의 주위에 제공되는 제 2 불순물 영역을 포함하고, 상기 제 2 불순물 영역은 상기 수직 트렌치의 일측벽과 인접한 제 1 영역 및 상기 수직 트렌치의 바닥면과 인접한 제 2 영역을 포함하되, 상기 제 2 불순물 영역의 수직적 두께는 상기 제 1 영역에서 보다 상기 제 2 영역에서 작을 수 있다.
본 발명의 실시예들에 따르면, 트랜스퍼 게이트 전극의 일측과 트랜스퍼 게이트 전극의 바닥면 아래에서 연속적인(continuous) 도핑 프로파일을 가질 수 있다. 그러므로, 트랜스퍼 게이트에 턴 온 전압이 인가될 때, 트랜스퍼 게이트 전극의 주위에서 제 2 불순물 영역의 불순물 농도가 급격히 변화하여 전류 흐름이 끊어지는 현상을 방지할 수 있다. 이에 따라, 광전 변환층에서 생성된 전하의 손실을 줄일 수 있으므로, 이미지 센서의 전기적 특성이 보다 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도들이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 4 내지 도 12는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다.
도 14a 및 도 14b는 본 발명의 실시예들에 따른 이미지 센서의 일부 영역들에서 도핑 프로파일(doping profile)을 나타낸다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 이미지 센서의 개략적인 평면도이다.
도 16은 도 15의 II-II 선을 따라 자른 단면을 나타낸다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도들이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 4 내지 도 12는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다.
도 14a 및 도 14b는 본 발명의 실시예들에 따른 이미지 센서의 일부 영역들에서 도핑 프로파일(doping profile)을 나타낸다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 이미지 센서의 개략적인 평면도이다.
도 16은 도 15의 II-II 선을 따라 자른 단면을 나타낸다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 이미지 센서 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(1; Active Pixel Sensor array), 행 디코더(row decoder; 2), 행 드라이버(row driver; 3), 열 디코더(column decoder; 4), 타이밍 발생기(timing generator; 5), 상관 이중 샘플러(CDS: Correlated Double Sampler; 6), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 7), 및 입출력 버퍼(I/O buffer; 8)를 포함한다.
액티브 픽셀 센서 어레이(1)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 광 신호를 전기적 신호로 변환한다. 액티브 픽셀 센서 어레이(1)는 행 드라이버로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 변환된 전기적 신호는 상관 이중 샘플러에 제공된다.
행 드라이버(3)는 행 디코더(2)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(1)로 제공한다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(5)는 행 디코더(2) 및 열 디코더(4)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
상관 이중 샘플러(CDS; 6)는 액티브 픽셀 센서 어레이(1)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링한다. 상관 이중 샘플러는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(ADC; 7)는 상관 이중 샘플러에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
입출력 버퍼(8)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(4)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 디지털 신호를 출력한다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도들이다.
도 2a를 참조하면, 액티브 픽셀 센서 어레이(1)는 복수 개의 단위 픽셀들(P)을 포함하며, 단위 픽셀들(P)은 행 방향 및 열 방향을 따라 매트릭스 형태로 배열될 수 있다. 단위 픽셀(P)은 제 1 및 제 2 광전 변환 소자들(PD1, PD2), 트랜스퍼 트랜지스터들(TX1, TX2)과 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 여기서, 로직 트랜지스터들은 리셋 트랜지스터(RX; reset transistor), 선택 트랜지스터(SX; selection transistor), 및 소오스 팔로워 트랜지스터(SF)를 포함할 수 있다. 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2), 리셋 트랜지스터(RX), 및 선택 트랜지스터(SX)의 게이트 전극들은 구동 신호라인들(TG1, TG2, RG, SG)에 각각 연결될 수 있다.
제 1 트랜스퍼 트랜지스터(TX1)는 제 1 트랜스퍼 게이트 전극(TG1) 및 제 1 광전 변환 소자(PD1)를 포함하고, 제 2 트랜스퍼 트랜지스터(TX2)은 제 2 트랜스퍼 게이트 전극(TG2) 및 제 2 광전 변환 소자(PD2)를 포함한다. 그리고, 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)은 전하 검출 노드(FD; 즉, 플로팅 확산 영역(Floating Diffusion region))을 공유할 수 있다.
제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 사용될 수 있다.
제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2)은 제 1 및 제 2 광전 변환 소자들(PD1, PD2)에 축적된 전하를 전하 검출 노드(FD, 즉, 플로팅 확산 영역)으로 전송한다. 제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2)에는 서로 상보적인 신호가 인가될 수 있다. 즉, 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 중 어느 하나에서 전하 검출 노드(FD)로 전하들이 전송될 수 있다.
전하 검출 노드(FD)는 제 1 및 제 2 광전 변환 소자들(PD1, PD2)에서 생성된 전하를 전송 받아 누적적으로 저장한다. 전하 검출 노드(FD)에 축적된 광전하들의 양에 따라 소오스 팔로워 트랜지스터(SF)가 제어될 수 있다.
리셋 트랜지스터(RX)는 전하 검출 노드(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상세하게, 리셋 트랜지스터(RX)의 드레인 전극은 전하 검출 노드(FD)와 연결되며 소오스 전극은 전원 전압(VDD)에 연결된다. 리셋 트랜지스터(RX)가 턴 온되면, 리셋 트랜지스터(RX)의 소오스 전극과 연결된 전원 전압(VDD)이 전하 검출 노드(FD)로 전달된다. 따라서, 리셋 트랜지스터(RX)가 턴 온(turn-on)시 전하 검출 노드(FD)에 축적된 전하들이 배출되어 전하 검출 노드(FD)가 리셋될 수 있다.
소오스 팔로워 트랜지스터(SF)는 전하 저장 노드(FD)에서의 전위 변화를 증폭하고 선택 트랜지스터(SX)를 통해 증폭된 또는 픽셀 신호를 출력 라인(VOUT)으로 출력할 수 있다. 소오스 팔로워 트랜지스터(SF)는 게이트 전극으로 입력되는 광 전하량에 비례하여 소오스-드레인 전류를 발생시키는 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier)일 수 있다. 소오스 팔로워 트랜지스터(SF)의 게이트 전극은 전하 저장 노드(FD)에 연결되며, 소오스 팔로워 트랜지스터(SF)의 드레인은 전원 전압(VDD)에 연결되고, 소오스 팔로워 트랜지스터(SF)의 소오스는 선택 트랜지스터(SX)의 드레인과 연결될 수 있다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀들(P)을 선택할 수 있다. 선택 트랜지스터(SX)가 턴 온될 때, 소오스 팔로워 트랜지스터(SF)의 드레인 전극과 연결된 전원 전압(VDD)이 선택 트랜지스터(SX)의 드레인 전극으로 전달될 수 있다.
도 2b를 참조하면, 액티브 픽셀 센서 어레이는 복수의 단위 픽셀들(P)을 포함하며, 각각의 단위 픽셀들(P)은 4개의 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4)을 포함한다. 4개의 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4)은 전하 검출 노드(FD) 및 로직 트랜지스터들(RX, SX, DX)을 공유할 수 있다.
이 실시예에 따르면, 선택 신호에 의해 행 단위로 읽어낼 단위 픽셀들(P)이 선택될 수 있다. 그리고, 제 1 내지 제 4 전하 전송 게이트들(TG1, TG2, TG3, TG4)에 인가되는 신호에 따라, 제 1 내지 제 4 광전 변화 소자들(PD1, PD2, PD3, PD4) 중 어느 하나에서 전하 검출 노드(FD)로 전하들이 전송될 수 있다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 4 내지 도 12는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다.
도 3 및 도 4를 참조하면, 제 1 도전형(예를 들어, p형)의 반도체 기판(100)이 제공될 수 있다. 반도체 기판(100)은 서로 대향하는 제 1 면(100a) 및 제 2 면(100b)을 가질 수 있다. 반도체 기판(100)은 제 1 도전형 벌크(bulk) 실리콘 기판(10) 상에 형성된 제 1 도전형 에피택셜층(101)을 포함할 수 있다.
이와 달리, 반도체 기판(100)은 제 1 도전형의 웰을 포함하는 벌크 반도체 기판일 수 있다. 다른 예로, 반도체 기판(100)은 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 또는 실리콘-게르마늄 기판일 수도 있다.
에피택셜층(101)은 벌크 실리콘 기판(10)을 씨드로 이용하는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 형성될 수 있으며, 에피택셜 성장 공정 동안 제 1 도전형의 불순물들이 도핑될 수 있다. 예를 들어, 에피택셜층(101)은 p형 불순물들을 포함할 수 있다.
이어서, 에피택셜층(101) 내에 제 2 도전형의 제 1 불순물 영역(110a)이 형성될 수 있다.
제 1 불순물 영역(110a)은 에피택셜층(101) 내에 제 1 도전형과 다른 제 2 도전형(예를 들어, n형)의 불순물을 도핑함으로써 형성될 수 있다. 제 1 불순물 영역(110a)은 반도체 기판(100)의 제 1 면(100a) 및 제 2 면(100b)과 이격될 수 있다. 제 1 불순물 영역(110a)은 에피택셜층(101) 내에 형성되는 제 2 도전형의 웰(well) 불순물 영역일 수 있다.
도 3 및 도 5를 참조하면, 반도체 기판(100)의 제 1 면(100a)을 패터닝하여 제 1 트렌치(T1)가 형성될 수 있다. 제 1 트렌치(T1)는 각각의 픽셀 영역들(PR1, PR2)에 제 1 및 제 2 활성부들(ACT1, ACT2)를 정의할 수 있다. 제 1 트렌치(T1)는 반도체 기판(100)의 제 1 면(100a) 상에 버퍼막(BFL) 및 제 1 마스크 패턴(MP1)을 형성하고, 제 1 마스크 패턴(MP1)을 식각 마스크로 이용하여 반도체 기판(100)을 이방성 식각하여 형성될 수 있다.
버퍼막(BFL)은 반도체 기판(100)의 제 1 면(100a)에 증착 공정 또는 열산화 공정을 수행하여 형성될 수 있다. 버퍼막(BFL)은 실리콘 산화막을 포함할 수 있다.
제 1 마스크 패턴(MP1)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 제 1 트렌치(T1)의 바닥면은 제 1 불순물 영역(110a) 이격될 수 있다.
실시예에서, 제 1 불순물 영역(110a)을 형성한 후에 제 1 트렌치(T1)가 형성되는 것으로 설명하였으나, 제 1 트렌치(T1)는 제 1 불순물 영역(110a)을 형성하기 전에 형성될 수도 있다.
이어서, 제 1 트렌치(T1)를 채우는 매립 절연막(103)이 형성될 수 있다. 매립 절연막(103)은 제 1 트렌치(T1)가 형성된 반도체 기판(100) 상에 절연 물질을 두껍게 증착하여 형성될 수 있다. 매립 절연막(103)은 제 1 트렌치(T1)를 채우며 제 1 마스크 패턴(MP1)을 덮을 수 있다.
도 3 및 도 6을 참조하면, 픽셀 영역들(PR1, PR2)을 정의하는 제 2 트렌치(T2)가 형성될 수 있다. 제 2 트렌치(T2)는 매립 절연막(103) 및 반도체 기판(100)의 제 1 면(100a)을 패터닝하여 형성될 수 있다. 복수 개의 제 1 및 제 2 픽셀 영역들(PR1, PR2)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다.
상세하게, 매립 절연막(103) 상에 제 2 마스크 패턴(MP2)을 형성하고, 제 2 마스크 패턴(MP2)을 식각 마스크로 이용하여 반도체 기판(100)을 이방성 식각함으로써 제 2 트렌치(T2)가 형성될 수 있다.
제 2 트렌치(T2)는 반도체 기판(100)의 제 1 면(100a)에서 제 2 면(100b)으로 수직적으로 연장되어 에피택셜층(101)의 측벽 및 벌크 실리콘 기판(10)의 일부를 노출시킬 수 있다. 제 2 트렌치(T2)는 제 1 트렌치(T1)보다 깊게 형성될 수 있으며, 제 1 트렌치(T1)의 일부를 관통할 수 있다.
제 2 트렌치(T2)는, 평면적 관점에서, 제 1 방향(D1)으로 연장되며 균일한 폭을 갖는 복수 개의 제 1 영역들 및 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 연장되며 균일한 폭을 갖는 복수 개의 제 2 영역들을 포함할 수 있다.
이방성 식각 공정을 수행하여 제 2 트렌치(T2)를 형성함에 따라, 제 2 트렌치(T2)의 폭은 반도체 기판(100)의 제 1 면(100a)에서 제 2 면(100b)으로 갈수록 점차 감소할 수 있다. 즉, 제 2 트렌치(T2)는 경사진 측벽을 가질 수 있다. 제 2 트렌치(T2)의 바닥면은 반도체 기판(100)의 제 2 면(100b)으로부터 이격될 수 있다.
제 2 트렌치(T2)를 형성함에 따라, 제 1 불순물 영역(110a)은 복수의 제 1 불순물 영역들(110a)로 분리될 수 있다. 제 1 불순물 영역들(110a)은 픽셀 영역들(PR1, PR2) 각각에 제공될 수 있다. 제 2 트렌치(T2)를 형성한 후에, 제 2 마스크 패턴(MP2)은 제거될 수 있다.
이에 더하여, 제 2 트렌치(T2)를 형성한 후, 제 2 트렌치(T2)의 내벽을 따라 제 1 도전형의 불순물들을 포함하는 배리어 영역(미도시)이 형성될 수 있다. 일 예로, 배리어 영역(미도시)은 p형 불순물들을 포함할 수 있다.
도 3 및 도 7을 참조하면, 제 2 트렌치(T2) 내에 픽셀 분리 구조체(PIS)가 형성될 수 있다. 픽셀 분리 구조체는 라이너 절연 패턴(113), 반도체 패턴(115), 및 캡핑 절연 패턴(117)을 포함할 수 있다.
픽셀 분리 구조체(PIS)를 형성하는 것은, 제 2 트렌치(T2)의 내벽을 컨포말하게 덮는 라이너 절연막을 형성하는 것, 라이너 절연막이 형성된 제 2 트렌치(T2)를 채우도록 반도체막을 증착하는 것, 반도체막의 상면을 리세스하여 라이너 절연막이 형성된 제 2 트렌치(T2) 내에 반도체 패턴(115)을 형성하는 것, 반도체 패턴(115)이 형성된 제 2 트렌치(T2)를 채우도록 캡핑 절연막을 증착하는 것, 제 1 마스크 패턴(MP1)의 상면이 노출되도록 라이너 절연막 및 캡핑 절연막을 평탄화하여 제 2 트렌치(T2) 내에 라이너 절연 패턴(113), 반도체 패턴(115), 및 캡핑 절연 패턴(117)을 형성하는 것을 포함할 수 있다.
라이너 절연 패턴(113) 및 캡핑 절연 패턴(117)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 반도체 패턴(115)은 불순물이 도핑된 폴리실리콘막 및/또는 언도우프트 폴리실리콘막을 포함할 수 있다.
픽셀 분리 구조체(PIS)를 형성한 후, 제 1 마스크 패턴(MP1)이 제거될 수 있으며, 반도체 기판(100)의 제 1 면(100a)이 노출되도록 매립 절연막(103)을 평탄화함으로써 제 1 트렌치(T1) 내에 소자 분리막(105)이 형성될 수 있다. 반도체 기판(100)의 제 1 면(100a)이 노출시키는 평탄화 공정에 의해 픽셀 분리 구조체(PIS)의 상면과 소자 분리막(105)의 상면은 실질적으로 공면을 이룰 수 있다.
도 3 및 도 8을 참조하면, 각 픽셀 영역(PR1, PR2)에서 반도체 기판(100)의 제 1 면(100a)을 패터닝하여 수직 트렌치(VT)가 형성될 수 있다.
수직 트렌치(VT)를 형성하는 것은 반도체 기판(100)의 제 1 면(100a) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 반도체 기판(100)을 소정 깊이 이방성 식각함으로써 형성될 수 있다.
수직 트렌치(VT)는 상부 폭보다 작은 하부 폭을 가질 수 있으며, 경사진 측벽을 가질 수 있다. 수직 트렌치(VT)의 바닥면은 소자 분리막(105)의 바닥면보다 낮은 레벨에 위치할 수 있다. 수직 트렌치(VT)의 바닥면은 제 1 불순물 영역(110a)의 상면과 수직적으로 이격될 수 있다. 실시예들에서, 수직 트렌치(VT)의 깊이는 이미지 센서의 구동 조건 및 특성에 따라 다양하게 변형될 수 있다.
도 3, 도 9a, 도 9b, 및 도 9c를 참조하면, 반도체 기판(100)의 제 1 면(100a) 상에 제 3 마스크 패턴(MP3)이 형성될 수 있다.
제 3 마스크 패턴(MP3)은 각 픽셀 영역(PR1, PR2)의 중심 부분을 노출시키는 오프닝을 가질 수 있다. 제 3 마스크 패턴(MP3)은, 평면적 관점에서, 픽셀 분리 구조체(PIS) 및 소자 분리막(105)의 일부와 중첩될 수 있다. 즉, 제 3 마스크 패턴(MP3)은 제 1 방향(D1)으로 연장되는 제 1 부분들 및 제 1 부분들과 교차하며 제 2 방향(D2)으로 연장되는 제 2 부분들을 포함할 수 있다.
제 3 마스크 패턴(MP3)은 반도체 기판(100)의 제 1 면(100a) 상에 포토레지스트막을 도포하고, 포토레지스트막에 대한 노광(Exposure) 및 현상(development) 공정을 수행하여 형성될 수 있다. 여기서, 포토레지스트막을 도포함에 따라 포토레지스트막이 수직 트렌치(VT)를 채울 수 있으며, 노광 및 현상 공정을 수행하는 동안 수직 트렌치(VT) 내에 포토레지스트막의 일부가 잔류할 수 있다. 즉, 제 3 마스크 패턴(MP3)을 형성시 수직 트렌치(VT) 내에 잔여 마스크 패턴(PR)이 형성될 수 있다.
보다 상세하게, 도 9a를 참조하면, 잔여 마스크 패턴(PR)은 수직 트렌치(VT)의 일부를 채울 수 있으며, 수직 트렌치(VT)의 바닥면 상에서 불균일한 두께를 가질 수 있다. 상세하게, 수직 트렌치(VT)는 제 3 마스크 패턴(MP3)과 인접하는 제 1 측벽 및 제 1 측벽에 대향하는 제 2 측벽을 가질 수 있으며, 잔여 마스크 패턴(PR)의 두께는 제 2 측벽에서보다 제 1 측벽에서 더 두꺼울 수 있다. 이와 달리, 잔여 마스크 패턴(PR)의 두께는 제 1 및 제 2 측벽들에서 최대 두께를 갖고 수직 트렌치(VT)의 중심에서 최소 두께를 가질 수도 있다.
도 9b를 참조하면, 잔여 마스크 패턴(PR)은 수직 트렌치(VT)를 실질적으로 완전히 채울 수 있다. 또한, 잔여 마스크 패턴(PR)의 상면은 반도체 기판(100)의 제 1 면(100a)과 실질적으로 동일한 레벨에 위치할 수 있다. 또한, 잔여 마스크 패턴(PR)은 라운드진 상면 또는 아래로 오목한 상면을 가질 수도 있다.
도 9c를 참조하면, 잔여 마스크 패턴(PR)은 수직 트렌치(VT)의 일부를 채울 수 있으며, 실질적으로 균일한 두께를 가질 수 있다. 이와 달리, 잔여 마스크 패턴(PR)은 수직 트렌치(VT)의 일부를 채우되 불균일한 두께를 가질 수도 있다.
계속해서, 제 3 마스크 패턴(MP3) 및 잔여 마스크 패턴(PR)을 이온주입 마스크로 이용하여 반도체 기판(100)의 에피택셜층(101) 내에 제 2 불순물 영역(110b)이 형성될 수 있다. 제 2 불순물 영역(110b)은 반도체 기판(100)의 제 1 면(100a)과 제 1 불순물 영역(110a) 사이에 형성될 수 있다. 제 2 불순물 영역(110b)은 제 1 불순물 영역(110a)과 동일한 제 2 도전형(예를 들어, n형)의 불순물들을 포함할 수 있다. 제 2 불순물 영역(110b)에서 불순물 도핑 농도는 제 1 불순물 영역(110a)에서 불순물 도핑 농도보다 클 수 있다.
이온주입 공정시 제 2 도전형의 불순물들은 반도체 기판(100)의 제 1 면(100a) 및 잔여 마스크 패턴(PR)을 통해 에피택셜층(101) 내에 도핑될 수 있다. 이에 따라 제 2 불순물 영역(110b)은 수직 트렌치(VT)의 일측 및 수직 트렌치(VT) 아래에 형성될 수 있다. 즉, 도 9a 및 도 9c에 도시된 바와 같이, 제 2 불순물 영역(110b)은 수직 트렌치(VT)의 일측벽과 인접한 제 1 영역 및 수직 트렌치(VT)의 바닥면과 인접한 제 2 영역을 포함할 수 있다. 이온주입 공정시 수직 트렌치(VT)가 잔여 마스크 패턴(PR)으로 채워져 있으므로, 제 2 불순물 영역(110b)의 수직적 두께는 제 1 영역에서 보다 제 2 영역에서 작을 수 있다.
한편, 도 9b에 도시된 바와 같이, 잔여 마스크 패턴(PR)이 수직 트렌치(VT)를 완전히 채우는 경우, 수직 트렌치(VT)의 바닥면 아래에 제 2 도전형의 불순물이 도핑되지 않을 수도 있다.
실시예들에 따르면, 잔여 마스크 패턴(PR)을 형성한 후 이온주입 공정을 수행하므로, 수직 트렌치(VT)의 바닥면 아래에서 수직 트렌치(VT)의 일측에서 불순물의 도핑 깊이(doping depth)가 다를 수 있다. 수직 트렌치(VT) 아래에서 불순물의 도핑 깊이는 잔여 마스크 패턴(PR)의 두께에 따라 달라질 수 있다. 다시 말해, 수직 트렌치(VT) 내에 잔여 마스크 패턴(PR)을 형성한 후 이온주입 공정을 수행함으로써, 제 2 불순물 영역(110b)에서 제 1 영역과 제 2 영역의 수직적 레벨 차이를 줄일 수 있다.
한편, 수직 트렌치(VT) 내의 잔여 마스크 패턴(PR)이 생략될 경우, 수직 트렌치(VT)의 바닥면으로부터 제 2 불순물 영역(110b)의 제 2 영역 간의 거리가 반도체 기판(100)의 제 1 면(100a)으로부터 제 2 불순물 영역(110b)의 제 1 영역 간의 거리와 실질적으로 동일할 수도 있다.
실시예들에 따르면, 수직 트렌치(VT) 내에 잔여 마스크 패턴(PR)이 형성되어 있으므로, 수직 트렌치(Vt)의 바닥면으로부터 제 2 불순물 영역(110b)의 제 2 영역 간의 거리가 반도체 기판(100)의 제 1 면(100a)으로부터 제 2 불순물 영역(110b)의 제 1 영역 간의 거리와 다를 수 있다. 수직 트렌치(VT)의 바닥면과 제 2 불순물 영역(110b) 사이의 거리는 반도체 기판(100)의 제 1 면(100a)과 제 2 불순물 영역(110b) 사이의 거리보다 작을 수 있다. 또한, 수직 트렌치(VT)의 바닥면 아래에서 제 2 불순물 영역(110b)의 깊이(또는 수직적 두께)는 수직 트렌치(VT) 일측에서 제 2 불순물 영역(110b)의 깊이(또는 수직적 두께)보다 작을 수 있다.
이와 같이, 제 2 불순물 영역(110b)을 형성한 후, 제 3 마스크 패턴(MP3) 및 잔여 마스크 패턴(PR)은 제거될 수 있다.
계속해서, 도 3 및 도 10을 참조하면, 수직 트렌치(VT) 내에 게이트 절연막(GIL) 및 트랜스퍼 게이트 전극(TG)이 형성될 수 있다. 게이트 절연막(GIL)은 실리콘 산화막, 실리콘 산질화막, 또는 실리콘 질화막을 포함할 수 있다. 게이트 절연막(GIL)은 수직 트렌치(VT)의 내벽을 컨포말하게 덮도록 증착 공정을 수행하여 형성될 수 있다.
트랜스퍼 게이트 전극(TG)은 게이트 절연막(GIL)이 형성된 수직 트렌치(VT)를 채우는 게이트 도전막을 형성한 후 게이트 도전막을 패터닝하여 형성될 수 있다. 트랜스퍼 게이트 전극들(TG)을 형성할 때, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 2 활성부들(ACT2)에 리드아웃 트랜지스터들의 게이트 전극들(RG, SG, SFG)이 함께 형성될 수 있다.
트랜스퍼 게이트 전극들(TG)을 형성한 후, 트랜스퍼 게이트 전극들(TG) 일측들의 반도체 기판(100) 내에 플로팅 확산 영역들(FD)이 형성될 수 있다. 플로팅 확산 영역들(FD)은 제 2 도전형의 불순물들을 이온주입하여 형성될 수 있다. 나아가, 플로팅 확산 영역들(FD)을 형성할 때, 리드아웃 트랜지스터들의 소오스/드레인 불순물 영역들(미도시)이 함께 형성될 수 있다.
이어서, 도 11을 참조하면, 반도체 기판(100)의 제 1 면(100a) 상에 층간 절연막들(210) 및 배선 구조체(221, 222)가 형성될 수 있다. 층간 절연막들(210)은 트랜스퍼 트랜지스터들 및 로직 트랜지스터들을 덮을 수 있다. 층간 절연막들(210)은 갭 필(gap fill) 특성이 우수한 물질로 형성되며, 상부가 평탄화되도록 형성될 수 있다.
층간 절연막들(210) 내에 플로팅 확산 영역(FD) 또는 리드아웃 트랜지스터들과 연결되는 콘택 플러그들(221)이 형성될 수 있다. 층간 절연막들(210) 사이에 금속 배선들(222)이 형성될 수 있다. 콘택 플러그들(221) 및 금속 배선들(222)은, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(WN) 및 이들의 조합으로 이루어진 합금 등으로 형성될 수 있다.
도 12를 참조하면, 반도체 기판(100)의 일부를 제거하는 박막화 공정을 수행하여, 반도체 기판(100)의 수직적 두께를 감소시킬 수 있다. 박막화 공정은 반도체 기판(100)의 제 2 면(100b)을 그라인딩(grinding) 또는 연마(polishing)하는 것 및 이방성 및 등방성 식각하는 것을 포함한다. 반도체 기판(100)을 박막화하기 위해 반도체 기판(100)의 상하가 반전될 수 있다. 그라인딩(grinding) 또는 연마(polishing) 공정에 의해 반도체 기판(100)의 벌크 실리콘 기판(10)이 제거될 수 있으며, 에피택셜층(101)이 노출될 수 있다. 이어서, 이방성 또는 등방성 식각 공정을 수행하여 에피택셜층(101)의 노출된 표면에 존재하는 표면 결함들이 제거될 수 있다.
반도체 기판(100)에 대한 박막화 공정에 의해 반도체 기판(100)의 제 2 면(100b)에서 픽셀 분리 구조체(PIS)의 반도체 패턴(115)이 노출될 수 있다. 반도체 패턴(115)의 표면 및 측벽 절연 패턴(113)의 표면은 반도체 기판(100)의 제 2 면(100b) 과 실질적으로 동일한 레벨에 위치할 수 있다.
이어서, 반도체 기판(100)의 제 2 면(100b) 상에 평탄 절연막(310)이 형성될 수 있다. 평탄 절연막(310)은 반도체 패턴(140)의 표면 및 반도체 기판(100)의 제 2 면(100b)을 덮을 수 있다. 평탄 절연막(310)은 알루미늄 산화물 및/또는 하프늄 산화물과 같은 금속 산화물을 증착하여 형성될 수 있다.
계속해서, 도 3 및 도 13a를 참조하면, 평탄 절연막(310) 상에 격자 구조체(320)가 형성될 수 있다. 격자 구조체(320)는 차광 패턴 및/또는 저굴절 패턴을 포함할 수 있다. 차광 패턴은 예를 들어, 티타늄, 탄탈륨 또는 텅스텐과 같은 금속 물질을 포함할 수 있다. 저굴절 패턴은 차광 패턴보다 낮은 굴절율을 갖는 물질로 이루어질 수 있다. 저굴절 패턴은 유기 물질로 이루어질 수 있으며, 약 1.1 내지 1.3의 굴절률을 가질 수 있다. 예를 들어, 격자 구조체(320)는 실리카 나노 파티클들이 포함된 폴리머층일 수 있다.
격자 구조체(320)은 제 1 방향(D1) 및 제 2 방향(D2)으로 연장되며 격자 형태를 가질 수 있다. 격자 구조체(320)은, 평면적 관점에서, 반도체 패턴(140)과 중첩될 수 있다.
보호막(330)이 평탄 절연막(310) 상에서 격자 구조체(320)의 표면을 실질적으로 균일한 두께로 덮도록 형성될 수 있다. 보호막(330)은, 예를 들어, 알루미늄 산화막과 실리콘탄화산화막 중 적어도 하나의 단일막 또는 다중막을 포함할 수 있다.
이어서, 보호막(330) 상에 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각에 대응하여 컬러 필터들(340)이 형성될 수 있다. 컬러 필터들(340)은 청색, 적색, 및 녹색 컬러 필터들을 포함할 수 있다.
이어서, 컬러 필터들(340) 상에 마이크로 렌즈들(350)이 각각 형성될 수 있다. 마이크로 렌즈들(350)은 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있다. 마이크로 렌즈들(350)는 광투과성 수지로 형성될 수 있다.
패시베이션막(350)이 마이크로 렌즈 어레이(340)의 상면을 컨포말하게 덮을 수 있다. 패시베이션막(350)은 예를 들어, 무기 산화물로 형성될 수 있다.
이하, 본 발명의 실시예들에 따른 이미지 센서의 제조 방법에 의해 형성된 이미지 센서에 대해 상세히 설명한다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다. 도 14a 및 도 14b는 본 발명의 실시예들에 따른 이미지 센서의 일부 영역들에서 도핑 프로파일(doping profile)을 나타낸다.
도 3 및 도 13a를 참조하면, 본 발명의 실시예들에 따른 이미지 센서는 광전 변환층(10), 리드아웃 회로층(20), 및 광 투과층(30)을 포함할 수 있다. 광전 변환층(10)은, 수직적 관점에서, 리드아웃 회로층(20)과 광 투과층(30) 사이에 배치될 수 있다.
광전 변환층(10)은 반도체 기판, 즉, 제 1 도전형의 에피택셜층(101), 제 1 및 제 2 픽셀 영역들(PR1, PR2)을 정의하는 픽셀 분리 구조체(PIS), 및 제 1 및 제 2 픽셀 영역들(PR1, PR2) 내에 제공된 광전 변환 영역들(110)을 포함할 수 있다. 외부에서 입사된 광은 광전 변환 영역들(110)에서 전기적 신호로 변환될 수 있다.
리드아웃 회로층(20)은 광전 변환층(10)과 연결되는 리드아웃 회로들(예를 들어, MOS 트랜지스터들)을 포함할 수 있다. 광전 변환층(10)에서 변환된 전기적 신호는 리드아웃 회로층(20)에서 신호 처리될 수 있다.
광 투과층(30)은 매트릭스 형태로 배열된 마이크로 렌즈들(330)을 포함할 수 있으며, 마이크로 렌즈들(330)과 반도체 기판(100) 사이의 컬러 필터들(320)을 포함할 수 있다. 컬러 필터들(320)은 단위 픽셀에 따라 적색, 녹색 또는 청색의 컬러 필터를 포함할 수 있다. 이와 달리, 컬러 필터들(320) 중 일부는 적외선 필터를 포함할 수도 있다.
보다 상세하게, 반도체 기판, 즉, 제 1 도전형의 에피택셜층(101)은 서로 대향하는 제 1 면(100a; 또는 전면) 및 제 2 면(100b; 또는 후면)을 가질 수 있다.
실시예들에서, 반도체 기판은 제 1 도전형의 에피택셜층(101)인 것으로 설명하나, 이와 달리, 반도체 기판은 제 1 도전형의 웰(well)을 포함하는 벌크 반도체 기판일 수도 있다.
픽셀 분리 구조체(PIS)가 에피택셜층(101)의 제 1 면(100a)에 인접하도록 에피택셜층(101) 내에 제공될 수 있다. 픽셀 분리 구조체(PIS)는 에피택셜층(101)의 제 1 면(100a)과 제 2 면(100b) 사이에서 바닥면을 가질 수 있다. 픽셀 분리 구조체(PIS)는 에피택셜층(101)의 제 2 면(100b)과 이격될 수 있다. 픽셀 분리 구조체(PIS)는 에피택셜층(101)의 제 1 면(100a)에서 제 1 상부 폭을 가질 수 있으며, 그 바닥면에서 제 1 하부 폭을 가질 수 있다. 제 1 하부 폭은 제 1 상부 폭보다 작거나 실질적으로 동일할 수 있다. 픽셀 분리 구조체(PIS)의 폭은 에피택셜층(101)의 제 1 면(100a)에서 제 2 면(100b)으로 갈수록 점차 감소할 수 있다.
픽셀 분리 구조체(PIS)는 픽셀 영역들(PR1, PR2)을 정의할 수 있다. 여기서, 픽셀 분리 구조체(PIS)는 제 1 방향(D1)을 따라 서로 나란하게 연장되는 제 1 부분들, 제 1 부분들을 가로질러 제 2 방향(D2)을 따라 서로 나란하게 연장되는 제 2 부분들, 및 제 1 및 제 2 부분들이 서로 교차하는 교차 부분들을 포함할 수 있다.
픽셀 분리 구조체(PIS)는, 평면적 관점에서, 픽셀 영역들(PR1, PR2) 각각을 둘러쌀 수 있다. 픽셀 영역들(PR1, PR2)은 제 1 및 제 2 픽셀 분리 구조체들(PIS1, PIS2)에 의해 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 분리될 수 있다. 즉, 픽셀 영역들(PR1, PR2)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다.
픽셀 분리 구조체(PIS)는 라이너 절연 패턴(113), 반도체 패턴(115), 및 캡핑 절연 패턴(117)을 포함할 수 있다. 반도체 패턴(115)은 에피택셜층(101)의 일부를 수직적으로 관통할 수 있으며, 라이너 절연 패턴(113)은 반도체 패턴(105)과 에피택셜층(101) 사이에 제공될 수 있다. 캡핑 절연 패턴(117)은 반도체 패턴(105) 상에 배치될 수 있으며, 소자 분리막(105)의 상면과 실질적으로 동일한 레벨에 상면을 가질 수 있다. 캡핑 절연 패턴(117)의 바닥면은 소자 분리막(105)의 바닥면보다 낮은 레벨에 위치하거나, 동일한 레벨에 위치할 수 있다. 캡핑 절연 패턴(117)의 바닥면은 라운드진 형태를 가질 수도 있다. 라이너 절연 패턴(113) 및 캡핑 절연 패턴(107)은 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 반도체 패턴(115)은 언도우프트 폴리실리콘막 또는 불순물이 도우프된 폴리실리콘막을 포함할 수 있다. 반도체 패턴(105)은 에어(air) 갭 또는 보이드(void)를 포함할 수도 있다.
소자 분리막(105)이 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각에서 에피택셜층(101)의 제 1 면(100a)에 제 1 및 제 2 활성부들(ACT1, ACT2)을 정의할 수 있다. 제 1 및 제 2 활성부들(ACT1, ACT2)은 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각에서 서로 이격되어 배치되며, 서로 다른 크기를 가질 수 있다.
제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각의 제 1 활성부(ACT1)에 트랜스퍼 게이트 전극(TG)이 배치될 수 있다.
트랜스퍼 게이트 전극(TG)은 에피택셜층(101)의 제 1 면(100a)에 형성된 수직 트렌치 내에 제공될 수 있다. 트랜스퍼 게이트 전극(TG)은 에피택셜층(101) 내로 삽입된 하부 부분과, 하부 부분과 연결되며 반도체 기판(100)의 제 1 면(100a) 위로 돌출되는 상부 부분을 포함할 수 있다. 각 트랜스퍼 게이트 전극(TG)의 하부 부분은 에피택셜층(101)의 일부를 관통할 수 있다. 각 트랜스퍼 게이트 전극(TG)의 바닥면은 에피택셜층(101)의 제 1 면(100a)보다 낮은 레벨에 위치할 수 있다. 각 트랜스퍼 게이트 전극(TG)의 바닥면은 소자 분리막(105)의 바닥면보다 낮은 레벨에 위치할 수 있다. 즉, 소자 분리막(105)의 바닥면이 트랜스퍼 게이트 전극(TG)의 바닥면보다 에피택셜층(101)의 제 1 면(100a)에 가까울 수 있다.
트랜스퍼 게이트 전극(TG)과 에피택셜층(101) 사이에는 게이트 절연막(GIL)이 개재될 수 있다.
트랜스퍼 게이트 전극(TG)의 일측에서 제 1 활성부(ACT1)에 내에 플로팅 확산 영역(FD)이 제공될 수 있다. 플로팅 확산 영역(FD)은 에피택셜층(101)과 반대의 도전형을 갖는 불순물 영역일 수 있다.
광전 변환 영역(110)이 각각의 픽셀 영역들(PR1, PR2)의 에피택셜층(101) 내에 제공될 수 있다. 광전 변환 영역(110)은 입사광의 세기에 비례하여 광전하를 생성한다. 광전 변환 영역(110)은 에피택셜층(101)과 반대의 제 2 도전형을 갖는 불순물들을 포함할 수 있다. 제 1 도전형의 에피택셜층(101)과 제 2 도전형의 광전 변환 영역(110)의 접합(junction)에 의해 포토다이오드들이 형성될 수 있다. 에피택셜층(101)의 제 2 면(100b)을 통해 입사된 빛은 광전 변환 영역(110)에서 전하들을 생성할 수 있다.
실시예들에 따르면, 광전 변환 영역(110)은 제 1 불순물 영역(110a) 및 제 2 불순물 영역(110b)을 포함할 수 있다. 제 1 및 제 2 불순물 영역들(110a, 110b)은 제 2 도전형의 불순물들을 포함할 수 있다. 제 1 불순물 영역(110a)은 에피택셜층(101)의 제 2 면(100b)에 인접할 수 있으며, 제 2 불순물 영역(110b)은 에피택셜층(101)의 제 1 면(100a)에 인접할 수 있다. 불순물 농도는 제 1 불순물 영역(110a)에서 보다 제 2 불순물 영역(110b)에서 클 수 있다.
제 1 불순물 영역(110a)은 일 방향으로, 제 2 불순물 영역(110b) 보다 큰 폭을 가질 수 있다. 제 1 불순물 영역(110a)은 트랜스퍼 게이트 전극(TG) 및 소자 분리막(105)의 일부와 중첩될 수 있다.
제 2 불순물 영역(110b)은 트랜스퍼 게이트 전극(TG)의 주위에 제공될 수 있다. 제 2 불순물 영역(110b)은 소자 분리막(105)과 중첩되지 않을 수 있다.
보다 상세하게, 제 2 불순물 영역(110b)은 트랜스퍼 게이트 전극(TG)의 일측벽과 인접한 제 1 영역 및 트랜스퍼 게이트 전극(TG)의 바닥면과 인접한 제 2 영역을 포함할 수 있다. 제 2 불순물 영역(110b)의 수직적 두께는 제 1 영역에서 보다 제 2 영역에서 작을 수 있다.
트랜스퍼 게이트 전극(TG)의 바닥면으로부터 제 2 불순물 영역(110b)의 제 2 영역 간의 거리는 에피택셜층(101)의 제 1 면(100a)으로부터 제 2 불순물 영역(110b)의 제 1 영역 간의 거리와 다를 수 있다.
도 14a는 도 13a의 A-A' 및 B-B' 단면들에서 도핑 프로파일(doping profile)을 나타내며, 도 14a를 참조하면, 제 2 불순물 영역(110b)에서 불순물 농도는 제 2 불순물 영역의 제 1 영역에서 최대값(C1)을 가질 수 있다. 제 2 불순물 영역(110b)의 제 2 영역에서 불순물의 최대 농도는(C2) 최대값(C1)보다 작을 수 있다.
에피택셜층(101)의 제 1 면(100a)으로부터 동일한 거리에서, 불순물 농도는 제 2 불순물 영역(110b)의 제 1 영역과 제 2 영역에서 실질적으로 동일할 수 있다. 트랜스퍼 게이트 전극(TG)의 일측에서와 바닥면 아래에서 실질적으로 동일한 도핑 프로파일을 가질 수 있다.
제 1 불순물 영역(110a)에서 불순물 농도(C3)는 제 2 불순물 영역(110b)에서 보다 작을 수 있다.
도 14b는 도 13a의 C-C' 단면에서 도핑 프로파일(doping profile)을 나타낸다. 앞서 설명한 바와 같이, 제 2 불순물 영역(110b)은 트랜스퍼 게이트 전극(TG) 일측에 위치하는 제 1 영역(R1) 및 트랜스퍼 게이트 전극(TG)의 바닥면과 인접한 제 2 영역(R2)을 포함할 수 있으며, 도 14b에 도시된 바와 같이, 제 2 불순물 영역(110b)의 제 1 영역(R1)과 제 2 영역(R2)에서 실질적으로 연속적인 그리고 균일한 도핑 농도를 가질 수 있다. 즉, 도 14b를 참조하면, 트랜스퍼 게이트 전극(TG)의 일측과 트랜스퍼 게이트 전극(TG)의 바닥면 아래에서 연속적인(continuous) 도핑 프로파일을 가질 수 있다. 즉, 제 2 불순물 영역(110b)의 제 1 영역(R1)과 제 2 영역(R2)에서 급격한 불순물 농도 차이는 발생하지 않을 수 있다.
실시예들에 따르면, 트랜스퍼 게이트 전극(TG)의 일측과 트랜스퍼 게이트 전극(TG)의 바닥면 아래에서 연속적인 도핑 프로파일을 가질 수 있으므로, 트랜스퍼 게이트에 턴 온 전압이 인가될 때, 수직 트렌치(VT) 주위에서 제 2 불순물 영역(110b)의 불순물 농도가 급격히 변화하여 전류 흐름이 끊어지는 현상을 방지할 수 있다. 이에 따라, 광전 변환층에서 생성된 전하의 손실을 줄일 수 있으므로, 이미지 센서의 전기적 특성이 보다 향상될 수 있다.
다시 도 3 및 도 13a를 참조하면, 제 1 픽셀 영역(PR1)의 제 2 활성부(ACT2)에 리셋 게이트 전극(RG) 및 선택 게이트 전극(SG)이 배치될 수 있으며, 제 2 픽셀 영역(PR2)의 제 2 활성부(ACT2)에 소오스 팔로워 게이트 전극(SFG)이 배치될 수 있다.
리셋 게이트 전극(RG) 및 선택 게이트 전극(SG)과 에피택셜층(101) 사이에 제 2 게이트 절연 패턴(GIL2)이 배치될 수 있으며, 소오스 팔로워 게이트 전극(SFG)과 에피택셜층(101) 사이에 제 3 게이트 절연 패턴(GIL3)이 배치될 수 있다.
리셋 게이트 전극(RG), 선택 게이트 전극(SG), 및 소오스 팔로워 게이트 전극(SFG)과 양측의 제 2 활성부들(ACT2) 내에 소오스/드레인 불순물 영역들이 제공될 수 있다. 소오스/드레인 불순물 영역들에 콘택 플러그들이 접속될 수 있다.
층간 절연막들(210)이 에피택셜층(101)의 제 1 면(100a) 상에 적층될 수 있으며, 층간 절연막들(210)은 리드아웃 회로들을 구성하는 MOS 트랜지스터들 및 트랜스퍼 게이트 전극(TG)을 덮을 수 있다. 층간 절연막들(210)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
층간 절연막들(210) 내에 리드아웃 회로들과 연결되는 배선 구조체(221, 222)가 배치될 수 있다. 배선 구조체(221, 222)는 금속 배선들(222) 및 이들을 연결하는 콘택 플러그들(221)을 포함할 수 있다.
광 투과층(30)이 반도체 기판(100)의 제 2 면(100b) 상에 배치될 수 있다. 광 투과층(30)은 평탄 절연막(310), 격자 구조체(320), 보호막(330), 마이크로 렌즈 어레이(340), 및 패시베이션막(350)을 포함할 수 있다.
평탄 절연막(310)은 복수의 서로 다른 굴절률을 갖는 평탄막들을 포함할 수 있으며, 평탄막들은 투명한 절연물질로 이루어질 수 있다. 평탄막들은 적절한 두께로 결합되어 높은 투과율을 가질 수 있다.
격자 구조체(320)가 평탄 절연막(310) 상에 배치될 수 있다. 격자 구조체(320)는 픽셀 분리 구조체들(PIS)과 유사하게, 평면적 관점에서 격자 형태를 가질 수 있다. 격자 구조체(320)는, 평면적 관점에서, 픽셀 분리 구조체들(PIS)과 중첩될 수 있다. 즉, 격자 구조체(320)는 제 1 방향(D1)으로 연장되는 제 1 부분들 및 제 1 부분들을 가로질러 제 2 방향(D2)으로 연장되는 제 2 부분들을 포함할 수 있다. 격자 구조체(320)의 폭은 제 1 및 제 2 픽셀 분리 구조체들(PIS1, PIS2)의 최소 폭과 실질적으로 동일하거나 작을 수 있다.
격자 구조체(320)는 차광 패턴 및/또는 저굴절 패턴을 포함할 수 있다. 차광 패턴은 예를 들어, 티타늄, 탄탈륨 또는 텅스텐과 같은 금속 물질을 포함할 수 있다. 저굴절 패턴은 차광 패턴보다 낮은 굴절율을 갖는 물질로 이루어질 수 있다. 저굴절 패턴은 유기 물질로 이루어질 수 있으며, 약 1.1 내지 1.3의 굴절률을 가질 수 있다. 예를 들어, 격자 구조체는 실리카 나노 파티클들이 포함된 폴리머층일 수 있다.
보호막(330)이 평탄 절연막(310) 상에서 격자 구조체(320)의 표면을 실질적으로 균일한 두께로 덮을 수 있다. 보호막(330)은, 예를 들어, 알루미늄 산화막과 실리콘탄화산화막 중 적어도 하나의 단일막 또는 다중막을 포함할 수 있다.
컬러 필터들(340)이 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각에 대응되어 형성될 수 있다. 컬러 필터들(340)은 격자 구조체(340)에 의해 정의되는 공간을 채울 수 있다. 컬러 필터들(340)은 단위 픽셀에 따라 적색, 녹색, 또는 청색의 컬러 필터를 포함하거나, 마젠타, 시안, 또는 옐로우의 컬러 필터를 포함할 수 있다.
도 13a를 참조하면, 마이크로 렌즈들(350)이 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각에 대응되어 컬러 필터들(340) 상에 제공될 수 있다. 이와 달리, 도 13b를 참조하면, 하나의 마이크로 렌즈(350)가 복수의 제 1 및 제 2 픽셀 영역들(PR1, PR2)에 대응하여 제공될 수도 있다. 일 예로, 하나의 마이크로 렌즈(350)가 4개의 제 1 및 제 2 픽셀 영역들(PR1, PR2)에 공통으로 제공될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 이미지 센서의 개략적인 평면도이다. 도 16은 도 15의 II-II' 선을 따라 자른 단면을 나타낸다.
도 15 및 도 16을 참조하면, 이미지 센서는 센서 칩(1) 및 로직 칩(2)을 포함할 수 있다. 센서 칩(1)은 픽셀 어레이 영역(R1) 및 패드 영역(R2)을 포함할 수 있다.
픽셀 어레이 영역(R1)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열된 복수 개의 단위 픽셀들(P)을 포함할 수 있다. 단위 픽셀들(P) 각각은 광전 변환 소자 및 독출 소자들을 포함할 수 있다. 픽셀 어레이 영역(R1)의 단위 픽셀들(P) 각각에서 입사광(incident light)에 의해 발생된 전기적 신호가 출력될 수 있다.
픽셀 어레이 영역(R1)은 수광 영역(AR) 및 차광 영역(OB)을 포함할 수 있다. 차광 영역(OB)은 평면적 관점에서, 수광 영역(AR)을 둘러쌀 수 있다. 다시 말해, 차광 영역(OB)이, 평면적 관점에서, 수광 영역(AR)의 상하 및 좌우에 배치될 수 있다. 차광 영역(OB)에는 빛이 입사되지 않는 기준 픽셀들이 제공되며, 기준 픽셀들에서 발생하는 기준 전하량을 기준으로 수광 영역(AR)의 단위 픽셀들에서 센싱되는 전하량을 비교함으로써, 단위 픽셀들에서 감지되는 전기적 신호 크기를 산출할 수 있다.
패드 영역(R2)에 제어 신호들 및 광전 신호 등을 입출력하는데 이용되는 복수의 도전 패드들(CP)이 배치될 수 있다. 패드 영역(R2)은 외부 소자들과의 전기적 접속이 용이하도록, 평면적 관점에서, 픽셀 어레이 영역(R1)을 둘러쌀 수 있다. 도전 패드들(CP)은 단위 픽셀들(P)에서 발생한 전기적 신호를 외부 장치로 입출력할 수 있다.
센서 칩(1)은, 앞서 설명한 바와 같이, 수직 방향으로, 리드아웃 회로층(20)과 광 투과층(30) 사이의 광전 변환층(10)을 포함할 수 있다.
센서 칩(1)의 광전 변환층(10)은, 앞서 설명한 것처럼, 반도체 기판(101), 픽셀 영역들을 정의하는 픽셀 분리 구조체(PIS), 및 픽셀 영역들(PR1, PR2) 내에 제공된 광전 변환 영역들(110)을 포함할 수 있다. 여기서, 반도체 기판(101)은 앞서 설명한 실시예들의 에피택셜층에 해당할 수 있다.
수광 영역(AR)에서 센서 칩(1)은 앞서 설명된 이미지 센서와 동일한 기술적 특징들을 포함할 수 있다.
차광 영역(OB)에서, 픽셀 분리 구조체(PIS) 중 일부분은 콘택 플러그(PLG)와 연결될 수 있다. 콘택 플러그(PLG) 상에 콘택 패드(CT)가 배치될 수 있으며, 콘택 패드(CT)는 차광 영역(OB)에서 반도체 기판(101)의 제 2 면(100b) 상에 제공될 수 있다. 콘택 패드(CT)는 알루미늄을 포함할 수 있다. 콘택 플러그(540)는 반도체 기판(101)의 일부분을 관통할 수 있다.
평탄 절연막(310)은 수광 영역(AR)에서 차광 영역(OB) 및 패드 영역(R2)으로 연장될 수 있다. 차광 영역(OB)에서, 차광 패턴(325)이 평탄 절연막(310) 상에 배치될 수 있다. 차광 패턴(325)은 차광 영역(OB)에 제공된 광전 변환 영역들(110)로 광이 입사되는 것을 차단할 수 있다.
차광 영역(OB)에서, 제 1 관통 도전 패턴(510)이 반도체 기판(101)을 관통하여 리드아웃 회로층(20)의 금속 배선(221) 및 로직 칩(2)의 배선 구조체(1111)와 전기적으로 연결될 수 있다. 제 1 관통 도전 패턴(510)은 서로 다른 레벨에 위치하는 제 1 바닥면 및 제 2 바닥면을 가질 수 있다. 제 1 매립 패턴(511)이 제 1 관통 도전 패턴(510)의 내부에 제공될 수 있다. 제 1 매립 패턴(511)은 저굴절 물질을 포함하고, 절연 특성을 가질 수 있다.
패드 영역(R2)에서, 반도체 기판(101)의 제 2 면(100b)에 도전 패드들(CP)이 제공될 수 있다. 도전 패드들(CP)은 알루미늄, 구리, 텅스텐, 티타늄, 탄탈륨, 또는 이들의 합금과 같은 금속을 포함할 수 있다. 이미지 센서의 실장 공정에서, 본딩 와이어가 도전 패드들(CP)에 본딩될 수 있다. 도전 패드들(CP)은 본딩 와이어를 통해 외부 장치와 전기적으로 연결될 수 있다.
패드 영역(R2)에서, 픽셀 분리 구조체(PIS)가 도전 패드들(CP) 주위에 제공될 수 있다.
패드 영역(R2)에서, 제 2 관통 도전 패턴(520)이 반도체 기판(101)을 관통하여 로직 칩(2)의 배선 구조체(1111)와 전기적으로 연결될 수 있다. 제 2 관통 도전 패턴(520)은 반도체 기판(101)의 제 2 면(100b) 상으로 연장되어 도전 패드들(CP)과 전기적으로 연결될 수 있다. 제 2 관통 도전 패턴(520)의 일부분이 도전 패드들(CP)의 바닥면 및 측벽을 덮을 수 있다. 제 2 매립 패턴(521)이 제 2 관통 도전 패턴(520)의 내부에 제공될 수 있다. 제 2 매립 패턴(521)은 저굴절 물질을 포함하고, 절연 특성을 가질 수 있다.
유기막(355)이 차광 영역(OB) 및 패드 영역(R2) 상에 배치되 수 있다. 유기막(355)은 차광 패턴(325), 콘택 패드(CT), 및 도전 패드들(CP)을 덮을 수 있다.
로직 칩(2)은 로직 반도체 기판(1000), 로직 회로들(TR), 로직 회로들과 연결되는 배선 구조체들(1111), 및 로직 층간 절연막들(1100)을 포함할 수 있다. 로직 층간 절연막들(1100) 중 최상층막은 센서 칩(1)의 리드아웃 회로층(20)과 접합될 수 있다. 로직 칩(2)은 제 1 관통 도전 패턴(510) 및 제 2 관통 도전 패턴(520)을 통해 센서 칩(1)과 전기적으로 연결될 수 있다.
일 예에서, 센서 칩(1)과 로직 칩(2)은 제 1 및 제 2 관통 도전 패턴들을 통해 서로 전기적으로 연결되는 것으로 설명하였으나, 본 발명은 이에 제한되지 않는다. 다른 예로, 센서 칩과 로직 칩의 최상부 메탈층에 제공되는 본댕 패드들을 서로 직접 접합시킴으로써, 센서 칩과 로직 칩이 전긱적으로 연결될 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 도전형의 반도체 기판을 제공하는 것;
상기 반도체 기판 내에 제 2 도전형의 제 1 불순물 영역을 형성하는 것;
상기 반도체 기판 내에 픽셀 영역들을 정의하는 픽셀 분리 구조체를 형성하는 것;
상기 픽셀 영역들 각각에서 상기 반도체 기판의 제 1 면을 패터닝하여 수직 트렌치를 형성하는 것;
상기 반도체 기판의 상기 제 1 면 상에 상기 픽셀 영역들 각각을 노출시키는 마스크 패턴을 형성하되, 상기 마스크 패턴은 상기 수직 트렌치의 일부를 채우는 잔여 마스크 패턴을 형성하는 것;
상기 마스크 패턴을 이온주입 마스크로 이용하여 상기 반도체 기판 내에 상기 제 2 도전형의 불순물을 이온 주입함으로써 제 2 불순물 영역을 형성하되, 상기 제 2 불순물 영역은 상기 수직 트렌치와 인접하는 것; 및
상기 수직 트렌치 내에 게이트 절연막을 개재하여 트랜스퍼 게이트 전극을 형성하는 것을 포함하는 이미지 센서의 제조 방법. - 제 1 항에 있어서,
상기 제 2 불순물 영역은 상기 수직 트렌치의 일측벽과 인접한 제 1 영역 및 상기 수직 트렌치의 바닥면과 인접한 제 2 영역을 포함하되,
상기 제 2 영역에서 상기 불순물의 이온주입 깊이는 상기 제 1 영역에서 상기 불순물의 이온주입 깊이와 다른 이미지 센서의 제조 방법. - 제 1 항에 있어서,
상기 잔여 마스크 패턴은 상기 수직 트렌치를 완전히 채우는 이미지 센서의 제조 방법. - 제 1 항에 있어서,
상기 잔여 마스크 패턴은 상기 수직 트렌치의 깊이 절반의 두께를 갖는 이미지 센서의 제조 방법. - 제 1 항에 있어서,
상기 잔여 마스크 패턴은 상기 수직 트렌치 내에서 불균일한 두께를 갖는 이미지 센서의 제조 방법. - 제 1 항에 있어서,
상기 제 2 불순물 영역은 상기 수직 트렌치의 일측벽과 인접한 제 1 영역 및 상기 수직 트렌치의 바닥면과 인접한 제 2 영역을 포함하되,
상기 제 2 도전형의 불순물 농도는 상기 제 2 불순물 영역의 제 1 영역에서 최대값을 갖는 이미지 센서의 제조 방법. - 제 1 항에 있어서,
상기 제 2 불순물 영역은 상기 수직 트렌치의 일측벽과 인접한 제 1 영역 및 상기 수직 트렌치의 바닥면과 인접한 제 2 영역을 포함하되,
상기 제 2 도전형의 불순물 농도는, 상기 반도체 기판의 상기 제 1 면으로부터 동일한 거리에서, 상기 제 1 영역과 상기 제 2 영역에서 실질적으로 균일한 농도를 갖는 이미지 센서의 제조 방법. - 제 1 항에 있어서,
상기 제 2 불순물 영역은 상기 수직 트렌치의 일측벽과 인접한 제 1 영역 및 상기 수직 트렌치의 바닥면과 인접한 제 2 영역을 포함하되,
상기 반도체 기판의 상기 제 1 면으로부터 상기 제 1 영역 간의 거리보다 상기 트랜스퍼 게이트 전극의 바닥면으로부터 상기 제 2 영역 간의 거리가 작은 이미지 센서의 제조 방법. - 제 1 항에 있어서,
상기 수직 트렌치를 형성하기 전에, 상기 반도체 기판 내에서 상기 제 1 면에 인접하는 소자 분리막을 형성하는 것을 더 포함하되,
상기 소자 분리막의 바닥면은 상기 수직 트렌치의 바닥면보다 상기 제 1 면에 가까운 이미지 센서의 제조 방법. - 제 9 항에 있어서,
상기 제 1 불순물 영역은 상기 소자 분리막 및 상기 트랜스퍼 게이트 전극과 중첩되는 이미지 센서의 제조 방법.
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