JP2023095807A - イメージセンサー - Google Patents

Abstract

【課題】集積度がより向上されたイメージセンサーを提供する。【解決手段】本発明によるイメージセンサーは、第１及び第２ピクセルグループを含む半導体基板を有するイメージセンサーであって、第１及び第２ピクセルグループの各々は、少なくとも４つのピクセル領域を含み、第１及び第２ピクセルグループは、ピクセル領域の中で第１ピクセル領域を共有し、半導体基板内に配置されピクセル領域の各々を囲むピクセル分離構造体と、第１ピクセルグループに提供されピクセル分離構造体の第１部分上に配置される第１素子分離パターンと、ピクセル領域の各々で第１素子分離パターンと隣接するように配置されるフローティング拡散領域と、第２ピクセルグループに提供されピクセル分離構造体の第２部分上に配置される接地不純物領域と、第２ピクセルグループに提供されピクセル分離構造体の第２部分と接地不純物領域との間に配置される第２素子分離パターンと、を含む。【選択図】図５Ａ

Description

本発明は、イメージセンサーに関し、特に、集積度がより向上されたイメージセンサーに関する。

イメージセンサーは、光学映像を電気信号に変換させる。
近年になり、コンピュータ産業と通信産業の発達につれて、デジタルカメラ、ビデオカメラ、ＰＣＳ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ）、ゲーム機器、警備用カメラ、医療用マイクロカメラ等の様々な分野で性能が向上されたイメージセンサーの需要が増大している。
イメージセンサーとしては、電荷結合素子（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ：ＣＣＤ）及びＣＭＯＳイメージセンサーがある。
この中で、ＣＭＯＳイメージセンサーは、駆動方式が簡単であり、信号処理回路を単一チップに集積することができるので、製品の小型化が可能である。

ＣＭＯＳイメージセンサーは、電力消費もまた非常に低いので、バッテリー容量が制限的である製品に適用が容易である。
また、ＣＭＯＳイメージセンサーは、ＣＭＯＳ工程技術を互換して使用することができるので、製造単価を下げることができる。
したがって、ＣＭＯＳイメージセンサーは、技術開発と共に高解像度が具現可能につれ、その使用が急激に増えている。
それにより、集積度がより向上されたイメージセンサーの開発が課題となっている。

米国特許第９、５０２、４５０号明細書

本発明は上記従来のイメージセンサーにおける課題に鑑みてなされたものであって、本発明の目的は、集積度がより向上されたイメージセンサーを提供することにある。

上記目的を達成するためになされた本発明によるイメージセンサーは、第１ピクセルグループ及び第２ピクセルグループを含む半導体基板を有するイメージセンサーであって、前記第１及び第２ピクセルグループの各々は、少なくとも４つのピクセル領域を含み、前記第１及び第２ピクセルグループは、前記ピクセル領域の中で第１ピクセル領域を共有し、前記半導体基板内に配置され、前記ピクセル領域の各々を囲むピクセル分離構造体と、前記第１ピクセルグループに提供され、前記ピクセル分離構造体の第１部分上に配置される第１素子分離パターンと、前記ピクセル領域の各々で前記第１素子分離パターンと隣接するように配置されるフローティング拡散領域と、前記第２ピクセルグループに提供され、前記ピクセル分離構造体の第２部分上に配置される接地不純物領域と、前記第２ピクセルグループに提供され、前記ピクセル分離構造体の前記第２部分と前記接地不純物領域との間に配置される第２素子分離パターンと、を含むことを特徴とする。

また、上記目的を達成するためになされた本発明によるイメージセンサーは、第１面及び前記第１面と対向する第２面を有する第１導電型の半導体基板と、前記半導体基板内に配置されて第１、第２、及び第３ピクセル領域を定義するピクセル分離構造体と、ここで、前記ピクセル分離構造体は、前記第１ピクセル領域と前記第２ピクセル領域との間の第１ピクセル分離構造体と、前記第２ピクセル領域と前記第３ピクセル領域との間の第２ピクセル分離構造体と、を含み、前記半導体基板の前記第１面と隣接し、前記第１ピクセル分離構造体上に配置される第１素子分離パターンと、前記半導体基板の前記第１面と離隔して前記第２ピクセル分離構造体上に配置される第２素子分離パターンと、前記第１、第２、及び第３ピクセル領域の各々で、前記第１素子分離パターンと隣接するように配置される第２導電型のフローティング拡散領域と、前記第２素子分離パターン上で前記半導体基板内に配置される前記第１導電型の接地不純物領域と、を有することを特徴とする。

また、上記目的を達成するためになされた本発明によるイメージセンサーは、第１導電型を有する第１半導体膜で提供される光電変換素子を含む光電変換回路層と、第２半導体膜上に提供され、前記光電変換素子と接続されるピクセルトランジスタを含むピクセル回路層と、第３半導体膜上に提供され、前記ピクセルトランジスタと接続されるロジック回路を含むロジック回路層と、を有し、垂直に見て、前記ピクセル回路層は、前記光電変換回路層と前記ロジック回路層との間に配置され、前記光電変換回路層は、前記第１半導体膜内に配置されて第１、第２、及び第３ピクセル領域を定義するピクセル分離構造体と、ここで、前記ピクセル分離構造体は、前記第１ピクセル領域と前記第２ピクセル領域との間の第１ピクセル分離構造体と、前記第２ピクセル領域と前記第３ピクセル領域との間の第２ピクセル分離構造体と、を含み、前記第１半導体膜の第１面と隣接し、前記第１ピクセル分離構造体上に配置される第１素子分離パターンと、前記第１半導体膜の前記第１面と離隔して前記第２ピクセル分離構造体上に配置される第２素子分離パターンと、前記第１、第２、及び第３ピクセル領域の各々で、前記第１素子分離パターンと隣接するように配置される第２導電型のフローティング拡散領域と、前記第２素子分離パターン上で前記第１半導体膜内に配置される前記第１導電型の接地不純物領域と、を含むことを特徴とする。

本発明に係るイメージセンサーによれば、各ピクセル領域に提供されるピクセルトランジスタは、光電変換領域が形成された半導体基板と異なるレベルに位置する半導体膜上に形成される。したがって、イメージセンサーの集積度をより向上させることができ、単位ピクセルのサイズが減少されてもピクセルトランジスタの性能を確保することができる。
また、光電変換領域と共に半導体基板に提供される接地不純物領域が４つのピクセル領域毎に共通に提供されるので、単位ピクセルのサイズを減少させることができる。

本発明の実施形態によるイメージセンサーの概略構成を示すブロック図である。 本発明の実施形態によるピクセルアレイの単位ピクセルを示す回路図である。 本発明の実施形態によるピクセルアレイの単位ピクセルを示す回路図である。 本発明の実施形態によるピクセルアレイの単位ピクセルを示す回路図である。 本発明の実施形態によるイメージセンサーの概略的な構成を示す斜視図である。 本発明の実施形態によるイメージセンサーの概略的な構成を示す斜視図である。 本発明の実施形態によるイメージセンサーの平面図である。 本発明の実施形態によるイメージセンサーの部分断面図であって、図４のＡ－Ａ’線に沿って切断した断面を示す。 本発明の実施形態によるイメージセンサーの部分断面図であって、図４のＢ－Ｂ’線に沿って切断した断面を示す。 本発明の実施形態によるイメージセンサーの部分断面図であって、図４のＡ－Ａ’線に沿って切断した断面を示す。 本発明の実施形態によるイメージセンサーの部分断面図である。 本発明の実施形態によるイメージセンサーの部分断面図である。 本発明の実施形態によるイメージセンサーの部分断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための部分断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための部分断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための部分断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための部分断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための部分断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための部分断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための部分断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための部分断面図である。

次に、本発明に係るイメージセンサーを実施するための形態の具体例を図面を参照しながら説明する。

図１は、本発明の実施形態によるイメージセンサーの概略構成を示すブロック図である。
図１を参照すると、イメージセンサーは、ピクセルアレイ（Ｐｉｘｅｌ ａｒｒａｙ）１、行デコーダー（ｒｏｗ ｄｅｃｏｄｅｒ）２、行ドライバー（ｒｏｗ ｄｒｉｖｅｒ）３、列デコーダー（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）４、タイミング発生器（ｔｉｍｉｎｇ ｇｅｎｅｒａｔｏｒ）５、相関二重サンプラー（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｅｒ：ＣＤＳ）６、アナログデジタルコンバータ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）７、及び入出力バッファ（Ｉ／Ｏ ｂｕｆｆｅｒ）８を含む。

ピクセルアレイ１は、行及び列に沿って配列された複数の単位ピクセルを含み、単位ピクセルは、入射した光を電気的信号に変換する。
ピクセルアレイ１は、行デコーダー２から提供された選択信号、リセット信号、及びトランスファー信号のような複数の駆動信号によって駆動される。
行デコーダー２は、単位ピクセルの各行別に駆動信号を提供する。
また、駆動信号に応答してピクセルアレイ１で変換された電気的信号は、相関二重サンプラー６に提供される。
行ドライバー３は、行デコーダー２でデコーディングされた結果に応じて複数の単位ピクセルを駆動するための複数の駆動信号をピクセルアレイ１に提供する。
単位ピクセルが行列形状に配列された場合には、各行別に駆動信号が提供される。

タイミング発生器５は、行及び列デコーダー（２、４）、相関二重サンプラー６、アナログデジタルコンバータ７、及び入出力バッファ８を制御し、これらの動作にクロック信号（Ｃｌｏｃｋ ｓｉｇｎａｌ）、タイミングコントロール信号（Ｔｉｍｉｎｇ ｃｏｎｔｒｏｌ ｓｉｇｎａｌ）等のような制御信号（Ｃｏｎｔｒｏｌ ｓｉｇｎａｌｓ）を供給する。
タイミング発生器５は、ロジック制御回路（Ｌｏｇｉｃ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）、位相固定ループ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ；、ＰＬＬ）回路、タイミングコントロール回路（Ｔｉｍｉｎｇ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）、及び通信インターフェイス回路（Ｃｏｍｍｕｎｉｃａｔｉｏｎ ｉｎｔｅｒｆａｃｅ ｃｉｒｃｕｉｔ）等を含み得る。

相関二重サンプラー（ＣＤＳ）６は、ピクセルアレイ１で生成された電気信号を受信して、維持（ｈｏｌｄ）及びサンプリングする。
相関二重サンプラー６は、特定の雑音レベル（ｎｏｉｓｅ ｌｅｖｅｌ）と電気的信号による信号レベルを二重にサンプリングして、雑音レベルと信号レベルの差に相当する差レベルを出力する。
アナログデジタルコンバータ（ＡＤＣ）７は、相関二重サンプラー６から出力された差レベルに相当するアナログ信号をデジタル信号に変換して出力する。
入出力バッファ８は、アナログデジタルコンバータで出力されるデジタル信号をラッチ（ｌａｔｃｈ）し、ラッチされた信号は、列デコーダー４でのデコーディング結果に応じて順次に映像信号処理部（図示せず）にデジタル信号を出力する。

図２Ａ、図２Ｂ、及び図２Ｃは、本発明の実施形態によるピクセルアレイの単位ピクセルを示す回路図である。
図２Ａを参照すると、単位ピクセルＰは、光電変換回路１０Ｐ及びピクセル回路２０Ｐを含む。

光電変換回路１０Ｐは、複数の光電変換素子（ＰＤ１、ＰＤ２）、複数のトランスファートランジスタ（ＴＸ１、ＴＸ２）、及びフローティング拡散領域ＦＤ１を含む。
一例として、光電変換回路１０Ｐは、第１及び第２光電変換素子（ＰＤ１、ＰＤ２）、第１及び第２トランスファートランジスタ（ＴＸ１、ＴＸ２）、第１及び第２トランスファートランジスタ（ＴＸ１、ＴＸ２）に共通に接続される第１フローティング拡散領域ＦＤ１を含む。

ピクセル回路２０Ｐは、リセットトランジスタ（ｒｅｓｅｔ ｔｒａｎｓｉｓｔｏｒ：ＲＸ）、ソースフォロワートランジスタ（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｔｒａｎｓｉｓｔｏｒ：ＳＦ）、及び選択トランジスタ（ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ：ＳＸ）を含む。
ピクセル回路２０Ｐは、二重変換利得トランジスタ（ｄｕａｌ ｃｏｎｖｅｒｓｉｏｎ ｇａｉｎ ｔｒａｎｓｉｓｔｏｒ：ＤＣＸ）及び第２フローティング拡散領域ＦＤ２をさらに含む。
実施形態で、各単位ピクセルＰが４つのピクセルトランジスタ（ＲＸ、ＤＣＸ、ＳＦ、ＳＸ）を含むこととして開示しているが、本発明はこれに制限されなく、各単位ピクセルＰでピクセルトランジスタの数は変えることができる。

詳細には、第１及び第２光電変換素子（ＰＤ１、ＰＤ２）は、入射光に対応する電荷を生成及び蓄積する。
第１及び第２光電変換素子（ＰＤ１、ＰＤ２）は、例えば、フォトダイオード（ｐｈｏｔｏ ｄｉｏｄｅ）、フォトトランジスタ（ｐｈｏｔｏ ｔｒａｎｓｉｓｔｏｒ）、フォトゲート（ｐｈｏｔｏ ｇａｔｅ）、ピン留めフォトダイオード（Ｐｉｎｎｅｄ Ｐｈｏｔｏ Ｄｉｏｄｅ：ＰＰＤ）及びこれらの組み合わせであり得る。

第１及び第２トランスファートランジスタ（ＴＸ１、ＴＸ２）は、第１及び第２光電変換素子（ＰＤ１、ＰＤ２）に蓄積された電荷を第１フローティング拡散領域ＦＤ１に伝送する。
第１及び第２トランスファー信号（ＴＧ１、ＴＧ２）によって第１及び第２トランスファートランジスタ（ＴＸ１、ＴＸ２）が制御される。
第１及び第２トランスファートランジスタ（ＴＸ１、ＴＸ２）は、第１フローティング拡散領域ＦＤ１を共有する。
第１フローティング拡散領域ＦＤ１は、第１又は第２光電変換素子（ＰＤ１、ＰＤ２）で生成された電荷が伝達されて累積的に格納する。
第１フローティング拡散領域ＦＤ１に蓄積された光電荷の量に応じてソースフォロワートランジスタＳＦが制御される。

リセットトランジスタＲＸは、リセットゲート電極に印加されるリセット信号ＲＧに応じて第１フローティング拡散領域ＦＤ１及び第２フローティング拡散領域ＦＤ２に蓄積された電荷を周期的にリセットさせる。
詳細には、リセットトランジスタＲＸのドレイン端子は、二重変換利得トランジスタＤＣＸと接続され、ソース端子は、ピクセル電源電圧Ｖ_ＰＩＸに接続される。
リセットトランジスタＲＸと二重変換利得トランジスタＤＣＸがターンオンされれば、ピクセル電源電圧Ｖ_ＰＩＸが第１及び第２フローティング拡散領域（ＦＤ１、ＦＤ２）に伝達される。
したがって、第１及び第２フローティング拡散領域（ＦＤ１、ＦＤ２）に蓄積された電荷が排出されて、第１及び第２フローティング拡散領域（ＦＤ１、ＦＤ２）がリセットされる。

二重変換利得トランジスタＤＣＸは、第１フローティング拡散領域ＦＤ１と第２フローティング拡散領域ＦＤ２との間に接続される。
二重変換利得トランジスタＤＣＸは、第２フローティング拡散領域ＦＤ２を介してリセットトランジスタＲＸと直列に接続される。
即ち、二重変換利得トランジスタＤＣＸは、第１フローティング拡散領域ＦＤ１とリセットトランジスタＲＸとの間に接続される。
二重変換利得トランジスタＤＣＸは、二重変換利得制御信号ＤＣＧに応答して第１フローティング拡散領域ＦＤ１の第１キャパシタンスＣ_ＦＤ１を可変させることによって、単位ピクセルＰの変換利得を可変させる。
具体的には、イメージ撮影の時、強い光及び弱い光が同時にピクセルアレイに入射され得る。
したがって、各ピクセルは、入射した光の強度に応じて変換利得を可変する。
二重変換利得トランジスタＤＣＸの動作に応じて、第１変換利得モード（又は高照度モード）と第２変換利得モード（又は低照度モード）で異なる変換利得が提供される。

二重変換利得トランジスタＤＣＸがターンオフされる時、第１フローティング拡散領域ＦＤ１のキャパシタンスは、第１キャパシタンスＣ_ＦＤ１に相当する。
即ち、二重変換利得トランジスタＤＣＸがターンオフ（Ｔｕｒｎ－ｏｆｆ）される場合、単位ピクセルＰは、第１変換利得を有する。
二重変換利得トランジスタＤＣＸがターンオンされる時、第１フローティング拡散領域ＦＤ１が第２フローティング拡散領域ＦＤ２と接続されて第１及び第２フローティング拡散領域（ＦＤ１、ＦＤ２）でキャパシタンスは、第１及び第２キャパシタンス（Ｃ_ＦＤ１、Ｃ_ＦＤ２）の和（Ｃ_ＦＤ１＋Ｃ_ＦＤ２）になる。
即ち、二重変換利得トランジスタＤＣＸがターンオン（Ｔｕｒｎ－ｏｎ）される場合、単位ピクセルＰは、第１変換利得より小さい第２変換利得を有する。
言い換えれば、二重変換利得トランジスタＤＣＸがターンオンされる時、第１又は第２フローティング拡散領域（ＦＤ１又はＦＤ２）のキャパシタンスが増加して、変換利得が減少され、二重変換利得トランジスタＤＣＸがターンオフされる時、第１フローティング拡散領域ＦＤ１のキャパシタンスが減少して、変換利得は増加される。

ソースフォロワートランジスタＳＦは、ソースフォロワーゲート電極に入力される第１フローティング拡散領域ＦＤ１の電荷量に比例してソース－ドレイン電流を発生させるソースフォロワーバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）であり得る。
ソースフォロワートランジスタＳＦは、第１フローティング拡散領域ＦＤ１での電位変化を増幅し、選択トランジスタＳＸを介して増幅された信号を出力ラインＶｏｕｔに出力する。
ソースフォロワートランジスタＳＦのソース端子は、ピクセル電源電圧Ｖ_ＰＩＸに接続され、ソースフォロワートランジスタＳＦのドレイン端子は、選択トランジスタＳＸのソース端子と接続される。

選択トランジスタＳＸは、行単位に読み出す単位ピクセルＰを選択する。
選択ゲート電極に印加される選択信号ＳＧによって選択トランジスタＳＸがターンオンされる時、ソースフォロワートランジスタＳＦのドレイン電極に出力される電気的信号を出力ラインＶｏｕｔに出力する。

図２Ｂを参照すると、単位ピクセルＰは、図２Ａを参照して説明したように、光電変換回路１０Ｐ及びピクセル回路２０Ｐを含み、光電変換回路１０Ｐは、第１、第２、第３、及び第４光電変換素子（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）、第１、第２、第３、及び第４トランスファートランジスタ（ＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４）、及び第１フローティング拡散領域ＦＤ１を含む。
ピクセル回路２０Ｐは、図２Ａの実施形態と同様に、４つのピクセルトランジスタ（ＲＸ、ＤＣＸ、ＳＦ、ＳＸ）と第２フローティング拡散領域ＦＤ２を含む。

第１～第４トランスファートランジスタ（ＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４）は、第１フローティング拡散領域ＦＤ１を共有する。
第１～第４トランスファートランジスタ（ＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４）の伝送ゲート電極は、第１～第４トランスファー信号（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４）によって制御される。
ピクセル回路２０Ｐは、図２Ａを参照して説明したように、リセットトランジスタＲＸ、ソースフォロワートランジスタＳＦ、選択トランジスタＳＸ、二重変換利得トランジスタＤＣＸ、及び第２フローティング拡散領域ＦＤ２を含む。

図２Ｃに示した実施形態によれば、単位ピクセルＰは、インピクセル（ｉｎ－ｐｉｘｅｌ）相互相関二重サンプリング（ＣＤＳ（ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ））構造を有する。
また、単位ピクセルＰは、図２Ａを参照して説明したように、光電変換回路１０Ｐ及びピクセル回路２０Ｐを含む。
光電変換回路１０Ｐは、図２Ａを参照して説明したように、第１及び第２光電変換素子（ＰＤ１、ＰＤ２）、第１及び第２トランスファートランジスタ（ＴＸ１、ＴＸ２）、第１及び第２トランスファートランジスタ（ＴＸ１、ＴＸ２）に共通に接続されるフローティング拡散領域ＦＤを含む。
これとは異なり、光電変換回路１０Ｐは、図２Ｂを参照して説明したように、４つの光電変換素子及び４つのトランスファートランジスタを含んでもよい。

ピクセル回路２０Ｐは、リセットトランジスタＲＸ、第１ソースフォロワートランジスタＳＦ１、プリチャージトランジスタＰＣ、サンプリングトランジスタＳＡＭ、キャリブレーショントランジスタＣＡＬ、第２ソースフォロワートランジスタＳＦ２、選択トランジスタＳＸ、第１キャパシタＣＡＰ１、及び第２キャパシタＣＡＰ２を含む。
リセットトランジスタＲＸは、ゲート電極に入力されるリセット信号ＲＧによって制御される。
リセットトランジスタＲＸのドレインは、フローティング拡散領域ＦＤと接続され、リセットトランジスタＲＸのソースは、電源電圧Ｖ_ＰＩＸに接続される。
リセット信号ＲＧによってリセットトランジスタＲＸがターンオンされれば、リセットトランジスタＲＸのソースと接続された電源電圧Ｖ_ＰＩＸがフローティング拡散領域ＦＤに伝達される。
即ち、リセットトランジスタＲＸがターンオンされる時、フローティング拡散領域ＦＤに蓄積された光電荷が排出されてフローティング拡散領域ＦＤがリセットされる。

第１ソースフォロワートランジスタＳＦ１は、ゲート電極に入力される光電荷量に比例してソース－ドレイン電流を発生させるソースフォロワーバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）であり得る。
第１ソースフォロワートランジスタＳＦ１のドレインは、電源電圧Ｖ_ＰＩＸに接続され、第１ソースフォロワートランジスタＳＦ１のソースは、プリチャージトランジスタＰＣのソース及びサンプリングトランジスタＳＡＭのソースに接続される。
サンプリングトランジスタＳＡＭが第１ソースフォロワートランジスタＳＦ１のソースと第１ノードｎ１との間に接続される。

第１及び第２キャパシタ（ＣＡＰ１、ＣＡＰ２）の第１電極が第１ノードｎ１に接続される。
第１キャパシタＣＡＰ１の第２電極にキャパシタ電圧Ｖｃが印加され、第２キャパシタＣＡＰ２の第２電極は、第２ノードｎ２に接続される。
プリチャージトランジスタＰＣは、第１ソースフォロワートランジスタＳＦ１が新しい電圧をサンプリングできるように第１キャパシタＣＡＰ１と第２キャパシタＣＡＰ２をプリチャージさせる。
キャリブレーショントランジスタＣＡＬのドレインは、電源電圧Ｖ_ＰＩＸに接続され、キャリブレーショントランジスタＣＡＬのソースは、第２ノードｎ２に接続される。
第２ノードｎ２は、キャリブレーショントランジスタＣＡＬによってキャリブレーションされる。
第２ソースフォロワートランジスタＳＦ２のゲート電極は、第２ノードｎ２に接続される。
第２ソースフォロワートランジスタＳＦ２のドレインは、電源電圧Ｖ_ＰＩＸに接続され、第２ソースフォロワートランジスタＳＦ２のソースは、選択トランジスタＳＸのドレインと接続される。
第２ソースフォロワートランジスタＳＦ２は、第２ノードｎ２での電位変化を増幅し、選択トランジスタＳＸを介してピクセル信号を出力ライン（Ｖｏｕｔ）に出力する。

図３Ａ及び図３Ｂは本発明の実施形態によるイメージセンサーの概略的な構成を示す斜視図である。
図３Ａを参照すると、イメージセンサーは、センサーチップＣ１及びロジックチップＣ２を含む。

センサーチップＣ１は、外部物体からのイメージを電気的な信号又はデータ信号に変換する。
センサーチップＣ１は、先に図１を参照して説明したピクセルアレイ（図１の１参照）を含む。
即ち、センサーチップＣ１は、複数の単位ピクセルを含み、単位ピクセルの各々は、先に図２Ａ、図２Ｂ、及び図２Ｃを参照して説明したように、光電変換回路１０Ｐ及びピクセル回路２０Ｐを含む。
センサーチップＣ１は、ピクセルアレイ領域Ｒ１及びパッド領域Ｒ２を含む。

ピクセルアレイ領域Ｒ１は、互いに交差する第１方向Ｄ１及び第２方向Ｄ２に沿って２次元的に配列された複数の単位ピクセルを含む。
ピクセルアレイ領域Ｒ１の単位ピクセルの各々で入射光（ｉｎｃｉｄｅｎｔ ｌｉｇｈｔ）によって発生された電気的信号が出力される。
ピクセルアレイ領域Ｒ１は、受光領域ＡＲ及び遮光領域ＯＢを含む。
遮光領域ＯＢは、平面視において受光領域ＡＲを囲む。
言い換えれば、遮光領域ＯＢが、平面視において受光領域ＡＲの上下及び左右に配置される。
遮光領域ＯＢには光が入射されない基準ピクセルが提供され、基準ピクセルで発生する基準電荷量を基準として受光領域ＡＲの単位ピクセルでセンシングされる電荷量を比較することによって、単位ピクセルで感知される電気的信号サイズを算出する。

パッド領域Ｒ２に制御信号及び光電信号等を入出力するのに利用される複数の導電パッドＣＰが配置される。
パッド領域Ｒ２は、外部素子との電気的接続が容易になるように、平面視においてピクセルアレイ領域Ｒ１を囲み得る。
導電パッドＣＰは、単位ピクセルで発生した電気的信号を外部装置に入出力する。
センサーチップＣ１は、光電変換回路層１０、ピクセル回路層２０、及び光透過層（図示せず）を含む。
垂直に見て、ピクセル回路層２０は、光電変換回路層１０と光透過層との間に配置される。
また、ピクセル回路層２０は、ロジックチップＣ２と隣接する。

詳細には、光電変換回路層１０は、先に図２Ａ、図２Ｂ、及び図２Ｃを参照して説明した複数の単位ピクセルの光電変換回路１０Ｐを含む。
光電変換回路１０Ｐは、互いに交差する第１方向及び第２方向に沿って２次元的に配列される。
ピクセル回路層２０は、先に図２Ａ、図２Ｂ、及び図２Ｃを参照して説明した複数の単位ピクセルのピクセル回路２０Ｐを含む。
ピクセル回路２０Ｐは、光電変換回路１０Ｐに各々対応して提供される。

ロジックチップＣ２は、ロジック回路（図１の符号２、３、４、５、６、７、８参照）、電源回路、入出力インターフェイス、及び／又はイメージ信号プロセッサ等を含み得る。
即ち、ロジックチップＣ２は、図１のイメージセンサーでピクセルアレイ１以外の構成要素を含み得る。
ロジックチップＣ２は、センサーチップＣ１のパッド領域Ｒ２に対応するロジックパッド領域Ｒ３を含む。
ロジックパッド領域Ｒ３に制御信号を入出力するのに利用される複数の導電パッドが配置される。
センサーチップＣ１の導電パッドとロジックチップＣ２の導電パッドは、互いに電気的に接続される。
ロジックチップＣ２は、センサーチップＣ１のピクセル回路層２０と隣接するようにセンサーチップＣ１とボンディングされる。

図３Ｂを参照すると、イメージセンサーは、センサーチップＣ１及びロジックチップＣ２を含み、センサーチップＣ１は、先に図２Ａ、図２Ｂ、及び図２Ｃを参照して説明した複数の単位ピクセルの光電変換回路１０Ｐを含む光電変換回路層であり得る。
ロジックチップＣ２は、複数の単位ピクセルのピクセル回路２０Ｐを含むピクセル回路層２０とロジック回路（図１の符号２、３、４、５、６、７、８参照）を含むロジック回路層４０を含む。
ロジックチップＣ２のピクセル回路層２０は、センサーチップＣ１のパッド領域Ｒ２に対応するロジックパッド領域Ｒ３を含む。
センサーチップＣ１の導電パッドとロジックチップＣ２の導電パッドは、互いに電気的に接続される。

図４は、本発明の実施形態によるイメージセンサーの概略構成を示す平面図であり、図５Ａは、本発明の実施形態によるイメージセンサーの部分断面図であって、図４のＡ－Ａ’線に沿って切断した断面を示し、図５Ｂは、本発明の実施形態によるイメージセンサーの部分断面図であって、図４のＢ－Ｂ’線に沿って切断した断面を示す。
図４、図５Ａ、及び図５Ｂを参照すると、本発明の実施形態によるイメージセンサーは、光電変換回路層１０、ピクセル回路層２０、及び光透過層３０を含む。

光電変換回路層１０は、垂直に見て、ピクセル回路層２０と光透過層３０との間に配置される。
光電変換回路層１０は、半導体基板１００（又は第１半導体膜）、ピクセル分離構造体ＰＩＳ、光電変換領域ＰＤ、トランスファーゲート電極ＴＧ、フローティング拡散領域ＦＤ、接地不純物領域ＧＲ、及び第１層間絶縁膜１２０を含む。
第１半導体基板１００は、互いに対向する第１面１００ａ（又は前面）及び第２面１００ｂ（又は後面）を有する。
半導体基板１００は、第１導電型（例えば、ｐ型）バルク（ｂｕｌｋ）シリコン基板上に第１導電型エピタキシャル層が形成された基板であり、イメージセンサーの製造工程上、バルクシリコン基板が除去されてｐ型エピタキシャル層のみが残留する基板であり得る。
これとは異なり、半導体基板１００は、第１導電型のウェル（ｗｅｌｌ）を含むバルク半導体基板であってもよい。

半導体基板１００は、第１ピクセルグループＰＧ１及び第２ピクセルグループＰＧ２を含む。
第１及び第２ピクセルグループ（ＰＧ１、ＰＧ２）の各々は、少なくとも４つのピクセル領域ＰＲを含む。
ピクセル領域ＰＲは、第１方向Ｄ１及び第２方向Ｄ２に沿ってマトリックス形状に配列され、第１及び第２ピクセルグループ（ＰＧ１、ＰＧ２）は、ピクセル領域ＰＲの中の１つと共有する。
ピクセル領域ＰＲの各々は、ピクセル分離構造体ＰＩＳによって定義される。
ピクセル分離構造体ＰＩＳは、半導体基板１００内に配置される。
ピクセル分離構造体ＰＩＳは、第１方向Ｄ１と平行であり、第２方向Ｄ２に互いに離隔される第１及び第２分離部分（Ｐ１ａ、Ｐ１ｂ）及び第２方向Ｄ２と平行であり、第１方向Ｄ１に互いに離隔される第３及び第４分離部分（Ｐ２ａ、Ｐ２ｂ）を含む。
ここで、第３及び第４分離部分（Ｐ２ａ、Ｐ２ｂ）は、第１及び第２分離部分（Ｐ１ａ、Ｐ１ｂ）と交差する。
ピクセル領域ＰＲの各々は、ピクセル分離構造体ＰＩＳの第１～第４部分（Ｐ１ａ、Ｐ１ｂ、Ｐ２ａ、Ｐ２ｂ（によって囲まれ得る。

一例として、ピクセル領域ＰＲは、第１、第２、及び第３ピクセル領域（ＰＲ１、ＰＲ２、ＰＲ３）を含み、ピクセル分離構造体ＰＩＳは、第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）間の第１ピクセル分離構造体、第２及び第３ピクセル領域（ＰＲ２、ＰＲ３）間の第２ピクセル分離構造体を含む。
ピクセル分離構造体ＰＩＳは、第１分離部分Ｐ１ａと第３分離部分Ｐ２ａが接続される第１交差部分、及び第２分離部分Ｐ１ｂと第４分離部分Ｐ２ｂが接続される第２交差部分を含む。
ピクセル分離構造体ＰＩＳの第１及び第２交差部分での垂直長さは、第１～第４分離部分（Ｐ１ａ、Ｐ１ｂ、Ｐ２ａ、Ｐ２ｂ）の垂直長さより小さい。
実施形態によれば、ピクセル分離構造体ＰＩＳの第１交差部分上に第１素子分離パターン１０３が配置される。
ピクセル分離構造体ＰＩＳの第２交差部分上に第２素子分離パターン１０５が配置される。
ここで、ピクセル分離構造体ＰＩＳの第２交差部分は、第１交差部分と対角線方向に位置する。

ピクセル分離構造体ＰＩＳは、半導体基板１００を完全に又は一部を貫通する。
ピクセル分離構造体ＰＩＳは、第１面１００ａから第２面１００ｂに延長される。
ピクセル分離構造体ＰＩＳは、半導体基板１００の第１面１００ａで上部幅を有し、その底面で下部幅を有する。
ここで、下部幅は、上部幅より小さいか、或いは実質的に同一であり得る。
ピクセル分離構造体ＰＩＳの幅は、半導体基板１００の第１面１００ａから第２面１００ｂに行くほど、だんだん減少する。
これと逆に、ピクセル分離構造体ＰＩＳの幅は、半導体基板１００の第１面１００ａから第２面１００ｂに行くほど、だんだん増加してもよい。
ピクセル分離構造体ＰＩＳは、ライナー絶縁パターン１１１、半導体パターン１１３、及びバリアー不純物領域１１５を含む。

半導体パターン１１３は、半導体基板１００の一部を垂直に貫通する。
半導体パターン１１３は、アンドープされたポリシリコン膜又は不純物がドープされたポリシリコン膜を含み得る。
半導体パターン１１３は、エア（ａｉｒ）ギャップ又はボイド（ｖｏｉｄ）を含んでもよい。
ライナー絶縁パターン１１１は、半導体パターン１１３と半導体基板１００との間に提供される。
ライナー絶縁パターン１１１は、シリコン酸化膜、シリコン酸化窒化膜、及びシリコン窒化膜の中から少なくとも１つを含み得る。
バリアー不純物領域１１５は、第１導電型（例えば、ｐ型）の不純物を含み、ライナー絶縁パターン１１１の側壁と隣接する半導体基板１００内に提供される。
バリアー不純物領域１１５にドーピングされた不純物の濃度は、半導体基板１００での不純物の濃度より高い。
バリアー不純物領域１１５は、半導体基板１００にピクセル分離トレンチを形成する時、ピクセル分離トレンチの表面欠陥によって生成された電荷－正孔対（Ｅｌｅｃｔｒｏｎ－Ｈｏｌｅ Ｐａｉｒ：ＥＨＰ）によって暗電流が発生することを低下させることができる。

実施形態によれば、第１素子分離パターン１０３が第２ピクセルグループＰＧ２の中心部分に提供される。
即ち、第１素子分離パターン１０３は、第２ピクセルグループＰＧ２を構成する少なくとも４つのピクセル領域に共通に提供される。
第１素子分離パターン１０３は、ピクセル分離構造体ＰＩＳの一部と重畳する。
一例として、第１素子分離パターン１０３は、第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）間のピクセル分離構造体ＰＩＳ上に配置される。
第１素子分離パターン１０３は、平面視において、第１及び第３分離部分（Ｐ１ａ、Ｐ２ａ）間に提供される。
第１素子分離パターン１０３は、半導体基板１０１の第１面１００ａに隣接するように配置される。
第１素子分離パターン１０３は、絶縁物質で形成される。

第１素子分離パターン１０３は、第１方向Ｄ１と並行した第１部分及び第１部分と交差し、第２方向Ｄ２と並行した第２部分を含む。
ここで、第１素子分離パターン１０３の第１部分は、ピクセル分離構造体ＰＩＳの第１分離部分Ｐ１ａと重畳し、第１素子分離パターン１０３の第２部分は、ピクセル分離構造体ＰＩＳの第３分離部分Ｐ２ａと重畳する。
また、第１素子分離パターン１０３の第１部分は、第１分離部分Ｐ１ａより短く、第１素子分離パターン１０３の第２部分は、第３分離部分Ｐ２ａより短い。
第１素子分離パターン１０３は、第１又は第２方向（Ｄ１、Ｄ２）に、幅がピクセル分離構造体ＰＩＳの幅より大きい。

実施形態によれば、第２素子分離パターン１０５が第１ピクセルグループＰＧ１の中心部分に提供される。
第２素子分離パターン１０５は、第１ピクセルグループＰＧ１を構成する少なくとも４つのピクセル領域に共通に提供される。
第２素子分離パターン１０５は、ピクセル分離構造体ＰＩＳの一部と重畳する。
一例として、第２素子分離パターン１０５は、第２及び第３ピクセル領域（ＰＲ２、ＰＲ３）間のピクセル分離構造体ＰＩＳ上に配置される。
第２素子分離パターン１０５は、平面視において、第２及び第４分離部分（Ｐ１ｂ、Ｐ２ｂ）間に提供される。

第２素子分離パターン１０５は、半導体基板１００の第１面１００ａと離隔されて半導体基板１００内に配置される。
第２素子分離パターン１０５は、第１素子分離パターン１０３の厚さより小さい厚さを有する。
第２素子分離パターン１０５は、第１素子分離パターン１０３と同一の絶縁物質で形成される。
光電変換領域ＰＤが各ピクセル領域ＰＲで半導体基板１００内に提供される。
光電変換領域ＰＤは、入射光の強さに比例して光電荷を生成する。
光電変換領域ＰＤは、半導体基板１００と反対の第２導電型の不純物を半導体基板１００内にイオン注入して形成される。
第１導電型の半導体基板１００と第２導電型の光電変換領域ＰＤの接合（ｊｕｎｃｔｉｏｎ）によってフォトダイオードが形成される。

一実施形態によれば、光電変換領域ＰＤは、半導体基板１００の第１面１００ａと第２面１００ｂとの間にポテンシャル勾配を有するように第１面１００ａに隣接する領域と第２面１００ｂに隣接する領域との間に不純物濃度差を有する。
例えば、光電変換領域ＰＤは、垂直に積層された複数の不純物領域を含んでもよい。

各ピクセル領域ＰＲで、半導体基板１００の第１面１００ａ上にトランスファーゲート電極（ＴＧａ、ＴＧｂ、ＴＧｃ、ＴＧｄ）が配置される。
トランスファーゲート電極（ＴＧａ、ＴＧｂ、ＴＧｃ、ＴＧｄ）は、平面視において、光電変換領域ＰＤと一部重畳する。
トランスファーゲート電極（ＴＧａ、ＴＧｂ、ＴＧｃ、ＴＧｄ）は、半導体基板１００内に配置される。
トランスファーゲート電極（ＴＧａ、ＴＧｂ、ＴＧｃ、ＴＧｄ）は、半導体基板１００内に挿入された下部部分と、下部部分と接続され半導体基板１００の面１００ａ上に突出する上部部分を含む。
トランスファーゲート電極（ＴＧａ、ＴＧｂ、ＴＧｃ、ＴＧｄ）の下部部分は、半導体基板１００の一部を垂直に貫通する。
トランスファーゲート電極（ＴＧａ、ＴＧｂ、ＴＧｃ、ＴＧｄ）の底面は、半導体基板１００の第１面１００ａより低いレベルに位置する。
トランスファーゲート電極（ＴＧａ、ＴＧｂ、ＴＧｃ、ＴＧｄ）と半導体基板１００との間にはゲート絶縁膜が介在する。

実施形態によれば、フローティング拡散領域（ＦＤａ、ＦＤｂ、ＦＤｃ、ＦＤｄ）がピクセル領域ＰＲ各々で、半導体基板１００内に提供される。
フローティング拡散領域（ＦＤａ、ＦＤｂ、ＦＤｃ、ＦＤｄ）は、第１素子分離パターン１０３と隣接するように配置される。
フローティング拡散領域（ＦＤａ、ＦＤｂ、ＦＤｃ、ＦＤｄ）は、垂直に光電変換領域ＰＤの一部と重畳する。
フローティング拡散領域（ＦＤａ、ＦＤｂ、ＦＤｃ、ＦＤｄ）は、半導体基板１００と反対の第２導電型の不純物を含む。
例えば、フローティング拡散領域（ＦＤａ、ＦＤｂ、ＦＤｃ、ＦＤｄ）は、ｎ型不純物領域であり得る。

実施形態によれば、接地不純物領域ＧＲは、第１ピクセルグループＰＧ１の中心部分で半導体基板１００内に提供される。
接地不純物領域ＧＲは、第１ピクセルグループＰＧ１を構成する少なくとも４つのピクセル領域に共通に提供される。
接地不純物領域ＧＲは、垂直にピクセル分離構造体ＰＩＳの一部と重畳する。
接地不純物領域ＧＲは、平面視において、ピクセル分離構造体ＰＩＳの第２及び第４分離部分（Ｐ１ｂ、Ｐ２ｂ）間に提供される。
接地不純物領域ＧＲは、各ピクセル領域ＰＲのフローティング拡散領域（ＦＤａ、ＦＤｂ、ＦＤｃ、ＦＤｄ）と対角線方向に位置する。
接地不純物領域ＧＲは、半導体基板１００と同一の第１導電型の不純物をドーピングして形成される。
例えば、接地不純物領域ＧＲは、ｐ型不純物領域であり得る。
接地不純物領域ＧＲは、第２素子分離パターン１０５によってピクセル分離構造体ＰＩＳと垂直に離隔される。
即ち、接地電圧が印加される接地不純物領域ＧＲとネガティブバイアスが印加されるピクセル分離構造体ＰＩＳは、電気的に分離される。

第１層間絶縁膜１２０が半導体基板１００の第１面１００ａ上でトランスファーゲート電極（ＴＧａ、ＴＧｂ、ＴＧｃ、ＴＧｄ）を覆う。
第１層間絶縁膜１２０は、実質的に平坦な上面を有する。
第１層間絶縁膜１２０は、例えば、シリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含み得る。
第１層間絶縁膜１２０内に光電変換素子と接続される配線構造体（１２１、１２３、１２５）が配置される。
詳細には、第１コンタクトプラグ１２１がフローティング拡散領域（ＦＤａ、ＦＤｂ、ＦＤｃ、ＦＤｄ）に各々接続される。
第２コンタクトプラグ１２３が接地不純物領域ＧＲに各々接続される。
導電パターン１２５が第１及び第２コンタクトプラグ（１２１、１２３）と接続される。

一例として、第２ピクセルグループＰＧ２を構成するピクセル領域ＰＲのフローティング拡散領域（ＦＤａ、ＦＤｂ、ＦＤｃ、ＦＤｄ）は、導電パターン１２５の中の１つに電気的に共通接続される。
実施形態によれば、ピクセル回路層２０が光電変換回路層１０の第１層間絶縁膜１２０上に配置される。
ピクセル回路層２０は、単位ピクセル（図２Ａ、図２Ｂ、及び図２Ｃの符号Ｐ参照）のピクセル回路２０Ｐを含む。
詳細には、ピクセル回路層２０は、半導体膜２００（又は第２半導体膜）、貫通絶縁パターン２１０、ピクセルトランジスタＰＴＲ、及び第２層間絶縁膜２２０を含む。

半導体膜２００は、光電変換領域ＰＤの中の少なくとも１つと部分的に重畳する。
半導体膜２００は、平面視において、ピクセル分離構造体ＰＩＳの一部と重畳する。
半導体膜２００は、トランスファーゲート電極（ＴＧａ、ＴＧｂ、ＴＧｃ、ＴＧｄ）と重畳してもよい。
貫通絶縁パターン２１０が半導体膜２００を貫通する。
貫通絶縁パターン２１０の上面は、半導体膜２００の上面と実質的に共面をなす。
貫通絶縁パターン２１０は、例えば、シリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含み得る。
一例として、貫通絶縁パターン２１０は、接地不純物領域ＧＲ及びフローティング拡散領域（ＦＤａ、ＦＤｂ、ＦＤｃ、ＦＤｄ）と重畳する。

ピクセルトランジスタＰＴＲは、半導体膜２００上に提供される。
ピクセルトランジスタＰＴＲは、リセットトランジスタ（図２Ａ、図２Ｂ、及び図２Ｃの符号ＲＸ）、ソースフォロワートランジスタ（図２Ａ、図２Ｂ、及び図２Ｃの符号ＳＦ）、二重変換利得トランジスタ（図２Ａ及び図２Ｂの符号ＤＣＸ）、及び選択トランジスタ（図２Ａ、図２Ｂ、及び図２Ｃの符号ＳＸ）を含む。
詳細には、ピクセルトランジスタＰＴＲの各々は、ピクセルゲート電極ＰＧ及びピクセルゲート電極ＰＧの両側で半導体膜２００内に提供されるソース／ドレイン領域ＳＤＲを含む。

ピクセルゲート電極ＰＧは、例えば、ドーピングされたポリシリコン、金属、導電性金属窒化物、導電性金属シリサイド、導電性金属酸化物、又はこれらの組み合わせを含むことができる。
ソース／ドレイン領域ＳＤＲは、半導体膜２００内にドーピングされた不純物領域であり得る。
一例として、ソース／ドレイン領域ＳＤＲは、ｎ型不純物を含む。
ゲート絶縁膜がピクセルゲート電極ＰＧと半導体膜２００との間に配置される。
ゲート絶縁膜は、シリコン酸化膜、シリコン酸窒化膜、シリコン酸化膜より高い誘電常数を有する高誘電膜、又はこれらの組み合わせで形成される。
第２層間絶縁膜２２０が半導体膜２００上でピクセルトランジスタＰＴＲを覆う。
第２層間絶縁膜２２０は、例えば、シリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含み得る。

上部コンタクトプラグ２２１が第２層間絶縁膜２２０を貫通してピクセルゲート電極ＰＧ及びソース／ドレイン不純物領域ＳＤＲに接続される。
上部コンタクトプラグ２２１は、例えば、タングステン、銅、アルミニウム、又はこれらの合金のような金属を含み得る。
第１及び第２貫通プラグ（ＴＰ１、ＴＰ２）が第２層間絶縁膜２２０及び貫通絶縁パターン２１０を貫通して光電変換層１０の導電パターン１２５に接続される。
第１貫通プラグＴＰ１は、第１コンタクトプラグ１２１及び導電パターン１２５を介してフローティング拡散領域（ＦＤａ、ＦＤｂ、ＦＤｃ、ＦＤｄ）に接続される。
第２貫通プラグＴＰ２は、第２コンタクトプラグ１２３及び導電パターン１２５を介して接地不純物領域ＧＲに接続される。
上部導電パターン２２３が上部コンタクトプラグ２２１及び第１及び第２貫通プラグ（ＴＰ１、ＴＰ２）に接続される。
フローティング拡散領域（ＦＤａ、ＦＤｂ、ＦＤｃ、ＦＤｄ）は、第１貫通プラグＴＰ１及び上部導電パターン２２３を介してピクセル回路層２０のピクセルトランジスタＰＴＲと電気的に接続される。

実施形態によれば、光透過層３０が半導体基板１００の第２面１００ｂ上に配置される。
光透過層３０は、平坦絶縁膜３１０、格子構造体３２０、保護膜３３０、カラーフィルター３４０、マイクロレンズ３５０、及びパッシベーション膜３６０を含む。
光透過層３０は、外部から入射した光を集光及びフィルタリングして光電変換層１０に提供する。
詳細には、平坦絶縁膜３１０は、半導体基板１００の第２面１００ｂを覆う。
平坦絶縁膜３１０は、透明な絶縁物質で形成され、複数の層を含み得る。
平坦絶縁膜３１０は、半導体基板１００の異なる屈折率を有する絶縁物質で形成される。
平坦絶縁膜３１０は、金属酸化物及び／又はシリコン酸化物を含み得る。

格子構造体３２０が平坦絶縁膜３１０上に配置される。
格子構造体３２０は、ピクセル分離構造体ＰＩＳと同様に、平面視において格子形状を有する。
格子構造体３２０は、平面視においてピクセル分離構造体ＰＩＳと重畳する。
即ち、格子構造体３２０は、第１方向Ｄ１に延長される第１部分及び第１部分を横切って第２方向Ｄ２に延長される第２部分を含む。
格子構造体３２０の幅は、ピクセル分離構造体ＰＩＳの最小幅と実質的に同一であるか、或いは小さい。
格子構造体３２０は、遮光パターン及び／又は低屈折パターンを含み得る。
遮光パターンは、例えば、チタニウム、タンタル、又はタングステンのような金属物質を含み得る。
低屈折パターンは、遮光パターンより低い屈折率を有する物質で形成される。
低屈折パターンは、有機物質で形成され得、約１．１～１．３の屈折率を有し得る。
例えば、格子構造体３２０は、シリカナノパーティクルが含まれたポリマー層であり得る。

保護膜３３０が平坦絶縁膜３１０上で格子構造体３２０の表面を実質的に均一の厚さに覆う。
保護膜３３０は、例えば、アルミニウム酸化膜とシリコン炭化酸化膜の中から少なくとも１つの単一膜又は多重膜を含み得る。
カラーフィルター３４０がピクセル領域ＰＲの各々に対応して形成される。
カラーフィルター３４０は、格子構造体３２０によって定義される空間を満たす。
カラーフィルター３４０は、単位ピクセルに対応して赤色、緑色、又は青色のカラーフィルターを含むか、或いはマゼンタ、シアン、又はイエローのカラーフィルターを含む。
マイクロレンズ３５０がカラーフィルター３４０上に配置される。
マイクロレンズ３５０は、膨らんでいる形状を有し、所定の曲率半径を有する。
マイクロレンズ３５０は、光透過性樹脂で形成され得る。
パッシベーション膜３６０がマイクロレンズ３５０の表面をコンフォーマルに覆う。
パッシベーション膜３６０は、例えば、無機酸化物で形成される。

図５Ｃは、本発明の実施形態によるイメージセンサーの部分断面図であって、図４のＡ－Ａ’線に沿って切断した断面を示す。
説明の簡易化のために、先に図４、図５Ａ、及び図５Ｂを参照して説明したイメージセンサーと同一の技術的特徴に対する説明は省略し、相違点に対して説明する。
図５Ｃに示した実施形態によれば、光電変換層１０とピクセル回路層２０は、図５Ａ及び図５Ｂに示した第１及び第２貫通プラグの代わりに、第１及び第２ボンディングパッド（ＢＰ１、ＢＰ２）を介して互いに電気的に接続される。

図５Ｃを参照すると、光電変換層１０は、最上部メタル層に提供された第１ボンディングパッドＢＰ１を含み、ピクセル回路層２０は、最上部メタル層に提供された第２ボンディングパッドＢＰ２を含む。
第１及び第２ボンディングパッド（ＢＰ１、ＢＰ２）は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、及びチタニウム窒化物（ＴｉＮ）の中の少なくとも１つを含み得る。
光電変換層１０の第１ボンディングパッドＢＰ１は、第１及び第２コンタクトプラグ（１２１、１２３）及び導電パターン１２５を介してトランスファーゲート電極（ＴＧａ、ＴＧｂ、ＴＧｃ、ＴＧｄ）、フローティング拡散領域（ＦＤａ、ＦＤｂ、ＦＤｃ、ＦＤｄ）、接地不純物領域ＧＲと接続される。

ピクセル回路層２０の第２ボンディングパッドＢＰ２は、上部コンタクトプラグ２２１及び上部導電パターン２２３を介してピクセルトランジスタＰＴＲと接続される。
光電変換層１０とピクセル回路層２０は、最上部メタル層に提供される第１及び第２ボンディングパッド（ＢＰ１、ＢＰ２）を互いに直接接合させることによって、光電変換層１０とピクセル回路層２０が電気的に接続される。
光電変換層１０の第１ボンディングパッドＢＰ１とピクセル回路層２０の第２ボンディングパッドＢＰ２は、ハイブリッドボンディング（ｈｙｂｒｉｄ ｂｏｎｄｉｎｇ）方式により互いに直接に電気的に接続される。

ハイブリッドボンディングとは同種物質を含む２つの構成物がそれらの界面で融合するボンディングを意味する。
例えば、第１及び第２ボンディングパッド（ＢＰ１、ＢＰ２）が銅（Ｃｕ）で形成された場合、銅（Ｃｕ）－銅（Ｃｕ）ボンディングによって物理学及び電気的に接続される。
また、光電変換層１０の第１層間絶縁膜１２０表面とピクセル回路層２０の第２層間絶縁膜２２０表面が、誘電体－誘電体ボンディングによって接合される。

図６、図７、及び図８は、本発明の実施形態によるイメージセンサーの部分断面図である。
説明の簡易化のために、先に図４、図５Ａ、及び図５Ｂを参照して説明したイメージセンサーと同一の技術的特徴に対する説明は省略し、相違点に対して説明する。

図３Ａ及び図６を参照すると、イメージセンサーは、センサーチップＣ１及びロジックチップＣ２を含む。
センサーチップＣ１は、外部物体からのイメージを電気的な信号又はデータ信号に変換する。
センサーチップＣ１は、先に説明したように、光電変換回路層１０、ピクセル回路層２０、及び光透過層３０を含む。
センサーチップＣ１は、ピクセルアレイ領域Ｒ１及びパッド領域Ｒ２を含む。
ピクセルアレイ領域Ｒ１は、互いに交差する第１方向及び第２方向に沿って２次元的に配列された複数の単位ピクセルを含む。

ピクセルアレイ領域Ｒ１は、受光領域ＡＲ及び遮光領域ＯＢを含む。
遮光領域ＯＢは、受光領域ＡＲの周囲に配置される。
遮光領域ＯＢには光が入射しない基準ピクセルが提供され、基準ピクセルで発生する基準電荷量を基準として受光領域ＡＲの単位ピクセルでセンシングされる電荷量を比較することによって、単位ピクセルＰで感知される電気的信号サイズを算出する。
受光領域ＡＲでセンサーチップＣ１は、先に説明したイメージセンサーと同一の技術的特徴を含む。
即ち、センサーチップＣ１は、先に説明したように、垂直方向に、ピクセル回路層２０と光透過層３０との間の光電変換回路層１０を含む。

光電変換回路層１０は、垂直に見て、ピクセル回路層２０と光透過層３０との間に配置される。
センサーチップＣ１の光電変換回路層１０は、先に説明したように、半導体基板１００、ピクセル領域を定義するピクセル分離構造体ＰＩＳ、光電変換領域ＰＤ、トランスファーゲート電極ＴＧ、フローティング拡散領域ＦＤ、及び第１層間絶縁膜１２０を含む。
先に説明したように、半導体基板１００は、第１ピクセルグループＰＧ１及び第２ピクセルグループＰＧ２を含み、第１及び第２ピクセルグループ（ＰＧ１、ＰＧ２）の各々は、少なくとも４つのピクセル領域を含む。
第１ピクセルグループＰＧ１の４つのピクセル領域は、１つの接地不純物領域ＧＲを共有する。

ピクセル分離構造体ＰＩＳは、受光領域ＡＲ及び遮光領域ＯＢでピクセル領域を定義し、ピクセル分離構造体ＰＩＳの中の一部分は、遮光領域ＯＢでバイアスコンタクトプラグ５２１と電気的に接続される。
詳細には、ピクセル分離構造体ＰＩＳの半導体パターン１１３は、ピクセルアレイ領域Ｒ１の全体に提供される１つのボディー（ｓｉｎｇｌｅ ｂｏｄｙ）を有する。
即ち、半導体パターン１１３は、受光領域ＡＲ及び遮光領域ＯＢに共通に提供される１つのボディー（ｓｉｎｇｌｅ ｂｏｄｙ）を有する。

半導体パターン１１３は、遮光領域ＯＢで、バイアスコンタクトプラグ５２１と接続される。
バイアスコンタクトプラグ５２１は、ピクセル分離構造体ＰＩＳの幅より大きい幅を有する。
バイアスコンタクトプラグ５２１は、金属及び／又は金属窒化物を含み得る。
例えば、バイアスコンタクトプラグ５２１は、チタニウム及び／又はチタニウム窒化物を含み得る。
コンタクトパターン５２２が、バイアスコンタクトプラグ５２１が形成されたコンタクトホール内に埋め込まれる。
コンタクトパターン５２２は、バイアスコンタクトプラグ５２１と異なる物質を含み得る。
例えば、コンタクトパターン５２２は、アルミニウム（Ａｌ）を含み得る。

コンタクトパターン５２２及びバイアスコンタクトプラグ５２１を介して半導体パターン１１３にネガティブ（ｎｅｇａｔｉｖｅ）バイアスが印加される。
ネガティブバイアスは、遮光領域ＯＢから受光領域ＡＲに伝達される。
ピクセル分離構造体ＰＩＳの半導体パターン１１３にネガティブバイアスが印加されることによって、バリアー不純物領域１１５に正孔が蓄積される。
したがって、ピクセル分離構造体ＰＩＳと半導体基板１０１の境界で発生する暗電流を低下させることができる。

ピクセル回路層２０は、第１層間絶縁膜１２０上の半導体膜２００、半導体膜２００上に提供されるピクセルトランジスタＰＴＲ、及び第２層間絶縁膜２２０を含む。
ピクセルトランジスタＰＴＲ、第１及び第２貫通プラグ（ＴＰ１、ＴＰ２）を介して光電変換回路層１０と接続される。
光透過層３０は、平坦絶縁膜３１０、格子構造体３２０、保護膜３３０、カラーフィルター３４０、マイクロレンズ３５０、及びパッシベーション膜３６０を含む。
平坦絶縁膜３１０は、受光領域ＡＲで遮光領域ＯＢ及びパッド領域Ｒ２に延長される。

遮光領域ＯＢで、遮光パターンＯＢＰが平坦絶縁膜３１０上に配置される。
遮光パターンＯＢＰは、遮光領域ＯＢに提供された光電変換領域ＰＤに光が入射することを遮断する。
遮光領域ＯＢの基準ピクセル領域で光電変換領域ＰＤは光電信号を出力しなく、ノイズ信号を出力する。
ノイズ信号は、熱発生又は暗電流等によって生成される電子によって発生する。
遮光パターンＯＢＰは、例えば、タングステン、銅、アルミニウム、又はこれらの合金のような金属を含み得る。

フィルタリング膜５４５が遮光パターンＯＢＰ上に提供される。
フィルタリング膜５４５は、カラーフィルター５４０と異なる波長の光を遮断する。
例えば、フィルタリング膜５４５は、赤外線を遮断する。
フィルタリング膜５４５は、ブルーカラーフィルターを含むことができるが、これに制約されない。

バイアスコンタクトプラグ５２１が半導体基板１００の遮光領域ＯＢの第２面１００ｂ上に提供される。
コンタクトトレンチが半導体基板１００の第２面１００ｂに形成され、バイアスコンタクトプラグ５２１は、コンタクトトレンチ内に提供される。
コンタクトパターン５２２がバイアスコンタクトプラグ５２１と接続される。
コンタクトパターン５２２は、バイアスコンタクトプラグ５２１と異なる導電物質を含み得る。
例えば、コンタクトパターン５２２は、アルミニウムを含む。
コンタクトパターン５２２は、ピクセル分離構造体ＰＩＳの半導体パターン１１３と電気的に接続される。

ロジックチップＣ２は、センサーチップＣ１のピクセル回路層２０と隣接するようにセンサーチップＣ１とボンディングされる。
ロジックチップＣ２は、電源回路、入出力インターフェイス、及びイメージ信号プロセッサ等を含む。
ロジックチップＣ２は、ロジック半導体基板１０００、ロジック回路ＬＣ、ロジック回路ＬＣと接続される配線構造体１１１１、及びロジック層間絶縁膜１１００を含む。
ロジック層間絶縁膜１１００の中で最上層膜は、センサーチップ１のピクセル回路層２０と接合される。
ロジックチップＣ２は、第１貫通導電パターン５２３及び第２貫通導電パターン５２５を介してセンサーチップＣ１と電気的に接続される。

詳細には、遮光領域ＯＢで、第１貫通導電パターン５２３が半導体基板１００を貫通してピクセル回路層２０の導電ラインＭＬ及びロジックチップＣ２の配線構造体１１１１と電気的に接続される。
第１貫通導電パターン５２３は、互いに異なるレベルに位置する第１底面及び第２底面を有する。
第１埋め込みパターン５２４が第１貫通導電パターン５２３の内部に提供される。
第１埋め込みパターン５２４は、低屈折物質を含み、絶縁特性を有する。
パッド領域Ｒ２に制御信号及び光電信号等を入出力するのに利用される複数の導電パッドＣＰが配置される。
導電パッドＣＰは、単位ピクセルで発生した電気的信号を外部装置に入出力する。

パッド領域Ｒ２で、導電パッドＣＰは、半導体基板１００の第２面１００ｂ内に埋め込まれる。
一例として、導電パッドＣＰは、パッド領域Ｒ２で半導体基板１００の第２面１００ｂに形成されたパッドトレンチ内に提供される。
導電パッドＣＰは、アルミニウム、銅、タングステン、チタニウム、タンタル、又はこれらの合金のような金属を含み得る。
イメージセンサーの実装工程で、ボンディングワイヤが導電パッドＣＰにボンディングされる。
導電パッドＣＰは、ボンディングワイヤを介して外部装置と電気的に接続される。

パッド領域Ｒ２で、第２貫通導電パターン５２５が半導体基板１００を貫通してロジックチップＣ２のロジック導電ラインと電気的に接続される。
第２貫通導電パターン５２５は、半導体基板１００の第２面１００ｂ上に延長されて導電パッドＣＰと電気的に接続される。
第２貫通導電パターン５２５の一部分が導電パッドＣＰの底面及び側壁を覆う。
第２埋め込みパターン５２６が第２貫通導電パターン５２５の内部に提供される。
第２埋め込みパターン５２６は、低屈折物質を含み、絶縁特性を有する。
パッド領域Ｒ２で、ピクセル分離構造体ＰＩＳが第２貫通導電パターン５２５の周囲に提供され得る。
一例として、センサーチップＣ１とロジックチップＣ２は、第１及び第２貫通導電パターン（５２３、５２５）を介して互いに電気的に接続されることと説明したが、本発明はこれに制限されない。

図７に示した実施形態によれば、図６に示した第１及び第２貫通導電パターン（５２３、５２５）は省略することができ、センサーチップＣ１とロジックチップＣ２の最上部メタル層に提供される第１及び第２ボンディングパッド（ＢＰ１、ＢＰ２）が互いに直接接合されてセンサーチップＣ１とロジックチップＣ２が電気的に接続され得る。
詳細には、センサーチップ１は、ピクセル回路層２０の最上部メタル層に提供された第１ボンディングパッドＢＰ１を含み、ロジックチップＣ２は、配線構造体１１１１の最上層メタル層に提供された第２ボンディングパッドＢＰ２を含む。

センサーチップＣ１の第１ボンディングパッドＢＰ１とロジックチップＣ２の第２ボンディングパッドＢＰ２は、ハイブリッドボンディング（ｈｙｂｒｉｄ ｂｏｎｄｉｎｇ）方式で互いに直接、電気的に接続される。
ピクセル回路層２０の第２層間絶縁膜２２０表面がロジックチップＣ２のロジック層間絶縁膜１１００と誘電体－誘電体ボンディングによって接合される。

図３Ｂ及び図８に示した実施形態によれば、センサーチップＣ１は、光電変換回路層１０及び光透過層３０を含み、ロジックチップＣ２は、ピクセル回路層２０及びロジック回路層４０を含む。
光電変換回路層１０は、最上部メタル層に提供された第１ボンディングパッドＢＰ１を含む。
ここで、第１ボンディングパッドＢＰ１は、コンタクトプラグ及び配線を介してトランスファーゲート電極ＴＧ、フローティング拡散領域ＦＤ、及び接地不純物領域ＧＲと接続される。

ロジック回路層４０は、ロジック半導体基板１０００、ロジック回路ＬＣ、ロジック回路ＬＣと接続される配線構造体１１１１、及びロジック層間絶縁膜１１００を含む。
ロジック層間絶縁膜１１００上にピクセル回路層２０の半導体膜２００が配置される。
ピクセル回路層２０は、先に説明したように、半導体膜２００、貫通絶縁パターン２１０、ピクセルトランジスタＰＴＲ、及び第２層間絶縁膜２２０を含む。
ピクセル回路層２０は、貫通プラグＴＰを介してロジック回路層４０のロジック回路ＬＣと電気的に接続される。
また、ピクセル回路層２０は、最上部メタル層に提供された第２ボンディングパッドＢＰ２を含む。
第２ボンディングパッドＢＰ２は、光電変換回路層１０の第１ボンディングパッドＢＰ１と直接接合される。

図９～図１６は、本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。
図４及び図９を参照すると、第１導電型（例えば、ｐ型）の半導体基板１００を提供する。
一例として、半導体基板１００は、エピタキシャル層を含む。

第１半導体基板１００は、互いに対向する第１面１００ａ及び第２面１００ｂを有する。
半導体基板１００にピクセル領域ＰＲを定義するピクセル分離構造体ＰＩＳ及びピクセル分離構造体ＰＩＳの一部分上に第１素子分離パターン１０３を形成する。
ピクセル分離構造体ＰＩＳを形成することは、半導体基板１００の第１面１００ａをパターニングして深いトレンチを形成すること、深いトレンチの内壁をコンフォーマルに覆うライナー絶縁膜を形成すること、ライナー絶縁膜が形成された深いトレンチを満たすように半導体膜を蒸着すること、深いトレンチの内壁にしたがってドーピングされたポテンシャルバリアー領域を形成すること、及びライナー絶縁膜及び半導体膜が形成された深いトレンチを満たす埋め込み絶縁膜を形成することを含む。

ここで、深いトレンチを形成する前に、半導体基板１０１の第１面１００ａをパターニングして素子分離トレンチが形成され、深いトレンチは、素子分離トレンチを満たす埋め込み絶縁膜及び半導体基板をパターニングして形成する。
さらに、深いトレンチを満たす半導体膜を形成する前に、深いトレンチの側壁と隣接するバリアー不純物領域１１５を形成する。
バリアー不純物領域１１５は、第２導電型の不純物が含まれた犠牲膜を深いトレンチ内に形成し、熱処理工程を通じて犠牲膜内の不純物を半導体基板１００に拡散させることによって形成される。
例えば、バリアー不純物領域１１５は、ｐ型不純物を含む。

このように、ピクセル分離構造体ＰＩＳを形成することによってライナー絶縁パターン１１１及び半導体パターン１１３が形成される。
ライナー絶縁パターン１１１は、例えば、シリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含む。
半導体パターン１１３は、不純物がドーピングされたポリシリコン膜及び／又はアンドープされたポリシリコン膜を含む。
ピクセル分離構造体ＰＩＳを形成した後、半導体基板１００の第１面１００ａと隣接する素子分離トレンチ内に第１素子分離パターン１０３を形成する。
半導体基板１００の第１面１００ａを露出させる平坦化工程によって、ピクセル分離構造体ＰＩＳの上面と第１素子分離パターン１０３の上面は、実質的に共面をなす。
続いて、半導体基板１００内に光電変換領域ＰＤを形成する。
光電変換領域ＰＤは、各々のピクセル領域ＰＲで半導体基板１００内に第１導電型と異なる第２導電型（例えば、ｎ形）の不純物をドーピングして形成する。

図４及び図１０を参照すると、第１ピクセルグループＰＧ１でピクセル分離構造体ＰＩＳの一部分上の第１素子分離パターン１０３の一部をリセスする。
したがって、素子分離トレンチＳＴの側壁が露出され、第２素子分離パターン１０５が形成される。

図４及び図１１を参照すると、半導体基板１００の第１面１００ａ上に非晶質半導体膜１１０を形成する。
非晶質半導体膜１１０は、第２素子分離パターン１０５が形成された素子分離トレンチＳＴを満たす。
非晶質半導体膜１１０は、ＳＰＥ（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）工程又はＬＥＧ（Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）工程を実行して形成する。

続いて、非晶質半導体膜１１０を単結晶半導体膜に結晶化する再結晶化工程を実行する。
再結晶化工程は、例えば、ＳＰＥ（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｉ）工程を利用することができる。
これとは異なり、再結晶化工程は、レーザーアニーリング（Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ）、ＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）工程、又はＭＳＡ（Ｍｉｌｌｉ－Ｓｅｃｏｎｄ Ａｎｎｅａｌ）工程を利用することもできる。
非晶質半導体膜１１０に熱エネルギーを供給すれば、非晶質半導体膜１１０が溶けた後、素子分離トレンチＳＴの両側壁の方がシード（ｓｅｅｄ）になって素子分離トレンチＳＴの中心方向に結晶化されながら、エピタキシャル成長が行われる。

図４及び図１２を参照すると、単結晶半導体膜を形成した後、半導体基板１００の第１面１００ａが露出されるように平坦化工程を実行する。
したがって、素子分離トレンチＳＴ内で第２素子分離パターン１０５上に単結晶半導体パターン１１２が形成される。
単結晶半導体パターン１１２は、半導体基板１００と同一の決定構造及び同一の半導体物質で形成されるので、単結晶半導体パターン１１２と半導体基板１００の境界が区分されなくともよい。
続いて、接地不純物領域ＧＲを単結晶半導体パターン１１２（即ち、半導体基板１００）内に形成する。
接地不純物領域ＧＲは、半導体基板１００と同一の導電型（例えば、ｐ型）の不純物をドーピングして形成する。

図４及び図１３を参照すると、トランスファーゲート電極ＴＧをピクセル領域ＰＲに各々形成する。
トランスファーゲート電極ＴＧを形成することは、半導体基板１００をパターニングしてピクセル領域ＰＲの各々にゲートリセス領域を形成すること、ゲートリセス領域内壁をコンフォーマルに覆うゲート絶縁膜を形成すること、及びゲートリセス領域を満たすゲート導電膜を形成すること、及びゲート導電膜をパターニングすることを含む。
半導体基板１００内にフローティング拡散領域ＦＤを形成する。
フローティング拡散領域ＦＤは、イオン注入マスクを利用して第２導電型の不純物をイオン注入することによって形成される。
フローティング拡散領域ＦＤは、第１素子分離パターン１０３と隣接する。

図４及び図１４を参照すると、半導体基板１００の第１面１００ａ上に第１層間絶縁膜１２０及び配線構造体（１２１、１２３、１２５）を形成する。
第１層間絶縁膜１２０は、トランスファーゲート電極ＴＧ、半導体基板１００の第１面１００ａを覆う。
第１層間絶縁膜１２０は、ギャップフィル（ｇａｐ ｆｉｌｌ）特性が優れた物質で形成され、上部が平坦化されるように形成する。
第１層間絶縁膜１２０内にフローティング拡散領域ＦＤ及び接地不純物領域ＧＲと接続される第１及び第２コンタクトプラグ（１２１、１２３）を形成する。
第１層間絶縁膜１２０の間に導電パターン１２５を形成する。
第１及び第２コンタクトプラグ（１２１、１２３）及び導電パターン１２５は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタニウム（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）チタニウム窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、ジルコニウム窒化膜（ＺｒＮ）、タングステン窒化膜（ＷＮ）、及びこれらの組み合わせでなされた合金等で形成される。

第１層間絶縁膜１２０上に半導体膜２００を形成する。
半導体膜２００を形成することは、水素イオン注入工程が実行された第２半導体基板を第１層間絶縁膜１２０上に接合させること、熱処理工程を実行すること、第２半導体基板の一部を除去し、残りを残留させることを含む。
続いて、半導体膜２００を貫通する貫通絶縁パターン２１０を形成する。
貫通絶縁パターン２１０を形成することは、半導体膜２００をパターニングして第１層間絶縁膜１２０を露出させる貫通ホールを形成すること、貫通ホールを満たす絶縁膜を蒸着した後、半導体膜２００の上面が露出されるように平坦化工程を実行することを含む。
貫通絶縁パターン２１０は、シリコン酸化膜、シリコン酸化窒化膜、及びシリコン窒化膜の中の少なくとも１つを含む。

図４及び図１５を参照すると、貫通絶縁パターン２１０を形成した後、半導体膜２００上にゲート絶縁膜を介在してピクセルゲート電極ＰＧを形成する。
ピクセルゲート電極ＰＧを形成した後、各ピクセルゲート電極ＰＧの両側の半導体膜２００内にソース／ドレイン領域ＳＤＲを形成する。
ピクセルゲート電極ＰＧは、例えば、コバルト、チタニウム、ニッケル、タングステン及びモリブデンのような高融点金属膜及び／又はチタニウム窒化膜（ＴｉＮ）、チタニウムシリコン窒化膜（ＴｉＳｉＮ）、チタニウムアルミニウム窒化膜（ＴｉＡｌＮ）、タンタル窒化膜（ＴａＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、及びタングステン窒化膜（ＷＮ）のような金属窒化膜を含み得る。

ピクセルトランジスタＰＴＲを覆う第２層間絶縁膜２２０を形成する。
また、半導体基板１００のフローティング拡散領域ＦＤ及びトランスファーゲート電極ＴＧとピクセルトランジスタＰＴＲを接続する第１及び第２貫通プラグ（ＴＰ１、ＴＰ２）、上部コンタクトプラグ２２１、及び上部導電パターン２２３を形成する。
上部コンタクトプラグ２２１と第１及び第２貫通プラグ（ＴＰ１、ＴＰ２）の長さは、互いに異なり、上部コンタクトプラグ２２１と第１及び第２貫通プラグ（ＴＰ１、ＴＰ２）の上面は、実質的に同一のレベルに位置する。
上部導電パターン２２３は、第２層間絶縁膜２２０の間に形成される。
ピクセルトランジスタＰＴＲの電気的接続のための上部導電パターン２２３は、位置の制約なしで、配置される。
第１及び第２貫通プラグ（ＴＰ１、ＴＰ２）、上部コンタクトプラグ２２１、及び上部導電パターン２２３は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタニウム（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）チタニウム窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、ジルコニウム窒化膜（ＺｒＮ）、タングステン窒化膜（ＷＮ）、及びこれらの組み合わせでなされた合金等に形成され得る。

図４及び図１６を参照すると、半導体基板１００の一部を除去する薄膜化工程を実行して、半導体基板１００の垂直的厚さを減少させる。
半導体基板１００を薄膜化するために、半導体基板１００の上下を反転させる。
薄膜化工程は、半導体基板１００の第２面１００ｂをグラインディング（ｇｒｉｎｄｉｎｇ）又は研磨（ｐｏｌｉｓｈｉｎｇ）すること、及び異方性及び等方性エッチングすることを含む。
一例として、グラインディング（ｇｒｉｎｄｉｎｇ）又は研磨（ｐｏｌｉｓｈｉｎｇ）工程によって半導体基板１００のバルクシリコン基板が除去され、エピタキシャル層が露出される。
続いて、異方性又は等方性エッチング工程を実行してエピタキシャル層の露出された表面に存在する表面欠陥を除去する。
露出されたエピタキシャル層の表面は、半導体基板１００の第２面１００ｂに該当する。

半導体基板１００に対する薄膜化工程によって、半導体基板１００の第２面１００ｂでピクセル分離構造体ＰＩＳの半導体パターン１１３が露出される。
半導体パターン１１３の表面及びライナー絶縁パターン１１１の表面は、半導体基板１００の第２面１００ｂと実質的に同一のレベルに位置する。
続いて、半導体基板１００の第２面１００ｂ上に平坦絶縁膜３１０を形成する。
平坦絶縁膜３１０は、半導体パターン１１３の表面及び半導体基板１００の第２面１００ｂを覆う。
平坦絶縁膜３１０は、アルミニウム酸化物及び／又はハフニウム酸化物のような金属酸化物を蒸着して形成する。
その後、平坦絶縁膜５１０上にも及び図５Ｂに示したように、格子構造体３２０、カラーフィルター３４０、及びマイクロレンズ３５０を形成する。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

１ ピクセルアレイ
２ 行デコーダー
３ 行ドライバー
４ 列デコーダー
５ タイミング発生器
６ 相関二重サンプラー
７ アナログデジタルコンバータ
８ 入出力バッファ
１０ 光電変換回路層
１０Ｐ 光電変換回路
２０ ピクセル回路層
２０Ｐ ピクセル回路
３０ 光透過層
４０ ロジック回路層
１００ 半導体基板
１０３、１０５ （第１、第２）素子分離パターン
１１０ 非晶質半導体膜
１１１ ライナー絶縁パターン
１１３ 半導体パターン
１１５ バリアー不純物領域
１２０ 第１層間絶縁膜
２００ 半導体膜
２１０ 貫通絶縁パターン
２２０ 第２層間絶縁膜
２２１ 上部コンタクトプラグ
２２３ 上部導電パターン
３１０ 平坦絶縁膜
３２０ 格子構造体
３３０ 保護膜
３４０ カラーフィルター
３５０ マイクロレンズ
３６０ パッシベーション膜
５２１ バイアスコンタクトプラグ
５２２ コンタクトパターン
５２３、５２５ （第１、第２）貫通導電パターン
５２４、５２６ （第１、第２）埋め込みパターン
１０００ ロジック半導体基板
１１００ ロジック層間絶縁膜
１１１１ 配線構造体
ＡＲ 受光領域
Ｃ１ センサーチップ
Ｃ２ ロジックチップ
ＣＰ 導電パッド
ＦＤ、ＦＤａ、ＦＤｂ、ＦＤｃ、ＦＤｄ フローティング拡散領域
ＧＲ 接地不純物領域
ＬＣ ロジック回路
ＭＬ 導電ライン
ＯＢ 遮光領域
ＯＢＰ 遮光パターン
ＰＤ 光電変換領域
ＰＤ１～ＰＤ４ （第１～第４）光電変換素子
ＰＧ ピクセルゲート電極
ＰＩＳ ピクセル分離構造体
ＰＲ ピクセル領域
ＰＴＲ ピクセルトランジスタ
Ｒ１ ピクセルアレイ領域
Ｒ２ パッド領域
Ｒ３ ロジックパッド領域
ＳＤＲ ソース／ドレイン領域
ＴＧ、ＴＧａ、ＴＧｂ、ＴＧｃ、ＴＧｄ トランスファーゲート電極

Claims (20)

1. 第１ピクセルグループ及び第２ピクセルグループを含む半導体基板を有するイメージセンサーであって、
   前記第１及び第２ピクセルグループの各々は、少なくとも４つのピクセル領域を含み、
   前記第１及び第２ピクセルグループは、前記ピクセル領域の中で第１ピクセル領域を共有し、
   前記半導体基板内に配置され、前記ピクセル領域の各々を囲むピクセル分離構造体と、
   前記第１ピクセルグループに提供され、前記ピクセル分離構造体の第１部分上に配置される第１素子分離パターンと、
   前記ピクセル領域の各々で前記第１素子分離パターンと隣接するように配置されるフローティング拡散領域と、
   前記第２ピクセルグループに提供され、前記ピクセル分離構造体の第２部分上に配置される接地不純物領域と、
   前記第２ピクセルグループに提供され、前記ピクセル分離構造体の前記第２部分と前記接地不純物領域との間に配置される第２素子分離パターンと、を含むことを特徴とするイメージセンサー。
2. 前記ピクセル分離構造体は、前記半導体基板を垂直に貫通する半導体パターンと、
   前記半導体パターンと前記半導体基板との間に介在するライナー絶縁パターンと、
   前記半導体基板内で前記ライナー絶縁パターンと隣接するバリアー不純物領域と、を含み、
   前記バリアー不純物領域は、前記第２素子分離パターンを介して前記接地不純物領域と垂直に離隔される請求項１に記載のイメージセンサー。
3. 前記ピクセル分離構造体の一部分を貫通して前記半導体パターンと接続されるバイアスコンタクトプラグをさらに含むことを特徴とする請求項２に記載のイメージセンサー。
4. 前記ピクセル分離構造体は、第１方向に並行する第１及び第２分離部分と、前記第１及び第２分離部分と交差し第２方向に並行する第３及び第４分離部分と、を含み、
   前記第１素子分離パターンは、前記第１分離部分と前記第３分離部分との間に提供され、
   前記接地不純物領域は、平面視において、前記ピクセル分離構造体の前記第２分離部分と前記第４分離部分との間に提供されることを特徴とする請求項１に記載のイメージセンサー。
5. 前記ピクセル分離構造体の前記第１及び第２部分の垂直長さは、前記第１～第４分離部分の垂直長さより小さいことを特徴とする請求項４に記載のイメージセンサー。
6. 前記第１素子分離パターンは、前記第１方向と並行する第１部分及び前記第１部分と交差し、前記第２方向と並行する第２部分を含み、
   前記第１素子分離パターンの前記第１部分は、前記第１分離部分より短く、前記第１素子分離パターンの前記第２部分は、前記第３分離部分より短いことを特徴とする請求項４に記載のイメージセンサー。
7. 一方向において、前記第１及び第２素子分離パターンの各々の幅は、前記ピクセル分離構造体の幅より大きいことを特徴とする請求項１に記載のイメージセンサー。
8. 前記ピクセル領域の各々で、光電変換領域と前記フローティング拡散領域との間に提供されるトランスファーゲート電極と、
   前記トランスファーゲート電極を覆い、絶縁膜上に配置される半導体膜と、
   前記半導体膜上に配置されるピクセルトランジスタと、をさらに有することを特徴とする請求項１に記載のイメージセンサー。
9. 前記半導体膜を貫通する貫通絶縁パターンと、
   前記貫通絶縁パターンの第１部分を貫通して前記フローティング拡散領域に接続される第１貫通プラグと、
   前記貫通絶縁パターンの第２部分を貫通して前記接地不純物領域に接続される第２貫通プラグと、をさらに有することを特徴とする請求項８に記載のイメージセンサー。
10. 前記フローティング拡散領域及び前記接地不純物領域と接続される第１ボンディングパッドと、
    前記ピクセルトランジスタと接続され、前記第１ボンディングパッドと接合される第２ボンディングパッドと、をさらに有することを特徴とする請求項８に記載のイメージセンサー。
11. 前記ピクセルトランジスタと接続される第１ボンディングパッドと、
    第２半導体基板上に提供されるロジック回路と、前記ロジック回路と接続され前記第１ボンディングパッドと接合される第２ボンディングパッドと、を含むロジック回路層と、をさらに有することを特徴とする請求項８に記載のイメージセンサー。
12. 前記ピクセル領域の各々に提供される光電変換領域と、
    第２半導体基板上に提供され前記ピクセルトランジスタと接続されるロジック回路を含むロジック回路層と、
    前記半導体膜を貫通して前記ロジック回路と前記ピクセルトランジスタを接続するロジック貫通プラグと、をさらにことを特徴とする請求項８に記載のイメージセンサー。
13. 第１面及び前記第１面と対向する第２面を有する第１導電型の半導体基板と、
    前記半導体基板内に配置されて第１、第２、及び第３ピクセル領域を定義するピクセル分離構造体と、
    ここで、前記ピクセル分離構造体は、前記第１ピクセル領域と前記第２ピクセル領域との間の第１ピクセル分離構造体と、前記第２ピクセル領域と前記第３ピクセル領域との間の第２ピクセル分離構造体と、を含み、
    前記半導体基板の前記第１面と隣接し、前記第１ピクセル分離構造体上に配置される第１素子分離パターンと、
    前記半導体基板の前記第１面と離隔して前記第２ピクセル分離構造体上に配置される第２素子分離パターンと、
    前記第１、第２、及び第３ピクセル領域の各々で、前記第１素子分離パターンと隣接するように配置される第２導電型のフローティング拡散領域と、
    前記第２素子分離パターン上で前記半導体基板内に配置される前記第１導電型の接地不純物領域と、を有することを特徴とするイメージセンサー。
14. 垂直に見て、前記第２素子分離パターンは、前記接地不純物領域と前記第２ピクセル分離構造体との間に配置されることを特徴とする請求項１３に記載のイメージセンサー。
15. 前記半導体基板内で前記ピクセル分離構造体の側壁を覆う前記第１導電型のバリアー不純物領域をさらに有し、
    前記バリアー不純物領域は、前記第２素子分離パターンを介して前記接地不純物領域と離隔されることを特徴とする請求項１３に記載のイメージセンサー。
16. 前記第１、第２、及び第３ピクセル領域の各々内に提供される光電変換領域と、
    前記第１、第２、及び第３ピクセル領域の各々で、前記光電変換領域と前記フローティング拡散領域との間で前記半導体基板の前記第１面上に配置されるトランスファーゲート電極と、
    前記半導体基板上で前記第１、第２、及び第３ピクセル領域の前記トランスファーゲート電極を覆う絶縁膜と、
    前記絶縁膜上に配置される半導体膜と、
    前記半導体膜上に提供され、前記フローティング拡散領域と接続されるピクセルトランジスタと、をさらに有することを特徴とする請求項１３に記載のイメージセンサー。
17. 前記半導体基板の前記第２面上に前記第１、第２、及び第３ピクセル領域に対応して配置されるカラーフィルターと、
    前記カラーフィルター上のマイクロレンズと、をさらに有することを特徴とする請求項１３に記載のイメージセンサー。
18. 第１導電型を有する第１半導体膜で提供される光電変換素子を含む光電変換回路層と、
    第２半導体膜上に提供され、前記光電変換素子と接続されるピクセルトランジスタを含むピクセル回路層と、
    第３半導体膜上に提供され、前記ピクセルトランジスタと接続されるロジック回路を含むロジック回路層と、を有し、
    垂直に見て、前記ピクセル回路層は、前記光電変換回路層と前記ロジック回路層との間に配置され、
    前記光電変換回路層は、前記第１半導体膜内に配置されて第１、第２、及び第３ピクセル領域を定義するピクセル分離構造体と、
    ここで、前記ピクセル分離構造体は、前記第１ピクセル領域と前記第２ピクセル領域との間の第１ピクセル分離構造体と、前記第２ピクセル領域と前記第３ピクセル領域との間の第２ピクセル分離構造体と、を含み、
    前記第１半導体膜の第１面と隣接し、前記第１ピクセル分離構造体上に配置される第１素子分離パターンと、
    前記第１半導体膜の前記第１面と離隔して前記第２ピクセル分離構造体上に配置される第２素子分離パターンと、
    前記第１、第２、及び第３ピクセル領域の各々で、前記第１素子分離パターンと隣接するように配置される第２導電型のフローティング拡散領域と、
    前記第２素子分離パターン上で前記第１半導体膜内に配置される前記第１導電型の接地不純物領域と、を含むことを特徴とするイメージセンサー。
19. 前記第１半導体膜内で前記ピクセル分離構造体の側壁を覆う前記第１導電型のバリアー不純物領域をさらに有し、
    前記バリアー不純物領域は、前記第２素子分離パターンを介して前記接地不純物領域と垂直に離隔されることを特徴とする請求項１８に記載のイメージセンサー。
20. 前記接地不純物領域は、平面視において、前記第２ピクセル分離構造体の一部と重畳されることを特徴とする請求項１８に記載のイメージセンサー。
    

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