KR20220106336A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20220106336A
KR20220106336A KR1020210009158A KR20210009158A KR20220106336A KR 20220106336 A KR20220106336 A KR 20220106336A KR 1020210009158 A KR1020210009158 A KR 1020210009158A KR 20210009158 A KR20210009158 A KR 20210009158A KR 20220106336 A KR20220106336 A KR 20220106336A
Authority
KR
South Korea
Prior art keywords
layer
disposed
metal
lower electrode
doped
Prior art date
Application number
KR1020210009158A
Other languages
English (en)
Inventor
박정민
임한진
정규호
조철진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210009158A priority Critical patent/KR20220106336A/ko
Priority to US17/412,393 priority patent/US20220238641A1/en
Priority to TW110144494A priority patent/TWI783798B/zh
Priority to CN202111573504.9A priority patent/CN114784004A/zh
Publication of KR20220106336A publication Critical patent/KR20220106336A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • H01L27/10823—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Heterocyclic Carbon Compounds Containing A Hetero Ring Having Oxygen Or Sulfur (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

반도체 장치가 제공된다. 반도체 장치는 기판 상에 배치되는 랜딩 패드, 랜딩 패드 상에 배치되고, 랜딩 패드와 연결되는 하부 전극, 하부 전극 상에 배치되고, 정방정계 결정 구조(tetragonal crystal system) 및 사방정계 결정 구조(orthorhombic crystal system)를 포함하는 커패시터 유전막, 하부 전극과 커패시터 유전막 사이에 배치되고, 제1 금속이 도핑된 제1 도핑층, 및 커패시터 유전막 상에 배치되는 상부 전극을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
매립 채널 어레이 트랜지스터(Buried Channel Array Transistor, BCAT)는 트렌치 내에 매립된 게이트 전극을 포함하여, DRAM 구조의 단채널 효과(short channel effect)를 극복할 수 있다.
한편, 반도체 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다. DRAM 장치 또한 집적화됨에 따라 커패시터 내의 차징(charging)되는 전하의 양은 꾸준히 감소하고 있다. 따라서 커패시터 내의 저장되는 전하의 양을 늘리고, 누설(leakage) 특성을 개선하기 위한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는, 하부 전극과 커패시터 유전막 사이에 4가 이상의 원자가 전자를 갖는 금속이 도핑된 도핑층을 배치함으로써, 커패시터 유전막이 정방정계 결정 구조 및 사방정계 결정 구조를 모두 포함하는 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이다. 이로 인해, 커패시터 유전막의 유전율을 증가시켜 커패시터의 정전용량을 증가시킬 수 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 기판 상에 배치되는 랜딩 패드, 랜딩 패드 상에 배치되고, 랜딩 패드와 연결되는 하부 전극, 하부 전극 상에 배치되고, 정방정계 결정 구조(tetragonal crystal system) 및 사방정계 결정 구조(orthorhombic crystal system)를 포함하는 커패시터 유전막, 하부 전극과 커패시터 유전막 사이에 배치되고, 제1 금속이 도핑된 제1 도핑층, 및 커패시터 유전막 상에 배치되는 상부 전극을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 기판 내에 형성되는 트렌치, 트렌치의 일부를 채우는 게이트 전극, 게이트 전극의 적어도 일 측에 배치되고, 기판과 연결되는 매몰 컨택, 매몰 컨택 상에 배치되는 랜딩 패드, 랜딩 패드 상에 배치되는 식각 정지막, 식각 정지막 상에 배치되는 제1 서포터 패턴, 제1 서포터 패턴 상에서 제1 서포터 패턴과 이격된 제2 서포터 패턴, 제1 서포터 패턴 및 제2 서포터 패턴 각각의 측벽과 접하는 하부 전극, 하부 전극, 제1 서포터 패턴 및 제2 서포터 패턴 상에 각각 배치되고, 정방정계 결정 구조(tetragonal crystal system) 및 사방정계 결정 구조(orthorhombic crystal system)를 포함하는 커패시터 유전막, 하부 전극과 커패시터 유전막 사이에 배치되고, 4가 이상의 원자가 전자를 갖는 제1 금속이 도핑된 제1 도핑층, 및 커패시터 유전막 상에 배치되는 상부 전극을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 몇몇 실시예는, 기판 상에 식각 정지막, 제1 몰드층, 제1 서포터층, 제2 몰드층 및 제2 서포터층을 순차적으로 적층하고, 식각 정지막, 제1 몰드층, 제1 서포터층, 제2 몰드층 및 제2 서포터층 각각을 수직 방향으로 관통하는 하부 전극 패턴을 형성하고, 제1 몰드층 및 제2 몰드층을 제거하여 하부 전극 패턴을 노출시키고, 노출된 하부 전극 패턴 상에 제1 금속을 포함하는 제1 금속층을 형성하고, 제1 금속층을 이용하여 하부 전극 패턴의 내부에 제1 금속을 도핑하여 제1 도핑층을 형성하고, 제1 금속층을 제거하고, 제1 도핑층 상에 커패시터 유전막을 형성하고, 커패시터 유전막 상에 상부 전극을 형성하는 것을 포함하되, 커패시터 유전막은 정방정계 결정 구조(tetragonal crystal system) 및 사방정계 결정 구조(orthorhombic crystal system)를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 도 1의 R1 영역을 확대한 확대도이다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치의 분극-전계 그래프이다.
도 4 내지 도 8은 본 발명의 몇몇 실시예에 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 도 9의 R2 영역을 확대한 확대도이다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 도 11의 R3 영역을 확대한 확대도이다.
도 13 및 도 14는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 18은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 20은 도 19의 A-A' 선을 따라 절단한 단면도이다.
도 21은 본 발명의 또 다른 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 22는 본 발명의 또 다른 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 23은 도 21의 F-F 선 및 G-G 선을 따라 절단한 단면도이다.
도 24는 본 발명의 또 다른 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 25는 본 발명의 또 다른 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다.
이하에서, 도 1 내지 도 3을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2는 도 1의 R1 영역을 확대한 확대도이다. 도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치의 분극-전계 그래프이다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 층간 절연막(110), 스토리지 컨택(115), 랜딩 패드(118), 식각 정지막(120), 하부 전극(130), 제1 도핑층(135), 제1 서포터 패턴(141), 제2 서포터 패턴(142), 커패시터 유전막(150), 상부 전극(160) 및 제2 층간 절연막(170)을 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하의 설명에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
도시되어 있지는 않지만, 기판(100)의 내부에는 워드 라인으로 사용되는 게이트 전극이 배치될 수 있다. 기판(100)에는 단위 활성 영역 및 소자 분리 영역이 형성될 수 있다. 예를 들어, 하나의 단위 활성 영역 내에 두 개의 트랜지스터가 형성될 수 있다.
제1 층간 절연막(110)은 기판(100) 상에 배치될 수 있다. 제1 층간 절연막(110)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN) 및 실리콘 산질화물(SiON) 중 적어도 하나를 포함할 수 있다. 제1 층간 절연막(110)은 단일층 또는 다층일 수 있다.
스토리지 컨택(115)은 기판(100) 상에서 제1 층간 절연막(110)의 내부에 배치될 수 있다. 랜딩 패드(118)는 기판(100) 상에서 제1 층간 절연막(110)의 내부에 배치될 수 있다. 랜딩 패드(118)는 스토리지 컨택(115) 상에 배치될 수 있다. 랜딩 패드(118)는 스토리지 컨택(115)을 매개로 기판(100)과 연결될 수 있다. 랜딩 패드(118)는 기판(100) 상 또는 기판(100) 내에 형성된 도전성 영역과 전기적으로 연결될 수 있다.
식각 정지막(120)은 제1 층간 절연막(110) 상에 배치될 수 있다. 식각 정지막(120)은 제1 층간 절연막(110)의 상면에 인접하게 형성된 하부 전극(130)의 측벽의 일부를 둘러쌀 수 있다.
식각 정지막(120)은 산화물을 포함하는 제1 몰드층(도 4의 10) 및 제2 몰드층(도 4의 20)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 식각 정지막(120)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 붕소질화물(SiBN), 실리콘 탄산화물(SiCO), 실리콘 산질화물(SiON), 실리콘 산화물(SiO), 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다. 예를 들어, 실리콘 탄산화물(SiCO)은 실리콘(Si), 탄소(C) 및 산소(O)를 포함한다는 것이지, 실리콘(Si), 탄소(C) 및 산소(O) 사이의 비율을 의미하는 것은 아니다.
하부 전극(130)은 랜딩 패드(118) 상에 배치될 수 있다. 하부 전극(130)은 랜딩 패드(118)와 연결된다. 하부 전극(130)은 수직 방향(DR3)로 길게 연장될 수 있다. 하부 전극(130)이 수직 방향(DR3)으로 연장된 길이는 하부 전극(130)이 제1 수평 방향(DR1)으로 연장되는 길이보다 크다. 또는, 하부 전극(130)이 수직 방향(DR3)으로 연장된 길이는 하부 전극(130)의 제1 수평 방향(DR1)의 폭보다 크다. 하부 전극(130)은 예를 들어, 필라(pillar) 형상을 가질 수 있다. 하부 전극(130)의 하면은 하부 전극(130)의 하부의 측벽의 일부는 식각 정지막(120)과 접할 수 있다.
하부 전극(130)은 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 서포터 패턴(141)은 식각 정지막(120) 상에 배치될 수 있다. 제1 서포터 패턴(141)은 식각 정지막(120)과 수직 방향(DR3)으로 이격될 수 있다. 제1 서포터 패턴(141)은 하부 전극(130)과 접할 수 있다. 제1 서포터 패턴(141)은 하부 전극(130)의 측벽의 일부와 접할 수 있다.
예를 들어, 제1 서포터 패턴(141)은 제1 수평 방향(DR1)으로 인접하는 하부 전극(130) 사이를 연결할 수 있다. 도 1에서, 2개의 하부 전극(130)이 제1 서포터 패턴(141)에 의해 연결되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 서포터 패턴(142)은 제1 서포터 패턴(141) 상에 배치될 수 있다. 제2 서포터 패턴(142)은 제1 서포터 패턴(141)과 수직 방향(DR3)으로 이격될 수 있다. 제2 서포터 패턴(142)은 하부 전극(130)과 접할 수 있다. 제2 서포터 패턴(142)은 하부 전극(130)의 측벽의 일부와 접할 수 있다.
예를 들어, 제2 서포터 패턴(142)은 제1 수평 방향(DR1)으로 인접하는 하부 전극(130) 사이를 연결할 수 있다. 도 1에서, 2개의 하부 전극(130)이 제2 서포터 패턴(142)에 의해 연결되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 서포터 패턴(141) 및 제2 서포터 패턴(142) 각각은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 붕소질화물(SiBN), 실리콘 탄산화물(SiCO), 실리콘 산질화물(SiON), 실리콘 산화물(SiO), 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
제1 서포터 패턴(141)의 수직 방향(DR3)의 두께는 제2 서포터 패턴(142)의 수직 방향(DR3)의 두께보다 작을 수 있다. 다른 몇몇 실시예에서, 하부 전극(130)의 측벽 상에 제1 서포터 패턴(141) 및 제2 서포터 패턴(142) 중 어느 하나만이 배치될 수도 있다. 또한, 또 다른 몇몇 실시예에서, 추가적인 서포터 패턴이 식각 정지막(120)과 제1 서포터 패턴(141) 사이, 또는 제1 서포터 패턴(141)과 제2 서포터 패턴(142) 사이에 배치될 수도 있다.
커패시터 유전막(150)은 하부 전극(130) 상에 배치될 수 있다. 커패시터 유전막(150)은 하부 전극(130)의 측벽 및 상면을 따라 배치될 수 있다. 또한, 커패시터 유전막(150)은 식각 정지막(120)의 상면, 제1 서포터 패턴(141)의 상면 및 하면, 제2 서포터 패턴(142)의 상면 및 하면을 따라 배치될 수 있다. 커패시터 유전막(150)은 식각 정지막(120)의 상면, 제1 서포터 패턴(141)의 상면 및 하면, 제2 서포터 패턴(142)의 상면 및 하면 각각과 접할 수 있다.
커패시터 유전막(150)은 하부 전극(130)과 제1 서포터 패턴(141) 및 하부 전극(130)과 제2 서포터 패턴(142) 사이에 배치되지 않는다. 또한, 커패시터 유전막(150)은 하부 전극(130)과 식각 정지막(120) 사이에 배치되지 않는다.
커패시터 유전막(150)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 도 1에는 커패시터 유전막(150)은 단일막인 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
커패시터 유전막(150)은 정방정계 결정 구조(tetragonal crystal system) 및 사방정계 결정 구조(orthorhombic crystal system)를 모두 포함할 수 있다. 도 3은 정방정계 결정 구조 및 사방정계 결정 구조를 모두 포함하는 커패시터 유전막(150)의 분극(P)-전계(E) 곡선을 도시한다. 물질의 유전율은 분극(P)-전계(E) 곡선의 기울기(dP/dE)에 비례할 수 있다. 즉, 커패시턴스의 정의를 고려할 때, 커패시턴스는 분극(P)-전계(E) 곡선의 기울기(dP/dE)에 비례할 수 있다.
도 3에 도시된 바와 같이, 커패시터 유전막(150)이 정방정계 결정 구조 및 사방정계 결정 구조를 모두 포함하는 경우, 저전압 영역(LPR)에서의 분극(P)-전계(E) 곡선의 기울기가 증가하는 것을 알 수 있다. 즉, 정방정계 결정 구조 및 사방정계 결정 구조를 모두 포함하는 커패시터 유전막(150)은 유전율이 증가하는 것을 알 수 있다.
다시 도 1 및 도 2를 참조하면, 제1 도핑층(135)은 하부 전극(130)과 커패시터 유전막(150) 사이에 배치될 수 있다. 제1 도핑층(135)은 하부 전극(130) 및 커패시터 유전막(150) 각각과 접할 수 있다. 제1 도핑층(135)은 하부 전극 패턴(도 6의 130p)에 제1 금속이 도핑되어 형성될 수 있다.
제1 도핑층(135)은 하부 전극(130)의 측벽 및 상면을 따라 배치될 수 있다. 제1 도핑층(135)은 하부 전극(130)과 식각 정지막(120) 사이, 하부 전극(130)과 제1 서포터 패턴(141) 사이, 하부 전극(130)과 제2 서포터 패턴(142) 사이 각각에는 배치되지 않는다.
제1 도핑층(135)에 도핑된 제1 금속은 4가 이상의 원자가 전자를 가질 수 있다. 제1 금속은 예를 들어, 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 바나듐(V), 크롬(Cr), 망간(Mn), 나이오븀(Nb) 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 금속은 제1 도핑층(135) 내에서 2at% 내지 10at%의 원자 백분율(atomic percent)을 가질 수 있다.
제1 도핑층(135)의 두께(t)는 예를 들어, 5Å 내지 10Å 일 수 있다. 제1 도핑층(135)의 최상면(135a)은 제2 서포터 패턴(142)의 최상면(142a)과 동일 평면 상에 형성될 수 있다.
상부 전극(160)은 커패시터 유전막(150) 상에 배치될 수 있다. 상부 전극(160)은 하부 전극(130)의 측벽 및 상면을 덮도록 배치될 수 있다. 또한, 상부 전극(160)은 식각 정지막(120)과 제1 서포터 패턴(141) 사이, 제1 서포터 패턴(141)과 제2 서포터 패턴(142) 사이에 배치될 수 있다.
상부 전극(160)은 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 층간 절연막(170)은 상부 전극(160) 상에 배치될 수 있다. 제2 층간 절연막(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 하부 전극(130)과 커패시터 유전막(150) 사이에 4가 이상의 원자가 전자를 갖는 금속이 도핑된 제1 도핑층(135)을 배치함으로써, 커패시터 유전막(150)이 정방정계 결정 구조 및 사방정계 결정 구조를 모두 포함할 수 있다. 이로 인해, 본 발명의 몇몇 실시예에 따른 반도체 장치는 커패시터 유전막(150)의 유전율을 증가시켜 커패시터의 정전용량을 증가시킬 수 있다.
이하에서, 도 1, 도 4 내지 도 8을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 4 내지 도 8은 본 발명의 몇몇 실시예에 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 4를 참조하면, 기판(100) 상의 제1 층간 절연막(110) 내에 스토리지 컨택(115) 및 랜딩 패드(118)가 형성될 수 있다. 이어서, 제1 층간 절연막(110) 상에 식각 정지막(120), 제1 몰드층(10), 제1 서포터층(141L), 제2 몰드층(20) 및 제2 서포터층(142L)이 순차적으로 형성될 수 있다.
이어서, 랜딩 패드(118) 상에 식각 정지막(120), 제1 몰드층(10), 제1 서포터층(141L), 제2 몰드층(20) 및 제2 서포터층(142L) 각각을 수직 방향(DR3)으로 관통하는 하부 전극 패턴(130p)이 형성될 수 있다.
도 5를 참조하면, 인접하는 하부 전극(130)을 연결하는 제1 서포터 패턴(141) 및 제2 서포터 패턴(142)이 형성될 수 있다. 제1 서포터 패턴(141) 및 제2 서포터 패턴(142) 각각은 하부 전극(130)의 측벽의 일부와 접할 수 있다.
제2 서포터층(142L)의 일부를 제거하여 제2 서포터 패턴(142)이 형성될 수 있다. 제2 서포터 패턴(142)이 형성되지 않은 영역을 통해, 제2 몰드층(20)이 제거될 수 있다. 이어서, 제1 서포터층(141L)의 일부를 제거하여 제1 서포터 패턴(141)이 형성될 수 있다. 제1 서포터 패턴(141)이 형성되지 않은 영역을 통해, 제1 몰드층(10)이 제거될 수 있다. 제1 몰드층(10) 및 제2 몰드층(20)을 제거하여 하부 전극 패턴(130p)의 측벽이 노출될 수 있다. 이를 통해, 식각 정지막(120)과 제1 서포터 패턴(141) 사이 및 제1 서포터 패턴(141)과 제2 서포터 패턴(142) 사이에 공간이 형성될 수 있다.
도 6을 참조하면, 노출된 하부 전극 패턴(130p) 상에 제1 금속을 포함하는 제1 금속층(181)이 형성될 수 있다. 제1 금속은 예를 들어, 4가 이상의 원자가 전자를 가질 수 있다. 제1 금속은 예를 들어, 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 바나듐(V), 크롬(Cr), 망간(Mn), 나이오븀(Nb) 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다.
제1 금속층(181)은 식각 정지막(120)의 상면, 제1 서포터 패턴(141)의 하면 및 상면, 제2 서포터 패턴(142)의 하면 및 상면 상에도 형성될 수 있다. 이어서, 제1 금속층(181)에 어닐링 공정이 수행될 수 있다. 어닐링 공정은 예를 들어, 200℃ 내지 700℃의 온도 범위에서 수행될 수 있다.
도 7을 참조하면, 어닐링 공정을 통해, 제1 금속층(181)을 이용하여 하부 전극 패턴(130p)의 내부에 제1 금속을 도핑하여 제1 도핑층(135)이 형성될 수 있다. 제1 도핑층(135)은 하부 전극(130)과 식각 정지막(120) 사이, 하부 전극(130)과 제1 서포터 패턴(141) 사이, 하부 전극(130)과 제2 서포터 패턴(142) 사이 각각에는 형성되지 않는다.
제1 도핑층(135)이 형성된 부분을 제외한 하부 전극 패턴(130p)의 나머지 부분은 하부 전극(130)으로 형성될 수 있다. 제1 도핑층(135)은 예를 들어, 5Å 내지 10Å의 두께로 형성될 수 있다.
이어서, 제1 금속층(181)이 제거될 수 있다. 이로 인해, 제1 도핑층(135)이 노출될 수 있다.
도 8을 참조하면, 제1 도핑층(135) 상에 커패시터 유전막(150)이 형성될 수 있다. 커패시터 유전막(150)은 식각 정지막(120) 상면, 제1 서포터 패턴(141)의 하면 및 상면, 제2 서포터 패턴(142)의 하면 및 상면 상에도 형성될 수 있다.
커패시터 유전막(150)은 제1 도핑층(135)에 도핑된 4가 이상의 원자가 전자를 갖는 제1 금속에 의해 정방정계 결정 구조 및 사방정계 결정 구조를 모두 가질 수 있다.
도 1을 참조하면, 커패시터 유전막(150) 상에 상부 전극(160)이 형성될 수 있다. 상부 전극(160)은 하부 전극(130)의 측벽 및 상면을 덮도록 형성될 수 있다. 또한, 상부 전극(160)은 식각 정지막(120)과 제1 서포터 패턴(141) 사이, 제1 서포터 패턴(141)과 제2 서포터 패턴(142) 사이에 형성될 수 있다.
이어서, 상부 전극(160) 상에 제2 층간 절연막(170)이 형성됨으로써 도 1에 도시된 반도체 장치가 제조될 수 있다.
이하에서, 도 9 및 도 10을 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 9는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 10은 도 9의 R2 영역을 확대한 확대도이다.
도 9 및 도 10을 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 커패시터 유전막(150)과 상부 전극(160) 사이에 제2 도핑층(290)이 배치될 수 있다. 제2 도핑층(290)은 커패시터 유전막(150) 및 상부 전극(160) 각각과 접할 수 있다.
제2 도핑층(290)은 커패시터 유전막(150)의 프로파일을 따라 배치될 수 있다. 제2 도핑층(290)은 제2 금속이 도핑될 수 있다. 제2 도핑층(290)에 도핑된 제2 금속은 4가 이상의 원자가 전자를 가질 수 있다. 제2 금속은 예를 들어, 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 바나듐(V), 크롬(Cr), 망간(Mn), 나이오븀(Nb) 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 금속은 제2 도핑층(290) 내에서 2at% 내지 10at%의 원자 백분율(atomic percent)을 가질 수 있다.
이하에서, 도 11 및 도 12를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 12는 도 11의 R3 영역을 확대한 확대도이다.
도 11 및 도 12를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제2 도핑층(390)과 상부 전극(160) 사이에 제2 금속층(382)이 배치될 수 있다. 제2 금속층(382)은 제2 도핑층(390) 및 상부 전극(160) 각각과 접할 수 있다.
제2 금속층(382)은 제2 도핑층(390)의 프로파일을 따라 배치될 수 있다. 제2 금속층(382)은 제2 금속을 포함할 수 있다. 제2 금속은 예를 들어, 4가 이상의 원자가 전자를 가질 수 있다. 제2 금속은 예를 들어, 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 바나듐(V), 크롬(Cr), 망간(Mn), 나이오븀(Nb) 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다.
어닐링 공정을 통해 제2 금속층(382)에 포함된 제2 금속이 확산되어 제2 도핑층(390)이 형성될 수 있다.
이하에서, 도 9, 도 10, 도 13 및 도 14를 참조하여 본 발명의 다른 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명한다.
도 13 및 도 14는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13을 참조하면, 도 4 내지 도 8에 도시된 제조 공정이 수행된 후에, 커패시터 유전막(150) 상에 프리(pre) 도핑층(390p) 및 제2 금속층(382)이 순차적으로 적층될 수 있다.
구체적으로, 프리 도핑층(390p)은 커패시터 유전막(150) 상에 형성될 수 있다. 프리 도핑층(390p)은 커패시터 유전막(150)의 프로파일을 따라 형성될 수 있다. 프리 도핑층(390p)은 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 금속층(382)은 프리 도핑층(390p) 상에 형성될 수 있다. 제2 금속층(382)은 프리 도핑층(390p)의 프로파일을 따라 형성될 수 있다. 제2 금속층(382)은 예를 들어, 4가 이상의 원자가 전자를 갖는 제2 금속을 포함할 수 있다. 이어서, 제2 금속층(382)에 어닐링 공정이 수행될 수 있다. 어닐링 공정은 예를 들어, 200℃ 내지 700℃의 온도 범위에서 수행될 수 있다.
도 14를 참조하면, 어닐링 공정을 통해, 제2 금속층(382)을 이용하여 프리 도핑층(390p)의 내부에 제2 금속을 도핑하여 제2 도핑층(390)이 형성될 수 있다.
도 11을 참조하면, 제2 금속층(382) 상에 상부 전극(160)이 형성될 수 있다. 상부 전극(160)은 하부 전극(130)의 측벽 및 상면을 덮도록 형성될 수 있다. 또한, 상부 전극(160)은 식각 정지막(120)과 제1 서포터 패턴(141) 사이, 제1 서포터 패턴(141)과 제2 서포터 패턴(142) 사이에 형성될 수 있다.
이어서, 상부 전극(160) 상에 제2 층간 절연막(170)이 형성됨으로써 도 11에 도시된 반도체 장치가 제조될 수 있다.
다른 몇몇 실시예에서, 도 9를 참조하면, 도 4 내지 도 8, 도 13 및 도 14에 도시된 제조 공정이 수행된 후에, 제2 금속층(도 14의 382)이 제거될 수 있다. 즉, 어닐링 공정을 통해, 제2 도핑층(290)이 형성된 후에 제2 금속층(도 14의 382)이 제거될 수 있다.
이어서, 제2 도핑층(290) 상에 상부 전극(160)이 형성될 수 있다. 상부 전극(160)은 하부 전극(130)의 측벽 및 상면을 덮도록 형성될 수 있다. 또한, 상부 전극(160)은 식각 정지막(120)과 제1 서포터 패턴(141) 사이, 제1 서포터 패턴(141)과 제2 서포터 패턴(142) 사이에 형성될 수 있다.
이어서, 상부 전극(160) 상에 제2 층간 절연막(170)이 형성됨으로써 도 9에 도시된 반도체 장치가 제조될 수 있다.
이하에서, 도 15를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 하부 전극(430)이 실린더(cylinder) 형상을 가질 수 있다. 예를 들어, 하부 전극(430)은 측벽 및 바닥면을 갖고, 내부가 비어 있는 원통 형상을 가질 수 있다. 하부 전극(430)의 측벽은 수직 방향(DR3)으로 연장될 수 있다.
제1 도핑층(435)은 하부 전극(430) 상에 배치될 수 있다. 제1 도핑층(435)은 하부 전극(430)과 식각 정지막(120) 사이, 하부 전극(430)과 제1 서포터 패턴(141) 사이, 하부 전극(430)과 제2 서포터 패턴(142) 사이 각각에는 배치되지 않는다.
커패시터 유전막(450)은 제1 도핑층(435) 상에 배치될 수 있다. 또한, 커패시터 유전막(450)은 식각 정지막(120)의 상면, 제1 서포터 패턴(141)의 상면 및 하면, 제2 서포터 패턴(142)의 상면 및 하면을 따라 배치될 수 있다.
상부 전극(160)은 커패시터 유전막(450) 상에 배치될 수 있다. 상부 전극(160)의 일부는 실린더(cylinder) 형상을 갖는 하부 전극(430)의 측벽 사이의 공간을 채울 수 있다.
이하에서, 도 16을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 15에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 16은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 커패시터 유전막(450)과 상부 전극(160) 사이에 제2 도핑층(590)이 배치될 수 있다. 제2 도핑층(590)은 커패시터 유전막(450) 및 상부 전극(160) 각각과 접할 수 있다.
제2 도핑층(590)은 커패시터 유전막(450)의 프로파일을 따라 배치될 수 있다. 제2 도핑층(590)은 제2 금속이 도핑될 수 있다. 제2 도핑층(590)에 도핑된 제2 금속은 4가 이상의 원자가 전자를 가질 수 있다. 제2 금속은 예를 들어, 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 바나듐(V), 크롬(Cr), 망간(Mn), 나이오븀(Nb) 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 금속은 제2 도핑층(590) 내에서 2at% 내지 10at%의 원자 백분율(atomic percent)을 가질 수 있다.
이하에서, 도 17을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 및 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 17은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 2개의 하부 전극(630) 사이에 배치되는 절연 패턴(645)을 포함할 수 있다. 절연 패턴(645)은 제1 수평 방향(DR1)과 다른 제2 수평 방향(DR2)으로 연장될 수 있다.
랜딩 패드(118)는 식각 정지막(620) 내에 배치될 수 있다. 하부 전극(630)은 랜딩 패드(118) 상에 배치될 수 있다. 하부 전극(630)은 L자 형상을 가질 수 있다. 예를 들어, 하부 전극(630)은 제1 수평 방향(DR1)으로 연장되는 제1 부분 및 수직 방향(DR3)으로 연장되는 제2 부분을 포함할 수 있다.
하부 전극(630)의 제1 부분은 랜딩 패드(118)와 접할 수 있다. 하부 전극(630)의 제2 부분은 하부 전극(630)의 제1 부분의 일단에 연결될 수 있다. 하부 전극(630)의 제2 부분은 제1 측벽(630s1) 및 제1 측벽(630s1)과 대향하는 제2 측벽(630s2)을 포함할 수 있다.
절연 패턴(645)은 하부 전극(630)의 일 측에 배치될 수 있다. 절연 패턴(645)은 하부 전극(630)의 제2 부분의 제2 측벽(630s2) 상에 배치될 수 있다. 예를 들어, 절연 패턴(645)은 2개의 하부 전극(630)의 제2 부분의 제2 측벽(630s2) 사이에 배치될 수 있다. 절연 패턴(645)은 하부 전극(630)의 제2 부분의 제2 측벽(630s2)과 접할 수 있다.
커패시터 유전막(650)은 식각 정지막(620), 하부 전극(630) 및 절연 패턴(645) 상에 배치될 수 있다. 커패시터 유전막(650)은 식각 정지막(620)의 상면 및 절연 패턴(645)의 상면 각각과 접할 수 있다. 커패시터 유전막(650)은 하부 전극(630)과 절연 패턴(645) 사이에 배치되지 않는다. 도시되어 있지는 않지만, 커패시터 유전막(650)은 절연 패턴(645)의 제2 수평 방향(DR2)의 측벽과 접할 수 있다.
제1 도핑층(635)은 하부 전극(630)과 커패시터 유전막(650) 사이에 배치될 수 있다. 예를 들어, 제1 도핑층(635)은 하부 전극(630)의 제1 부분의 측벽 및 상면, 하부 전극(630)의 제2 부분의 제2 측벽(630s2) 및 상면을 따라 배치될 수 있다.
제1 도핑층(635)은 하부 전극(630) 및 커패시터 유전막(650) 각각과 접할 수 있다. 하부 전극(630)의 최상면 상에 배치된 제1 도핑층(635)은 절연 패턴(645)의 측벽과 접할 수 있다. 제1 도핑층(635)은 절연 패턴(645)과 커패시터 유전막(650) 사이에 배치되지 않는다. 예를 들어, 제1 도핑층(635)의 최상면은 절연 패턴(645)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 상부 전극(660)은 커패시터 유전막(650) 상에 배치될 수 있다.
이하에서, 도 18을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 17에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 18은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 18을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 커패시터 유전막(650)과 상부 전극(660) 사이에 제2 도핑층(790)이 배치될 수 있다. 제2 도핑층(790)은 커패시터 유전막(650) 및 상부 전극(660) 각각과 접할 수 있다.
제2 도핑층(790)은 커패시터 유전막(650)의 프로파일을 따라 배치될 수 있다. 제2 도핑층(790)은 제2 금속이 도핑될 수 있다. 제2 도핑층(690)에 도핑된 제2 금속은 4가 이상의 원자가 전자를 가질 수 있다. 제2 금속은 예를 들어, 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 바나듐(V), 크롬(Cr), 망간(Mn), 나이오븀(Nb) 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 금속은 제2 도핑층(790) 내에서 2at% 내지 10at%의 원자 백분율(atomic percent)을 가질 수 있다.
이하에서, 도 19 및 도 20을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 20은 도 19의 A-A' 선을 따라 절단한 단면도이다. 도 19 및 도 20은 도 1에 도시된 반도체 장치를 상세하게 도시한 도면이다.
도 19를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 복수의 활성 영역(AC)을 포함할 수 있다. 활성 영역(AC)은 기판(도 20의 100) 내에 배치된 소자 분리막(도 20의 805)에 의해 정의될 수 있다.
반도체 장치의 디자인 룰의 감소에 따라, 도 19에 도시된 바와 같이, 활성 영역(AC)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 활성 영역(AC)은 제3 수평 방향(DR4)으로 연장된 바 형태를 가질 수 있다.
활성 영역(AC) 상에서, 활성 영역(AC)을 가로질러 제1 수평 방향(DR1)으로 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다. 워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
워드 라인(WL) 상에는 제2 수평 방향(DR2)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 서로 간에 평행하게 연장될 수 있다. 비트 라인(BL)은 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 활성 영역(AC) 상에 배치된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact: DC), 매몰 컨택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다. 여기서, 다이렉트 컨택(DC)은 활성 영역(AC)을 비트 라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 매몰 컨택(BC)은 활성 영역(AC)을 커패시터의 하부 전극(도 20의 130)에 연결시키는 컨택을 의미할 수 있다. 배치 구조상, 매몰 컨택(BC)과 활성 영역(AC)의 접촉 면적이 작을 수 있다. 그에 따라, 활성 영역(AC)과 접촉 면적을 확대하는 것과 함께 커패시터의 하부 전극(도 20의 130)과의 접촉 면적 확대를 위해, 도전성의 랜딩 패드(LP)가 배치될 수 있다.
랜딩 패드(LP)는 활성 영역(AC)과 매몰 컨택(BC) 사이에 배치될 수도 있고, 매몰 컨택(BC)과 커패시터의 하부 전극(도 20의 130) 사이에 배치될 수도 있다. 랜딩 패드(LP)는 매몰 컨택(BC)과 커패시터의 하부 전극(도 20의 130) 사이에 배치될 수 있다. 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써, 활성 영역(AC)과 커패시터의 하부 전극(도 20의 130) 사이의 컨택 저항이 감소될 수 있다.
다이렉트 컨택(DC)은 활성 영역(AC)의 중앙 부분에 배치될 수 있다. 매몰 컨택(BC)은 활성 영역(AC)의 양 끝단 부분에 배치될 수 있다. 매몰 컨택(BC)이 활성 영역(AC)의 양 끝단 부분에 배치됨으로써, 랜딩 패드(LP)는 활성 영역(AC)의 양 끝단에 인접하여 매몰 컨택(BC)과 일부 오버랩되게 배치될 수 있다. 다르게 설명하면, 매몰 컨택(BC)은 인접하는 워드 라인(WL) 사이와, 인접하는 비트 라인(BL) 사이에 있는 활성 영역(AC) 및 소자 분리막(도 20의 805)과 중첩되도록 배치될 수 있다.
워드 라인(WL)은 기판(도 20의 100) 내에 매몰된 구조로 배치될 수 있다. 워드 라인(WL)은 다이렉트 컨택(DC)이나 매몰 컨택(BC) 사이의 활성 영역(AC)을 가로질러 배치될 수 있다. 도 19에 도시된 바와 같이, 2개의 워드 라인(WL)이 하나의 활성 영역(AC)을 가로지르도록 배치될 수 있다. 활성 영역(AC)이 사선 형태로 배치됨으로써, 워드 라인(WL)은 활성 영역(AC)과 90도 미만의 각도를 가질 수 있다. 다이렉트 컨택(DC) 및 매몰 컨택(BC)은 대칭적으로 배치될 수 있다. 이로 인해, 다이렉트 컨택(DC) 및 매몰 컨택(BC)은 제1 수평 방향(DR1) 및 제2 수평 방향(DR2)을 따라 일 직선 상에 배치될 수 있다.
한편, 다이렉트 컨택(DC) 및 매몰 컨택(BC)과 달리, 랜딩 패드(LP)는 비트 라인(BL)이 연장하는 제2 수평 방향(DR2)으로 지그재그 형태로 배치될 수 있다. 또한, 랜딩 패드(LP)는 워드 라인(WL)이 연장하는 제1 수평 방향(DR1)으로는 각각의 비트 라인(BL)의 동일한 측면 부분과 오버랩되게 배치될 수 있다. 예를 들어, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되고, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
도 19 및 도 20을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 게이트 구조체(801, 802, 803), 소자 분리막(805), 스토리지 컨택(115), 랜딩 패드(118), 하부 층간 절연막(811), 상부 층간 절연막(812), 식각 정지막(120), 하부 전극(130), 제1 도핑층(135), 제1 서포터 패턴(141), 제2 서포터 패턴(142), 커패시터 유전막(150), 상부 전극(160) 및 제2 층간 절연막(170)을 포함할 수 있다.
소자 분리막(805)은 기판(100) 내에 배치될 수 있다. 소자 분리막(805)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 소자 분리막(805)은 기판(100) 상에 활성 영역(AC)을 정의할 수 있다. 소자 분리막(805)에 의해 정의된 활성 영역(AC)은 도 19에서 도시된 것과 같이 단축과 장축을 포함하는 긴 아일랜드 형태를 가질 수 있다.
활성 영역(AC)은 소자 분리막(805) 내에 배치되는 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 또한, 활성 영역(AC)은 소자 분리막(805) 상에 배치되는 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 즉, 활성 영역(AC)은 제1 수평 방향(DR1) 및 제2 수평 방향(DR2)에 대해 소정의 각도를 갖는 제3 수평 방향(DR4)으로 연장될 수 있다.
게이트 구조체(801, 802, 803)는 기판(100) 및 소자 분리막(805) 내에 배치될 수 있다. 게이트 구조체(801, 802, 803)는 소자 분리막(805) 및 소자 분리막(805)에 의해 정의된 활성 영역(AC)을 가로질러 배치될 수 있다. 게이트 구조체(801, 802, 803)는 기판(100)의 활성 영역(AC) 내부 및 소자 분리막(805) 내부에 각각 배치될 수 있다.
게이트 구조체(801, 802, 803)는 기판(100) 및 소자 분리막(805) 내부에 형성된 트렌치(GT)에 배치될 수 있다. 게이트 구조체(801, 802, 803)는 게이트 절연막(801), 게이트 전극(802) 및 캡핑 패턴(803)을 포함할 수 있다. 게이트 전극(802)은 워드 라인(WL)에 대응될 수 있다.
예를 들어, 기판(100)에 형성된 트렌치(GT)의 깊이는 소자 분리막(805)에 형성된 트렌치(GT)의 깊이와 다를 수 있다. 게이트 절연막(801)은 트렌치(GT)의 측벽 및 바닥면을 따라 배치될 수 있다. 게이트 절연막(801)은 트렌치(GT)의 적어도 일부의 프로파일을 따라 배치될 수 있다. 게이트 절연막(801)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다.
게이트 전극(802)은 게이트 절연막(801) 상에 배치될 수 있다. 게이트 전극(802)은 트렌치(GT)의 일부를 채울 수 있다. 게이트 전극(802)은 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 산화물, 도전성 금속 산질화물 및 금속 중 적어도 하나를 포함할 수 있다.
캡핑 패턴(803)은 게이트 전극(802) 상에 배치될 수 있다. 캡핑 패턴(803)은 게이트 전극(802)이 형성된 트렌치(GT)의 나머지를 채울 수 있다. 캡핑 패턴(803)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
하부 층간 절연막(811)은 기판(100) 및 소자 분리막(805) 상에 배치될 수 있다. 하부 층간 절연막(811)은 게이트 구조체(801, 802, 803)을 덮을 수 있다. 상부 층간 절연막(812)은 하부 층간 절연막(811) 상에 배치될 수 있다. 상부 층간 절연막(812)은 랜딩 패드(118)를 둘러쌀 수 있다. 상부 층간 절연막(812) 및 하부 층간 절연막(811)은 도 1에 도시된 제1 층간 절연막(110)에 대응될 수 있다.
스토리지 컨택(115)은 하부 층간 절연막(811) 내에 배치될 수 있다. 스토리지 컨택(115)은 기판(100)과 연결될 수 있다. 구체적으로, 스토리지 컨택(115)은 기판(100)의 활성 영역(AC)에 형성된 소오스/드레인 영역과 연결될 수 있다. 스토리지 컨택(115)은 게이트 구조체(801, 802, 803)의 적어도 일 측에 배치될 수 있다. 예를 들어, 스토리지 컨택(115)은 게이트 구조체(801, 802, 803)의 양 측에 배치될 수 있다. 스토리지 컨택(115)은 매몰 컨택(BC)에 대응될 수 있다.
랜딩 패드(118)는 스토리지 컨택(115) 상에 배치될 수 있다. 랜딩 패드(118)는 스토리지 컨택(115)과 전기적으로 연결될 수 있다. 식각 정지막(120)은 상부 층간 절연막(812) 및 랜딩 패드(118) 상에 배치될 수 있다.
도 20에 도시된 하부 전극(130), 제1 도핑층(135), 제1 서포터 패턴(141), 제2 서포터 패턴(142), 커패시터 유전막(150), 상부 전극(160) 및 제2 층간 절연막(170) 각각은 도 1에 도시된 하부 전극(130), 제1 도핑층(135), 제1 서포터 패턴(141), 제2 서포터 패턴(142), 커패시터 유전막(150), 상부 전극(160) 및 제2 층간 절연막(170) 각각과 실질적으로 동일할 수 있다.
이하에서, 도 21 내지 도 23을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 21은 본 발명의 또 다른 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 22는 본 발명의 또 다른 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 23은 도 21의 F-F 선 및 G-G 선을 따라 절단한 단면도이다.
도 21 내지 도 23을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 기판(100), 복수의 제1 도전 라인(920), 채널층(930), 게이트 전극(940), 게이트 절연막(950) 및 커패시터(980)를 포함할 수 있다. 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함할 수 있다. 상기 수직 채널 트랜지스터는, 채널층(930)의 채널 길이가 기판(100)으로부터 수직 방향(DR3)을 따라 연장되는 구조를 가리킬 수 있다.
기판(100) 상에는 하부 절연층(912)이 배치될 수 있다. 하부 절연층(912) 상에 복수의 제1 도전 라인(920)이 제1 수평 방향(DR1)으로 서로 이격되고, 제2 수평 방향(DR2)으로 연장될 수 있다. 하부 절연층(912) 상에는 복수의 제1 절연 패턴(922)이 복수의 제1 도전 라인(920) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(922)은 제2 수평 방향(DR2)으로 연장될 수 있다. 복수의 제1 절연 패턴(922)의 상면은 복수의 제1 도전 라인(920)의 상면과 동일 레벨에 배치될 수 있다. 복수의 제1 도전 라인(920)은 비트 라인으로 기능할 수 있다.
복수의 제1 도전 라인(920)은 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 제1 도전 라인(920)은 도핑된 폴리 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 도전 라인(920)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제1 도전 라인(920)은 그래핀(graphene), 탄소 나노 튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
채널층(930)은 복수의 제1 도전 라인(920) 상에서 제1 수평 방향(DR1) 및 제2 수평 방향(DR2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 채널층(930)은 제1 수평 방향(DR1)에 따른 제1 폭과 수직 방향(DR3)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 여기에서 수직 방향(DR3)은 제1 수평 방향(DR1) 및 제2 수평 방향(DR2)과 교차하고, 예를 들어, 기판(100)의 상면과 수직인 방향일 수 있다. 예를 들어, 제1 높이는 제1 폭의 약 2 내지 10배일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 채널층(930)의 바닥부는 제1 소오스/드레인 영역(도시 생략)으로 기능하고, 채널층(930)의 상부(upper portion)는 제2 소오스/드레인 영역(도시 생략)으로 기능하며, 상기 제1 및 제2 소오스/드레인 영역 사이의 채널층(930)의 일부분은 채널 영역(도시 생략)으로 기능할 수 있다.
예시적인 실시예들에서, 채널층(930)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 채널층(930)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 몇몇 실시예에서, 채널층(930)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(930)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(930)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널층(930)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널층(930)은 그래핀(graphene), 탄소 나노 튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(940)은 채널층(930)의 양 측벽 상에서 제1 수평 방향(DR1)으로 연장될 수 있다. 게이트 전극(940)은 채널층(930)의 제1 측벽과 마주보는 제1 서브 게이트 전극(940P1)과, 채널층(930)의 제1 측벽에 대향하는 제2 측벽과 마주보는 제2 서브 게이트 전극(940P2)을 포함할 수 있다. 제1 서브 게이트 전극(940P1)과 제2 서브 게이트 전극(940P2) 사이에 하나의 채널층(930)이 배치됨에 따라 반도체 장치는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 제2 서브 게이트 전극(940P2)이 생략되고 채널층(930)의 제1 측벽과 마주보는 제1 서브 게이트 전극(940P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다. 게이트 전극(940)에 포함된 물질은 게이트 전극(도 20의 802)에 관한 설명과 동일할 수 있다.
게이트 절연막(950)은 채널층(930)의 측벽을 둘러싸며, 채널층(930)과 게이트 전극(940) 사이에 개재될 수 있다. 예를 들어, 도 21에 도시된 것과 같이, 채널층(930)의 전체 측벽이 게이트 절연막(950)에 의해 둘러싸일 수 있고, 게이트 전극(940)의 측벽 일부분이 게이트 절연막(950)과 접할 수 있다. 다른 몇몇 실시예에서, 게이트 절연막(950)은 게이트 전극(940)의 연장 방향(즉, 제1 수평 방향(DR1))으로 연장되고, 채널층(930)의 측벽들 중 게이트 전극(940)과 마주보는 두 측벽들만이 게이트 절연막(950)과 접촉할 수도 있다. 예시적인 실시예들에서, 게이트 절연막(950)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전율 물질, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제1 절연 패턴(922) 상에는 복수의 제2 절연 패턴(932)이 제2 수평 방향(DR2)을 따라 연장될 수 있다. 복수의 제2 절연 패턴(932) 중 인접한 2개의 제2 절연 패턴(932) 사이에 채널층(930)이 배치될 수 있다. 또한, 인접한 2개의 제2 절연 패턴(932) 사이에서, 2개의 인접한 채널층(930) 사이의 공간에 제1 매립층(934) 및 제2 매립층(936)이 배치될 수 있다. 제1 매립층(934)은 2개의 인접한 채널층(930) 사이의 공간의 바닥부에 배치될 수 있다. 제2 매립층(936)은 제1 매립층(934) 상에서 2개의 인접한 채널층(930) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(936)의 상면은 채널층(930)의 상면과 동일한 레벨에 배치되며, 제2 매립층(936)은 게이트 전극(940)의 상면을 덮을 수 있다. 이와는 달리, 복수의 제2 절연 패턴(932)이 복수의 제1 절연 패턴(922)과 연속적인 물질층으로 형성되거나, 제2 매립층(936)이 제1 매립층(934)과 연속적인 물질층으로 형성될 수도 있다.
채널층(930) 상에는 커패시터 컨택(960)이 배치될 수 있다. 커패시터 컨택(960)은 채널층(930)과 수직 방향(DR3)으로 오버랩되도록 배치되고, 제1 수평 방향(DR1) 및 제2 수평 방향(DR2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 커패시터 컨택(960)은 도핑된 폴리 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 상부 절연층(962)은 복수의 제2 절연 패턴(932)과 제2 매립층(936) 상에서 커패시터 컨택(960)의 측벽을 둘러쌀 수 있다.
상부 절연층(962) 상에는 식각 정지막(970)이 배치될 수 있다. 식각 정지막(970) 상에 커패시터(980)가 배치될 수 있다. 커패시터(980)는 하부 전극(982), 도핑층(990), 커패시터 유전막(984) 및 상부 전극(986)을 포함할 수 있다. 하부 전극(982)은 식각 정지막(970)을 관통하여 커패시터 컨택(960)의 상면에 전기적으로 연결될 수 있다. 하부 전극(982)은 수직 방향(DR3)으로 연장되는 필라 타입으로 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예시적인 실시예들에서, 하부 전극(982)은 커패시터 컨택(960)과 수직 방향(DR3)으로 오버랩되도록 배치되고, 제1 수평 방향(DR1) 및 제2 수평 방향(DR2)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 이와는 달리, 커패시터 컨택(960)과 하부 전극(982) 사이에 랜딩 패드(도시 생략)가 더 배치될 수 있고, 하부 전극(982)은 육각형 형상으로 배열될 수도 있다.
도핑층(990)은 하부 전극(982)과 커패시터 유전막(984) 사이에 배치될 수 있다. 도핑층(990)은 도핑된 금속을 포함할 수 있다. 도핑층(990)에 도핑된 금속은 4가 이상의 원자가 전자를 가질 수 있다. 금속은 예를 들어, 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 바나듐(V), 크롬(Cr), 망간(Mn), 나이오븀(Nb) 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다. 예를 들어, 금속은 도핑층(990) 내에서 2at% 내지 10at%의 원자 백분율(atomic percent)을 가질 수 있다.
커패시터 유전막(984)은 정방정계 결정 구조(tetragonal crystal system) 및 사방정계 결정 구조(orthorhombic crystal system)를 모두 포함할 수 있다.
이하에서, 도 24 및 도 25를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 24는 본 발명의 또 다른 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 25는 본 발명의 또 다른 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 24 및 도 25를 참조하면, 본 발명의 또 다른 몇몇 실시예들에 따른 반도체 장치는 기판(100), 복수의 제1 도전 라인(920A), 채널 구조물(930A), 컨택 게이트 전극(940A), 복수의 제2 도전 라인(942A) 및 커패시터(980)를 포함할 수 있다. 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 수직 채널 트랜지스터(VCT)를 포함할 수 있다.
기판(100)에는 제1 소자 분리 패턴(912A) 및 제2 소자 분리 패턴(914A)에 의해 복수의 활성 영역(AC)이 정의될 수 있다. 채널 구조물(930A)은 복수의 활성 영역(AC) 각각의 내부에 배치될 수 있다. 채널 구조물(930A)은 각각 수직 방향(DR3)으로 연장되는 제1 활성 필라(930A1) 및 제2 활성 필라(930A2)와, 제1 활성 필라(930A1)의 바닥부와 제2 활성 필라(930A2)의 바닥부에 연결되는 연결부(930L)를 포함할 수 있다. 연결부(930L) 내에 제1 소오스/드레인 영역(SD1)이 배치될 수 있다. 제1 및 제2 활성 필라(930A1, 930A2)의 상측에 제2 소오스/드레인 영역(SD2)이 배치될 수 있다. 제1 활성 필라(930A1) 및 제2 활성 필라(930A2)는 각각 독립적인 단위 메모리 셀을 구성할 수 있다.
복수의 제1 도전 라인(920A)은 복수의 활성 영역(AC) 각각과 교차하는 방향으로 연장될 수 있고, 예를 들어 제2 수평 방향(DR2)으로 연장될 수 있다. 복수의 제1 도전 라인(920A) 중 하나의 제1 도전 라인(920A)은 제1 활성 필라(930A1) 및 제2 활성 필라(930A2) 사이에서 연결부(930L) 상에 배치될 수 있다. 하나의 제1 도전 라인(920A)은 제1 소오스/드레인 영역(SD1) 상에 배치될 수 있다. 하나의 제1 도전 라인(920A)에 인접한 다른 하나의 제1 도전 라인(920A)은 두 개의 채널 구조물(930A) 사이에 배치될 수 있다. 복수의 제1 도전 라인(920A) 중 하나의 제1 도전 라인(920A)은, 하나의 제1 도전 라인(920A) 양 측에 배치되는 제1 활성 필라(930A1)와 제2 활성 필라(930A2)가 구성하는 2개의 단위 메모리 셀들에 포함되는 공통 비트 라인으로 기능할 수 있다.
제2 수평 방향(DR2)으로 인접한 2개의 채널 구조물(930A) 사이에는 하나의 컨택 게이트 전극(940A)이 배치될 수 있다. 예를 들어, 하나의 채널 구조물(930A)에 포함되는 제1 활성 필라(930A1)와 이에 인접한 채널 구조물(930A)의 제2 활성 필라(930A2) 사이에는 컨택 게이트 전극(940A)이 배치될 수 있다. 하나의 컨택 게이트 전극(940A)은 그 양 측벽 상에 배치되는 제1 활성 필라(930A1)와 제2 활성 필라(930A2)에 의해 공유될 수 있다. 컨택 게이트 전극(940A)과 제1 활성 필라(930A1) 사이 및 컨택 게이트 전극(940A)과 제2 활성 필라(930A2) 사이에는 게이트 절연막(950A)이 배치될 수 있다. 복수의 제2 도전 라인(942A)은 컨택 게이트 전극(940A)의 상면 상에서 제1 수평 방향(DR1)으로 연장될 수 있다. 복수의 제2 도전 라인(942A)은 반도체 장치의 워드 라인으로 기능할 수 있다.
채널 구조물(930A) 상에는 커패시터 컨택(960A)이 배치될 수 있다. 커패시터 컨택(960A)은 제2 소오스/드레인 영역(SD2) 상에 배치될 수 있고, 커패시터 컨택(960A) 상에 커패시터(980)가 배치될 수 있다. 커패시터(980)는 도 23에 도시된 하부 전극(982), 도핑층(990), 커패시터 유전막(984) 및 상부 전극(986)을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 제1 층간 절연막
115: 스토리지 컨택 118: 랜딩 패드
120: 식각 정지막 130: 하부 전극
135: 제1 도핑층 141: 제1 서포터 패턴
142: 제2 서포터 패턴 150: 커패시터 유전막
160: 상부 전극 170: 제2 층간 절연막

Claims (20)

  1. 기판 상에 배치되는 랜딩 패드;
    상기 랜딩 패드 상에 배치되고, 상기 랜딩 패드와 연결되는 하부 전극;
    상기 하부 전극 상에 배치되고, 정방정계 결정 구조(tetragonal crystal system) 및 사방정계 결정 구조(orthorhombic crystal system)를 포함하는 커패시터 유전막;
    상기 하부 전극과 상기 커패시터 유전막 사이에 배치되고, 제1 금속이 도핑된 제1 도핑층; 및
    상기 커패시터 유전막 상에 배치되는 상부 전극을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 금속은 4가 이상의 원자가 전자를 갖는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 금속의 원자 백분율(atomic percent)은 2at% 내지 10at% 인 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 도핑층은 5Å 내지 10Å의 두께를 갖는 반도체 장치.
  5. 제 1항에 있어서,
    상기 하부 전극의 적어도 일 측에 배치되고, 상기 하부 전극의 측벽 및 상기 커패시터 유전막 각각과 접하는 서포터 패턴을 더 포함하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제1 도핑층의 최상면은 상기 서포터 패턴의 최상면과 동일 평면 상에 배치되는 반도체 장치.
  7. 제 1항에 있어서,
    상기 커패시터 유전막과 상기 상부 전극 사이에 배치되고, 제2 금속이 도핑된 제2 도핑층을 더 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제2 금속은 4가 이상의 원자가 전자를 갖고, 상기 제2 금속의 원자 백분율(atomic percent)은 2at% 내지 10at% 인 반도체 장치.
  9. 제 7항에 있어서,
    상기 제2 도핑층과 상기 상부 전극 사이에 배치되고, 상기 제2 금속을 포함하는 금속층을 더 포함하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 하부 전극의 일 측에 배치되는 절연 패턴을 더 포함하되,
    상기 하부 전극은 L자 형상을 갖고,
    상기 커패시터 유전막은 상기 하부 전극의 제1 측벽을 따라 배치되고,
    상기 절연 패턴은 상기 하부 전극의 상기 제1 측벽과 대향하는 상기 하부 전극의 제2 측벽을 따라 배치되는 반도체 장치.
  11. 기판 내에 형성되는 트렌치;
    상기 트렌치의 일부를 채우는 게이트 전극;
    상기 게이트 전극의 적어도 일 측에 배치되고, 상기 기판과 연결되는 매몰 컨택;
    상기 매몰 컨택 상에 배치되는 랜딩 패드;
    상기 랜딩 패드 상에 배치되는 식각 정지막;
    상기 식각 정지막 상에 배치되는 제1 서포터 패턴;
    상기 제1 서포터 패턴 상에서 상기 제1 서포터 패턴과 이격된 제2 서포터 패턴;
    상기 제1 서포터 패턴 및 상기 제2 서포터 패턴 각각의 측벽과 접하는 하부 전극;
    상기 하부 전극, 상기 제1 서포터 패턴 및 상기 제2 서포터 패턴 상에 각각 배치되고, 정방정계 결정 구조(tetragonal crystal system) 및 사방정계 결정 구조(orthorhombic crystal system)를 포함하는 커패시터 유전막;
    상기 하부 전극과 상기 커패시터 유전막 사이에 배치되고, 4가 이상의 원자가 전자를 갖는 제1 금속이 도핑된 제1 도핑층; 및
    상기 커패시터 유전막 상에 배치되는 상부 전극을 포함하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 커패시터 유전막과 상기 상부 전극 사이에 배치되고, 제2 금속이 도핑된 제2 도핑층을 더 포함하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 제2 도핑층과 상기 상부 전극 사이에 배치되고, 상기 제2 금속을 포함하는 금속층을 더 포함하는 반도체 장치.
  14. 제 11항에 있어서,
    상기 제1 금속의 원자 백분율(atomic percent)은 2at% 내지 10at% 인 반도체 장치.
  15. 제 11항에 있어서,
    상기 제1 도핑층은 5Å 내지 10Å의 두께를 갖는 반도체 장치.
  16. 제 11항에 있어서,
    상기 제1 도핑층의 최상면은 상기 제2 서포터 패턴의 최상면과 동일 평면 상에 배치되는 반도체 장치.
  17. 기판 상에 식각 정지막, 제1 몰드층, 제1 서포터층, 제2 몰드층 및 제2 서포터층을 순차적으로 적층하고,
    상기 식각 정지막, 상기 제1 몰드층, 상기 제1 서포터층, 상기 제2 몰드층 및 상기 제2 서포터층 각각을 수직 방향으로 관통하는 하부 전극 패턴을 형성하고,
    상기 제1 몰드층 및 상기 제2 몰드층을 제거하여 상기 하부 전극 패턴을 노출시키고,
    노출된 상기 하부 전극 패턴 상에 제1 금속을 포함하는 제1 금속층을 형성하고,
    상기 제1 금속층을 이용하여 상기 하부 전극 패턴의 내부에 상기 제1 금속을 도핑하여 제1 도핑층을 형성하고,
    상기 제1 금속층을 제거하고,
    상기 제1 도핑층 상에 커패시터 유전막을 형성하고,
    상기 커패시터 유전막 상에 상부 전극을 형성하는 것을 포함하되,
    상기 커패시터 유전막은 정방정계 결정 구조(tetragonal crystal system) 및 사방정계 결정 구조(orthorhombic crystal system)를 포함하는 반도체 장치의 제조 방법.
  18. 제 17항에 있어서,
    상기 커패시터 유전막을 형성한 후에,
    상기 커패시터 유전막 상에 프리(pre) 도핑층을 형성하고,
    상기 프리 도핑층 상에 제2 금속을 포함하는 제2 금속층을 형성하고,
    상기 제2 금속층을 이용하여 상기 프리 도핑층에 상기 제2 금속을 도핑하여 제2 도핑층을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  19. 제 18항에 있어서,
    상기 제2 도핑층을 형성한 후에,
    상기 제2 금속층을 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.
  20. 제 17항에 있어서,
    상기 제1 금속은 4가 이상의 원자가 전자를 갖고, 상기 제1 금속의 원자 백분율(atomic percent)은 2at% 내지 10at% 인 반도체 장치의 제조 방법.
KR1020210009158A 2021-01-22 2021-01-22 반도체 장치 및 이의 제조 방법 KR20220106336A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210009158A KR20220106336A (ko) 2021-01-22 2021-01-22 반도체 장치 및 이의 제조 방법
US17/412,393 US20220238641A1 (en) 2021-01-22 2021-08-26 Semiconductor devices and methods for fabricating the same
TW110144494A TWI783798B (zh) 2021-01-22 2021-11-30 半導體裝置
CN202111573504.9A CN114784004A (zh) 2021-01-22 2021-12-21 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210009158A KR20220106336A (ko) 2021-01-22 2021-01-22 반도체 장치 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20220106336A true KR20220106336A (ko) 2022-07-29

Family

ID=82424057

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210009158A KR20220106336A (ko) 2021-01-22 2021-01-22 반도체 장치 및 이의 제조 방법

Country Status (4)

Country Link
US (1) US20220238641A1 (ko)
KR (1) KR20220106336A (ko)
CN (1) CN114784004A (ko)
TW (1) TWI783798B (ko)

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100331570B1 (ko) * 2000-06-13 2002-04-06 윤종용 전기도금법을 이용한 반도체 메모리 소자의 커패시터제조방법
JP2002319636A (ja) * 2001-02-19 2002-10-31 Nec Corp 半導体記憶装置及びその製造方法
JP3971598B2 (ja) * 2001-11-01 2007-09-05 富士通株式会社 強誘電体キャパシタおよび半導体装置
KR100605506B1 (ko) * 2004-02-09 2006-07-28 삼성전자주식회사 엠아이엠 아날로그 캐패시터 및 그 제조방법
JP5587716B2 (ja) * 2010-09-27 2014-09-10 マイクロンメモリジャパン株式会社 半導体装置及びその製造方法、並びに吸着サイト・ブロッキング原子層堆積法
US10153155B2 (en) * 2015-10-09 2018-12-11 University Of Florida Research Foundation, Incorporated Doped ferroelectric hafnium oxide film devices
US10050143B2 (en) * 2016-09-13 2018-08-14 International Business Machines Corporation Integrated ferroelectric capacitor/ field effect transistor structure
KR102449895B1 (ko) * 2018-05-18 2022-09-30 삼성전자주식회사 반도체 장치와 그 제조 방법
US20200058731A1 (en) * 2018-08-14 2020-02-20 Samsung Electronics Co., Ltd. Semiconductor device
KR20200021276A (ko) * 2018-08-20 2020-02-28 삼성전자주식회사 전자 소자 및 그 제조방법
KR102623548B1 (ko) * 2018-09-19 2024-01-10 삼성전자주식회사 집적회로 장치
KR102645021B1 (ko) * 2019-03-06 2024-03-06 삼성전자주식회사 반도체 장치
US11901400B2 (en) * 2019-03-29 2024-02-13 Intel Corporation MFM capacitor and process for forming such
KR20200145871A (ko) * 2019-06-11 2020-12-31 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US11063131B2 (en) * 2019-06-13 2021-07-13 Intel Corporation Ferroelectric or anti-ferroelectric trench capacitor with spacers for sidewall strain engineering
KR20210057587A (ko) * 2019-11-12 2021-05-21 삼성전자주식회사 유전체 물질층을 포함하는 박막 구조체 및 그 제조 방법, 이를 포함하는 전자소자
CN112928116B (zh) * 2019-12-06 2024-03-22 财团法人工业技术研究院 铁电记忆体
TWI744784B (zh) * 2020-02-03 2021-11-01 財團法人工業技術研究院 鐵電記憶體及其製造方法
KR20210142356A (ko) * 2020-05-18 2021-11-25 에스케이하이닉스 주식회사 반도체 장치
KR20220037041A (ko) * 2020-09-16 2022-03-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11706928B2 (en) * 2020-10-30 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for fabricating the same
US11942546B2 (en) * 2020-12-03 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
US11737280B2 (en) * 2021-03-05 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wakeup free approach to improve the ferroelectricity of FeRAM using a stressor layer
KR20230007773A (ko) * 2021-07-06 2023-01-13 삼성전자주식회사 커패시터 구조체, 그를 포함하는 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 반도체 장치의 제조 방법
KR20230045291A (ko) * 2021-09-28 2023-04-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
TWI783798B (zh) 2022-11-11
TW202230807A (zh) 2022-08-01
US20220238641A1 (en) 2022-07-28
CN114784004A (zh) 2022-07-22

Similar Documents

Publication Publication Date Title
TWI788106B (zh) 半導體裝置
KR20220048131A (ko) 반도체 장치 및 이의 제조 방법
US11488958B2 (en) Semiconductor device electrodes including fluorine
KR102637454B1 (ko) 반도체 장치 및 이의 제조 방법
US20230008127A1 (en) Capacitor structure, semiconductor memory device including the same, method for fabricating the same, and method for fabricating semiconductor memory device including the same
KR20220106336A (ko) 반도체 장치 및 이의 제조 방법
KR20230044570A (ko) 반도체 장치
CN114446960A (zh) 半导体存储器装置
KR20220014997A (ko) 반도체 장치
KR20220034498A (ko) 반도체 장치
US20240164084A1 (en) Semiconductor device
US20230112600A1 (en) Semiconductor devices
US20230402500A1 (en) Capacitor structure, semiconductor memory device including the structure, and method for manufacturing the structure
US20230284434A1 (en) Semiconductor device and method for fabricating the same
US20230255015A1 (en) Semiconductor device and method for fabricating the same
US20230389280A1 (en) Semiconductor device and method for fabricating the same
US20230402503A1 (en) Semiconductor device
US20230413518A1 (en) Semiconductor device and method for fabricating the same
US20230200059A1 (en) Method for manufacturing semiconductor memory device
KR20230056990A (ko) 반도체 장치
TW202420955A (zh) 半導體裝置
KR20240035239A (ko) 집적회로 소자
CN118284037A (zh) 半导体存储器件
KR20230144284A (ko) 반도체 장치
KR20230157022A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination