JP2018163981A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】リーク電流を低減することが可能な半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、複数の第１絶縁膜と複数の電極膜とが交互に積層された積層体と、複数のコンタクトと、第２絶縁膜と、を備える。積層体は、階段状の端部を有する。複数のコンタクトは、端部で階段状の各段の少なくとも一部の段において最上層に位置する電極膜に接続される。第２絶縁膜は、複数のコンタクトを囲む。複数のコンタクトは、最上層の電極膜の上側で第２絶縁膜に囲まれた第１部分と、最上層の電極膜の下側で第２絶縁膜に囲まれた第２部分と、を含む。第１部分の断面積は第２部分の断面積よりも大きい。【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。

半導体装置には、複数の電極膜と複数の絶縁膜とが交互に積層された積層体を備えるものがある。このような半導体装置では、積層体の端部が階段状に形成され、その端部にコンタクトが設けられる。

上記のような半導体装置を製造するとき、上記積層体には、まず、窒化膜と酸化膜が交互に積層されている。電極膜は、窒化膜から導電膜へと置換することによって形成される。このとき、電極膜に対してコンタクトホールを形成する際、オーバーエッチングにより酸化膜の一部がエッチングされる場合がある。この場合、オーバーエッチング量がプロセス誤差等により大きくなりすぎると、電極膜間に電流のリークが生じる可能性がある。

特開２０１６−６２９５０号公報

本実施形態は、リーク電流を低減することが可能な半導体装置、および工程時間を短縮することが可能な半導体装置の製造方法を提供する。

本実施形態に係る半導体装置は、複数の第１絶縁膜と複数の電極膜とが交互に積層された積層体と、複数のコンタクトと、第２絶縁膜と、を備える。積層体は、階段状の端部を有する。複数のコンタクトは、端部で階段状の各段の少なくとも一部の段において最上層に位置する電極膜に接続される。第２絶縁膜は、複数のコンタクトを囲む。複数のコンタクトは、最上層の電極膜の上側で第２絶縁膜に囲まれた第１部分と、最上層の電極膜の下側で第２絶縁膜に囲まれた第２部分と、を含む。第１部分の断面積は第２部分の断面積よりも大きい。

第１実施形態に係る半導体装置の概略的な構造を示す平面図および断面図である。 第１実施形態に係る半導体装置の製造工程を示す断面図である。 図２の次の製造工程を示す断面図である。 図３の次の製造工程を示す平面図および断面図である。 図４の次の製造工程を示す断面図である。 図５の次の製造工程を示す断面図である。 図６の次の製造工程を示す平面図および断面図である。 図７の次の製造工程を示す平面図および断面図である。 図８の次の製造工程を示す断面図である。 図９の次の製造工程を示す平面図および断面図である。 図１０の次の製造工程を示す平面図および断面図である。 図１１の次の製造工程を示す断面図である。 比較例に係る半導体装置の概略的な構造を示す平面図および断面図である。 ホールを拡大した平面図である。 ホールの他の形態を示す平面図である。 ホールのさらに他の形態を示す平面図である。 第２実施形態に係る半導体装置の概略的な構造を示す断面図である。 第２実施形態に係る半導体装置の製造工程を示す断面図である。 図１８の次の製造工程を示す断面図である。 図１９の次の製造工程を示す断面図である。

以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。

(第１実施形態)
図１（ａ）は第１実施形態に係る半導体装置１の概略的な構造を示す平面図である。図１（ｂ）は、図１（ａ）に示す切断線Ａ−Ａ〜切断線Ｄ−Ｄに沿った断面を並べた図である。半導体装置１は、半導体層１０と、積層体２０と、複数のコンタクト３０と、絶縁膜４０と、複数のメモリホール５０と、を備える。

半導体層１０には、例えばシリコン基板を用いる。半導体層１０は、絶縁領域１１を有する。絶縁領域１１には、例えばシリコン酸化膜（ＳｉＯ_２）を用いる。半導体層１０の上には、積層体２０が設けられる。

積層体２０は、複数の絶縁膜２１（第１絶縁膜）と、複数の電極膜２２とを有する。絶縁膜２１と電極膜２２とは、交互に積層される。絶縁膜２１には例えばシリコン酸化膜を用い、電極膜２２には例えばタングステン（Ｗ）を用いる。半導体装置１が３次元メモリとして用いられる場合、電極膜２２は、ワードライン（ＷＬ）として機能する。

積層体２０の端部２３は、半導体層１０の絶縁領域１１に対向する。端部２３は、階段領域２３ａ〜２３ｃを有する階段状に形成される。積層体２０の表面は絶縁膜６０に覆われる。絶縁膜６０には、例えばシリコン酸化膜を用いる。階段領域２３ａ〜２３ｃのそれぞれには、コンタクト３０が設けられる。

コンタクト３０は、階段領域２３ａ〜２３ｃのそれぞれにおける最上層の電極膜２２に電気的に接続される。コンタクト３０には、例えばタングステンを用いる。コンタクト３０は、第１部分３１および第２部分３２を含む。

第１部分３１は、階段領域２３ａ〜２３ｃのそれぞれにおける最上層の電極膜２２の上に設けられる。第１部分３１の断面積は、第２部分３２の断面積よりも広い。第１部分３１の平面形状は、図１（ａ）に示すように、十字形である。

第２部分３２は、階段領域２３ａ〜２３ｃのそれぞれにおける最上層の電極膜２２の下に設けられる。第２部分３２の上端は最上層の電極膜２２に接続され、その下端は半導体層１０の絶縁領域１１に接続される。この絶縁領域１１によって、半導体層１０を介してメモリホール５０とコンタクト３０とが導通することを回避できる。また、第２部分３２は、絶縁膜４０に囲まれることによって、最上層の電極膜２２よりも下に位置する電極膜２２に対して電気的に絶縁される。

絶縁膜４０(第２絶縁膜)は、第１部分３１および第２部分３２の外周部を囲む。絶縁膜４０は、電極膜２２を形成する際に、積層体２０の端部２３で複数の絶縁膜２１を支持する支柱として機能する。絶縁膜４０には、例えばシリコン酸化膜を用いる。

メモリホール５０は、端部２３に隣接する積層体２０のセル領域２４および絶縁膜６０を貫通する。メモリホール５０は、電荷蓄積層(不図示)およびチャネル層(不図示)等の複数の層を有する。メモリホール５０は、電極膜２２を形成する際に、積層体２０のセル領域２４で複数の絶縁膜２１を支持する支柱として機能する。

以下、図２〜図１２を参照して、本実施形態に係る半導体装置１の製造工程について説明する。図２〜図１２の各図において、平面図は図１（ａ）に示す平面図に対応し、断面図は図１（ｂ）に示す断面図に対応する。

まず、図２に示すように、半導体層１０に絶縁領域１１を形成する。絶縁領域１１は、例えば、半導体層１０に溝を形成し、その溝にシリコン酸化物等の絶縁物を埋め込むことによって形成できる。本実施形態では、半導体層１０の上に積層体２０を形成する前に絶縁領域１１を予め形成する。これにより、絶縁領域１１の厚さを自由に調整することができる。

次に、図３に示すように、半導体層１０の上に積層体２０を形成し、積層体２０の表面を絶縁膜６０で覆う。このとき、積層体２０には、絶縁膜２２ａ（電極形成用絶縁膜）が電極膜２２の代わりに設けられる。絶縁膜２２ａは、例えばシリコン窒化膜（ＳｉＮ）を用いて形成される。積層体２０の端部２３は、階段状に形成される。積層体２０のセル領域２４には複数のメモリホール５０を形成する。

次に、図４（ａ）および図４（ｂ）に示すように、階段領域２３ａ〜２３ｃのそれぞれにホール７０を形成する。図４（ａ）に示すように、ホール７０の平面形状は十字形である。また、図４（ｂ）に示すように、ホール７０は、絶縁膜６０および積層体２０を貫通して絶縁領域１１まで達する。ホール７０は、例えばＲＩＥ（Reactive Ion Etching）等の異方性エッチングによって形成される。

次に、図５に示すように、絶縁膜２２ａを残しつつ絶縁膜２１を部分的にエッチングする。すなわち、絶縁膜２２ａに対して絶縁膜２１を選択的にエッチングする。このとき、シリコン酸化物で形成された絶縁膜６０も絶縁膜２１と同時にエッチングされる。このエッチングによって、絶縁膜２１および絶縁膜６０がエッチバックするので、ホール７０の内面では、絶縁膜２２ａが絶縁膜２１および絶縁膜６０に対して突出する。絶縁膜２１および絶縁膜６０は、例えバッファードフッ酸（ＢＨＦ）を用いる等方性エッチングによって除去される。

次に、図６に示すように、ホール７０の内面および絶縁膜２２ａを絶縁膜４０で覆う。このとき、ホール７０の内面を覆う部分４１が、各段の最上層の絶縁膜２２ａの上面を覆う部分４２に対して後方(外側)に位置するように絶縁膜４０の膜厚が調整される。具体的には、絶縁膜４０の厚さ×２＞絶縁膜２１の厚さとすることが好ましい。これは、後述の工程で各段の最上層の電極膜２２を露出させるためである。

次に、図７（ａ）および図７（ｂ）に示すように、ホール内７０にシリコン部材８０を埋め込む。シリコン部材８０は、絶縁膜２１(シリコン酸化膜)および絶縁膜２２ａ(シリコン窒化膜)に対して選択エッチングが可能な材料であればよい。シリコン部材８０には、例えばアモルファスシリコンまたはポリシリコンを用いる。

次に、図８（ａ）および図８（ｂ）に示すように、階段領域２３ａ〜２３ｃおよびセル領域２４に、スリット９０を形成する。スリット９０は、絶縁膜６０および積層体２０を貫通して半導体層１０まで達する。

次に、図９に示すように、スリット９０を用いて絶縁膜２２ａを除去する。絶縁膜２２ａは、例えばリン酸を含む薬液を用いた等方性エッチングによって除去される。このとき、積層体２０の端部２３では、絶縁膜４０が絶縁膜２１を支持し、セル領域２４ではメモリホール５０が絶縁膜２１を支持する。これにより、絶縁膜２１の崩落を回避できる。

次に、図１０（ａ）および図１０（ｂ）に示すように、スリット９０を用いて例えばタングステンを含む金属部材９１を絶縁膜２２ａの除去箇所へ埋め込む。これにより、絶縁膜２２ａが電極膜２２に置換される。図１０（ｂ）に示すように、スリット９０内にも金属部材９１が成膜される。ホール７０にはシリコン部材８０が埋め込まれているので、金属部材９１はホール７０内に成膜されない。

次に、図１１（ａ）および図１１（ｂ）に示すように、スリット９０内に成膜された金属部材９１を、例えばＲＩＥを用いて除去し、その後、絶縁膜９２をスリット９０内に形成する。絶縁膜９２には、例えばシリコン酸化膜を用いる。コンタクト３０およびメモリホール５０の上にも形成された絶縁膜９２は除去される。このとき、スリット９０の底部に成膜された絶縁膜９２が除去されないように、例えば低バイアスのＲＩＥが用いられる。

次に、図１２に示すように、例えばコリン水溶液（ＴＭＹ）等を用いるウェットエッチングによって、コンタクト３０に埋め込まれたシリコン部材８０を除去する。その後、例えばＲＩＥを用いて絶縁膜４０を異方性エッチングする。その結果、図６に示す部分４２が除去されて、各段の最上層の電極膜２２が露出する。このとき、スリット９０の底部に成膜された絶縁膜９２も、同様に除去される。

最後に、図１に戻ってホール７０内およびスリット９０内にタングステンを含む金属部材９３を埋め込む。これにより、コンタクト３０がホール７０内に形成される。コンタクト３０は、図１２に示す工程で露出した各段の最上層の電極膜２２と電気的に接続される。
コンタクト３０の底部、換言すると第２部分３２は絶縁領域１１に接し、第２部分３２の外周部は絶縁膜４０に囲まれている。そのため、コンタクト３０は、各段の最上層の電極膜２２よりも下に位置する電極膜２２に対して電気的に絶縁される。

ここで、図１３（ａ）および図１３（ｂ）を参照して比較例に係る半導体装置１００について説明する。図１３（ａ）は、比較例に係る半導体装置１００の概略的な構造を示す平面図である。図１３（ｂ）は、比較例に係る半導体装置１００の断面図である。図１３（ｂ）は、半導体装置１００の複数個所の断面を並べた断面図である。上述した半導体装置１と同様の構成要素については同じ符号を付し、詳細な説明を省略する。

半導体装置１００は、階段領域２３ａ〜２３ｃに設けられた支柱１１０およびコンタクト１３０を含む。支柱１１０は、例えばシリコン酸化物等の絶縁物を用いてコンタクト１３０よりも先に形成される。支柱１１０は、電極膜２２の形成時に絶縁膜２１を支持することによって絶縁膜２１の崩落を防ぐ。コンタクト１３０は、絶縁膜６０を貫通して、階段領域２３ａ〜２３ｃのそれぞれにおける最上層の電極膜２２と電気的に接続されている。

図１３（ｂ）に示すように、コンタクト１３０の深さがそれぞれ異なり、階段領域２３ａ〜２３ｃでそれぞれ最上層に位置する電極膜２２を貫通しないように調整する必要がある。すなわち、仮にコンタクト１３０が階段領域２３ａ〜２３ｃでそれぞれ最上層に位置する電極膜２２を貫通してしまった場合、その部分での絶縁膜２１の厚さは薄くなり、コンタクト１３０と、そのコンタクト１３０の下層にある電極膜２２との間で、電流のリークが生じる場合がある。

また、半導体装置１００では、絶縁性の支柱１１０が階段領域２３ａ〜２３ｃでそれぞれ最上層に位置する電極膜２２を貫通する。そのため、最上層の電極膜２２の面積が狭められ、その結果、電極膜２２からコンタクト１３０に至る電流経路の電気抵抗が大きくなるおそれがある。

また、半導体装置１００では、支柱１１０とコンタクト１３０を形成するためにそれぞれ異なるホールを形成する必要がある。そのため、製造時間が長くなる。

さらに、半導体装置１００では、階段領域２３ａ〜２３ｃのそれぞれの中心部にコンタクト１３０の形成スペースを確保するために、支柱１１０が階段領域２３ａ〜２３ｃのそれぞれの隅部に配置される。そのため、支柱１１０間のスペースが広くなる。

これに対して、本実施形態に係る半導体装置１では、図１４（ｂ）に示すようにホール７０の深さを電極膜２２までに調整する必要がなく、コンタクト３０と電極膜２２との間の意図しない電流リークを低減できる。

また、絶縁膜４０は、階段領域２３ａ〜２３ｃでそれぞれ最上層に位置する電極膜２２を貫通していない。そのため、電極膜２２の面積は狭められない。その結果、電極膜２２からコンタクト３０に至る電流経路の電気抵抗を低減することができる。なお、コンタクト３０では、第１部分３１の断面積を第２部分３２の断面積よりも大きくすることによって、電流経路の一部である第１部分３１の電気抵抗の増加を抑制できる。

また、本実施形態に係る半導体装置１では、絶縁膜２１の崩落を防ぐ支柱として機能する絶縁膜４０と、コンタクト３０とを、ホール７０内に共通に形成する。そのため、露光工程数が比較例よりも少なくなるので、工程時間を短縮することができる。

さらに、本実施形態では、階段領域２３ａ〜２３ｃのそれぞれの中心部に十字形のホール７０を形成し、このホール７０の内面に沿って絶縁膜２１を支持する絶縁膜４０を形成する。絶縁膜２１はホール７０の内面で連続しているので、上述した支柱１１０間のスペースのようなものはない。よって、絶縁膜２１の支持力が強化され、絶縁膜２１がより一層崩落しにくくなる。

図１４は、ホール７０を拡大した平面図である。十字形のホール７０は、エッチングによって形成されるので、この十字形には、角部が丸みを帯びた形状も含み得る。また、絶縁膜４０が階段領域２３ａ〜２３ｃ内で絶縁膜２１を安定的に支持するために、ホール７０は、階段領域２３ａ〜２３ｃのそれぞれの中心線Ｌに対して対称な形状であることが望ましい。このような形状であれば、ホール７０の形状は十字形に限定されず、例えば図１５に示すようなＹ字形であってもよい。

さらに、絶縁膜２２ａが電極膜２２に置換される実施の形態について説明したが、絶縁膜２２ａを電極膜２２に置換するのではなく、最初から絶縁膜２１と電極膜２２との積層体２０を形成する場合には、積層体２０の端部２３で複数の絶縁膜２１を支持する必要がない。すなわち、ホール７０の形状は十字やＹ字に限定されず、例えば図１６に示すような円形であってもよい。

(第２実施形態)
図１７は、第２実施形態に係る半導体装置２の概略的な構造を示す断面図である。図１７は、図１（ｂ）と同様に、半導体装置２の複数個所の断面を並べた断面図である。上述した半導体装置２と同様の構成要素については同じ符号を付し、詳細な説明を省略する。

半導体装置２では、半導体層１０の絶縁領域１１の形成方法が、第１実施形態に係る半導体装置１と異なる。以下、本実施形態における絶縁領域１１の形成方法について図１８〜図２０を参照して説明する。

まず、図１８に示すように、半導体層１０の上に積層体２０が形成される。ただし、半導体層１０には絶縁領域１１は形成されていない。

次に、第１実施形態と同様に、十字形のホール７０が形成され、絶縁膜２２ａに対して絶縁膜２１を選択的にエッチングする。その結果、図１９に示すように、半導体層１０の一部が、ホール７０から露出する。

次に、図２０に示すように、ホール７０から露出した半導体層１０の一部を酸化することによって、絶縁領域１１を形成する。その後は、第１実施形態と同様の工程が行われるので説明を省略する。

以上説明した本実施形態によれば、第１実施形態と同様に、絶縁膜４０が、階段領域２３ａ〜２３ｃでそれぞれ最上層に位置する電極膜２２を貫通していない。そのため、電極膜２２からコンタクト３０に至る電流経路の電気抵抗を低減することができる。

また、絶縁膜２１の崩落を防ぐ支柱として機能する絶縁膜４０と、コンタクト３０とを、ホール７０内に共通に形成する。そのため、露光工程数が少なくなるので、工程時間を短縮することができる。

さらに、本実施形態では、ホール７０を形成した後、絶縁領域１１を半導体層１０に形成するので、絶縁領域１１の形成に要する露光工程数が、第１実施形態よりも少なくなる。よって、工程時間をさらに短縮することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０ 半導体層、１１ 絶縁領域、２０ 積層体、２１ 絶縁膜(第１絶縁膜)、２２ 電極膜、２２ａ 電極形成用絶縁膜、３０ コンタクト、３１ 第１部分、３２ 第２部分、４０ 絶縁膜(第２絶縁膜)、５０ メモリホール

Claims (9)

1. 複数の第１絶縁膜と、複数の電極膜とが交互に積層され、階段状の端部を有する積層体と、
   前記端部で前記階段状の各段の少なくとも一部の段において最上層に位置する前記電極膜に接続された複数のコンタクトと、
   前記複数のコンタクトを囲む第２絶縁膜と、を備え、
   前記複数のコンタクトは、前記最上層の前記電極膜の上側で前記第２絶縁膜に囲まれた第１部分と、前記最上層の前記電極膜の下側で前記第２絶縁膜に囲まれた第２部分と、を含み、前記第１部分の断面積は前記第２部分の断面積よりも大きい、半導体装置。
2. 前記積層体に対向する半導体層をさらに備え、前記半導体層は、前記端部に対向する絶縁領域を有する、請求項１に記載の半導体装置。
3. 前記第１部分の平面形状が、十字形である、請求項１または２に記載の半導体装置。
4. 前記端部に隣接する領域で前記積層体を貫通し、前記複数の電極膜を介して前記複数のコンタクトに電気的に接続されたメモリホールをさらに備える、請求項１から３のいずれかに記載の半導体装置。
5. 複数の第１絶縁膜と、複数の電極形成用絶縁膜とを交互に積層し、端部を階段状に形成した積層体を形成し、
   前記端部で前記積層体を貫通した複数のホールを形成し、
   前記複数のホール内に前記複数の電極形成用絶縁膜を残しつつ、前記複数の第１絶縁膜を部分的にエッチングし、
   前記複数のホールの内面および前記複数の電極形成用絶縁膜を覆う第２絶縁膜を形成し、
   前記複数の電極形成用絶縁膜を複数の電極膜に置換し、
   前記第２絶縁膜をエッチングすることによって、前記階段状の各段の少なくとも一部の段における最上層の前記電極膜を前記複数のホールに露出させ、
   前記複数のホールのそれぞれに、前記最上層の前記電極膜に接続されたコンタクトを形成する、半導体装置の製造方法。
6. 半導体層に絶縁領域を形成し、
   前記絶縁領域の上に前記積層体の前記端部を配置する、請求項５に記載の半導体装置の製造方法。
7. 半導体層の上に前記積層体を形成し、
   前記複数のホールを形成した後、前記半導体層における前記複数のホールから露出した部分に絶縁領域を形成する、請求項５に記載の半導体装置の製造方法。
8. 平面形状が十字形になるように前記複数のホールを形成する、請求項５から７のいずれかに記載の半導体装置の製造方法。
9. 前記端部に隣接する領域に、前記積層体を貫通し、前記複数の電極膜を介して前記複数のコンタクトに電気的に接続されたメモリホールを形成する、請求項５から８のいずれかに記載の半導体装置の製造方法。

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