KR20220092294A - 게이트 구동 회로, 표시 장치 및 게이트 구동 방법 - Google Patents

게이트 구동 회로, 표시 장치 및 게이트 구동 방법 Download PDF

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KR20220092294A
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이해승
홍무경
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Abstract

본 발명의 실시예들은 게이트 구동 회로, 표시 장치 및 게이트 구동 방법에 관한 것으로서, 더욱 상세하게는, 게이트 신호들의 라이징 시작 시점 또는 폴링 시작 시점을 제어하여 게이트 출력 특성 편차에 따른 화상 품질 저하를 방지할 수 있는 게이트 구동 회로, 표시 장치 및 게이트 구동 방법에 관한 것이다.

Description

게이트 구동 회로, 표시 장치 및 게이트 구동 방법{GATE DRIVING CIRCUIT, DISPLAY DEVICE, AND GATE DRIVING EMTHOD}
본 발명의 실시예들은 게이트 구동 회로, 표시 장치 및 게이트 구동 방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정 표시 장치, 유기 발광 표시 장치 등과 같은 다양한 표시 장치가 활용되고 있다.
종래의 표시 장치는 표시 패널에 배열된 다수의 서브픽셀 각각에 배치된 캐패시터를 충전시키고 이를 활용하여 디스플레이 구동을 수행할 수 있다. 하지만, 종래의 표시 장치의 경우, 각 서브픽셀에서의 충전이 부족한 현상이 발생하여 화상 품질이 저하되는 문제점이 초래될 수 있다.
종래의 표시 장치에서, 표시 패널의 비-표시 영역 크기를 줄일 수 있다면, 표시 장치의 디자인 설계 자유도를 높일 수 있고, 디자인 품질도 향상시킬 수 있다. 하지만, 표시 패널의 비-표시 영역에는 다양한 배선들과 회로들이 배치되어야 하기 때문에, 표시 패널의 비-표시 영역을 줄이기가 쉽지 않다.
또한, 종래의 표시 장치의 경우, 충전 시간 부족으로 인해 화상 품질이 저하될 뿐만 아니라, 게이트 신호들의 특성 편차로 인해 게이트 구동이 오 동작하여, 화상 품질 저하가 초래될 수 있다.
본 발명의 실시예들은 게이트 출력 특성 편차에 따른 화상 품질 저하를 방지할 수 있는 게이트 구동 회로, 표시 장치 및 게이트 구동 방법을 제공할 수 있다.
본 발명의 실시예들은 게이트 구동 회로가 패널 내장형으로 표시 패널에 배치되더라도, 게이트 구동 회로의 배치 영역의 크기를 줄여주고, 게이트 출력 특성 편차에 따른 화상 품질 저하를 방지할 수 있는 게이트 구동 회로, 표시 장치 및 게이트 구동 방법을 제공할 수 있다.
본 발명의 실시예들은 클럭 신호들의 변경 없이도, 게이트 출력 특성 편차에 따른 화상 품질 저하를 방지할 수 있는 게이트 구동 회로, 표시 장치 및 게이트 구동 방법을 제공할 수 있다.
본 발명의 실시예들은 게이트 출력 특성 편차를 감지하여 게이트 출력 특성 편차에 따른 영향을 제거하거나 줄여줄 수 있는 게이트 출력 특성 편차 보상 기능을 갖는 게이트 구동 회로, 표시 장치 및 게이트 구동 방법을 제공할 수 있다.
본 발명의 실시예들은, 제1 게이트 라인 및 제2 게이트 라인이 배치된 포함하는 표시 패널과, 한 프레임 시간 동안, 제1 수평 동기 펄스에 동기화된 제1 게이트 신호를 제1 게이트 라인으로 출력하고, 제1 수평 동기 펄스 이후의 제2 수평 동기 펄스에 동기화된 제2 게이트 신호를 제2 게이트 라인으로 출력하는 게이트 구동 회로를 포함하는 표시 장치를 제공할 수 있다.
제1 게이트 신호는, 제1 로우 레벨 전압 구간, 제1 라이징 구간, 제1 하이 레벨 전압 구간 및 제1 폴링 구간을 포함할 수 있다.
제1 라이징 구간은 제1 수평 동기 펄스의 발생 타이밍으로부터 제1 라이징 대기 시간이 경과한 이후 시작되고, 제1 폴링 구간은 제1 수평 동기 펄스의 발생 타이밍으로부터 제1 폴링 대기 시간이 경과한 후 시작될 수 있다.
제2 게이트 신호는, 제2 로우 레벨 전압 구간, 제2 라이징 구간, 제2 하이 레벨 전압 구간 및 제2 폴링 구간을 포함할 수 있다.
제2 라이징 구간은 제2 수평 동기 펄스의 발생 타이밍으로부터 제2 라이징 대기 시간이 경과한 이후 시작되고, 제2 폴링 구간은 제2 수평 동기 펄스의 발생 타이밍으로부터 제2 폴링 대기 시간이 경과한 후 시작될 수 있다.
제1 라이징 대기 시간은 제2 라이징 대기 시간보다 짧거나, 제2 폴링 대기 시간은 제1 폴링 대기 시간보다 짧을 수 있다.
제1 하이 레벨 전압 구간의 전압은 제2 하이 레벨 전압 구간의 전압보다 낮을 수 있다.
제1 게이트 신호에서, 제1 로우 레벨 전압 구간의 연장선, 제1 라이징 구간, 제1 하이 레벨 전압 구간 및 제1 폴링 구간에 의해 둘러싸인 면적은, 제2 게이트 신호에서, 제2 로우 레벨 전압 구간의 연장선, 제2 라이징 구간, 제2 하이 레벨 전압 구간 및 제2 폴링 구간에 의해 둘러싸인 면적과 동일할 수 있다.
게이트 구동 회로는, 제1 클럭 신호에 근거하여 제1 게이트 신호를 출력하고, 제2 클럭 신호에 근거하여 제2 게이트 신호를 출력하고, 제1 클럭 신호와 제2 클럭 신호는 동일한 신호 파형을 가질 수 있다.
게이트 구동 회로는, 제1 클럭 신호가 입력되는 제1 클럭 입력 노드와, 로우 레벨 전압이 입력되는 로우 레벨 전압 노드와, 제1 게이트 신호가 출력되는 제1 게이트 출력 노드를 포함하는 제1 게이트 출력 버퍼 회로와, 클럭 신호가 입력되는 제2 클럭 입력 노드와, 로우 레벨 전압이 입력되는 로우 레벨 전압 노드와, 제2 게이트 신호가 출력되는 제2 게이트 출력 노드를 포함하는 제2 게이트 출력 버퍼 회로와, 제1 게이트 출력 버퍼 회로 및 제2 게이트 출력 버퍼 회로를 제어하는 제어 회로를 포함할 수 있다.
제1 게이트 출력 버퍼 회로는, 제1 클럭 입력 노드와 제1 게이트 출력 노드 간의 연결을 제어하는 제1 풀-업 트랜지스터와, 로우 레벨 전압 노드와 제1 게이트 출력 노드 간의 연결을 제어하는 제1 풀-다운 트랜지스터를 포함할 수 있다. 제2 게이트 출력 버퍼 회로는, 제2 클럭 입력 노드와 제2 게이트 출력 노드 간의 연결을 제어하는 제2 풀-업 트랜지스터와, 로우 레벨 전압 노드와 제2 게이트 출력 노드 간의 연결을 제어하는 제2 풀-다운 트랜지스터를 포함할 수 있다.
제1 풀-업 트랜지스터의 게이트 노드와 제2 풀-업 트랜지스터의 게이트 노드는 전기적으로 연결되고, 제1 풀-다운 트랜지스터의 게이트 노드와 제2 풀-다운 트랜지스터의 게이트 노드는 전기적으로 연결될 수 있다.
게이트 구동 회로는, 제1 클럭 입력 노드와, 로우 레벨 전압 노드와, 제1 더미 게이트 신호가 출력되는 제1 더미 게이트 출력 노드를 포함하는 제1 더미 게이트 출력 버퍼 회로와, 제2 클럭 입력 노드와, 로우 레벨 전압 노드와, 제2 더미 게이트 신호가 출력되는 제2 더미 게이트 출력 노드를 포함하는 제2 더미 게이트 출력 버퍼 회로를 더 포함할 수 있다.
제1 더미 게이트 출력 버퍼 회로는, 제1 클럭 입력 노드와 제1 더미 게이트 출력 노드 간의 연결을 제어하는 제1 더미 풀-업 트랜지스터와, 로우 레벨 전압 노드와 제1 더미 게이트 출력 노드 간의 연결을 제어하는 제1 더미 풀-다운 트랜지스터를 포함할 수 있다. 제2 더미 게이트 출력 버퍼 회로는, 제2 클럭 입력 노드와 제2 더미 게이트 출력 노드 간의 연결을 제어하는 제2 더미 풀-업 트랜지스터와, 로우 레벨 전압 노드와 제2 더미 게이트 출력 노드 간의 연결을 제어하는 제2 더미 풀-다운 트랜지스터를 포함할 수 있다.
표시 장치는 제1 더미 게이트 출력 노드와 로우 레벨 전압 노드 사이에 연결된 제1 감지 캐패시터와, 제2 더미 게이트 출력 노드와 로우 레벨 전압 노드 사이에 연결된 제2 감지 캐패시터를 더 포함할 수 있다.
표시 장치는 제1 더미 게이트 출력 노드의 전압을 측정하고, 제2 더미 게이트 출력 노드의 전압을 측정하는 적어도 하나의 아날로그 디지털 컨버터를 더 포함할 수 있다.
표시 장치는 제1 더미 게이트 출력 노드의 시간에 따른 전압 변화를 감지하고, 제2 더미 게이트 출력 노드의 시간에 따른 전압 변화를 감지하는 보상 회로를 더 포함할 수 있다.
보상 회로는, 제1 더미 게이트 출력 노드의 시간에 따른 전압 변화에 대한 제1 감지 결과와, 제2 더미 게이트 출력 노드의 시간에 따른 전압 변화에 대한 제2 감지 결과를 비교하여, 제1 라이징 대기 시간 및 제2 라이징 대기 시간 중 하나 이상을 조절하거나, 제1 폴링 대기 시간 및 제2 폴링 대기 시간 중 하나 이상을 조절할 수 있다.
표시 장치는, 다수의 제너레이션 펄스를 포함하는 제너레이션 클럭 신호와 다수의 모듈레이션 펄스를 포함하는 모듈레이션 클럭 신호를 출력하는 컨트롤러와, 다수의 제너레이션 펄스 중 제1 제너레이션 펄스와 동기화 되어 라이징 되고, 다수의 모듈레이션 펄스 중 제1 모듈레이션 펄스와 동기화 되어 폴링되는 제1 클럭 신호를 출력하고, 다수의 제너레이션 펄스 중 제2 제너레이션 펄스와 동기화 되어 라이징 되고, 다수의 모듈레이션 펄스 중 제2 모듈레이션 펄스와 동기화 되어 폴링되는 제2 클럭 신호를 출력하는 레벨 쉬프터를 포함할 수 있다.
게이트 구동 회로는 제1 클럭 신호에 기초하여 제1 게이트 신호를 출력하고, 제2 클럭 신호에 기초하여 제2 게이트 신호를 출력할 수 있다.
컨트롤러는, 제1 게이트 신호의 제1 라이징 대기 시간이 제2 게이트 신호의 제2 라이징 대기 시간보다 짧아지도록, 제1 제너레이션 펄스 및 제2 제너레이션 펄스 중 하나 이상의 펄스 타이밍을 제어하거나, 제2 게이트 신호의 제2 폴링 대기 시간이 제2 게이트 신호의 제1 폴링 대기 시간보다 짧아지도록, 제1 모듈레이션 펄스 및 제2 모듈레이션 펄스 중 하나 이상의 펄스 타이밍을 제어할 수 있다.
본 발명의 실시예들은, 제1 수평 동기 펄스에 동기화되어 제1 게이트 라인으로 제1 게이트 신호를 제1 클럭 신호에 근거하여 출력하는 제1 게이트 출력 버퍼 회로와, 제1 수평 동기 펄스 이후의 제2 수평 동기 펄스에 동기화되어 제2 게이트 라인으로 제2 게이트 신호를 제2 클럭 신호에 근거하여 출력하는 제2 게이트 출력 버퍼 회로와, 제1 게이트 출력 버퍼 회로 및 제2 게이트 출력 버퍼 회로를 제어하는 제어 회로를 포함하는 게이트 구동 회로를 제공할 수 있다.
제1 게이트 신호는, 제1 로우 레벨 전압 구간, 제1 라이징 구간, 제1 하이 레벨 전압 구간 및 제1 폴링 구간을 포함할 수 있다.
제1 라이징 구간은 제1 수평 동기 펄스의 발생 타이밍으로부터 제1 라이징 대기 시간이 경과한 이후 시작되고, 제1 폴링 구간은 제1 수평 동기 펄스의 발생 타이밍으로부터 제1 폴링 대기 시간 경과 후 시작될 수 있다.
제2 게이트 신호는, 제2 로우 레벨 전압 구간, 제2 라이징 구간, 제2 하이 레벨 전압 구간 및 제2 폴링 구간을 포함할 수 있다.
제2 라이징 구간은 제2 수평 동기 펄스의 발생 타이밍으로부터 제2 라이징 대기 시간이 경과한 이후 시작되고, 제2 폴링 구간은 제2 수평 동기 펄스의 발생 타이밍으로부터 제2 폴링 대기 시간 경과 후 시작될 수 있다.
제1 라이징 대기 시간은 제2 라이징 대기 시간보다 짧거나, 제2 폴링 대기 시간은 제1 폴링 대기 시간보다 짧을 수 있다.
본 발명의 실시예들은, 제1 수평 동기 펄스에 동기화되어 제1 게이트 라인으로 제1 게이트 신호를 출력하는 제1 단계와, 제1 수평 동기 펄스 이후의 제2 수평 동기 펄스에 동기화되어 제2 게이트 라인으로 제2 게이트 신호를 출력하는 제2 단계를 포함하는 게이트 구동 방법을 제공할 수 있다.
제1 게이트 신호는, 제1 로우 레벨 전압 구간, 제1 라이징 구간, 제1 하이 레벨 전압 구간 및 제1 폴링 구간을 포함할 수 있다. 제1 라이징 구간은 제1 수평 동기 펄스의 발생 타이밍으로부터 제1 라이징 대기 시간이 경과한 이후 시작되고, 제1 폴링 구간은 제1 수평 동기 펄스의 발생 타이밍으로부터 제1 폴링 대기 시간 경과 후 시작될 수 있다.
제2 게이트 신호는, 제2 로우 레벨 전압 구간, 제2 라이징 구간, 제2 하이 레벨 전압 구간 및 제2 폴링 구간을 포함할 수 있다. 제2 라이징 구간은 제2 수평 동기 펄스의 발생 타이밍으로부터 제2 라이징 대기 시간이 경과한 이후 시작되고, 제2 폴링 구간은 제2 수평 동기 펄스의 발생 타이밍으로부터 제2 폴링 대기 시간 경과 후 시작될 수 있다.
제1 라이징 대기 시간은 제2 라이징 대기 시간보다 짧거나, 제2 폴링 대기 시간은 제1 폴링 대기 시간보다 짧을 수 있다.
본 발명의 실시예들에 의하면, 게이트 출력 특성 편차에 따른 화상 품질 저하를 방지할 수 있는 게이트 구동 회로, 표시 장치 및 게이트 구동 방법을 제공할 수 있다.
본 발명의 실시예들에 의하면, 게이트 구동 회로가 패널 내장형으로 표시 패널에 배치되더라도, 게이트 구동 회로의 배치 영역의 크기를 줄여주고, 게이트 출력 특성 편차에 따른 화상 품질 저하를 방지할 수 있는 게이트 구동 회로, 표시 장치 및 게이트 구동 방법을 제공할 수 있다.
본 발명의 실시예들에 의하면, 클럭 신호들의 변경 없이도, 게이트 출력 특성 편차에 따른 화상 품질 저하를 방지할 수 있는 게이트 구동 회로, 표시 장치 및 게이트 구동 방법을 제공할 수 있다.
본 발명의 실시예들에 의하면, 게이트 출력 특성 편차를 감지하여 게이트 출력 특성 편차에 따른 영향을 제거하거나 줄여줄 수 있는 게이트 출력 특성 편차 보상 기능을 갖는 게이트 구동 회로, 표시 장치 및 게이트 구동 방법을 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치의 시스템 구성도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 표시 장치의 서브픽셀의 등가회로들이다.
도 3은 본 발명의 실시예들에 따른 표시 장치의 시스템 구현 예시도이다.
도 4는 본 개시의 실시예들에 따른 표시 장치의 게이트 신호 출력 시스템을 나타낸 도면이다.
도 5는 본 개시의 실시예들에 따른 표시 장치에서, 2개의 게이트 출력 버퍼 회로가 1개의 Q 노드를 공유하는 구조를 갖는 게이트 구동 회로를 나타낸 도면이다.
도 6 및 도 7은 도 5의 게이트 구동 회로의 출력 특성 편차를 나타낸 도면들이다.
도 8은 본 발명의 실시예들에 따른 게이트 구동 회로의 제1 게이트 출력 특성 편차 보상 방식에 따른 제1 게이트 신호 및 제2 게이트 신호를 나타낸 도면이다.
도 9는 도 8의 제1 게이트 신호 및 제2 게이트 신호를 겹쳐서 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 게이트 구동 회로의 제2 게이트 출력 특성 편차 보상 방식에 따른 제1 게이트 신호 및 제2 게이트 신호를 나타낸 도면이다.
도 11은 도 10의 제1 게이트 신호 및 제2 게이트 신호를 겹쳐서 나타낸 도면이다.
도 12 및 도 13은 본 발명의 실시예들에 따른 게이트 출력 특성 편차 보상을 위한 게이트 신호에 대한 면적 산출 방식을 설명하기 위한 도면들이다.
도 14는 본 발명의 실시예들에 따른 게이트 출력 특성 편차 보상 회로를 나타낸 도면이다.
도 15 및 도 16은 본 발명의 실시예들에 따른 게이트 출력 특성 편차 보상에 대한 실행 방법들을 설명하기 위한 도면들이다.
도 17은 본 개시의 실시예들에 따른 표시 장치의 게이트 신호 출력 시스템을 나타낸 다른 도면이다.
도 18은 본 개시의 실시예들에 따른 표시 장치에서, 4개의 게이트 출력 버퍼 회로가 1개의 Q 노드를 공유하는 구조를 갖는 게이트 구동 회로를 나타낸 도면이다.
도 19는 본 발명의 실시예들에 따른 게이트 구동 회로의 제1 게이트 출력 특성 편차 보상 방식에 따른 제1 게이트 신호, 제2 게이트 신호, 제3 게이트 신호 및 제4 게이트 신호를 나타낸 도면들이다.
도 20은 본 발명의 실시예들에 따른 게이트 구동 회로의 제2 게이트 출력 특성 편차 보상 방식에 따른 제1 게이트 신호, 제2 게이트 신호, 제3 게이트 신호 및 제4 게이트 신호를 나타낸 도면들이다.
도 21은 본 발명의 실시예들에 따른 게이트 구동 방법에 대한 흐름도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치(100)의 시스템 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 표시 장치(100)는 표시 패널(110)과, 표시 패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.
구동 회로는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등을 포함할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140)를 더 포함할 수 있다.
표시 패널(110)은 기판(SUB)과, 기판(SUB) 상에 배치되는 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 등의 신호 배선들을 포함할 수 있다. 표시 패널(110)은 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결된 다수의 서브픽셀(SP)을 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비-표시 영역(NDA)을 포함할 수 있다. 표시 패널(110)에서, 표시 영역(DA)에는 이미지를 표시하기 위한 다수의 서브픽셀(SP)이 배치되고, 비-표시 영역(NDA)에는 구동 회로들(120, 130, 140)이 전기적으로 연결되거나 구동 회로들(120, 130, 140)이 실장 될 수 있고, 집적회로 또는 인쇄회로 등이 연결되는 패드부가 배치될 수도 있다.
데이터 구동 회로(120)는 다수의 데이터 라인(DL)을 구동하기 위한 회로로서, 다수의 데이터 라인(DL)으로 데이터 신호들을 공급할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)을 구동하기 위한 회로서, 다수의 게이트 라인(GL)으로 게이트 신호들을 공급할 수 있다. 컨트롤러(140)는 데이터 구동 회로(120)의 동작 타이밍을 제어하기 위하여 데이터 제어 신호(DCS)를 데이터 구동 회로(120)에 공급할 수 있다. 컨트롤러(140)는 게이트 구동 회로(130)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS)를 게이트 구동 회로(130)에 공급할 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data)를 데이터 구동 회로(120)에 공급하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 제어할 수 있다.
컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템(150))로부터 수신한다.
컨트롤러(140)는, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위하여, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE), 클럭 신호(CLK) 등의 타이밍 신호를 입력 받아, 각종 제어 신호들(DCS, GCS)을 생성하여 데이터 구동 회로(120) 및 게이트 구동 회로(130)로 출력한다.
예를 들어, 컨트롤러(140)는, 게이트 구동 회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(140)는, 데이터 구동 회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(Data)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.
이러한 데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 각 소스 드라이버 집적회로(SDIC)는, 경우에 따라서, 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
예를 들어, 각 소스 드라이버 집적회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)으로 턴-온 레벨 전압의 게이트 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동할 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시 패널(110)의 비-표시 영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 기판(SUB) 상에 배치되거나 기판(SUB)에 연결될 수 있다. 즉, 게이트 구동 회로(130)는 GIP 타입인 경우 기판(SUB)의 비-표시 영역(NDA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판(SUB)에 연결될 수 있다.
한편, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 표시 영역(DA)에 배치될 수도 있다. 예를 들어, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 서브픽셀들(SP)과 중첩되지 않게 배치될 수도 있고, 서브픽셀들(SP)과 일부 또는 전체가 중첩되게 배치될 수도 있다.
데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인(GL)이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(Data)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급할 수 있다.
데이터 구동 회로(120)는 표시 패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시 패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(130)는 표시 패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시 패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있으며, 타이밍 컨트롤러와 다른 제어장치일 수도 있으며, 제어장치 내 회로일 수도 있다. 컨트롤러(140)는, IC (Integrate Circuit), FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
컨트롤러(140)는 인쇄회로기판, 연성 인쇄회로 등에 실장되고, 인쇄회로기판, 연성 인쇄회로 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동 회로(120)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS (Low Voltage Differential Signaling) 인터페이스, EPI 인터페이스, SPI (Serial Peripheral Interface) 등을 포함할 수 있다.
컨트롤러(140)는 하나 이상의 레지스터 등의 기억 매체를 포함할 수 있다.
본 실시예들에 따른 표시 장치(100)는, 액정표시장치 등의 백 라이트 유닛을 포함하는 디스플레이일 수도 있고, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
본 실시예들에 따른 표시 장치(100)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자로서 포함할 수 있다. 본 실시예들에 따른 표시 장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광소자를 포함할 수 있다. 본 실시예들에 따른 표시 장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 발광소자로서 포함할 수 있다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 표시 장치(100)의 서브픽셀(SP)의 등가회로들이다.
도 2a를 참조하면, 본 발명의 실시예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브픽셀(SP) 각각은 발광소자(ED), 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 스토리지 캐패시터(Cst)를 포함할 수 있다.
도 2a를 참조하면, 발광소자(ED)는 픽셀 전극(PE)과 공통 전극(CE)을 포함하고, 픽셀 전극(PE)과 공통 전극(CE) 사이에 위치하는 발광층(EL)을 포함할 수 있다.
발광소자(ED)의 픽셀 전극(PE)은 각 서브픽셀(SP)마다 배치되는 전극이고, 공통 전극(CE)은 모든 서브픽셀(SP)에 공통으로 배치되는 전극일 수 있다. 여기서, 픽셀 전극(PE)은 애노드 전극이고 공통 전극(CE)은 캐소드 전극일 수 있다. 반대로, 픽셀 전극(PE)은 캐소드 전극이고 공통 전극(CE)은 애노드 전극일 수 있다.
예를 들어, 발광소자(ED)는 유기발광다이오드(OLED), 발광다이오드(LED) 또는 퀀텀닷 발광소자 등일 수 있다.
구동 트랜지스터(DRT)는 발광소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 구동 트랜지스터(DRT)의 게이트 노드일 수 있으며, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드일 수 있으며, 센싱 트랜지스터(SENT)의 소스 노드 또는 드레인 노드와 전기적으로 연결되고, 발광소자(ED)의 픽셀 전극(PE)과도 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동전압(EVDD)을 공급하는 구동전압 라인(DVL)과 전기적으로 연결될 수 있다.
스캔 트랜지스터(SCT)는 게이트 신호의 일종인 스캔 신호(SCAN)에 의해 제어되며 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 사이에 연결될 수 있다. 다시 말해, 스캔 트랜지스터(SCT)는, 게이트 라인(GL)의 한 종류인 스캔 신호 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 따라 턴-온 또는 턴-오프 되어, 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 간의 연결을 제어할 수 있다.
스캔 트랜지스터(SCT)는, 턴-온 레벨 전압을 갖는 스캔 신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)에 전달해줄 수 있다.
여기서, 스캔 트랜지스터(SCT)가 n 타입 트랜지스터인 경우, 스캔 신호(SCAN)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 스캔 트랜지스터(SCT)가 p 타입 트랜지스터인 경우, 스캔 신호(SCAN)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 스토리지 캐패시터(Cst)는 양 단의 전압 차이에 해당하는 전하량이 충전되고, 정해진 프레임 시간 동안, 양 단의 전압 차이를 유지하는 역할을 해준다. 이에 따라, 정해진 프레임 시간 동안, 해당 서브픽셀(SP)은 발광할 수 있다.
도 2b를 참조하면, 본 발명의 실시예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브픽셀(SP) 각각은 센싱 트랜지스터(SENT)를 더 포함할 수 있다.
센싱 트랜지스터(SENT)는 게이트 신호의 일종인 센스 신호(SENSE)에 의해 제어되며 구동 트랜지스터(DRT)의 제2 노드(N2)와 기준전압 라인(RVL) 사이에 연결될 수 있다. 다시 말해, 센싱 트랜지스터(SENT)는, 게이트 라인(GL)의 다른 한 종류인 센스 신호 라인(SENL)에서 공급된 센스 신호(SENSE)에 따라 턴-온 또는 턴-오프 되어, 기준전압 라인(RVL)과 구동 트랜지스터(DRT)의 제2 노드(N2) 간의 연결을 제어할 수 있다.
센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센스 신호(SENSE)에 의해 턴-온 되어, 기준전압 라인(RVL)에서 공급된 기준전압(Vref)을 구동 트랜지스터(DRT)의 제2 노드(N2)에 전달해줄 수 있다.
또한, 센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센스 신호(SENSE)에 의해 턴-온 되어, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압을 기준전압 라인(RVL)으로 전달해줄 수 있다.
여기서, 센싱 트랜지스터(SENT)가 n 타입 트랜지스터인 경우, 센스 신호(SENSE)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 센싱 트랜지스터(SENT)가 p 타입 트랜지스터인 경우, 센스 신호(SENSE)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
센싱 트랜지스터(SENT)가 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압을 기준전압 라인(RVL)으로 전달해주는 기능은 서브픽셀(SP)의 특성치를 센싱하기 위한 구동 시 이용될 수 있다. 이 경우, 기준전압 라인(RVL)으로 전달되는 전압은 서브픽셀(SP)의 특성치를 산출하기 위한 전압이거나 서브픽셀(SP)의 특성치가 반영된 전압일 수 있다.
본 개시에서, 서브픽셀(SP)의 특성치는 구동 트랜지스터(DRT) 또는 발광소자(ED)의 특성치일 수 있다. 구동 트랜지스터(DRT)의 특성치는 구동 트랜지스터(DRT)의 문턱전압 및 이동도 등을 포함할 수 있다. 발광소자(ED)의 특성치는 발광소자(ED)의 문턱전압을 포함할 수 있다.
구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 본 개시에서는, 설명의 편의를 위하여, 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n타입인 것을 예로 든다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
스캔 신호 라인(SCL) 및 센스 신호 라인(SENL)은 서로 다른 게이트 라인(GL)일 수 있다. 이 경우, 스캔 신호(SCAN) 및 센스 신호(SENSE)는 서로 별개의 게이트 신호일 수 있고, 하나의 서브픽셀(SP) 내 스캔 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 독립적일 수 있다. 즉, 하나의 서브픽셀(SP) 내 스캔 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수도 있고 다를 수 있다.
이와 다르게, 스캔 신호 라인(SCL) 및 센스 신호 라인(SENL)은 동일한 게이트 라인(GL)일 수 있다. 즉, 하나의 서브픽셀(SP) 내 스캔 트랜지스터(SCT)의 게이트 노드와 센싱 트랜지스터(SENT)의 게이트 노드는 하나의 게이트 라인(GL)에 연결될 수 있다. 이 경우, 스캔 신호(SCAN) 및 센스 신호(SENSE)는 동일한 게이트 신호일 수 있고, 하나의 서브픽셀(SP) 내 스캔 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수 있다.
도 2a 및 도 2b에 도시된 서브픽셀(SP)의 구조는 예시들일 뿐, 1개 이상의 트랜지스터를 더 포함하거나 1개 이상의 캐패시터를 더 포함하여 다양하게 변형될 수 있다.
또한, 도 2a 및 도 2b에서는 표시 장치(100)가 자발광 표시 장치인 경우를 가정하여 서브픽셀 구조를 설명하였으나, 표시 장치(100)가 액정 표시 장치인 경우, 각 서브픽셀(SP)은 트랜지스터 및 픽셀 전극 등을 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 표시 장치(100)의 시스템 구현 예시도이다.
도 3을 참조하면, 표시 패널(110)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비-표시 영역(NDA)을 포함할 수 있다.
도 3을 참조하면, 데이터 구동 회로(120)가 하나 이상의 소스 드라이버 집적회로(SDIC)를 포함하고 칩 온 필름(COF) 방식으로 구현된 경우, 각 소스 드라이버 집적회로(SDIC)는 표시 패널(110)의 비-표시 영역(NDA)에 연결된 회로필름(SF) 상에 실장 될 수 있다.
도 3을 참조하면, 게이트 구동 회로(130)는 게이트 인 패널(GIP) 타입으로 구현될 수 있다. 이 경우, 게이트 구동 회로(130)는 표시 패널(110)의 비-표시 영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 도 3과 다르게, COF (Chip On Film) 타입으로 구현될 수도 있다.
표시 장치(100)는, 하나 이상의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 적어도 하나의 소스 인쇄회로기판(SPCB: Source Printed Circuit Board)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB: Control Printed Circuit Board)을 포함할 수 있다.
적어도 하나의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 필름(SF)이 연결될 수 있다. 즉, 소스 드라이버 집적회로(SDIC)가 실장 된 필름(SF)은 일 측이 표시 패널(110)과 전기적으로 연결되고 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는 컨트롤러(140) 및 파워 관리 집적회로(PMIC: Power Management IC, 310) 등이 실장 될 수 있다. 컨트롤러(140)는 표시 패널(110)의 구동과 관련한 전반적인 제어 기능을 수행할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)의 동작을 제어할 수 있다. 파워 관리 집적회로(310)는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어할 수 있다.
적어도 하나의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 케이블(CBL)을 통해 회로적으로 연결될 수 있다. 여기서, 연결 케이블(CBL)은, 일 예로, 연성 인쇄 회로(FPC: Flexible Printed Circuit), 연성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
적어도 하나의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
본 발명의 실시예들에 따른 표시 장치(100)는 전압 레벨을 조정하기 위한 레벨 쉬프터(Level Shifter, 300)를 더 포함할 수 있다. 예를 들어, 레벨 쉬프터(300)는 컨트롤 인쇄회로기판(CPCB) 또는 소스 인쇄회로기판(SPCB)에 배치될 수 있다.
특히, 본 발명의 실시예들에 따른 표시 장치(100)에서, 레벨 쉬프터(300)는 게이트 구동에 필요한 신호들을 게이트 구동 회로(130)로 공급할 수 있다. 예를 들어, 레벨 쉬프터(300)는 복수의 클럭 신호를 게이트 구동 회로(130)로 공급할 수 있다. 이에 따라, 게이트 구동 회로(130)는 레벨 쉬프터(300)로부터 입력된 복수의 클럭 신호에 근거하여 다수의 게이트 신호를 다수의 게이트 라인(GL)으로 출력할 수 있다. 여기서, 다수의 게이트 라인(GL)은 기판(SUB)의 표시 영역(DA)에 배치된 서브픽셀들(SP)로 다수의 게이트 신호를 전달할 수 있다.
도 4는 본 발명의 실시예들에 따른 표시 장치(100)의 게이트 신호 출력 시스템을 나타낸 도면이다.
도 4를 참조하면, 레벨 쉬프터(300)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 게이트 구동 회로(130)로 출력할 수 있다. 게이트 구동 회로(130)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 근거하여 제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2)를 생성하여 출력할 수 있다.
제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2)는 표시 패널(110)에 배치된 게이트 라인들(GL)에 공급될 수 있다. 예를 들어, 제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2)는 도 2a 또는 도 2b의 스캔 트랜지스터(SCT)의 게이트 노드에 인가되는 스캔 신호(SCAN)일 수 있다. 다른 예를 들어, 제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2)는 도 2b의 센싱 트랜지스터(SENT)의 게이트 노드에 인가되는 센스 신호(SENSE)일 수 있다.
예를 들어, 게이트 구동 회로(130)가 8상으로 게이트 구동을 수행하는 경우, 레벨 쉬프터(300)는 8가지 클럭 신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8)를 생성하여 출력하고, 게이트 구동 회로(130)는 8가지 클럭 신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8)를 이용하여 게이트 구동을 수행할 수 있다.
도 5는 본 발명의 실시예들에 따른 표시 장치(100)에서, 2개의 게이트 출력 버퍼 회로(GBUF1, GBUF2)가 1개의 Q 노드(Q)를 공유하는 구조를 갖는 게이트 구동 회로(130)를 나타낸 도면이다.
도 5를 참조하면, 게이트 구동 회로(130)는, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 입력 받아, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 근거하여 제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2)를 다수의 게이트 라인(GL) 중 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)으로 출력할 수 있다.
제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2)가 인가되는 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)은 서로 인접하게 배치될 수도 있다.
또는, 제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2)가 인가되는 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)은 서로 떨어져 배치될 수도 있다. 즉, 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2) 사이에 다른 게이트 라인(GL)이 배치될 수도 있다.
게이트 구동 회로(130)는, 제1 클럭 신호(CLK1)에 근거하여 제1 게이트 신호(Vgout1)를 출력하는 제1 게이트 출력 버퍼 회로(GBUF1)와, 제2 클럭 신호(CLK2)에 근거하여 제2 게이트 신호(Vgout2)를 출력하는 제2 게이트 출력 버퍼 회로(GBUF2)와, 제1 게이트 출력 버퍼 회로(GBUF1) 및 제2 게이트 출력 버퍼 회로(GBUF2)를 제어하는 제어 회로(500) 등을 포함할 수 있다.
제1 게이트 출력 버퍼 회로(GBUF1)는 제1 클럭 신호(CLK1)가 입력되는 제1 클럭 입력 노드(Nc1)와, 로우 레벨 전압(VGL)이 입력되는 로우 레벨 전압 노드(Ns)와, 제1 게이트 신호(Vgout1)가 출력되는 제1 게이트 출력 노드(Ng1)를 포함할 수 있다.
제1 게이트 출력 버퍼 회로(GBUF1)는 제1 클럭 신호(CLK1)가 입력되는 제1 클럭 입력 노드(Nc1)와 제1 게이트 신호(Vgout1)가 출력되는 제1 게이트 출력 노드(Ng1) 간의 연결을 제어하는 제1 풀-업 트랜지스터(Tu1)와, 제1 게이트 출력 노드(Ng1)와 로우 레벨 전압(VGL)이 입력되는 로우 레벨 전압 노드(Ns) 간의 연결을 제어하는 제1 풀-다운 트랜지스터(Td1)를 포함할 수 있다.
제2 게이트 출력 버퍼 회로(GBUF2)는 제2 클럭 신호(CLK2)가 입력되는 제2 클럭 입력 노드(Nc2)와, 로우 레벨 전압(VGL)이 입력되는 로우 레벨 전압 노드(Ns)와, 제2 게이트 신호(Vgout2)가 출력되는 제2 게이트 출력 노드(Ng2)를 포함할 수 있다.
제2 게이트 출력 버퍼 회로(GBUF2)는 제2 클럭 신호(CLK2)가 입력되는 제2 클럭 입력 노드(Nc2)와 제2 게이트 신호(Vgout2)가 출력되는 제2 게이트 출력 노드(Ng2) 간의 연결을 제어하는 제2 풀-업 트랜지스터(Tu2)와, 제2 게이트 출력 노드(Ng2)와 로우 레벨 전압 노드(Ns) 간의 연결을 제어하는 제2 풀-다운 트랜지스터(Td2)를 포함할 수 있다.
제어 회로(500)는 스타트 신호(VST) 및 리셋 신호(RST) 등을 입력 받아 제1 게이트 출력 버퍼 회로(GBUF1) 및 제2 게이트 출력 버퍼 회로(GBUF2)의 동작을 제어할 수 있다. 이를 위해, 제어 회로(500)는 Q 노드(Q)의 전압과 QB 노드(QB)의 전압을 제어할 수 있다.
제어 회로(500)는 제1 풀-업 트랜지스터(Tu1의 게이트 노드와 제2 풀-업 트랜지스터(Tu2)의 게이트 노드가 공유되는 Q 노드(Q)의 전압을 제어하고, 제1 풀-다운 트랜지스터(Td1)의 게이트 노드와 제2 풀-다운 트랜지스터(Td2)의 게이트 노드가 공유되는 QB 노드(QB)의 전압을 제어할 수 있다.
제어 회로(500)는 QB 노드(QB)의 전압을 DC 전원으로 제어할 수 있다.
제1 풀-업 트랜지스터(Tu1)의 게이트 노드와 제2 풀-업 트랜지스터(Tu2)의 게이트 노드는 전기적으로 연결될 수 있다. 즉, 제1 풀-업 트랜지스터(Tu1)의 게이트 노드와 제2 풀-업 트랜지스터(Tu2)의 게이트 노드는 Q 노드(Q)에 공통으로 연결될 수 있다.
따라서, 제어 회로(500)에 의해 제어되는 Q 노드(Q)의 전압에 의해서, 제1 게이트 출력 버퍼 회로(GBUF1)의 제1 풀-업 트랜지스터(Tu1)와 제2 게이트 출력 버퍼 회로(GBUF2)의 제2 풀-업 트랜지스터(Tu2)는 동시에 턴-온 되거나 동시에 턴-오프 될 수 있다.
제1 풀-다운 트랜지스터(Td1)의 게이트 노드와 제2 풀-다운 트랜지스터(Td2)의 게이트 노드는 전기적으로 연결될 수 있다. 즉, 제1 풀-다운 트랜지스터(Td1)의 게이트 노드와 제2 풀-다운 트랜지스터(Td2)의 게이트 노드는 QB 노드(QB)에 공통으로 연결될 수 있다.
따라서, 제어 회로(500)에 의해 제어되는 QB 노드(QB)의 전압에 의해서, 제1 게이트 출력 버퍼 회로(GBUF1)의 제1 풀-다운 트랜지스터(Td1)와 제2 게이트 출력 버퍼 회로(GBUF2)의 제2 풀-다운 트랜지스터(Td2)는 동시에 턴-온 되거나 동시에 턴-오프 될 수 있다.
예를 들어, 게이트 구동 회로(130)가 8상으로 게이트 구동을 수행하는 경우, 레벨 쉬프터(300)는 8가지 클럭 신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8)을 생성하여 출력하고, 게이트 구동 회로(130)는 8가지 클럭 신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8)을 이용하여 게이트 구동을 수행할 수 있다.
전술한 예시와 같이, 게이트 구동 회로(130)가 8상으로 게이트 구동을 수행하고, 도 5와 같이, 2개의 게이트 출력 버퍼 회로(GBUF1, GBUF2)가 1개의 Q 노드(Q)를 공유하는 구조를 갖는 경우, 8가지 클럭 신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8) 중 홀수 번째 클럭 신호들(CLK1, CLK3, CLK5, CLK7)은 동일한 신호 특성을 갖고 서로 다른 Q 노드(Q)와 연결된 제1 게이트 출력 버퍼 회로(GBUF1)로 입력되어 게이트 신호들의 생성에 이용될 수 있고, 짝수 번째 클럭 신호들(CLK2, CLK4, CLK6, CLK8)은 동일한 신호 특성을 갖고 서로 다른 서로 다른 Q 노드(Q)와 연결된 제2 게이트 출력 버퍼 회로(GBUF2)에 입력되어 게이트 신호들의 생성에 이용될 수 있다.
따라서, 아래에서, 홀수 번째 클럭 신호들(CLK1, CLK3, CLK5, CLK7)을 대표하여 제1 클럭 신호(CLK1)로 기재하고, 짝수 번째 클럭 신호들(CLK2, CLK4, CLK6, CLK8)을 대표하여 제2 클럭 신호(CLK2)로 기재한다.
한편, 본 발명의 실시예들에 따른 표시 장치(100)에서, 게이트 구동 회로(130)는 오버랩 게이트 구동(Overlap Gate Driving)을 수행할 수 있다.
게이트 구동 회로(130)가 오버랩 게이트 구동을 수행하는 경우, 제1 및 제2 클럭 신호(CLK1, CLK2) 각각의 하이 레벨 전압 구간이 일부 중첩될 수 있다. 이에 따라, 연속되는 구동 타이밍에 대응되는 제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2) 각각의 턴-온 레벨 전압 구간이 일부 중첩될 수 있다. 여기서, 제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2) 각각의 턴-온 레벨 전압 구간은 하이 레벨 전압 구간 또는 로우 레벨 전압 구간일 수 있다. 아래에서는, 설명의 편의를 위하여 제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2) 각각의 턴-온 레벨 전압 구간은 하이 레벨 전압 구간인 것으로 설명한다.
게이트 구동 회로(130)가 오버랩 게이트 구동을 수행하는 경우, 제1 게이트 신호(Vgout1)의 하이 레벨 전압 구간과, 제2 게이트 신호(Vgout2)의 하이 레벨 전압 구간은 일부 중첩될 수 있다.
예를 들어, 제1 게이트 신호(Vgout1)의 하이 레벨 전압 구간과, 제2 게이트 신호(Vgout2)의 하이 레벨 전압 구간 각각은 2H의 시간적인 길이를 가질 수 있다. 이 경우, 제1 게이트 신호(Vgout1)의 하이 레벨 전압 구간과, 제2 게이트 신호(Vgout2)의 하이 레벨 전압 구간의 중첩 구간은 1H의 시간적인 길이를 가질 수 있다.
게이트 구동 회로(130)가 GIP 타입이고 Q 노드 공유 구조를 갖는 경우, 표시 패널(110)의 베젤 영역(비-표시 영역(NDA))의 크기를 줄여줄 수 있다. 또한, 게이트 구동 회로(130)가 오버랩 게이트 구동을 수행하게 되면, 다수의 서브픽셀(SP) 각각에 배치된 스토리지 캐패시터(Cst)의 충전 시간을 늘려주어 화상 품질이 향상될 수 있다.
도 6 및 도 7은 도 5의 게이트 구동 회로(130)의 출력 특성 편차를 나타낸 도면들이다.
도 6을 참조하면, 레벨 쉬프터(300)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 출력할 수 있다. 여기서, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 동일한 신호 파형(신호 특성)을 가질 수 있다. 즉, 제1 클럭 신호(CLK1)의 라이징 길이(CR1)와 제2 클럭 신호(CLK2)의 라이징 길이(CR2)는 동일하고, 제1 클럭 신호(CLK1)의 폴링 길이(CF1)와 제2 클럭 신호(CLK2)의 폴링 길이(CF2)는 동일할 수 있다.
게이트 구동 회로(130)가 동일한 신호 파형(신호 특성)을 갖는 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)를 이용하고, Q 노드 공유 구조를 가지며, 오버랩 게이트 구동을 수행하는 경우, 게이트 구동 회로(130)에서 출력되는 제1 게이트 신호(Vgout1)의 신호 파형과 제2 게이트 신호(Vgout2)의 신호 파형이 달라질 수 있다.
예를 들어, 제1 게이트 신호(Vgout1)의 폴링 길이(F1)와 제2 게이트 신호(Vgout2)의 폴링 길이(F2)가 서로 달라질 수 있다. 본 명세서에서 기재된 폴링 길이(Falling Length)는 폴링 시간(Falling Time)이라고 할 수 있다.
다른 예를 들어, 제1 게이트 신호(Vgout1)의 라이징 길이(R1)와 제2 게이트 신호(Vgout2)의 라이징 길이(R2)가 서로 달라질 수 있다. 본 명세서에서 기재된 라이징 길이(Rising Length)는 라이징 시간(Rising Time)이라고 할 수 있다.
전술한 제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2) 간의 출력 특성 편차(라이징 특성 편차, 폴링 특성 편차)는 제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2)를 인가 받는 트랜지스터들(예: SCT, SENT)의 동작 차이를 발생시키고, 이로 인해, 가로선 형태의 시인성 화상 불량 현상이 야기될 수 있다.
제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2)가 게이트 구동 회로(130)에서 서로 다른 타이밍에 출력된다. 하지만, 도 6에서는, 설명의 편의를 위하여, 제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2) 각각의 라이징 시작 시점이 일치하는 것처럼 도시되어 있고, 제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2) 각각의 폴링 시작 시점이 일치하는 것처럼 도시되어 있다. 이에 대하여, 도 7을 참조하여 설명한다.
도 7을 참조하면, 한 프레임의 구동은 수직 동기 펄스(Vsync)에 동기화 되어 시작된다. 한 프레임 내 각 서브픽셀 라인(각 서브픽셀 행, 각 스캔 신호 라인)의 구동은 수평 동기 펄스(Hsync)에 동기화 되어 시작된다. 2개의 수직 동기 펄스(Vsync) 사이에 서브픽셀 행 개수만큼의 수평 동기 펄스들(Hsync)이 존재할 수 있다.
게이트 구동 회로(130)는 제1 수평 동기 펄스(Hsync1)에 동기화하여 제1 게이트 신호(Vgout1)를 출력하고, 제2 수평 동기 펄스(Hsync2)에 동기화하여 제2 게이트 신호(Vgout2)를 출력한다.
제1 게이트 신호(Vgout1)는, 제1 수평 동기 펄스(Hsync1)의 발생 타이밍(ts1)으로부터 제1 라이징 대기 시간(Trs1)이 경과한 이후, 전압 라이징이 시작된다. 그리고, 제1 게이트 신호(Vgout1)는, 제1 수평 동기 펄스(Hsync1)의 발생 타이밍(ts1)으로부터 제1 폴링 대기 시간(Tfs1)이 경과한 이후, 전압 폴링이 시작된다.
제2 게이트 신호(Vgout2)는, 제2 수평 동기 펄스(Hsync2)의 발생 타이밍(ts2)으로부터 제2 라이징 대기 시간(Trs2)이 경과한 이후, 전압 라이징이 시작된다. 그리고, 제2 게이트 신호(Vgout2)는, 제2 수평 동기 펄스(Hsync2)의 발생 타이밍(ts2)으로부터 제2 폴링 대기 시간(Tfs2)이 경과한 이후, 전압 폴링이 시작된다.
본 명세서에서, 제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2) 각각의 라이징 시작 시점이 일치한다는 것은, 제1 라이징 대기 시간(Trs1)과 제2 라이징 대기 시간(Trs2)이 동일하다는 의미이다.
본 명세서에서, 제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2) 각각의 폴링 시작 시점이 일치한다는 것은, 제1 폴링 대기 시간(Tfs1)과 제2 폴링 대기 시간(Tfs2)이 동일하다는 의미이다.
본 발명의 실시예들에 따른 표시 장치(100)는, 오버랩 게이트 구동을 수행하여, 각 서브픽셀에서의 부족한 충전 시간을 늘려주어 화상 품질을 향상시켜주는 효과와, Q 노드 공유 구조를 통해 표시 패널(110)의 베젤 영역(비-표시 영역(NDA))의 크기를 줄여줄 수 있는 효과를 모두 얻으면서, 이로 인해 야기될 수 있는 게이트 신호들(Vgout1, Vgout2) 간의 특성 편차에 따라 화상 품질 저하 현상을 완화시켜주거나 제거할 수 있는 방안을 제시한다. 아래에서는 이에 대하여 상세하게 설명한다.
본 명세서에서, 게이트 신호들(Vgout1, Vgout2) 간의 특성 편차를 "게이트 출력 특성 편차"라고도 하고, 게이트 신호들(Vgout1, Vgout2) 간의 특성 편차에 따라 화상 품질 저하 현상을 완화시켜주거나 제거할 수 있는 방안을 "게이트 출력 특성 편차 보상"이라고도 기재한다.
본 발명의 실시예들에 따른 표시 장치(100)는, 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)을 포함하는 표시 패널(110)과, 제1 수평 동기 펄스(Hsync1)에 동기화되어 제1 게이트 라인(GL1)으로 제1 게이트 신호(Vgout1)를 제1 클럭 신호(CLK1)에 근거하여 출력하고, 제1 수평 동기 펄스(Hsync1) 이후의 제2 수평 동기 펄스(Hsync2)에 동기화되어 제2 게이트 라인(GL2)으로 제2 게이트 신호(Vgout2)를 제2 클럭 신호(CLK2)에 근거하여 출력하는 게이트 구동 회로(130)를 포함할 수 있다.
제1 프레임 시간 동안, 제1 게이트 신호(Vgout1)는, 제1 로우 레벨 전압 구간, 제1 라이징 구간, 제1 하이 레벨 전압 구간 및 제1 폴링 구간을 포함할 수 있고, 제2 게이트 신호(Vgout2)는, 제2 로우 레벨 전압 구간, 제2 라이징 구간, 제2 하이 레벨 전압 구간 및 제2 폴링 구간을 포함할 수 있다.
제1 게이트 신호(Vgout1)의 제1 라이징 구간은 제1 게이트 신호(Vgout1)의 전압이 상승하는 구간으로서, 수평 동기 펄스(Hsync1)의 발생 타이밍(ts1)으로부터 제1 라이징 대기 시간(Trs1)이 경과한 이후 시작될 수 있다.
제1 게이트 신호(Vgout1)의 제1 폴링 구간은 제1 게이트 신호(Vgout1)의 전압이 하강하는 구간으로서, 제1 수평 동기 펄스(Hsync1)의 발생 타이밍(ts1)으로부터 제1 폴링 대기 시간(Tfs1) 경과 후 시작될 수 있다.
제2 게이트 신호(Vgout2)의 제2 라이징 구간은 제2 게이트 신호(Vgout2)의 전압이 상승하는 구간으로서, 제2 수평 동기 펄스(Hsync2)의 발생 타이밍(ts2)으로부터 제2 라이징 대기 시간(Trs2)이 경과한 이후 시작될 수 있다.
제2 게이트 신호(Vgout2)의 제2 폴링 구간은 제2 게이트 신호(Vgout2)의 전압이 하강하는 구간으로서, 제2 수평 동기 펄스(Hsync2)의 발생 타이밍(ts2)으로부터 제2 폴링 대기 시간(Tfs2) 경과 후 시작될 수 있다.
본 발명의 실시예들에 따른 표시 장치(100)는, 하나의 Q 노드(Q)를 공유하는 2개의 게이트 출력 버퍼 회로(GBUF1, GBUF2)에서 출력되는 2개의 게이트 신호(Vgout1, Vgout2)의 라이징 시작 시점 및/또는 폴링 시작 시점을 제어함으로써, 게이트 출력 특성 편차를 보상해줄 수 있다.
본 발명의 실시예들에 따른 게이트 출력 특성 편차 보상 방안에 따르면, 제1 게이트 신호(Vgout1)의 제1 라이징 대기 시간(Trs1)은 제2 게이트 신호(Vgout2)의 제2 라이징 대기 시간(Trs2)보다 짧거나, 제2 게이트 신호(Vgout2)의 제2 폴링 대기 시간(Tfs2)은 제1 게이트 신호(Vgout1)의 제1 폴링 대기 시간(Tfs1)보다 짧을 수 있다.
본 발명의 실시예들에 따른 게이트 출력 특성 편차 보상 방안이 하나의 Q 노드(Q)를 공유하는 2개의 게이트 출력 버퍼 회로(GBUF1, GBUF2)에서 출력되는 2개의 게이트 신호(Vgout1, Vgout2)의 라이징 시작 시점을 제어하는 방식(이하, 제1 게이트 출력 특성 편차 보상 방식이라고 함)인 경우, 제1 게이트 신호(Vgout1)의 제1 라이징 대기 시간(Trs1)은 제2 게이트 신호(Vgout2)의 제2 라이징 대기 시간(Trs2)보다 짧아질 수 있다.
본 발명의 실시예들에 따른 게이트 출력 특성 편차 보상 방안이 하나의 Q 노드(Q)를 공유하는 2개의 게이트 출력 버퍼 회로(GBUF1, GBUF2)에서 출력되는 2개의 게이트 신호(Vgout1, Vgout2)의 폴링 시작 시점을 제어하는 방식(이하, 제2 게이트 출력 특성 편차 보상 방식이라고 함)인 경우, 제2 게이트 신호(Vgout2)의 제2 폴링 대기 시간(Tfs2)은 제1 게이트 신호(Vgout1)의 제1 폴링 대기 시간(Tfs1)보다 짧을 수 있다.
본 발명의 실시예들에 따른 게이트 출력 특성 편차 보상 방안의 경우, 제1 및 제2 클럭 신호(CLK1, CLK2) 중 하나 이상에 대한 라이징 길이 또는 폴링 길이에 대한 변경 없이도, 게이트 출력 특성 편차에 따른 화상 품질 저하를 방지할 수 있다. 따라서, 본 발명의 실시예들에 따른 게이트 출력 특성 편차 보상 방안에 따르면, 제1 클럭 신호(CLK1)의 라이징 길이 및 폴링 길이는 제2 클럭 신호(CLK2)의 라이징 길이 및 폴링 길이는 동일할 수 있다.
아래에서는, 위에서 언급한 2가지 게이트 출력 특성 편차 보상 방식에 대하여 보다 상세하게 설명한다.
도 8은 본 발명의 실시예들에 따른 게이트 구동 회로(130)의 제1 게이트 출력 특성 편차 보상 방식에 따른 제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2)를 나타낸 도면이고, 도 9는 도 8의 제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2)를 겹쳐서 나타낸 도면이다. 아래 설명에서는, 도 5의 게이트 구동 회로(130)가 함께 참조된다.
도 8 및 도 9를 참조하면, 한 프레임 시간 동안, 게이트 구동 회로(130)는 제1 수평 동기 펄스(Hsync1)에 동기화된 제1 게이트 신호(Vgout1)를 제1 게이트 라인(GL1)으로 출력하고, 제1 수평 동기 펄스(Hsync1) 이후의 제2 수평 동기 펄스(Hsync2)에 동기화된 제2 게이트 신호(Vgout2)를 제2 게이트 라인(GL2)으로 출력한다.
게이트 구동 회로(130) 내에서 제1 게이트 출력 버퍼 회로(GBUF1)와 제2 게이트 출력 버퍼 회로(GBUF2)는 하나의 Q 노드(Q)를 공유한다.
제1 게이트 출력 버퍼 회로(GBUF1)는 제1 수평 동기 펄스(Hsync1)에 동기화된 제1 게이트 신호(Vgout1)를 제1 게이트 라인(GL1)으로 제1 클럭 신호(CLK1)에 근거하여 출력하고, 제2 게이트 출력 버퍼 회로(GBUF2)는 제1 수평 동기 펄스(Hsync1) 이후의 제2 수평 동기 펄스(Hsync2)에 동기화된 제2 게이트 신호(Vgout2)를 제2 클럭 신호(CLK2)에 근거하여 제2 게이트 라인(GL2)으로 출력할 수 있다.
제1 게이트 신호(Vgout1)는, 제1 로우 레벨 전압 구간(LVP1), 제1 라이징 구간(RP1), 제1 하이 레벨 전압 구간(HVP1), 제1 폴링 구간(FP1) 및 제1 로우 레벨 전압 구간(LVP1)을 순차적으로 포함할 수 있다.
제1 게이트 신호(Vgout1)의 제1 라이징 구간(RP1)은 제1 수평 동기 펄스(Hsync1)의 발생 타이밍(ts1)으로부터 제1 라이징 대기 시간(Trs1)이 경과한 이후 시작되고, 제1 폴링 구간(FP1)은 제1 수평 동기 펄스(Hsync1)의 발생 타이밍(ts1)으로부터 제1 폴링 대기 시간(Tfs1)이 경과한 후 시작될 수 있다.
제1 라이징 구간(RP1)은 로우 레벨 전압(VGL)에서 제1 하이 레벨 전압(VGH1)까지 전압이 상승하는 신호 구간으로서, 제1 라이징 시작 시점(tr1)에서 제1 하이 레벨 도달 시점(th1)까지의 신호 구간이다.
제1 하이 레벨 전압 구간(HVP1)은, 제1 하이 레벨 전압(VGH1)이 유지되는 신호 구간으로서, 제1 하이 레벨 도달 시점(th1)에서 제1 폴링 시작 시점(tf1)까지의 신호 구간이다.
제1 폴링 구간(FP1)은 제1 하이 레벨 전압(VGH1)에서 로우 레벨 전압(VGL)까지 전압이 하강하는 신호 구간으로서, 제1 폴링 시작 시점(tf1)에서 제1 로우 레벨 도달 시점(tl1)까지의 신호 구간이다.
제2 게이트 신호(Vgout2)는, 제2 로우 레벨 전압 구간(LVP2), 제2 라이징 구간(RP2), 제2 하이 레벨 전압 구간(HVP2), 제2 폴링 구간(FP2) 및 제2 로우 레벨 전압 구간(LVP2)을 순차적으로 포함할 수 있다.
제2 게이트 신호(Vgout2)의 제2 라이징 구간(RP2)은 제2 수평 동기 펄스(Hsync2)의 발생 타이밍(ts2)으로부터 제2 라이징 대기 시간(Trs2)이 경과한 이후 시작되고, 제2 폴링 구간(FP2)은 제2 수평 동기 펄스(Hsync2)의 발생 타이밍(ts2)으로부터 제2 폴링 대기 시간(Tfs2)이 경과한 후 시작될 수 있다.
제2 라이징 구간(RP2)은 로우 레벨 전압(VGL)에서 제2 하이 레벨 전압(VGH2)까지 전압이 상승하는 신호 구간으로서, 제2 라이징 시작 시점(tr2)에서 제2 하이 레벨 도달 시점(th2)까지의 신호 구간이다.
제2 하이 레벨 전압 구간(HVP2)은, 제2 하이 레벨 전압(VGH2)이 유지되는 신호 구간으로서, 제2 하이 레벨 도달 시점(th2)에서 제2 폴링 시작 시점(tf2)까지의 신호 구간이다.
제2 폴링 구간(FP2)은 제2 하이 레벨 전압(VGH2)에서 로우 레벨 전압(VGL)까지 전압이 하강하는 신호 구간으로서, 제2 폴링 시작 시점(tf2)에서 제2 로우 레벨 도달 시점(tl2)까지의 신호 구간이다.
도 8 및 도 9를 참조하면, 본 발명의 실시예들에 따른 표시 장치(100)는, 하나의 Q 노드(Q)를 공유하는 2개의 게이트 출력 버퍼 회로(GBUF1, GBUF2)에서 출력되는 제1 게이트 신호(Vgout1)의 라이징 시작 시점(tr1) 및 제2 게이트 신호(Vgout2)의 라이징 시작 시점(tr2) 중 하나 이상을 제어할 수 있다.
예를 들어, 본 발명의 실시예들에 따른 표시 장치(100)는, 제1 게이트 신호(Vgout1)의 제1 라이징 대기 시간(Trs1)이 제2 게이트 신호(Vgout2)의 제2 라이징 대기 시간(Trs2)보다 짧아지도록, 제1 게이트 신호(Vgout1)의 라이징 시작 시점(tr1)을 앞당기거나 제2 게이트 신호(Vgout2)의 라이징 시작 시점(tr2)을 지연시키기 위한 라이징 제어를 수행할 수 있다.
도 8 및 도 9를 참조하면, 제1 라이징 구간(RP1)의 제1 라이징 시작 시점(tr1)과 제1 폴링 구간(FP1)의 제1 폴링 시작 시점(tf1) 간의 시간 간격은, 제2 라이징 구간(RP2)의 제2 라이징 시작 시점(tr2)과 제2 폴링 구간(FP2)의 제2 폴링 시작 시점(tf2) 간의 시간 간격보다 더 길 수 있다.
게이트 신호의 라이징 특성 및 폴링 특성은 다음과 같다. 게이트 신호는 라이징 속도가 빠를수록, 도달하는 하이 레벨 전압이 높고, 폴링 속도가 느리다. 반대로, 게이트 신호는 라이징 속도가 느릴수록, 도달하는 하이 레벨 전압이 낮고, 폴링 속도가 빠르다.
이에 따르면, 제2 게이트 신호(Vgout2)의 라이징 속도는 제1 게이트 신호(Vgout1)의 라이징 속도보다 더 빠르다. 제2 게이트 신호(Vgout2)의 하이 레벨 전압(VGH2)은 제1 게이트 신호(Vgout1)의 하이 레벨 전압(VGH1)보다 높다. 제2 게이트 신호(Vgout2)의 폴링 속도는 제1 게이트 신호(Vgout1)의 폴링 속도보다 더 느리다.
반대로, 제1 게이트 신호(Vgout1)의 라이징 속도는 제2 게이트 신호(Vgout2)의 라이징 속도보다 더 느리다. 제1 게이트 신호(Vgout1)의 하이 레벨 전압(VGH1)은 제2 게이트 신호(Vgout2)의 하이 레벨 전압(VGH2)보다 낮다. 제1 게이트 신호(Vgout1)의 폴링 속도는 제2 게이트 신호(Vgout2)의 폴링 속도보다 더 빠르다.
도 8 및 도 9를 참조하면, 제1 게이트 신호(Vgout1)의 하이 레벨 전압(VGH1)은 제2 게이트 신호(Vgout2)의 하이 레벨 전압(VGH2)보다 낮을 수 있다. 즉, 제1 하이 레벨 전압 구간(HVP1)의 제1 하이 레벨 전압(VGH1)은 제2 하이 레벨 전압 구간(HVP2)의 제2 하이 레벨 전압(VGH2)보다 낮을 수 있다.
도 8 및 도 9를 참조하면, 제1 게이트 신호(Vgout1)에서, 제1 로우 레벨 전압 구간(LVP1)의 연장선(BL1), 제1 라이징 구간(RP1), 제1 하이 레벨 전압 구간(HVP1) 및 제1 폴링 구간(FP1)에 의해 둘러싸인 제1 면적(S1)은, 제2 게이트 신호(Vgout2)에서, 제2 로우 레벨 전압 구간(LVP2)의 연장선(BL2), 제2 라이징 구간(RP2), 제2 하이 레벨 전압 구간(HVP2) 및 제2 폴링 구간(FP2)에 의해 둘러싸인 제2 면적(S2)과 동일하거나 미리 설정된 범위 내에서 차이가 있을 수 있다. 여기서, 미리 설정된 범위는 시스템 내/외부적인 요인에 의한 오차 또는 주변 노이즈 또는 전자기적인 간섭 현상 등에 의한 오차 등을 반영하여 설정될 수 있다. 예를 들어, 미리 설정된 범위는, ± 1%, ± 2%, ± 5% 등일 수 있으며, 고정된 설정 값일 수도 있고, 상황에 따라 가변 되어 설정되는 값일 수도 있다.
본 발명의 실시예들에 따른 표시 장치(100)는, 제1 게이트 신호(Vgout1)의 제1 라이징 대기 시간(Trs1)이 제2 게이트 신호(Vgout2)의 제2 라이징 대기 시간(Trs2)보다 짧아지도록 하여, 제1 게이트 신호(Vgout1)의 라이징 시작 시점(tr1)을 앞당기거나 제2 게이트 신호(Vgout2)의 라이징 시작 시점(tr2)을 지연시키기 위한 라이징 제어를 수행하여, 게이트 출력 특성 편차 보상 효과를 얻기 위해서는, 제1 면적(S1)과 제2 면적(S2)이 동일해야 한다.
제1 면적(S1)에 영향을 끼치는 인자들은, 제1 라이징 시작 시점(tr1), 제1 하이 레벨 도달 시점(th1), 제1 폴링 시작 시점(tf1), 제1 로우 레벨 도달 시점(tl1) 및 제1 하이 레벨 전압(VGH1)을 포함한다. 제1 면적(S1)에 영향을 끼치는 인자들 중 제어 가능한 인자는, 제1 라이징 시작 시점(tr1) 및 제1 폴링 시작 시점(tf1)이다.
제2 면적(S2)에 영향을 끼치는 인자들은, 제2 라이징 시작 시점(tr2), 제2 하이 레벨 도달 시점(th2), 제2 폴링 시작 시점(tf2), 제2 로우 레벨 도달 시점(tl2) 및 제2 하이 레벨 전압(VGH2)을 포함한다. 제2 면적(S2)에 영향을 끼치는 인자들 중 제어 가능한 인자는, 제2 라이징 시작 시점(tr2) 및 제2 폴링 시작 시점(tf2)이다.
제1 게이트 출력 특성 편차 보상 방식은 제어 가능한 인자들(tr1, tr2, tf1, tf2) 중 제1 라이징 시작 시점(tr1) 및/또는 제2 라이징 시작 시점(tr2)을 제어하는 방식이다.
제1 게이트 출력 특성 편차 보상 방식은, 제1 면적(S1)과 제2 면적(S2)이 동일해지도록, 제1 게이트 신호(Vgout1)의 라이징 시작 시점(tr1)과 제2 게이트 신호(Vgout2)의 라이징 시작 시점(tr2) 중 하나 이상을 제어할 수 있다.
도 8 및 도 9를 참조하면, 제1 게이트 출력 특성 편차 보상 방식에 따르면, 제1 라이징 대기 시간(Trs1)이 제2 라이징 대기 시간(Trs2)보다 짧고, 제1 게이트 신호(Vgout1)의 제1 폴링 대기 시간(Tfs1)은 제2 게이트 신호(Vgout2)의 제2 폴링 대기 시간(Tfs2)과 동일할 수 있다.
도 8 및 도 9를 참조하면, 제1 게이트 신호(Vgout1)는 제1 라이징 구간(RP1)이 시작된 이후, 제1 턴-온 레벨 도달 시간(Ton1)이 경과되면, 턴-온 레벨 전압(Von)이 될 수 있다. 제2 게이트 신호(Vgout2)는 제2 라이징 구간(RP2)이 시작된 이후, 제2 턴-온 레벨 도달 시간(Ton2)이 경과되면, 턴-온 레벨 전압(Von)이 될 수 있다.
여기서, 제1 게이트 신호(Vgout1)의 턴-온 레벨 전압(Von)은 제1 게이트 신호(Vgout1)에 의해 제어되는 트랜지스터(예: SCT, SENT)를 턴-온 시킬 수 있는 최소 전압으로서, 제1 하이 레벨 전압(VGH1)보다 낮은 전압이다.
제2 게이트 신호(Vgout2)의 턴-온 레벨 전압(Von)은 제2 게이트 신호(Vgout2)에 의해 제어되는 트랜지스터(예: SCT, SENT)를 턴-온 시킬 수 있는 최소 전압으로서, 제2 하이 레벨 전압(VGH2)보다 낮은 전압이다.
제1 게이트 신호(Vgout1)의 턴-온 레벨 전압(Von)과 제2 게이트 신호(Vgout2)의 턴-온 레벨 전압(Von)이 동일한 것처럼 도 9에 도시되어 있으나, 경우에 따라서, 다를 수도 있다.
도 9를 참조하면, 제1 턴-온 레벨 도달 시간(Ton1)은 제2 턴-온 레벨 도달 시간(Ton2)보다 길수 있다.
도 9를 참조하면, 제1 라이징 대기 시간(Trs1)과 제1 턴-온 레벨 도달 시간(Ton1)을 합한 제1 온-시간(Trs1+Ton1)은, 제2 라이징 대기 시간(Trs2)과 제2 턴-온 레벨 도달 시간(Ton2)을 합한 제2 온-시간(Trs2+Ton2)과 동일할 수 있다.
도 10은 본 발명의 실시예들에 따른 게이트 구동 회로(130)의 제2 게이트 출력 특성 편차 보상 방식에 따른 제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2)를 나타낸 도면이다. 도 11은 도 10의 제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2)를 겹쳐서 나타낸 도면이다. 아래 설명에서는, 도 5의 게이트 구동 회로(130)가 함께 참조된다.
도 10 및 도 11을 참조하면, 한 프레임 시간 동안, 게이트 구동 회로(130)는 제1 수평 동기 펄스(Hsync1)에 동기화된 제1 게이트 신호(Vgout1)를 제1 게이트 라인(GL1)으로 출력하고, 제1 수평 동기 펄스(Hsync1) 이후의 제2 수평 동기 펄스(Hsync2)에 동기화된 제2 게이트 신호(Vgout2)를 제2 게이트 라인(GL2)으로 출력한다.
게이트 구동 회로(130) 내에서 제1 게이트 출력 버퍼 회로(GBUF1)와 제2 게이트 출력 버퍼 회로(GBUF2)는 하나의 Q 노드(Q)를 공유한다.
제1 게이트 출력 버퍼 회로(GBUF1)는 제1 수평 동기 펄스(Hsync1)에 동기화된 제1 게이트 신호(Vgout1)를 제1 클럭 신호(CLK1)에 근거하여 제1 게이트 라인(GL1)으로 출력할 수 있다.
제2 게이트 출력 버퍼 회로(GBUF2)는 제1 수평 동기 펄스(Hsync1) 이후의 제2 수평 동기 펄스(Hsync2)에 동기화된 제2 게이트 신호(Vgout2)를 제2 클럭 신호(CLK2)에 근거하여 제2 게이트 라인(GL2)으로 출력할 수 있다.
제1 게이트 신호(Vgout1)는, 제1 로우 레벨 전압 구간(LVP1), 제1 라이징 구간(RP1), 제1 하이 레벨 전압 구간(HVP1), 제1 폴링 구간(FP1) 및 제1 로우 레벨 전압 구간(LVP1)을 순차적으로 포함할 수 있다.
제1 게이트 신호(Vgout1)의 제1 라이징 구간(RP1)은 제1 수평 동기 펄스(Hsync1)의 발생 타이밍(ts1)으로부터 제1 라이징 대기 시간(Trs1)이 경과한 이후 시작되고, 제1 폴링 구간(FP1)은 제1 수평 동기 펄스(Hsync1)의 발생 타이밍(ts1)으로부터 제1 폴링 대기 시간(Tfs1)이 경과한 후 시작될 수 있다.
제1 라이징 구간(RP1)은 로우 레벨 전압(VGL)에서 제1 하이 레벨 전압(VGH1)까지 전압이 상승하는 신호 구간으로서, 제1 라이징 시작 시점(tr1)에서 제1 하이 레벨 도달 시점(th1)까지의 신호 구간이다.
제1 하이 레벨 전압 구간(HVP1)은, 제1 하이 레벨 전압(VGH1)이 유지되는 신호 구간으로서, 제1 하이 레벨 도달 시점(th1)에서 제1 폴링 시작 시점(tf1)까지의 신호 구간이다.
제1 폴링 구간(FP1)은 제1 하이 레벨 전압(VGH1)에서 로우 레벨 전압(VGL)까지 전압이 하강하는 신호 구간으로서, 제1 폴링 시작 시점(tf1)에서 제1 로우 레벨 도달 시점(tl1)까지의 신호 구간이다.
제2 게이트 신호(Vgout2)는, 제2 로우 레벨 전압 구간(LVP2), 제2 라이징 구간(RP2), 제2 하이 레벨 전압 구간(HVP2), 제2 폴링 구간(FP2) 및 제2 로우 레벨 전압 구간(LVP2)을 순차적으로 포함할 수 있다.
제2 게이트 신호(Vgout2)의 제2 라이징 구간(RP2)은 제2 수평 동기 펄스(Hsync2)의 발생 타이밍(ts2)으로부터 제2 라이징 대기 시간(Trs2)이 경과한 이후 시작되고, 제2 폴링 구간(FP2)은 제2 수평 동기 펄스(Hsync2)의 발생 타이밍(ts2)으로부터 제2 폴링 대기 시간(Tfs2)이 경과한 후 시작될 수 있다.
제2 라이징 구간(RP2)은 로우 레벨 전압(VGL)에서 제2 하이 레벨 전압(VGH2)까지 전압이 상승하는 신호 구간으로서, 제2 라이징 시작 시점(tr2)에서 제2 하이 레벨 도달 시점(th2)까지의 신호 구간이다.
제2 하이 레벨 전압 구간(HVP2)은, 제2 하이 레벨 전압(VGH2)이 유지되는 신호 구간으로서, 제2 하이 레벨 도달 시점(th2)에서 제2 폴링 시작 시점(tf2)까지의 신호 구간이다.
제2 폴링 구간(FP2)은 제2 하이 레벨 전압(VGH2)에서 로우 레벨 전압(VGL)까지 전압이 하강하는 신호 구간으로서, 제2 폴링 시작 시점(tf2)에서 제2 로우 레벨 도달 시점(tl2)까지의 신호 구간이다.
도 10 및 도 11을 참조하면, 본 발명의 실시예들에 따른 표시 장치(100)는, 하나의 Q 노드(Q)를 공유하는 2개의 게이트 출력 버퍼 회로(GBUF1, GBUF2)에서 출력되는 제1 게이트 신호(Vgout1)의 폴링 시작 시점(tf1) 및 제2 게이트 신호(Vgout2)의 폴링 시작 시점(tf2) 중 하나 이상을 제어할 수 있다.
예를 들어, 본 발명의 실시예들에 따른 표시 장치(100)는, 제2 게이트 신호(Vgout2)의 제2 폴링 대기 시간(Tfs2)은 제1 게이트 신호(Vgout1)의 제1 폴링 대기 시간(Tfs1)보다 짧아지도록, 제2 게이트 신호(Vgout2)의 폴링 시작 시점(tf1)을 앞당기거나 제1 게이트 신호(Vgout1)의 폴링 시작 시점(tf2)을 지연시키기 위한 폴링 제어를 수행할 수 있다.
도 10 및 도 11을 참조하면, 제1 라이징 구간(RP1)의 제1 라이징 시작 시점(tr1)과 제1 폴링 구간(FP1)의 제1 폴링 시작 시점(tf1) 간의 시간 간격은, 제2 라이징 구간(RP2)의 제2 라이징 시작 시점(tr2)과 제2 폴링 구간(FP2)의 제2 폴링 시작 시점(tf2) 간의 시간 간격보다 더 길 수 있다.
제1 게이트 신호(Vgout1)의 제1 라이징 구간(RP1)의 길이는 제2 게이트 신호(Vgout2)의 제2 라이징 구간(RP2)의 길이보다 더 길 수 있다. 즉, 제1 게이트 신호(Vgout1)가 제2 게이트 신호(Vgout2)보다 더 느리게 라이징 될 수 있다.
제1 게이트 신호(Vgout1)의 제1 폴링 구간(FP1)의 길이는 제2 게이트 신호(Vgout2)의 제2 폴링 구간(FP2)의 길이보다 더 짧을 수 있다. 즉, 제1 게이트 신호(Vgout1)가 제2 게이트 신호(Vgout2)보다 더 빠르게 폴링 될 수 있다.
게이트 신호의 라이징 특성 및 폴링 특성은 다음과 같다. 게이트 신호는 라이징 속도가 빠를수록, 도달하는 하이 레벨 전압이 높고, 폴링 속도가 느리다. 반대로, 게이트 신호는 라이징 속도가 느릴수록, 도달하는 하이 레벨 전압이 낮고, 폴링 속도가 빠르다.
이에 따르면, 제2 게이트 신호(Vgout2)의 라이징 속도는 제1 게이트 신호(Vgout1)의 라이징 속도보다 더 빠르다. 제2 게이트 신호(Vgout2)의 하이 레벨 전압(VGH2)은 제1 게이트 신호(Vgout1)의 하이 레벨 전압(VGH1)보다 높다. 제2 게이트 신호(Vgout2)의 폴링 속도는 제1 게이트 신호(Vgout1)의 폴링 속도보다 더 느리다.
반대로, 제1 게이트 신호(Vgout1)의 라이징 속도는 제2 게이트 신호(Vgout2)의 라이징 속도보다 더 느리다. 제1 게이트 신호(Vgout1)의 하이 레벨 전압(VGH1)은 제2 게이트 신호(Vgout2)의 하이 레벨 전압(VGH2)보다 낮다. 제1 게이트 신호(Vgout1)의 폴링 속도는 제2 게이트 신호(Vgout2)의 폴링 속도보다 더 빠르다.
도 10 및 도 11을 참조하면, 제1 게이트 신호(Vgout1)의 제1 하이 레벨 전압(VGH1)은 제2 게이트 신호(Vgout2)의 제2 하이 레벨 전압(VGH2)보다 낮을 수 있다. 즉, 제1 하이 레벨 전압 구간(HVP1)의 제1 하이 레벨 전압(VGH1)은 제2 하이 레벨 전압 구간(HVP2)의 제2 하이 레벨 전압(VGH2)보다 낮을 수 있다.
도 10 및 도 11을 참조하면, 제1 게이트 신호(Vgout1)에서, 제1 로우 레벨 전압 구간(LVP1)의 연장선(BL1), 제1 라이징 구간(RP1), 제1 하이 레벨 전압 구간(HVP1) 및 제1 폴링 구간(FP1)에 의해 둘러싸인 면적(S1)은, 제2 게이트 신호(Vgout2)에서, 제2 로우 레벨 전압 구간(LVP2)의 연장선(BL2), 제2 라이징 구간(RP2), 제2 하이 레벨 전압 구간(HVP2) 및 제2 폴링 구간(FP2)에 의해 둘러싸인 면적(S2)과 동일할 수 있다.
제1 면적(S1)에 영향을 끼치는 인자들은, 제1 라이징 시작 시점(tr1), 제1 하이 레벨 도달 시점(th1), 제1 폴링 시작 시점(tf1), 제1 로우 레벨 도달 시점(tl1) 및 제1 하이 레벨 전압(VGH1)을 포함한다. 제1 면적(S1)에 영향을 끼치는 인자들 중 제어 가능한 인자는, 제1 라이징 시작 시점(tr1) 및 제1 폴링 시작 시점(tf1)이다.
제2 면적(S2)에 영향을 끼치는 인자들은, 제2 라이징 시작 시점(tr2), 제2 하이 레벨 도달 시점(th2), 제2 폴링 시작 시점(tf2), 제2 로우 레벨 도달 시점(tl2) 및 제2 하이 레벨 전압(VGH2)을 포함한다. 제2 면적(S2)에 영향을 끼치는 인자들 중 제어 가능한 인자는, 제2 라이징 시작 시점(tr2) 및 제2 폴링 시작 시점(tf2)이다.
제2 게이트 출력 특성 편차 보상 방식은 제어 가능한 인자들(tr1, tr2, tf1, tf2) 중 제1 폴링 시작 시점(tf1) 및/또는 제2 폴링 시작 시점(tf2)을 제어하는 방식이다.
제2 게이트 출력 특성 편차 보상 방식은, 제1 면적(S1)과 제2 면적(S2)이 동일해지도록, 제1 게이트 신호(Vgout1)의 제1 폴링 시작 시점(tf1)과 제2 게이트 신호(Vgout2)의 제2 폴링 시작 시점(tf2) 중 하나 이상을 제어할 수 있다.
도 10 및 도 11을 참조하면, 제2 게이트 출력 특성 편차 보상 방식에 따르면, 제2 폴링 대기 시간(Tfs2)이 제1 폴링 대기 시간(Tfs1)보다 짧고, 제1 라이징 대기 시간(Trs1)은 제2 라이징 대기 시간(Trs2)과 동일할 수 있다.
도 10 및 도 11을 참조하면, 제1 게이트 신호(Vgout1)는 제1 폴링 구간(FP1)이 시작된 이후, 제1 턴-오프 레벨 도달 시간(Toff1)이 경과되면, 턴-오프 레벨 전압(Voff)이 된다. 제2 게이트 신호(Vgout2)는 제2 폴링 구간(FP2)이 시작된 이후, 제2 턴-오프 레벨 도달 시간(Toff2)이 경과되면, 턴-오프 레벨 전압(Voff)이 될 수 있다.
제1 게이트 신호(Vgout1)의 턴-오프 레벨 전압(Voff)은 제1 게이트 신호(Vgout1)에 의해 제어되는 트랜지스터(예: SCT, SENT)를 턴-오프 시킬 수 있는 최대 전압으로서, 제1 하이 레벨 전압(VGH1)보다 낮고 로우 레벨 전압(VGL)보다 높은 전압이다.
제2 게이트 신호(Vgout2)의 턴-오프 레벨 전압(Voff)은 제2 게이트 신호(Vgout2)에 의해 제어되는 트랜지스터(예: SCT, SENT)를 턴-오프 시킬 수 있는 최대 전압으로서, 제2 하이 레벨 전압(VGH2)보다 낮고 로우 레벨 전압(VGL)보다 높은 전압이다.
제1 게이트 신호(Vgout1)의 턴-오프 레벨 전압(Voff)과 제2 게이트 신호(Vgout2)의 턴-오프 레벨 전압(Voff)이 동일한 것처럼 도 11에 도시되어 있으나, 경우에 따라서 다를 수도 있다.
도 11을 참조하면, 제2 턴-오프 레벨 도달 시간(Toff2)은 제1 턴-오프 레벨 도달 시간(Toff1)보다 길수 있다.
도 11을 참조하면, 제1 폴링 대기 시간(Tfs1)과 제1 턴-오프 레벨 도달 시간(Toff1)을 합한 제1 오프-시간(Tfs1+Toff1)은, 제2 폴링 대기 시간(Tfs2)과 제2 턴- 오프 레벨 도달 시간(Toff2)을 합한 제2 오프-시간(Tfs2+Toff2)과 동일할 수 있다.
전술한 바와 같이, 본 발명의 실시예들에 따른 게이트 출력 특성 편차 보상 방식은 제1 게이트 신호(Vgout1)와 관련된 제1 면적(S1)과 제2 게이트 신호(Vgout2)와 관련된 제2 면적(S2)이 동일해지도록, 라이징 시작 시점 및/또는 폴링 시작 시점을 제어하는 방식들이다.
제1 게이트 출력 특성 편차 보상 방식은 제1 게이트 신호(Vgout1)와 관련된 제1 면적(S1)과 제2 게이트 신호(Vgout2)와 관련된 제2 면적(S2)이 동일해지도록, 제1 라이징 시작 시점(tr1) 및/또는 제2 라이징 시작 시점(tr2)을 제어하는 방식이다.
제2 게이트 출력 특성 편차 보상 방식은 제1 게이트 신호(Vgout1)와 관련된 제1 면적(S1)과 제2 게이트 신호(Vgout2)와 관련된 제2 면적(S2)이 동일해지도록, 제1 폴링 시작 시점(tf1) 및/또는 제2 폴링 시작 시점(tf2)을 제어하는 방식이다.
아래에서는, 도 12 및 도 13을 참조하여, 게이트 신호에 대한 면적을 산출하는 방법을 설명한다.
도 12 및 도 13은 본 발명의 실시예들에 따른 게이트 출력 특성 편차 보상을 위한 게이트 신호에 대한 면적 산출 방식을 설명하기 위한 도면들이다. 단, 도 12 및 도 13에서는 임의의 게이트 신호(Vgout)를 예로 든다. 도 12 및 도 13에 예시된 임의의 게이트 신호(Vgout)은 제1 게이트 신호(Vgout1) 및 제2 게이트 신호(Vgout2) 중 하나일 수 있다.
게이트 신호(Vgout)는, 로우 레벨 전압 구간(LVP), 라이징 구간(RP), 하이 레벨 전압 구간(HVP), 폴링 구간(FP) 및 로우 레벨 전압 구간(LVP)을 순차적으로 포함할 수 있다.
라이징 구간(RP)은 로우 레벨 전압(VGL)에서 하이 레벨 전압(VGH)까지 전압이 상승하는 신호 구간으로서, 라이징 시작 시점(tr)에서 하이 레벨 도달 시점(th)까지의 신호 구간이다.
하이 레벨 전압 구간(HVP)은, 하이 레벨 전압(VGH)이 유지되는 신호 구간으로서, 하이 레벨 도달 시점(th)에서 폴링 시작 시점(tf)까지의 신호 구간이다.
폴링 구간(FP)은 하이 레벨 전압(VGH)에서 로우 레벨 전압(VGL)까지 전압이 하강하는 신호 구간으로서, 폴링 시작 시점(tf)에서 로우 레벨 도달 시점(tl)까지의 신호 구간이다.
본 발명의 실시예들에서, 게이트 신호(Vgout)의 면적(S)은 로우 레벨 전압 구간(LVP)의 연장선(BL), 라이징 구간(RP), 하이 레벨 전압 구간(HVP) 및 폴링 구간(FP)에 의해 둘러싸인 면적이다.
본 발명의 실시예들에서, 게이트 신호(Vgout)의 면적(S)은, 라이징 구간(RP)의 면적(Sr), 하이 레벨 전압 구간(HVP)의 면적(Sh) 및 폴링 구간(FP)의 면적(Sf)을 합한 값이다.
도 13을 참조하면, 라이징 구간(RP)의 면적(Sr), 하이 레벨 전압 구간(HVP)의 면적(Sh) 및 폴링 구간(FP)의 면적(Sf)은 적분 처리를 통해 산출될 수 있다.
도 13을 참조하면, 컨트롤러(140)는, 라이징 구간(RP)의 면적(Sr), 하이 레벨 전압 구간(HVP)의 면적(Sh) 및 폴링 구간(FP)의 면적(Sf)을 각각 산출하고 합산 처리하여, 게이트 신호(Vgout)의 면적(S)을 산출할 수 있다.
도 13을 참조하면, 컨트롤러(140)는, 라이징 구간(RP)에 대한 라이징 함수(R(ta))를 적분하여 라이징 구간(RP)의 면적(Sr)을 얻을 수 있다. 컨트롤러(140)는 라이징 함수(R(ta))의 적분 시, 라이징 시작 시점(tr)에서 하이 레벨 도달 시점(th)까지의 시간 범위에 대하여 적분한다.
라이징 구간(RP)에 대한 라이징 함수(R(ta))는 시간(ta)에 대한 전압(y)의 함수로서, 아래 수학식 1과 같다.
Figure pat00001
수학식 1에서, VGH는 라이징 구간(RP) 동안에 최종적으로 도달하게 되는 게이트 신호(Vgout)의 전압이고, ta는 적분 변수로서 라이징 구간(RP) 동안의 시간이며, 라이징 시작 시점(tr)에서 하이 레벨 도달 시점(th)까지 변할 수 있다. R 및 C는 게이트 신호(Vgout)가 인가되는 게이트 라인(GL)의 저항 값과 캐패시턴스 값이다.
도 13을 참조하면, 컨트롤러(140)는, 하이 레벨 전압 구간(HVP)에 대한 유지 함수(M(tb)를 적분하여 하이 레벨 전압 구간(HVP)의 면적(Sh)을 얻을 수 있다. 컨트롤러(140)는 유지 함수(M(tb)의 적분 시, 하이 레벨 도달 시점(th)에서 폴링 시작 시점(tf)까지의 시간 범위에 대하여 적분한다.
하이 레벨 전압 구간(HVP)에 대한 유지 함수(M(tb)는 시간(tb)에 대한 전압(y)의 함수로서, 아래 수학식 2와 같다.
Figure pat00002
수학식 2에서, VGH는 하이 레벨 전압 구간(HVP) 동안 유지되는 게이트 신호(Vgout)의 전압이고, tb는 적분 변수로서 하이 레벨 전압 구간(HVP) 동안의 시간이며, 하이 레벨 도달 시점(th)에서 폴링 시작 시점(tf)까지 변할 수 있다. R 및 C는 게이트 신호(Vgout)가 인가되는 게이트 라인(GL)의 저항 값과 캐패시턴스 값이다.
도 13을 참조하면, 컨트롤러(140)는, 폴링 구간(FP)에 대한 폴링 함수(R(tc))를 적분하여 폴링 구간(FP)의 면적(Sf)을 얻을 수 있다. 컨트롤러(140)는 폴링 함수(R(tc))의 적분 시, 폴링 시작 시점(tf)에서 로우 레벨 도달 시점(tl)까지의 시간 범위에 대하여 적분한다.
폴링 구간(FP)에 대한 폴링 함수(R(tc))는 시간(tc)에 대한 전압(y)의 함수로서, 아래 수학식 3과 같다.
Figure pat00003
수학식 3에서, VGH는 폴링 구간(FP)이 시작되기 바로 직전의 게이트 신호(Vgout)의 전압이고, tc는 적분 변수로서 폴링 구간(FP) 동안의 시간이며, 폴링 시작 시점(tf)에서 로우 레벨 도달 시점(tl)까지 변할 수 있다. R 및 C는 게이트 신호(Vgout)가 인가되는 게이트 라인(GL)의 저항 값과 캐패시턴스 값이다.
상기 수학식 1, 수학식 2 및 수학식 3에서, R, C는 미리 패널 설계 치로서 이미 알고 있는 상수이다.
적분 변수(ta, tb, tc)의 범위는, 라이징 시작 시점(tr), 하이 레벨 도달 시점(th), 폴링 시작 시점(tf) 및 로우 레벨 도달 시점(tl)에 의해 정해진다.
라이징 시작 시점(tr), 하이 레벨 도달 시점(th), 폴링 시작 시점(tf) 및 로우 레벨 도달 시점(tl) 중에서, 라이징 시작 시점(tr) 및 폴링 시작 시점(tf)은 제어 대상으로서 컨트롤러(140)가 이미 알고 있는 정보이다.
컨트롤러(140)는, 센싱 처리를 통해, 하이 레벨 도달 시점(th)과 로우 레벨 도달 시점(tl)을 감지할 수 있고, 라이징 구간(RP) 동안 최종적으로 도달하는 게이트 신호(Vgout)의 전압(VGH)을 감지할 수 있다.
이에 따라, 컨트롤러(140)는, 수학식 1 내지 수학식 3을 활용한 적분 처리를 통해, 라이징 구간(RP)의 면적(Sr), 하이 레벨 전압 구간(HVP)의 면적(Sh) 및 폴링 구간(FP)의 면적(Sf)을 각각 산출할 수 있고, 이들을 합산 처리하여, 게이트 신호(Vgout)의 면적(S)을 산출할 수 있다.
아래에서는, 면적 산출에 필요한 정보들(th, tl, VGH)을 감지하고, 이를 활용하여 게이트 출력 특성 편차를 보상하는 방법 및 회로에 대하여, 도 14를 참조하여 설명한다.
도 14는 본 발명의 실시예들에 따른 게이트 출력 특성 편차 보상 회로를 나타낸 도면이다.
도 14를 참조하면, 본 발명의 실시예들에 따른 게이트 구동 회로(130)는, 게이트 출력 특성 편차 보상을 위하여, 제1 클럭 입력 노드(Nc1)와, 로우 레벨 전압 노드(Ns)와, 제1 더미 게이트 신호(Vgout1_DMY)가 출력되는 제1 더미 게이트 출력 노드(Nd1)를 포함하는 제1 더미 게이트 출력 버퍼 회로(DBUF1)와, 제2 클럭 입력 노드(Nc2)와, 로우 레벨 전압 노드(Ns)와, 제2 더미 게이트 신호(Vgout2_DMY)가 출력되는 제2 더미 게이트 출력 노드(Nd2)를 포함하는 제2 더미 게이트 출력 버퍼 회로(DBUF2)를 더 포함할 수 있다.
도 14를 참조하면, 제1 더미 게이트 출력 버퍼 회로(DBUF1)는, 제1 클럭 입력 노드(Nc1)와 제1 더미 게이트 출력 노드(Nd1) 간의 연결을 제어하는 제1 더미 풀-업 트랜지스터(Du1)와, 로우 레벨 전압 노드(Ns)와 제1 더미 게이트 출력 노드(Nd1) 간의 연결을 제어하는 제1 더미 풀-다운 트랜지스터(Dd1)를 포함하고,
도 14를 참조하면, 제2 더미 게이트 출력 버퍼 회로(DBUF2)는, 제2 클럭 입력 노드(Nc2)와 제2 더미 게이트 출력 노드(Nd2) 간의 연결을 제어하는 제2 더미 풀-업 트랜지스터(Du2)와, 로우 레벨 전압 노드(Ns)와 제2 더미 게이트 출력 노드(Nd2) 간의 연결을 제어하는 제2 더미 풀-다운 트랜지스터(Dd2)를 포함하고,
제1 더미 풀-업 트랜지스터(Du1)의 게이트 노드는 제1 풀-업 트랜지스터(Tu1)의 게이트 노드와 전기적으로 연결되고, 제2 더미 풀-업 트랜지스터(Du2)의 게이트 노드는 제2 풀-업 트랜지스터(Tu2)의 게이트 노드와 전기적으로 연결될 수 있다. 즉, 제1 풀-업 트랜지스터(Tu1), 제2 풀-업 트랜지스터(Tu2), 제1 더미 풀-업 트랜지스터(Du1) 및 제2 더미 풀-업 트랜지스터(Du2) 각각의 게이트 노드는 하나의 Q 노드(Q)에 모두 전기적으로 연결될 수 있다.
제1 더미 풀-다운 트랜지스터(Dd1)의 게이트 노드는 제1 풀-다운 트랜지스터(Td1)의 게이트 노드와 전기적으로 연결되고, 제2 더미 풀-다운 트랜지스터(Dd2)의 게이트 노드는 제2 풀-다운 트랜지스터(Td2)의 게이트 노드와 전기적으로 연결될 수 있다. 즉, 제1 풀-다운 트랜지스터(Td1), 제2 풀-다운 트랜지스터(Td2), 제1 더미 풀-다운 트랜지스터(Dd1) 및 제2 더미 풀-다운 트랜지스터(Dd2) 각각의 게이트 노드는 하나의 QB 노드(QB)에 모두 전기적으로 연결될 수 있다.
도 14를 참조하면, 본 발명의 실시예들에 따른 게이트 구동 회로(130)는, 게이트 출력 특성 편차 보상을 위하여, 제1 더미 게이트 출력 노드(Nd1)와 로우 레벨 전압 노드(Ns) 사이에 연결된 제1 감지 캐패시터(CS1)와, 제2 더미 게이트 출력 노드(Nd2)와 로우 레벨 전압 노드(Ns) 사이에 연결된 제2 감지 캐패시터(CS2)를 더 포함할 수 있다.
제1 감지 캐패시터(CS1) 및 제2 감지 캐패시터(CS2)는 동일한 캐패시턴스를 가질 수 있다.
도 14를 참조하면, 본 발명의 실시예들에 따른 표시 장치(100)는, 게이트 출력 특성 편차 보상을 위한 보상 회로(1400)를 더 포함할 수 있다.
보상 회로(1400)는 센싱 처리 회로와 제어 회로로 나눌 수 있다.
센싱 처리 회로는, 제1 아날로그 디지털 컨버터(1410), 제1 샘플링 스위치(SAM1), 제2 아날로그 디지털 컨버터(1420) 및 제2 샘플링 스위치(SAM2)를 포함할 수 있다.
제1 샘플링 스위치(SAM1)는 제1 아날로그 디지털 컨버터(1410)와 제1 더미 게이트 출력 노드(Nd1) 간의 전기적인 연결을 제어할 수 있다.
제1 아날로그 디지털 컨버터(1410)는 제1 샘플링 스위치(SAM1)에 의해 전기적으로 연결된 제1 더미 게이트 출력 노드(Nd1)의 전압(Vgout1_MDY)을 센싱하고, 센싱된 전압(Vgout1_MDY)에 해당하는 제1 센싱 전압(Vsen1)을 디지털 값에 해당하는 제1 센싱 값으로 변환하여 출력할 수 있다.
제2 샘플링 스위치(SAM2)는 제2 아날로그 디지털 컨버터(1420)와 제2 더미 게이트 출력 노드(Nd2) 간의 전기적인 연결을 제어할 수 있다.
제2 아날로그 디지털 컨버터(1420)는 제2 더미 게이트 출력 노드(Nd2)의 전압(Vgout2_MDY)을 센싱하고, 센싱된 전압(Vgout1_MDY)에 해당하는 제2 센싱 전압(Vsen2)을 디지털 값에 해당하는 제2 센싱 값으로 변환하여 출력할 수 있다.
제1 아날로그 디지털 컨버터(1410)와 제2 아날로그 디지털 컨버터(1420)는 별도로 구성될 수도 있고, 통합되어 구현될 수도 있다.
전술한 센싱 처리 회로는 데이터 구동 회로(120)의 소스 드라이버 집적회로(SDIC) 내에 포함될 수 있다.
제어 회로는, 도 1의 컨트롤러(140)와, 메모리(1430)를 포함할 수 있다.
컨트롤러(140)는, 제1 아날로그 디지털 컨버터(1410)에서 출력된 제1 센싱 값과, 제2 아날로그 디지털 컨버터(1420)에서 출력된 제2 센싱 값을 기초로, 각종 연산 기능과 제어 기능을 수행할 수 있다.
메모리(1430)는, 제1 아날로그 디지털 컨버터(1410)에서 출력된 제1 센싱 값과, 제2 아날로그 디지털 컨버터(1420)에서 출력된 제2 센싱 값을 저장하거나, 각종 제어 정보를 저장할 수 있다.
메모리(1430)는 게이트 출력 특성 편차 보상을 위한 제어 정보들(Trs1, Trs2, Tfs1, Tfs2 등)을 룩-업 테이블(LUT: Lookup Table) 형태로 저장하고 있을 수 있다.
컨트롤러(140)는, 제1 아날로그 디지털 컨버터(1410)에서 출력된 제1 센싱 값과, 제2 아날로그 디지털 컨버터(1420)에서 출력된 제2 센싱 값에 기초하여, 면적 산출에 필요한 정보들(th, tl, VGH)을 감지하고, 감지 결과를 이용하여 제1 게이트 신호(Vgout1)의 제1 면적(S1)과 제2 게이트 신호(Vgout2)의 제2 면적(S2)을 산출하고, 산출된 제1 면적(S1)과 제2 면적(S2)에 기초하여, 연산 및 제어 기능을 수행할 수 있다.
컨트롤러(140)는, 면적 산출에 필요한 정보들(th, tl, VGH)을 감지한 결과에 근거하여 산출된 제1 면적(S1)과 제2 면적(S2) 간의 차이를 확인하고, 차이가 없어지도록, 즉, 제1 게이트 신호(Vgout1)의 제1 면적(S1)과 제2 게이트 신호(Vgout2)의 제2 면적(S2)이 동일해지도록, 연산 및 제어 기능을 수행할 수 있다.
컨트롤러(140)는, 제1 더미 게이트 출력 노드(Nd1)의 시간에 따른 전압 변화에 대한 제1 감지 결과와, 제2 더미 게이트 출력 노드(Nd2)의 시간에 따른 전압 변화에 대한 제2 감지 결과를 비교하여, 제1 라이징 대기 시간(Trs1) 및 제2 라이징 대기 시간(Trs2) 중 하나 이상을 조절하거나(제1 게이트 출력 특성 편차 보상 방식), 제1 폴링 대기 시간(Tfs1) 및 제2 폴링 대기 시간(Tfs2) 중 하나 이상을 조절할 수 있다(제2 게이트 출력 특성 편차 보상 방식).
컨트롤러(140)는, 면적 산출에 필요한 정보들(th, tl, VGH)을 감지하기 위하여, 다수의 센싱 처리를 통해 얻어진 제1 센싱 값들과 제2 센싱 값들을 활용할 수 있다.
컨트롤러(140)는, 다수의 센싱 처리를 통해 다수의 시간대 별로 얻어진 다수의 제1 센싱 값들과 다수의 제2 센싱 값들을 이용하여, 제1 더미 게이트 출력 노드(Nd1)의 시간에 따른 전압 변화를 감지하고, 제2 더미 게이트 출력 노드(Nd2)의 시간에 따른 전압 변화를 감지하여, 하이 레벨 도달 시점(th)과 로우 레벨 도달 시점(tl)을 감지하거나 추정할 있고, 라이징 구간(RP) 동안 최종적으로 도달하는 게이트 신호(Vgout)의 전압(VGH)을 감지하거나 추정할 수 있다.
도 15 및 도 16은 본 발명의 실시예들에 따른 게이트 출력 특성 편차 보상에 대한 실행 방법들을 설명하기 위한 도면들이다.
도 15 및 도 16을 참조하면, 컨트롤러(140)는 다수의 제너레이션 펄스(GP1, GP2, GP3, …)를 포함하는 제너레이션 클럭 신호(GCLK)와 다수의 모듈레이션 펄스(MP1, MP2, MP3, …)를 포함하는 모듈레이션 클럭 신호(MCLK)를 출력할 수 있다.
도 15 및 도 16을 참조하면, 레벨 쉬프터(300)는, 다수의 제너레이션 펄스(GP1, GP2, GP3, …) 중 제1 제너레이션 펄스(GP1)와 동기화 되어 라이징 되고, 다수의 모듈레이션 펄스(MP1, MP2, MP3, …) 중 제1 모듈레이션 펄스(MP1)와 동기화 되어 폴링되는 제1 클럭 신호(CLK1)를 출력하고, 다수의 제너레이션 펄스 중 제2 제너레이션 펄스(GP2)와 동기화 되어 라이징 되고, 다수의 모듈레이션 펄스 중 제2 모듈레이션 펄스(MP2)와 동기화 되어 폴링되는 제2 클럭 신호(CLK2)를 출력할 수 있다.
도 15 및 도 16을 참조하면, 게이트 구동 회로(130)는 제1 클럭 신호(CLK1)에 기초하여 제1 게이트 신호(Vgout1)를 출력하고, 제2 클럭 신호(CLK2)에 기초하여 제2 게이트 신호(Vgout2)를 출력할 수 있다.
도 15를 참조하면, 컨트롤러(140)는, 제1 게이트 신호(Vgout1)의 제1 라이징 대기 시간(Trs1)이 제2 게이트 신호(Vgout2)의 제2 라이징 대기 시간(Trs2)보다 짧아지도록, 제1 제너레이션 펄스(GP1) 및 제2 제너레이션 펄스(GP2) 중 하나 이상의 펄스 타이밍을 제어할 수 있다.
도 16을 참조하면, 컨트롤러(140)는, 제2 게이트 신호(Vgout2)의 제2 폴링 대기 시간(Tfs2)이 제2 게이트 신호(Vgout2)의 제1 폴링 대기 시간(Tfs1)보다 짧아지도록, 제1 모듈레이션 펄스(MP1) 및 제2 모듈레이션 펄스(MP2) 중 하나 이상의 펄스 타이밍을 제어할 수 있다.
이상에서는, 게이트 구동 회로(130)가 2개의 게이트 출력 버퍼 회로(GBUF1, GBUF2)가 1개의 Q 노드(Q)를 공유하는 구조를 갖는 경우에 대하여, 게이트 출력 특성 편차 보상 방안에 대하여 설명하였다.
본 발명의 실시예들에 따른 게이트 출력 특성 편차 보상은, 게이트 구동 회로(130)가 2개의 게이트 출력 버퍼 회로(GBUF1, GBUF2)가 1개의 Q 노드(Q)를 공유하는 구조뿐만 아니라, 1개의 Q 노드(Q)를 복수 개의 게이트 출력 버퍼 회로가 공유하는 구조를 갖는 경우에도 동일하게 적용될 수도 있다.
아래에서는, 1개의 Q 노드(Q)를 4개의 게이트 출력 버퍼 회로가 공유하는 구조를 갖는 게이트 구동 회로(130)와 이에 적용되는 게이트 출력 특성 편차 보상 방법을 간략하게 설명한다.
도 17은 본 개시의 실시예들에 따른 표시 장치(100)의 게이트 신호 출력 시스템을 나타낸 다른 도면이고, 도 18은 본 개시의 실시예들에 따른 표시 장치(100)에서, 4개의 게이트 출력 버퍼 회로(GBUF1~GBUF4)가 1개의 Q 노드(Q)를 공유하는 구조를 갖는 게이트 구동 회로(130)를 나타낸 도면이다.
도 17을 참조하면, 레벨 쉬프터(300)는 4개의 클럭 신호(CLK1~CLK4)를 출력할 수 있다. 게이트 구동 회로(130)는 4개의 클럭 신호(CLK1~CLK4)에 기초하여 4개의 게이트 신호(Vgout1~Vgout4)를 4개의 게이트 라인(GL1~GL4)으로 출력할 수 있다.
도 18을 참조하면, 게이트 구동 회로(130)는 제1 내지 제4 게이트 출력 버퍼 회로(GBUF1~ GBUF4)와, 제1 내지 제4 게이트 출력 버퍼 회로(GBUF1~ GBUF4)를 제어하는 제어 회로(500)를 포함할 수 있다.
제1 게이트 출력 버퍼 회로(GBUF1)는 제1 클럭 입력 노드(Nc1)로 입력된 제1 클럭 신호(CLK1)에 기초하여, 제1 게이트 신호(Vgout1)를 제1 게이트 출력 노드(Ng1)를 통해 제1 게이트 라인(GL1)으로 출력할 수 있다.
제1 게이트 출력 버퍼 회로(GBUF1)는, 제1 클럭 입력 노드(Nc1)와 제1 게이트 출력 노드(Ng1) 사이에 전기적으로 연결되고 Q 노드(Q)의 전압에 의해 제어되는 제1 풀-업 트랜지스터(Tu1)와, 제1 게이트 출력 노드(Ng1)와 로우 레벨 전압(VGL)이 입력되는 로우 레벨 전압 노드(Ns) 사이에 전기적으로 연결되고 QB 노드(QB)의 전압에 의해 제어되는 제1 풀-다운 트랜지스터(Td1)를 포함할 수 있다.
제2 게이트 출력 버퍼 회로(GBUF2)는 제2 클럭 입력 노드(Nc2)로 입력된 제2 클럭 신호(CLK2)에 기초하여, 제2 게이트 신호(Vgout2)를 제2 게이트 출력 노드(Ng2)를 통해 제2 게이트 라인(GL2)으로 출력할 수 있다.
제2 게이트 출력 버퍼 회로(GBUF2)는, 제2 클럭 입력 노드(Nc2)와 제2 게이트 출력 노드(Ng2) 사이에 전기적으로 연결되고 Q 노드(Q)의 전압에 의해 제어되는 제2 풀-업 트랜지스터(Tu2)와, 제2 게이트 출력 노드(Ng2)와 로우 레벨 전압 노드(Ns) 사이에 전기적으로 연결되고 QB 노드(QB)의 전압에 의해 제어되는 제2 풀-다운 트랜지스터(Td2)를 포함할 수 있다.
제3 게이트 출력 버퍼 회로(GBUF3)는 제3 클럭 입력 노드(Nc3)로 입력된 제3 클럭 신호(CLK3)에 기초하여, 제3 게이트 신호(Vgout3)를 제3 게이트 출력 노드(Ng3)를 통해 제3 게이트 라인(GL3)으로 출력할 수 있다.
제3 게이트 출력 버퍼 회로(GBUF3)는, 제3 클럭 입력 노드(Nc3)와 제3 게이트 출력 노드(Ng3) 사이에 전기적으로 연결되고 Q 노드(Q)의 전압에 의해 제어되는 제3 풀-업 트랜지스터(Tu3)와, 제3 게이트 출력 노드(Ng3)와 로우 레벨 전압 노드(Ns) 사이에 전기적으로 연결되고 QB 노드(QB)의 전압에 의해 제어되는 제3 풀-다운 트랜지스터(Td3)를 포함할 수 있다.
제4 게이트 출력 버퍼 회로(GBUF4)는 제4 클럭 입력 노드(Nc4)로 입력된 제4 클럭 신호(CLK4)에 기초하여, 제4 게이트 신호(Vgout4)를 제4 게이트 출력 노드(Ng4)를 통해 제4 게이트 라인(GL4)으로 출력할 수 있다.
제4 게이트 출력 버퍼 회로(GBUF4)는, 제4 클럭 입력 노드(Nc4)와 제4 게이트 출력 노드(Ng4) 사이에 전기적으로 연결되고, Q 노드(Q)의 전압에 의해 제어되는 제4 풀-업 트랜지스터(Tu4)와, 제4 게이트 출력 노드(Ng4)와 로우 레벨 전압 노드(Ns) 사이에 전기적으로 연결되고, QB 노드(QB)의 전압에 의해 제어되는 제4 풀-다운 트랜지스터(Td4)를 포함할 수 있다.
예를 들어, 게이트 구동 회로(130)가 8상으로 게이트 구동을 수행하는 경우, 레벨 쉬프터(300)는 8가지 클럭 신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8)을 생성하여 출력하고, 게이트 구동 회로(130)는 8가지 클럭 신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8)을 이용하여 게이트 구동을 수행할 수 있다. 전술한 예시와 같이, 게이트 구동 회로(130)가 8상으로 게이트 구동을 수행하고, 도 18과 같이, 4개의 게이트 출력 버퍼 회로(GBUF1~GBUF4)가 1개의 Q 노드(Q)를 공유하는 구조를 갖는 경우, 8가지 클럭 신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8) 중 1번째 그룹인 제1 및 제5 클럭 신호(CLK1, CLK5)는 동일한 신호 특성을 갖고 서로 다른 Q 노드(Q)와 연결된 제1 게이트 출력 버퍼 회로(GBUF1)로 입력되어 게이트 신호들의 생성에 이용될 수 있고, 2번째 그룹인 제2 및 제6 클럭 신호(CLK2, CLK6)는 동일한 신호 특성을 갖고 서로 다른 서로 다른 Q 노드(Q)와 연결된 제2 게이트 출력 버퍼 회로(GBUF2) 로 입력되어 게이트 신호들의 생성에 이용될 수 있고, 3번째 그룹인 제3 및 제7 클럭 신호(CLK3, CLK7)는 동일한 신호 특성을 갖고 서로 다른 서로 다른 Q 노드(Q)와 연결된 제3 게이트 출력 버퍼 회로(GBUF3)에서 출력되고, 4번째 그룹인 제4 및 제8 클럭 신호(CLK4, CLK8)는 동일한 신호 특성을 갖고 서로 다른 서로 다른 Q 노드(Q)와 연결된 제4 게이트 출력 버퍼 회로(GBUF4)로 입력되어 게이트 신호들의 생성에 이용될 수 있다. 따라서, 아래에서, 제1 내지 제4 클럭 신호(CLK1~CLK4)는 제1 내지 제4 그룹을 각각 대표하는 클럭 신호로서 기재된다.
도 19는 본 발명의 실시예들에 따른 게이트 구동 회로(130)의 제1 게이트 출력 특성 편차 보상 방식에 따른 제1 게이트 신호(Vgout1), 제2 게이트 신호(Vgout2), 제3 게이트 신호(Vgout3) 및 제4 게이트 신호(Vgout4)를 나타낸 도면들이다.
도 19를 참조하면, 한 프레임 시간 동안, 게이트 구동 회로(130)는 제1 수평 동기 펄스(Hsync1)에 동기화된 제1 게이트 신호(Vgout1)를 제1 게이트 라인(GL1)으로 출력하고, 제1 수평 동기 펄스(Hsync1) 이후의 제2 수평 동기 펄스(Hsync2)에 동기화된 제2 게이트 신호(Vgout2)를 제2 게이트 라인(GL2)으로 출력하고, 제2 수평 동기 펄스(Hsync2) 이후의 제3 수평 동기 펄스(Hsync3)에 동기화된 제3 게이트 신호(Vgout3)를 제3 게이트 라인(GL3)으로 출력하고, 제3 수평 동기 펄스(Hsync3) 이후의 제4 수평 동기 펄스(Hsync4)에 동기화된 제4 게이트 신호(Vgout4)를 제4 게이트 라인(GL4)으로 출력한다.
제1 게이트 신호(Vgout1)는 제1 수평 동기 펄스(Hsync1)의 발생 타이밍으로부터 제1 라이징 대기 시간(Trs1) 이후 라이징을 시작한다.
제2 게이트 신호(Vgout2)는 제2 수평 동기 펄스(Hsync2)의 발생 타이밍으로부터 제2 라이징 대기 시간(Trs2) 이후 라이징을 시작한다.
제3 게이트 신호(Vgout3)는 제3 수평 동기 펄스(Hsync3)의 발생 타이밍으로부터 제3 라이징 대기 시간(Trs3) 이후 라이징을 시작한다.
제4 게이트 신호(Vgout4)는 제4 수평 동기 펄스(Hsync4)의 발생 타이밍으로부터 제4 라이징 대기 시간(Trs4) 이후 라이징을 시작한다.
제1 라이징 대기 시간(Trs1), 제2 라이징 대기 시간(Trs2), 제3 라이징 대기 시간(Trs3) 및 제4 라이징 대기 시간(Trs4)의 순서대로 짧다(Trs1<Trs2<Trs3<Trs4).
제1 라이징 대기 시간(Trs1)이 가장 짧고, 제4 라이징 대기 시간(Trs4)이 가장 길다.
제1 게이트 신호(Vgout1)는 제1 수평 동기 펄스(Hsync1)의 발생 타이밍으로부터 제1 폴링 대기 시간(Tfs1) 이후 폴링을 시작한다.
제2 게이트 신호(Vgout2)는 제2 수평 동기 펄스(Hsync2)의 발생 타이밍으로부터 제2 폴링 대기 시간(Tfs2) 이후 폴링을 시작한다.
제3 게이트 신호(Vgout3)는 제3 수평 동기 펄스(Hsync3)의 발생 타이밍으로부터 제3 폴링 대기 시간(Tfs3) 이후 폴링을 시작한다.
제4 게이트 신호(Vgout4)는 제4 수평 동기 펄스(Hsync4)의 발생 타이밍으로부터 제4 폴링 대기 시간(Tfs4) 이후 폴링을 시작한다.
제1 폴링 대기 시간(Tfs1), 제2 폴링 대기 시간(Tfs2), 제3 폴링 대기 시간(Tfs3) 및 제4 폴링 대기 시간(Tfs4)은 모두 동일한 길이를 갖는다(Tfs1=Tfs2=Tfs3=Tfs4).
도 19를 참조하면, 본 발명의 실시예들에 따른 표시 장치(100)는, 제1 내지 제4 게이트 신호(Vgout1~Vgout4) 각각의 면적이 모두 동일해지도록, 제1 내지 제4 게이트 신호(Vgout1~Vgout4) 중 하나 이상의 라이징 시작 시점을 제어할 수 있다.
도 20은 본 발명의 실시예들에 따른 게이트 구동 회로(130)의 제2 게이트 출력 특성 편차 보상 방식에 따른 제1 게이트 신호(Vgout1), 제2 게이트 신호(Vgout2), 제3 게이트 신호(Vgout3) 및 제4 게이트 신호(Vgout4)를 나타낸 도면들이다.
도 20을 참조하면, 한 프레임 시간 동안, 게이트 구동 회로(130)는 제1 수평 동기 펄스(Hsync1)에 동기화된 제1 게이트 신호(Vgout1)를 제1 게이트 라인(GL1)으로 출력하고, 제1 수평 동기 펄스(Hsync1) 이후의 제2 수평 동기 펄스(Hsync2)에 동기화된 제2 게이트 신호(Vgout2)를 제2 게이트 라인(GL2)으로 출력하고, 제2 수평 동기 펄스(Hsync2) 이후의 제3 수평 동기 펄스(Hsync3)에 동기화된 제3 게이트 신호(Vgout3)를 제3 게이트 라인(GL3)으로 출력하고, 제3 수평 동기 펄스(Hsync3) 이후의 제4 수평 동기 펄스(Hsync4)에 동기화된 제4 게이트 신호(Vgout4)를 제4 게이트 라인(GL4)으로 출력한다.
제1 게이트 신호(Vgout1)는 제1 수평 동기 펄스(Hsync1)의 발생 타이밍으로부터 제1 라이징 대기 시간(Trs1) 이후 라이징을 시작한다.
제2 게이트 신호(Vgout2)는 제2 수평 동기 펄스(Hsync2)의 발생 타이밍으로부터 제2 라이징 대기 시간(Trs2) 이후 라이징을 시작한다.
제3 게이트 신호(Vgout3)는 제3 수평 동기 펄스(Hsync3)의 발생 타이밍으로부터 제3 라이징 대기 시간(Trs3) 이후 라이징을 시작한다.
제4 게이트 신호(Vgout4)는 제4 수평 동기 펄스(Hsync4)의 발생 타이밍으로부터 제4 라이징 대기 시간(Trs4) 이후 라이징을 시작한다.
제1 라이징 대기 시간(Trs1), 제2 라이징 대기 시간(Trs2), 제3 라이징 대기 시간(Trs3) 및 제4 라이징 대기 시간(Trs4)은 모두 동일한 길이를 갖는다(Trs1=Trs2=Trs3=Trs4).
제1 게이트 신호(Vgout1)는 제1 수평 동기 펄스(Hsync1)의 발생 타이밍으로부터 제1 폴링 대기 시간(Tfs1) 이후 폴링을 시작한다.
제2 게이트 신호(Vgout2)는 제2 수평 동기 펄스(Hsync2)의 발생 타이밍으로부터 제2 폴링 대기 시간(Tfs2) 이후 폴링을 시작한다.
제3 게이트 신호(Vgout3)는 제3 수평 동기 펄스(Hsync3)의 발생 타이밍으로부터 제3 폴링 대기 시간(Tfs3) 이후 폴링을 시작한다.
제4 게이트 신호(Vgout4)는 제4 수평 동기 펄스(Hsync4)의 발생 타이밍으로부터 제4 폴링 대기 시간(Tfs4) 이후 폴링을 시작한다.
제1 폴링 대기 시간(Tfs1), 제2 폴링 대기 시간(Tfs2), 제3 폴링 대기 시간(Tfs3) 및 제4 폴링 대기 시간(Tfs4)의 순서대로 길다(Tfs1>Tfs2>Tfs3>Tfs4).
제4 폴링 대기 시간(Tfs4)이 가장 짧고, 제1 폴링 대기 시간(Tfs1)이 가장 길다.
도 20을 참조하면, 본 발명의 실시예들에 따른 표시 장치(100)는, 제1 내지 제4 게이트 신호(Vgout1~Vgout4) 각각의 면적이 모두 동일해지도록, 제1 내지 제4 게이트 신호(Vgout1~Vgout4) 중 하나 이상의 폴링 시작 시점을 제어할 수 있다.
도 21은 본 발명의 실시예들에 따른 게이트 구동 방법에 대한 흐름도이다.
도 21을 참조하면, 본 발명의 실시예들에 따른 게이트 구동 방법은, 제1 수평 동기 펄스(Hsync1)에 동기화되어 제1 게이트 라인(GL1)으로 제1 게이트 신호(Vgout1)를 출력하는 단계(S2110)와, 제1 수평 동기 펄스(Hsync1) 이후의 제2 수평 동기 펄스(Hsync2)에 동기화되어 제2 게이트 라인(GL2)으로 제2 게이트 신호(Vgout2)를 출력하는 제2 단계(S2120) 등을 포함할 수 있다.
제1 프레임 시간 동안, 제1 게이트 신호(Vgout1)는, 제1 로우 레벨 전압 구간(LVP1), 제1 라이징 구간(RP1), 제1 하이 레벨 전압 구간(HVP1) 및 제1 폴링 구간(FP1)을 순서대로 포함할 수 있다.
제1 게이트 신호(Vgout1)의 제1 라이징 구간(RP1)은 제1 수평 동기 펄스(Hsync1)의 발생 타이밍(ts1)으로부터 제1 라이징 대기 시간(Trs1)이 경과한 이후 시작될 수 있다.
제1 게이트 신호(Vgout1)의 제1 폴링 구간(FP1)은 제1 수평 동기 펄스(Hsync1)의 발생 타이밍(ts1)으로부터 제1 폴링 대기 시간(Tfs1) 경과 후 시작될 수 있다.
제1 프레임 시간 동안, 제2 게이트 신호(Vgout2)는, 제2 로우 레벨 전압 구간(LVP2), 제2 라이징 구간(RP2), 제2 하이 레벨 전압 구간(HVP2) 및 제2 폴링 구간(FP2)을 포함할 수 있다.
제2 게이트 신호(Vgout2)의 제2 라이징 구간(RP2)은 제2 수평 동기 펄스(Hsync2)의 발생 타이밍(ts2)으로부터 제2 라이징 대기 시간(Trs2)이 경과한 이후 시작될 수 있다.
제2 게이트 신호(Vgout2)의 제2 폴링 구간(FP2)은 제2 수평 동기 펄스(Hsync2)의 발생 타이밍(ts2)으로부터 제2 폴링 대기 시간(Tfs2) 경과 후 시작될 수 있다.
제1 게이트 신호(Vgout1)의 제1 라이징 대기 시간(Trs1)은 제2 게이트 신호(Vgout2)의 제2 라이징 대기 시간(Trs2)보다 짧거나, 제2 게이트 신호(Vgout2)의 제2 폴링 대기 시간(Tfs2)은 제1 게이트 신호(Vgout1)의 제1 폴링 대기 시간(Tfs1)보다 짧을 수 있다.
제1 게이트 신호(Vgout1)에서, 제1 로우 레벨 전압 구간(LVP1)의 연장선(BL1), 제1 라이징 구간(RP1), 제1 하이 레벨 전압 구간(HVP1) 및 제1 폴링 구간(FP1)에 의해 둘러싸인 면적(S1)은, 제2 게이트 신호(Vgout2)에서, 제2 로우 레벨 전압 구간(LVP2)의 연장선(BL2), 제2 라이징 구간(RP2), 제2 하이 레벨 전압 구간(HVP2) 및 제2 폴링 구간(FP2)에 의해 둘러싸인 면적(S2)과 동일할 수 있다.
제1 라이징 대기 시간(Trs1)이 제2 라이징 대기 시간(Trs2)보다 짧은 경우, 제1 폴링 대기 시간(Tfs1)은 제2 폴링 대기 시간(Tfs2)과 동일할 수 있다.
제2 폴링 대기 시간(Tfs2)이 제1 폴링 대기 시간(Tfs1)보다 짧은 경우, 제1 라이징 대기 시간(Trs1)은 제2 라이징 대기 시간(Trs2)과 동일할 수 있다.
이상에서 설명한 본 발명의 실시예들에 의하면, 게이트 출력 특성 편차에 따른 화상 품질 저하를 방지할 수 있는 게이트 구동 회로(130), 표시 장치(100) 및 게이트 구동 방법을 제공할 수 있다.
본 발명의 실시예들에 의하면, 게이트 구동 회로(130)가 패널 내장형(GIP 타입)으로 표시 패널(110)에 배치되더라도, 게이트 구동 회로(130)의 배치 영역의 크기를 줄여주고, 게이트 출력 특성 편차에 따른 화상 품질 저하를 방지할 수 있는 게이트 구동 회로(130), 표시 장치(100) 및 게이트 구동 방법을 제공할 수 있다.
본 발명의 실시예들에 의하면, 클럭 신호들(CLK1, CLK2 등)의 변경 없이도, 게이트 출력 특성 편차에 따른 화상 품질 저하를 방지할 수 있는 게이트 구동 회로(130), 표시 장치(100) 및 게이트 구동 방법을 제공할 수 있다.
본 발명의 실시예들에 의하면, 게이트 출력 특성 편차를 감지하여 게이트 출력 특성 편차에 따른 영향을 제거하거나 줄여줄 수 있는 게이트 출력 특성 편차 보상 기능을 갖는 게이트 구동 회로(130), 표시 장치(100) 및 게이트 구동 방법을 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 게이트 라인 및 제2 게이트 라인이 배치된 포함하는 표시 패널; 및
    한 프레임 시간 동안, 제1 수평 동기 펄스에 동기화된 제1 게이트 신호를 상기 제1 게이트 라인으로 출력하고, 상기 제1 수평 동기 펄스 이후의 제2 수평 동기 펄스에 동기화된 제2 게이트 신호를 상기 제2 게이트 라인으로 출력하는 게이트 구동 회로를 포함하고,
    상기 제1 게이트 신호는, 제1 로우 레벨 전압 구간, 제1 라이징 구간, 제1 하이 레벨 전압 구간 및 제1 폴링 구간을 포함하고,
    상기 제1 라이징 구간은 상기 제1 수평 동기 펄스의 발생 타이밍으로부터 제1 라이징 대기 시간이 경과한 이후 시작되고, 상기 제1 폴링 구간은 상기 제1 수평 동기 펄스의 발생 타이밍으로부터 제1 폴링 대기 시간이 경과한 후 시작되고,
    상기 제2 게이트 신호는, 제2 로우 레벨 전압 구간, 제2 라이징 구간, 제2 하이 레벨 전압 구간 및 제2 폴링 구간을 포함하고,
    상기 제2 라이징 구간은 상기 제2 수평 동기 펄스의 발생 타이밍으로부터 제2 라이징 대기 시간이 경과한 이후 시작되고, 상기 제2 폴링 구간은 상기 제2 수평 동기 펄스의 발생 타이밍으로부터 제2 폴링 대기 시간이 경과한 후 시작되고,
    상기 제1 라이징 대기 시간은 상기 제2 라이징 대기 시간보다 짧거나,
    상기 제2 폴링 대기 시간은 상기 제1 폴링 대기 시간보다 짧은 표시 장치.
  2. 제1항에 있어서,
    상기 제1 라이징 구간의 시작 시점과 상기 제1 폴링 구간의 시작 시점 간의 시간 간격은, 상기 제2 라이징 구간의 시작 시점과 상기 제2 폴링 구간의 시작 시점 간의 시간 간격보다 더 긴 표시 장치.
  3. 제1항에 있어서,
    상기 제1 하이 레벨 전압 구간의 전압은 상기 제2 하이 레벨 전압 구간의 전압보다 낮은 표시 장치.
  4. 제1항에 있어서,
    상기 제1 게이트 신호에서, 상기 제1 로우 레벨 전압 구간의 연장선, 상기 제1 라이징 구간, 상기 제1 하이 레벨 전압 구간 및 상기 제1 폴링 구간에 의해 둘러싸인 면적은,
    상기 제2 게이트 신호에서, 상기 제2 로우 레벨 전압 구간의 연장선, 상기 제2 라이징 구간, 상기 제2 하이 레벨 전압 구간 및 상기 제2 폴링 구간에 의해 둘러싸인 면적과 동일한 표시 장치.
  5. 제1항에 있어서,
    상기 제1 라이징 대기 시간이 상기 제2 라이징 대기 시간보다 짧은 경우, 상기 제1 폴링 대기 시간은 상기 제2 폴링 대기 시간과 동일하고,
    상기 제2 폴링 대기 시간이 상기 제1 폴링 대기 시간보다 짧은 경우, 상기 제1 라이징 대기 시간은 상기 제2 라이징 대기 시간과 동일한 표시 장치.
  6. 제1항에 있어서,
    상기 제1 게이트 신호의 상기 제1 라이징 구간의 길이는 상기 제2 게이트 신호의 상기 제2 라이징 구간의 길이보다 더 긴 표시 장치.
  7. 제1항에 있어서,
    상기 제1 게이트 신호의 상기 제1 폴링 구간의 길이는 상기 제2 게이트 신호의 상기 제2 폴링 구간의 길이보다 더 짧은 표시 장치.
  8. 제1항에 있어서,
    상기 게이트 구동 회로는, 제1 클럭 신호에 근거하여 상기 제1 게이트 신호를 출력하고, 제2 클럭 신호에 근거하여 상기 제2 게이트 신호를 출력하고,
    상기 제1 클럭 신호와 상기 제2 클럭 신호는, 동일한 라이징 길이 및 동일한 폴링 길이를 갖는 표시 장치.
  9. 제1항에 있어서,
    상기 게이트 구동 회로는,
    제1 클럭 신호가 입력되는 제1 클럭 입력 노드와, 로우 레벨 전압이 입력되는 로우 레벨 전압 노드와, 상기 제1 게이트 신호가 출력되는 제1 게이트 출력 노드를 포함하는 제1 게이트 출력 버퍼 회로;
    제2 클럭 신호가 입력되는 제2 클럭 입력 노드와, 상기 로우 레벨 전압이 입력되는 로우 레벨 전압 노드와, 상기 제2 게이트 신호가 출력되는 제2 게이트 출력 노드를 포함하는 제2 게이트 출력 버퍼 회로; 및
    상기 제1 게이트 출력 버퍼 회로 및 상기 제2 게이트 출력 버퍼 회로를 제어하는 제어 회로를 포함하고,
    상기 제1 게이트 출력 버퍼 회로는, 상기 제1 클럭 입력 노드와 상기 제1 게이트 출력 노드 간의 연결을 제어하는 제1 풀-업 트랜지스터와, 상기 로우 레벨 전압 노드와 상기 제1 게이트 출력 노드 간의 연결을 제어하는 제1 풀-다운 트랜지스터를 포함하고,
    상기 제2 게이트 출력 버퍼 회로는, 상기 제2 클럭 입력 노드와 상기 제2 게이트 출력 노드 간의 연결을 제어하는 제2 풀-업 트랜지스터와, 상기 로우 레벨 전압 노드와 상기 제2 게이트 출력 노드 간의 연결을 제어하는 제2 풀-다운 트랜지스터를 포함하고,
    상기 제1 풀-업 트랜지스터의 게이트 노드와 상기 제2 풀-업 트랜지스터의 게이트 노드는 전기적으로 연결되는 표시 장치.
  10. 제9항에 있어서,
    상기 게이트 구동 회로는,
    상기 제1 클럭 입력 노드와, 상기 로우 레벨 전압 노드와, 제1 더미 게이트 신호가 출력되는 제1 더미 게이트 출력 노드를 포함하는 제1 더미 게이트 출력 버퍼 회로; 및
    상기 제2 클럭 입력 노드와, 상기 로우 레벨 전압 노드와, 제2 더미 게이트 신호가 출력되는 제2 더미 게이트 출력 노드를 포함하는 제2 더미 게이트 출력 버퍼 회로를 더 포함하고,
    상기 제1 더미 게이트 출력 버퍼 회로는, 상기 제1 클럭 입력 노드와 상기 제1 더미 게이트 출력 노드 간의 연결을 제어하는 제1 더미 풀-업 트랜지스터와, 상기 로우 레벨 전압 노드와 상기 제1 더미 게이트 출력 노드 간의 연결을 제어하는 제1 더미 풀-다운 트랜지스터를 포함하고,
    상기 제2 더미 게이트 출력 버퍼 회로는, 상기 제2 클럭 입력 노드와 상기 제2 더미 게이트 출력 노드 간의 연결을 제어하는 제2 더미 풀-업 트랜지스터와, 상기 로우 레벨 전압 노드와 상기 제2 더미 게이트 출력 노드 간의 연결을 제어하는 제2 더미 풀-다운 트랜지스터를 포함하는 표시 장치.
  11. 제10항에 있어서,
    상기 제1 더미 게이트 출력 노드와 상기 로우 레벨 전압 노드 사이에 연결된 제1 감지 캐패시터와,
    상기 제2 더미 게이트 출력 노드와 상기 로우 레벨 전압 노드 사이에 연결된 제2 감지 캐패시터와,
    상기 제1 더미 게이트 출력 노드의 전압을 측정하고, 상기 제2 더미 게이트 출력 노드의 전압을 측정하는 적어도 하나의 아날로그 디지털 컨버터를 더 포함하는 표시 장치.
  12. 제10항에 있어서,
    상기 제1 더미 게이트 출력 노드의 시간에 따른 전압 변화에 대한 제1 감지 결과와, 상기 제2 더미 게이트 출력 노드의 시간에 따른 전압 변화에 대한 제2 감지 결과를 비교하여, 상기 제1 라이징 대기 시간 및 상기 제2 라이징 대기 시간 중 하나 이상을 조절하거나, 상기 제1 폴링 대기 시간 및 상기 제2 폴링 대기 시간 중 하나 이상을 조절하는 보상 회로를 더 포함하는 표시 장치.
  13. 제1항에 있어서,
    다수의 제너레이션 펄스를 포함하는 제너레이션 클럭 신호와 다수의 모듈레이션 펄스를 포함하는 모듈레이션 클럭 신호를 출력하는 컨트롤러; 및
    상기 다수의 제너레이션 펄스 중 제1 제너레이션 펄스와 동기화 되어 라이징 되고, 상기 다수의 모듈레이션 펄스 중 제1 모듈레이션 펄스와 동기화 되어 폴링되는 제1 클럭 신호를 출력하고, 상기 다수의 제너레이션 펄스 중 제2 제너레이션 펄스와 동기화 되어 라이징 되고, 상기 다수의 모듈레이션 펄스 중 제2 모듈레이션 펄스와 동기화 되어 폴링되는 제2 클럭 신호를 출력하는 레벨 쉬프터를 포함하고,
    상기 게이트 구동 회로는 상기 제1 클럭 신호에 기초하여 상기 제1 게이트 신호를 출력하고, 상기 제2 클럭 신호에 기초하여 상기 제2 게이트 신호를 출력하고,
    상기 컨트롤러는,
    상기 제1 게이트 신호의 상기 제1 라이징 대기 시간이 상기 제2 게이트 신호의 상기 제2 라이징 대기 시간보다 짧아지도록, 상기 제1 제너레이션 펄스 및 상기 제2 제너레이션 펄스 중 하나 이상의 펄스 타이밍을 제어하거나,
    상기 제2 게이트 신호의 상기 제2 폴링 대기 시간이 상기 제2 게이트 신호의 상기 제1 폴링 대기 시간보다 짧아지도록, 상기 제1 모듈레이션 펄스 및 상기 제2 모듈레이션 펄스 중 하나 이상의 펄스 타이밍을 제어하는 표시 장치.
  14. 제1 수평 동기 펄스에 동기화되어 제1 게이트 라인으로 제1 게이트 신호를 제1 클럭 신호에 근거하여 출력하는 제1 게이트 출력 버퍼 회로;
    상기 제1 수평 동기 펄스 이후의 제2 수평 동기 펄스에 동기화되어 상기 제2 게이트 라인으로 제2 게이트 신호를 제2 클럭 신호에 근거하여 출력하는 제2 게이트 출력 버퍼 회로; 및
    상기 제1 게이트 출력 버퍼 회로 및 상기 제2 게이트 출력 버퍼 회로를 제어하는 제어 회로를 포함하고,
    상기 제1 게이트 신호는, 제1 로우 레벨 전압 구간, 제1 라이징 구간, 제1 하이 레벨 전압 구간 및 제1 폴링 구간을 포함하고,
    상기 제1 라이징 구간은 상기 제1 수평 동기 펄스의 발생 타이밍으로부터 제1 라이징 대기 시간이 경과한 이후 시작되고, 상기 제1 폴링 구간은 상기 제1 수평 동기 펄스의 발생 타이밍으로부터 제1 폴링 대기 시간 경과 후 시작되고,
    상기 제2 게이트 신호는, 제2 로우 레벨 전압 구간, 제2 라이징 구간, 제2 하이 레벨 전압 구간 및 제2 폴링 구간을 포함하고,
    상기 제2 라이징 구간은 상기 제2 수평 동기 펄스의 발생 타이밍으로부터 제2 라이징 대기 시간이 경과한 이후 시작되고, 상기 제2 폴링 구간은 상기 제2 수평 동기 펄스의 발생 타이밍으로부터 제2 폴링 대기 시간 경과 후 시작되고,
    상기 제1 라이징 대기 시간은 상기 제2 라이징 대기 시간보다 짧거나,
    상기 제2 폴링 대기 시간은 상기 제1 폴링 대기 시간보다 짧은 게이트 구동 회로.
  15. 제14항에 있어서,
    상기 제1 게이트 신호에서, 상기 제1 로우 레벨 전압 구간의 연장선, 상기 제1 라이징 구간, 상기 제1 하이 레벨 전압 구간 및 상기 제1 폴링 구간에 의해 둘러싸인 면적은,
    상기 제2 게이트 신호에서, 상기 제2 로우 레벨 전압 구간의 연장선, 상기 제2 라이징 구간, 상기 제2 하이 레벨 전압 구간 및 상기 제2 폴링 구간에 의해 둘러싸인 면적과 동일한 게이트 구동 회로.
  16. 제14항에 있어서,
    상기 제1 라이징 대기 시간이 상기 제2 라이징 대기 시간보다 짧은 경우, 상기 제1 폴링 대기 시간은 상기 제2 폴링 대기 시간과 동일하고,
    상기 제2 폴링 대기 시간이 상기 제1 폴링 대기 시간보다 짧은 경우, 상기 제1 라이징 대기 시간은 상기 제2 라이징 대기 시간과 동일한 게이트 구동 회로.
  17. 제14항에 있어서,
    상기 제1 클럭 신호와 상기 제2 클럭 신호는 동일한 라이징 길이 및 동일한 폴링 길이를 갖는 게이트 구동 회로.
  18. 제14항에 있어서,
    상기 제1 게이트 출력 버퍼 회로는, 상기 제1 클럭 신호가 입력되는 제1 클럭 입력 노드와, 로우 레벨 전압이 입력되는 로우 레벨 전압 노드와, 상기 제1 게이트 신호가 출력되는 제1 게이트 출력 노드를 포함하고,
    상기 제2 게이트 출력 버퍼 회로는, 상기 제2 클럭 신호가 입력되는 제2 클럭 입력 노드와, 상기 로우 레벨 전압이 입력되는 상기 로우 레벨 전압 노드와, 상기 제2 게이트 신호가 출력되는 제2 게이트 출력 노드를 포함하고,
    상기 제1 게이트 출력 버퍼 회로는, 상기 제1 클럭 입력 노드와 상기 제1 게이트 출력 노드 간의 연결을 제어하는 제1 풀-업 트랜지스터와, 상기 로우 레벨 전압 노드와 상기 제1 게이트 출력 노드 간의 연결을 제어하는 제1 풀-다운 트랜지스터를 포함하고,
    상기 제2 게이트 출력 버퍼 회로는, 상기 제2 클럭 입력 노드와 상기 제2 게이트 출력 노드 간의 연결을 제어하는 제2 풀-업 트랜지스터와, 상기 로우 레벨 전압 노드와 상기 제2 게이트 출력 노드 간의 연결을 제어하는 제2 풀-다운 트랜지스터를 포함하고,
    상기 제어 회로는, 상기 제1 풀-업 트랜지스터의 게이트 노드와 상기 제2 풀-업 트랜지스터의 게이트 노드가 공유되는 Q 노드의 전압을 제어하고, 상기 제1 풀-다운 트랜지스터의 게이트 노드와 상기 제2 풀-다운 트랜지스터의 게이트 노드가 공유되는 QB 노드의 전압을 제어하는 게이트 구동 회로.
  19. 제18항에 있어서,
    상기 제1 클럭 입력 노드와, 상기 로우 레벨 전압 노드와, 제1 더미 게이트 신호가 출력되는 제1 더미 게이트 출력 노드를 포함하는 제1 더미 게이트 출력 버퍼 회로;
    상기 제2 클럭 입력 노드와, 상기 로우 레벨 전압 노드와, 제2 더미 게이트 신호가 출력되는 제2 더미 게이트 출력 노드를 포함하는 제2 더미 게이트 출력 버퍼 회로;
    상기 제1 더미 게이트 출력 노드와 상기 로우 레벨 전압 노드 사이에 연결된 제1 감지 캐패시터; 및
    상기 제2 더미 게이트 출력 노드와 상기 로우 레벨 전압 노드 사이에 연결된 제2 감지 캐패시터를 포함하고,
    상기 제1 더미 게이트 출력 버퍼 회로는, 상기 제1 클럭 입력 노드와 상기 제1 더미 게이트 출력 노드 간의 연결을 제어하는 제1 더미 풀-업 트랜지스터와, 상기 로우 레벨 전압 노드와 상기 제1 더미 게이트 출력 노드 간의 연결을 제어하는 제1 더미 풀-다운 트랜지스터를 포함하고,
    상기 제2 더미 게이트 출력 버퍼 회로는, 상기 제2 클럭 입력 노드와 상기 제2 더미 게이트 출력 노드 간의 연결을 제어하는 제2 더미 풀-업 트랜지스터와, 상기 로우 레벨 전압 노드와 상기 제2 더미 게이트 출력 노드 간의 연결을 제어하는 제2 더미 풀-다운 트랜지스터를 포함하는 게이트 구동 회로.
  20. 제1 수평 동기 펄스에 동기화되어 제1 게이트 라인으로 제1 게이트 신호를 출력하는 제1 단계; 및
    상기 제1 수평 동기 펄스 이후의 제2 수평 동기 펄스에 동기화되어 상기 제2 게이트 라인으로 제2 게이트 신호를 출력하는 제2 단계를 포함하고,
    상기 제1 게이트 신호는, 제1 로우 레벨 전압 구간, 제1 라이징 구간, 제1 하이 레벨 전압 구간 및 제1 폴링 구간을 포함하고,
    상기 제1 라이징 구간은 상기 제1 수평 동기 펄스의 발생 타이밍으로부터 제1 라이징 대기 시간이 경과한 이후 시작되고, 상기 제1 폴링 구간은 상기 제1 수평 동기 펄스의 발생 타이밍으로부터 제1 폴링 대기 시간 경과 후 시작되고,
    상기 제2 게이트 신호는, 제2 로우 레벨 전압 구간, 제2 라이징 구간, 제2 하이 레벨 전압 구간 및 제2 폴링 구간을 포함하고,
    상기 제2 라이징 구간은 상기 제2 수평 동기 펄스의 발생 타이밍으로부터 제2 라이징 대기 시간이 경과한 이후 시작되고, 상기 제2 폴링 구간은 상기 제2 수평 동기 펄스의 발생 타이밍으로부터 제2 폴링 대기 시간 경과 후 시작되고,
    상기 제1 라이징 대기 시간은 상기 제2 라이징 대기 시간보다 짧거나,
    상기 제2 폴링 대기 시간은 상기 제1 폴링 대기 시간보다 짧은 게이트 구동 방법.
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