KR20240107890A - 표시 장치 및 구동 방법 - Google Patents

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Abstract

본 개시의 실시예들은, 표시 장치 및 그 구동 방법에 관한 것으로서, 더욱 상세하게는, 제1 서브 픽셀은 제1 데이터 라인 및 제1 기준 전압 라인과 전기적으로 연결되며, 제2 서브 픽셀은 제1 데이터 라인 및 제1 기준 전압 라인과 다른 제2 기준 전압 라인과 전기적으로 연결되며, 제1 기준 전압 라인에 공급되는 전압과 제2 기준 전압 라인에 공급되는 전압의 크기는 서로 다름으로써, 동영상 응답 시간을 효율적으로 개선할 수 있다.

Description

표시 장치 및 구동 방법{DISPLAY DEVICE AND DRIVING METHOD}
본 개시의 실시 예들은 표시 장치 및 구동 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정 표시 장치, 유기 발광 표시 장치 등과 같은 다양한 표시 장치가 활용되고 있다.
표시 장치는 다수의 프레임을 표시 패널에 표출 함으로써 영상을 구동할 수 있다.
다수의 프레임이 각각 바뀌는 속도를 동영상 응답 시간(MPRT: Moving Picture Response Time)이라 부른다.
동영상 응답 시간(MPRT: Moving Picture Response Time)이 짧을 수록 모션 블러(Motion Blur)가 줄어들어, 표시 장치는 선명한 화질을 표현할 수 있다.
동영상 응답 시간(MPRT)을 줄이는 방법으로 블랙 데이터를 삽입하는 기술(BDI, Black Data Insertion, 이하 “BDI구동”이라 한다. )이 있다.
BDI구동을 위해서는 블랙 데이터가 공급되는 기간을 추가로 필요하게 되며 구동을 위한 다수의 신호 배선들이 추가로 표시 패널에 배치될 필요가 있다.
즉, 별도의 BDI구동 기간이 추가로 필요해지는 문제가 있으며, 또한 BDI구동을 위한 신호 라인이 추가로 배치되어야 하기 때문에 표시 장치의 구성이 복잡해지는 문제가 있다.
이에, 본 개시의 실시예들은 동영상 응답 시간을 효율적으로 개선할 수 있는 표시 장치 및 그 구동 방법을 제공할 수 있다.
본 개시의 실시예들은 효율적으로 동영상 응답 시간을 개선함에 따라 저전력 구동이 가능한 표시 장치 및 구동 방법을 제공할 수 있다.
본 개시의 실시예들은 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 기준 전압 라인과 전기적으로 연결된 다수의 서브 픽셀이 배치되며, 제1 서브 픽셀은 제1 데이터 라인 및 제1 기준 전압 라인과 전기적으로 연결되며, 제2 서브 픽셀은 제1 데이터 라인 및 제1 기준 전압 라인과 다른 제2 기준 전압 라인과 전기적으로 연결되며, 제1 기준 전압 라인에 공급되는 전압과 제2 기준 전압 라인에 공급되는 전압의 크기는 서로 다른 표시 장치를 제공할 수 있다.
본 개시의 실시예들은 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 기준 전압 라인과 전기적으로 연결된 다수의 서브 픽셀이 배치되는 표시 장치의 구동 방법에 있어서, 제1 서브 픽셀과 전기적으로 연결되는 제1 기준 전압 라인에는 제1 기준 전압이 공급되며, 제2 서브 픽셀과 전기적으로 연결되는 제2 기준 전압 라인에는 제2 기준 전압이 공급되는 제1 서브 프레임 구동 단계, 및 제1 기준 전압 라인에는 제2 기준 전압이 공급되며, 제2 기준 전압 라인에는 제1 기준 전압이 공급되는 제2 서브 프레임 구동 단계를 포함하는 표시 장치의 구동 방법을 제공할 수 있다.
본 개시의 실시예들에 의하면, 동영상 응답 시간을 효율적으로 개선할 수 있는 표시 장치 및 구동 방법을 제공할 수 있다.
본 개시의 실시예들에 의하면, 효율적으로 동영상 응답 시간을 개선함에 따라 저전력 구동이 가능한 표시 장치 및 구동 방법을 제공할 수 있다.
도 1은 본 개시의 실시예들에 따른 표시 장치의 구성도이다.
도 2는 본 개시의 실시예들에 따른 표시 장치의 서브 픽셀의 등가회로이다.
도 3는 본 발명의 실시예들에 따른 표시 장치의 블랙 데이터 삽입 구동을 나타낸 다이어그램이다.
도 4는 본 개시의 제1 실시예에 따른 표시 패널에 배치되는 서브 픽셀의 회로 구조이다.
도 5는 본 개시의 제1 실시예에 따른 표시 패널의 구동에 대한 도면이다.
도 6은 본 개시의 제1 실시예에 따른 표시 장치의 구동 타이밍에 대한 도면이다.
도 7은 본 개시의 제2 실시예에 따른 표시 패널에 배치되는 서브 픽셀의 회로 구조이다.
도 8은 본 개시의 제2 실시예에 따른 표시 패널의 구동에 대한 도면이다.
도 9는 본 개시의 제2 실시예에 따른 표시 장치의 구동 타이밍에 대한 도면이다.
도 10은 본 개시의 제3 실시예에 따른 표시 패널에 배치되는 서브 픽셀의 회로 구조이다.
도 11은 본 개시의 제3 실시예에 따른 표시 패널의 구동에 대한 도면이다.
도 12는 본 개시의 제3 실시예에 따른 표시 장치의 구동 타이밍에 대한 도면이다.
도 13은 본 개시의 제3 실시예에 따른 표시 패널에 배치되는 서브 픽셀의 회로 구조이다.
도 14는 본 개시의 제4 실시예에 따른 표시 패널의 구동에 대한 도면이다.
도 15는 본 개시의 제4 실시예에 따른 표시 장치의 구동 타이밍에 대한 도면이다.
도 16은 본 개시의 실시예들에 따른 표시 장치의 구동 방법에 대한 흐름도이다.
도 17은 본 개시의 실시예들에 따른 서브 픽셀이 발광되는 과정의 흐름도이다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 1은 본 개시의 실시예들에 따른 표시 장치(100)의 시스템 구성도이다.
도 1을 참조하면, 본 개시의 실시예들에 따른 표시 장치(100)는 표시 패널(110)과, 표시 패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.
표시 패널(110)은 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 등의 신호 배선들을 포함하고, 다수의 서브 픽셀(SP)을 포함할 수 있다. 표시 패널(110)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비-표시 영역(NDA)을 포함할 수 있다. 표시 패널(110)에서, 표시 영역(DA)에는 이미지를 표시하기 위한 다수의 서브 픽셀(SP)이 배치되고, 비-표시 영역(NDA)에는 구동 회로들(120, 130, 140)이 전기적으로 연결되거나 구동 회로들(120, 130, 140)이 실장 될 수 있고, 집적회로 또는 인쇄회로 등이 연결되는 패드부가 배치될 수도 있다.
구동 회로는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등을 포함할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140)를 더 포함할 수 있다.
데이터 구동 회로(120)는 다수의 데이터 라인(DL)을 구동하기 위한 회로로서, 다수의 데이터 라인(DL)으로 데이터 신호들을 공급할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)을 구동하기 위한 회로서, 다수의 게이트 라인(GL)으로 게이트 신호들을 공급할 수 있다.
게이트 구동 회로(130)는 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)으로 턴-온 레벨 전압의 게이트 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동할 수 있다.
컨트롤러(140)는 데이터 구동 회로(120)의 동작 타이밍을 제어하기 위하여 데이터 제어 신호(DCS)를 데이터 구동 회로(120)에 공급할 수 있다. 컨트롤러(140)는 게이트 구동 회로(130)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS)를 게이트 구동 회로(130)에 공급할 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data)를 데이터 구동 회로(120)에 공급하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 제어할 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블 신호(DE), 클럭 신호(CLK) 등의 타이밍 신호를 입력 받아, 각종 제어 신호들(DCS, GCS)을 생성하여 데이터 구동 회로(120) 및 게이트 구동 회로(130)로 출력한다.
컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(Data)를 입력 받아 다수의 데이터 라인(DL)으로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다. 이러한 데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다. 각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 각 소스 드라이버 집적회로(SDIC)는, 경우에 따라서, 아날로그 디지털 변환부(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
예를 들어, 각 소스 드라이버 집적회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On GLass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(130)는 GIP (Gate In Panel) 타입으로 표시 패널(110)의 비-표시 영역(NDA)에 형성될 수 있다.
데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인(GL)이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(Data)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급할 수 있다.
데이터 구동 회로(120)는 표시 패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시 패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(130)는 표시 패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시 패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
컨트롤러(140)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(140)(Timing Controller)이거나, 타이밍 컨트롤러(140)(Timing Controller)를 포함하여 다른 제어 기능도 더 수행하는 제어장치일 수 있으며, 타이밍 컨트롤러(140)와 다른 제어장치일 수도 있으며, 제어장치 내 회로일 수도 있다. 컨트롤러(140)는, IC (Integrate Circuit), FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
컨트롤러(140)는 인쇄회로기판, 가요성 인쇄회로 등에 실장되고, 인쇄회로기판, 가요성 인쇄회로 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다. 컨트롤러(140)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동 회로(120)와 신호를 송수신할 수 있다. 예를 들어, 인터페이스는 LVDS (Low Voltage Differential Signaling) 인터페이스, EPI 인터페이스, SPI (Serial Peripheral Interface) 등을 포함할 수 있다. 컨트롤러(140)는 하나 이상의 레지스터 등의 기억장소를 포함할 수 있다.
본 실시예들에 따른 표시 장치(100)는, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
도 2는 본 개시의 실시예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 등가회로이다.
도 2를 참조하면, 본 개시의 실시예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 각각은 발광 소자(ED), 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센싱 트랜지스터(SENT), 및 스토리지 커패시터(Cst) 등을 포함할 수 있다. 이와 같이, 서브 픽셀(SP)이 3개의 트랜지스터(DRT, SCT, SENT)와 1개의 커패시터(Cst)를 포함하는 경우, 서브 픽셀(SP)은 3T(Transistor)1C(Capacitor) 구조를 갖는다고 한다.
발광 소자(ED)는 픽셀 전극(PE), 공통 전극(CE), 픽셀 전극(PE)과 공통 전극(CE) 사이에 위치하는 발광층(EL)을 포함할 수 있다. 여기서, 픽셀 전극(PE)은 각 서브 픽셀(SP)에 배치되며, 공통 전극(CE)은 다수의 서브 픽셀(SP)에 공통으로 배치될 수 있다. 예를 들어, 픽셀 전극(PE)은 애노드 전극이고, 공통 전극(CE)은 캐소드 전극일 수 있다. 다른 예를 들어, 픽셀 전극(PE)은 캐소드 전극이고, 공통 전극(CE)은 애노드 전극일 수 있다. 예를 들어, 발광 소자(ED)는 유기발광 다이오드(OLED), 마이크로 LED(Micro Light Emitting Diode) 또는 퀀텀닷 발광 소자(ED) 등일 수 있다.
구동 트랜지스터(DRT)는 발광 소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 구동 트랜지스터(DRT)의 게이트 노드일 수 있으며, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드일 수 있으며, 센싱 트랜지스터(SENT)의 소스 노드 또는 드레인 노드와 전기적으로 연결되고, 발광 소자(ED)의 픽셀 전극(PE)과도 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동 전압(EVDD)을 공급하는 구동 전압 라인(DVL)과 전기적으로 연결될 수 있다.
스캔 트랜지스터(SCT)는 스캔 신호(SCAN)에 의해 제어되며 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 사이에 연결될 수 있다. 스캔 트랜지스터(SCT)는, 게이트 라인(GL)의 한 종류인 스캔 신호 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 따라 턴-온 또는 턴-오프 되어, 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 간의 연결을 제어할 수 있다.
스캔 트랜지스터(SCT)는, 턴-온 레벨 전압을 갖는 스캔 신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)에 전달해줄 수 있다.
스캔 트랜지스터(SCT)를 턴-온 시킬 수 있는 스캔 신호(SCAN)의 턴-온 레벨 전압은 하이 레벨 전압 또는 로우 레벨 전압일 수 있다. 스캔 트랜지스터(SCT)를 턴-오프 시킬 수 있는 스캔 신호(SCAN)의 턴-오프 레벨 전압은 로우 레벨 전압 또는 하이 레벨 전압일 수 있다. 예를 들어, 스캔 트랜지스터(SCT)가 n 타입 트랜지스터인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고 턴-오프 레벨 전압은 로우 레벨 전압일 수 있다. 다른 예를 들어, 스캔 트랜지스터(SCT)가 p 타입 트랜지스터인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수 있다.
센싱 트랜지스터(SENT)는 센스 신호(SENSE)에 의해 제어되며 구동 트랜지스터(DRT)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 연결될 수 있다. 센싱 트랜지스터(SENT)는, 게이트 라인(GL)의 다른 한 종류인 센스 신호 라인(SENL)에서 공급된 센스 신호(SENSE)에 따라 턴-온 또는 턴-오프 되어, 기준 전압 라인(RVL)과 구동 트랜지스터(DRT)의 제2 노드(N2) 간의 연결을 제어할 수 있다.
센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센스 신호(SENSE)에 의해 턴-온 되어, 기준 전압 라인(RVL)에서 공급된 기준 전압(Vref)을 구동 트랜지스터(DRT)의 제2 노드(N2)에 전달해줄 수 있다. 또한, 센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 스캔 신호(SCAN) 에 의해 턴-온 되어, 기준 전압 라인(RVL)에서 공급된 기준 전압(Vref)을 구동 트랜지스터(DRT)의 제2 노드(N2)에 전달해줄 수 있다.
센싱 트랜지스터(SENT)를 턴-온 시킬 수 있는 센스 신호(SENSE)의 턴-온 레벨 전압은 하이 레벨 전압 또는 로우 레벨 전압일 수 있다. 센싱 트랜지스터(SENT)를 턴-오프 시킬 수 있는 센스 신호(SENSE)의 턴-오프 레벨 전압은 로우 레벨 전압 또는 하이 레벨 전압일 수 있다. 예를 들어, 센싱 트랜지스터(SENT)가 n 타입 트랜지스터인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고 턴-오프 레벨 전압은 로우 레벨 전압일 수 있다. 다른 예를 들어, 센싱 트랜지스터(SENT)가 p 타입 트랜지스터인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수 있다.
한편, 표시 장치(100)는 기준 전압 라인(RVL) 및 그라운드(GND) 사이에 형성된 라인 커패시터(Crvl)와, 기준 전압 라인(RVL) 및 아날로그 디지털 변환부(ADC) 간의 연결을 제어하는 샘플링 스위치(SAM)와, 기준 전압 라인(RVL) 및 기준 전압 공급 노드(Nref) 간의 연결을 제어하는 전원 스위치(SPRE)를 더 포함할 수 있다. 전원 공급 장치에서 출력된 기준 전압(Vref)이 기준 전압 공급 노드(Nref)에 공급되고, 전원 스위치(SPRE)를 통해 기준 전압 라인(RVL)에 공급될 수 있다.
또한, 센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센스 신호(SENSE)에 의해 턴-온 되어, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압(V2)을 기준 전압 라인(RVL)으로 전달해줄 수 있다. 이에 따라, 기준 전압 라인(RVL)과 그라운드(GND) 사이에 형성된 라인 커패시터(Crvl)가 충전될 수 있다.
센싱 트랜지스터(SENT)가 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압(V2)을 기준 전압 라인(RVL)으로 전달해주는 기능은 서브 픽셀(SP)의 특성치를 센싱하기 위한 구동 시 이용될 수 있다. 이 경우, 기준 전압 라인(RVL)으로 전달되는 전압은 서브 픽셀(SP)의 특성치를 산출하기 위한 전압이거나 서브 픽셀(SP)의 특성치가 반영된 전압일 수 있다.
본 개시에서, 서브 픽셀(SP)의 특성치는 구동 트랜지스터(DRT) 또는 발광 소자(ED)의 특성치일 수 있다. 구동 트랜지스터(DRT)의 특성치는 구동 트랜지스터(DRT)의 문턱전압 및 이동도 등을 포함할 수 있다. 발광 소자(ED)의 특성치는 발광 소자(ED)의 문턱전압을 포함할 수 있다.
구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 본 개시에서는, 설명의 편의를 위하여, 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n타입인 것을 예로 든다.
스토리지 커패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 스토리지 커패시터(Cst)에는 양 단의 전압 차이에 해당하는 전하량이 충전되고, 정해진 프레임 기간 동안, 양 단의 전압 차이가 유지되는 역할을 한다. 이에 따라, 정해진 프레임 기간 동안, 해당 서브 픽셀(SP)은 발광할 수 있다.
스토리지 커패시터(Cst)는, 구동 트랜지스터(DRT)의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 존재하는 내부 커패시터(Internal Capacitor)인 기생 커패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 커패시터(External Capacitor)일 수 있다.
스캔 신호 라인(SCL) 및 센스 신호 라인(SENL)은 서로 다른 게이트 라인(GL)일 수 있다. 이 경우, 스캔 신호(SCAN) 및 센스 신호(SENSE)는 서로 별개의 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캔 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 독립적일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캔 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수도 있고 다를 수 있다. 이를 “투-스캔(Two-Scan)” 구조라 부를 수 있다.
이와 다르게, 스캔 신호 라인(SCL) 및 센스 신호 라인(SENL)은 동일한 게이트 라인(GL)일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캔 트랜지스터(SCT)의 게이트 노드와 센싱 트랜지스터(SENT)의 게이트 노드는 하나의 게이트 라인(GL)에 연결될 수 있다. 이 경우, 스캔 신호(SCAN) 및 센스 신호(SENSE)는 동일한 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캔 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수 있다. 즉, 스캔 트랜지스터(SCT)의 게이트 노드와 센싱 트랜지스터(SENT)의 게이트 노드에는 스캔 신호(SCAN)가 공급될 수 있다. 이를 “원-스캔(One-Scan)” 구조라 부를 수 있다.
한편, 기준 전압 라인(RVL)은 하나의 서브 픽셀(SP) 열마다 배치될 수 있다. 이와 다르게, 기준 전압 라인(RVL)은 둘 이상의 서브 픽셀(SP) 열마다 배치될 수도 있다. 기준 전압 라인(RVL)이 둘 이상의 서브 픽셀(SP) 열마다 배치되는 경우, 복수의 서브 픽셀(SP)은 하나의 기준 전압 라인(RVL)으로부터 기준 전압(Vref)을 공급받을 수 있다.
도 3는 본 발명의 실시예들에 따른 표시 장치(100)의 블랙 데이터 삽입(BDI: Black Data Insertion) 구동을 나타낸 다이어그램이다.
표시 장치(100)의 구동 기간(Tdr)은 표시 패널(110)로부터 영상을 표출하기 위한 다수의 프레임 기간을 포함할 수 있다.
다수의 프레임 기간은 제1 프레임 기간(F1) 내지 제5 프레임 기간(F5)을 포함할 수 있다.
제1 프레임 기간(F1)은 제1 시점(t1)부터 제2 시점(t2)까지의 기간일 수 있다.
제1 프레임 기간(F1) 동안 게이트 신호는 제1 게이트 라인(GL1)으로부터 제n 게이트 라인(GLn)으로까지 시간에 따라 순차적으로 공급될 수 있다. n은 1이상의 자연수 일 수 있다.
도 3을 참조하면, 왼쪽 상단에서 오른쪽 하단 방향을 가리키는 제1 게이트 신호 지시선(gs1)을 확인할 수 있다. 제1 게이트 신호 지시선(gs1)은 시간에 따른 게이트 신호가 공급되는 게이트 라인의 위치를 나타낸다.
게이트 라인(GL)에 게이트 신호가 공급되면 제1 프레임 기간(F1)과 동일한 길이의 기간 동안 표시 패널(110)로부터 이미지 영상이 표현될 수 있다(Image Emission). 전술한 제1 프레임 기간(F1)은 영상을 표현하기 위한 영상 구동 기간일 수 있다.
제2 프레임 기간(F2)은 제2 시점(t2)부터 제3 시점(t3)까지의 기간일 수 있다.
제2 프레임 기간(F2) 동안 게이트 신호는 제1 게이트 라인(GL1)으로부터 제n 게이트 라인(GLn)으로까지 시간에 따라 순차적으로 공급될 수 있다.
도 3을 참조하면, 왼쪽 상단에서 오른쪽 하단 방향을 가리키는 제2 게이트 신호 지시선(gs2)을 확인할 수 있다. 제2 게이트 신호 지시선(gs2)은 시간에 따른 게이트 신호가 공급되는 게이트 라인의 위치를 나타낸다.
게이트 라인(GL)에 게이트 신호가 공급되면 제2 프레임 기간(F2)과 동일한 길이의 기간 동안 표시 패널(110)로부터 블랙 영상이 표현될 수 있다(Black Emission). 블랙 영상의 표출(Black Emission)은 다수의 데이터 라인(DL)으로 저 계조를 표현하기 위한 데이터 전압(Vdata)가 공급되어 진행될 수 있다. 예를 들어, 블랙 영상의 표출(Black Emission)은 검은 색 또는 회색 영상의 표출일 수 있다. 전술한 제2 프레임 기간(F2)은 블랙 데이터 삽입(BDI, Black Data Insertion)을 위한 BDI구동 기간일 수 있다.
제3 프레임 기간(F3)은 제3 시점(t3)부터 제4 시점(t4)까지의 기간일 수 있으며, 제3 프레임 기간(F3)의 특징 제1 프레임 기간(F1)의 특징과 동일할 수 있다. 제4 프레임 기간(F4)은 제4 시점(t4)부터 제5 시점(t5)까지의 기간일 수 있으며, 제4 프레임 기간(F4)의 특징 제2 프레임 기간(F2)의 특징과 동일할 수 있다. 제5 프레임 기간(F5)은 제5 시점(t5)부터 제6 시점(t6)까지의 기간일 수 있으며, 제5 프레임 기간(F5)의 특징 제1 프레임 기간(F1)의 특징과 동일할 수 있다.
다시 말해, 홀수 번째 프레임 기간(F2i-1, i는 자연수)의 특징은 제1 프레임 기간(F1)의 특징과 동일한 영상 구동 기간일 수 있으며, 짝수 번째 프레임 기간(F2i, i은 자연수)의 특징은 제2 프레임 기간(F2)의 특징과 동일한 BDI 구동 기간일 수 있다.
홀수 번째 프레임 기간(F2i-1)에서 이미지 영상의 표출(Image Emission)이 진행된 이후, 짝수 번째 프레임 기간(F2i)에서 블랙 영상의 표출(Black Emission)이 진행될 수 있다. 블랙 영상을 표현하기 위해 스토리지 커패시터(Cst)에는 저 계조를 표현하기 위한 데이터 전압(Vdata)이 충전될 수 있다. 즉, 스토리지 커패시터(Cst)는 저 계조를 표현하기 위한 데이터 전압(Vdata)으로 초기화 될 수 있다.
전술한 스토리지 커패시터(Cst)의 초기화를 통해 동영상 응답 시간(MPRT: Moving Picture Response Time)을 개선할 수 있다. 그러나, 스토리지 커패시터(Cst)를 초기화하기 위해, BDI구동 기간들을 추가 해야 하는 문제가 있으며, 또한 BDI구동을 위한 신호 라인이 추가로 배치되어야 하기 때문에 표시 장치(100) 또는 표시 패널(110)의 구성이 복잡해지는 문제가 있다.
이에, 본 개시의 실시예들은 동영상 응답 시간(MPRT)을 효율적으로 개선할 수 있는 표시 장치(100) 및 그 구동 방법을 제공할 수 있다.
본 개시의 실시예들은 효율적으로 동영상 응답 시간(MPRT)을 개선함에 따라 저전력 구동이 가능한 표시 장치(100) 및 그 구동 방법을 제공할 수 있다.
본 개시의 실시예들을 이하에서 상세히 설명하도록 한다.
도 4는 본 개시의 제1 실시예에 따른 표시 패널(410)에 배치되는 서브 픽셀(SP)의 회로 구조이다. 도 5는 본 개시의 제1 실시예에 따른 표시 패널(410)의 구동에 대한 도면이다. 도 6은 본 개시의 제1 실시예에 따른 표시 장치(100)의 구동 타이밍에 대한 도면이다.
표시 패널(410)에는 다수의 데이터 라인(DL), 다수의 기준 전압 라인(RVL), 다수의 게이트 라인(GL), 다수의 서브 픽셀(SP)이 배치될 수 있다.
다수의 서브 픽셀(SP)은 제xy 서브 픽셀(SPxy)를 포함할 수 있다. x는 서브 픽셀(SP)이 배치되는 행(row)일 수 있으며, y는 서브 픽셀(SP)이 배치되는 열(column)일 수 있다. 이하에서 서브 픽셀(SP)은 제xy 서브 픽셀(SPxy)의 형식으로 정의될 수 있다. 도 4를 참조하면, 다수의 서브 픽셀(SP)은 제11 서브 픽셀(SP11) 내지 제42 서브 픽셀(SP42)를 포함할 수 있다. 표시 패널(410)에는 다수의 서브 픽셀(SP)이 배치되나, 설명의 편의를 위하여 제11 서브 픽셀(SP11) 내지 제42 서브 픽셀(SP42)을 예시로 다수의 서브 픽셀(SP)의 특징을 설명하도록 한다.
다수의 서브 픽셀(SP) 각각은 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센싱 트랜지스터(SENT), 발광 소자(ED), 스토리지 커패시터(Cst) 등의 소자를 포함할 수 있으며, 이는 도 2에 도시된 서브 픽셀(SP) 특징과 동일할 수 있다.
도 4를 참조하면, 다수의 데이터 라인(DL)은 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)을 포함할 수 있다.
도 4를 참조하면, 다수의 기준 전압 라인(RVL)은 제1 기준 전압 라인(RVL1)과 제2 기준 전압 라인(RVL2)을 포함할 수 있다. 다수의 기준 전압 라인(RVL)은 배치되는 순서를 기준으로 하여 홀수 번째 기준 전압 라인(RVL2a-1, a는 자연수, 이하, “RVL_odd”이라 한다.)과 짝수 번째 기준 전압 라인(RVL2a, a는 자연수, 이하, “RVL_even”이라 한다.)으로 구분될 수 있다. 제1 기준 전압 라인(RVL1)은 홀수 번째 기준 전압 라인(RVL_odd)에 포함될 수 있으며, 제2 기준 전압 라인(RVL2)은 짝수 번째 기준 전압 라인(RVL_even)에 포함될 수 있다.
제1 데이터 라인(DL1)은 제11 서브 픽셀(SP11), 제21 서브 픽셀(SP21), 제31 서브 픽셀(SP31), 제41 서브 픽셀(SP41)과 전기적으로 연결될 수 있다. 제1 데이터 라인(DL1)은 제11 서브 픽셀(SP11), 제21 서브 픽셀(SP21), 제31 서브 픽셀(SP31), 제41 서브 픽셀(SP41) 각각의 스캔 트랜지스터(SCT)와 전기적으로 연결될 수 있다.
제2 데이터 라인(DL2)은 제12 서브 픽셀(SP12), 제22 서브 픽셀(SP22), 제32 서브 픽셀(SP32), 제42 서브 픽셀(SP42)과 전기적으로 연결될 수 있다. 제2 데이터 라인(DL2)은 제12 서브 픽셀(SP12), 제22 서브 픽셀(SP22), 제32 서브 픽셀(SP32), 제42 서브 픽셀(SP42) 각각의 스캔 트랜지스터(SCT)와 전기적으로 연결될 수 있다.
제1 기준 전압 라인(RVL1)은 제11 서브 픽셀(SP11), 제12 서브 픽셀(SP12), 제31 서브 픽셀(SP31), 제32 서브 픽셀(SP32)과 전기적으로 연결될 수 있다. 제1 기준 전압 라인(RVL1)은 제11 서브 픽셀(SP11), 제12 서브 픽셀(SP12), 제31 서브 픽셀(SP31), 제32 서브 픽셀(SP32) 각각의 센싱 트랜지스터(SENT)와 전기적으로 연결될 수 있다.
제2 기준 전압 라인(RVL2)은 제21 서브 픽셀(SP21), 제22 서브 픽셀(SP22), 제41 서브 픽셀(SP41), 제42 서브 픽셀(SP42)과 전기적으로 연결될 수 있다. 제2 기준 전압 라인(RVL2)은 제21 서브 픽셀(SP21), 제22 서브 픽셀(SP22), 제41 서브 픽셀(SP41), 제42 서브 픽셀(SP42) 각각의 센싱 트랜지스터(SENT)와 전기적으로 연결될 수 있다.
제1 기준 전압 라인(RVL1)에는 제1 기준 전압(Vref1) 또는 제2 기준 전압(Vref2)이 공급될 수 있다. 제2 기준 전압 라인(RVL2)에는 제1 기준 전압(Vref1) 또는 제2 기준 전압(Vref2)이 공급될 수 있다.
제1 기준 전압 라인(RVL1)에 제1 기준 전압(Vref1)이 공급될 때, 제2 기준 전압 라인(RVL2)에는 제2 기준 전압(Vref2)이 공급될 수 있다. 제1 기준 전압 라인(RVL1)에 제2 기준 전압(Vref2)이 공급될 때, 제2 기준 전압 라인(RVL2)에는 제1 기준 전압(Vref1)이 공급될 수 있다.
제2 기준 전압(Vref2)의 크기는 제1 기준 전압(Vref1)의 크기보다 클 수 있다.
제2 기준 전압(Vref2)의 크기는 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)의 크기보다 클 수 있다. 또한 제2 기준 전압(Vref2)의 크기는 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)의 크기와 동일할 수 있다.
제11 서브 픽셀(SP11)과 제12 서브 픽셀(SP12)에는 제1 게이트 라인(GL1)을 통해 제1 스캔 신호(SCAN1)가 공급되어, 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT)의 게이트 노드로 공급될 수 있다. 제21 서브 픽셀(SP21)과 제22 서브 픽셀(SP22)에는 제2 게이트 라인(GL2)을 통해 제2 스캔 신호(SCAN2)가 공급되어, 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT)의 게이트 노드로 공급될 수 있다. 제31 서브 픽셀(SP31)과 제32 서브 픽셀(SP32)에는 제3 게이트 라인(GL3)을 통해 제3 스캔 신호(SCAN3)가 공급되어, 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT)의 게이트 노드로 공급될 수 있다. 제41 서브 픽셀(SP41)과 제42 서브 픽셀(SP42)에는 제4 게이트 라인(GL4)을 통해 제4 스캔 신호(SCAN4)가 공급되어, 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT)의 게이트 노드로 공급될 수 있다.
다시 말해, 다수의 서브 픽셀(SP)은 “원-스캔(One-Scan)” 구조로 구동될 수 있다. 다만 이에 제한되지 않으며, 센싱 트랜지스터(SENT)에는 센스 신호(SENSE)가 공급되어, 스캔 트랜지스터(SCT)와 센싱 트랜지스터(SENT)는 개별적으로 제어될 수 있다.
서브 픽셀(SP)이 배치되는 2개의 열(column)마다 2개의 기준 전압 라인인 홀수 번째 기준 전압 라인(RVL_odd)과 짝수 번째 기준 전압 라인(RVL_even)이 배치될 수 있다. 상하좌우로 인접한 4개의 서브 픽셀(SP)을 하나의 단위로 하여, 좌우로 인접한 2개의 서브 픽셀(SP)은 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결될 수 있으며, 좌우로 인접한 나머지 2개의 서브 픽셀(SP)은 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결될 수 있다.
서브 픽셀(SP)이 배치되는 1개의 열(column)마다 2개의 기준 전압 라인인 홀수 번째 기준 전압 라인(RVL_odd)과 짝수 번째 기준 전압 라인(RVL_even)이 배치될 수 있다. 상하로 인접한 2개의 서브 픽셀(SP)을 하나의 단위로 하여, 1개의 서브 픽셀(SP)은 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결될 수 있으며, 나머지 1개의 서브 픽셀(SP)은 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결될 수 있다.
표시 패널(410)에 배치되는 다수의 서브 픽셀(SP)의 특징을 설명하였으며, 서브 픽셀(SP)이 발광되는 방법에 관해 설명하도록 한다. 이하의 설명은 하나의 예시이며, 표시 장치(100)의 구동 방법은 이에 제한되지 않는다.
도 17은 본 개시의 실시예들에 따른 서브 픽셀(SP)이 발광되는 과정의 흐름도이다. 도 17을 참조하면, 서브 픽셀(SP)이 발광되는 과정은 전압 공급 단계(S1710), 플로팅 단계(S1720), 발광 단계(S1730)로 진행될 수 있다.
전압 공급 단계(S1710)는 서브 픽셀(SP)에 포함되는 구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1) 및 소스 노드인 제2 노드(N2)에 전압이 공급되는 단계일 수 있다. 제1 노드(N1)에는 데이터 전압(Vdata)가 공급되며, 제2 노드(N2)에는 기준 전압(Vref)이 공급될 수 있다. 제1 노드(N1) 및 제2 노드(N2)에 공급된 전압은 스토리지 커패시터(Cst)에 저장될 수 있다. 스토리지 커패시터(Cst)에 저장된 전압은 게이트-소스 전압(Vgs)일 수 있다. 스토리지 커패시터(Cst)에 게이트-소스 전압(Vgs)이 저장됨에 따라, 전압 공급 단계(S1710) 이후에서도 구동 트랜지스터의 게이트 노드(N1)와 소스 노드(N2)의 전압 차이는 게이트-소스 전압(Vgs)으로 유지될 수 있다. 전압 공급 단계(S1710) 이후 플로팅 단계(S1720)가 진행될 수 있다.
전압 공급 단계(S1710)에서 공급되는 데이터 전압(Vdata)은 0[V] 내지 16[V]의 전압일 수 있다. 전압 공급 단계(S1710)에서 공급되는 기준 전압(Vref)은 0[V] 내지 0.5[V]의 전압일 수 있다. 데이터 전압(Vdata)과 기준 전압(Vref)의 전압 차이로 인해 구동 트랜지스터(DRT)를 통해 흐르는 구동 전류(Ids)의 크기를 조절할 수 있다. 구동 전류(Ids)의 크기를 조절함에 따라, 발광 소자(ED)의 휘도를 조절할 수 있다. 다만 전술한 전압 크기의 하나의 예시에 불과하며, 설계에 따라 변경될 수 있다.
전압 공급 단계(S1710)에서 공급되는 기준 전압(Vref)은 0[V] 내지 0.5[V]의 전압일 수 있으며, 이는 발광 소자(ED)의 애노드 전극에 공급될 수 있다. 또한 발광 소자(ED)의 캐소드 전극에는 기저 전압(EVSS)이 공급될 수 있다. 기저 전압(EVSS)는 그라운드 전압(GND)일 수 있다. 발광 소자(ED)의 애노드 전극과 캐소드 전극의 전압 차이는 발광 소자(ED)의 문턱전압(Vth_ED)보다 낮다. 그에 따라, 발광 소자(ED)로는 전류가 흐를 수 없으며, 전압 공급 단계(S1710)에서는 발광 소자(ED)가 발광되지 않는다.
플로팅 단계(S1720)는 제2 노드(N2)의 전압이 상승하는 단계일 수 있다. 플로팅 단계(S1720)에서 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT)는 턴-오프 상태로 스위칭될 수 있다. 즉, 제1 노드(N1) 및 제2 노드(N2)로 전압이 공급되지 않는 상태가 됨에 따라, 제1 노드(N1)의 전압과 제2 노드(N2)의 전압은 플로팅 상태가 될 수 있다.
전압 공급 단계(S1710) 동안, 스토리지 커패시터(Cst)에는 게이트-소스 전압(Vgs)가 저장되었기에, 구동 트랜지스터(DRT)는 턴-온 상태이다. 그에 따라 플로팅 단계(S1720)에서 구동 트랜지스터(DRT)를 통해 구동 전류(Ids)는 흐를 수 있다. 구동 전류(Ids)는 구동 트랜지스터(DRT)의 드레인 노드인 제3 노드(N3)에서 소스 노드인 제2 노드(N2)로 흐를 수 있다. 구동 전류(Ids)가 제2 노드(N2)로 흐름에 따라 제2 노드(N2)의 전압이 상승된다. 이때, 스토리지 커패시터(Cst)의 양단 전압은 충전된 게이트-소스 전압(Vgs)으로 유지된다. 그렇기에, 제2 노드(N2)이 상승할 때, 제1 노드(N1)의 전압도 상승될 수 있다.
한편, 다수의 서브 픽셀(SP)에 있어서, 제3 노드(N3)에는 구동 전압(EVDD)가 공급되며, 발광 소자(ED)의 캐소드 전극으로는 기저 전압(EVSS)이 공급될 수 있다. 제3 노드(N3)와 캐소드 전극이 연결되는 노드 사이에는 구동 전압(EVDD)에서 기저 전압(EVSS)을 뺀 전압이 인가된 상태이다. 그리고 플로팅 단계(S1720)에서 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT)는 턴-오프 상태이기에, 구동 트랜지스터(DRT)와 발광 소자(ED)에는 구동 전압(EVDD)에서 기저 전압(EVSS)을 뺀 전압이 분배되어 인가된다.
플로팅 단계(S1720)가 시작될 때에는 구동 트랜지스터(DRT)의 제3 노드(N3)와 제2 노드(N2) 사이에 구동 전압(EVDD)에서 기저 전압(EVSS)을 뺀 전압이 인가되는 상태이다. 그리고 발광 소자(ED)에는 기준 전압(Vref)와 기저 전압(EVSS)의 차이에 해당하는 전압이 인가되기에, 0V에 가까운 전압이 인가된 상태일 수 있다. 다시 말해, 플로팅 단계(S1720)가 시작될 때에는 발광 소자(ED)에는 발광 소자(ED)의 문턱 전압(Vth+ED)보다 낮은 전압이 인가되는 상태일 수 있다.
플로팅 단계(S1720)가 진행되는 동안, 제2 노드(N2)의 전압이 상승된다. 제3 노드(N3)의 전압은 구동 전압(EVDD)이지만, 제2 노드(N2)의 전압이 상승한다. 그에 따라 구동 트랜지스터(DRT)의 양단에 인가되는 전압의 크기는 감소된다.
그에 반해, 플로팅 단계(S1720)가 진행되는 동안, 발광 소자(ED)의 양단 전압은 상승될 수 있다. 발광 소자(ED)의 기저 전압(EVSS)은 유지되는데, 애노드 전극과 연결된 제2 노드(N2)의 전압이 상승하기에, 발광 소자(ED)의 양단 전압은 상승될 수 있다. 발광 소자(ED)의 양단의 전압이 상승하다가, 발광 소자(ED)의 문턱 전압(Vth_ED)보다 커질 수 있다. 이때부터 발광 소자(ED)는 발광할 수 있는 상태가 된다. 발광 소자(ED)가 발광되는 휘도는 구동 전류(Ids)의 크기에 대응된다. 제2 노드의 전압(N2)은 구동 전류(Ids)에 대응되는 전압으로 상승한다. 예를 들어, 구동 트랜지스터의 I-V 커브와 발광 소자의 I-V커브가 만나는 지점인 “발광 소자의 구동점”까지 제2 노드의 전압(N2)이 상승될 수 있다.
플로팅 단계(S1720)가 진행된 이후 발광 단계(S1730)가 진행될 수 있다. 발광 단계(S1730)에서 발광 소자(ED)는 소정의 휘도로 발광될 수 있다. 발광 소자(ED)의 소정의 휘도는 구동 전류(Ids)에 의해 제어된다. 발광 소자(ED)는 양단에 순방향 전압이 인가될 경우 발광될 수 있다. 그러나, 소자의 특성상 단지 발광 소자(ED)의 양단에 순방향 전압이 인가되는 것 만으로는 발광 소자(ED)가 효율적으로 발광될 수 없으며, 비효율적으로 발광됨에 따라 발광 소자(ED)의 제어가 어려울 수 있다. 발광 소자(ED)는 전자-정공이 결합됨에 따라, 전류가 공급되어야 용이하게 제어될 수 있다. 즉, 발광 소자(ED)는 구동 전류(Ids)를 공급 받음에 따라 효율적으로 제어될 수 있다.
본원 발명의 서브 픽셀(SP)도 전술한 전압 공급 단계(S1710), 플로팅 단계(S1720), 발광 단계(S1730)로 진행될 수 있다.
전압 공급 단계(S1710)에서, 다수의 서브 픽셀(SP)은 데이터 라인(DL)을 통해 데이터 전압(Vdata)을 공급받을 수 있으며, 데이터 전압(Vdata)는 구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1)에 공급될 수 있다.
전압 공급 단계(S1710)에서, 홀수 번째 기준 전압 라인들(RVL_odd)에 제1 기준 전압(Vref1)이 공급될 때, 짝수 번째 기준 전압 라인들(RVL_even)에는 제2 기준 전압(Vref2)이 공급될 수 있다. 제1 기준 전압(Vref1)은 제2 기준 전압(Vref2)보다 작을 수 있다.
데이터 전압(Vdata)과 제1 기준 전압(Vref1)을 공급받은 서브 픽셀(SP)에 포함되는 스토리지 커패시터(Cst)는 프레임 영상을 표현하기 위한 전압으로 충전될 수 있다.
그에 반해, 데이터 전압(Vdata)과 제2 기준 전압(Vref2)을 공급받은 서브 픽셀(SP)에 포함되는 스토리지 커패시터(Cst)는 전압이 충전되지 않거나, 또는 프레임 영상을 표현하기 위한 전압이 아닌 전압으로 충전될 수 있다. 영상 표현을 위해서 제1 노드(N1)에는 데이터 전압(Vdata)이 공급되어야 하고, 제2 노드(N2)에는 기준 전압(Vref)가 공급되어야 한다. 이때, 데이터 전압(Vdata)는 기준 전압(Vref)보다 크다. 이와 달리, 제2 기준 전압(Vref2)는 데이터 전압(Vdata)와 크기가 동일하거나 또는 제2 기준 전압(Vref2)는 데이터 전압(Vdata)보다 큰 전압을 갖는다. 예를 들어, 제2 기준 전압(Vref2)는 데이터 전압(Vdata)보다 크거나 같은 경우, 제2 기준 전압(Vref2)을 공급받는 서브 픽셀(SP)은 발광되지 않을 수 있다. 이 경우, 서브 픽셀(SP)은 0인 계조값을 표현할 수 있다. 다수의 서브 픽셀(SP) 중 일부 서브 픽셀(SP)을 0인 계조값으로 발광시킴에 따라, 표시 장치(100)는 BDI구동 방법에 의해 구동될 수 있다.
한편, 제2 기준 전압(Vref2)은 제1 기준 전압(Vref1)보다 크되 데이터 전압(Vdata)보다 작을 수 있다. 이 경우, 서브 픽셀(SP)은 저계조로 발광될 수 있다. 저계조는 회색(gray) 색상일 수 있다. BDI 구동은 블랙 계조가 아니더라도 저계조를 활용하여서도 구동될 수 있다. 즉, 다수의 서브 픽셀(SP) 중 일부 서브 픽셀(SP)을 저계조로 발광시킴에 따라, 표시 장치(100)는 BDI구동 방법에 의해 구동될 수 있다. 이 또한 BDI 구동이지만, 이는 “GDI 구동(Gray Data Insertion)”이라 불릴 수도 있다. “GDI 구동”을 통해서도 동영상 응답 시간(MPRT)을 효율적으로 개선할 수 있다.
제2 기준 전압(Vref2)은 제2-1 기준 전압(Vref2-1) 또는 제2-2 기준 전압(Vref2-2)일 수 있다. 서브 픽셀에 제2-1 기준 전압(Vref2-1)이 공급되는 경우와 제2-2 기준 전압(Vref2-2)이 공급되는 경우를 나눠서 설명하도록 한다.
제2-1 기준 전압(Vref2-1)은 제1 기준 전압(Vref1)보다 크되 발광 소자(ED)의 문턱 전압(Vth_ED)보다 작은 전압일 수 있다. 제2-1 기준 전압(Vref2-1)은 발광 소자(ED)의 문턱 전압(Vth_ED)보다 작기 때문에 발광 소자(ED)는 턴-오프 상태일 수 있다. 예를 들어, 발광 소자(ED)의 문턱 전압(Vth_ED)이 7.5 [V] 라고 가정한다면, 제2-1 기준 전압(Vref2-1)은 0.5 [V] 이상 7.5 [V] 이하일 수 있다. 데이터 전압(Vdata)은 예를 들어 0 [V] 내지 16 [V]의 전압을 가질 수 있으며, 제2-1 기준 전압(Vref2-1)은 데이터 전압(Vdata)보다 클 수 도 있으나, 작을 수도 있다.
제2-1 기준 전압(Vref2-1)이 데이터 전압(Vdata)보다 큰 경우, 스토리지 커패시터(Cst)는 프레임 영상을 표현하기 위한 전압으로 충전되지 않는다. 그에 따라 서브 픽셀(SP)은 발광되지 않는다. 이를 통해, BDI 구동이 가능하다.
제2-1 기준 전압(Vref2-1)이 데이터 전압(Vdata)보다 작은 경우, 스토리지 커패시터(Cst)에는 소정의 게이트-소스 전압(Vgs)으로 충전될 수 있다. 이 경우, 구동 전류(Ids)가 흐를 수 있으며, 플로팅 기간 동안 발광 소자(ED)의 양단 전압은 문턱 전압(Vth_ED)보다 커질 수 있다. 그러나, 게이트-소스 전압(Vgs)이 작기 때문에, 설령 구동 전류(Ids)가 발광 소자(ED)에 흐르더라도 발광 소자(ED)의 휘도는 저계조일 수 있다. 즉, 서브 픽셀(SP)은 저계조로 발광되기에, 이를 통해 BDI 구동 또는 GDI 구동이 가능하다.
제2-2 기준 전압(Vref2-2)은 제1 기준 전압(Vref1)보다 크며 발광 소자(ED)의 문턱 전압(Vth_ED)보다 큰 전압일 수 있다. 제2-2 기준 전압(Vref2-2)은 발광 소자(ED)의 문턱 전압(Vth_ED)보다 크기에, 발광 소자(ED)는 턴-온 상태일 수 있다. 그러나, 스토리지 커패시터(Cst)의 양단 전압은 프레임 영상을 표현하기 위한 전압으로 충전되지 않았기에, 구동 전류(Ids)는 발광 소자(ED)로 흐르지 않는다. 전술했던 바와 같이, 발광 소자(ED)는 단순히 발광 소자(ED)의 양단에 문턱 전압(Vth_ED)이상의 전압이 공급되다고 하여 발광이 제어되지 않는다. 발광 소자(ED)로 흐르는 구동 전류(Ids)를 제어함에 따라 발광 소자(ED)는 발광될 수 있다. 즉, 제2-2 기준 전압(Vref2-2)을 공급받는 서브 픽셀(SP)은 전자-정공의 결합 효율이 매우 낮은 상태이기에 저계조로 발광된다. 저계조로 발광 되는 서브 픽셀(SP)을 이용하여 BDI 구동 또는 GDI 구동이 가능하다.
전술한 내용을 정리하면, 서브 픽셀(SP)에 제2 기준 전압(Vref2)을 공급함에 따라 서브 픽셀(SP)을 블랙 계조 또는 저계조로 발광시킬 수 있으며, 그에 따라 BDI 구동 또는 GDI 구동이 가능하다. 또한 제2 기준 전압(Vref2)은 제2-1 기준 전압(Vref2-1) 또는 제2-2 기준 전압(Vref2-2)일 수 있다. 본 개시의 실시예들은 제1 실시예 내지 제4 실시예를 포함한다. 본 개시의 제1 실시예 및 제2 실시예에서 제2 기준 전압(Vref2)는 제2-1 기준 전압(Vref2-1) 또는 제2-2 기준 전압(Vref2-2)일 수 있다. 제1 실시예는 도 4 내지 도 6을 참조하여 설명하도록 한다. 제2 실시예는 도 7 내지 도 9를 참조하여 설명하도록 한다. 이하에서는 제1 실시예 및 제2 실시예를 상세히 설명한다.
전술한 도 4의 설명과 같이, 본 개시의 제1 실시예의 표시 장치(100)는 표시 패널(410)을 포함할 수 있다. 서브 픽셀(SP)을 포함하는 표시 패널(410)의 구동에 관해 이하에서 설명하도록 한다.
도 5를 참조하면, 표시 장치(100)의 구동 기간(Td)은 표시 패널(410)로부터 영상을 표출하기 위한 다수의 메인 프레임 기간(MF)을 포함할 수 있다.
다수의 메인 프레임 기간(MF)은 제1 메인 프레임 기간(MF1) 및 제2 메인 프레임 기간(MF2)을 포함할 수 있다.
도 5를 참조하면, 다수의 서브 픽셀(SP)이 발광하는 제1 메인 프레임 기간(MF1)은 제11 서브 프레임 기간(SF11) 및 제12 서브 프레임 기간(SF12)을 포함할 수 있다.
도 5를 참조하면, 표시 패널(410)의 발광 여부를 확인할 수 있으며, 설명의 편의를 위하여 표시 패널(410)에는 제11 서브 픽셀(SP11) 내지 제44 서브 픽셀(SP44)만 배치되는 것으로 도시하였다. 표시 패널(410)에 배치되는 서브 픽셀(SP)의 개수에는 제한이 없다.
제11 서브 프레임 기간(SF11)은 다수의 서브 픽셀(SP) 중 일부의 서브 픽셀(SP)이 발광 상태(Emission)인 기간일 수 있다. 일부의 서브 픽셀(SP)은 홀수 번째 기준 전압 라인(RVL_odd)과 연결된 서브 픽셀(SP)인 제11 서브 픽셀(SP11), 제12 서브 픽셀(SP12), 제13 서브 픽셀(SP13), 제14 서브 픽셀(SP14), 제31 서브 픽셀(SP31), 제32 서브 픽셀(SP32), 제33 서브 픽셀(SP33), 제34 서브 픽셀(SP34)일 수 있다. 즉, 일부의 서브 픽셀(SP)은 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결된 서브 픽셀들(SP) 일 수 있다.
제12 서브 프레임 기간(SF12)은 다수의 서브 픽셀(SP) 중 일부의 서브 픽셀(SP)을 제외한 나머지 서브 픽셀(SP)이 발광 상태(Emission)인 기간일 수 있다. 나머지 서브 픽셀(SP)은 짝수 번째 기준 전압 라인(RVL_even)과 연결된 서브 픽셀인 제21 서브 픽셀(SP21), 제22 서브 픽셀(SP22), 제23 서브 픽셀(SP23), 제24 서브 픽셀(SP24), 제41 서브 픽셀(SP41), 제42 서브 픽셀(SP42), 제43 서브 픽셀(SP43), 제44 서브 픽셀(SP44)일 수 있다. 즉, 나머지 서브 픽셀(SP)은 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결된 서브 픽셀들(SP) 일 수 있다.
제11 서브 프레임 기간(SF11)에서는 일부 서브 픽셀(SP)만 발광 상태(Emission)이고, 나머지 서브 픽셀(SP)은 비 발광 상태(Non-Emission)일 수 있다. 나머지 서브 픽셀(SP)은 비 발광 상태(Non-Emission)임에 따라, 나머지 서브 픽셀(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다. 즉, 나머지 서브 픽셀(SP)은 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결된 서브 픽셀들(SP) 일 수 있기에, 제11 서브 프레임 기간(SF11) 동안 나머지 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
제12 서브 프레임 기간(SF12)에서는 나머지 서브 픽셀(SP)만 발광 상태(Emission)이고, 일부 서브 픽셀(SP)은 비 발광 상태(Non-Emission)일 수 있다. 일부 서브 픽셀(SP)은 비 발광 상태(Non-Emission)임에 따라, 일부 서브 픽셀(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다. 즉, 일부의 서브 픽셀(SP)은 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결된 서브 픽셀들(SP) 일 수 있기에, 제12 서브 프레임 기간(SF12) 동안 일부 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
다시 말해, 하나의 프레임 영상을 표현하기 위한 제1 메인 프레임 기간(MF1)동안 모든 서브 픽셀(SP)에 포함되는 스토리지 커패시터(Cst)는 초기화 과정을 거침에 따라, 동영상 응답 시간(MPRT: Moving Picture Response Time)이 개선될 수 있다.
제1 메인 프레임 기간(MF1) 이후에는 제2 메인 프레임 기간(MF2)가 진행될 수 있다. 제2 메인 프레임 기간(MF2)은 제21 서브 프레임 기간(SF21) 및 제22 서브 프레임 기간(SF22)을 포함할 수 있다. 제21 서브 프레임 기간(SF21)의 특징은 제11 서브 프레임 기간(SF11)과 동일할 수 있으며, 제22 서브 프레임 기간(SF22)의 특징은 제12 서브 프레임 기간(SF12)과 동일할 수 있다.
제2 메인 프레임 기간(MF2) 이후에는 다수의 메인 프레임 기간(MF)이 반복되어 진행될 수 있다.
전술한 표시 패널(410)의 구동에 관한 설명에 이어서, 이하에서는 도 6을 참조하여 표시 장치(100)의 구동 방법을 신호들의 타이밍도와 함께 상세히 설명하도록 한다.
도 6을 참조하면, 표시 장치(100)에 포함되는 제1 게이트 라인(GL1) 내지 제n 게이트 라인(GLn)에 공급되는 신호 및 신호가 공급되는 시점을 확인할 수 있다. 표시 장치(100)는 다수의 기준 전압 라인(RVL)을 포함할 수 있으며, 다수의 기준 전압 라인(RVL)은 배치되는 순서를 기준으로 하여 홀수 번째 기준 전압 라인(RVL_odd)과 짝수 번째 기준 전압 라인(RVL_even)으로 구분될 수 있다.
홀수 번째 기준 전압 라인(RVL_odd)에는 제1 기준 전압(Vref1) 또는 제2 기준 전압(Vref2)이 공급될 수 있다. 짝수 번째 기준 전압 라인(RVL_even)에는 제1 기준 전압(Vref1) 또는 제2 기준 전압(Vref2)이 공급될 수 있다. 제2 기준 전압(Vref2)의 크기는 제1 기준 전압(Vref1)의 크기보다 클 수 있다. 제2 기준 전압(Vref2)은 제2-1 기준 전압(Vref2-1) 또는 제2-2 기준 전압(Vref2-2)일 수 있다.
도 6을 참조하면, 다수의 서브 픽셀(SP)이 발광하는 제1 메인 프레임 기간(MF1)은 제11 서브 프레임 기간(SF11) 및 제12 서브 프레임 기간(SF12)을 포함할 수 있다.
제11 서브 프레임 기간(SF11)은 홀수 번째 기준 전압 라인(RVL_odd)에 제1 기준 전압(Vref1)이 공급되며, 짝수 번째 기준 전압 라인(RVL_even)에 제2 기준 전압(Vref2)이 공급되는 기간일 수 있다.
제12 서브 프레임 기간(SF12)은 홀수 번째 기준 전압 라인(RVL_odd)에 제2 기준 전압(Vref2)이 공급되며, 짝수 번째 기준 전압 라인(RVL_even)에 제1 기준 전압(Vref1)이 공급되는 기간일 수 있다.
한편, 서브 픽셀(SP)의 발광 상태(Emission)는 서브 픽셀(SP)에 포함되는 발광 소자(ED)의 발광 여부 또는 발광 휘도에 따라 달라질 수 있으며, 발광 여부 또는 발광 휘도는 제1 노드(N1)에 공급되는 데이터 전압(Vdata) 및 제2 노드(N2)에 공급되는 기준 전압(Vref)에 따라 달라질 수 있다. 데이터 전압(Vdata)이 기준 전압(Vref)보다 크다면 영상 표현이 가능하며, 데이터 전압(Vdata)이 기준 전압(Vref)보다 작으면 구동 트랜지스터(DRT)는 구동 전류(Id)를 흘려 보내지 않기에 발광 소자(ED)는 비 발광 상태(Non-Emission)로 유지될 수 있다.
도 6을 참조하면, 제111 시점(t111)과 제112 시점(t112) 사이 기간에서, 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)에는 동일한 시점인 제111 시점(t111)에 턴-온 게이트 신호가 공급되어 유지될 수 있다.
제111 시점(t111)과 제112 시점(t112) 사이 기간에서, 제1 게이트 라인(GL1)과 전기적으로 연결된 서브 픽셀들(SP) 및 제2 게이트 라인(GL2)과 전기적으로 연결된 서브 픽셀들(SP)에는 다수의 데이터 라인(DL)을 통해 데이터 전압(Vdata)이 공급될 수 있다. 예를 들어, 제1 게이트 라인(GL1)과 전기적으로 연결된 제11 서브 픽셀(SP11) 및 제2 게이트 라인(GL2)과 전기적으로 연결된 제21 서브 픽셀(SP21)에는 동일한 데이터 전압(Vdata)이 공급될 수 있다.
제111 시점(t111)과 제112 시점(t112) 사이 기간에서, 홀수 번째 기준 전압 라인(RVL_odd)에는 제1 기준 전압(Vref1)이 공급되며, 짝수 번째 기준 전압 라인(RVL_even)에는 제2 기준 전압(Vref2)이 공급되는 기간일 수 있다.
제2 기준 전압(Vref2)의 크기는 제1 기준 전압(Vref1)의 크기보다 클 수 있다. 제2 기준 전압(Vref2)의 크기는 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)의 크기보다 크거나, 또는 동일할 수 있다.
도 4를 참조하면, 제1 게이트 라인(GL1)과 전기적으로 연결된 서브 픽셀들(SP)은 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결될 수 있으며, 제2 게이트 라인(GL2)과 전기적으로 연결된 서브 픽셀들(SP)은 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결될 수 있다.
홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제1 기준 전압(Vref1)보다 크기에, 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결된 서브 픽셀들(SP)은 발광 상태(Emission)가 될 수 있다.
짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제2 기준 전압(Vref2)보다 작기에, 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결된 서브 픽셀들(SP)은 비 발광 상태(Non-Emission)로 유지될 수 있다. 즉, 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결된 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
예를 들어, 제1 게이트 라인(GL1)과 전기적으로 연결된 서브 픽셀(SP11) 및 제2 게이트 라인(GL2)과 전기적으로 연결된 제21 서브 픽셀(SP21)에는 동일한 데이터 전압(Vdata)이 공급되었으나, 제11 서브 픽셀(SP11)은 발광될 수 있으며, 제21 서브 픽셀(SP21)은 발광되지 않을 수 있다.
도 6을 참조하면, 제112 시점(t112)과 제113 시점(t113) 사이 기간에서, 제3 게이트 라인(GL3) 및 제4 게이트 라인(GL4)에는 동일한 시점인 제112 시점(t112)에 턴-온 게이트 신호가 공급되어 유지될 수 있다.
제112 시점(t112)과 제113 시점(t113) 사이 기간에서, 제3 게이트 라인(GL3)과 전기적으로 연결된 서브 픽셀들(SP) 및 제4 게이트 라인(GL4)과 전기적으로 연결된 서브 픽셀들(SP)에는 다수의 데이터 라인(DL)을 통해 데이터 전압(Vdata)이 공급될 수 있다. 예를 들어, 제3 게이트 라인(GL3)과 전기적으로 연결된 제31 서브 픽셀(SP31) 및 제4 게이트 라인(GL4)과 전기적으로 연결된 제41 서브 픽셀(SP41)에는 동일한 데이터 전압(Vdata)이 공급될 수 있다.
제112 시점(t112)과 제113 시점(t113) 사이 기간에서, 홀수 번째 기준 전압 라인(RVL_odd)에는 제1 기준 전압(Vref1)이 공급되며, 짝수 번째 기준 전압 라인(RVL_even)에는 제2 기준 전압(Vref2)이 공급되는 기간일 수 있다.
제2 기준 전압(Vref2)의 크기는 제1 기준 전압(Vref1)의 크기보다 클 수 있다. 제2 기준 전압(Vref2)의 크기는 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)의 크기보다 크거나, 또는 동일할 수 있다.
도 4를 참조하면, 제3 게이트 라인(GL3)과 전기적으로 연결된 서브 픽셀들(SP)은 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결될 수 있으며, 제4 게이트 라인(GL4)과 전기적으로 연결된 서브 픽셀들(SP)은 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결될 수 있다.
홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제1 기준 전압(Vref1)보다 크기에, 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결된 서브 픽셀들(SP)은 발광 상태(Emission)가 될 수 있다.
짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제2 기준 전압(Vref2)보다 작기에, 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결된 서브 픽셀들(SP)은 비 발광 상태(Non-Emission)로 유지될 수 있다. 즉, 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결된 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
예를 들어, 제3 게이트 라인(GL3)과 전기적으로 연결된 제31 서브 픽셀(SP31) 및 제4 게이트 라인(GL4)과 전기적으로 연결된 제41 서브 픽셀(SP41)에는 동일한 데이터 전압(Vdata)이 공급되었으나, 제31 서브 픽셀(SP31)은 발광될 수 있으며, 제41 서브 픽셀(SP41)은 발광되지 않을 수 있다.
도 6을 참조하면, 제11k 시점(t11k)과 제121 시점(t121) 사이 기간에서, 제n-1 게이트 라인(GLn-1) 및 제n 게이트 라인(GLn)에는 동일한 시점인 제11k 시점(t11k)에 턴-온 게이트 신호가 공급되어 유지될 수 있다. n 및 k는 1 이상의 자연수일 수 있으며, k와 n의 관계는 n=2k 일 수 있다. 다만, 이에 제한되지 않는다.
제11k 시점(t11k)과 제121 시점(t121) 사이 기간에서, 제n-1 게이트 라인(GLn-1)과 전기적으로 연결된 서브 픽셀들(SP) 및 제n 게이트 라인(GLn)과 전기적으로 연결된 서브 픽셀들(SP)에는 다수의 데이터 라인(DL)을 통해 데이터 전압(Vdata)이 공급될 수 있다. 예를 들어, 제n-1 게이트 라인(GLn-1)과 전기적으로 연결된 제n-11 서브 픽셀(SPn-11) 및 제n 게이트 라인(GLn)과 전기적으로 연결된 제n1 서브 픽셀(SPn1)에는 동일한 데이터 전압(Vdata)이 공급될 수 있다.
제11k 시점(t11k)과 제121 시점(t121) 사이 기간에서, 홀수 번째 기준 전압 라인(RVL_odd)에는 제1 기준 전압(Vref1)이 공급되며, 짝수 번째 기준 전압 라인(RVL_even)에는 제2 기준 전압(Vref2)이 공급되는 기간일 수 있다.
제2 기준 전압(Vref2)의 크기는 제1 기준 전압(Vref1)의 크기보다 클 수 있다. 제2 기준 전압(Vref2)은 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)의 크기보다 크거나, 또는 동일할 수 있다.
제n-1 게이트 라인(GLn-1)과 전기적으로 연결된 서브 픽셀들(SP)은 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결될 수 있으며, 제n 게이트 라인(GLn)과 전기적으로 연결된 서브 픽셀들(SP)은 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결될 수 있다.
홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제1 기준 전압(Vref1)보다 크기에, 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결된 서브 픽셀들(SP)은 발광 상태(Emission)가 될 수 있다.
짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제2 기준 전압(Vref2)보다 작기에, 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결된 서브 픽셀들(SP)은 비 발광 상태(Non-Emission)로 유지될 수 있다. 즉, 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결된 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
즉, 제11 서브 프레임 기간(SF11)에서는 일부 서브 픽셀(SP)만 발광 상태(Emission)이고, 나머지 서브 픽셀(SP)은 비 발광 상태(Non-Emission)일 수 있다. 나머지 서브 픽셀(SP)은 비 발광 상태(Non-Emission)임에 따라, 나머지 서브 픽셀(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다. 즉, 나머지 서브 픽셀(SP)은 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결된 서브 픽셀들(SP) 일 수 있기에, 제11 서브 프레임 기간(SF11) 동안 나머지 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
예를 들어, 제n-1 게이트 라인(GLn-1)과 전기적으로 연결된 제n-11 서브 픽셀(SPn-11) 및 제n 게이트 라인(GLn)과 전기적으로 연결된 제n1 서브 픽셀(SPn1)에는 동일한 데이터 전압(Vdata)이 공급되었으나, 제n-11 서브 픽셀(SPn-11)은 발광될 수 있으며, 제n1 서브 픽셀(SPn1)은 발광되지 않을 수 있다.
도 6을 참조하면, 제121 시점(t121)과 제122 시점(t122) 사이 기간에서, 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)에는 동일한 시점인 제121 시점(t121)에 턴-온 게이트 신호가 공급되어 유지될 수 있다.
제121 시점(t121)과 제122 시점(t122) 사이 기간에서, 제1 게이트 라인(GL1)과 전기적으로 연결된 서브 픽셀들(SP) 및 제2 게이트 라인(GL2)과 전기적으로 연결된 서브 픽셀들(SP)에는 다수의 데이터 라인(DL)을 통해 데이터 전압(Vdata)이 공급될 수 있다. 예를 들어, 제1 게이트 라인(GL1)과 전기적으로 연결된 제11 서브 픽셀(SP11) 및 제2 게이트 라인(GL2)과 전기적으로 연결된 제21 서브 픽셀(SP21)에는 동일한 데이터 전압(Vdata)이 공급될 수 있다.
제121 시점(t121)과 제122 시점(t122) 사이 기간에서, 홀수 번째 기준 전압 라인(RVL_odd)에는 제2 기준 전압(Vref2)이 공급되며, 짝수 번째 기준 전압 라인(RVL_even)에는 제1 기준 전압(Vref1)이 공급되는 기간일 수 있다.
제2 기준 전압(Vref2)의 크기는 제1 기준 전압(Vref1)의 크기보다 클 수 있다. 제2 기준 전압(Vref2)은 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)의 크기보다 크거나, 또는 동일할 수 있다.
도 4를 참조하면, 제1 게이트 라인(GL1)과 전기적으로 연결된 서브 픽셀들(SP)은 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결될 수 있으며, 제2 게이트 라인(GL2)과 전기적으로 연결된 서브 픽셀들(SP)은 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결될 수 있다.
짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제1 기준 전압(Vref1)보다 크기에, 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결된 서브 픽셀들(SP)은 발광 상태(Emission)가 될 수 있다.
홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제2 기준 전압(Vref2)보다 작기에, 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결된 서브 픽셀들(SP)은 비 발광 상태(Non-Emission)로 유지될 수 있다. 즉, 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결된 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
예를 들어, 제1 게이트 라인(GL1)과 전기적으로 연결된 서브 픽셀(SP11) 및 제2 게이트 라인(GL2)과 전기적으로 연결된 제21 서브 픽셀(SP21)에는 동일한 데이터 전압(Vdata)이 공급되었으나, 제21 서브 픽셀(SP21)은 발광될 수 있으며, 제11 서브 픽셀(SP11)은 발광되지 않을 수 있다.
도 6을 참조하면, 제122 시점(t122)과 제123 시점(t123) 사이 기간에서, 제3 게이트 라인(GL3) 및 제4 게이트 라인(GL4)에는 동일한 시점인 제122 시점(t122)에 턴-온 게이트 신호가 공급되어 유지될 수 있다.
제122 시점(t122)과 제123 시점(t123) 사이 기간에서, 제3 게이트 라인(GL3)과 전기적으로 연결된 서브 픽셀들(SP) 및 제4 게이트 라인(GL4)과 전기적으로 연결된 서브 픽셀들(SP)에는 다수의 데이터 라인(DL)을 통해 데이터 전압(Vdata)이 공급될 수 있다. 예를 들어, 제3 게이트 라인(GL3)과 전기적으로 연결된 제31 서브 픽셀(SP31) 및 제4 게이트 라인(GL4)과 전기적으로 연결된 제41 서브 픽셀(SP41)에는 동일한 데이터 전압(Vdata)이 공급될 수 있다.
제122 시점(t122)과 제123 시점(t123) 사이 기간에서, 홀수 번째 기준 전압 라인(RVL_odd)에는 제2 기준 전압(Vref2)이 공급되며, 짝수 번째 기준 전압 라인(RVL_even)에는 제1 기준 전압(Vref1)이 공급되는 기간일 수 있다.
제2 기준 전압(Vref2)의 크기는 제1 기준 전압(Vref1)의 크기보다 클 수 있다. 제2 기준 전압(Vref2)은 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)의 크기보다 크거나, 또는 동일할 수 있다.
도 4를 참조하면, 제3 게이트 라인(GL3)과 전기적으로 연결된 서브 픽셀들(SP)은 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결될 수 있으며, 제4 게이트 라인(GL4)과 전기적으로 연결된 서브 픽셀들(SP)은 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결될 수 있다.
짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제1 기준 전압(Vref1)보다 크기에, 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결된 서브 픽셀들(SP)은 발광 상태(Emission)가 될 수 있다.
홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제2 기준 전압(Vref2)보다 작기에, 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결된 서브 픽셀들(SP)은 비 발광 상태(Non-Emission)로 유지될 수 있다. 즉, 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결된 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
예를 들어, 제3 게이트 라인(GL3)과 전기적으로 연결된 제31 서브 픽셀(SP31) 및 제4 게이트 라인(GL4)과 전기적으로 연결된 제41 서브 픽셀(SP41)에는 동일한 데이터 전압(Vdata)이 공급되었으나, 제41 서브 픽셀(SP41)은 발광될 수 있으며, 제31 서브 픽셀(SP31)은 발광되지 않을 수 있다.
도 6을 참조하면, 제12k 시점(t12k)과 제211 시점(t211) 사이 기간에서, 제n-1 게이트 라인(GLn-1) 및 제n 게이트 라인(GLn)에는 동일한 시점인 제12k 시점(t12k)에 턴-온 게이트 신호가 공급되어 유지될 수 있다. n 및 k는 1 이상의 자연수일 수 있으며, k와 n의 관계는 n=2k 일 수 있다. 다만, 이에 제한되지 않는다.
제12k 시점(t12k)과 제211 시점(t211) 사이 기간에서, 제n-1 게이트 라인(GLn-1)과 전기적으로 연결된 서브 픽셀들(SP) 및 제n 게이트 라인(GLn)과 전기적으로 연결된 서브 픽셀들(SP)에는 다수의 데이터 라인(DL)을 통해 데이터 전압(Vdata)이 공급될 수 있다. 예를 들어, 제n-1 게이트 라인(GLn-1)과 전기적으로 연결된 제n-11 서브 픽셀(SPn-11) 및 제n 게이트 라인(GLn)과 전기적으로 연결된 제n1 서브 픽셀(SPn1)에는 동일한 데이터 전압(Vdata)이 공급될 수 있다.
제12k 시점(t12k)과 제211 시점(t211) 사이 기간에서, 홀수 번째 기준 전압 라인(RVL_odd)에는 제2 기준 전압(Vref2)이 공급되며, 짝수 번째 기준 전압 라인(RVL_even)에는 제1 기준 전압(Vref1)이 공급되는 기간일 수 있다.
제2 기준 전압(Vref2)의 크기는 제1 기준 전압(Vref1)의 크기보다 클 수 있다. 제2 기준 전압(Vref2)은 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)의 크기보다 크거나, 또는 동일할 수 있다.
제n-1 게이트 라인(GLn-1)과 전기적으로 연결된 서브 픽셀들(SP)은 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결될 수 있으며, 제n 게이트 라인(GLn)과 전기적으로 연결된 서브 픽셀들(SP)은 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결될 수 있다.
짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제1 기준 전압(Vref1)보다 크기에, 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결된 서브 픽셀들(SP)은 발광 상태(Emission)가 될 수 있다.
홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제2 기준 전압(Vref2)보다 작기에, 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결된 서브 픽셀들(SP)은 비 발광 상태(Non-Emission)로 유지될 수 있다. 즉, 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결된 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
예를 들어, 제n-1 게이트 라인(GLn-1)과 전기적으로 연결된 제n-11 서브 픽셀(SPn-11) 및 제n 게이트 라인(GLn)과 전기적으로 연결된 제n1 서브 픽셀(SPn1)에는 동일한 데이터 전압(Vdata)이 공급되었으나, 제n-11 서브 픽셀(SPn-11)은 발광되지 않을 수 있으며, 제n1 서브 픽셀(SPn1)은 발광될 수 있다.
즉, 제12 서브 프레임 기간(SF12)에서는 나머지 서브 픽셀(SP)만 발광 상태(Emission)이고, 일부 서브 픽셀(SP)은 비 발광 상태(Non-Emission)일 수 있다. 일부 서브 픽셀(SP)은 비 발광 상태(Non-Emission)임에 따라, 일부 서브 픽셀(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다. 즉, 일부의 서브 픽셀(SP)은 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결된 서브 픽셀들(SP) 일 수 있기에, 제12 서브 프레임 기간(SF12) 동안 일부 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
도 7은 본 개시의 제2 실시예에 따른 표시 패널(710)에 배치되는 서브 픽셀(SP)의 회로 구조이다. 도 8은 본 개시의 제2 실시예에 따른 표시 패널(710)의 구동에 대한 도면이다. 도 9는 본 개시의 제2 실시예에 따른 표시 장치(100)의 구동 타이밍에 대한 도면이다.
표시 패널(710)에는 다수의 데이터 라인(DL), 다수의 기준 전압 라인(RVL), 다수의 게이트 라인(GL), 다수의 서브 픽셀(SP)이 배치될 수 있다.
도 7을 참조하면, 다수의 서브 픽셀(SP)은 제11 서브 픽셀(SP11`) 내지 제22 서브 픽셀(SP22`)를 포함할 수 있다. 다수의 서브 픽셀(SP) 각각은 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센싱 트랜지스터(SENT), 발광 소자(ED), 스토리지 커패시터(Cst) 등의 소자를 포함할 수 있으며, 이는 도 2에 도시된 서브 픽셀(SP) 특징과 동일할 수 있다.
도 7을 참조하면, 다수의 데이터 라인(DL)은 제1 데이터 라인(DL1`) 및 제2 데이터 라인(DL2`)을 포함할 수 있다.
도 7을 참조하면, 다수의 기준 전압 라인(RVL)은 제1 기준 전압 라인(RVL1`)과 제2 기준 전압 라인(RVL2`)을 포함할 수 있다. 다수의 기준 전압 라인(RVL)은 배치되는 순서를 기준으로 하여 홀수 번째 기준 전압 라인(RVL2b-1, b는 자연수, 이하, “RVL_odd`”이라 한다.)과 짝수 번째 기준 전압 라인(RVL2b, b는 자연수, 이하, “RVL_even`”이라 한다.)으로 구분될 수 있다. 제1 기준 전압 라인(RVL1`)은 홀수 번째 기준 전압 라인(RVL_odd`)에 포함될 수 있으며, 제2 기준 전압 라인(RVL2`)은 짝수 번째 기준 전압 라인(RVL_even`)에 포함될 수 있다.
제1 데이터 라인(DL1`)은 제11 서브 픽셀(SP11`), 제21 서브 픽셀(SP21`)과 전기적으로 연결될 수 있다. 제1 데이터 라인(DL1`)은 제11 서브 픽셀(SP11`), 제21 서브 픽셀(SP21`) 각각의 스캔 트랜지스터(SCT)와 전기적으로 연결될 수 있다.
제2 데이터 라인(DL2`)은 제12 서브 픽셀(SP12`), 제22 서브 픽셀(SP22`)과 전기적으로 연결될 수 있다. 제2 데이터 라인(DL2`)은 제12 서브 픽셀(SP12`), 제22 서브 픽셀(SP22`) 각각의 스캔 트랜지스터(SCT)와 전기적으로 연결될 수 있다.
제1 기준 전압 라인(RVL1`)은 제11 서브 픽셀(SP11`), 제22 서브 픽셀(SP22`)과 전기적으로 연결될 수 있다. 제1 기준 전압 라인(RVL1`)은 제11 서브 픽셀(SP11`), 제22 서브 픽셀(SP22`) 각각의 센싱 트랜지스터(SENT)와 전기적으로 연결될 수 있다.
제2 기준 전압 라인(RVL2`)은 제12 서브 픽셀(SP12`), 제21 서브 픽셀(SP21`)과 전기적으로 연결될 수 있다. 제2 기준 전압 라인(RVL2`)은 제12 서브 픽셀(SP12`), 제21 서브 픽셀(SP21`) 각각의 센싱 트랜지스터(SENT)와 전기적으로 연결될 수 있다.
제1 기준 전압 라인(RVL1`)에는 제1 기준 전압(Vref1`) 또는 제2 기준 전압(Vref2`)이 공급될 수 있다. 제2 기준 전압 라인(RVL2`)에는 제1 기준 전압(Vref1`) 또는 제2 기준 전압(Vref2`)이 공급될 수 있다.
제1 기준 전압 라인(RVL1`)에 제1 기준 전압(Vref1`)이 공급될 때, 제2 기준 전압 라인(RVL2`)에는 제2 기준 전압(Vref2`)이 공급될 수 있다. 제1 기준 전압 라인(RVL1`)에 제2 기준 전압(Vref2`)이 공급될 때, 제2 기준 전압 라인(RVL2`)에는 제1 기준 전압(Vref1`)이 공급될 수 있다.
제2 기준 전압(Vref2`)의 크기는 제1 기준 전압(Vref1`)의 크기보다 클 수 있다.
제2 기준 전압(Vref2`)의 크기는 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)의 크기보다 클 수 있다. 또한 제2 기준 전압(Vref2`)의 크기는 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)의 크기와 동일할 수 있다.
제11 서브 픽셀(SP11`)과 제12 서브 픽셀(SP12`)에는 제1 게이트 라인(GL1)을 통해 제1 스캔 신호(SCAN1)가 공급되어, 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT)의 게이트 노드로 공급될 수 있다. 제21 서브 픽셀(SP21`)과 제22 서브 픽셀(SP22`)에는 제2 게이트 라인(GL2)을 통해 제2 스캔 신호(SCAN2)가 공급되어, 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT)의 게이트 노드로 공급될 수 있다.
다시 말해, 다수의 서브 픽셀(SP)은 “원-스캔(One-Scan)” 구조로 구동될 수 있다. 다만 이에 제한되지 않으며, 센싱 트랜지스터(SENT)에는 센스 신호(SENSE)가 공급되어, 스캔 트랜지스터(SCT)와 센싱 트랜지스터(SENT)는 개별적으로 제어될 수 있다.
서브 픽셀(SP)이 배치되는 2개의 열(column)마다 2개의 기준 전압 라인인 홀수 번째 기준 전압 라인(RVL_odd)과 짝수 번째 기준 전압 라인(RVL_even)이 배치될 수 있다. 상하좌우로 인접한 4개의 서브 픽셀(SP)을 하나의 단위로 하여, 대각(왼쪽 상단에서 오른쪽 하단 방향)으로 인접한 2개의 서브 픽셀(SP)은 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결될 수 있으며, 대각(오른쪽 상단에서 왼쪽 하단 방향)으로 인접한 나머지 2개의 서브 픽셀(SP)은 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결될 수 있다.
서브 픽셀(SP)이 배치되는 1개의 열(column)마다 2개의 기준 전압 라인인 홀수 번째 기준 전압 라인(RVL_odd)과 짝수 번째 기준 전압 라인(RVL_even)이 배치될 수 있다. 제1 열(column)에 있어서 상하로 인접한 2개의 서브 픽셀(SP)을 하나의 단위로 하여, 1개의 서브 픽셀(SP)은 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결될 수 있으며, 나머지 1개의 서브 픽셀(SP)은 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결될 수 있다. 또한 제2 열(column)에 있어서 상하로 인접한 2개의 서브 픽셀(SP)을 하나의 단위로 하여, 1개의 서브 픽셀(SP)은 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결될 수 있으며, 다만 1개의 서브 픽셀(SP)의 좌우로 인접하게 배치되는 가장 가까운 서브 픽셀(SP)에는 짝수 번째 기준 전압 라인(RVL_even)이 전기적으로 연결될 수 있다.
전술한 서브 픽셀(SP)을 포함하는 표시 패널(710)의 구동에 관해 이하에서 설명하도록 한다.
도 8을 참조하면, 표시 장치(100)의 구동 기간(Td`)은 표시 패널(710)로부터 영상을 표출하기 위한 다수의 메인 프레임 기간(MF`)을 포함할 수 있다.
다수의 메인 프레임 기간(MF`)은 제1 메인 프레임 기간(MF1`) 및 제2 메인 프레임 기간(MF2`)을 포함할 수 있다.
도 8을 참조하면, 다수의 서브 픽셀(SP)이 발광하는 제1 메인 프레임 기간(MF1`)은 제11 서브 프레임 기간(SF11`) 및 제12 서브 프레임 기간(SF12`)을 포함할 수 있다.
도 8을 참조하면, 표시 패널(710)의 발광 여부를 확인할 수 있으며, 설명의 편의를 위하여 표시 패널(710)에는 제11 서브 픽셀(SP11`) 내지 제44 서브 픽셀(SP44`)만 배치되는 것으로 도시하였다. 표시 패널(710)에 배치되는 서브 픽셀(SP)의 개수에는 제한이 없다.
제11 서브 프레임 기간(SF11`)은 다수의 서브 픽셀(SP) 중 일부의 서브 픽셀(SP)이 발광 상태(Emission)인 기간일 수 있다. 일부의 서브 픽셀(SP)은 홀수 번째 기준 전압 라인(RVL_odd`)과 연결된 서브 픽셀(SP)인 제11 서브 픽셀(SP11`), 제22 서브 픽셀(SP22`), 제13 서브 픽셀(SP13`), 제24 서브 픽셀(SP24`), 제31 서브 픽셀(SP31`), 제42 서브 픽셀(SP42`), 제33 서브 픽셀(SP33`), 제44 서브 픽셀(SP44`)일 수 있다. 즉, 일부의 서브 픽셀(SP)은 홀수 번째 기준 전압 라인(RVL_odd`)과 전기적으로 연결된 서브 픽셀들(SP) 일 수 있다.
제12 서브 프레임 기간(SF12`)은 다수의 서브 픽셀(SP) 중 일부의 서브 픽셀(SP)을 제외한 나머지 서브 픽셀(SP)이 발광 상태(Emission)인 기간일 수 있다. 나머지 서브 픽셀(SP)은 짝수 번째 기준 전압 라인(RVL_even`)과 연결된 서브 픽셀인 제21 서브 픽셀(SP21`), 제12 서브 픽셀(SP12`), 제23 서브 픽셀(SP23`), 제14 서브 픽셀(SP14`), 제41 서브 픽셀(SP41`), 제32 서브 픽셀(SP32`), 제43 서브 픽셀(SP43`), 제34 서브 픽셀(SP34`)일 수 있다. 즉, 나머지 서브 픽셀(SP)은 짝수 번째 기준 전압 라인(RVL_even`)과 전기적으로 연결된 서브 픽셀들(SP) 일 수 있다.
제11 서브 프레임 기간(SF11`)에서는 일부 서브 픽셀(SP)만 발광 상태(Emission)이고, 나머지 서브 픽셀(SP)은 비 발광 상태(Non-Emission)일 수 있다. 나머지 서브 픽셀(SP)은 비 발광 상태(Non-Emission)임에 따라, 나머지 서브 픽셀(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다. 즉, 나머지 서브 픽셀(SP)은 짝수 번째 기준 전압 라인(RVL_even`)과 전기적으로 연결된 서브 픽셀들(SP) 일 수 있기에, 제11 서브 프레임 기간(SF11`) 동안 나머지 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
제12 서브 프레임 기간(SF12`)에서는 나머지 서브 픽셀(SP)만 발광 상태(Emission)이고, 일부 서브 픽셀(SP)은 비 발광 상태(Non-Emission)일 수 있다. 일부 서브 픽셀(SP)은 비 발광 상태(Non-Emission)임에 따라, 일부 서브 픽셀(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다. 즉, 일부의 서브 픽셀(SP)은 홀수 번째 기준 전압 라인(RVL_odd`)과 전기적으로 연결된 서브 픽셀들(SP) 일 수 있기에, 제12 서브 프레임 기간(SF12`) 동안 일부 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
다시 말해, 하나의 프레임 영상을 표현하기 위한 제1 메인 프레임 기간(MF1`)동안 모든 서브 픽셀(SP)에 포함되는 스토리지 커패시터(Cst)는 초기화 과정을 거침에 따라, 동영상 응답 시간(MPRT: Moving Picture Response Time)이 개선될 수 있다.
제1 메인 프레임 기간(MF1`) 이후에는 제2 메인 프레임 기간(MF2`)가 진행될 수 있다. 제2 메인 프레임 기간(MF2`)은 제21 서브 프레임 기간(SF21`) 및 제22 서브 프레임 기간(SF22`)을 포함할 수 있다. 제21 서브 프레임 기간(SF21`)의 특징은 제11 서브 프레임 기간(SF11`)과 동일할 수 있으며, 제22 서브 프레임 기간(SF22`)의 특징은 제12 서브 프레임 기간(SF12`)과 동일할 수 있다.
제2 메인 프레임 기간(MF2`) 이후에는 다수의 메인 프레임 기간(MF)이 반복되어 진행될 수 있다.
전술한 표시 패널(710)의 구동에 관한 설명에 이어서, 이하에서는 표시 장치(100)의 구동 방법을 신호들의 타이밍도와 함께 상세히 설명하도록 한다.
도 9를 참조하면, 표시 장치(100)에 포함되는 제1 게이트 라인(GL1`) 내지 제n 게이트 라인(GLn`)에 공급되는 신호 및 신호가 공급되는 시점을 확인할 수 있다. 표시 장치(100)는 다수의 기준 전압 라인(RVL)을 포함할 수 있으며, 다수의 기준 전압 라인(RVL)은 배치되는 순서를 기준으로 하여 홀수 번째 기준 전압 라인(RVL_odd`)과 짝수 번째 기준 전압 라인(RVL_even`)으로 구분될 수 있다.
홀수 번째 기준 전압 라인(RVL_odd`)에는 제1 기준 전압(Vref1`) 또는 제2 기준 전압(Vref2`)가 공급될 수 있다. 짝수 번째 기준 전압 라인(RVL_even`)에는 제1 기준 전압(Vref1`) 또는 제2 기준 전압(Vref2`)가 공급될 수 있다. 제2 기준 전압(Vref2`)의 크기는 제1 기준 전압(Vref1`)의 크기보다 클 수 있다. 제2 기준 전압(Vref2)은 제2-1 기준 전압(Vref2-1) 또는 제2-2 기준 전압(Vref2-2)일 수 있다.
도 9를 참조하면, 다수의 서브 픽셀(SP)이 발광하는 메인 프레임 기간(MF1`)은 제11 서브 프레임 기간(SF11`) 및 제12 서브 프레임 기간(SF12`)을 포함할 수 있다.
제11 서브 프레임 기간(SF11`)은 홀수 번째 기준 전압 라인(RVL_odd`)에 제1 기준 전압(Vref1`)이 공급되며, 짝수 번째 기준 전압 라인(RVL_even`)에 제2 기준 전압(Vref2`)이 공급되는 기간일 수 있다.
제12 서브 프레임 기간(SF12`)은 홀수 번째 기준 전압 라인(RVL_odd`)에 제2 기준 전압(Vref2`)이 공급되며, 짝수 번째 기준 전압 라인(RVL_even`)에 제1 기준 전압(Vref1`)이 공급되는 기간일 수 있다.
홀수 번째 기준 전압 라인(RVL_odd`)은 홀수 번째 행(row) 및 홀수 번째 열(column)에 배치된 서브 픽셀(SP)과 연결될 수 있으며, 홀수 번째 기준 전압 라인(RVL_odd`)은 짝수 번째 행(row) 및 짝수 번째 열(column)에 배치된 서브 픽셀(SP)과 연결될 수 있다. 도 7을 참조하면, 제11 서브 픽셀(SP11`), 제22 서브 픽셀(SP22`)은 홀수 번째 기준 전압 라인(RVL_odd`)인 제1 기준 전압 라인(RVL1`)과 전기적으로 연결될 수 있다.
짝수 번째 기준 전압 라인(RVL_even`)은 홀수 번째 행(row) 및 짝수 번째 열(column)에 배치된 서브 픽셀(SP)과 연결될 수 있으며, 짝수 번째 기준 전압 라인(RVL_even`)은 짝수 번째 행(row) 및 홀수 번째 열(column)에 배치된 서브 픽셀(SP)과 연결될 수 있다. 도 7을 참조하면, 제12 서브 픽셀(SP12`), 제21 서브 픽셀(SP21`)은 짝수 번째 기준 전압 라인(RVL_even`)인 제2 기준 전압 라인(RVL2`)과 전기적으로 연결될 수 있다.
한편, 서브 픽셀(SP)의 발광 상태(Emission)는 서브 픽셀(SP)에 포함되는 발광 소자(ED)의 발광 여부 또는 발광 휘도에 따라 달라질 수 있으며, 발광 여부 또는 발광 휘도는 제1 노드(N1)에 공급되는 데이터 전압(Vdata) 및 제2 노드(N2)에 공급되는 기준 전압(Vref)에 따라 달라질 수 있다. 데이터 전압(Vdata)이 기준 전압(Vref)보다 크다면 영상 표현이 가능하며, 데이터 전압(Vdata)이 기준 전압(Vref)보다 작으면 구동 트랜지스터(DRT)는 구동 전류(Id)를 흘려 보내지 않기에 발광 소자(ED)는 비 발광 상태(Non-Emission)로 유지될 수 있다.
도 9를 참조하면, 제111 시점(t111`)과 제112 시점(t112`) 사이 기간에서, 제1 게이트 라인(GL1`) 및 제2 게이트 라인(GL2`)에는 동일한 시점인 제111 시점(t111`)에 턴-온 게이트 신호가 공급되어 유지될 수 있다.
제111 시점(t111`)과 제112 시점(t112`) 사이 기간에서, 제1 게이트 라인(GL1`)과 전기적으로 연결된 서브 픽셀들(SP) 및 제2 게이트 라인(GL2`)과 전기적으로 연결된 서브 픽셀들(SP)에는 다수의 데이터 라인(DL)을 통해 데이터 전압(Vdata)이 공급될 수 있다. 예를 들어, 제1 게이트 라인(GL1`)과 전기적으로 연결된 제11 서브 픽셀(SP11`) 및 제2 게이트 라인(GL2)과 전기적으로 연결된 제21 서브 픽셀(SP21`)에는 동일한 데이터 전압(Vdata)이 공급될 수 있다.
제111 시점(t111`)과 제112 시점(t112`) 사이 기간에서, 홀수 번째 기준 전압 라인(RVL_odd`)에는 제1 기준 전압(Vref1`)이 공급되며, 짝수 번째 기준 전압 라인(RVL_even`)에는 제2 기준 전압(Vref2`)이 공급되는 기간일 수 있다.
제2 기준 전압(Vref2`)의 크기는 제1 기준 전압(Vref1`)의 크기보다 클 수 있다. 제2 기준 전압(Vref2`)의 크기는 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)의 크기보다 크거나, 또는 동일할 수 있다.
홀수 번째 기준 전압 라인(RVL_odd`)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제1 기준 전압(Vref1`)보다 크기에, 홀수 번째 기준 전압 라인(RVL_odd`)과 전기적으로 연결된 서브 픽셀들(SP)은 발광 상태(Emission)가 될 수 있다.
짝수 번째 기준 전압 라인(RVL_even`)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제2 기준 전압(Vref2`)보다 작기에, 짝수 번째 기준 전압 라인(RVL_even`)과 전기적으로 연결된 서브 픽셀들(SP)은 비 발광 상태(Non-Emission)로 유지될 수 있다. 즉, 짝수 번째 기준 전압 라인(RVL_even`)과 전기적으로 연결된 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
예를 들어, 제1 게이트 라인(GL1`)과 전기적으로 연결된 서브 픽셀(SP11`) 및 제2 게이트 라인(GL2)과 전기적으로 연결된 제21 서브 픽셀(SP21`)에는 동일한 데이터 전압(Vdata)이 공급되었으나, 제11 서브 픽셀(SP11`)은 발광될 수 있으며, 제21 서브 픽셀(SP21`)은 발광되지 않을 수 있다.
도 9를 참조하면, 제112 시점(t112`)과 제113 시점(t113`) 사이 기간에서, 제3 게이트 라인(GL3`) 및 제4 게이트 라인(GL4`)에는 동일한 시점인 제112 시점(t112`)에 턴-온 게이트 신호가 공급되어 유지될 수 있다.
제112 시점(t112`)과 제113 시점(t113`) 사이 기간에서, 제3 게이트 라인(GL3`)과 전기적으로 연결된 서브 픽셀들(SP) 및 제4 게이트 라인(GL4`)과 전기적으로 연결된 서브 픽셀들(SP)에는 다수의 데이터 라인(DL)을 통해 데이터 전압(Vdata)이 공급될 수 있다. 예를 들어, 제3 게이트 라인(GL3)과 전기적으로 연결된 제31 서브 픽셀(SP31`) 및 제4 게이트 라인(GL4)과 전기적으로 연결된 제41 서브 픽셀(SP41`)에는 동일한 데이터 전압(Vdata)이 공급될 수 있다.
제112 시점(t112`)과 제113 시점(t113`) 사이 기간에서, 홀수 번째 기준 전압 라인(RVL_odd`)에는 제1 기준 전압(Vref1`)이 공급되며, 짝수 번째 기준 전압 라인(RVL_even`)에는 제2 기준 전압(Vref2`)이 공급되는 기간일 수 있다.
제2 기준 전압(Vref2`)의 크기는 제1 기준 전압(Vref1`)의 크기보다 클 수 있다. 제2 기준 전압(Vref2`) 의 크기는 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)의 크기보다 크거나, 또는 동일할 수 있다.
홀수 번째 기준 전압 라인(RVL_odd`)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제1 기준 전압(Vref1`)보다 크기에, 홀수 번째 기준 전압 라인(RVL_odd`)과 전기적으로 연결된 서브 픽셀들(SP)은 발광 상태(Emission)가 될 수 있다.
짝수 번째 기준 전압 라인(RVL_even`)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제2 기준 전압(Vref2`)보다 작기에, 짝수 번째 기준 전압 라인(RVL_even`)과 전기적으로 연결된 서브 픽셀들(SP)은 비 발광 상태(Non-Emission)로 유지될 수 있다. 즉, 짝수 번째 기준 전압 라인(RVL_even`)과 전기적으로 연결된 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
예를 들어, 제3 게이트 라인(GL3)과 전기적으로 연결된 제31 서브 픽셀(SP31`) 및 제4 게이트 라인(GL4)과 전기적으로 연결된 제41 서브 픽셀(SP41`)에는 동일한 데이터 전압(Vdata)이 공급되었으나, 제31 서브 픽셀(SP31`)은 발광될 수 있으며, 제41 서브 픽셀(SP41`)은 발광되지 않을 수 있다.
도 9를 참조하면, 제11k 시점(t11k`)과 제121 시점(t121`) 사이 기간에서, 제n-1 게이트 라인(GLn`-1`) 및 제n 게이트 라인(GLn`)에는 동일한 시점인 제11k 시점(t11k`)에 턴-온 게이트 신호가 공급되어 유지될 수 있다. n 및 k는 1 이상의 자연수일 수 있으며, k와 n의 관계는 n=2k 일 수 있다. 다만, 이에 제한되지 않는다.
제11k 시점(t11k`)과 제121 시점(t121`) 사이 기간에서, 제n-1 게이트 라인(GLn-1`)과 전기적으로 연결된 서브 픽셀들(SP) 및 제n 게이트 라인(GLn`)과 전기적으로 연결된 서브 픽셀들(SP)에는 다수의 데이터 라인(DL)을 통해 데이터 전압(Vdata)이 공급될 수 있다. 예를 들어, 제n-1 게이트 라인(GLn-1`)과 전기적으로 연결된 제n-11 서브 픽셀(SPn-11`) 및 제n 게이트 라인(GLn)과 전기적으로 연결된 제n1 서브 픽셀(SPn1`)에는 동일한 데이터 전압(Vdata)이 공급될 수 있다.
제11k 시점(t11k`)과 제121 시점(t121`) 사이 기간에서, 홀수 번째 기준 전압 라인(RVL_odd`)에는 제1 기준 전압(Vref1`)이 공급되며, 짝수 번째 기준 전압 라인(RVL_even`)에는 제2 기준 전압(Vref2`)이 공급되는 기간일 수 있다.
제2 기준 전압(Vref2`)의 크기는 제1 기준 전압(Vref1`)의 크기보다 클 수 있다. 제2 기준 전압(Vref2`)은 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)의 크기보다 크거나, 또는 동일할 수 있다.
홀수 번째 기준 전압 라인(RVL_odd`)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제1 기준 전압(Vref1`)보다 크기에, 홀수 번째 기준 전압 라인(RVL_odd`)과 전기적으로 연결된 서브 픽셀들(SP)은 발광 상태(Emission)가 될 수 있다.
짝수 번째 기준 전압 라인(RVL_even`)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제2 기준 전압(Vref2`)보다 작기에, 짝수 번째 기준 전압 라인(RVL_even`)과 전기적으로 연결된 서브 픽셀들(SP)은 비 발광 상태(Non-Emission)로 유지될 수 있다. 즉, 짝수 번째 기준 전압 라인(RVL_even`)과 전기적으로 연결된 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
즉, 제11 서브 프레임 기간(SF11`)에서는 일부 서브 픽셀(SP)만 발광 상태(Emission)이고, 나머지 서브 픽셀(SP)은 비 발광 상태(Non-Emission)일 수 있다. 나머지 서브 픽셀(SP)은 비 발광 상태(Non-Emission)임에 따라, 나머지 서브 픽셀(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다. 즉, 나머지 서브 픽셀(SP)은 짝수 번째 기준 전압 라인(RVL_even`)과 전기적으로 연결된 서브 픽셀들(SP) 일 수 있기에, 제11 서브 프레임 기간(SF11`) 동안 나머지 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
예를 들어, 제n-1 게이트 라인(GLn-1`)과 전기적으로 연결된 제n-11 서브 픽셀(SPn-11`) 및 제n 게이트 라인(GLn)과 전기적으로 연결된 제n1 서브 픽셀(SPn1`)에는 동일한 데이터 전압(Vdata)이 공급되었으나, 제n-11 서브 픽셀(SPn-11`)은 발광될 수 있으며, 제n1 서브 픽셀(SPn1`)은 발광되지 않을 수 있다.
도 9를 참조하면, 제121 시점(t121`)과 제122 시점(t122`) 사이 기간에서, 제1 게이트 라인(GL1`) 및 제2 게이트 라인(GL2`)에는 동일한 시점인 제121 시점(t121`)에 턴-온 게이트 신호가 공급되어 유지될 수 있다.
제121 시점(t121`)과 제122 시점(t122`) 사이 기간에서, 제1 게이트 라인(GL1`)과 전기적으로 연결된 서브 픽셀들(SP) 및 제2 게이트 라인(GL2`)과 전기적으로 연결된 서브 픽셀들(SP)에는 다수의 데이터 라인(DL)을 통해 데이터 전압(Vdata)이 공급될 수 있다. 예를 들어, 제1 게이트 라인(GL1`)과 전기적으로 연결된 제11 서브 픽셀(SP11`) 및 제2 게이트 라인(GL2)과 전기적으로 연결된 제21 서브 픽셀(SP21`)에는 동일한 데이터 전압(Vdata)이 공급될 수 있다.
제121 시점(t121`)과 제122 시점(t122`) 사이 기간에서, 홀수 번째 기준 전압 라인(RVL_odd`)에는 제2 기준 전압(Vref2`)이 공급되며, 짝수 번째 기준 전압 라인(RVL_even`)에는 제1 기준 전압(Vref1`)이 공급되는 기간일 수 있다.
제2 기준 전압(Vref2`)의 크기는 제1 기준 전압(Vref1`)의 크기보다 클 수 있다. 제2 기준 전압(Vref2`)은 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)의 크기보다 크거나, 또는 동일할 수 있다.
짝수 번째 기준 전압 라인(RVL_even`)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제1 기준 전압(Vref1`)보다 크기에, 짝수 번째 기준 전압 라인(RVL_even`)과 전기적으로 연결된 서브 픽셀들(SP)은 발광 상태(Emission)가 될 수 있다.
홀수 번째 기준 전압 라인(RVL_odd`)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제2 기준 전압(Vref2`)보다 작기에, 홀수 번째 기준 전압 라인(RVL_odd`)과 전기적으로 연결된 서브 픽셀들(SP)은 비 발광 상태(Non-Emission)로 유지될 수 있다. 즉, 홀수 번째 기준 전압 라인(RVL_odd`)과 전기적으로 연결된 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
예를 들어, 제1 게이트 라인(GL1`)과 전기적으로 연결된 서브 픽셀(SP11`) 및 제2 게이트 라인(GL2)과 전기적으로 연결된 제21 서브 픽셀(SP21`)에는 동일한 데이터 전압(Vdata)이 공급되었으나, 제21 서브 픽셀(SP21`)은 발광될 수 있으며, 제11 서브 픽셀(SP11`)은 발광되지 않을 수 있다.
도 9를 참조하면, 제122 시점(t122`)과 제123 시점(t123`) 사이 기간에서, 제3 게이트 라인(GL3`) 및 제4 게이트 라인(GL4`)에는 동일한 시점인 제122 시점(t122`)에 턴-온 게이트 신호가 공급되어 유지될 수 있다.
제122 시점(t122`)과 제123 시점(t123`) 사이 기간에서, 제3 게이트 라인(GL3`)과 전기적으로 연결된 서브 픽셀들(SP) 및 제4 게이트 라인(GL4`)과 전기적으로 연결된 서브 픽셀들(SP)에는 다수의 데이터 라인(DL)을 통해 데이터 전압(Vdata)이 공급될 수 있다. 예를 들어, 제3 게이트 라인(GL3)과 전기적으로 연결된 제31 서브 픽셀(SP31`) 및 제4 게이트 라인(GL4)과 전기적으로 연결된 제41 서브 픽셀(SP41`)에는 동일한 데이터 전압(Vdata)이 공급될 수 있다.
제122 시점(t122`)과 제123 시점(t123`) 사이 기간에서, 홀수 번째 기준 전압 라인(RVL_odd`)에는 제2 기준 전압(Vref2`)이 공급되며, 짝수 번째 기준 전압 라인(RVL_even`)에는 제1 기준 전압(Vref1`)이 공급되는 기간일 수 있다.
제2 기준 전압(Vref2`)의 크기는 제1 기준 전압(Vref1`)의 크기보다 클 수 있다. 제2 기준 전압(Vref2`)은 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)의 크기보다 크거나, 또는 동일할 수 있다.
짝수 번째 기준 전압 라인(RVL_even`)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제1 기준 전압(Vref1`)보다 크기에, 짝수 번째 기준 전압 라인(RVL_even`)과 전기적으로 연결된 서브 픽셀들(SP)은 발광 상태(Emission)가 될 수 있다.
홀수 번째 기준 전압 라인(RVL_odd`)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제2 기준 전압(Vref2`)보다 작기에, 홀수 번째 기준 전압 라인(RVL_odd`)과 전기적으로 연결된 서브 픽셀들(SP)은 비 발광 상태(Non-Emission)로 유지될 수 있다. 즉, 홀수 번째 기준 전압 라인(RVL_odd`)과 전기적으로 연결된 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
예를 들어, 제3 게이트 라인(GL3)과 전기적으로 연결된 제31 서브 픽셀(SP31`) 및 제4 게이트 라인(GL4)과 전기적으로 연결된 제41 서브 픽셀(SP41`)에는 동일한 데이터 전압(Vdata)이 공급되었으나, 제41 서브 픽셀(SP41`)은 발광될 수 있으며, 제31 서브 픽셀(SP31`)은 발광되지 않을 수 있다.
도 9를 참조하면, 제12k 시점(t12k`)과 제211 시점(t211`) 사이 기간에서, 제n-1 게이트 라인(GLn`-1`) 및 제n 게이트 라인(GLn`)에는 동일한 시점인 제12k 시점(t12k`)에 턴-온 게이트 신호가 공급되어 유지될 수 있다. n 및 k는 1 이상의 자연수일 수 있으며, k와 n의 관계는 n=2k 일 수 있다. 다만, 이에 제한되지 않는다.
제12k 시점(t12k`)과 제211 시점(t211`) 사이 기간에서, 제n-1 게이트 라인(GLn-1`)과 전기적으로 연결된 서브 픽셀들(SP) 및 제n 게이트 라인(GLn`)과 전기적으로 연결된 서브 픽셀들(SP)에는 다수의 데이터 라인(DL)을 통해 데이터 전압(Vdata)이 공급될 수 있다. 예를 들어, 제n-1 게이트 라인(GLn-1`)과 전기적으로 연결된 제n-11 서브 픽셀(SPn-11`) 및 제n 게이트 라인(GLn)과 전기적으로 연결된 제n1 서브 픽셀(SPn1`)에는 동일한 데이터 전압(Vdata)이 공급될 수 있다.
제12k 시점(t12k`)과 제211 시점(t211`) 사이 기간에서, 홀수 번째 기준 전압 라인(RVL_odd`)에는 제2 기준 전압(Vref2`)이 공급되며, 짝수 번째 기준 전압 라인(RVL_even`)에는 제1 기준 전압(Vref1`)이 공급되는 기간일 수 있다.
제2 기준 전압(Vref2`)의 크기는 제1 기준 전압(Vref1`)의 크기보다 클 수 있다. 제2 기준 전압(Vref2`)은 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)의 크기보다 크거나, 또는 동일할 수 있다.
짝수 번째 기준 전압 라인(RVL_even`)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제1 기준 전압(Vref1`)보다 크기에, 짝수 번째 기준 전압 라인(RVL_even`)과 전기적으로 연결된 서브 픽셀들(SP)은 발광 상태(Emission)가 될 수 있다.
홀수 번째 기준 전압 라인(RVL_odd`)과 전기적으로 연결된 서브 픽셀들(SP)에 공급되는 데이터 전압(Vdata)의 크기는 제2 기준 전압(Vref2`)보다 작기에, 홀수 번째 기준 전압 라인(RVL_odd`)과 전기적으로 연결된 서브 픽셀들(SP)은 비 발광 상태(Non-Emission)로 유지될 수 있다. 즉, 홀수 번째 기준 전압 라인(RVL_odd`)과 전기적으로 연결된 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
예를 들어, 제n-1 게이트 라인(GLn-1`)과 전기적으로 연결된 제n-11 서브 픽셀(SPn-11`) 및 제n 게이트 라인(GLn)과 전기적으로 연결된 제n1 서브 픽셀(SPn1`)에는 동일한 데이터 전압(Vdata)이 공급되었으나, 제n-11 서브 픽셀(SPn-11`)은 발광되지 않을 수 있으며, 제n1 서브 픽셀(SPn1`)은 발광될 수 있다.
즉, 제12 서브 프레임 기간(SF12`)에서는 나머지 서브 픽셀(SP)만 발광 상태(Emission)이고, 일부 서브 픽셀(SP)은 비 발광 상태(Non-Emission)일 수 있다. 일부 서브 픽셀(SP)은 비 발광 상태(Non-Emission)임에 따라, 일부 서브 픽셀(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다. 즉, 일부의 서브 픽셀(SP)은 홀수 번째 기준 전압 라인(RVL_odd`)과 전기적으로 연결된 서브 픽셀들(SP) 일 수 있기에, 제12 서브 프레임 기간(SF12`) 동안 일부 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
다시 말해, 하나의 프레임 영상을 표현하기 위한 제1 메인 프레임 기간(MF1`)동안 모든 서브 픽셀(SP)에 포함되는 스토리지 커패시터(Cst)는 초기화 과정을 거침에 따라, 동영상 응답 시간(MPRT: Moving Picture Response Time)이 개선될 수 있다.
본 개시의 실시예들은 동영상 응답 시간(MPRT)을 효율적으로 개선할 수 있는 표시 장치(100) 및 그 구동 방법을 제공할 수 있다.
본 개시의 실시예들은 효율적으로 동영상 응답 시간(MPRT)을 개선함에 따라 저전력 구동이 가능한 표시 장치(100) 및 그 구동 방법을 제공할 수 있다.
도 10은 본 개시의 제3 실시예에 따른 표시 패널에 배치되는 서브 픽셀의 회로 구조이다. 도 11은 본 개시의 제3 실시예에 따른 표시 패널의 구동에 대한 도면이다. 도 12는 본 개시의 제3 실시예에 따른 표시 장치의 구동 타이밍에 대한 도면이다.
도 10을 참조하면, 표시 패널(1010)에는 다수의 데이터 라인(DL), 다수의 기준 전압 라인(RVL), 다수의 게이트 라인(GL), 다수의 서브 픽셀(SP)이 배치될 수 있다.
도 10을 참조하면, 표시 패널(1010)에는 다수의 서브 픽셀(SP)이 배치되나, 설명의 편의를 위하여 제11 서브 픽셀(SP11) 내지 제22 서브 픽셀(SP22)을 예시로 다수의 서브 픽셀(SP)의 특징을 설명하도록 한다.
도 10에 도시된 다수의 서브 픽셀(SP)에 포함되는 스캔 트랜지스터(SCT), 구동 트랜지스터(DRT), 센싱 트랜지스터(SENT), 발광 소자(ED), 스토리지 커패시터(Cst)의 특징은 도 4에 도시된 다수의 서브 픽셀(SP)과 동일하다.
도 10에 도시된 다수의 데이터 라인(DL)과 다수의 서브 픽셀(SP)의 전기적 연결관계는 도 4에 도시된 다수의 데이터 라인(DL)과 다수의 서브 픽셀(SP)의 전기적 연결관계와 동일하다.
도 10에 도시된 제1 기준 전압 라인(RVL1)과 다수의 서브 픽셀(SP)의 전기적 연결관계는 도 4에 도시된 제1 기준 전압 라인(RVL1)과 다수의 서브 픽셀(SP)의 전기적 연결관계와 동일하다.
도 10에 도시된 제2 기준 전압 라인(RVL2)과 다수의 서브 픽셀(SP)의 전기적 연결관계는 도 4에 도시된 제2 기준 전압 라인(RVL2)과 다수의 서브 픽셀(SP)의 전기적 연결관계와 동일하다.
다수의 서브 픽셀(SP)은 “원-스캔(One-Scan)” 구조로 구동될 수 있다.
도 10을 참조하면, 다수의 기저 전압 라인(SVL)은 제1 기저 전압 라인(SVL1)과 제2 기저 전압 라인(SVL2)을 포함할 수 있다. 다수의 기저 전압 라인(SVL)은 배치되는 순서를 기준으로 하여 홀수 번째 기저 전압 라인(SVL2a-1, a는 자연수, 이하, “SVL_odd”이라 한다.)과 짝수 번째 기저 전압 라인(SVL2a, a는 자연수, 이하, “SVL_even”이라 한다.)으로 구분될 수 있다. 제1 기저 전압 라인(SVL1)은 홀수 번째 기저 전압 라인(SVL_odd)에 포함될 수 있으며, 제2 기저 전압 라인(SVL2)은 짝수 번째 기저 전압 라인(SVL_even)에 포함될 수 있다.
홀수 번째 기저 전압 라인(SVL2a-1)은 동일한 홀수 번째 행에 배치되는 서브 픽셀들(SP)과 전기적으로 연결될 수 있다. 짝수 번째 기저 전압 라인(SVL2a)은 동일한 짝수 번째 행에 배치되는 서브 픽셀들(SP)과 전기적으로 연결될 수 있다. 예를 들어, 도 10을 참조하면, 제1 기저 전압 라인(SVL1)은 제1 행에 배치되는 서브 픽셀들(SP11, SP12)과 전기적으로 연결될 수 있다. 제2 기저 전압 라인(SVL2)은 제2 행에 배치되는 서브 픽셀들(SP21, SP22)과 전기적으로 연결될 수 있다.
제1 기저 전압 라인(SVL1)에는 제1 기저 전압(EVSS1) 또는 제2 기저 전압(EVSS2)이 공급될 수 있다. 제2 기저 전압 라인(SVL2)에는 제1 기저 전압(EVSS1) 또는 제2 기저 전압(EVSS2)이 공급될 수 있다.
제1 기저 전압 라인(SVL1)에 제1 기저 전압(EVSS1)이 공급될 때, 제2 기저 전압 라인(SVL2)에는 제2 기저 전압(EVSS2)이 공급될 수 있다. 제1 기저 전압 라인(SVL1)에 제2 기저 전압(EVSS2)이 공급될 때, 제2 기저 전압 라인(SVL2)에는 제1 기저 전압(EVSS1)이 공급될 수 있다.
제2 기저 전압(EVSS2)의 크기는 제1 기저 전압(EVSS1)의 크기보다 클 수 있다.
다수의 서브 픽셀(SP)은 BDI 구동 방법에 의해 발광될 수 있다. 즉, 일부 서브 픽셀들(SP)의 발광을 통해 표시 패널(1010)은 프레임 영상을 표현할 수 있으며, 나머지 서브 픽셀들(SP)은 블랙 계조를 표현하기 위해 구동 될 수 있다. 나머지 서브 픽셀(SP)은 블랙 계조를 표현하기 위하여, 전압 공급 단계(S1710) 동안 소정의 전압을 공급받을 수 있다. 나머지 서브 픽셀(SP)은 데이터 라인(DL)을 통해 데이터 전압(Vdata)를 공급받으며, 기준 전압 라인(RVL)을 통해 제2 기준 전압(Vref2)를 공급받을 수 있다. 제2 기준 전압은 데이터 전압(Vdata)보다 크거나 같을 수 있다. 즉, 나머지 서브 픽셀(SP)의 스토리지 커패시터(Cst)는 발광을 위한 전압으로 충전되지 않는다.
한편, 제2 기저 전압(EVSS2)는 발광 소자(ED)의 문턱 전압(Vth_ED)보다 클 수 있다. 이 경우, 발광 소자(ED)는 발광될 수 있는 상태가 될 수 있다. 다만, 스토리지 커패시터(Cst)는 발광을 위한 전압으로 충전되지 않았기에, 발광 소자(ED)로는 구동 전류(Ids)가 흐르지 않는다. 그에 따라 발광 소자(ED)는 저계조로 발광될 수 있다. 전술한 현상을 방지하기 위하여, 나머지 서브 픽셀(SP)는 제2 기저 전압(EVSS2)을 공급받을 수 있다. 제2 기저 전압(EVSS2)은 제2 기준 전압(Vref2)와 동일한 전압일 수 있으며, 또는 제2 기저 전압(EVSS2)은 제2 기준 전압(Vref2)에서 발광 소자(ED)의 문턱 전압(Vth_ED)를 뺀 전압 크기를 가질 수 있다. 제2 기저 전압(EVSS2)은 발광 소자(ED)의 캐소드 전극으로 공급됨에 따라, 발광 소자(ED)는 턴-오프 상태로 유지될 수 있다. 발광 소자(ED)가 턴-오프 상태로 유지됨에 따라 전류가 공급되지 않아 발광되지 않을 수 있다. 즉, 발광 소자(ED)를 안정적으로 제어하여, 동영상 응답 시간(MPRT)을 효율적으로 개선할 수 있다.
전술한 내용을 정리하면, 서브 픽셀(SP)이 제2 기저 전압(EVSS2)을 공급받아, 발광 소자(ED)가 발광되지 않는 특징을 설명하였다. 이어서, BDI 구동이 진행될 때, 다수의 서브 픽셀(SP)이 배치되는 표시 패널(1010)이 발광되는 특징을 설명하도록 한다.
도 11을 참조하면, 표시 장치(100)의 구동 기간(Td)은 표시 패널(1010)로부터 영상을 표출하기 위한 다수의 메인 프레임 기간(MF)을 포함할 수 있다. 도 11에 도시된 다수의 메인 프레임 기간(MF)의 특징 및 다수의 서브 픽셀(SP)이 발광되는 특징은 도 5에 도시된 특징과 동일하다.
도 11에 도시된 표시 패널(1010)이 발광되는 특징은 도 5에 도시된 표시 패널(410)이 발광되는 특징과 동일하다.
그러나, 도 11에 도시된 다수의 서브 픽셀(SP)은 기저 전압(EVSS)이 제1 기저 전압(EVSS) 또는 제2 기저 전압(EVSS)로 제어될 수 있는 점에서 도 5에 도시된 다수의 서브 픽셀(SP)과 차이가 있다.
도 12를 참조하면, 표시 장치(100)에 포함되는 제1 게이트 라인(GL1) 내지 제n 게이트 라인(GLn)에 공급되는 신호 및 신호가 공급되는 시점들(t111, … t211)을 확인할 수 있다. 표시 장치(100)는 다수의 기준 전압 라인(RVL)을 포함할 수 있으며, 다수의 기준 전압 라인(RVL)은 배치되는 순서를 기준으로 하여 홀수 번째 기준 전압 라인(RVL_odd)과 짝수 번째 기준 전압 라인(RVL_even)으로 구분될 수 있다.
홀수 번째 기준 전압 라인(RVL_odd)에는 제1 기준 전압(Vref1) 또는 제2 기준 전압(Vref2)이 공급될 수 있다. 짝수 번째 기준 전압 라인(RVL_even)에는 제1 기준 전압(Vref1) 또는 제2 기준 전압(Vref2)이 공급될 수 있다. 제2 기준 전압(Vref2)의 크기는 제1 기준 전압(Vref1)의 크기보다 클 수 있다.
도 12를 참조하면, 다수의 서브 픽셀(SP)이 발광하는 제1 메인 프레임 기간(MF1)은 제11 서브 프레임 기간(SF11) 및 제12 서브 프레임 기간(SF12)을 포함할 수 있다.
도 12에 도시된 제11 서브 프레임 기간(SF11) 및 제12 서브 프레임 기간(SF12)에서, 제1 게이트 라인(GL1) 내지 제n 게이트 라인(GLn), 홀수 번째 기준 전압 라인(RVL_odd), 짝수 번째 기준 전압 라인(RVL_even)에 공급되는 신호의 특징은 도 6에 도시된 특징과 동일하다. 다만, 도 12에 도시된 기준 전압 라인(SVL)의 전압이 제어되는 점에서 차이가 있다.
도 12를 참조하면, 다수의 기저 전압 라인(SVL)은 배치되는 순서를 기준으로 하여 홀수 번째 기저 전압 라인(SVL_odd)과 짝수 번째 기저 전압 라인(SVL_even)으로 구분될 수 있다.
홀수 번째 기저 전압 라인(SVL_odd)에는 제1 기저 전압(EVSS1) 또는 제2 기저 전압(EVSS2)가 공급될 수 있다. 짝수 번째 기저 전압 라인(SVL_even)에는 제1 기저 전압(EVSS1) 또는 제2 기저 전압(EVSS2)가 공급될 수 있다. 제2 기저 전압(EVSS2)의 크기는 제1 기저 전압(EVSS1)의 크기보다 클 수 있다.
도 12를 참조하면, 제11 서브 프레임 기간(SF11)은 홀수 번째 기저 전압 라인(SVL_odd)에 제1 기저 전압(EVSS1)이 공급되며, 짝수 번째 기저 전압 라인(SVL_even)에 제2 기저 전압(EVSS2)이 공급되는 기간일 수 있다.
도 12를 참조하면, 제12 서브 프레임 기간(SF12)은 홀수 번째 기저 전압 라인(SVL_odd)에 제2 기저 전압(EVSS2)이 공급되며, 짝수 번째 기저 전압 라인(SVL_even)에 제1 기저 전압(EVSS1)이 공급되는 기간일 수 있다.
제11 서브 프레임 기간(SF11)에서, 제1 기저 전압(EVSS1)을 공급 받는 서브 픽셀들(SP)은 프레임 영상을 표현하기 위해 발광될 수 있다. 제11 서브 프레임 기간(SF11)에서, 제2 기저 전압(EVSS2)을 공급 받는 서브 픽셀들(SP)은 블랙 계조를 표현할 수 있다. 그에 따라 표시 패널(1010)은 도 11의 제1 서브 프레임 기간(SF11) 동안의 표시 패널(1010)과 같이 발광될 수 있다.
제12 서브 프레임 기간(SF12)에서, 제2 기저 전압(EVSS2)을 공급 받는 서브 픽셀들(SP)은 프레임 영상을 표현하기 위해 발광될 수 있다. 제12 서브 프레임 기간(SF12)에서, 제1 기저 전압(EVSS1)을 공급 받는 서브 픽셀들(SP)은 블랙 계조를 표현할 수 있다. 그에 따라 표시 패널(1010)은 도 11의 제12 서브 프레임 기간(SF12) 동안의 표시 패널(1010)과 같이 발광될 수 있다.
즉, 본 개시의 제3 실시예에 의하면, 즉, 발광 소자(ED)를 안정적으로 제어하면서도, 동영상 응답 시간(MPRT)을 효율적으로 개선할 수 있다.
도 13은 본 개시의 제4 실시예에 따른 표시 패널에 배치되는 서브 픽셀의 회로 구조이다. 도 14는 본 개시의 제4 실시예에 따른 표시 패널의 구동에 대한 도면이다. 도 15는 본 개시의 제4 실시예에 따른 표시 장치의 구동 타이밍에 대한 도면이다.
도 13을 참조하면, 표시 패널(1310)에는 다수의 데이터 라인(DL`), 다수의 기준 전압 라인(RVL`), 다수의 게이트 라인(GL`), 다수의 서브 픽셀(SP`)이 배치될 수 있다.
도 13을 참조하면, 표시 패널(1310)에는 다수의 서브 픽셀(SP`)이 배치되나, 설명의 편의를 위하여 제11 서브 픽셀(SP11`) 내지 제22 서브 픽셀(SP22`)을 예시로 다수의 서브 픽셀(SP`)의 특징을 설명하도록 한다.
도 13에 도시된 다수의 서브 픽셀(SP`)에 포함되는 스캔 트랜지스터(SCT), 구동 트랜지스터(DRT), 센싱 트랜지스터(SENT), 발광 소자(ED), 스토리지 커패시터(Cst)의 특징은 도 7에 도시된 다수의 서브 픽셀(SP`)과 동일하다.
도 13에 도시된 다수의 데이터 라인(DL`)과 다수의 서브 픽셀(SP`)의 전기적 연결관계는 도 7에 도시된 다수의 데이터 라인(DL`)과 다수의 서브 픽셀(SP`)의 전기적 연결관계와 동일하다.
도 13에 도시된 제1 기준 전압 라인(RVL1`)과 다수의 서브 픽셀(SP`)의 전기적 연결관계는 도 7에 도시된 제1 기준 전압 라인(RVL1`)과 다수의 서브 픽셀(SP`)의 전기적 연결관계와 동일하다.
도 13에 도시된 제2 기준 전압 라인(RVL2`)과 다수의 서브 픽셀(SP`)의 전기적 연결관계는 도 7에 도시된 제2 기준 전압 라인(RVL2`)과 다수의 서브 픽셀(SP`)의 전기적 연결관계와 동일하다.
다수의 서브 픽셀(SP)은 “원-스캔(One-Scan)” 구조로 구동될 수 있다.
도 13을 참조하면, 다수의 기저 전압 라인(SVL`)은 제1 기저 전압 라인(SVL1`)과 제2 기저 전압 라인(SVL2`)을 포함할 수 있다. 다수의 기저 전압 라인(SVL`)은 배치되는 순서를 기준으로 하여 홀수 번째 기저 전압 라인(SVL2a-1, a는 자연수, 이하, “SVL_odd`"이라 한다.`)과 짝수 번째 기저 전압 라인(SVL2a, a는 자연수, 이하, “SVL_even`"이라 한다.`)으로 구분될 수 있다. 제1 기저 전압 라인(SVL1`)은 홀수 번째 기저 전압 라인(SVL_odd`)에 포함될 수 있으며, 제2 기저 전압 라인(SVL2`)은 짝수 번째 기저 전압 라인(SVL_even`)에 포함될 수 있다.
홀수 번째 행에 배치되는 서브 픽셀들(SP`) 중 홀수 번째 열에 배치되는 서브 픽셀들(SP`)은 홀수 번째 기저 전압 라인(SVL2a-1`)과 전기적으로 연결될 수 있다. 또한 짝수 번째 행에 배치되는 서브 픽셀들(SP`) 중 짝수 번째 열에 배치되는 서브 픽셀들(SP`)은 홀수 번째 기저 전압 라인(SVL2a-1`)과 전기적으로 연결될 수 있다. 예를 들어, 제1 기저 전압 라인(SVL1)은 제1행 제1열에 배치되는 제11 서브 픽셀(SP11`) 및 제2행 제2열에 배치되는 제22 서브 픽셀(SP22`)과 전기적으로 연결될 수 있다.
홀수 번째 행에 배치되는 서브 픽셀들(SP`) 중 짝수 번째 열에 배치되는 서브 픽셀들(SP`)은 짝수 번째 기저 전압 라인(SVL2a`)과 전기적으로 연결될 수 있다. 또한 짝수 번째 행에 배치되는 서브 픽셀들(SP`) 중 홀수 번째 열에 배치되는 서브 픽셀들(SP`)은 짝수 번째 기저 전압 라인(SVL2a`)과 전기적으로 연결될 수 있다. 예를 들어, 제2 기저 전압 라인(SVL2)은 제1행 제2열에 배치되는 제12 서브 픽셀(SP12`) 및 제2행 제1열에 배치되는 제21 서브 픽셀(SP21`)과 전기적으로 연결될 수 있다.
제1 기저 전압 라인(SVL1`)에는 제1 기저 전압(EVSS1`) 또는 제2 기저 전압(EVSS2`)이 공급될 수 있다. 제2 기저 전압 라인(SVL2`)에는 제1 기저 전압(EVSS1`) 또는 제2 기저 전압(EVSS2`)이 공급될 수 있다.
제1 기저 전압 라인(SVL1`)에 제1 기저 전압(EVSS1`)이 공급될 때, 제2 기저 전압 라인(SVL2`)에는 제2 기저 전압(EVSS2`)이 공급될 수 있다. 제1 기저 전압 라인(SVL1`)에 제2 기저 전압(EVSS2`)이 공급될 때, 제2 기저 전압 라인(SVL2`)에는 제1 기저 전압(EVSS1`)이 공급될 수 있다.
제2 기저 전압(EVSS2`)의 크기는 제1 기저 전압(EVSS1`)의 크기보다 클 수 있다.
제2 기저 전압(EVSS2`)은 제2 기준 전압(Vref2`)와 동일한 전압일 수 있으며, 또는 제2 기저 전압(EVSS2`)은 제2 기준 전압(Vref2`)에서 발광 소자(ED`)의 문턱 전압(Vth_ED)를 뺀 전압 크기를 가질 수 있다. 제2 기저 전압(EVSS2`)은 발광 소자(ED`)의 캐소드 전극으로 공급됨에 따라, 발광 소자(ED`)는 턴-오프 상태로 유지될 수 있다. 발광 소자(ED`)가 턴-오프 상태로 유지됨에 따라 전류가 공급되지 않아 발광되지 않을 수 있다. 즉, 발광 소자(ED`)를 안정적으로 제어하여, 동영상 응답 시간(MPRT)을 효율적으로 개선할 수 있다.
서브 픽셀(SP`)이 제2 기저 전압(EVSS2`)을 공급받아, 발광 소자(ED`)가 발광되지 않는 특징을 설명하였다. 이어서, BDI 구동이 진행될 때, 다수의 서브 픽셀(SP`)이 배치되는 표시 패널(1310)이 발광되는 특징을 설명하도록 한다.
도 14을 참조하면, 표시 장치(100`)의 구동 기간(Td`)은 표시 패널(1310)로부터 영상을 표출하기 위한 다수의 메인 프레임 기간(MF`)을 포함할 수 있다. 도 14에 도시된 다수의 메인 프레임 기간(MF`)의 특징 및 다수의 서브 픽셀(SP`)이 발광되는 특징은 도 8에 도시된 특징과 동일하다.
도 14에 도시된 표시 패널(1310)이 발광되는 특징은 도 8에 도시된 표시 패널(710)이 발광되는 특징과 동일하다.
그러나, 도 14에 도시된 다수의 서브 픽셀(SP`)은 기저 전압(EVSS`)이 제1 기저 전압(EVSS`) 또는 제2 기저 전압(EVSS`)로 제어될 수 있는 점에서 도 8에 도시된 다수의 서브 픽셀(SP`)과 차이가 있다.
도 15를 참조하면, 표시 장치(100`)에 포함되는 제1 게이트 라인(GL1`) 내지 제n 게이트 라인(GLn`)에 공급되는 신호 및 신호가 공급되는 시점(t111`, … t211`)을 확인할 수 있다. 표시 장치(100`)는 다수의 기준 전압 라인(RVL`)을 포함할 수 있으며, 다수의 기준 전압 라인(RVL`)은 배치되는 순서를 기준으로 하여 홀수 번째 기준 전압 라인(RVL_odd`)과 짝수 번째 기준 전압 라인(RVL_even`)으로 구분될 수 있다.
홀수 번째 기준 전압 라인(RVL_odd`)에는 제1 기준 전압(Vref1`) 또는 제2 기준 전압(Vref2`)가 공급될 수 있다. 짝수 번째 기준 전압 라인(RVL_even`)에는 제1 기준 전압(Vref1`) 또는 제2 기준 전압(Vref2`)가 공급될 수 있다. 제2 기준 전압(Vref2`)의 크기는 제1 기준 전압(Vref1`)의 크기보다 클 수 있다.
도 15를 참조하면, 다수의 서브 픽셀(SP`)이 발광하는 제1 메인 프레임 기간(MF1`)은 제11 서브 프레임 기간(SF11`) 및 제12 서브 프레임 기간(SF12`)을 포함할 수 있다.
도 15에 도시된 제11 서브 프레임 기간(SF11`) 및 제12 서브 프레임 기간(SF12`)에서, 제1 게이트 라인(GL1`) 내지 제n 게이트 라인(GLn`), 홀수 번째 기준 전압 라인(RVL_odd`), 짝수 번째 기준 전압 라인(RVL_even`)에 공급되는 신호의 특징은 도 9에 도시된 특징과 동일하다. 다만, 도 15에 도시된 기준 전압 라인(SVL`)의 전압이 제어되는 점에서 차이가 있다.
도 15를 참조하면, 다수의 기저 전압 라인(SVL`)은 배치되는 순서를 기준으로 하여 홀수 번째 기저 전압 라인(SVL_odd`)과 짝수 번째 기저 전압 라인(SVL_even`)으로 구분될 수 있다.
홀수 번째 기저 전압 라인(SVL_odd`)에는 제1 기저 전압(EVSS1`) 또는 제2 기저 전압(EVSS2`)가 공급될 수 있다. 짝수 번째 기저 전압 라인(SVL_even`)에는 제1 기저 전압(EVSS1`) 또는 제2 기저 전압(EVSS2`)가 공급될 수 있다. 제2 기저 전압(EVSS2`)의 크기는 제1 기저 전압(EVSS1`)의 크기보다 클 수 있다.
도 15를 참조하면, 제11 서브 프레임 기간(SF11`)은 홀수 번째 기저 전압 라인(SVL_odd`)에 제1 기저 전압(EVSS1`)이 공급되며, 짝수 번째 기저 전압 라인(SVL_even`)에 제2 기저 전압(EVSS2`)이 공급되는 기간일 수 있다.
도 15를 참조하면, 제12 서브 프레임 기간(SF12`)은 홀수 번째 기저 전압 라인(SVL_odd`)에 제2 기저 전압(EVSS2`)이 공급되며, 짝수 번째 기저 전압 라인(SVL_even`)에 제1 기저 전압(EVSS1`)이 공급되는 기간일 수 있다.
제11 서브 프레임 기간(SF11`)에서, 제1 기저 전압(EVSS1`)을 공급 받는 서브 픽셀들(SP`)은 프레임 영상을 표현하기 위해 발광될 수 있다. 제11 서브 프레임 기간(SF11`)에서, 제2 기저 전압(EVSS2`)을 공급 받는 서브 픽셀들(SP`)은 블랙 계조를 표현할 수 있다. 그에 따라 표시 패널(1310)은 도 14의 제1 서브 프레임 기간(SF11`) 동안의 표시 패널(1310)과 같이 발광될 수 있다.
제12 서브 프레임 기간(SF12`)에서, 제2 기저 전압(EVSS2`)을 공급 받는 서브 픽셀들(SP`)은 프레임 영상을 표현하기 위해 발광될 수 있다. 제12 서브 프레임 기간(SF12`)에서, 제1 기저 전압(EVSS1`)을 공급 받는 서브 픽셀들(SP`)은 블랙 계조를 표현할 수 있다. 그에 따라 표시 패널(1310)은 도 11의 제12 서브 프레임 기간(SF12`) 동안의 표시 패널(1310)과 같이 발광될 수 있다.
즉, 본 개시의 제4 실시예에 의하면, 즉, 발광 소자(ED`)를 안정적으로 제어하면서도, 동영상 응답 시간(MPRT)을 효율적으로 개선할 수 있다.
도 16은 본 개시의 실시예들에 따른 표시 장치(100)의 구동 방법에 대한 흐름도이다.
표시 장치(100)의 구동 방법은 제1 메인 프레임 구동 단계(S1610) 및 제2 메인 프레임 구동 단계(S1620)를 포함할 수 있다.
제1 메인 프레임 구동 단계(S1610)는 제1-1 서브 프레임 구동 단계(S1611), 제1-2 서브 프레임 구동 단계(S1612)를 포함할 수 있다. 제2 메인 프레임 구동 단계(S1620)는 제2-1 서브 프레임 구동 단계(S1621), 제2-2 서브 프레임 구동 단계(S1622)를 포함할 수 있다.
제11 서브 픽셀(SP11)은 제1 게이트 라인(GL1) 및 제1 데이터 라인(DL1)과 전기적으로 연결될 수 있으며, 제21 서브 픽셀(SP21)은 제2 게이트 라인(GL2) 및 제1 데이터 라인(DL1)과 전기적으로 연결될 수 있다.
제12 서브 픽셀(SP12)은 제1 게이트 라인(GL1) 및 제2 데이터 라인(DL2)과 전기적으로 연결될 수 있으며, 제22 서브 픽셀(SP22)은 제2 게이트 라인(GL2) 및 제2 데이터 라인(DL2)과 전기적으로 연결될 수 있다.
제11 서브 픽셀(SP11)은 제1 서브 픽셀(SP), 제21 서브 픽셀(SP21)은 제2 서브 픽셀(SP), 제12 서브 픽셀(SP12)은 제3 서브 픽셀(SP), 제22 서브 픽셀(SP22)은 제4 서브 픽셀(SP)일 수 있다.
제1-1 서브 프레임 구동 단계(S1611)는 제11 서브 픽셀(SP11)과 전기적으로 연결되는 제1 기준 전압 라인(RVL1)에는 제1 기준 전압(Vref1)이 공급되며, 제21 서브 픽셀(SP21)과 전기적으로 연결되는 제2 기준 전압 라인(RVL2)에는 제2 기준 전압(Vref2)이 공급되는 단계일 수 있다. 제2 기준 전압(Vref2)은 제1 기준 전압(Vref1)보다 클 수 있다.
제12 서브 픽셀(SP12)은 제1 기준 전압 라인(RVL1)과 전기적으로 연결될 수 있다. 제22 서브 픽셀(SP22)은 제2 기준 전압 라인(RVL2)과 전기적으로 연결될 수 있다. 이 경우, 제1-1 서브 프레임 구동 단계(S1611)에서, 제11 서브 픽셀(SP11) 및 제12 서브 픽셀(SP12)은 발광 상태(Emission)이고, 제21 서브 픽셀(SP21) 및 제22 서브 픽셀(SP22)은 비 발광 상태(Non-Emission)일 수 있다.
한편, 제12 서브 픽셀(SP12)은 제2 기준 전압 라인(RVL2)과 전기적으로 연결될 수 있다. 제22 서브 픽셀(SP22)은 제1 기준 전압 라인(RVL1)과 전기적으로 연결될 수 있다. 이 경우, 제1-1 서브 프레임 구동 단계(S1611)에서, 제21 서브 픽셀(SP21) 및 제12 서브 픽셀(SP12)은 비 발광 상태(Non-Emission)이고, 제11 서브 픽셀(SP11) 및 제22 서브 픽셀(SP22)은 발광 상태(Emission)일 수 있다.
제1-2 서브 프레임 구동 단계(S1612)는 제1 기준 전압 라인(RVL1)에는 제2 기준 전압(Vref2)이 공급되며, 제2 기준 전압 라인(RVL2)에는 제1 기준 전압(Vref1)이 공급되는 단계일 수 있다.
제12 서브 픽셀(SP12)은 제1 기준 전압 라인(RVL1)과 전기적으로 연결될 수 있다. 제22 서브 픽셀(SP22)은 제2 기준 전압 라인(RVL2)과 전기적으로 연결될 수 있다. 이 경우, 제1-2 서브 프레임 구동 단계(S1612)에서, 제11 서브 픽셀(SP11) 및 제12 서브 픽셀(SP12)은 비 발광 상태(Non-Emission)이고, 제21 서브 픽셀(SP21) 및 제22 서브 픽셀(SP22)은 발광 상태(Emission)일 수 있다.
한편, 제12 서브 픽셀(SP12)은 제2 기준 전압 라인(RVL2)과 전기적으로 연결될 수 있다. 제22 서브 픽셀(SP22)은 제1 기준 전압 라인(RVL1)과 전기적으로 연결될 수 있다. 이 경우, 제1-2 서브 프레임 구동 단계(S1612)에서, 제21 서브 픽셀(SP21) 및 제12 서브 픽셀(SP12)은 발광 상태(Emission)이고, 제11 서브 픽셀(SP11) 및 제22 서브 픽셀(SP22)은 비 발광 상태(Non-Emission)일 수 있다.
제2-1 서브 프레임 구동 단계(S1621)는 제1-1 서브 프레임 구동 단계(S1611)와 동일한 단계일 수 있다. 즉, 제2-1 서브 프레임 구동 단계(S1621)는 제11 서브 픽셀(SP11)과 전기적으로 연결되는 제1 기준 전압 라인(RVL1)에는 제1 기준 전압(Vref1)이 공급되며, 제21 서브 픽셀(SP21)과 전기적으로 연결되는 제2 기준 전압 라인(RVL2)에는 제2 기준 전압(Vref2)이 공급되는 단계일 수 있다.
제2-2 서브 프레임 구동 단계(S1622)는 제1-2 서브 프레임 구동 단계(S1612)와 동일한 단계일 수 있다. 즉, 제2-2 서브 프레임 구동 단계(S1622)는 제2-1 서브 프레임 구동 단계(S1621)는 제11 서브 픽셀(SP11)과 전기적으로 연결되는 제1 기준 전압 라인(RVL1)에는 제1 기준 전압(Vref1)이 공급되며, 제21 서브 픽셀(SP21)과 전기적으로 연결되는 제2 기준 전압 라인(RVL2)에는 제2 기준 전압(Vref2)이 공급되는 단계일 수 있다.
제1-1 서브 프레임 구동 단계(S1611) 및 제2-1 서브 프레임 구동 단계(S1621)에서는 일부 서브 픽셀(SP)만 발광 상태(Emission)이고, 나머지 서브 픽셀(SP)은 비 발광 상태(Non-Emission)일 수 있다. 나머지 서브 픽셀(SP)은 비 발광 상태(Non-Emission)임에 따라, 나머지 서브 픽셀(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다. 즉, 나머지 서브 픽셀(SP)은 홀수 번째 기준 전압 라인(RVL_odd)과 전기적으로 연결된 서브 픽셀들(SP) 일 수 있기에, 나머지 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
제1-2 서브 프레임 구동 단계(S1612) 및 제2-2 서브 프레임 구동 단계(S1622)에서는 나머지 서브 픽셀(SP)만 발광 상태(Emission)이고, 일부 서브 픽셀(SP)은 비 발광 상태(Non-Emission)일 수 있다. 일부 서브 픽셀(SP)은 비 발광 상태(Non-Emission)임에 따라, 일부 서브 픽셀(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다. 즉, 일부의 서브 픽셀(SP)은 짝수 번째 기준 전압 라인(RVL_even)과 전기적으로 연결된 서브 픽셀들(SP) 일 수 있기에, 일부 서브 픽셀들(SP)에 포함된 스토리지 커패시터(Cst)는 초기화될 수 있다.
다시 말해, 하나의 프레임 영상을 표현하기 위한 제1 메인 프레임 구동 단계(S1610) 및 제2 메인 프레임 구동 단계(S1620) 동안 모든 서브 픽셀(SP)에 포함되는 스토리지 커패시터(Cst)는 초기화 과정을 거침에 따라, 동영상 응답 시간(MPRT: Moving Picture Response Time)이 개선될 수 있다.
이상에서 설명한 본 개시의 실시예들에 의하면, 동영상 응답 시간(MPRT)을 효율적으로 개선할 수 있는 표시 장치(100) 및 구동 방법을 제공할 수 있다.
본 개시의 실시예들에 의하면, 효율적으로 동영상 응답 시간(MPRT)을 개선함에 따라 저전력 구동이 가능한 표시 장치(100) 및 구동 방법을 제공할 수 있다.
이상에서 설명한 본 개시의 실시예들을 간략하게 설명하면 아래와 같다.
본 개시의 실시예들에 의하면, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 기준 전압 라인과 전기적으로 연결된 다수의 서브 픽셀이 배치되며, 제1 서브 픽셀은 제1 데이터 라인 및 제1 기준 전압 라인과 전기적으로 연결되며, 제2 서브 픽셀은 상기 제1 데이터 라인 및 상기 제1 기준 전압 라인과 다른 제2 기준 전압 라인과 전기적으로 연결되며, 상기 제1 기준 전압 라인에 공급되는 전압과 상기 제2 기준 전압 라인에 공급되는 전압의 크기는 서로 다른 표시 장치를 제공할 수 있다.
상기 다수의 서브 픽셀이 발광하는 메인 프레임 기간은, 상기 제1 기준 전압 라인에는 제1 기준 전압이 공급되며, 상기 제2 기준 전압 라인에는 제2 기준 전압이 공급되는 제1 서브 프레임 기간, 및 상기 제1 기준 전압 라인에는 상기 제2 기준 전압이 공급되며, 상기 제2 기준 전압 라인에는 상기 제1 기준 전압이 공급되는 제2 서브 프레임 기간을 포함할 수 있다.
상기 제2 기준 전압은 상기 제1 기준 전압 보다 클 수 있다.
상기 제2 기준 전압의 크기는 상기 메인 프레임 기간에 상기 다수의 데이터 라인으로 공급되는 데이터 전압의 크기보다 크거나, 또는 상기 제2 기준 전압의 크기는 상기 데이터 전압의 크기와 동일할 수 있다.
상기 제2 기준 전압은 상기 제2 기준 전압을 공급받는 발광 소자의 문턱 전압보다 작을 수 있다.
상기 제2 기준 전압은 상기 제2 기준 전압을 공급받는 발광 소자의 문턱 전압보다 클 수 있다.
상기 다수의 서브 픽셀은 다수의 기저 전압 라인과 전기적으로 연결되며, 상기 제1 서브 픽셀은 제1 기저 전압 라인과 전기적으로 연결되고, 상기 제2 서브 픽셀은 상기 제1 기저 전압 라인과 다른 제2 기저 전압 라인과 전기적으로 연결되며, 상기 제1 기저 전압 라인에 공급되는 전압과 상기 제2 기저 전압 라인에 공급되는 전압의 크기는 서로 다를 수 있다.
상기 제1 서브 픽셀은 제1 게이트 라인과 전기적으로 연결되며, 상기 제2 서브 픽셀은 제2 게이트 라인과 전기적으로 연결되고, 상기 제1 게이트 라인과 상기 제2 게이트 라인에는 동일한 시점에 게이트 신호가 공급될 수 있다.
상기 제1 게이트 라인 및 제2 데이터 라인과 전기적으로 연결되는 제3 서브 픽셀; 및 상기 제2 게이트 라인 및 상기 제2 데이터 라인과 전기적으로 연결되는 제4 서브 픽셀을 더 포함할 수 있다.
상기 제3 서브 픽셀은 상기 제1 기준 전압 라인과 전기적으로 연결되며, 상기 제4 서브 픽셀은 상기 제2 기준 전압 라인과 전기적으로 연결될 수 있다.
상기 제3 서브 픽셀은 상기 제2 기준 전압 라인과 전기적으로 연결되며, 상기 제4 서브 픽셀은 상기 제1 기준 전압 라인과 전기적으로 연결될 수 있다.
상기 제1 서브 픽셀은, 발광 소자를 구동하기 위한 구동 트랜지스터, 상기 구동 트랜지스터의 게이트 노드인 제1 노드와 제1 데이터 라인 사이에 전기적으로 연결되는 스캔 트랜지스터, 및 상기 구동 트랜지스터의 제2 노드와 상기 제1 기준 전압 라인 사이에 전기적으로 연결되는 센싱 트랜지스터를 포함할 수 있다.
본 개시의 실시예들에 의하면, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 기준 전압 라인과 전기적으로 연결된 다수의 서브 픽셀이 배치되는 표시 장치의 구동 방법에 있어서, 제1 서브 픽셀과 전기적으로 연결되는 제1 기준 전압 라인에는 제1 기준 전압이 공급되며, 제2 서브 픽셀과 전기적으로 연결되는 제2 기준 전압 라인에는 제2 기준 전압이 공급되는 제1 서브 프레임 구동 단계, 및 상기 제1 기준 전압 라인에는 상기 제2 기준 전압이 공급되며, 상기 제2 기준 전압 라인에는 상기 제1 기준 전압이 공급되는 제2 서브 프레임 구동 단계를 포함하는 표시 장치의 구동 방법을 제공할 수 있다.
상기 제2 기준 전압은 상기 제1 기준 전압 보다 클 수 있다.
상기 제1 서브 픽셀은 제1 게이트 라인과 전기적으로 연결되며, 상기 제2 서브 픽셀은 제2 게이트 라인과 전기적으로 연결되고, 상기 제1 게이트 라인과 상기 제2 게이트 라인에는 동일한 시점에 게이트 신호가 공급될 수 있다.
상기 제1 서브 픽셀과 상기 제2 서브 픽셀은 제1 데이터 라인과 전기적으로 연결되며, 제3 서브 픽셀은 상기 제1 게이트 라인 및 제2 데이터 라인과 전기적으로 연결되며, 제4 서브 픽셀은 상기 제2 게이트 라인 및 상기 제2 데이터 라인과 전기적으로 연결될 수 있다.
상기 제3 서브 픽셀은 상기 제1 기준 전압 라인과 전기적으로 연결되며, 상기 제4 서브 픽셀은 상기 제2 기준 전압 라인과 전기적으로 연결될 수 있다.
상기 제1 서브 프레임 구동 단계에서, 상기 제1 서브 픽셀 및 상기 제3 서브 픽셀은 발광 상태이고, 상기 제2 서브 픽셀 및 상기 제4 서브 픽셀은 비 발광 상태일 수 있다.
상기 제3 서브 픽셀은 상기 제2 기준 전압 라인과 전기적으로 연결되며, 상기 제4 서브 픽셀은 상기 제1 기준 전압 라인과 전기적으로 연결될 수 있다.
상기 제1 서브 프레임 구동 단계에서, 상기 제2 서브 픽셀 및 상기 제3 서브 픽셀은 비 발광 상태이고, 상기 제1 서브 픽셀 및 상기 제4 서브 픽셀은 발광 상태일 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다.
100: 표시 장치
110: 표시 패널
120: 데이터 구동 회로
130: 게이트 구동 회로
140: 컨트롤러

Claims (20)

  1. 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 기준 전압 라인과 전기적으로 연결된 다수의 서브 픽셀이 배치되며,
    제1 서브 픽셀은 제1 데이터 라인 및 제1 기준 전압 라인과 전기적으로 연결되며,
    제2 서브 픽셀은 상기 제1 데이터 라인 및 상기 제1 기준 전압 라인과 다른 제2 기준 전압 라인과 전기적으로 연결되며,
    상기 제1 기준 전압 라인에 공급되는 전압과 상기 제2 기준 전압 라인에 공급되는 전압의 크기는 서로 다른 표시 장치.
  2. 제1항에 있어서,
    상기 다수의 서브 픽셀이 발광하는 메인 프레임 기간은,
    상기 제1 기준 전압 라인에는 제1 기준 전압이 공급되며, 상기 제2 기준 전압 라인에는 제2 기준 전압이 공급되는 제1 서브 프레임 기간; 및
    상기 제1 기준 전압 라인에는 상기 제2 기준 전압이 공급되며, 상기 제2 기준 전압 라인에는 상기 제1 기준 전압이 공급되는 제2 서브 프레임 기간을 포함하는 표시 장치.
  3. 제2항에 있어서,
    상기 제2 기준 전압은 상기 제1 기준 전압 보다 큰 표시 장치.
  4. 제3항에 있어서,
    상기 제2 기준 전압의 크기는 상기 메인 프레임 기간에 상기 다수의 데이터 라인으로 공급되는 데이터 전압의 크기보다 크거나, 또는 상기 제2 기준 전압의 크기는 상기 데이터 전압의 크기와 동일한 표시 장치.
  5. 제3항에 있어서,
    상기 제2 기준 전압은 상기 제2 기준 전압을 공급받는 발광 소자의 문턱 전압보다 작은 표시 장치.
  6. 제3항에 있어서,
    상기 제2 기준 전압은 상기 제2 기준 전압을 공급받는 발광 소자의 문턱 전압보다 큰 표시 장치.
  7. 제1항에 있어서,
    제1항에 있어서,
    상기 다수의 서브 픽셀은 다수의 기저 전압 라인과 전기적으로 연결되며,
    상기 제1 서브 픽셀은 제1 기저 전압 라인과 전기적으로 연결되고,
    상기 제2 서브 픽셀은 상기 제1 기저 전압 라인과 다른 제2 기저 전압 라인과 전기적으로 연결되며,
    상기 제1 기저 전압 라인에 공급되는 전압과 상기 제2 기저 전압 라인에 공급되는 전압의 크기는 서로 다른 표시 장치.
  8. 제1항에 있어서,
    상기 제1 서브 픽셀은 제1 게이트 라인과 전기적으로 연결되며,
    상기 제2 서브 픽셀은 제2 게이트 라인과 전기적으로 연결되고,
    상기 제1 게이트 라인과 상기 제2 게이트 라인에는 동일한 시점에 게이트 신호가 공급되는 표시 장치.
  9. 제1항에 있어서,
    상기 제1 게이트 라인 및 제2 데이터 라인과 전기적으로 연결되는 제3 서브 픽셀; 및
    상기 제2 게이트 라인 및 상기 제2 데이터 라인과 전기적으로 연결되는 제4 서브 픽셀을 더 포함하는 표시 장치.
  10. 제9항에 있어서,
    상기 제3 서브 픽셀은 상기 제1 기준 전압 라인과 전기적으로 연결되며,
    상기 제4 서브 픽셀은 상기 제2 기준 전압 라인과 전기적으로 연결되는 표시 장치.
  11. 제9항에 있어서,
    상기 제3 서브 픽셀은 상기 제2 기준 전압 라인과 전기적으로 연결되며,
    상기 제4 서브 픽셀은 상기 제1 기준 전압 라인과 전기적으로 연결되는 표시 장치.
  12. 제1항에 있어서,
    상기 제1 서브 픽셀은,
    발광 소자를 구동하기 위한 구동 트랜지스터;
    상기 구동 트랜지스터의 게이트 노드인 제1 노드와 제1 데이터 라인 사이에 전기적으로 연결되는 스캔 트랜지스터; 및
    상기 구동 트랜지스터의 제2 노드와 상기 제1 기준 전압 라인 사이에 전기적으로 연결되는 센싱 트랜지스터를 포함하는 표시 장치.
  13. 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 기준 전압 라인과 전기적으로 연결된 다수의 서브 픽셀이 배치되는 표시 장치의 구동 방법에 있어서,
    제1 서브 픽셀과 전기적으로 연결되는 제1 기준 전압 라인에는 제1 기준 전압이 공급되며, 제2 서브 픽셀과 전기적으로 연결되는 제2 기준 전압 라인에는 제2 기준 전압이 공급되는 제1 서브 프레임 구동 단계; 및
    상기 제1 기준 전압 라인에는 상기 제2 기준 전압이 공급되며, 상기 제2 기준 전압 라인에는 상기 제1 기준 전압이 공급되는 제2 서브 프레임 구동 단계를 포함하는 표시 장치의 구동 방법.
  14. 제13항에 있어서,
    상기 제2 기준 전압은 상기 제1 기준 전압 보다 큰 표시 장치의 구동 방법.
  15. 제13항에 있어서,
    상기 제1 서브 픽셀은 제1 게이트 라인과 전기적으로 연결되며,
    상기 제2 서브 픽셀은 제2 게이트 라인과 전기적으로 연결되고,
    상기 제1 게이트 라인과 상기 제2 게이트 라인에는 동일한 시점에 게이트 신호가 공급되는 표시 장치의 구동 방법.
  16. 제15항에 있어서,
    상기 제1 서브 픽셀과 상기 제2 서브 픽셀은 제1 데이터 라인과 전기적으로 연결되며,
    제3 서브 픽셀은 상기 제1 게이트 라인 및 제2 데이터 라인과 전기적으로 연결되며,
    제4 서브 픽셀은 상기 제2 게이트 라인 및 상기 제2 데이터 라인과 전기적으로 연결되는 표시 장치의 구동 방법.
  17. 제16항에 있어서,
    상기 제3 서브 픽셀은 상기 제1 기준 전압 라인과 전기적으로 연결되며,
    상기 제4 서브 픽셀은 상기 제2 기준 전압 라인과 전기적으로 연결되는 표시 장치의 구동 방법.
  18. 제17항에 있어서,
    상기 제1 서브 프레임 구동 단계에서, 상기 제1 서브 픽셀 및 상기 제3 서브 픽셀은 발광 상태이고, 상기 제2 서브 픽셀 및 상기 제4 서브 픽셀은 비 발광 상태인 표시 장치의 구동 방법.
  19. 제16항에 있어서,
    상기 제3 서브 픽셀은 상기 제2 기준 전압 라인과 전기적으로 연결되며,
    상기 제4 서브 픽셀은 상기 제1 기준 전압 라인과 전기적으로 연결되는 표시 장치의 구동 방법.
  20. 제19항에 있어서,
    상기 제1 서브 프레임 구동 단계에서, 상기 제2 서브 픽셀 및 상기 제3 서브 픽셀은 비 발광 상태이고, 상기 제1 서브 픽셀 및 상기 제4 서브 픽셀은 발광 상태인 표시 장치의 구동 방법.
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