CN114677941A - 栅极驱动电路和显示装置 - Google Patents

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Abstract

本公开内容涉及一种栅极驱动电路和包括该栅极驱动电路的显示装置。该栅极驱动电路包括：第一栅极驱动电路和第二栅极驱动电路，其中输入至所述第一栅极驱动电路的m个第一时钟信号包括第(n+1)时钟信号和第(n+k)时钟信号，并且输入至第二栅极驱动电路的m个第二时钟信号包括第(n+2)时钟信号和第(n+k+1)时钟信号，其中n是任意整数，k是3或更大的自然数，第(n+1)时钟信号的高电平电压持续时间与第(n+k)时钟信号的高电平电压持续时间不重叠，并且第(n+2)时钟信号的高电平电压持续时间与第(n+k+1)时钟信号的高电平电压持续时间不重叠。由于该栅极驱动电路具有能够减小栅极信号之间的输出特性差异的时钟输入结构，所以可提高图像质量。

Description

栅极驱动电路和显示装置
相关申请的交叉引用
本申请要求享有于2020年12月24日在韩国知识产权局提交的韩国专利申请第10-2020-0183696号的优先权，通过引用将该韩国专利申请的公开内容整体结合于此。
技术领域
本公开内容涉及一种栅极驱动电路和包括该栅极驱动电路的显示装置。
背景技术
随着信息社会的发展，对用于显示图像的显示装置的需求增加。为了满足这种需求，近来已开发并广泛使用各种显示装置，诸如液晶显示(LCD)装置、包括量子点发光显示装置和有机发光显示(例如，OLED)装置的电致发光显示(ELD)装置等。
通常，显示装置对设置在布置于显示面板上的多个子像素的每一个中的电容器充电，并且使用充电的电容来进行显示驱动。然而，在这种传统显示装置中，每个子像素中的这种电容器可能充电不足，从而图像质量会劣化。
在传统显示装置中，如果能够减小显示面板的非显示区域的尺寸，则可增加显示装置的设计自由度并且可提高设计质量。然而，由于在显示面板的非显示区域中布置有各种线和电路元件，所以实际上不容易减小显示面板的非显示区域的尺寸。
此外，在这种传统显示装置的情况下，不足的充电时间可导致图像质量变差，另外，由于栅极信号之间的输出特性差异，栅极驱动可发生故障，这导致图像质量变差。
发明内容
本公开内容的实施方式提供一种栅极驱动电路和包括该栅极驱动电路的显示装置，该栅极驱动电路具有能够减小栅极信号之间的输出特性差异，从而提高图像质量的时钟输入结构。
本公开内容的实施方式提供一种栅极驱动电路和包括该栅极驱动电路的显示装置，该栅极驱动电路具有在减小栅极信号之间的输出特性差异的同时能够实现重叠栅极驱动和Q节点共享结构的时钟输入结构。
根据本公开内容的各个方面，提供了一种显示装置，包括：包括多条栅极线的显示面板；和栅极驱动电路，所述栅极驱动电路包括：第一栅极驱动电路，所述第一栅极驱动电路能够使用第一时钟信号组输出m个第一栅极信号；和第二栅极驱动电路，所述第二栅极驱动电路能够使用与所述第一时钟信号组不同的第二时钟信号组输出m个第二栅极信号，其中m是2或更大的自然数。
所述第一时钟信号组和所述第二时钟信号组可分别包括m个第一时钟信号和m个第二时钟信号，并且包括所述第一时钟信号组中包括的所述m个第一时钟信号和所述第二时钟信号组中包括的所述m个第二时钟信号的2m个时钟信号可在不同的时序具有各个高电平电压持续时间。
所述第一栅极驱动电路可包括：接收所述m个第一时钟信号并且输出所述m个第一栅极信号的m个第一输出缓冲器电路；以及能够控制所述m个第一输出缓冲器电路的第一控制电路。
所述第二栅极驱动电路可包括：接收所述m个第二时钟信号并且输出所述m个第二栅极信号的m个第二输出缓冲器电路；以及能够控制所述m个第二输出缓冲器电路的第二控制电路。
所述m个第一输出缓冲器电路的每一个可包括上拉晶体管和下拉晶体管，并且所述m个第一输出缓冲器电路中包括的各个上拉晶体管的所有相应栅极节点可电连接至一个第一Q节点。
所述m个第二输出缓冲器电路的每一个可包括上拉晶体管和下拉晶体管，并且所述m个第二输出缓冲器电路中包括的各个上拉晶体管的所有相应栅极节点可电连接至一个第二Q节点。
输入至所述第一栅极驱动电路的所述m个第一时钟信号可包括第(n+1)时钟信号和第(n+k)时钟信号，并且输入至所述第二栅极驱动电路的所述m个第二时钟信号可包括第(n+2)时钟信号和第(n+k+1)时钟信号，其中n是任意整数，k是3或更大的自然数。
所述第(n+1)时钟信号的高电平电压持续时间可与所述第(n+2)时钟信号的高电平电压持续时间部分重叠。所述第(n+k)时钟信号的高电平电压持续时间可与所述第(n+k+1)时钟信号的高电平电压持续时间部分重叠。
所述第(n+1)时钟信号的高电平电压持续时间可与所述第(n+k)时钟信号的高电平电压持续时间不重叠。所述第(n+2)时钟信号的高电平电压持续时间可与所述第(n+k+1)时钟信号的高电平电压持续时间不重叠。
在k＝3的情况下，所述第一栅极驱动电路中包括的所述m个第一输出缓冲器电路可包括：接收所述第(n+1)时钟信号并且输出第(n+1)栅极信号的一个第一输出缓冲器电路、以及接收第(n+3)时钟信号并且输出第(n+3)栅极信号的另一个第一输出缓冲器电路。所述第二栅极驱动电路中包括的所述m个第二输出缓冲器电路可包括：接收所述第(n+2)时钟信号并且输出第(n+2)栅极信号的一个第二输出缓冲器电路、以及接收第(n+4)时钟信号并且输出第(n+4)栅极信号的另一个第二输出缓冲器电路。
在k＝3的情况下，所述第(n+1)栅极信号可施加至第(n+1)栅极线，所述第(n+3)栅极信号可施加至第(n+3)栅极线，所述第(n+2)栅极信号可施加至第(n+2)栅极线，并且所述第(n+4)栅极信号可施加至第(n+4)栅极线。
在这种情况下，所述显示面板可包括下述连接线中的至少一条：连接在输出所述第(n+1)栅极信号的所述一个第一输出缓冲器与设置在所述显示面板中的所述第(n+1)栅极线之间的连接线、连接在输出所述第(n+3)栅极信号的所述另一个第一输出缓冲器与设置在所述显示面板中的所述第(n+3)栅极线之间的连接线、连接在输出所述第(n+2)栅极信号的所述一个第二输出缓冲器与设置在所述显示面板中的所述第(n+2)栅极线之间的连接线、以及连接在输出所述第(n+4)栅极信号的所述另一个第二输出缓冲器与设置在所述显示面板中的所述第(n+4)栅极线之间的连接线。
在k＝3的情况下，所述第(n+1)栅极信号可施加至所述第(n+1)栅极线，所述第(n+3)栅极信号可施加至所述第(n+2)栅极线，所述第(n+2)栅极信号可施加至第(n+1+m)栅极线，并且所述第(n+4)栅极信号可施加至第(n+2+m)栅极线。
在k＝3且m＝4的情况下，所述第一栅极驱动电路中包括的所述m个第一输出缓冲器电路可包括：接收第(n+5)时钟信号并且输出第(n+5)栅极信号的再一个第一输出缓冲器电路、以及接收第(n+7)时钟信号并且输出第(n+7)栅极信号的又一个第一输出缓冲器电路。所述第二栅极驱动电路中包括的所述m个第二输出缓冲器电路可包括：接收第(n+6)时钟信号并且输出第(n+6)栅极信号的再一个第二输出缓冲器电路、以及接收第(n+8)时钟信号并且输出第(n+8)栅极信号的又一个第二输出缓冲器电路。
在k＝3且m＝4的情况下，所述第(n+1)栅极信号可施加至所述第(n+1)栅极线，所述第(n+3)栅极信号可施加至所述第(n+3)栅极线，所述第(n+5)栅极信号可施加至第(n+5)栅极线，所述第(n+7)栅极信号可施加至第(n+7)栅极线，所述第(n+2)栅极信号可施加至所述第(n+2)栅极线，所述第(n+4)栅极信号可施加至所述第(n+4)栅极线，所述第(n+6)栅极信号可施加至第(n+6)栅极线，并且所述第(n+8)栅极信号可施加至第(n+8)栅极线。
在这种情况下，所述显示面板可包括下述连接线中的至少一条：连接在输出所述第(n+1)栅极信号的所述一个第一输出缓冲器与设置在所述显示面板中的所述第(n+1)栅极线之间的连接线、连接在输出所述第(n+3)栅极信号的所述另一个第一输出缓冲器与设置在所述显示面板中的所述第(n+3)栅极线之间的连接线、连接在输出所述第(n+5)栅极信号的所述再一个第一输出缓冲器与设置在所述显示面板中的所述第(n+5)栅极线之间的连接线、连接在输出所述第(n+7)栅极信号的所述又一个第一输出缓冲器与设置在所述显示面板中的所述第(n+7)栅极线之间的连接线、连接在输出所述第(n+2)栅极信号的所述一个第二输出缓冲器与设置在所述显示面板中的所述第(n+2)栅极线之间的连接线、连接在输出所述第(n+4)栅极信号的所述另一个第二输出缓冲器与设置在所述显示面板中的所述第(n+4)栅极线之间的连接线、连接在输出所述第(n+6)栅极信号的所述再一个第二输出缓冲器与设置在所述显示面板中的所述第(n+6)栅极线之间的连接线、以及连接在输出所述第(n+8)栅极信号的所述又一个第二输出缓冲器与设置在所述显示面板中的所述第(n+8)栅极线之间的连接线。
在k＝3且m＝4的情况下，所述第(n+1)栅极信号可施加至所述第(n+1)栅极线，所述第(n+3)栅极信号可施加至所述第(n+2)栅极线，所述第(n+5)栅极信号可施加至所述第(n+3)栅极线，所述第(n+7)栅极信号可施加至所述第(n+4)栅极线，所述第(n+2)栅极信号可施加至所述第(n+1+m)栅极线，所述第(n+4)栅极信号可施加至所述第(n+2+m)栅极线，所述第(n+6)栅极信号可施加至第(n+3+m)栅极线，并且所述第(n+8)栅极信号可施加至第(n+4+m)栅极线。
所述第一栅极驱动电路可基于所述第(n+1)时钟信号输出所述第(n+1)栅极信号并且基于所述第(n+k)时钟信号输出第(n+k)栅极信号。所述第二栅极驱动电路可基于所述第(n+2)时钟信号输出所述第(n+2)栅极信号并且基于所述第(n+k+1)时钟信号输出第(n+k+1)栅极信号。
所述第(n+1)栅极信号的导通电平电压持续时间可与所述第(n+2)栅极信号的导通电平电压持续时间部分重叠，并且所述第(n+1)栅极信号的导通电平电压持续时间可与所述第(n+k)栅极信号的导通电平电压持续时间不重叠。
根据本公开内容的各个方面，提供了一种能够驱动设置在显示面板中的多条栅极线的栅极驱动电路。所述栅极驱动电路具有与上述显示装置中包括的栅极驱动电路相同的结构。
根据本公开内容的实施方式，可提供一种栅极驱动电路和包括该栅极驱动电路的显示装置，该栅极驱动电路具有能够减小栅极信号之间的输出特性差异，从而提高图像质量的时钟输入结构。
根据本公开内容的实施方式，可提供一种栅极驱动电路和包括该栅极驱动电路的显示装置，该栅极驱动电路具有在减小栅极信号之间的输出特性差异的同时能够实现重叠栅极驱动和Q节点共享结构的时钟输入结构。
附图说明
被包括用来给本公开内容提供进一步理解且并入本公开内容中组成本公开内容一部分的附图图解了本公开内容的各个方面，并与说明书一起用于解释本公开内容的原理。在附图中：
图1图解了根据本公开内容各个方面的显示装置的***配置；
图2A和图2B图解了根据本公开内容各个方面的显示装置的子像素的等效电路；
图3图解了根据本公开内容各个方面的显示装置的示例性***实现方案；
图4是根据本公开内容各个方面的显示装置的栅极驱动电路的框图；
图5图解了根据本公开内容各个方面的显示装置中包括的具有第一时钟输入结构的栅极驱动电路；
图6A图解了当使用图5中所示的栅极驱动电路时输入至第一栅极驱动电路的4个时钟信号、以及第一栅极驱动电路的Q节点处的电压波动；
图6B图解了当使用图5中所示的栅极驱动电路时从第一栅极驱动电路输出的4个栅极信号；
图7A图解了根据本公开内容各个方面的显示装置中包括的具有第二时钟输入结构的栅极驱动电路；
图7B图解了输入至图7A中所示的栅极驱动电路的时钟信号；
图8更详细地图解了图7A中所示的栅极驱动电路；
图9图解了图7A中所示的栅极驱动电路的示例；
图10更详细地图解了图9中所示的栅极驱动电路；
图11A图解了当使用图9中所示的栅极驱动电路时输入至第一栅极驱动电路的4个时钟信号、以及第一栅极驱动电路的Q1节点处的电压波动；
图11B图解了当使用图9中所示的栅极驱动电路时从第一栅极驱动电路输出的4个栅极信号；
图11C图解了当使用图9中所示的栅极驱动电路时输入至第二栅极驱动电路的4个时钟信号、以及第二栅极驱动电路的Q2节点处的电压波动；
图11D图解了当使用图9中所示的栅极驱动电路时从第二栅极驱动电路输出的4个栅极信号；
图12图解了用于检测根据本公开内容各个方面的显示装置的栅极驱动电路中使用的第一时钟输入结构和第二时钟输入结构的每一个的输出特性的模拟结果；
图13图解了图10中所示的栅极驱动电路的示例性实现方案；
图14示意性图解了图10中所示的栅极驱动电路；
图15和图16图解了图14的栅极驱动电路与设置在显示区域中的栅极线之间的连接结构；
图17图解了图7A中所示的栅极驱动电路的示例。
具体实施方式
在本公开内容的实施例或实施方式的以下描述中，将参照附图，在附图中通过举例说明能够实施的具体实施例或实施方式的方式进行了显示，并且在附图中可使用相同的参考标记和符号指代相同或相似的部件，即使它们显示在彼此不同的附图中。此外，在本公开内容的实施例或实施方式的以下描述中，当确定结合在此的已知功能和部件的详细描述反而会使本公开内容一些实施方式中的主题不清楚时，将省略其详细描述。在此使用的诸如“包括”、“具有”、“包含”、“由…构成”、“由…组成”和“由…形成”之类的术语一般旨在允许增加其他部件，除非这些术语使用了术语“仅”。如在此使用的，单数形式旨在包括复数形式，除非上下文明显有相反指示。
在此可使用诸如“第一”、“第二”、“A”、“B”、“(A)”和“(B)”之类的术语来描述本公开内容的元件。这些术语的每一个不用来限定元件的本质、顺序、次序或数量等，而是仅用于将相应元件与其他元件区分开。
当提到第一元件与第二元件“连接或结合”、“接触或重叠”等时，其应当解释为，第一元件不仅可与第二元件“直接连接或结合”或“直接接触或重叠”，而且还可在第一元件与第二元件之间“***”第三元件，或者第一元件和第二元件可经由第四元件彼此“连接或结合”、“接触或重叠”等。在此，第二元件可包括在彼此“连接或结合”、“接触或重叠”等的两个或更多个元件中的至少一个中。
当使用诸如“在…之后”、“随后”、“接下来”、“在…之前”等之类的时间相对术语描述元件或构造的过程或操作，或者操作方法、加工方法、制造方法中的流程和步骤时，这些术语可用于描述非连续的或非顺序的过程或操作，除非一起使用了术语“直接”或“紧接”。
此外，当提到任何尺度、相对尺寸等时，即使没有指明相关描述，也应当认为元件或特征或者相应信息的数值(例如，水平、范围等)包括可由各种因素(例如，工艺因素、内部或外部冲击、噪声等)导致的公差或误差范围。此外，术语“可”完全涵盖术语“能”的所有含义。
图1图解根据本公开内容各个方面的显示装置100的***配置。
参照图1，根据本公开内容各个方面的显示装置100包括显示面板110和驱动显示面板110的驱动电路。
驱动电路可包括数据驱动电路120和栅极驱动电路130等，并且可进一步包括控制数据驱动电路120和栅极驱动电路130的控制器140。
显示面板110可包括：基板SUB；以及设置在基板SUB之上的诸如多条数据线DL、多条栅极线GL等之类的信号线。显示面板110可包括与多条栅极线GL和多条数据线DL连接的多个子像素SP。
显示面板110可包括显示图像的显示区域DA和与显示区域DA不同的不显示图像的非显示区域NDA。在显示面板110中，在显示区域DA中可设置用于显示图像的多个子像素SP，并且驱动电路120、130和140可电连接至非显示区域NDA或者可安装在非显示区域NDA中。在显示面板110的非显示区域NDA中可设置与集成电路或印刷电路连接的焊盘部。
数据驱动电路120是用于驱动多条数据线DL的电路，并且可给多条数据线DL提供数据信号。栅极驱动电路130是用于驱动多条栅极线GL的电路，并且可给多条栅极线GL提供栅极信号。控制器140可给数据驱动电路120提供数据控制信号DCS，以便控制数据驱动电路120的操作时序。控制器140可给栅极驱动电路130提供栅极控制信号GCS，以便控制栅极驱动电路130的操作时序。
控制器140可根据每帧中实现的时序开始扫描操作，将其他装置或其他图像供应源(例如，主机***)输入的图像数据转换为数据驱动电路120中使用的数据信号形式，然后将转换得到的图像数据Data提供至数据驱动电路120，并且根据扫描时序在预定时间控制对至少一个像素的数据的加载。
除了输入图像数据以外，控制器140还可从其他装置、网络、或***(例如，主机***150)接收各种时序信号，包括垂直同步信号VSYNC、水平同步信号HSYNC、输入数据使能信号DE、时钟信号CLK等。
为了控制数据驱动电路120和栅极驱动电路130，控制器140可接收诸如垂直同步信号VSYNC、水平同步信号HSYNC、输入数据使能信号DE、时钟信号CLK等之类的时序信号中的一个或多个，产生各种控制信号(DCS、GCS)，并且将产生的信号提供至数据驱动电路120和栅极驱动电路130。
控制器140可实现为与数据驱动电路120分离的部件，或者可与数据驱动电路120集成而实现为集成电路。
数据驱动电路120可通过从控制器140接收图像数据Data并且给多条数据线DL提供数据电压来驱动多条数据线DL。在此，数据驱动电路120也可被称为源极驱动电路。
数据驱动电路120可包括一个或多个源极驱动器集成电路SDIC。每个源极驱动器集成电路SDIC可包括移位寄存器、锁存电路、数模转换器DAC、输出缓冲器等。在一些情况下，每个源极驱动器集成电路SDIC可进一步包括模数转换器ADC。
在一些实施方式中，每个源极驱动器集成电路SDIC可以以带式自动结合(TAB)方式连接至显示面板110，或者可以以玻上芯片(COG)方式或面板上芯片(COP)方式连接至显示面板110的诸如结合焊盘之类的导电焊盘，或者可以以膜上芯片(COF)方式连接至显示面板110。
栅极驱动电路130可根据控制器140的控制输出导通电平电压的栅极信号或截止电平电压的栅极信号。栅极驱动电路130可通过给多条栅极线GL顺序地提供导通电平电压的栅极信号来顺序地驱动多条栅极线GL。
在一些实施方式中，栅极驱动电路130可以以带式自动结合(TAB)方式连接至显示面板110，或者可以以玻上芯片(COG)方式或面板上芯片(COP)方式连接至显示面板110的诸如结合焊盘之类的导电焊盘，或者可以以膜上芯片(COF)方式连接至显示面板110。在另一实施方式中，栅极驱动电路130可以以面板内栅极(GIP)方式位于显示面板110的非显示区域NDA中。栅极驱动电路130可设置在基板SUB上或上方，或者连接至基板SUB。就是说，在GIP方式的情况下，栅极驱动电路130可设置在基板SUB的非显示区域NDA中。在玻上芯片(COG)方式、膜上芯片(COF)方式等的情况下，栅极驱动电路130可连接至基板SUB。
数据驱动电路120和栅极驱动电路130中的至少一个可设置在显示区域DA中。例如，数据驱动电路120和栅极驱动电路130中的至少一个可设置成不与子像素SP重叠，或者设置成与子像素SP中的一个或多个或者全部重叠。
当通过栅极驱动电路130选择特定栅极线时，数据驱动电路120可将从控制器140接收的图像数据Data转换为模拟形式的数据电压，并且将转换得到的数据电压提供至多条数据线DL。
数据驱动电路120可位于显示面板110的仅一个部分(例如，上部或下部)上，但不限于此。在一些实施方式中，根据驱动方法、面板设计方法等，数据驱动电路120可位于显示面板110的两个部分(例如，上部和下部)或者显示面板110的四个部分(例如，上部、下部、左侧和右侧)中的至少两个部分上，但不限于此。
栅极驱动电路130可位于显示面板110的仅一个部分(例如，左侧或右侧)上，但不限于此。在一些实施方式中，根据驱动方法、面板设计方法等，栅极驱动电路130可位于显示面板110的两个部分(例如，左侧和右侧)或者显示面板110的四个部分(例如，上部、下部、左侧和右侧)中的至少两个部分上，但不限于此。
控制器140可以是在一般显示技术中使用的时序控制器、或者除了时序控制器的一般功能以外还能够额外执行其他控制功能的控制设备/装置。在一些实施方式中，控制器140可以是与时序控制器或者控制设备/装置中的电路或部件不同的一个或多个其他控制电路。可使用诸如集成电路(IC)、现场可编程门阵列(FPGA)、专用集成电路(ASIC)、处理器等来实现控制器140。
控制器140可安装在印刷电路板、柔性印刷电路等上，并且可通过印刷电路板、柔性印刷电路等电连接至数据驱动电路120和栅极驱动电路130。
控制器140可经由一个或多个预定接口给数据驱动电路120发送信号以及从数据驱动电路120接收信号。在一些实施方式中，这种接口可包括低压差分信令(LVDS)接口、EPI接口、串行***接口(SPI)等。控制器140可包括诸如一个或多个寄存器之类的存储介质。
根据本公开内容各个方面的显示装置100可以是诸如液晶显示装置之类的包括背光单元的显示器，或者可以是诸如有机发光二极管(OLED)显示器、量子点(QD)显示器、微型发光二极管(M-LED)显示器等之类的自发光显示器。
在根据本公开内容各个方面的显示装置100是OLED显示器的情况下，每个子像素SP可包括作为发光元件的自发光的OLED。在根据本公开内容各个方面的显示装置100是QD显示器的情况下，每个子像素可包括包含量子点的发光元件，量子点是自发光的半导体晶体。在根据本公开内容各个方面的显示装置100是微型LED显示器的情况下，每个子像素SP可包括作为发光元件的自发光且基于无机材料的微型LED。
图2A和图2B图解了根据本公开内容各个方面的显示装置100的子像素SP的示例性等效电路。
参照图2A，根据本公开内容各个方面的显示装置100的显示面板110中设置的多个子像素SP的每一个可包括发光元件ED、驱动晶体管DRT、扫描晶体管SCT和存储电容器Cst。
参照图2A，发光元件ED可包括像素电极PE和公共电极CE，并且包括位于像素电极PE与公共电极CE之间的发光层EL。
发光元件ED的像素电极PE可以是设置在每个子像素SP中的电极，公共电极CE可以是公共地设置在所有子像素SP或一些子像素SP中的电极。在此，像素电极PE可以是阳极电极，公共电极CE可以是阴极电极。在另一实施方式中，像素电极PE可以是阴极电极，公共电极CE可以是阳极电极。
在一个实施方式中，发光元件ED可以是有机发光二极管(OLED)、发光二极管(LED)、量子点发光元件等。
驱动晶体管DRT是驱动发光元件ED的晶体管，并且可包括第一节点N1、第二节点N2、第三节点N3等。
驱动晶体管DRT的第一节点N1可以是驱动晶体管DRT的栅极节点，并且可电连接至扫描晶体管SCT的源极节点或漏极节点。驱动晶体管DRT的第二节点N2可以是驱动晶体管DRT的源极节点或漏极节点。第二节点N2还可电连接至感测晶体管SENT的源极节点或漏极节点，并且可连接至发光元件ED的像素电极PE。驱动晶体管DRT的第三节点N3可电连接至提供驱动电压EVDD的驱动电压线DVL。
扫描晶体管SCT可被扫描信号SCAN(一种栅极信号)控制并且可连接在驱动晶体管DRT的第一节点N1与数据线DL之间。换句话说，扫描晶体管SCT可根据通过扫描信号线SCL(一种栅极线GL)提供的扫描信号SCAN导通或截止，并且可控制数据线DL与驱动晶体管DRT的第一节点N1之间的电连接。
扫描晶体管SCT通过具有导通电平电压的扫描信号SCAN导通，将通过数据线DL提供的数据电压Vdata传送至驱动晶体管DRT的第一节点N1。
在一个实施方式中，当扫描晶体管SCT是n型晶体管时，扫描信号SCAN的导通电平电压可以是高电平电压。在另一实施方式中，当扫描晶体管SCT是p型晶体管时，扫描信号SCAN的导通电平电压可以是低电平电压。
存储电容器Cst可连接在驱动晶体管DRT的第一节点N1与第二节点N2之间。存储电容器Cst可存储与两端之间的电压差对应的电荷量并且将两端之间的电压差保持预定帧时间。因此，相应子像素SP可在预定帧时间内发光。
根据本公开内容各个方面的显示装置100的显示面板110中设置的多个子像素SP的每一个可进一步包括感测晶体管SENT。
感测晶体管SENT可被感测信号SENSE(另一种栅极信号)控制，并且可连接在驱动晶体管DRT的第二节点N2与基准电压线RVL之间。换句话说，感测晶体管SENT可根据通过感测信号线SENL(另一种栅极线GL)提供的感测信号SENSE导通或截止，并且控制基准电压线RVL与驱动晶体管DRT的第二节点N2之间的电连接。
感测晶体管SENT可通过具有导通电平电压的感测信号SENSE导通，并且将通过基准电压线RVL传输的基准电压Vref传送至驱动晶体管DRT的第二节点N2。
此外，感测晶体管SENT可通过具有导通电平电压的感测信号SENSE导通，并且将驱动晶体管DRT的第二节点N2处的电压传输至基准电压线RVL。
在一个实施方式中，当感测晶体管SENT是n型晶体管时，感测信号SENSE的导通电平电压可以是高电平电压。在另一实施方式中，当感测晶体管SENT是p型晶体管时，感测信号SENSE的导通电平电压可以是低电平电压。
当进行驱动以感测子像素SP的至少一个特征值时，可使用感测晶体管SENT将驱动晶体管DRT的第二节点N2处的电压传输至基准电压线RVL的功能。在这种情况下，传输至基准电压线RVL的电压可以是用于计算子像素SP的至少一个特征值的电压或者是被反映了子像素SP的至少一个特征值的电压。
本文中，子像素SP的特征值可以是驱动晶体管DRT或发光元件ED的特征值。驱动晶体管DRT的至少一个特征值可包括驱动晶体管DRT的阈值电压和/或迁移率。发光元件ED的特征值可包括发光元件ED的阈值电压。
驱动晶体管DRT、扫描晶体管SCT和感测晶体管SENT可以是n型晶体管、p型晶体管或它们的组合。本文中，为了便于描述，假设驱动晶体管DRT、扫描晶体管SCT和感测晶体管SENT是n型晶体管。
存储电容器Cst可以是有意设计而位于驱动晶体管DRT外部的外部电容器，而不是形成在驱动晶体管DRT的栅极节点与源极节点(或漏极节点)之间的内部电容器，诸如寄生电容器(例如，Cgs、Cgd)。
扫描信号线SCL和感测信号线SENL可以是不同的栅极线GL。在一些实施方式中，扫描信号SCAN和感测信号SENSE可以是单独的栅极信号，并且一个子像素SP中的扫描晶体管SCT的导通-截止时序和感测晶体管SENT的导通-截止时序可以是独立的。就是说，一个子像素SP中的扫描晶体管SCT的导通-截止时序和感测晶体管SENT的导通-截止时序可彼此相同或不同。
在另一实施方式中，扫描信号线SCL和感测信号线SENL可以是相同的栅极线GL。就是说，一个子像素SP中的扫描晶体管SCT的栅极节点和感测晶体管SENT的栅极节点可连接至一条栅极线GL。在该实施方式中，扫描信号SCAN和感测信号SENSE可以是相同的栅极信号，并且一个子像素SP中的扫描晶体管SCT的导通-截止时序和感测晶体管SENT的导通-截止时序可相同。
应当理解，图2A和图2B中所示的子像素结构仅仅是为了便于描述的可能的子像素结构的示例，本公开内容的实施方式可根据需要以任意各种结构实现。例如，子像素SP可进一步包括至少一个晶体管和/或至少一个电容器。
此外，尽管假设显示装置100是自发光显示装置对图2A和图2B中的子像素结构进行了描述，但当显示装置100是液晶显示器时，每个子像素SP可包括晶体管、像素电极等。
图3图解了根据本公开内容各个方面的显示装置100的示例性***实现方案。
参照图3，显示装置100可包括显示图像的显示区域DA和不显示图像的非显示区域NDA。
参照图3，当数据驱动电路120包括一个或多个源极驱动器集成电路SDIC并且以膜上芯片(COF)方式实现时，每个源极驱动器集成电路SDIC可安装在与显示面板110的非显示区域NDA连接的电路膜SF上。
参照图3，栅极驱动电路130可以以面板内栅极(GIP)方式实现。在该实施方式中，栅极驱动电路130可位于显示面板110的非显示区域NDA中。在另一实施方式中，与图3中所示不同，栅极驱动电路130可以以膜上芯片(COF)方式实现。
显示装置100可包括：用于一个或更多个源极驱动器集成电路SDIC与其他装置、部件等之间的电路连接的至少一个源极印刷电路板SPCB；和其上安装有控制部件以及各种电子器件或部件的控制印刷电路板CPCB。
其上安装有源极驱动器集成电路SDIC的电路膜SF可连接到至少一个源极印刷电路板SPCB。就是说，其上安装有源极驱动器集成电路SDIC的电路膜SF的一侧可电连接至显示面板110并且其另一侧可电连接至源极印刷电路板SPCB。
控制器140和电源管理集成电路PMIC 310可安装在控制印刷电路板CPCB上。控制器140可进行与显示面板110的驱动相关的整体控制功能并且控制数据驱动电路120和栅极驱动电路130的操作。电源管理集成电路310可给数据驱动电路120和栅极驱动电路130提供各种电压或电流或者控制要提供的各种电压或电流。
可通过至少一个连接电缆CBL执行至少一个源极印刷电路板SPCB与控制印刷电路板CPCB之间的电路连接。连接电缆CBL例如可以是柔性印刷电路FPC、柔性扁平电缆FFC等。
至少一个源极印刷电路板SPCB和控制印刷电路板CPCB可集成而实现为一个印刷电路板。
根据本公开内容各个方面的显示装置100可进一步包括用于调节电压电平的电平转换器300。在一个实施方式中，电平转换器300可设置在控制印刷电路板CPCB或源极印刷电路板SPCB上。
在根据本公开内容各个方面的显示装置100中，电平转换器300可给栅极驱动电路130提供栅极驱动所需的信号。在一个实施方式中，电平转换器300可给栅极驱动电路130提供多个时钟信号。因此，栅极驱动电路130可基于从电平转换器300输入的多个时钟信号给多条栅极线GL提供多个栅极信号。多条栅极线GL可将栅极信号传送至设置在基板SUB的显示区域DA中的子像素SP。
图4是根据本公开内容各个方面的显示装置100的栅极驱动电路130的框图。
参照图4，根据本公开内容各个方面的显示装置100中包括的栅极驱动电路130可以是能够驱动设置在显示面板110上的多条栅极线GL、使用多个时钟信号产生多个栅极信号并且将产生的栅极信号提供至多条栅极线GL的电路。
栅极驱动电路130可包括：第一栅极驱动电路GDC1，第一栅极驱动电路GDC1使用第一时钟信号组CSG1输出m个栅极信号；和第二栅极驱动电路GDC2，第二栅极驱动电路GDC2使用与第一时钟信号组CSG1不同的第二时钟信号组CSG2输出m个栅极信号，其中m是2或更大的自然数。
第一时钟信号组CSG1和第二时钟信号组CSG2的每一个可包括m个时钟信号，其中m是2或更大的自然数。
第一栅极驱动电路GDC1和第二栅极驱动电路GDC2可以是产生并输出图2A和图2B的子像素结构中的扫描信号SCAN的电路。因此，从第一栅极驱动电路GDC1和第二栅极驱动电路GDC2的每一个输出的m个栅极信号可以是扫描信号SCAN。
在另一实施方式中，第一栅极驱动电路GDC1和第二栅极驱动电路GDC2可以是产生并输出图2B的子像素结构中的感测信号SENSE的电路。因此，从第一栅极驱动电路GDC1和第二栅极驱动电路GDC2的每一个输出的m个栅极信号可以是感测信号SENSE。
第一栅极驱动电路GDC1可包括m个第一输出缓冲器电路。m个第一输出缓冲器电路可与m条栅极线GL对应电连接。m个第一输出缓冲器电路可给m条栅极线GL输出m个栅极信号。m个第一输出缓冲器电路的每一个可包括上拉晶体管和下拉晶体管。
第二栅极驱动电路GDC2可包括m个第二输出缓冲器电路。m个第二输出缓冲器电路可与m条栅极线GL对应电连接。m个第二输出缓冲器电路可给m条栅极线GL输出m个栅极信号。m个第二输出缓冲器电路的每一个可包括上拉晶体管和下拉晶体管。
在一些实施方式中，栅极驱动电路130可具有其中以m个输出缓冲器电路为基准共享一个Q节点的Q节点共享结构、以及其中以m个输出缓冲器电路为基准共享一个QB节点的QB节点共享结构。通过Q节点共享结构和/或QB节点共享结构可减小显示面板110的边框区域(非显示区域NDA)的尺寸。在此，m表示共享一个Q节点的输出缓冲器电路的数量，并且可表示输出缓冲器电路共享一个Q节点的基准或者输出缓冲器电路共享一个Q节点的大小。
第一栅极驱动电路GDC1可具有一个第一Q节点和一个第一QB节点。第一栅极驱动电路GDC1中包括的m个第一输出缓冲器电路中包括的各个上拉晶体管的栅极节点可共享一个第一Q节点。第一栅极驱动电路GDC1中包括的m个第一输出缓冲器电路中包括的各个下拉晶体管的栅极节点可共享一个第一QB节点。
第二栅极驱动电路GDC2可包括m个第二输出缓冲器电路。m个第二输出缓冲器电路可与m条栅极线GL对应电连接。m个第二输出缓冲器电路可给m条栅极线GL输出m个栅极信号。m个第二输出缓冲器电路的每一个可包括上拉晶体管和下拉晶体管。
第二栅极驱动电路GDC2可具有一个第二Q节点和一个第二QB节点。第二栅极驱动电路GDC2中包括的m个第二输出缓冲器电路中包括的各个上拉晶体管的栅极节点可共享一个第二Q节点。第二栅极驱动电路GDC2中包括的m个第二输出缓冲器电路中包括的各个下拉晶体管的栅极节点可共享一个第二QB节点。
此外，在一些实施方式中，栅极驱动电路130可执行重叠栅极驱动(overlap gatedriving)，从而通过增加每个子像素中的不足的充电时间来提高图像质量。
当栅极驱动电路130执行重叠栅极驱动时，栅极驱动电路130可输出具有比一个水平时段(1H)更长的导通电平电压持续时间的栅极信号。此外，从栅极驱动电路130输出的栅极信号中的一个栅极信号的导通电平电压持续时间可与另一栅极信号的导通电平电压持续时间部分重叠。
例如，在一些实施方式中，当栅极驱动电路130执行2H重叠栅极驱动时，每个栅极信号的导通电平电压持续时间可具有2H的时段。此外，一个栅极信号的对应于导通电平电压持续时间的后半部分的1H时段可与另一个栅极信号的对应于导通电平电压持续时间的前半部分的1H时段重叠。
在一些实施方式中，当栅极驱动电路130执行3H重叠栅极驱动时，每个栅极信号的导通电平电压持续时间可具有3H的时段。此外，一个栅极信号的对应于导通电平电压持续时间的后半部分的2H时段可与另一个栅极信号的对应于导通电平电压持续时间的前半部分的2H时段重叠。下文中，将再次参照图5、图6A和图6B描述上面简要描述的Q节点共享结构和重叠栅极驱动。
图5图解了根据本公开内容各个方面的显示装置100中包括的具有第一时钟输入结构的栅极驱动电路130。图5图解了m＝4情况下的示例。图6A图解了当使用图5的栅极驱动电路130时输入至第一栅极驱动电路GDC1的四个时钟信号(CLK(n+1)、CLK(n+2)、CLK(n+3)和CLK(n+4))、以及第一栅极驱动电路GDC1的Q节点处的电压波动。图6B图解了当使用图5的栅极驱动电路130时从第一栅极驱动电路GDC1输出的四个栅极信号(G(n+1)、G(n+2)、G(n+3)和G(n+4))。
参照图5，第一栅极驱动电路GDC1可使用第一时钟信号组CSG1中包括的四个(m＝4)时钟信号(CLK(n+1)、CLK(n+2)、CLK(n+3)和CLK(n+4))输出四个(m＝4)栅极信号(G(n+1)、G(n+2)、G(n+3)和G(n+4))。第二栅极驱动电路GDC2可使用第二时钟信号组CSG2中包括的四个(m＝4)时钟信号(CLK(n+5)、CLK(n+6)、CLK(n+7)和CLK(n+8))输出四个(m＝4)栅极信号(G(n+5)、G(n+6)、G(n+7)和G(n+8))。
第一栅极驱动电路GDC1可包括四个(m＝4)第一输出缓冲器电路。四个第一输出缓冲器电路可与四条(m＝4)栅极线对应电连接。四个第一输出缓冲器电路可将四个(m＝4)栅极信号(G(n+1)、G(n+2)、G(n+3)和G(n+4))输出至四条栅极线GL。四个第一输出缓冲器电路的每一个可包括上拉晶体管和下拉晶体管。
第二栅极驱动电路GDC2可包括四个第二输出缓冲器电路。四个第二输出缓冲器电路可与四条栅极线对应电连接。四个第二输出缓冲器电路可将四个栅极信号(G(n+5)、G(n+6)、G(n+7)和G(n+8))输出至四条栅极线GL。四个第二输出缓冲器电路的每一个可包括上拉晶体管和下拉晶体管。
参照图5和图6A，第一栅极驱动电路GDC1中的四个第一输出缓冲器电路可共享一个Q节点和一个QB节点。
第一栅极驱动电路GDC1中包括的四个第一输出缓冲器电路中包括的各个上拉晶体管的栅极节点可共享一个Q节点。第一栅极驱动电路GDC1中包括的四个第一输出缓冲器电路中包括的各个下拉晶体管的栅极节点可共享一个QB节点。
参照图5、图6A和图6B，例如，当第一栅极驱动电路GDC1执行2H重叠栅极驱动时，第一栅极驱动电路GDC1可接收具有对应于2H时段的高电平电压持续时间的四个时钟信号CLK(n+1)、CLK(n+2)、CLK(n+3)和CLK(n+4)，并且输出具有对应于2H时段的导通电平电压持续时间的四个栅极信号(G(n+1)、G(n+2)、G(n+3)和G(n+4))。
四个时钟信号CLK(n+1)、CLK(n+2)、CLK(n+3)和CLK(n+4)的各个高电平电压持续时间可重叠预定时段(例如，1H)。进而，四个栅极信号(G(n+1)、G(n+2)、G(n+3)和G(n+4))的各个导通电平电压持续时间可重叠预定时段(例如，1H)。
参照图5和图6A，第一栅极驱动电路GDC1可顺序地接收各个高电平电压持续时间部分重叠的四个(m＝4)时钟信号(CLK(n+1)、CLK(n+2)、CLK(n+3)和CLK(n+4))。同样，第二栅极驱动电路GDC2可顺序地接收各个高电平电压持续时间部分重叠的四个(m＝4)时钟信号(CLK(n+5)、CLK(n+6)、CLK(n+7)和CLK(n+8))。这种顺序时钟输入结构被称为第一时钟输入结构。
参照图6A，由于第一栅极驱动电路GDC1具有Q节点共享结构并且执行重叠栅极驱动，所以被四个输出缓冲器电路共享的一个Q节点会大大经历四个时钟信号(CLK(n+1)、CLK(n+2)、CLK(n+3)和CLK(n+4))的电压波动(上升和下降)，因此在四个时钟信号(CLK(n+1)、CLK(n+2)、CLK(n+3)和CLK(n+4))中的第一时钟信号(CLK(n+1))上升之后且在最后一个时钟信号(CLK(n+4))下降之前的时段期间，在一个Q节点处会产生阶梯状电压波动。
参照图6B，由于Q节点共享结构和重叠栅极驱动引起的Q节点处的电压波动特性会导致发生四个栅极信号(G(n+1)、G(n+2)、G(n+3)和G(n+4))的各个输出特性之间的差异。
参照图6B，在四个栅极信号(G(n+1)、G(n+2)、G(n+3)和G(n+4))之中，基于首先上升至高电平电压的第(n+1)时钟信号CLK(n+1)输出的第(n+1)栅极信号G(n+1)具有最长的上升时间(上升时段)。就是说，在四个栅极信号(G(n+1)、G(n+2)、G(n+3)和G(n+4))之中，基于首先上升至高电平电压的第(n+1)时钟信号CLK(n+1)输出的第(n+1)栅极信号G(n+1)具有最差的上升特性。
参照图6B，在四个栅极信号(G(n+1)、G(n+2)、G(n+3)和G(n+4))之中，基于最后下降至低电平电压的第(n+4)时钟信号CLK(n+4)输出的第(n+4)栅极信号G(n+4)具有最长的下降时间(下降时段)。就是说，在四个栅极信号(G(n+1)、G(n+2)、G(n+3)和G(n+4))之中，基于最后下降至低电平电压的第(n+4)时钟信号CLK(n+4)输出的第(n+4)栅极信号G(n+4)具有最差的下降特性。
这种栅极信号输出特性差异(上升特性差异和下降特性差异)会导致在发生差异的点处在显示装置100的屏幕上看到异常水平线的图像异常情况。
对于第二栅极驱动电路GDC2来说，大同小异，也会重复上面为了便于描述而参照图6A和图6B描述的对于第一栅极驱动电路GDC1的操作和图像异常情况。
由于Q节点共享结构和重叠栅极驱动引起的Q节点电压波动特性以及最终导致的栅极信号输出特性差异(上升特性差异和下降特性差异)归因于第一时钟输入结构(即，顺序时钟输入结构)。
下文中，为了解决该问题，将描述第二时钟输入结构、使用该第二时钟输入结构的栅极驱动电路130和包括该栅极驱动电路130的显示装置100，即使当执行Q节点共享结构和重叠栅极驱动时，该第二时钟输入结构也能够减小这种栅极信号输出特性差异(上升特性差异和下降特性差异)。
图7A图解了根据本公开内容各个方面的显示装置100中包括的具有第二时钟输入结构的栅极驱动电路130。图7B图解了输入至图7A中所示的栅极驱动电路130的时钟信号。图8更详细地图解了图7A中所示的栅极驱动电路130。
参照图7A，根据本公开内容各个方面的显示装置100中包括的具有第二时钟输入结构的栅极驱动电路130可包括：第一栅极驱动电路GDC1，第一栅极驱动电路GDC1能够使用第一时钟信号组CSG1输出m个栅极信号(G(n+1)、G(n+k)、…、G(n+A))；和第二栅极驱动电路GDC2，第二栅极驱动电路GDC2能够使用与第一时钟信号组CSG1不同的第二时钟信号组CSG2输出m个栅极信号(G(n+2)、G(n+k+1)、…、G(n+A+1))，其中n是任意整数，m是2或更大的自然数。在此，A表示初始项为1且公差为(k-1)(即，增加(k-1))的等差数列的第m项的值，由1+(m-1)(k-1)给出。(k-1)不是1且为大于等于2的自然数。第二时钟输入结构也被称为非顺序时钟输入结构。
参照图7A，在第二时钟输入结构中，输入至第一栅极驱动电路GDC1的第一时钟信号组CSG1可包括m个时钟信号(CLK(n+1)、CLK(n+k)、…、CLK(n+A))，并且输入至第二栅极驱动电路GDC2的第二时钟信号组CSG2可包括m个时钟信号(CLK(n+2)、CLK(n+k+1)、…、CLK(n+A+1))。另外，在图5的第一时钟输入结构中，输入至第一栅极驱动电路GDC1的第一时钟信号组CSG1可包括四个(m＝4)顺序的时钟信号(CLK(n+1)、CLK(n+2)、CLK(n+3)和CLK(n+4))，并且输入至第二栅极驱动电路GDC2的第二时钟信号组CSG2可包括四个(m＝4)顺序的时钟信号(CLK(n+5)、CLK(n+6)、CLK(n+7)和CLK(n+8))。
如上所述，在第二时钟输入结构中输入至第一栅极驱动电路GDC1的第一时钟信号组CSG1中包括的时钟信号可与在第一时钟输入结构中输入至第一栅极驱动电路GDC1的第一时钟信号组CSG1中包括的时钟信号彼此不同。同样，在第二时钟输入结构中输入至第二栅极驱动电路GDC2的第二时钟信号组CSG2中包括的时钟信号可与在第一时钟输入结构中输入至第二栅极驱动电路GDC2的第二时钟信号组CSG2中包括的时钟信号彼此不同。在此，第一时钟信号组CSG1中的“第一”和第二时钟信号组CSG2中的“第二”可分别对应于第一栅极驱动电路GDC1中的“第一”和第二栅极驱动电路GDC2中的“第二”。
包括第一时钟信号组CSG1中包括的m个时钟信号(CLK(n+1)、CLK(n+k)、…、CLK(n+A))和第二时钟信号组CSG2中包括的m个时钟信号(CLK(n+2)、CLK(n+k+1)、…、CLK(n+A+1))的2m个时钟信号可在彼此不同的时序具有高电平电压持续时间。就是说，所有2m个时钟信号可以是不同的时钟信号。
参照图8，第一栅极驱动电路GDC1可包括：能够接收m个时钟信号(CLK(n+1)、CLK(n+k)、…、CLK(n+A))并且输出m个栅极信号(G(n+1)、G(n+k)、…、G(n+A))的m个第一输出缓冲器电路(GBUF11、GBUF12、…、GBUF1m)；以及能够控制m个第一输出缓冲器电路(GBUF11、GBUF12、…、GBUF1m)的第一控制电路510。
第一控制电路510可接收起始信号VST、复位信号RST等，并且控制m个第一输出缓冲器电路(GBUF11、GBUF12、…、GBUF1m)的操作。
参照图8，第二栅极驱动电路GDC2可包括：能够接收m个时钟信号(CLK(n+2)、CLK(n+k+1)、…、CLK(n+A+1))并且输出m个栅极信号(G(n+2)、G(n+k+1)、…、G(n+A+1))的m个第二输出缓冲器电路(GBUF21、GBUF22、…、GBUF2m)；以及能够控制m个第二输出缓冲器电路(GBUF21、GBUF22、…、GBUF2m)的第二控制电路520。
第二控制电路520可接收起始信号VST、复位信号RST等，并且控制m个第二输出缓冲器电路(GBUF21、GBUF22、…、GBUF2m)的操作。
参照图8，m个第一输出缓冲器电路(GBUF11、GBUF12、…、GBUF1m)的每一个可包括上拉晶体管Tu1和下拉晶体管Td1。上拉晶体管Tu1和下拉晶体管Td1可串联连接在被施加相应时钟信号的节点与被施加基础电压GVSS0的节点之间。上拉晶体管Tu1和下拉晶体管Td1连接的点是与相应栅极线连接并且输出相应栅极信号的点。m个第一输出缓冲器电路(GBUF11、GBUF12、…、GBUF1m)中包括的各个上拉晶体管Tu1的所有栅极节点可电连接至一个第一Q节点Q1，并且m个第一输出缓冲器电路(GBUF11、GBUF12、…、GBUF1m)中包括的各个下拉晶体管Td1的所有栅极节点可电连接至一个第一QB节点QB1。
参照图8，m个第二输出缓冲器电路(GBUF21、GBUF22、…、GBUF2m)的每一个可包括上拉晶体管Tu2和下拉晶体管Td2。上拉晶体管Tu2和下拉晶体管Td2可串联连接在被施加相应时钟信号的节点与被施加基础电压GVSS0的节点之间。上拉晶体管Tu2和下拉晶体管Td2连接的点是与相应栅极线连接并且输出相应栅极信号的点。m个第二输出缓冲器电路(GBUF21、GBUF22、…、GBUF2m)中包括的各个上拉晶体管Tu2的所有栅极节点可电连接至一个第二Q节点Q2，并且m个第二输出缓冲器电路(GBUF21、GBUF22、…、GBUF2m)中包括的各个下拉晶体管Td2的所有栅极节点可电连接至一个第二QB节点QB2。
参照图8，输入至第一栅极驱动电路GDC1的m个第一输出缓冲器电路(GBUF11、GBUF12、…、GBUF1m)的m个时钟信号(CLK(n+1)、CLK(n+k)、…、CLK(n+A))可包括第(n+1)时钟信号CLK(n+1)和第(n+k)时钟信号CLK(n+k)。
参照图8，输入至第二栅极驱动电路GDC2的m个第二输出缓冲器电路(GBUF21、GBUF22、…、GBUF2m)的m个时钟信号(CLK(n+2)、CLK(n+k+1)、…、CLK(n+A+1))可包括第(n+2)时钟信号CLK(n+2)和第(n+k+1)时钟信号CLK(n+k+1)。在此，n是任意整数，k是3或更大的自然数。
参照图7B，栅极驱动电路130可执行(k-1)H重叠栅极驱动。结果，输入至第一栅极驱动电路GDC1的第(n+1)时钟信号CLK(n+1)的高电平电压持续时间与输入至第二栅极驱动电路GDC2的第(n+2)时钟信号CLK(n+2)的高电平电压持续时间可彼此部分重叠。输入至第一栅极驱动电路GDC1的第(n+k)时钟信号CLK(n+k)的高电平电压持续时间与输入至第二栅极驱动电路GDC2的第(n+k+1)时钟信号CLK(n+k+1)的高电平电压持续时间可彼此部分重叠。
参照图7B，输入至第一栅极驱动电路GDC1的m个第一输出缓冲器电路(GBUF11、GBUF12、…、GBUF1m)的m个时钟信号(CLK(n+1)、CLK(n+k)、…、CLK(n+A))的各个高电平电压持续时间可彼此不重叠。同样，输入至第二栅极驱动电路GDC2的m个第二输出缓冲器电路(GBUF21、GBUF22、…、GBUF2m)的m个时钟信号(CLK(n+2)、CLK(n+k+1)、…、CLK(n+A+1))的各个高电平电压持续时间可彼此不重叠。
例如，第(n+1)时钟信号CLK(n+1)的高电平电压持续时间与第(n+k)时钟信号CLK(n+k)的高电平电压持续时间可彼此不重叠。此外，第(n+2)时钟信号CLK(n+2)的高电平电压持续时间与第(n+k+1)时钟信号CLK(n+k+1)的高电平电压持续时间可彼此不重叠。
参照图7A、图7B和图8，第一栅极驱动电路可基于第(n+1)时钟信号CLK(n+1)输出第(n+1)栅极信号G(n+1)，并且基于第(n+k)时钟信号CLK(n+k)输出第(n+k)栅极信号G(n+k)。第二栅极驱动电路可基于第(n+2)时钟信号CLK(n+2)输出第(n+2)栅极信号G(n+2)，并且基于第(n+k+1)时钟信号CLK(n+k+1)输出第(n+k+1)栅极信号G(n+k+1)。
参照图7B，第(n+1)栅极信号G(n+1)的导通电平电压持续时间可与第(n+2)栅极信号G(n+2)的导通电平电压持续时间部分重叠。相比之下，第(n+1)栅极信号G(n+1)的导通电平电压持续时间可与第(n+k)栅极信号G(n+k)的导通电平电压持续时间不重叠。
参照图7B，第(n+2)栅极信号G(n+2)的导通电平电压持续时间可与第(n+1)栅极信号G(n+1)的导通电平电压持续时间部分重叠。相比之下，第(n+2)栅极信号G(n+2)的导通电平电压持续时间可与第(n+k+1)栅极信号G(n+k+1)的导通电平电压持续时间不重叠。
在上面的描述中，m可以是共享一个第一Q节点的第一输出缓冲器电路的数量、或者其栅极节点公共地连接至一个第一Q节点的上拉晶体管的数量。此外，m可以是共享一个第二Q节点的第二输出缓冲器电路的数量、或者其栅极节点公共地连接至一个第二Q节点的上拉晶体管的数量。
在上面的描述中，k与每个时钟信号的高电平电压持续时间的长度成比例，并且通过将一个水平时段H与(k-1)相乘获得的值等于每个时钟信号的高电平电压持续时间的长度((k-1)*H)。例如，k可以是3、4、5等，每个时钟信号的高电平电压持续时间可具有2H、3H、4H等的长度。下文中，将在m＝4且k＝3的情况下描述具有第二时钟输入结构的栅极驱动电路130。
图9图解了图7A中所示的栅极驱动电路130的示例。图10更详细地图解了图9中所示的栅极驱动电路130。图11A图解了当使用图9中所示的栅极驱动电路130时输入至第一栅极驱动电路GDC1的四个时钟信号、以及第一栅极驱动电路GDC1的Q1节点处的电压波动。图11B图解了当使用图9中所示的栅极驱动电路130时从第一栅极驱动电路GDC1输出的四个栅极信号。图11C图解了当使用图9中所示的栅极驱动电路130时输入至第二栅极驱动电路GDC2的四个时钟信号、以及第二栅极驱动电路GDC2的Q2节点处的电压波动。图11D图解了当使用图9中所示的栅极驱动电路130时从第二栅极驱动电路GDC2输出的四个栅极信号。图9至图11D是在k＝3且m＝4的情况下栅极驱动电路130的示例。在此，k＝3是指执行2H重叠栅极驱动，m＝4是指共享Q节点的输出缓冲器电路的数量为4。
参照图9和图10，在m＝4且k＝3的情况下，第一栅极驱动电路GDC1中包括的四个第一输出缓冲器电路(GBUF11、GBUF12、GBUF13和GBUF14)可包括：能够接收第(n+1)时钟信号CLK(n+1)并且基于第(n+1)时钟信号CLK(n+1)输出第(n+1)栅极信号G(n+1)的第一输出缓冲器电路GBUF11；能够接收第(n+3)时钟信号CLK(n+3)并且基于第(n+3)时钟信号CLK(n+3)输出第(n+3)栅极信号G(n+3)的第一输出缓冲器电路GBUF12；能够接收第(n+5)时钟信号CLK(n+5)并且基于第(n+5)时钟信号CLK(n+5)输出第(n+5)栅极信号G(n+5)的第一输出缓冲器电路GBUF13；和能够接收第(n+7)时钟信号CLK(n+7)并且基于第(n+7)时钟信号CLK(n+7)输出第(n+7)栅极信号G(n+7)的第一输出缓冲器电路GBUF14。
参照图10，四个第一输出缓冲器电路(GBUF11、GBUF12、GBUF13和GBUF14)的每一个可包括上拉晶体管Tu1和下拉晶体管Td1。上拉晶体管Tu1和下拉晶体管Td1可串联连接在被施加相应时钟信号的节点与被施加基础电压GVSS0的节点之间。上拉晶体管Tu1和下拉晶体管Td1连接的点是与相应栅极线连接并且输出相应栅极信号的点。四个第一输出缓冲器电路(GBUF11、GBUF12、GBUF13和GBUF14)中包括的各个上拉晶体管Tu1的所有栅极节点可电连接至一个第一Q节点Q1，并且四个第一输出缓冲器电路(GBUF11、GBUF12、GBUF13和GBUF14)中包括的各个下拉晶体管Td1的所有栅极节点可电连接至一个第一QB节点QB1。
参照图10，第一控制电路510可接收起始信号VST、复位信号RST等，并且控制四个第一输出缓冲器电路(GBUF11、GBUF12、GBUF13和GBUF14)的操作。
参照图9和图10，在m＝4且k＝3的情况下，第二栅极驱动电路GDC2中包括的四个第二输出缓冲器电路(GBUF21、GBUF22、GBUF23和GBUF24)可包括：能够接收第(n+2)时钟信号CLK(n+2)并且基于第(n+2)时钟信号CLK(n+2)输出第(n+2)栅极信号G(n+2)的第二输出缓冲器电路GBUF21；能够接收第(n+4)时钟信号CLK(n+4)并且基于第(n+4)时钟信号CLK(n+4)输出第(n+4)栅极信号G(n+4)的第二输出缓冲器电路GBUF22；能够接收第(n+6)时钟信号CLK(n+6)并且基于第(n+6)时钟信号CLK(n+6)输出第(n+6)栅极信号G(n+6)的第二输出缓冲器电路GBUF23；和能够接收第(n+8)时钟信号CLK(n+8)并且基于第(n+8)时钟信号CLK(n+8)输出第(n+8)栅极信号G(n+8)的第二输出缓冲器电路GBUF24。
参照图10，四个第二输出缓冲器电路(GBUF21、GBUF22、GBUF23和GBUF24)的每一个可包括上拉晶体管Tu2和下拉晶体管Td2。上拉晶体管Tu2和下拉晶体管Td2可串联连接在被施加相应时钟信号的节点与被施加基础电压GVSS0的节点之间。上拉晶体管Tu2和下拉晶体管Td2连接的点是与相应栅极线连接并且输出相应栅极信号的点。四个第二输出缓冲器电路(GBUF21、GBUF22、GBUF23和GBUF24)中包括的各个上拉晶体管Tu2的所有栅极节点可电连接至一个第二Q节点Q2，并且四个第二输出缓冲器电路(GBUF21、GBUF22、GBUF23和GBUF24)中包括的各个下拉晶体管Td2的所有栅极节点可电连接至一个第二QB节点QB2。
参照图10，第二控制电路520可接收起始信号VST、复位信号RST等，并且控制四个第二输出缓冲器电路(GBUF21、GBUF22、GBUF23和GBUF24)的操作。
参照图11A，第一栅极驱动电路GDC1具有第二时钟输入结构。因此，即使当输入至第一栅极驱动电路GDC1中包括的四个第一输出缓冲器电路(GBUF11、GBUF12、GBUF13和GBUF14)的第(n+1)时钟信号CLK(n+1)、第(n+3)时钟信号CLK(n+3)、第(n+5)时钟信号CLK(n+5)和第(n+7)时钟信号CLK(n+7)的高电平电压持续时间具有2H时段时，各个高电平电压持续时间也可彼此不重叠。
因此，被四个第一输出缓冲器电路(GBUF11、GBUF12、GBUF13和GBUF14)共享的第一Q节点Q1不会显著经历四个时钟信号(CLK(n+1)、CLK(n+3)、CLK(n+5)和CLK(n+7))的各个电压波动(上升和下降)。就是说，第一Q节点Q1的电压可随着四个时钟信号(CLK(n+1)、CLK(n+3)、CLK(n+5)和CLK(n+7))中的第一时钟信号CLK(n+1)上升而上升，并且第一Q节点Q1的电压可随着四个时钟信号(CLK(n+1)、CLK(n+3)、CLK(n+5)和CLK(n+7))中的最后一个时钟信号CLK(n+7)下降而下降。在第一时钟信号CLK(n+1)的上升时间与最后一个时钟信号CLK(n+7)的下降时间之间的时段期间，第一Q节点Q1保持恒定电压，因而不会差生诸如阶梯状电压波动之类的较大电压波动。
因此，参照图11B，从第一栅极驱动电路GDC1中包括的四个第一输出缓冲器电路(GBUF11、GBUF12、GBUF13和GBUF14)输出的四个栅极信号(G(n+1)、G(n+3)、G(n+5)和G(n+7))的各个上升特性(上升时段)和下降特性(下降时段)可彼此大致或几乎相同或者相似。就是说，尽管第一栅极驱动电路GDC1执行重叠栅极驱动并且具有Q节点共享结构，但应用于第一栅极驱动电路GDC1的第二时钟输入结构能够使栅极信号的输出特性差异(上升特性差异和下降特性差异)减小。
参照图11C，第二栅极驱动电路GDC2具有第二时钟输入结构。因此，即使当输入至第二栅极驱动电路GDC2中包括的四个第二输出缓冲器电路(GBUF21、GBUF22、GBUF23和GBUF24)的第(n+2)时钟信号CLK(n+2)、第(n+4)时钟信号CLK(n+4)、第(n+6)时钟信号CLK(n+6)和第(n+8)时钟信号CLK(n+8)的高电平电压持续时间具有2H时段时，各个高电平电压持续时间也可彼此不重叠。
因此，被四个第二输出缓冲器电路(GBUF21、GBUF22、GBUF23和GBUF24)共享的第二Q节点Q2不会显著经历四个时钟信号(CLK(n+2)、CLK(n+4)、CLK(n+6)和CLK(n+8))的各个电压波动。就是说，在四个时钟信号(CLK(n+2)、CLK(n+4)、CLK(n+6)和CLK(n+8))中的第一时钟信号CLK(n+2)上升之后且在最后一个时钟信号CLK(n+8)下降之前的时段期间，被四个第二输出缓冲器电路(GBUF21、GBUF22、GBUF23和GBUF24)共享的第二Q节点Q2处几乎不会产生阶梯状电压波动。
因此，参照图11D，从第二栅极驱动电路GDC2中包括的四个第二输出缓冲器电路(GBUF21、GBUF22、GBUF23和GBUF24)输出的四个栅极信号(G(n+2)、G(n+4)、G(n+6)和G(n+8))的各个上升特性(上升时段)和下降特性(下降时段)可彼此大致或几乎相同或者相似。就是说，尽管第二栅极驱动电路GDC2执行重叠栅极驱动并且具有Q节点共享结构，但应用于第二栅极驱动电路GDC2的第二时钟输入结构能够使栅极信号的输出特性差异(上升特性差异和下降特性差异)减小。
图12图解了根据本公开内容各个方面的显示装置100的栅极驱动电路130具有第一时钟输入结构和第二时钟输入结构的各个情况(情况1和情况2)。
参照图12，当第一栅极驱动电路GDC1具有第一时钟输入结构时(情况1)，第一栅极驱动电路GDC1可接收四个顺序的时钟信号(CLK(n+1)、CLK(n+2)、CLK(n+3)和CLK(n+4))。
当定义重叠栅极驱动的特性的k为3时，输入至第一栅极驱动电路GDC1的四个时钟信号(CLK(n+1)、CLK(n+2)、CLK(n+3)和CLK(n+4))的各个高电平电压持续时间具有2H的时段。第(n+1)时钟信号CLK(n+1)的高电平电压持续时间与第(n+2)时钟信号CLK(n+2)的高电平电压持续时间可部分重叠，第(n+2)时钟信号CLK(n+2)的高电平电压持续时间与第(n+3)时钟信号CLK(n+3)的高电平电压持续时间可部分重叠，并且第(n+3)时钟信号CLK(n+3)的高电平电压持续时间与第(n+4)时钟信号CLK(n+4)的高电平电压持续时间可部分重叠。
当栅极驱动电路130具有第一时钟输入结构时(情况1)，第一栅极驱动电路GDC1中的第一Q节点Q1可显著经历其各个高电平电压持续时间彼此部分重叠的四个时钟信号(CLK(n+1)、CLK(n+2)、CLK(n+3)和CLK(n+4))。因此，这可导致严重产生电压波动，进而导致相应的栅极信号(G(n+1)、G(n+2)、G(n+3)和G(n+4))的输出特性的差异增加。
参照图12，当第一栅极驱动电路GDC1具有第二时钟输入结构时(情况2)，第一栅极驱动电路GDC1可接收四个非顺序的时钟信号(CLK(n+1)、CLK(n+3)、CLK(n+5)和CLK(n+7))。在此，时钟信号(例如，CLK(n+1)、CLK(n+3)、CLK(n+5)和CLK(n+7))的非顺序是指，时钟信号(例如，CLK(n+1)、CLK(n+3)、CLK(n+5)和CLK(n+7))的各个高电平电压持续时间的开始时间(上升时间)之间的时间段不具有1H的时段。相比之下，图6A中的时钟信号(例如，CLK(n+1)、CLK(n+2)、CLK(n+3)和CLK(n+4))定义为是顺序的，这可指，时钟信号(例如，CLK(n+1)、CLK(n+2)、CLK(n+3)和CLK(n+4))的开始时间(上升时间)之间的时间段具有1H的时段。
当定义重叠栅极驱动的特性的k为3时，输入至第一栅极驱动电路GDC1的四个时钟信号(CLK(n+1)、CLK(n+3)、CLK(n+5)和CLK(n+7))的各个高电平电压持续时间具有2H的时段并且彼此不重叠。
当栅极驱动电路130具有第二时钟输入结构时(情况2)，第一栅极驱动电路GDC1中的第一Q节点Q1不会显著经历其各个高电平电压持续时间彼此不重叠的四个时钟信号(CLK(n+1)、CLK(n+3)、CLK(n+5)和CLK(n+7))。因此，可减小相应的栅极信号(G(n+1)、G(n+2)、G(n+3)和G(n+4))的输出特性的差异。
图13图解了图10中所示的栅极驱动电路130的示例性实现方案。
图13图解了对图10的栅极驱动电路130进行部分修改而得到的构造，因而为了便于描述，将省略相同元件和操作的描述。
参照图13，第一栅极驱动电路GDC1可进一步包括能够接收第(n+1)进位时钟信号CRCLK(n+1)并且输出进位信号C(n+1)的第一进位输出缓冲器电路CBUF1，第二栅极驱动电路GDC2可进一步包括能够接收第(n+2)进位时钟信号CRCLK(n+2)并且输出进位信号C(n+2)的第二进位输出缓冲器电路CBUF2。
第一进位输出缓冲器电路CBUF1可包括串联连接在输入第(n+1)进位时钟信号CRCLK(n+1)的节点与被施加基础电压GVSS2的节点之间的上拉晶体管Tuc1和下拉晶体管Tdc1。第二进位输出缓冲器电路CBUF2可包括串联连接在输入第(n+2)进位时钟信号CRCLK(n+2)的节点与被施加基础电压GVSS2的节点之间的上拉晶体管Tuc2和下拉晶体管Tdc2。
参照图13，电容器CAP_GS和CAP_CR可连接在上拉晶体管(Tu1、Tuc1、Tu2和Tuc2)的栅极节点与源极节点(输出栅极信号或进位信号的节点)之间。
下文中，将描述从图9和图10的栅极驱动电路130输出的栅极信号(G(n+1)至G(n+8))如何提供至栅极线(GL(n+1)至GL(n+8))。就是说，将描述图10中的其中八个输出缓冲器电路(GBUF11、GBUF12、GBUF13、GBUF14、GBUF21、GBUF22、GBUF23和GBUF24)与八条栅极线(GL(n+1)至GL(n+8))连接的结构。
图14示意性图解了图10中所示的栅极驱动电路130。图15和图16图解了图14的栅极驱动电路与设置在显示区域中的栅极线(GL(n+1)至GL(n+8))之间的连接结构。
参照图15，第(n+1)栅极信号G(n+1)、第(n+3)栅极信号G(n+3)、第(n+5)栅极信号G(n+5)和第(n+7)栅极信号G(n+7)可分别施加至第(n+1)栅极线GL(n+1)、第(n+3)栅极线GL(n+3)、第(n+5)栅极线GL(n+5)和第(n+7)栅极线GL(n+7)。
参照图15，第(n+2)栅极信号G(n+2)、第(n+4)栅极信号G(n+4)、第(n+6)栅极信号G(n+6)和第(n+8)栅极信号G(n+8)可分别施加至第(n+2)栅极线GL(n+2)、第(n+4)栅极线GL(n+4)、第(n+6)栅极线GL(n+6)和第(n+8)栅极线GL(n+8)。
参照图15，由于从栅极驱动电路130输出栅极信号(G(n+1)至G(n+8))的顺序与栅极线(GL(n+1)至GL(n+8))布置的顺序不是一致的，所以需要在栅极驱动电路130中包括的第一栅极驱动电路GDC1和第二栅极驱动电路GDC2与显示面板110的显示区域DA之间设置一条或多条单独的连接线CL。
为此，显示面板110可包括下述连接线中的至少一条：连接在输出第(n+1)栅极信号G(n+1)的第一输出缓冲器GBUF11与设置在显示面板110中的第(n+1)栅极线GL(n+1)之间的连接线CL、连接在输出第(n+3)栅极信号G(n+3)的第一输出缓冲器GBUF12与设置在显示面板110中的第(n+3)栅极线GL(n+3)之间的连接线CL、连接在输出第(n+5)栅极信号G(n+5)的第一输出缓冲器GBUF13与设置在显示面板110中的第(n+5)栅极线GL(n+5)之间的连接线CL、连接在输出第(n+7)栅极信号G(n+7)的第一输出缓冲器GBUF14与设置在显示面板110中的第(n+7)栅极线GL(n+7)之间的连接线CL、连接在输出第(n+2)栅极信号G(n+2)的第二输出缓冲器GBUF21与设置在显示面板110中的第(n+2)栅极线GL(n+2)之间的连接线CL、连接在输出第(n+4)栅极信号G(n+4)的第二输出缓冲器GBUF22与设置在显示面板110中的第(n+4)栅极线GL(n+4)之间的连接线CL、连接在输出第(n+6)栅极信号G(n+6)的第二输出缓冲器GBUF23与设置在显示面板110中的第(n+6)栅极线GL(n+6)之间的连接线CL、和连接在输出第(n+8)栅极信号G(n+8)的第二输出缓冲器GBUF24与设置在显示面板110中的第(n+8)栅极线GL(n+8)之间的连接线CL。
根据图15的连接结构，尽管具有需要单独连接线CL的缺点，但提供了可根据栅极线(GL(n+1)至GL(n+8))顺序地执行数据驱动的优点。
参照图16，在k＝3的情况下，第(n+1)栅极信号G(n+1)、第(n+3)栅极信号G(n+3)、第(n+2)栅极信号G(n+2)和第(n+4)栅极信号G(n+4)可分别施加至第(n+1)栅极线GL(n+1)、第(n+2)栅极线GL(n+2)、第(n+1+m)栅极线和第(n+2+m)栅极线。
如图16中所示，在k＝3且m＝4的情况下，第(n+1)栅极信号G(n+1)、第(n+3)栅极信号G(n+3)、第(n+5)栅极信号G(n+5)、第(n+7)栅极信号G(n+7)、第(n+2)栅极信号G(n+2)、第(n+4)栅极信号G(n+4)、第(n+6)栅极信号G(n+6)和第(n+8)栅极信号G(n+8)可分别施加至第(n+1)栅极线GL(n+1)、第(n+2)栅极线GL(n+2)、第(n+3)栅极线GL(n+3)、第(n+4)栅极线GL(n+4)、第(n+5)栅极线GL(n+5)、第(n+6)栅极线GL(n+6)、第(n+7)栅极线GL(n+7)和第(n+8)栅极线GL(n+8)。
如上所述，从栅极驱动电路130输出栅极信号(G(n+1)至G(n+8))的顺序与栅极线(GL(n+1)至GL(n+8))布置的顺序是一致的。因此，栅极驱动电路130的输出部可直接连接至设置在显示面板110的显示区域DA中的栅极线(GL(n+1)至GL(n+8))而不用单独的连接线。因而，可简化显示面板110的布局。
图17图解了图7A中所示的栅极驱动电路130的示例。在图17的示例中，与图9中的构造不同，采用k＝4。然而，如下面所述，应当理解，除了k＝4以外，还可应用各种k。同样，可使用各种m。
参照图17，在k＝4且m＝4的情况下，第一栅极驱动电路GDC1可包括能够接收第一时钟信号组CSG1中包括的四个时钟信号(CLK(n+1)、CLK(n+4)、CLK(n+7)和CLK(n+10))并且输出四个栅极信号(G(n+1)、G(n+4)、G(n+7)和G(n+10))的四个第一输出缓冲器电路。第二栅极驱动电路GDC2可包括能够接收第二时钟信号组CSG2中包括的四个时钟信号(CLK(n+2)、CLK(n+5)、CLK(n+8)和CLK(n+11))并且输出四个栅极信号(G(n+2)、G(n+5)、G(n+8)和G(n+11))的四个第二输出缓冲器电路。
参照图17，第一栅极驱动电路GDC1具有第二时钟输入结构。因而，尽管输入至第一栅极驱动电路GDC1的四个时钟信号(CLK(n+1)、CLK(n+4)、CLK(n+7)和CLK(n+10))的各个高电平电压持续时间具有2H的时段，但高电平电压持续时间彼此不重叠。
因而，从第一栅极驱动电路GDC1输出的四个栅极信号(G(n+1)、G(n+4)、G(n+7)和G(n+10))的各个上升特性(上升时段)和下降特性(下降时段)可彼此大致或几乎相同或者相似。就是说，尽管第一栅极驱动电路GDC1执行重叠栅极驱动并且具有Q节点共享结构，但应用于第一栅极驱动电路GDC1的第二时钟输入结构能够使栅极信号的输出特性差异(上升特性差异和下降特性差异)减小。
参照图17，第二栅极驱动电路GDC2具有第二时钟输入结构。因而，尽管输入至第二栅极驱动电路GDC2的四个时钟信号(CLK(n+2)、CLK(n+5)、CLK(n+8)和CLK(n+11))的各个高电平电压持续时间具有2H的时段，但高电平电压持续时间彼此不重叠。
因而，从第二栅极驱动电路GDC2输出的四个栅极信号(G(n+2)、G(n+5)、G(n+8)和G(n+11))的各个上升特性(上升时段)和下降特性(下降时段)可彼此大致或几乎相同或者相似。就是说，尽管第二栅极驱动电路GDC2执行重叠栅极驱动并且具有Q节点共享结构，但应用于第二栅极驱动电路GDC2的第二时钟输入结构能够使栅极信号的输出特性差异(上升特性差异和下降特性差异)减小。
根据本文所述的实施方式，可提供一种栅极驱动电路和包括该栅极驱动电路的显示装置，该栅极驱动电路具有能够减小栅极信号之间的输出特性差异，从而提高图像质量的时钟输入结构。
根据本文所述的实施方式，可提供一种栅极驱动电路和包括该栅极驱动电路的显示装置，该栅极驱动电路具有在减小栅极信号之间的输出特性差异的同时能够实现重叠栅极驱动和Q节点共享结构的时钟输入结构。
已提供了上面的描述以使本领域任何技术人员能够获得并使用本发明的技术构思，并且在特定应用及其要求的环境下提供了上面的描述。对上述实施方式的各种修改、增加和替换对于本领域技术人员来说将是很显然的，在不背离本发明的精神和范围的情况下，在此限定的一般原理可应用于其他实施方式和应用。上面的描述和附图仅是为了说明的目的而提供本发明的技术构思的示例。就是说，所公开的实施方式旨在说明本发明的技术构思的范围。因而，本发明的范围不限于示出的这些实施方式，而是与权利要求一致的最宽范围相符合。本发明的保护范围应当基于随后的权利要求进行解释，其等同范围内的所有技术构思都应当被解释为包括在本发明的范围内。

Claims (18)

1.一种显示装置，包括：
包括多条栅极线的显示面板；和
栅极驱动电路，所述栅极驱动电路包括：第一栅极驱动电路，所述第一栅极驱动电路能够使用第一时钟信号组输出m个第一栅极信号；和第二栅极驱动电路，所述第二栅极驱动电路能够使用与所述第一时钟信号组不同的第二时钟信号组输出m个第二栅极信号，其中m是2或更大的自然数，
其中所述第一时钟信号组和所述第二时钟信号组分别包括m个第一时钟信号和m个第二时钟信号，并且包括所述第一时钟信号组中包括的所述m个第一时钟信号和所述第二时钟信号组中包括的所述m个第二时钟信号的2m个时钟信号在不同的时序具有各个高电平电压持续时间，
其中所述第一栅极驱动电路包括：配置为接收所述m个第一时钟信号并且输出所述m个第一栅极信号的m个第一输出缓冲器电路；以及能够控制所述m个第一输出缓冲器电路的第一控制电路，并且所述m个第一输出缓冲器电路的每一个包括上拉晶体管和下拉晶体管，
其中所述m个第一输出缓冲器电路中包括的各个上拉晶体管的所有栅极节点电连接至一个第一Q节点，
其中所述第二栅极驱动电路包括：配置为接收所述m个第二时钟信号并且输出所述m个第二栅极信号的m个第二输出缓冲器电路；以及能够控制所述m个第二输出缓冲器电路的第二控制电路，并且所述m个第二输出缓冲器电路的每一个包括上拉晶体管和下拉晶体管，
其中所述m个第二输出缓冲器电路中包括的各个上拉晶体管的所有栅极节点电连接至一个第二Q节点，
其中输入至所述第一栅极驱动电路的所述m个第一时钟信号包括第(n+1)时钟信号和第(n+k)时钟信号，并且输入至所述第二栅极驱动电路的所述m个第二时钟信号包括第(n+2)时钟信号和第(n+k+1)时钟信号，其中n是任意整数，k是3或更大的自然数，
其中所述第(n+1)时钟信号的高电平电压持续时间与所述第(n+k)时钟信号的高电平电压持续时间不重叠，并且
其中所述第(n+2)时钟信号的高电平电压持续时间与所述第(n+k+1)时钟信号的高电平电压持续时间不重叠。
2.根据权利要求1所述的显示装置，其中输入至所述第一栅极驱动电路的所述第(n+1)时钟信号的高电平电压持续时间与输入至所述第二栅极驱动电路的所述第(n+2)时钟信号的高电平电压持续时间部分重叠，并且
其中输入至所述第一栅极驱动电路的所述第(n+k)时钟信号的高电平电压持续时间与输入至所述第二栅极驱动电路的所述第(n+k+1)时钟信号的高电平电压持续时间部分重叠。
3.根据权利要求1所述的显示装置，其中m等于其栅极节点公共地连接至所述一个第一Q节点的上拉晶体管的数量，并且等于其栅极节点公共地连接至所述一个第二Q节点的上拉晶体管的数量。
4.根据权利要求1所述的显示装置，其中k与所述2m个时钟信号的每一个的高电平电压持续时间的长度成比例，并且通过将一个水平时段与(k-1)相乘获得的值等于所述2m个时钟信号的每一个的高电平电压持续时间的长度。
5.根据权利要求1所述的显示装置，其中k为3或4。
6.根据权利要求5所述的显示装置，其中当k为3时，所述第一栅极驱动电路中包括的所述m个第一输出缓冲器电路包括：
接收所述第(n+1)时钟信号并且输出第(n+1)栅极信号的一个第一输出缓冲器电路；以及
接收第(n+3)时钟信号并且输出第(n+3)栅极信号的另一个第一输出缓冲器电路，并且
所述第二栅极驱动电路中包括的所述m个第二输出缓冲器电路包括：
接收所述第(n+2)时钟信号并且输出第(n+2)栅极信号的一个第二输出缓冲器电路；以及
接收第(n+4)时钟信号并且输出第(n+4)栅极信号的另一个第二输出缓冲器电路。
7.根据权利要求6所述的显示装置，其中所述第(n+1)栅极信号施加至第(n+1)栅极线，所述第(n+3)栅极信号施加至第(n+3)栅极线，所述第(n+2)栅极信号施加至第(n+2)栅极线，并且所述第(n+4)栅极信号施加至第(n+4)栅极线。
8.根据权利要求7所述的显示装置，进一步包括下述连接线中的至少一条：
连接在输出所述第(n+1)栅极信号的所述一个第一输出缓冲器与设置在所述显示面板中的所述第(n+1)栅极线之间的连接线；
连接在输出所述第(n+3)栅极信号的所述另一个第一输出缓冲器与设置在所述显示面板中的所述第(n+3)栅极线之间的连接线；
连接在输出所述第(n+2)栅极信号的所述一个第二输出缓冲器与设置在所述显示面板中的所述第(n+2)栅极线之间的连接线；以及
连接在输出所述第(n+4)栅极信号的所述另一个第二输出缓冲器与设置在所述显示面板中的所述第(n+4)栅极线之间的连接线。
9.根据权利要求6所述的显示装置，其中所述第(n+1)栅极信号施加至第(n+1)栅极线，所述第(n+3)栅极信号施加至第(n+2)栅极线，所述第(n+2)栅极信号施加至第(n+1+m)栅极线，并且所述第(n+4)栅极信号施加至第(n+2+m)栅极线。
10.根据权利要求6所述的显示装置，其中当m为4时，所述第一栅极驱动电路中包括的所述m个第一输出缓冲器电路包括：
接收第(n+5)时钟信号并且输出第(n+5)栅极信号的再一个第一输出缓冲器电路；以及
接收第(n+7)时钟信号并且输出第(n+7)栅极信号的又一个第一输出缓冲器电路，并且
所述第二栅极驱动电路中包括的所述m个第二输出缓冲器电路包括：
接收第(n+6)时钟信号并且输出第(n+6)栅极信号的再一个第二输出缓冲器电路；以及
接收第(n+8)时钟信号并且输出第(n+8)栅极信号的又一个第二输出缓冲器电路。
11.根据权利要求10所述的显示装置，其中所述第(n+1)栅极信号施加至第(n+1)栅极线，所述第(n+3)栅极信号施加至第(n+3)栅极线，所述第(n+5)栅极信号施加至第(n+5)栅极线，所述第(n+7)栅极信号施加至第(n+7)栅极线，所述第(n+2)栅极信号施加至第(n+2)栅极线，所述第(n+4)栅极信号施加至第(n+4)栅极线，所述第(n+6)栅极信号施加至第(n+6)栅极线，并且所述第(n+8)栅极信号施加至第(n+8)栅极线。
12.根据权利要求11所述的显示装置，进一步包括下述连接线中的至少一条：连接在输出所述第(n+1)栅极信号的所述一个第一输出缓冲器与设置在所述显示面板中的所述第(n+1)栅极线之间的连接线、连接在输出所述第(n+3)栅极信号的所述另一个第一输出缓冲器与设置在所述显示面板中的所述第(n+3)栅极线之间的连接线、连接在输出所述第(n+5)栅极信号的所述再一个第一输出缓冲器与设置在所述显示面板中的所述第(n+5)栅极线之间的连接线、连接在输出所述第(n+7)栅极信号的所述又一个第一输出缓冲器与设置在所述显示面板中的所述第(n+7)栅极线之间的连接线、连接在输出所述第(n+2)栅极信号的所述一个第二输出缓冲器与设置在所述显示面板中的所述第(n+2)栅极线之间的连接线、连接在输出所述第(n+4)栅极信号的所述另一个第二输出缓冲器与设置在所述显示面板中的所述第(n+4)栅极线之间的连接线、连接在输出所述第(n+6)栅极信号的所述再一个第二输出缓冲器与设置在所述显示面板中的所述第(n+6)栅极线之间的连接线、以及连接在输出所述第(n+8)栅极信号的所述又一个第二输出缓冲器与设置在所述显示面板中的所述第(n+8)栅极线之间的连接线。
13.根据权利要求9所述的显示装置，其中所述第(n+1)栅极信号施加至所述第(n+1)栅极线，所述第(n+3)栅极信号施加至所述第(n+2)栅极线，第(n+5)栅极信号施加至第(n+3)栅极线，第(n+7)栅极信号施加至第(n+4)栅极线，所述第(n+2)栅极信号施加至所述第(n+1+m)栅极线，所述第(n+4)栅极信号施加至所述第(n+2+m)栅极线，第(n+6)栅极信号施加至第(n+3+m)栅极线，并且第(n+8)栅极信号施加至第(n+4+m)栅极线。
14.根据权利要求1所述的显示装置，其中所述第一栅极驱动电路配置为基于所述第(n+1)时钟信号输出第(n+1)栅极信号并且基于所述第(n+k)时钟信号输出第(n+k)栅极信号，所述第二栅极驱动电路配置为基于所述第(n+2)时钟信号输出第(n+2)栅极信号并且基于所述第(n+k+1)时钟信号输出第(n+k+1)栅极信号，并且
其中所述第(n+1)栅极信号的导通电平电压持续时间与所述第(n+2)栅极信号的导通电平电压持续时间部分重叠，并且所述第(n+1)栅极信号的导通电平电压持续时间与所述第(n+k)栅极信号的导通电平电压持续时间不重叠。
15.根据权利要求1所述的显示装置，其中所述显示面板包括显示区域和与所述显示区域不同的非显示区域，并且所述栅极驱动电路设置在所述非显示区域中。
16.一种能够驱动设置在显示面板中的多条栅极线的栅极驱动电路，所述栅极驱动电路包括：
第一栅极驱动电路，所述第一栅极驱动电路配置为使用第一时钟信号组输出m个第一栅极信号；和
第二栅极驱动电路，所述第二栅极驱动电路配置为使用第二时钟信号组输出m个第二栅极信号，其中m是2或更大的自然数，
其中所述第一时钟信号组和所述第二时钟信号组分别包括m个第一时钟信号和m个第二时钟信号，并且包括所述第一时钟信号组中包括的所述m个第一时钟信号和所述第二时钟信号组中包括的所述m个第二时钟信号的2m个时钟信号在不同的时序具有各个高电平电压持续时间，
其中所述第一栅极驱动电路包括：配置为接收所述m个第一时钟信号并且输出所述m个第一栅极信号的m个第一输出缓冲器电路；以及能够控制所述m个第一输出缓冲器电路的第一控制电路，并且所述m个第一输出缓冲器电路的每一个包括上拉晶体管和下拉晶体管，
其中所述m个第一输出缓冲器电路中包括的各个上拉晶体管的所有栅极节点电连接至一个第一Q节点，
其中所述第二栅极驱动电路包括：接收所述m个第二时钟信号并且输出所述m个第二栅极信号的m个第二输出缓冲器电路；以及能够控制所述m个第二输出缓冲器电路的第二控制电路，并且所述m个第二输出缓冲器电路的每一个包括上拉晶体管和下拉晶体管，
其中所述m个第二输出缓冲器电路中包括的各个上拉晶体管的所有栅极节点电连接至一个第二Q节点，
其中输入至所述第一栅极驱动电路的所述m个第一时钟信号包括第(n+1)时钟信号和第(n+k)时钟信号，并且输入至所述第二栅极驱动电路的所述m个第二时钟信号包括第(n+2)时钟信号和第(n+k+1)时钟信号，其中n是任意整数，k是3或更大的自然数，
其中所述第(n+1)时钟信号的高电平电压持续时间与所述第(n+k)时钟信号的高电平电压持续时间不重叠，并且
其中所述第(n+2)时钟信号的高电平电压持续时间与所述第(n+k+1)时钟信号的高电平电压持续时间不重叠。
17.根据权利要求16所述的栅极驱动电路，其中输入至所述第一栅极驱动电路的所述第(n+1)时钟信号的高电平电压持续时间与输入至所述第二栅极驱动电路的所述第(n+2)时钟信号的高电平电压持续时间部分重叠，并且
其中输入至所述第一栅极驱动电路的所述第(n+k)时钟信号的高电平电压持续时间与输入至所述第二栅极驱动电路的所述第(n+k+1)时钟信号的高电平电压持续时间部分重叠。
18.根据权利要求16所述的栅极驱动电路，其中所述第一栅极驱动电路配置为基于所述第(n+1)时钟信号输出第(n+1)栅极信号并且基于所述第(n+k)时钟信号输出第(n+k)栅极信号，所述第二栅极驱动电路配置为基于所述第(n+2)时钟信号输出第(n+2)栅极信号并且基于所述第(n+k+1)时钟信号输出第(n+k+1)栅极信号，所述第(n+1)栅极信号的导通电平电压持续时间与所述第(n+2)栅极信号的导通电平电压持续时间部分重叠，并且所述第(n+1)栅极信号的导通电平电压持续时间与所述第(n+k)栅极信号的导通电平电压持续时间不重叠。
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