KR20220068831A - 컨트롤러 및 그 동작 방법 - Google Patents

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KR20220068831A
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박수진
이원형
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에스케이하이닉스 주식회사
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Abstract

메모리 시스템은 복수의 단위 데이터들 및 패리티 데이터를 포함하는 원본 데이터 스트라이프가 저장된 복수의 메모리 블록을 포함하는 적어도 하나의 반도체 메모리 장치 및 상기 반도체 메모리 장치의 동작을 제어하는 컨트롤러를 포함한다. 상기 컨트롤러는 상기 반도체 메모리 장치로부터 수신되는 상기 단위 데이터에 대한 에러 정정 동작을 수행하고, 상기 복수의 단위 데이터들 중 제1 단위 데이터에 대한 제1 에러 정정 실패 및 상기 제2 단위 데이터에 대한 제2 에러 정정 실패에 응답하여, 상기 복수의 단위 데이터들 중 상기 제1 및 제2 단위 데이터를 제외한 나머지 데이터들에 기초하여 복구용 데이터를 생성한다.

Description

컨트롤러 및 그 동작 방법 {CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 컨트롤러 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 반도체 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 반도체 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
컨트롤러는 반도체 메모리 장치의 동작을 제어할 수 있다.
본 발명의 실시 예는 데이터 복구 효율을 향상시킬 수 있는 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 시스템은 복수의 단위 데이터들 및 패리티 데이터를 포함하는 원본 데이터 스트라이프가 저장된 복수의 메모리 블록을 포함하는 적어도 하나의 반도체 메모리 장치 및 상기 반도체 메모리 장치의 동작을 제어하는 컨트롤러를 포함한다. 상기 컨트롤러는 상기 반도체 메모리 장치로부터 수신되는 상기 단위 데이터에 대한 에러 정정 동작을 수행하고, 상기 복수의 단위 데이터들 중 제1 단위 데이터에 대한 제1 에러 정정 실패 및 상기 제2 단위 데이터에 대한 제2 에러 정정 실패에 응답하여, 상기 복수의 단위 데이터들 중 상기 제1 및 제2 단위 데이터를 제외한 나머지 데이터들에 기초하여 복구용 데이터를 생성한다.
일 실시 예에서, 상기 패리티 데이터는 상기 복수의 단위 데이터들을 배타적 논리합(exclusive OR; XOR) 연산하여 생성된 데이터일 수 있다. 상기 컨트롤러는, 상기 원본 스트라이프에 포함된 복수의 단위 데이터들 중 상기 제1 및 제2 단위 데이터를 제외한 나머지 데이터들 및 상기 패리티 데이터를 XOR 연산하여 상기 복구용 데이터를 생성할 수 있다.
일 실시 예에서, 상기 컨트롤러는 상기 원본 데이터 스트라이프에 포함된 상기 제1 및 제2 단위 데이터 중 어느 하나를 상기 복구용 데이터로 대체하고, 상기 제1 및 제2 단위 데이터 중 다른 하나를 제로 데이터로 대체하여 복구용 스트라이프를 생성할 수 있다. 상기 제로 데이터는 0의 비트만을 포함하는 데이터일 수 있다.
일 실시 예에서, 상기 컨트롤러는 상기 복구용 스트라이프를 저장하도록, 상기 반도체 메모리 장치를 제어할 수 있다.
일 실시 예에서, 상기 컨트롤러는 상기 복구용 데이터를 제1 위치에 프로그램하고, 상기 제로 데이터를 제2 위치에 프로그램 하도록, 상기 반도체 메모리 장치를 제어하고, 상기 제1 및 제2 단위 데이터에 맵핑된 물리 위치들 중 어느 하나를 상기 제1 위치로 리맵핑하고, 상기 물리 위치들 중 다른 하나를 상기 제2 위치로 리맵핑할 수 있다. 상기 제1 위치 및 상기 제2 위치는 상기 원본 데이터 스트라이프가 저장된 상기 복수의 메모리 블록과는 상이한 메모리 블록에 포함될 수 있다.
일 실시 예에서, 상기 컨트롤러는 상기 복구용 스트라이프에 포함된 제3 단위 데이터에 대한 제3 에러 정정 실패에 응답하여, 상기 복구용 스트라이프를 기초로 상기 제3 단위 데이터를 복구할 수 있다.
일 실시 예에서, 상기 컨트롤러는 상기 복구용 스트라이프에 포함된 복수의 단위 데이터들 중 상기 제3 단위 데이터를 제외한 나머지 단위 데이터들 및 상기 패리티 데이터를 XOR 연산하여 상기 제3 단위 데이터를 복구할 수 있다.
일 실시 예에서, 상기 컨트롤러는 상기 제1 에러 정정 실패에 응답하여 상기 원본 데이터 스트라이프 및 상기 제1 단위 데이터에 관한 정보를 에러 정정 실패 참조 테이블에 등록하고, 상기 제2 에러 정정 실패에 응답하여, 상기 제2 단위 데이터에 관한 정보를 상기 에러 정정 실패 참조 테이블에 추가할 수 있다.
본 발명의 다른 실시 예에 따라, 복수의 단위 데이터들 및 패리티 데이터를 포함하는 원본 데이터 스트라이프가 저장된 복수의 메모리 블록을 포함하는 적어도 하나의 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법이 개시된다. 상기 컨트롤러의 동작 방법은 상기 원본 데이터 스트라이프 내 제1 및 제2 단위 데이터들의 에러 정정 실패를 검출하는 단계 및 상기 원본 데이터 스트라이프 내 복수의 단위 데이터들 중 상기 제1 및 제2 단위 데이터들을 제외한 나머지 단위 데이터들 및 상기 패리티 데이터에 기초하여 복구용 데이터를 생성하는 단계를 포함한다.
일 실시 예에서, 상기 원본 데이터 스트라이프 내 제1 및 제2 단위 데이터들의 에러 정정 실패를 검출하는 단계는 상기 원본 데이터 스트라이프 내 상기 제1 데이터에 대한 제1 에러 정정 실패를 검출하는 단계, 상기 원본 데이터 스트라이프의 제1 에러 정정 실패 정보를 에러 정정 참조 테이블에 업데이트하는 단계, 상기 원본 데이터 스트라이프 내 상기 제2 데이터에 대한 제2 에러 정정 실패를 검출하는 단계 및 상기 원본 데이터 스트라이프의 제2 에러 정정 실패 정보를 상기 에러 정정 참조 테이블에 업데이트하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 원본 데이터 스트라이프 내 복수의 단위 데이터들 중 상기 제1 및 제2 단위 데이터들을 제외한 나머지 단위 데이터들 및 상기 패리티 데이터에 기초하여 복구용 데이터를 생성하는 단계는 상기 나머지 단위 데이터들 및 상기 패리티 데이터를 배타적 논리합(exclusive OR; XOR) 연산하여 상기 복구용 데이터를 생성하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 컨트롤러의 동작 방법은 상기 제1 및 제2 단위 데이터를 상기 복구용 데이터 및 제로 데이터로 대체하여, 복구용 스트라이프를 생성하는 단계를 더 포함할 수 있다. 상기 제로 데이터는 0의 비트만을 포함하는 데이터일 수 있다.
일 실시 예에서, 상기 복구용 스트라이프를 생성하는 단계는 상기 복구용 데이터를 상기 적어도 하나의 반도체 메모리 장치 내 제1 위치에 프로그램하고, 상기 제로 데이터를 상기 적어도 하나의 반도체 메모리 장치 내 제2 위치에 프로그램하도록, 상기 반도체 메모리 장치를 제어하는 단계 및 상기 제1 및 제2 단위 데이터에 맵핑된 물리 위치들 중 어느 하나를 상기 제1 위치로 리맵핑하고, 상기 물리 위치들 중 다른 하나를 상기 제2 위치로 리맵핑하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 제1 위치 및 상기 제2 위치는 상기 원본 데이터 스트라이프가 저장된 상기 복수의 메모리 블록과는 상이한 메모리 블록에 포함될 수 있다.
일 실시 예에서, 상기 컨트롤러의 동작 방법은 상기 복구용 스트라이프 내 제3 단위 데이터에 대한 제3 에러 정정 실패를 검출하는 단계 및 상기 복구용 스트라이프 내에 포함된 복수의 단위 데이터들 중 제3 단위 데이터를 제외한 나머지 단위 데이터들 및 상기 패리티 데이터에 기초하여, 상기 제3 단위 데이터를 복구하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 제3 단위 데이터를 복구하는 단계는 상기 복구용 스트라이프 내에 포함된 복수의 단위 데이터들 중 제3 단위 데이터를 제외한 나머지 단위 데이터들 및 상기 패리티 데이터를 XOR 연산하는 단계를 포함할 수 있다.
본 기술은 데이터 복구 효율을 향상시킬 수 있는 컨트롤러 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 본 발명의 일 실시 예에 따른 컨트롤러(200)를 설명하기 위한 블록도이다.
도 8a 및 도 8b는 본 발명의 일 실시 예에 따라 컨트롤러(200)가 처리하는 데이터의 구조를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따라 복수의 메모리 블록들에 저장되는 데이터를 설명하기 위한 도면이다.
도 10a 내지 도 10d는 하나의 데이터 스트라이프에 포함된 복수의 데이터들 중 2 이상의 데이터에 정정 불가능한 에러가 발생하는 상황을 나타내는 도면이다.
도 11a 내지 도 11d는 본 발명의 일 실시 예에 따른 에러 정정 실패 참조 테이블을 나타내는 도면이다.
도 12a 및 도 12b는 본 발명의 일 실시 예에 따라 생성되는 복구용 데이터를 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따라 생성되는 제로 데이터를 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따라, 복구용 데이터 및 제로 데이터에 기초하여 복구용 스트라이프를 생성하는 방법을 설명하기 위한 도면이다.
도 15a 및 도 15b는 도 14에 의해 생성된 복구용 스트라이프에 포함된 데이터 중 어느 하나의 데이터에 정정 불가능한 에러가 발생한 경우, 이를 복구하는 방법을 설명하기 위한 도면이다.
도 16은 본 발명의 다른 실시 예에 따라, 복구용 데이터 및 제로 데이터에 기초하여 복구용 스트라이프를 생성하는 방법을 설명하기 위한 도면이다.
도 17은 본 발명의 다른 실시 예에 따라 복수의 메모리 블록들에 저장되는 데이터를 설명하기 위한 도면이다.
도 18은 도 17에 도시된 실시 예에서 있어서, 복구용 데이터 및 제로 데이터에 기초하여 복구용 스트라이프를 생성하는 방법을 설명하기 위한 도면이다.
도 19는 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 20은 도 19의 단계(S110)의 예시적인 실시 예를 나타내는 순서도이다.
도 21은 도 19의 단계(S120)의 예시적인 실시 예를 나타내는 순서도이다.
도 22는 도 19의 단계(S130)의 예시적인 실시 예를 나타내는 순서도이다.
도 23은 도 1에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 24는 도 1의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 25는 도 24를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 메모리 시스템(1000)은 호스트(300)와 통신한다. 컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 호스트(300)로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 전술한 바와 같이, 전압 생성부(150)는 차지 펌프(charge pump)를 포함할 수 있으며, 상기 차지 펌프는 상술한 복수의 펌핑 커패시터들을 포함할 수 있다. 전압 생성부(150)에 포함되는 차지 펌프의 구체적인 구성은 필요에 따라 다양하게 설계될 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 컨트롤러(200)를 설명하기 위한 블록도이다.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 컨트롤러(200)는 데이터 저장부(205), 데이터 복구 제어부(215), 메모리 인터페이스(240) 및 에러 정정 블록(250)을 포함한다.
데이터 저장부(205)는 휘발성 메모리로 구성될 수 있으며, 예시적으로 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 또는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)으로 구성될 수 있다. 데이터 저장부(205)는 컨트롤러(200)의 동작에 필요한 제반 데이터를 저장할 수 있다. 또한, 데이터 저장부(205)는 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용될 수 있다.
데이터 복구 제어부(215)는 반도체 메모리 장치(100)에 저장된 데이터의 복구 동작을 제어할 수 있다. 이를 위해, 데이터 복구 제어부(215)는 메모리 인터페이스(240)로 복구 제어 신호(RCS)를 전달할 수 있다. 또한 데이터 복구 제어부(215)는 메모리 인터페이스(240)로 기입 데이터(WD)를 전달할 수 있다.
메모리 인터페이스(240)는 컨트롤러(200)와 반도체 메모리 장치(100) 사이의 인터페이싱 동작을 수행할 수 있다. 예시적으로, 메모리 인터페이스(240)는 반도체 메모리 장치(100)로 각종 커맨드(CMD) 및 기입 데이터(WD)를 전달할 수 있다. 또한, 메모리 인터페이스(240)는 반도체 메모리 장치(100)로부터 리드 데이터(RD)를 수신할 수 있다. 메모리 인터페이스(240)는 수신한 리드 데이터(RD)를 에러 정정 블록(250)으로 전달할 수 있다.
에러 정정 블록(250)은 메모리 인터페이스(240)를 통해 반도체 메모리 장치(100)로부터 수신한 리드 데이터에 대한 에러 정정 동작을 수행할 수 있다. 수신한 리드 데이터에 대한 에러 정정이 성공한 경우, 에러 정정 블록(250)은 에러 정정된 데이터(ECD)를 데이터 복구 제어부(215)로 전달할 수 있다. 또한, 수신한 리드 데이터에 대한 에러 정정이 실패하는 경우, 에러 정정 블록(250)은 정정 불가능한 에러 신호(UES)를 데이터 복구 제어부(215)로 전달할 수 있다. 본 명세서에서, 데이터에 대한 정정 불가능한 에러가 발생하였다는 것은 해당 데이터에 대한 에러 정정이 실패하였음을 의미한다.
본 발명의 일 실시 예에 따른 컨트롤러(200)의 데이터 복구 제어부(215)는, 하나의 데이터 스트라이프 내에 2 이상의 데이터에서 정정 불가능한 에러가 발생하는 경우, 복구용 데이터(DRC)를 생성할 수 있다. 생성된 복구용 데이터(DRC)는 데이터 저장부(205)에 임시 저장될 수 있다. 또한, 복구용 데이터(DRC)는 데이터 복구 제어부(215)에 의해 기입 데이터(WD)로서 메모리 인터페이스(240)로 전달될 수 있다. 메모리 인터페이스(240)는 데이터 복구 제어부(215)로부터의 복구 제어 신호(RCS)에 기초하여, 기입 데이터(WD) 및 기입 동작을 위한 커맨드(CMD)를 반도체 메모리 장치(100)로 전달할 수 있다. 반도체 메모리 장치(100)는 수신한 커맨드(CMD)에 응답하여, 기입 데이(WD)를 프로그램할 수 있다. 즉, 데이터 저장부(205)의 복구용 데이터(DRC)가 반도체 메모리 장치(100)에 프로그램 될 수 있다.
또한, 반도체 메모리 장치(100)에 프로그램 된 복구용 데이터(DRC)는, 상기 2 이상의 정정 불가능한 에러가 발생한 스트라이프 내에 추가적인 정정 불가능한 에러가 발생한 경우 이를 복구하기 위해 사용된다. 복구용 데이터(DRC)의 생성 방법 및 이를 통하여 추가적인 정정 불가능한 에러를 복구하는 방법에 대해서는 도 8a 내지 도 22를 참조하여 설명하기로 한다.
도 8a 및 도 8b는 본 발명의 일 실시 예에 따라 컨트롤러(200)가 처리하는 데이터의 구조를 설명하기 위한 도면이다. 도 8a를 참조하면, 복수의 데이터 스트라이프(DS1~DSk)를 포함하는 데이터(DATA)가 도시되어 있다.
본 발명의 일 실시 예에 의하면, 데이터(DATA)는 메모리 시스템(1000)과 호스트(300) 사이에서 "데이터 스트라이프(Data Stripe)" 단위로 전송될 수 있다. 호스트(300) 또는 메모리 시스템(1000)의 사용자는 데이터 스트라이프의 크기를 선택할 수 있다.
도 8b를 참조하면, 데이터 스트라이프의 구조가 도시되어 있다. 도 8b에서, 제1 데이터 스트라이프(DS1)는 복수의 데이터(D[1][1], D[1][2], …, D[1][p], P[1])를 포함할 수 있다. 제1 데이터 스트라이프(DS1)에 포함되는 복수의 데이터(D[1][1], D[1][2], …, D[1][p], P[1]) 각각은 페이지 단위의 데이터일 수 있다. 마찬가지로, 제2 데이터 스트라이프(DS2)는 복수의 데이터(D[2][1], D[2][2], …, D[2][p], P[2])를 포함할 수 있다. 제2 데이터 스트라이프(DS2)에 포함되는 복수의 데이터(D[2][1], D[2][2], …, D[2][p], P[1]) 각각은 페이지 단위의 데이터일 수 있다.
제1 데이터 스트라이프(DS1)에 포함되는 복수의 데이터(D[1][1], D[1][2], …, D[1][p], P[1]) 중, 데이터(D[1][1], D[1][2], …, D[1][p])는 호스트(300)로부터 수신된 유저 데이터를 포함할 수 있다. 한편, 제1 데이터 스트라이프(DS1)에 포함되는 복수의 데이터(D[1][1], D[1][2], …, D[1][p], P[1]) 중 데이터(P[1])는 패리티 데이터일 수 있다. 패리티 데이터(P[1])는 제1 데이터 스트라이프(DS1)에 포함된 데이터(D[1][1], D[1][2], …, D[1][p]) 중 어느 하나에 정정 불가능한 에러가 발생한 경우, 이를 복구하기 위한 데이터일 수 있다. 예시적인 실시 예에서, 패리티 데이터(P[1])는 데이터(D[1][1], D[1][2], …, D[1][p])를 비트 단위로 배타적 논리합(exclusive or; XOR) 연산하여 생성되는 데이터일 수 있다.
한편, 제1 데이터 스트라이프(DS1)에 포함되는 복수의 데이터(D[1][1], D[1][2], …, D[1][p], P[1]) 각각은 복수의 데이터 청크들을 포함할 수 있다. 예시적으로, 도 8b에 도시된 바와 같이 데이터(D[1][3])은 제1 내지 제q 데이터 청크들(DC1~DCq)을 포함할 수 있다. 다른 데이터들(D[1][1], D[1][2], D[1][4], D[1][5], …, D[1][p], P[1]) 또한 q개의 데이터 청크들을 각각 포함할 수 있다. 데이터 청크는 에러 정정 블록(250)이 수행하는 에러 정정 동작의 단위가 되는 데이터 크기일 수 있다.
도 8b에서, 제1 데이터 스트라이프가 p+1개의 데이터들(D[1][1], D[1][2], …, D[1][p], P[1])을 포함하고, 각 데이터들은 q개의 데이터 청크를 포함하는 것으로 도시되어 있다. 상기 p 및 q는 필요에 따라 다양하게 선택될 수 있다. 한편, 하나의 데이터 스트라이프를 구성하는 복수의 데이터들은 복수의 메모리 블록들에 분산되어 저장될 수 있다.
도 9는 본 발명의 일 실시 예에 따라 복수의 메모리 블록들에 저장되는 데이터를 설명하기 위한 도면이다.
도 9를 참조하면, 하나의 데이터 스트라이프를 구성하는 데이터들이 8개의 메모리 블록들(BLK1~BLK8)에 분산되어 저장되는 실시 예가 도시되어 있다. 즉, 도 9의 실시 예에서, 도 8을 참조하여 설명한 p 값은 7이 된다.
데이터들(D[1][1], D[1][2], …, D[1][7], P[1])은 제1 데이터 스트라이프(DS1)를 구성하고, 데이터들(D[2][1], D[2][2], …, D[2][7], P[2])은 제2 데이터 스트라이프(DS2)를 구성한다. 또한, 데이터들(D[3][1], D[3][2], …, D[3][7], P[3])은 제3 데이터 스트라이프(DS3)를 구성하고, 데이터들(D[4][1], D[4][2], …, D[4][7], P[4])은 제4 데이터 스트라이프(DS4)를 구성한다.
일 실시 예에서, 도 9에 도시된 제1 내지 제8 메모리 블록들(BLK1~BLK8)은 하나의 반도체 메모리 장치에 포함될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 내지 제8 메모리 블록들(BLK1~BLK8)은 적어도 둘 이상의 반도체 메모리 장치에 포함될 수 있다. 예시적인 실시 예로서, 제1 내지 제8 메모리 블록들(BLK1~BLK8) 각각은 8개의 서로 다른 반도체 메모리 장치에 포함될 수 있다. 이 경우, 복수의 반도체 메모리 장치들은 적어도 하나의 채널을 통해 컨트롤러와 연결될 수 있다.
전술한 바와 같이, 패리티 데이터(P[1])는 데이터(D[1][1], D[1][2], …, D[1][p])를 비트 단위로 배타적 논리합(exclusive or; XOR) 연산하여 생성되는 데이터일 수 있다. 따라서, 패리티 데이터(P[1])와 데이터(D[1][1], D[1][2], …, D[1][p]) 사이의 관계는 다음 수학식 1과 같이 나타낼 수 있다.
Figure pat00001
도 10a 내지 도 10d는 하나의 데이터 스트라이프에 포함된 복수의 데이터들 중 2 이상의 데이터에 정정 불가능한 에러가 발생하는 상황을 나타내는 도면이다. 도 10a 내지 도 10d에서, 설명의 편의를 위해 제1 데이터 스트라이프(DS1)만을 모식적으로 도시하였다.
도 10a를 참조하면, 제1 데이터 스트라이프(DS1)에 포함된 데이터들(D[1][1], D[1][2], …, D[1][7], P[1]) 중 데이터(D[1][2])에 정정 불가능한 에러(UE)가 발생한 상황이 도시되어 있다. 이 경우, 제1 데이터 스트라이프(DS1)에 포함된 데이터들(D[1][1], D[1][2], …, D[1][7], P[1]) 중 정정 불가능한 에러(UE)가 발생한 데이터(D[1][2])를 제외한 나머지 데이터들(D[1][1], D[1][3], D[1][4], D[1][5], D[1][6], D[1][7], P[1])을 XOR 연산하여, 정정 불가능한 에러(UE)가 발생한 데이터(D[1][2])를 복구할 수 있다. 즉, 다음 수학식 2의 관계를 통해, 데이터(D[1][2])를 복구할 수 있다.
Figure pat00002
본 발명의 일 실시 예에 따른 컨트롤러(200)는 정정 불가능한 에러(UE)가 발생한 데이터에 관한 정보를 업데이트할 수 있다. 이를 위해, 컨트롤러(200)의 데이터 복구 제어부(215)는 도 11a 내지 도 11d를 참조하여 후술할 에러 정정 실패 참조 테이블을 관리할 수 있다. 이에 따라, 추후에도 도 10b에 도시된 바와 같이 제1 데이터 스트라이프(DS1)의 데이터(D[1][2])에 정정 불가능한 에러가 발생하였음을 알 수 있다.
도 10c를 참조하면, 데이터(D[1][2])에 정정 불가능한 에러(UE), 즉 제1 에러가 발행한 이후에, 제1 데이터 스트라이프(DS1)에 포함된 데이터들(D[1][1], D[1][2], …, D[1][7], P[1]) 중 데이터(D[1][4])에 정정 불가능한 에러(UE), 즉 제2 에러가 발생한 상황이 도시되어 있다. 이에 따라, 컨트롤러(200)는 두 번째 정정 불가능한 에러(UE)가 발생한 데이터에 관한 정보를 업데이트할 수 있다. 이를 위해, 컨트롤러(200)의 데이터 복구 제어부(215)는 에러 정정 실패 참조 테이블을 업데이트할 수 있다. 이에 따라, 추후에도 도 10d에 도시된 바와 같이 제1 데이터 스트라이프(DS1)의 데이터(D[1][2]) 및 데이터(D[1][4])에 정정 불가능한 에러가 발생하였음을 알 수 있다.
하나의 데이터 스트라이프 내에 2개의 정정 불가능한 에러(UE)가 발생한 경우, 제2 에러가 발생한 데이터는 복구할 수 없다.
본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법에 의하면, 하나의 데이터 스트라이프에 2개의 정정 불가능한 에러(UE)가 발생한 경우, 해당 데이터 스트라이프 내 에러가 발생하지 않은 다른 데이터들에 기초하여 복구용 데이터 및 제로 데이터를 생성한다. 이후 해당 데이터 스트라이프 내에 추가적으로 정정 불가능한 에러(UE), 즉 제3 에러가 발생하는 경우, 복구용 데이터 및 제로 데이터에 기초하여 제3 에러가 발생한 데이터를 복구한다. 이에 따라, 메모리 시스템(1000)의 데이터 복구 효율을 향상시킬 수 있다.
도 11a 내지 도 11d는 본 발명의 일 실시 예에 따른 에러 정정 실패 참조 테이블을 나타내는 도면이다. 이하에서는 도 10a 내지 도 10d를 함께 참조하여 에러 정정 실패 참조 테이블 및 이를 업데이트 하는 방법에 대해 설명하기로 한다.
도 10a를 참조하여 설명한 바와 같이 제1 데이터 스트라이프(DS1) 내 데이터(D[1][2])에 제1 에러가 발생한 경우, 데이터 복구 제어부(215)는 에러 정정 실패 참조 테이블에 제1 데이터 스트라이프(DS1)를 등록한다. 도 11a에 도시된 바와 같이, 에러 정정 실패 참조 테이블은 2개의 필드를 포함할 수 있다. 첫 번째 필드는 데이터 스트라이프를 구분하기 위한 스트라이프 ID이고, 두 번째 필드는 해당 데이터 스트라이프 내 정정 불가능한 에러가 발생한 데이터를 나타내는 페이지이다. 도 11a를 참조하면, 정정 불가능한 에러가 발생한 제1 데이터 스트라이프(DS1)가 에러 정정 실패 참조 테이블에 등록되었음을 알 수 있다. 또한, 도 11a를 참조하면 제1 데이터 스트라이프(DS1) 내에서 데이터(D[1][2])에 제1 에러가 발생하였음을 알 수 있다.
제1 데이터 스트라이프(DS1) 내 데이터(D[1][2])에 제1 에러가 발생한 이후에, 제3 데이터 스트라이프(DS3)의 데이터(DS[3][5])에 정정 불가능한 에러가 발생한 경우를 고려하기로 한다. 이 경우, 도 11b에 도시된 바와 같이 에러 정정 실패 참조 테이블에 제3 데이터 스트라이프(DS3)가 등록된다. 한편, 제3 데이터 스트라이프(DS3) 내 에러가 발생한 데이터(DS[3][5])에 관한 정보 또한 에러 정정 실패 참조 테이블에 포함된다.
유사하게, 제3 데이터 스트라이프(DS3) 내 데이터(D[3][5])에 에러가 발생한 이후에, 제7 데이터 스트라이프(DS7)의 데이터(DS[7][3])에 정정 불가능한 에러가 발생한 경우를 고려하기로 한다. 이 경우, 도 11c에 도시된 바와 같이 에러 정정 실패 참조 테이블에 제7 데이터 스트라이프(DS7)가 등록된다. 한편, 제7 데이터 스트라이프(DS7) 내 에러가 발생한 데이터(DS[7][3])에 관한 정보 또한 에러 정정 실패 참조 테이블에 포함된다.
이후, 도 10c에 도시된 것과 같이 1 데이터 스트라이프(DS1)에 포함된 데이터들(D[1][1], D[1][2], …, D[1][7], P[1]) 중 데이터(D[1][4])에 정정 불가능한 에러(UE), 즉 제2 에러가 발생한 경우, 이를 에러 정정 실패 참조 테이블에 업데이트한다. 도 11d에 도시된 것과 같이, 이미 등록되어 있는 제1 데이터 스트라이프(DS1)에 대하여, 제2 에러가 데이터(D[1][4])에서 발생하였음을 알 수 있도록 에러 정정 실패 참조 테이블이 업데이트될 수 있다.
도 11a 내지 도 11d에 도시된 것과 같은 에러 정정 실패 참조 테이블은 데이터 복구 제어부(215)에 의해 생성될 수 있다. 한편, 에러 정정 실패 참조 테이블은 데이터 저장부(205)에 저장될 수 있다.
본 발명의 일 실시 예에 따른 컨트롤러 및 그 동작 방법에 의하면, 하나의 데이터 스트라이프에 2개의 정정 불가능한 에러가 발생하는 경우, 복구용 데이터를 생성한다. 상기 복구용 데이터는 해당 데이터 스트라이프의 다른 데이터에 추후 제3 에러가 발생하는 경우, 제3 에러가 발생한 데이터를 복구하기 위한 데이터이다. 이하에서는, 도 10a 내지 도 11d를 참조하여 설명한 것과 같이, 제1 데이터 스트라이프(DS1)의 데이터(D[1][2])에서 제1 에러가 발생하고, 데이터(D[1][4])에서 제2 에러가 발생한 경우에 복구용 데이터를 생성하는 방법을 설명하기로 한다.
도 12a 및 도 12b는 본 발명의 일 실시 예에 따라 생성되는 복구용 데이터를 설명하기 위한 도면이다.
도 12a를 참조하면, 제1 데이터 스트라이프(DS1)의 데이터(D[1][2])에서 제1 에러가 발생하고, 데이터(D[1][4])에서 제2 에러가 발생한 경우, 복구용 데이터(DRC)는 제1 데이터 스트라이프(DS1)에서 데이터(D[1][2]) 및 데이터(D[1][4])를 제외한 나머지 데이터들을 XOR 연산하여 생성될 수 있다. 이를 위해, 제1 데이터 스트라이프(DS1)의 데이터들(D[1][1], D[1][3], D[1][5], D[1][6], D[1][7], P[1])이 반도체 메모리 장치(100)에 의해 리드될 필요가 있다. 리드된 데이터들(D[1][1], D[1][3], D[1][5], D[1][6], D[1][7], P[1])은 컨트롤러(200)의 에러 정정 블록(250)으로 전달될 것이다. 에러 정정 블록(250)은 수신한 데이터들(D[1][1], D[1][3], D[1][5], D[1][6], D[1][7], P[1]) 각각에 대한 에러 정정 동작을 수행하여, 에러 정정된 해당 데이터들을 데이터 복구 제어부(215)로 전달할 것이다.
데이터 복구 제어부(215)는 아래 수학식 3과 같은 방식으로 복구용 데이터(DRC)를 생성할 수 있다.
Figure pat00003
한편, 수학식 1에서 p가 7인 경우, 다음 수학식 4의 관계가 성립한다.
Figure pat00004
XOR 연산은 결합 법칙 및 교환 법칙을 만족하므로, 위 수학식 3 및 수학식 4를 조합하면 다음 수학식 5와 같은 결과를 도출할 수 있다.
Figure pat00005
즉, 복구용 데이터(DRC)는 제1 및 제2 에러가 발생하지 않은, 정정 가능한 다른 데이터들(D[1][1], D[1][3], D[1][5], D[1][6], D[1][7], P[1])의 XOR 연산에 의해 생성할 수 있는 한편, 복구용 데이터(DRC)는 제1 및 제2 에러가 발생한 데이터들(D[1][2], D[1][4])을 XOR 연산한 결과와 동일하다. 즉, 수학식 3과 수학식 5는 수학적으로 동치 관계가 성립한다. 이를 이용하여, 제1 데이터 스트라이프 내 제1 및 제2 에러가 발생하지 않은 나머지 데이터들(D[1][1], D[1][3], D[1][5], D[1][6], D[1][7], P[1])에 추가적으로 제3 에러가 발생하는 경우, 복구용 데이터(DRC) 및 제로 데이터를 이용하여 제3 에러가 발생한 데이터를 복구할 수 있다. 제로 데이터에 대해서는 도 13을 참조하여 설명하기로 한다.
도 13은 본 발명의 일 실시 예에 따라 생성되는 제로 데이터를 설명하기 위한 도면이다.
도 13에 도시된 바와 같이, 제로 데이터(DZR)는 모든 비트가 0인 데이터일 수 있다. 한편, 제로 데이터(DZR)의 크기는 데이터 스트라이프에 포함된 각각의 데이터들의 크기와 동일할 수 있다. 예를 들어, 제로 데이터(DZR)의 크기는 페이지 크기와 동일할 수 있다.
도 14는 본 발명의 일 실시 예에 따라, 복구용 데이터 및 제로 데이터에 기초하여 복구용 스트라이프를 생성하는 방법을 설명하기 위한 도면이다.
본 발명의 일 실시 예에 따른 컨트롤러 및 그 동작 방법에 의하면, 하나의 데이터 스트라이프 내에 2개의 정정 불가능한 에러가 발생하는 경우, 도 12a 및 도 12b를 참조하여 설명한 복구용 데이터(DRC) 및 도 13을 참조하여 설명한 제로 데이터(DZR)를 생성한다. 한편, 본 발명의 일 실시 예에 따른 컨트롤러 및 그 동작 방법에 의하면, 제1 및 제2 에러가 발생한 데이터를 생성된 복구용 데이터(DRC) 및 제로 데이터(DZR)로 대체함으로써 복구용 스트라이프를 생성한다.
도 14에 도시된 바와 같이, 제1 데이터 스트라이프(DS1)의 데이터(D[1][2]) 및 데이터(D[1][4])에 정정 불가능한 에러가 발생한 경우, 이들을 복구용 데이터(DRC) 및 제로 데이터(DZR)로 대체한다.
보다 구체적으로, 제2 메모리 블록(BLK2)에 프로그램 되어 있는 데이터들 중 정정 불가능한 에러가 발생한 데이터(D[1][2]) 대신 복구용 데이터(DRC)를 프리 블록인 제i 메모리 블록(BLKi)에 프로그램한다. 한편, 제2 메모리 블록(BLK2)에 프로그램 되어 있는 다른 데이터들(D[2][2], D[3][2], D[4][2], …)를 제i 메모리 블록(BLKi)에 복사한다.
한편, 제4 메모리 블록(BLK4)에 프로그램 되어 있는 데이터들 중 정정 불가능한 에러가 발생한 데이터(D[1][4]) 대신 제로 데이터(DZR)를 프리 블록인 제j 메모리 블록(BLKj)에 프로그램한다. 한편, 제4 메모리 블록(BLK4)에 프로그램 되어 있는 다른 데이터들(D[2][4], D[3][4], D[4][4], …)를 제j 메모리 블록(BLKj)에 복사한다.
이후에, 제2 메모리 블록(BLK2)의 물리 주소 맵핑을 제i 메모리 블록(BLKi)으로 리맵핑하고, 제4 메모리 블록(BLK4)의 물리 주소 맵핑을 제j 메모리 블록(BLKj)으로 리맵핑한다.
리맵핑 후, 제2 메모리 블록(BLK2) 및 제4 메모리 블록(BLK4)은 프리 블록으로 릴리즈할 수 있다.
결과적으로, 원본 데이터 스트라이프인 제1 데이터 스트라이프(DS1)의 데이터(D[1][2]) 및 데이터(D[1][4])를 복구용 데이터(DRC) 및 제로 데이터(DZR)로 대체하여 복구용 스트라이프를 생성할 수 있다. 복구용 스트라이프는 데이터들(D[1][1], DRC, D[1][3], DZR, D[1][5], D[1][6], D[1][7], P[1])을 포함한다. 이하에서는 복구용 스트라이프를 이용하여, 추가적인 정정 불가능한 에러 발생 시 이를 복구하는 방법을 설명하기로 한다.
도 15a 및 도 15b는 도 14에 의해 생성된 복구용 스트라이프(RS1)에 포함된 데이터 중 어느 하나의 데이터에 정정 불가능한 에러가 발생한 경우, 이를 복구하는 방법을 설명하기 위한 도면이다. 도 15a를 참조하면, 복구용 스트라이프(RS1) 내 데이터(D[1][6])에 정정 불가능한 에러가 발생한 상황이 도시되어 있다. 이 경우, 도 15b에 도시된 것과 같은 방식으로 데이터(D[1][6])를 복구할 수 있다. 보다 구체적으로, 전술한 수학식 4를 데이터(D[1][6])에 관하여 정리하면 다음 수학식 6과 같은 결과를 얻는다.
Figure pat00006
전술한 수학식 5를 통해 설명한 바와 같이 복구용 데이터(DRC)는 이전에 제1 및 제2 에러가 발생한 데이터들(D[1][2], D[1][4])을 XOR 연산한 것과 동일한 데이터이다. 따라서, 수학식 6에서 데이터들(D[1][2], D[1][4])을 복구용 데이터(DRC)로 치환하면 다음 수학식 7과 같은 결과를 얻는다.
Figure pat00007
비트 “0”은 XOR 연산의 항등원이므로, 수학식 7의 우변을 제로 데이터(DZR)와 XOR 연산하여도 등호 관계는 유지된다. 이에 따라, 아래 수학식 8과 같은 관계를 얻는다.
Figure pat00008
위 수학식 8을 모식적으로 나타내면 도 15b와 동일한 것을 알 수 있다. 이는 복구용 스트라이프 내 어느 데이터, 예를 들어, 데이터(D[1][6])에 정정 불가능한 에러가 발생한 경우, 복구용 스트라이프 내 데이터들 중 정정 불가능한 에러가 발생한 데이터(D[1][6])를 제외한 나머지 데이터들을 XOR 연산하여, 데이터(D[1][6])을 복구할 수 있음을 의미한다.
즉, 본 발명의 일 실시 예에 따른 컨트롤러 및 그 동작 방법에 의하면, 하나의 데이터 스트라이프 내 복수의 데이터들 중 2개의 데이터에 대해 정정 불가능한 에러가 발생하는 경우, 에러가 발생하지 않은 나머지 데이터들을 이용하여 복구용 데이터를 생성한다. 한편, 데이터 스트라이프 내 에러가 발생하지 않은 나머지 데이터들과 복구용 데이터 및 제로 데이터에 기초하여 복구용 스트라이프를 생성한다. 이후 복구용 스트라이프 내 어느 하나의 데이터에 추가적으로 정정 불가능한 에러가 발생하는 경우, 복구용 스트라이프 내 데이터들을 이용하여 추가적인 에러가 발생한 데이터를 복구할 수 있다. 따라서, 메모리 시스템(1000)의 데이터 복구 효율이 향상된다.
도 16은 본 발명의 다른 실시 예에 따라, 복구용 데이터 및 제로 데이터에 기초하여 복구용 스트라이프를 생성하는 방법을 설명하기 위한 도면이다.
도 15을 참조하면, 제1 데이터 스트라이프(DS1)의 데이터(D[1][2]) 및 데이터(D[1][4])에 정정 불가능한 에러가 발생한 경우, 이들을 복구용 데이터(DRC) 및 제로 데이터(DZR)로 대체한다.
보다 구체적으로, 제2 메모리 블록(BLK2)에 프로그램 되어 있는 데이터들 중 정정 불가능한 에러가 발생한 데이터(D[1][2]) 대신 제로 데이터(DZR)를 프리 블록인 제i 메모리 블록(BLKi)에 프로그램한다. 한편, 제2 메모리 블록(BLK2)에 프로그램 되어 있는 다른 데이터들(D[2][2], D[3][2], D[4][2], …)를 제i 메모리 블록(BLKi)에 복사한다.
한편, 제4 메모리 블록(BLK4)에 프로그램 되어 있는 데이터들 중 정정 불가능한 에러가 발생한 데이터(D[1][4]) 대신 복구용 데이터 데이터(DRC)를 프리 블록인 제j 메모리 블록(BLKj)에 프로그램한다. 한편, 제4 메모리 블록(BLK4)에 프로그램 되어 있는 다른 데이터들(D[2][4], D[3][4], D[4][4], …)를 제j 메모리 블록(BLKj)에 복사한다.
이후에, 제2 메모리 블록(BLK2)의 물리 주소 맵핑을 제i 메모리 블록(BLKi)으로 리맵핑하고, 제4 메모리 블록(BLK4)의 물리 주소 맵핑을 제j 메모리 블록(BLKj)으로 리맵핑한다. 리맵핑 후, 제2 메모리 블록(BLK2) 및 제4 메모리 블록(BLK4)은 프리 블록으로 릴리즈할 수 있다.
도 14에 도시된 실시 예에 의하면, 제2 메모리 블록(BLK2)에 프로그램 되어 있는 데이터들 중 정정 불가능한 에러가 발생한 데이터(D[1][2]) 대신 복구용 데이터(DRC)를 제i 메모리 블록(BLKi)에 프로그램하고, 제4 메모리 블록(BLK4)에 프로그램 되어 있는 데이터들 중 정정 불가능한 에러가 발생한 데이터(D[1][4]) 대신 제로 데이터(DZR)를 제j 메모리 블록(BLKj)에 프로그램하는 방법이 도시되어 있다. 그러나, 본 발명은 이에 한정되지 않는다. 복구용 데이터(DRC)와 제로 데이터(DZR)의 연산 순서를 변경하여도 연산 결과에는 변함이 없다. 따라서, 도 16에 도시된 바와 같이 복구용 데이터(DRC)와 제로 데이터(DZR)의 순서를 바꾸어 프로그램할 수도 있다.
도 17은 본 발명의 다른 실시 예에 따라 복수의 메모리 블록들에 저장되는 데이터를 설명하기 위한 도면이다.
도 14 내지 도 16을 참조하여 설명한 바에 의하면, 하나의 메모리 블록은 하나의 데이터 스트라이프를 구성하는 복수의 데이터들 중 하나만을 저장하는 것으로 도시되어 있다. 그러나 본 발명은 이에 한정되지 않으며, 도 17에 도시된 것과 같이 하나의 메모리 블록이 하나의 데이터 스트라이프를 구성하는 복수의 데이터들 중 두 개의 데이터들을 각각 저장할 수도 있다. 이 경우, 하나의 데이터 스트라이프를 저장하기 위해서는 네 개의 메모리 블록이 필요할 수 있다.
도 18은 도 17에 도시된 실시 예에서 있어서, 복구용 데이터 및 제로 데이터에 기초하여 복구용 스트라이프를 생성하는 방법을 설명하기 위한 도면이다. 본 발명의 실시 예에 따른 데이터 복구 방법은, 데이터 스트라이프 내 일부 데이터에 대한 프로그램 실패가 발생하는 경우에도 응용 가능하다. 이하에서는 제1 데이터 스트라이프에 포함된 데이터들 중 일부 데이터에 정정 불가능한 에러가 발생하고, 일부 데이터는 프로그램 실패가 발생하는 경우를 예를 들어 설명하기로 한다.
제1 데이터 스트라이프(DS1)에 포함된 데이터들(D[1][1], D[1][2], D[1][3], D[1][4], D[1][5], D[1][6], D[1][7], P[1]) 중 네 개의 데이터들(D[1][1], D[1][2], D[1][3], D[1][4])에 대해서 정상적으로 프로그램이 완료된 경우를 고려하기로 한다. 이후, 제1 데이터 스트라이프(DS1)에 포함된 데이터들(D[1][1], D[1][2], D[1][3], D[1][4], D[1][5], D[1][6], D[1][7], P[1]) 중 나머지 네 개의 데이터들(D[1][5], D[1][6], D[1][7], P[1]) 중 데이터(D[1][7])에 대한 프로그램 실패가 발생하고, 또한 데이터(D[1][2])에 대해서는 정정 불가능한 에러가 발생한 경우를 고려하기로 한다.
이 경우, 하나의 데이터 스트라이프 내에 2 개의 정정 불가능한 에러가 발생한 경우와 동일한 방식으로 복구용 스트라이프를 생성할 수 있다. 즉, 제1 데이터 스트라이프(DS1)에 포함된 데이터들(D[1][1], D[1][2], D[1][3], D[1][4], D[1][5], D[1][6], D[1][7], P[1]) 중 프로그램 실패 또는 정정 불가능한 에러가 발생하지 않은 데이터들(D[1][1], D[1][3], D[1][4], D[1][5], D[1][6], P[1])에 대한 XOR 연산을 수행하여 복구용 데이터(DRC)를 생성한다. 또한, 모든 비트가 0인 제로 데이터(DZR)를 생성한다.
이후 제2 메모리 블록(BLK2)에 프로그램 되어 있는 데이터들 중 정정 불가능한 에러가 발생한 데이터(D[1][2]) 대신 제로 데이터(DZR)를 프리 블록인 제x 메모리 블록(BLKx)에 프로그램한다. 한편, 제2 메모리 블록(BLK2)에 프로그램 되어 있는 다른 데이터(D[1][6])를 제x 메모리 블록(BLKx)에 복사한다.
한편, 제3 메모리 블록(BLK3)에 프로그램 실패한 데이터(D[1][7]) 대신 복구용 데이터(DRC)를 프리 블록인 제y 메모리 블록(BLKy)에 프로그램한다. 한편, 제3 메모리 블록(BLK3)에 프로그램 되어 있는 다른 데이터(D[1][3])를 제j 메모리 블록(BLKy)에 복사한다.
이후에, 제2 메모리 블록(BLK2)의 물리 주소 맵핑을 제x 메모리 블록(BLKx)으로 리맵핑하고, 제3 메모리 블록(BLK3)의 물리 주소 맵핑을 제y 메모리 블록(BLKy)으로 리맵핑한다. 리맵핑 후, 제2 메모리 블록(BLK2) 및 제3 메모리 블록(BLK3)은 프리 블록으로 릴리즈할 수 있다.
도 19는 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 19를 참조하면, 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법은 데이터 스트라이프 내 제1 및 제2 데이터의 에러 정정 실패를 검출하는 단계(S110), 데이터 스트라이프 내 제1 및 제2 데이터를 제외한 나머지 데이터에 기초하여, 복구용 데이터(DRC)를 생성하는 단계(S120), 제1 및 제2 데이터를 복구용 데이터(DRC) 및 제로 데이터(DZR)로 대체하여, 복구용 스트라이프를 생성하는 단계(S130), 복구용 스트라이프 내 제3 데이터의 에러 정정 실패를 검출하는 단계(S140) 및 복구용 스트라이프 내 제3 데이터를 제외한 나머지 데이터에 기초하여, 제3 데이터를 복구하는 단계(S150)를 포함한다.
단계(S110)에서, 도 10a 내지 도 10d를 참조하여 설명한 바와 같이 데이터 스트라이프 내에서 정정 불가능한 오류가 2개 발생하였음을 감지할 수 있다. 이를 위해, 도 11a 내지 도 11d를 참조하여 설명한 에러 정정 실패 참조 테이블을 이용할 수 있다. 단계(S110)의 보다 자세한 실시 예에 대해서는 도 20을 참조하여 설명하기로 한다.
단계(S120)에서, 도 12a를 참조하여 설명한 바와 같이 복구용 데이터(DRC)를 생성할 수 있다. 단계(S120)의 보다 자세한 실시 예에 대해서는 도 21을 참조하여 설명하기로 한다. 한편, 단계(S130)에서는 도 14를 참조하여 설명한 바와 같이 제1 및 제2 에러가 발생한 데이터를 복구 데이터(DRC) 및 제로 데이터(DZR)로 대체하여 복구용 스트라이프를 생성할 수 있다. 단계(S130)의 보다 자세한 실시 예에 대해서는 도 22를 참조하여 설명하기로 한다.
단계(S140)에서, 도 15a를 참조하여 설명한 바와 같이 복구용 스트라이프 내에서 추가적인 정정 불가능한 오류가 발생하였음을 감지할 수 있다. 이후 단계(S150)에서, 도 15b를 참조하여 설명한 바와 같이, 복구용 스트라이프(RS1)의 데이터들 중 추가적인 에러가 발생한 제3 데이터를 제외한 나머지 데이터들을 XOR 연산하여 제3 데이터를 복구할 수 있다.
도 20은 도 19의 단계(S110)의 예시적인 실시 예를 나타내는 순서도이다.
도 20을 참조하면, 도 19에 도시된 데이터 스트라이프 내 제1 및 제2 데이터의 에러 정정 실패를 검출하는 단계(S110)는, 상기 데이터 스트라이프 내 제1 데이터의 에러 정정 실패를 검출하는 단계(S111), 상기 제1 데이터의 에러 정정 실패에 응답하여, 상기 데이터 스트라이프의 제1 에러 정정 실패 정보를 업데이트하는 단계(S113), 상기 데이터 스트라이프 내 제2 데이터의 에러 정정 실패를 검출하는 단계(S115), 상기 제2 데이터의 에러 정정 실패에 응답하여, 상기 데이터 스트라이프의 제2 에러 정정 실패 정보를 업데이트하는 단계(S117)를 포함한다.
단계(S111)는 도 10a를 통해 설명한 바와 같이, 제1 데이터 스트라이프(DS1) 내 복수의 데이터들 중 어느 하나에 대한 정정 불가능한 에러를 검출하는 동작에 대응된다.
단계(S113)는 도 10b 및 도 11a를 참조하여 설명한 바와 같이, 제1 데이터 데이터 스트라이프(DS1)를 에러 정정 실패 참조 테이블에 등록하고, 정정 불가능한 에러가 발생한 데이터(D[1][2])에 관한 정보를 에러 정정 실패 참조 테이블에 추가하는 동작에 대응된다.
단계(S115)는 도 10c를 통해 설명한 바와 같이, 제1 데이터 스트라이프(DS1) 내 복수의 데이터들 중 2번째의 정정 불가능한 에러를 검출하는 동작에 대응된다.
단계(S117)는 도 10d 및 도 11d를 참조하여 설명한 바와 같이, 2번째 정정 불가능한 에러가 발생한 데이터(D[1][4])에 관한 정보를 에러 정정 실패 참조 테이블에 추가하는 동작에 대응된다.
도 21은 도 19의 단계(S120)의 예시적인 실시 예를 나타내는 순서도이다.
도 21을 참조하면, 도 19에 도시된 데이터 스트라이프 내 제1 및 제2 데이터를 제외한 나머지 데이터에 기초하여, 복구용 데이터(DRC)를 생성하는 단계(S120)는 데이터 스트라이프 내 제1 및 제2 데이터를 제외한 나머지 데이터를 XOR 연산하여 복구용 데이터(DRC)를 생성하는 단계(S121)를 포함할 수 있다. 단계(S121)에서, 도 12a를 통해 설명한 것과 같이 복구용 데이터(DRC)를 생성할 수 있다.
도 22는 도 19의 단계(S130)의 예시적인 실시 예를 나타내는 순서도이다.
도 22를 참조하면, 도 19에 도시된 제1 및 제2 데이터를 복구용 데이터(DRC) 및 제로 데이터(DZR)로 대체하여, 복구용 스트라이프를 생성하는 단계(S130)는, 복구용 데이터 및 제로 데이터를 제1 위치 및 제2 위치에 각각 프로그램하는 단계(S131) 및 제1 및 제2 데이터의 물리 위치들을 제1 위치 및 제2 위치로 리맵핑하는 단계(S133)를 포함한다.
단계(S131)에서, 도 14를 참조하여 설명한 바와 같이 복구용 데이터(DRC)와 제로 데이터(DZR)가 프리 블록인 제i 메모리 블록(BLKi) 및 제j 메모리 블록(BLKj)에 각각 프로그램 될 수 있다. 즉, 제1 위치는 제i 메모리 블록(BLKi)에 포함될 수 있고, 제2 위치는 제j 메모리 블록(BLKj)에 포함될 수 있다.
단계(S133)에서, 도 14를 참조하여 설명한 바와 같이 제2 메모리 블록(BLK2)의 물리 주소 맵핑을 제i 메모리 블록(BLKi)으로 리맵핑하고, 제4 메모리 블록(BLK4)의 물리 주소 맵핑을 제j 메모리 블록(BLKj)으로 리맵핑할 수 있다.
도 23은 도 1에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 23을 참조하면, 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(HOST)와 연결된다. 반도체 메모리 장치(100)는 도 2를 참조하여 설명된 반도체 메모리 장치일 수 있다. 컨트롤러(200)는 도 1 또는 도 7의 컨트롤러(200)에 대응된다. 이하, 중복되는 설명은 생략된다.
컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(200)는 램(210, Random Access Memory), 프로세싱 유닛(220, processing unit), 호스트 인터페이스(230, host interface), 메모리 인터페이스(240, memory interface) 및 에러 정정 블록(250)을 포함한다. 램(210)은 프로세싱 유닛(220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 도 23의 램(210)은 도 7의 데이터 저장부(205)와 실질적으로 동일한 구성 요소일 수 있다.
프로세싱 유닛(220)은 컨트롤러(200)의 제반 동작을 제어한다. 도 7의 데이터 복구 제어부(215)는 도 17의 프로세싱 유닛(220)에 의해 실행되는 펌웨어로서 구성될 수 있다.
호스트 인터페이스(230)는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다. 도 23의 메모리 인터페이스(240)는 도 7의 메모리 인터페이스(240)와 실질적으로 동일한 구성 요소일 수 있다.
에러 정정 블록(250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(220)은 에러 정정 블록(250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(200)의 구성 요소로서 제공될 수 있다. 도 23의 에러 정정 블록(250)은 도 7의 에러 정정 블록(250)과 실질적으로 동일한 구성 요소일 수 있다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 메모리 시스템(1000)을 포함한다. 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 및 이를 포함하는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 24는 도 1의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 24를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 24에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 23을 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 25는 도 24를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 25에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 25에서, 도 24를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은, 도 23을 참조하여 설명된 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)으로 대체될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 200: 컨트롤러
300: 호스트 1000: 메모리 시스템

Claims (16)

  1. 복수의 단위 데이터들 및 패리티 데이터를 포함하는 원본 데이터 스트라이프가 저장된 복수의 메모리 블록을 포함하는 적어도 하나의 반도체 메모리 장치; 및
    상기 반도체 메모리 장치의 동작을 제어하는 컨트롤러를 포함하는 메모리 시스템으로서,
    상기 컨트롤러는:
    상기 반도체 메모리 장치로부터 수신되는 상기 단위 데이터에 대한 에러 정정 동작을 수행하고,
    상기 복수의 단위 데이터들 중 제1 단위 데이터에 대한 제1 에러 정정 실패 및 상기 제2 단위 데이터에 대한 제2 에러 정정 실패에 응답하여, 상기 복수의 단위 데이터들 중 상기 제1 및 제2 단위 데이터를 제외한 나머지 데이터들에 기초하여 복구용 데이터를 생성하는, 메모리 시스템.
  2. 제1 항에 있어서, 상기 패리티 데이터는 상기 복수의 단위 데이터들을 배타적 논리합(exclusive OR; XOR) 연산하여 생성된 데이터이고,
    상기 컨트롤러는, 상기 원본 스트라이프에 포함된 복수의 단위 데이터들 중 상기 제1 및 제2 단위 데이터를 제외한 나머지 데이터들 및 상기 패리티 데이터를 XOR 연산하여 상기 복구용 데이터를 생성하는 것을 특징으로 하는, 메모리 시스템.
  3. 제2 항에 있어서, 상기 컨트롤러는:
    상기 원본 데이터 스트라이프에 포함된 상기 제1 및 제2 단위 데이터 중 어느 하나를 상기 복구용 데이터로 대체하고, 상기 제1 및 제2 단위 데이터 중 다른 하나를 제로 데이터로 대체하여 복구용 스트라이프를 생성하고,
    상기 제로 데이터는 0의 비트만을 포함하는 데이터인 것을 특징으로 하는, 메모리 시스템.
  4. 제3 항에 있어서, 상기 컨트롤러는 상기 복구용 스트라이프를 저장하도록, 상기 반도체 메모리 장치를 제어하는 것을 특징으로 하는, 메모리 시스템.
  5. 제4 항에 있어서, 상기 컨트롤러는:
    상기 복구용 데이터를 제1 위치에 프로그램하고, 상기 제로 데이터를 제2 위치에 프로그램 하도록, 상기 반도체 메모리 장치를 제어하고,
    상기 제1 및 제2 단위 데이터에 맵핑된 물리 위치들 중 어느 하나를 상기 제1 위치로 리맵핑하고, 상기 물리 위치들 중 다른 하나를 상기 제2 위치로 리맵핑하며,
    상기 제1 위치 및 상기 제2 위치는 상기 원본 데이터 스트라이프가 저장된 상기 복수의 메모리 블록과는 상이한 메모리 블록에 포함되는 것을 특징으로 하는, 메모리 시스템.
  6. 제5 항에 있어서, 상기 컨트롤러는 상기 복구용 스트라이프에 포함된 제3 단위 데이터에 대한 제3 에러 정정 실패에 응답하여, 상기 복구용 스트라이프를 기초로 상기 제3 단위 데이터를 복구하는 것을 특징으로 하는, 메모리 시스템.
  7. 제6 항에 있어서, 상기 컨트롤러는 상기 복구용 스트라이프에 포함된 복수의 단위 데이터들 중 상기 제3 단위 데이터를 제외한 나머지 단위 데이터들 및 상기 패리티 데이터를 XOR 연산하여 상기 제3 단위 데이터를 복구하는 것을 특징으로 하는, 메모리 시스템.
  8. 제1 항에 있어서, 상기 컨트롤러는:
    상기 제1 에러 정정 실패에 응답하여 상기 원본 데이터 스트라이프 및 상기 제1 단위 데이터에 관한 정보를 에러 정정 실패 참조 테이블에 등록하고,
    상기 제2 에러 정정 실패에 응답하여, 상기 제2 단위 데이터에 관한 정보를 상기 에러 정정 실패 참조 테이블에 추가하는 것을 특징으로 하는, 메모리 시스템.
  9. 복수의 단위 데이터들 및 패리티 데이터를 포함하는 원본 데이터 스트라이프가 저장된 복수의 메모리 블록을 포함하는 적어도 하나의 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법으로서,
    상기 원본 데이터 스트라이프 내 제1 및 제2 단위 데이터들의 에러 정정 실패를 검출하는 단계; 및
    상기 원본 데이터 스트라이프 내 복수의 단위 데이터들 중 상기 제1 및 제2 단위 데이터들을 제외한 나머지 단위 데이터들 및 상기 패리티 데이터에 기초하여 복구용 데이터를 생성하는 단계를 포함하는, 컨트롤러의 동작 방법.
  10. 제9 항에 있어서, 상기 원본 데이터 스트라이프 내 제1 및 제2 단위 데이터들의 에러 정정 실패를 검출하는 단계는:
    상기 원본 데이터 스트라이프 내 상기 제1 데이터에 대한 제1 에러 정정 실패를 검출하는 단계;
    상기 원본 데이터 스트라이프의 제1 에러 정정 실패 정보를 에러 정정 참조 테이블에 업데이트하는 단계;
    상기 원본 데이터 스트라이프 내 상기 제2 데이터에 대한 제2 에러 정정 실패를 검출하는 단계; 및
    상기 원본 데이터 스트라이프의 제2 에러 정정 실패 정보를 상기 에러 정정 참조 테이블에 업데이트하는 단계를 포함하는, 컨트롤러의 동작 방법.
  11. 제9 항에 있어서, 상기 원본 데이터 스트라이프 내 복수의 단위 데이터들 중 상기 제1 및 제2 단위 데이터들을 제외한 나머지 단위 데이터들 및 상기 패리티 데이터에 기초하여 복구용 데이터를 생성하는 단계는:
    상기 나머지 단위 데이터들 및 상기 패리티 데이터를 배타적 논리합(exclusive OR; XOR) 연산하여 상기 복구용 데이터를 생성하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  12. 제11 항에 있어서,
    상기 제1 및 제2 단위 데이터를 상기 복구용 데이터 및 제로 데이터로 대체하여, 복구용 스트라이프를 생성하는 단계를 더 포함하고,
    상기 제로 데이터는 0의 비트만을 포함하는 데이터인 것을 특징으로 하는, 컨트롤러의 동작 방법.
  13. 제12 항에 있어서, 상기 복구용 스트라이프를 생성하는 단계는:
    상기 복구용 데이터를 상기 적어도 하나의 반도체 메모리 장치 내 제1 위치에 프로그램하고, 상기 제로 데이터를 상기 적어도 하나의 반도체 메모리 장치 내 제2 위치에 프로그램하도록, 상기 반도체 메모리 장치를 제어하는 단계; 및
    상기 제1 및 제2 단위 데이터에 맵핑된 물리 위치들 중 어느 하나를 상기 제1 위치로 리맵핑하고, 상기 물리 위치들 중 다른 하나를 상기 제2 위치로 리맵핑하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  14. 제13 항에 있어서,
    상기 제1 위치 및 상기 제2 위치는 상기 원본 데이터 스트라이프가 저장된 상기 복수의 메모리 블록과는 상이한 메모리 블록에 포함되는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  15. 제14 항에 있어서,
    상기 복구용 스트라이프 내 제3 단위 데이터에 대한 제3 에러 정정 실패를 검출하는 단계; 및
    상기 복구용 스트라이프 내에 포함된 복수의 단위 데이터들 중 제3 단위 데이터를 제외한 나머지 단위 데이터들 및 상기 패리티 데이터에 기초하여, 상기 제3 단위 데이터를 복구하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  16. 제15 항에 있어서, 상기 제3 단위 데이터를 복구하는 단계는:
    상기 복구용 스트라이프 내에 포함된 복수의 단위 데이터들 중 제3 단위 데이터를 제외한 나머지 단위 데이터들 및 상기 패리티 데이터를 XOR 연산하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
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