JP2022081409A - コントローラ及びその動作方法 - Google Patents

Abstract

【課題】本発明は電子装置に関する。【解決手段】メモリシステムは、複数の単位データ及びパリティデータを含む原本データストライプが保存された複数のメモリブロックを含む少なくとも１つの半導体メモリ装置と、上記半導体メモリ装置の動作を制御するコントローラと、を含む。上記コントローラは、上記半導体メモリ装置から受信する上記単位データに対するエラー訂正動作を行い、上記複数の単位データのうち第１単位データに対する第１エラー訂正失敗及び上記第２単位データに対する第２エラー訂正失敗に応答して、上記複数の単位データのうち上記第１及び第２単位データを除いた残りのデータに基づいて復旧用データを生成する。【選択図】図１

Description

本発明は電子装置に関し、より詳細にはコントローラ及びその動作方法に関するものである。

半導体メモリ装置は、ストリングが半導体基板に水平に配列された２次元構造で形成されるか、ストリングが半導体基板に垂直に積層された３次元構造で形成されることができる。３次元半導体メモリ装置は２次元メモリ装置の集積度の限界を解消するために考案された半導体メモリ装置であって、半導体基板上に垂直方向に積層された複数のメモリセルを含んでもよい。

コントローラは半導体メモリ装置の動作を制御することができる。

本発明の実施例はデータ復旧の効率を向上させることができるコントローラ及びその動作方法を提供する。

本発明の一実施例に係るメモリシステムは、複数の単位データ及びパリティデータを含む原本データストライプが保存された複数のメモリブロックを含む少なくとも１つの半導体メモリ装置と、上記半導体メモリ装置の動作を制御するコントローラと、を含む。上記コントローラは、上記半導体メモリ装置から受信する上記単位データに対するエラー訂正動作を行い、上記複数の単位データのうち第１単位データに対する第１エラー訂正失敗及び上記第２単位データに対する第２エラー訂正失敗に応答して、上記複数の単位データのうち上記第１及び第２単位データを除いた残りのデータに基づいて復旧用データを生成する。

一実施例において、上記パリティデータは上記複数の単位データを排他的論理和（ｅｘｃｌｕｓｉｖｅ ＯＲ；ＸＯＲ）演算して生成されたデータであってもよい。上記コントローラは、上記原本データストライプに含まれた複数の単位データのうち上記第１及び第２単位データを除いた残りのデータ及び上記パリティデータをＸＯＲ演算して上記復旧用データを生成することができる。

一実施例において、上記コントローラは、上記原本データストライプに含まれた上記第１及び第２単位データの何れか１つを上記復旧用データに置き換え、上記第１及び第２単位データのうち残り１つをゼロデータに置き換えて復旧用ストライプを生成することができる。上記ゼロデータは０のビットだけを含むデータであってもよい。

一実施例において、上記コントローラは上記復旧用ストライプを保存するように上記半導体メモリ装置を制御することができる。

一実施例において、上記コントローラは、上記復旧用データを第１位置にプログラムし、上記ゼロデータを第２位置にプログラムするように上記半導体メモリ装置を制御し、上記第１及び第２単位データにマッピングされた物理位置の何れか１つを上記第１位置に再マッピングし、上記物理位置の残り１つを上記第２位置に再マッピングすることができる。上記第１位置及び上記第２位置は上記原本データストライプが保存された上記複数のメモリブロックとは異なるメモリブロックに含まれることができる。

一実施例において、上記コントローラは、上記復旧用ストライプに含まれた第３単位データに対する第３エラー訂正失敗に応答して、上記復旧用ストライプに基づいて上記第３単位データを復旧することができる。

一実施例において、上記コントローラは、上記復旧用ストライプに含まれた複数の単位データのうち上記第３単位データを除いた残りの単位データ及び上記パリティデータをＸＯＲ演算して上記第３単位データを復旧することができる。

一実施例において、上記コントローラは、上記第１エラー訂正失敗に応答して、上記原本データストライプ及び上記第１単位データに関する情報をエラー訂正失敗参照テーブルに登録し、上記第２エラー訂正失敗に応答して、上記第２単位データに関する情報を上記エラー訂正失敗参照テーブルに追加することができる。

本発明の他の実施例に係り、複数の単位データ及びパリティデータを含む原本データストライプが保存された複数のメモリブロックを含む少なくとも１つの半導体メモリ装置を制御するコントローラの動作方法が開示される。上記コントローラの動作方法は、上記原本データストライプ内の第１及び第２単位データのエラー訂正失敗を検出する段階と、上記原本データストライプ内の複数の単位データのうち上記第１及び第２単位データを除いた残りの単位データ及び上記パリティデータに基づいて復旧用データを生成する段階と、を含む。

一実施例において、上記原本データストライプ内の第１及び第２単位データのエラー訂正失敗を検出する段階は、上記原本データストライプ内の上記第１データに対する第１エラー訂正失敗を検出する段階と、上記原本データストライプの第１エラー訂正失敗情報をエラー訂正参照テーブルにアップデートする段階と、上記原本データストライプ内の上記第２データに対する第２エラー訂正失敗を検出する段階と、上記原本データストライプの第２エラー訂正失敗情報を上記エラー訂正参照テーブルにアップデートする段階と、を含むことができる。

一実施例において、上記原本データストライプ内の複数の単位データのうち上記第１及び第２単位データを除いた残りの単位データ及び上記パリティデータに基づいて復旧用データを生成する段階は、上記残りの単位データ及び上記パリティデータを排他的論理和演算して上記復旧用データを生成する段階を含むことができる。

一実施例において、上記コントローラの動作方法は、上記第１及び第２単位データを上記復旧用データ及びゼロデータに置き換えて復旧用ストライプを生成する段階をさらに含むことができる。上記ゼロデータは０のビットだけを含むデータであってもよい。

一実施例において、上記復旧用ストライプを生成する段階は、上記復旧用データを上記少なくとも１つの半導体メモリ装置内の第１位置にプログラムし、上記ゼロデータを上記少なくとも１つの半導体メモリ装置内の第２位置にプログラムするように上記半導体メモリ装置を制御する段階と、上記第１及び第２単位データにマッピングされた物理位置の何れか１つを上記第１位置に再マッピングし、上記物理位置の残り１つを上記第２位置に再マッピングする段階と、を含むことができる。

一実施例において、上記第１位置及び上記第２位置は、上記原本データストライプが保存された上記複数のメモリブロックとは異なるメモリブロックに含まれることができる。

一実施例において、上記コントローラの動作方法は、上記復旧用ストライプ内の第３単位データに対する第３エラー訂正失敗を検出する段階と、上記復旧用ストライプに含まれた複数の単位データのうち第３単位データを除いた残りの単位データ及び上記パリティデータに基づいて上記第３単位データを復旧する段階と、をさらに含むことができる。

一実施例において、上記第３単位データを復旧する段階は、上記復旧用ストライプに含まれた複数の単位データのうち第３単位データを除いた残りの単位データ及び上記パリティデータをＸＯＲ演算する段階を含むことができる。

本技術はデータ復旧の効率を向上させることができるコントローラ及びその動作方法を提供することができる。

本発明の一実施例に係るコントローラを含むメモリシステムを示すブロック図である。 図１の半導体メモリ装置を示すブロック図である。 図２のメモリセルアレイの一実施例を示す図である。 図３のメモリブロックＢＬＫ１～ＢＬＫｚの何れか１つのメモリブロックＢＬＫａを示す回路図である。 図３のメモリブロックＢＬＫ１～ＢＬＫｚの何れか１つのメモリブロックＢＬＫｂの他の実施例を示す回路図である。 図２のメモリセルアレイ１１０に含まれた複数のメモリブロックＢＬＫ１～ＢＬＫｚの何れか１つのメモリブロックＢＬＫｃの実施例を示す回路図である。 本発明の一実施例に係るコントローラ２００を説明するためのブロック図である。 本発明の一実施例に応じてコントローラ２００が処理するデータの構造を説明するための図である。 本発明の一実施例に応じてコントローラ２００が処理するデータの構造を説明するための図である。 本発明の一実施例に応じて複数のメモリブロックに保存されるデータを説明するための図である。 １つのデータストライプに含まれた複数のデータのうち２以上のデータに訂正不可能なエラーが発生する状況を示す図である。 １つのデータストライプに含まれた複数のデータのうち２以上のデータに訂正不可能なエラーが発生する状況を示す図である。 １つのデータストライプに含まれた複数のデータのうち２以上のデータに訂正不可能なエラーが発生する状況を示す図である。 １つのデータストライプに含まれた複数のデータのうち２以上のデータに訂正不可能なエラーが発生する状況を示す図である。 本発明の一実施例に係るエラー訂正失敗参照テーブルを示す図である。 本発明の一実施例に係るエラー訂正失敗参照テーブルを示す図である。 本発明の一実施例に係るエラー訂正失敗参照テーブルを示す図である。 本発明の一実施例に係るエラー訂正失敗参照テーブルを示す図である。 本発明の一実施例に応じて生成される復旧用データを説明するための図である。 本発明の一実施例に応じて生成される復旧用データを説明するための図である。 本発明の一実施例に応じて生成されるゼロデータを説明するための図である。 本発明の一実施例に応じて、復旧用データ及びゼロデータに基づいて復旧用ストライプを生成する方法を説明するための図である。 図１４により生成された復旧用ストライプに含まれたデータの何れか１つのデータに訂正不可能なエラーが発生した場合、これを復旧する方法を説明するための図である。 図１４により生成された復旧用ストライプに含まれたデータの何れか１つのデータに訂正不可能なエラーが発生した場合、これを復旧する方法を説明するための図である。 本発明の他の実施例に応じて、復旧用データ及びゼロデータに基づいて復旧用ストライプを生成する方法を説明するための図である。 本発明の他の実施例に応じて複数のメモリブロックに保存されるデータを説明するための図である。 図１７に示した実施例において、復旧用データ及びゼロデータに基づいて復旧用ストライプを生成する方法を説明するための図である。 本発明の一実施例に係るコントローラの動作方法を示すフローチャートである。 図１９の段階Ｓ１１０の例示的な実施例を示すフローチャートである。 図１９の段階Ｓ１２０の例示的な実施例を示すフローチャートである。 図１９の段階Ｓ１３０の例示的な実施例を示すフローチャートである。 図１に示したコントローラの一例を示すブロック図である。 図１のメモリシステムの応用例を示すブロック図である。 図２４を参照して説明したメモリシステムを含むコンピューティングシステムを示すブロック図である。

本明細書または出願に開示されている本発明の概念に係る実施例に対する特定の構造的ないし機能的な説明は本発明の概念に係る実施例を説明する目的で例示されたに過ぎず、本発明の概念に係る実施例は様々な形態で実施することができ、本明細書または出願に説明された実施例に限定されると解釈すべきではない。

図１は本発明の一実施例に係るコントローラを含むメモリシステムを示すブロック図である。

図１を参照すると、メモリシステム１０００は半導体メモリ装置１００及びコントローラ２００を含む。また、メモリシステム１０００はホスト３００と通信する。コントローラ２００は半導体メモリ装置１００の諸動作を制御する。また、コントローラ２００はホスト３００から受信したコマンドに基づいて半導体メモリ装置１００の動作を制御する。

図２は図１の半導体メモリ装置を示すブロック図である。

図２を参照すると、半導体メモリ装置１００はメモリセルアレイ１１０、アドレスデコーダ１２０、読み出し及び書き込み回路１３０、制御ロジック１４０、及び電圧生成部１５０を含む。

メモリセルアレイ１１０は複数のメモリブロックＢＬＫ１～ＢＬＫｚを含む。複数のメモリブロックＢＬＫ１～ＢＬＫｚはワード線ＷＬを介してアドレスデコーダ１２０に接続される。複数のメモリブロックＢＬＫ１～ＢＬＫｚはビット線ＢＬ１～ＢＬｍを介して読み出し及び書き込み回路１３０に接続される。複数のメモリブロックＢＬＫ１～ＢＬＫｚのそれぞれは複数のメモリセルを含む。実施例としては、複数のメモリセルは不揮発性メモリセルであり、垂直チャネル構造を有する不揮発性メモリセルで構成されてもよい。上記メモリセルアレイ１１０は２次元構造のメモリセルアレイで構成されてもよい。実施例に応じて、上記メモリセルアレイ１１０は３次元構造のメモリセルアレイで構成されてもよい。一方、メモリセルアレイに含まれる複数のメモリセルのそれぞれは少なくとも１ビットのデータを保存することができる。一実施例では、メモリセルアレイ１１０に含まれる複数のメモリセルのそれぞれは１ビットのデータを保存するシングルレベルセル（ｓｉｎｇｌｅ－ｌｅｖｅｌ ｃｅｌｌ；ＳＬＣ）であってもよい。他の実施例では、メモリセルアレイ１１０に含まれる複数のメモリセルのそれぞれは２ビットのデータを保存するマルチレベルセル（ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ；ＭＬＣ）であってもよい。さらに他の実施例では、メモリセルアレイ１１０に含まれる複数のメモリセルのそれぞれは３ビットのデータを保存するトリプルレベルセル（ｔｒｉｐｌｅ－ｌｅｖｅｌ ｃｅｌｌ；ＴＬＣ）であってもよい。さらに他の実施例では、メモリセルアレイ１１０に含まれる複数のメモリセルのそれぞれは４ビットのデータを保存するクアッドレベルセル（ｑｕａｄ－ｌｅｖｅｌ ｃｅｌｌ；ＱＬＣ）であってもよい。実施例に応じて、メモリセルアレイ１１０は５ビット以上のデータをそれぞれ保存する複数のメモリセルを含んでもよい。

アドレスデコーダ１２０、読み出し及び書き込み回路１３０、制御ロジック１４０及び電圧生成部１５０はメモリセルアレイ１１０を駆動する周辺回路として動作する。アドレスデコーダ１２０はワード線ＷＬを介してメモリセルアレイ１１０に接続される。アドレスデコーダ１２０は制御ロジック１４０の制御に応答して動作するように構成される。アドレスデコーダ１２０は半導体メモリ装置１００の内部の入出力バッファ（不図示）を介してアドレスを受信する。

アドレスデコーダ１２０は受信したアドレスのうちブロックアドレスをデコードするように構成される。アドレスデコーダ１２０はデコードされたブロックアドレスに応じて少なくとも１つのメモリブロックを選択する。また、アドレスデコーダ１２０は、読み出し動作の読み出し電圧印加動作時に選択されたメモリブロックのうち選択されたワード線に電圧生成部１５０で発生した読み出し電圧Ｖｒｅａｄを印加し、残りの非選択のワード線にはパス電圧Ｖｐａｓｓを印加する。また、プログラム検証動作時には選択されたメモリブロックのうち選択されたワード線に電圧生成部１５０で発生した検証電圧を印加し、残りの非選択のワード線にはパス電圧Ｖｐａｓｓを印加する。

アドレスデコーダ１２０は受信したアドレスのうち列アドレスをデコードするように構成される。アドレスデコーダ１２０はデコードされた列アドレスを読み出し及び書き込み回路１３０に伝送する。

半導体メモリ装置１００の読み出し動作及びプログラム動作はページ単位で行われる。読み出し動作及びプログラム動作の要求時に受信するアドレスはブロックアドレス、行アドレス及び列アドレスを含んでいる。アドレスデコーダ１２０はブロックアドレス及び行アドレスに応じて１つのメモリブロック及び１つのワード線を選択する。列アドレスはアドレスデコーダ１２０によってデコードされて読み出し及び書き込み回路１３０に提供される。

アドレスデコーダ１２０はブロックデコーダ、行デコーダ、列デコーダ、及びアドレスバッファなどを含んでもよい。

読み出し及び書き込み回路１３０は複数のページバッファＰＢ１～ＰＢｍを含む。読み出し及び書き込み回路１３０は、メモリセルアレイ１１０の読み出し動作時には「読み出し回路（ｒｅａｄ ｃｉｒｃｕｉｔ）」として動作し、書き込み動作時には「書き込み回路（ｗｒｉｔｅ ｃｉｒｃｕｉｔ）」として動作することができる。複数のページバッファＰＢ１～ＰＢｍはビット線ＢＬ１～ＢＬｍを介してメモリセルアレイ１１０に接続される。複数のページバッファＰＢ１～ＰＢｍは、読み出し動作及びプログラム検証動作時にメモリセルのしきい値電圧をセンシングするために、メモリセルと接続されたビット線にセンシング電流を継続的に供給しながら対応するメモリセルのプログラム状態に応じて流れる電流量が変化するセンシングノードを介して検知してセンシングデータとしてラッチする。読み出し及び書き込み回路１３０は制御ロジック１４０から出力されるページバッファ制御信号に応答して動作する。

読み出し及び書き込み回路１３０は、読み出し動作時にメモリセルのデータをセンシングして読み出しデータを一時的に保存した後、半導体メモリ装置１００の入出力バッファ（不図示）にデータＤＡＴＡを出力する。例示的な実施例として、読み出し及び書き込み回路１３０はページバッファ（またはページレジスタ）の他に列選択回路などを含んでもよい。

制御ロジック１４０はアドレスデコーダ１２０、読み出し及び書き込み回路１３０、及び電圧生成部１５０に接続される。制御ロジック１４０は半導体メモリ装置１００の入出力バッファ（不図示）を介して命令語ＣＭＤ及び制御信号ＣＴＲＬを受信する。制御ロジック１４０は制御信号ＣＴＲＬに応答して半導体メモリ装置１００の諸動作を制御するように構成される。また、制御ロジック１４０は、複数のページバッファＰＢ１～ＰＢｍのセンシングノードプリチャージの電位レベルを調節するための制御信号を出力する。制御ロジック１４０はメモリセルアレイ１１０の読み出し動作（ｒｅａｄ ｏｐｅｒａｔｉｏｎ）を行うように読み出し及び書き込み回路１３０を制御することができる。

電圧生成部１５０は、制御ロジック１４０から出力される制御信号に応答して、読み出し動作時にリード電圧（Ｖｒｅａｄ）及びパス電圧Ｖｐａｓｓを生成する。電圧生成部１５０は様々な電圧レベルを有する複数の電圧を生成するために、内部の電源電圧を受信する複数のポンピングキャパシタを含み、制御ロジック１４０の制御に応答して複数のポンピングキャパシタを選択的に活性化することで複数の電圧を生成する。上述したように、電圧生成部１５０はチャージポンプ（ｃｈａｒｇｅ ｐｕｍｐ）を含んでもよく、上記チャージポンプは上述した複数のポンピングキャパシタを含んでもよい。電圧生成部１５０に含まれるチャージポンプの具体的な構成は、必要に応じて多様に設計されてもよい。

アドレスデコーダ１２０、読み出し及び書き込み回路１３０、及び電圧生成部１５０は、メモリセルアレイ１１０に対する読み出し動作、書き込み動作及び消去動作を行う「周辺回路」として機能することができる。周辺回路は、制御ロジック１４０の制御に基づいてメモリセルアレイ１１０に対する読み出し動作、書き込み動作及び消去動作を行う。

図３は図２のメモリセルアレイの一実施例を示す図である。

図３を参照すると、メモリセルアレイ１１０は複数のメモリブロックＢＬＫ１～ＢＬＫｚを含む。各メモリブロックは３次元構造を有することができる。各メモリブロックは基板上に積層された複数のメモリセルを含む。このような複数のメモリセルは＋Ｘ方向、＋Ｙ方向、及び＋Ｚ方向に沿って配列される。各メモリブロックの構造は、図４及び図５を参照してより詳細に説明する。

図４は図３のメモリブロックＢＬＫ１～ＢＬＫｚの何れか１つのメモリブロックＢＬＫａを示す回路図である。

図４を参照すると、メモリブロックＢＬＫａは複数のセルストリングＣＳ１１～ＣＳ１ｍ、ＣＳ２１～ＣＳ２ｍを含む。実施例として、複数のセルストリングＣＳ１１～ＣＳ１ｍ、ＣＳ２１～ＣＳ２ｍのそれぞれは「Ｕ」字状に形成されてもよい。メモリブロックＢＬＫａ内において、行方向（即ち、＋Ｘ方向）にｍ個のセルストリングが配列される。図４には、列方向（即ち、＋Ｙ方向）に２つのセルストリングが配列されることが示されている。しかし、これは説明の便宜のためのものであり、列方向に３つ以上のセルストリングが配列されてもよいことは理解できるだろう。

複数のセルストリングＣＳ１１～ＣＳ１ｍ、ＣＳ２１～ＣＳ２ｍのそれぞれは、少なくとも１つのソース選択トランジスタＳＳＴ、第１～第ｎメモリセルＭＣ１～ＭＣｎ、パイプトランジスタＰＴ、及び少なくとも１つのドレイン選択トランジスタＤＳＴを含む。

選択トランジスタＳＳＴ、ＤＳＴ及びメモリセルＭＣ１～ＭＣｎのそれぞれは類似する構造を有することができる。実施例として、選択トランジスタＳＳＴ、ＤＳＴ及びメモリセルＭＣ１～ＭＣｎのそれぞれはチャネル層、トンネリング絶縁膜、電荷貯蔵膜及びブロッキング絶縁膜を含んでもよい。実施例として、チャネル層を提供するためのピラー（ｐｉｌｌａｒ）が各セルストリング（ｅａｃｈ ｃｅｌｌ ｓｔｒｉｎｇ）に提供されてもよい。実施例として、チャネル層、トンネリング絶縁膜、電荷貯蔵膜及びブロッキング絶縁膜のうち少なくとも１つを提供するためのピラーは各セルストリングに提供されてもよい。

各セルストリングのソース選択トランジスタＳＳＴは、共通ソース線ＣＳＬとメモリセルＭＣ１～ＭＣｐとの間に接続される。

実施例として、同じ行に配列されたセルストリングのソース選択トランジスタは行方向に伸びるソース選択線に接続され、異なる行に配列されたセルストリングのソース選択トランジスタは異なるソース選択線に接続される。図４において、第１行のセルストリングＣＳ１１～ＣＳ１ｍのソース選択トランジスタは第１ソース選択線ＳＳＬ１に接続されている。第２行のセルストリングＣＳ２１～ＣＳ２ｍのソース選択トランジスタは第２ソース選択線ＳＳＬ２に接続されている。

他の実施例として、セルストリングＣＳ１１～ＣＳ１ｍ、ＣＳ２１～ＣＳ２ｍのソース選択トランジスタは１つのソース選択線に共通して接続されてもよい。

各セルストリングの第１～第ｎメモリセルＭＣ１～ＭＣｎは、ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴとの間に接続される。

第１～第ｎメモリセルＭＣ１～ＭＣｎは、第１～第ｐメモリセルＭＣ１～ＭＣｐと第ｐ＋１～第ｎメモリセルＭＣｐ＋１～ＭＣｎに区分されてもよい。第１～第ｐメモリセルＭＣ１～ＭＣｐは＋Ｚ方向とは逆方向に順に配列され、ソース選択トランジスタＳＳＴとパイプトランジスタＰＴとの間で直列接続される。第ｐ＋１～第ｎメモリセルＭＣｐ＋１～ＭＣｎは＋Ｚ方向に順に配列され、パイプトランジスタＰＴとドレイン選択トランジスタＤＳＴとの間で直列接続される。第１～第ｐメモリセルＭＣ１～ＭＣｐと第ｐ＋１～第ｎメモリセルＭＣｐ＋１～ＭＣｎはパイプトランジスタＰＴを介して接続される。各セルストリングの第１～第ｎメモリセルＭＣ１～ＭＣｎのゲートはそれぞれ第１～第ｎワード線ＷＬ１～ＷＬｎに接続される。

各セルストリングのパイプトランジスタＰＴのゲートはパイプ線ＰＬに接続される。

各セルストリングのドレイン選択トランジスタＤＳＴは該当ビット線とメモリセルＭＣｐ＋１～ＭＣｎとの間に接続される。行方向に配列されるセルストリングのドレイン選択トランジスタは行方向に伸びるドレイン選択線に接続される。第１行のセルストリングＣＳ１１～ＣＳ１ｍのドレイン選択トランジスタは第１ドレイン選択線ＤＳＬ１に接続される。第２行のセルストリングＣＳ２１～ＣＳ２ｍのドレイン選択トランジスタは第２ドレイン選択線ＤＳＬ２に接続される。

列方向に配列されるセルストリングは列方向に伸びるビット線に接続される。図４において、第１列のセルストリングＣＳ１１、ＣＳ２１は第１ビット線ＢＬ１に接続されている。第ｍ列のセルストリングＣＳ１ｍ、ＣＳ２ｍは第ｍビット線ＢＬｍに接続されている。

行方向に配列されるセルストリング内で同じワード線に接続されるメモリセルは１つのページを構成する。例えば、第１行のセルストリングＣＳ１１～ＣＳ１ｍのうち第１ワード線ＷＬ１と接続されるメモリセルは１つのページを構成する。第２行のセルストリングＣＳ２１～ＣＳ２ｍのうち第１ワード線ＷＬ１と接続されるメモリセルは他の１つのページを構成する。ドレイン選択線ＤＳＬ１、ＤＳＬ２の何れか１つが選択されることにより、１つの行方向に配列されるセルストリングが選択される。ワード線ＷＬ１～ＷＬｎの何れか１つが選択されることにより、選択されたセルストリングのうち１つのページが選択される。

他の実施例として、第１～第ｍビット線ＢＬ１～ＢＬｍの代わりにイーブンビット線及びオードビット線が提供されてもよい。そして、行方向に配列されるセルストリングＣＳ１１～ＣＳ１ｍまたはＣＳ２１～ＣＳ２ｍのうち偶数番目のセルストリングはイーブンビット線にそれぞれ接続され、行方向に配列されるセルストリングＣＳ１１～ＣＳ１ｍまたはＣＳ２１～ＣＳ２ｍのうち奇数番目のセルストリングはオードビット線にそれぞれ接続されてもよい。

実施例として、第１～第ｎメモリセルＭＣ１～ＭＣｎのうち少なくとも１つ以上はダミーメモリセルとして用いられてもよい。例えば、少なくとも１つ以上のダミーメモリセルは、ソース選択トランジスタＳＳＴとメモリセルＭＣ１～ＭＣｐとの間の電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）を減少させるために提供される。または、少なくとも１つ以上のダミーメモリセルは、ドレイン選択トランジスタＤＳＴとメモリセルＭＣｐ＋１～ＭＣｎとの間の電界を減少させるために提供される。より多いダミーメモリセルが提供されるほど、メモリブロックＢＬＫａに対する動作の信頼性は向上するが、メモリブロックＢＬＫａのサイズが増加する。より少ないダミーメモリセルが提供されるほど、メモリブロックＢＬＫａのサイズは減少するが、メモリブロックＢＬＫａに対する動作の信頼性が低下する可能性がある。

少なくとも１つ以上のダミーメモリセルを効率的に制御するために、ダミーメモリセルのそれぞれは求められるしきい値電圧を有することができる。メモリブロックＢＬＫａに対する消去動作の前または後に、ダミーメモリセルの全部または一部に対するプログラム動作が行われてもよい。プログラム動作が行われてから消去動作が行われる場合、ダミーメモリセルのしきい値電圧はそれぞれのダミーメモリセルに接続されたダミーワード線に印加される電圧を制御することで、ダミーメモリセルは求められるしきい値電圧を有することができる。

図５は図３のメモリブロックＢＬＫ１～ＢＬＫｚの何れか１つのメモリブロックＢＬＫｂの他の実施例を示す回路図である。

図５を参照すると、メモリブロックＢＬＫｂは複数のセルストリングＣＳ１１’～ＣＳ１ｍ’、ＣＳ２１’～ＣＳ２ｍ’を含む。複数のセルストリングＣＳ１１’～ＣＳ１ｍ’、ＣＳ２１’～ＣＳ２ｍ’のそれぞれは＋Ｚ方向に沿って伸びる。複数のセルストリングＣＳ１１’～ＣＳ１ｍ’、ＣＳ２１’～ＣＳ２ｍ’のそれぞれは、メモリブロックＢＬＫｂの下部の基板（不図示）上に積層された少なくとも１つのソース選択トランジスタＳＳＴ、第１～第ｎメモリセルＭＣ１～ＭＣｎ、及び少なくとも１つのドレイン選択トランジスタＤＳＴを含む。

各セルストリングのソース選択トランジスタＳＳＴは共通ソース線ＣＳＬとメモリセルＭＣ１～ＭＣｎとの間に接続される。同じ行に配列されたセルストリングのソース選択トランジスタは同じソース選択線に接続される。第１行に配列されたセルストリングＣＳ１１’～ＣＳ１ｍ’のソース選択トランジスタは第１ソース選択線ＳＳＬ１に接続される。第２行に配列されたセルストリングＣＳ２１’～ＣＳ２ｍ’のソース選択トランジスタは第２ソース選択線ＳＳＬ２に接続される。他の実施例として、セルストリングＣＳ１１’～ＣＳ１ｍ’、ＣＳ２１’～ＣＳ２ｍ’のソース選択トランジスタは１つのソース選択線に共通して接続されてもよい。

各セルストリングの第１～第ｎメモリセルＭＣ１～ＭＣｎはソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴとの間に直列接続される。第１～第ｎメモリセルＭＣ１～ＭＣｎのゲートはそれぞれ第１～第ｎワード線ＷＬ１～ＷＬｎに接続される。

各セルストリングのドレイン選択トランジスタＤＳＴは該当ビット線とメモリセルＭＣ１～ＭＣｎとの間に接続される。行方向に配列されるセルストリングのドレイン選択トランジスタは行方向に伸びるドレイン選択線に接続される。第１行のセルストリングＣＳ１１’～ＣＳ１ｍ’のドレイン選択トランジスタは第１ドレイン選択線ＤＳＬ１に接続される。第２行のセルストリングＣＳ２１’～ＣＳ２ｍ’のドレイン選択トランジスタは第２ドレイン選択線ＤＳＬ２に接続される。

最終的に、各セルストリングにパイプトランジスタＰＴが除外されたことを除けば、図５のメモリブロックＢＬＫｂは図４のメモリブロックＢＬＫａと類似する等価回路を有する。

他の実施例として、第１～第ｍビット線ＢＬ１～ＢＬｍの代わりにイーブンビット線及びオードビット線が提供されてもよい。そして、行方向に配列されるセルストリングＣＳ１１’～ＣＳ１ｍ’またはＣＳ２１’～ＣＳ２ｍ’のうち偶数番目のセルストリングはイーブンビット線にそれぞれ接続され、行方向に配列されるセルストリングＣＳ１１’～ＣＳ１ｍ’またはＣＳ２１’～ＣＳ２ｍ’のうち奇数番目のセルストリングはオードビット線にそれぞれ接続されてもよい。

実施例として、第１～第ｎメモリセルＭＣ１～ＭＣｎのうち少なくとも１つ以上はダミーメモリセルとして用いられてもよい。例えば、少なくとも１つ以上のダミーメモリセルはソース選択トランジスタＳＳＴとメモリセルＭＣ１～ＭＣｎとの間の電界を減少させるために提供される。または、少なくとも１つ以上のダミーメモリセルはドレイン選択トランジスタＤＳＴとメモリセルＭＣ１～ＭＣｎとの間の電界を減少させるために提供される。より多いダミーメモリセルが提供されるほど、メモリブロックＢＬＫｂに対する動作の信頼性は向上するが、メモリブロックＢＬＫｂのサイズが増加する。より少ないダミーメモリセルが提供されるほど、メモリブロックＢＬＫｂのサイズは減少するが、メモリブロックＢＬＫｂに対する動作の信頼性が低下する可能性がある。

少なくとも１つ以上のダミーメモリセルを効率的に制御するために、ダミーメモリセルのそれぞれは求められるしきい値電圧を有することができる。メモリブロックＢＬＫｂに対する消去動作の前または後に、ダミーメモリセルの全部または一部に対するプログラム動作が行われてもよい。プログラム動作が行われてから消去動作が行われる場合、ダミーメモリセルのしきい値電圧はそれぞれのダミーメモリセルに接続されたダミーワード線に印加される電圧を制御することで、ダミーメモリセルは求められるしきい値電圧を有することができる。

図６は図２のメモリセルアレイ１１０に含まれた複数のメモリブロックＢＬＫ１～ＢＬＫｚの何れか１つのメモリブロックＢＬＫｃの実施例を示す回路図である。

図６を参照すると、メモリブロックＢＬＫｃは複数のセルストリングＣＳ１～ＣＳｍを含む。複数のセルストリングＣＳ１～ＣＳｍは複数のビット線ＢＬ１～ＢＬｍにそれぞれ接続されてもよい。複数のセルストリングＣＳ１～ＣＳｍのそれぞれは、少なくとも１つ以上のソース選択トランジスタＳＳＴと、第１～第ｎメモリセルＭＣ１～ＭＣｎと、少なくとも１つ以上のドレイン選択トランジスタＤＳＴと、を含む。

選択トランジスタＳＳＴ、ＤＳＴ及びメモリセルＭＣ１～ＭＣｎのそれぞれは類似する構造を有することができる。実施例として、選択トランジスタＳＳＴ、ＤＳＴ及びメモリセルＭＣ１～ＭＣｎのそれぞれはチャネル層、トンネリング絶縁膜、電荷貯蔵膜及びブロッキング絶縁膜を含んでもよい。実施例として、チャネル層を提供するためのピラー（ｐｉｌｌａｒ）が各セルストリング（ｅａｃｈ ｃｅｌｌ ｓｔｒｉｎｇ）に提供されてもよい。実施例として、チャネル層、トンネリング絶縁膜、電荷貯蔵膜及びブロッキング絶縁膜のうち少なくとも１つを提供するためのピラーが各セルストリングに提供されてもよい。

各セルストリングのソース選択トランジスタＳＳＴは、共通ソース線ＣＳＬとメモリセルＭＣ１～ＭＣｎとの間に接続される。

各セルストリングの第１～第ｎメモリセルＭＣ１～ＭＣｎは、ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴとの間に接続される。

各セルストリングのドレイン選択トランジスタＤＳＴは、該当ビット線とメモリセルＭＣ１～ＭＣｎとの間に接続される。

同じワード線に接続されるメモリセルは１つのページを構成する。ドレイン選択線ＤＳＬが選択されることにより、セルストリングＣＳ１～ＣＳｍが選択される。ワード線ＷＬ１～ＷＬｎの何れか１つが選択されることにより、選択されたセルストリングの何れか１つのページが選択される。

他の実施例として、第１～第ｍビット線ＢＬ１～ＢＬｍの代わりにイーブンビット線及びオードビット線が提供されてもよい。セルストリングＣＳ１～ＣＳｍのうち偶数番目のセルストリングはイーブンビット線にそれぞれ接続され、奇数番目のセルストリングはオードビット線にそれぞれ接続されてもよい。

図７は本発明の一実施例に係るコントローラ２００を説明するためのブロック図である。

図７を参照すると、本発明の一実施例に係るコントローラ２００は、データ保存部２０５、データ復旧制御部２１５、メモリインターフェース２４０、及びエラー訂正ブロック２５０を含む。

データ保存部２０５は揮発性メモリで構成されてもよく、例えば、静的ランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＳＲＡＭ）または動的ランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＤＲＡＭ）で構成されてもよい。データ保存部２０５はコントローラ２００の動作に必要な諸データを保存することができる。また、データ保存部２０５は、半導体メモリ装置１００とホストＨｏｓｔとの間のキャッシュメモリ、及び半導体メモリ装置１００とホストＨｏｓｔとの間のバッファメモリのうち少なくとも１つとして用いられてもよい。

データ復旧制御部２１５は半導体メモリ装置１００に保存されたデータの復旧動作を制御することができる。そのため、データ復旧制御部２１５はメモリインターフェース２４０に復旧制御信号ＲＣＳを伝達することができる。また、データ復旧制御部２１５はメモリインターフェース２４０に書き込みデータＷＤを伝達することができる。

メモリインターフェース２４０はコントローラ２００と半導体メモリ装置１００との間のインターフェース動作を行うことができる。例えば、メモリインターフェース２４０は、半導体メモリ装置１００に各種コマンドＣＭＤ及び書き込みデータＷＤを伝達することができる。また、メモリインターフェース２４０は半導体メモリ装置１００からリードデータＲＤを受信することができる。メモリインターフェース２４０は受信したリードデータＲＤをエラー訂正ブロック２５０に伝達することができる。

エラー訂正ブロック２５０は、メモリインターフェース２４０を介して半導体メモリ装置１００から受信したリードデータに対するエラー訂正動作を行うことができる。受信したリードデータに対するエラー訂正が成功すれば、エラー訂正ブロック２５０はエラーが訂正されたデータＥＣＤをデータ復旧制御部２１５に伝達することができる。また、受信したリードデータに対するエラー訂正が失敗すれば、エラー訂正ブロック２５０は訂正不可能なエラー信号ＵＥＳをデータ復旧制御部２１５に伝達することができる。本明細書において、データに対する訂正不可能なエラーの発生は、該当データに対するエラー訂正が失敗したことを意味する。

本発明の一実施例に係るコントローラ２００のデータ復旧制御部２１５は、１つのデータストライプ内の２以上のデータにおいて訂正不可能なエラーが発生する場合、復旧用データＤＲＣを生成することができる。生成された復旧用データＤＲＣはデータ保存部２０５に一時的に保存されてもよい。また、復旧用データＤＲＣは、データ復旧制御部２１５によって書き込みデータＷＤとしてメモリインターフェース２４０に伝達されることができる。メモリインターフェース２４０は、データ復旧制御部２１５からの復旧制御信号ＲＣＳに基づいて書き込みデータＷＤ及び書き込み動作のためのコマンドＣＭＤを半導体メモリ装置１００に伝達することができる。半導体メモリ装置１００は、受信したコマンドＣＭＤに応答して書き込みデータＷＤをプログラムすることができる。即ち、データ保存部２０５の復旧用データＤＲＣが半導体メモリ装置１００にプログラムされることができる。

また、半導体メモリ装置１００にプログラムされた復旧用データＤＲＣは、上記２以上の訂正不可能なエラーが発生したストライプ内に追加の訂正不可能なエラーが発生した場合、これを復旧するために用いられる。復旧用データＤＲＣの生成方法及びこれにより追加の訂正不可能なエラーを復旧する方法については、図８ａ～図２２を参照して説明する。

図８ａ及び図８ｂは本発明の一実施例に応じてコントローラ２００が処理するデータの構造を説明するための図である。図８ａを参照すると、複数のデータストライプＤＳ１～ＤＳｋを含むデータＤＡＴＡが示されている。

本発明の一実施例によると、データＤＡＴＡは、メモリシステム１０００とホスト３００の間で「データストライプ（Ｄａｔａ Ｓｔｒｉｐｅ）」単位で伝送されることができる。ホスト３００またはメモリシステム１０００の使用者はデータストライプのサイズを選択することができる。

図８ｂを参照すると、データストライプの構造が示されている。図８ｂにおいて、第１データストライプＤＳ１は複数のデータＤ［１］［１］、Ｄ［１］［２］、・・・、Ｄ［１］［ｐ］、Ｐ［１］を含んでもよい。第１データストライプＤＳ１に含まれる複数のデータＤ［１］［１］、Ｄ［１］［２］、・・・、Ｄ［１］［ｐ］、Ｐ［１］のそれぞれはページ単位のデータであってもよい。同様に、第２データストライプＤＳ２は複数のデータＤ［２］［１］、Ｄ［２］［２］、・・・、Ｄ［２］［ｐ］、Ｐ［２］を含んでもよい。第２データストライプＤＳ２に含まれる複数のデータＤ［２］［１］、Ｄ［２］［２］、・・・、Ｄ［２］［ｐ］、Ｐ［２］のそれぞれはページ単位のデータであってもよい。

第１データストライプＤＳ１に含まれる複数のデータＤ［１］［１］、Ｄ［１］［２］、・・・、Ｄ［１］［ｐ］、Ｐ［１］のうちデータＤ［１］［１］、Ｄ［１］［２］、・・・、Ｄ［１］［ｐ］は、ホスト３００から受信したユーザーデータを含んでもよい。一方、第１データストライプＤＳ１に含まれる複数のデータＤ［１］［１］、Ｄ［１］［２］、・・・、Ｄ［１］［ｐ］、Ｐ［１］のうちデータＰ［１］は、パリティデータであってもよい。パリティデータＰ［１］は、第１データストライプＤＳ１に含まれたデータＤ［１］［１］、Ｄ［１］［２］、・・・、Ｄ［１］［ｐ］の何れか１つに訂正不可能なエラーが発生した場合、これを復旧するためのデータであってもよい。例示的な実施例において、パリティデータＰ［１］は、データＤ［１］［１］、Ｄ［１］［２］、・・・、Ｄ［１］［ｐ］をビット単位で排他的論理和演算して生成されるデータであってもよい。

一方、第１データストライプＤＳ１に含まれる複数のデータＤ［１］［１］、Ｄ［１］［２］、・・・、Ｄ［１］［ｐ］、Ｐ［１］のそれぞれは、複数のデータチャンクを含んでもよい。例えば、図８ｂに示すように、データＤ［１］［３］は第１～第ｑデータチャンクＤＣ１～ＤＣｑを含んでもよい。他のデータＤ［１］［１］、Ｄ［１］［２］、Ｄ［１］［４］、Ｄ［１］［５］、・・・、Ｄ［１］［ｐ］、Ｐ［１］もｑ個のデータチャンクをそれぞれ含んでもよい。データチャンクは、エラー訂正ブロック２５０が行うエラー訂正動作の単位となるデータサイズであってもよい。

図８ｂには、第１データストライプがｐ＋１個のデータＤ［１］［１］、Ｄ［１］［２］、・・・、Ｄ［１］［ｐ］、Ｐ［１］を含み、各データはｑ個のデータチャンクを含むことが示されている。上記ｐ及びｑは必要に応じて多様に選択されてもよい。一方、１つのデータストライプを構成する複数のデータは、複数のメモリブロックに分散されて保存されてもよい。

図９は、本発明の一実施例に応じて複数のメモリブロックに保存されるデータを説明するための図である。

図９を参照すると、１つのデータストライプを構成するデータが８つのメモリブロックＢＬＫ１～ＢＬＫ８に分散されて保存される実施例が示されている。即ち、図９の実施例では、図８を参照して説明したｐ値は７となる。

データＤ［１］［１］、Ｄ［１］［２］、・・・、Ｄ［１］［７］、Ｐ［１］は第１データストライプＤＳ１を構成し、データＤ［２］［１］、Ｄ［２］［２］、・・・、Ｄ［２］［７］、Ｐ［２］は第２データストライプＤＳ２を構成する。また、データＤ［３］［１］、Ｄ［３］［２］、・・・、Ｄ［３］［７］、Ｐ［３］は第３データストライプＤＳ３を構成し、データＤ［４］［１］、Ｄ［４］［２］、・・・、Ｄ［４］［７］、Ｐ［４］は第４データストライプＤＳ４を構成する。

一実施例において、図９に図示する第１～第８メモリブロックＢＬＫ１～ＢＬＫ８は１つの半導体メモリ装置に含まれてもよい。しかし、本発明はこれに限定されず、第１～第８メモリブロックＢＬＫ１～ＢＬＫ８は少なくとも２つ以上の半導体メモリ装置に含まれてもよい。例示的な実施例として、第１～第８メモリブロックＢＬＫ１～ＢＬＫ８のそれぞれは８つの異なる半導体メモリ装置に含まれてもよい。この場合、複数の半導体メモリ装置は少なくとも１つのチャネルを介してコントローラと接続されてもよい。

上述したように、パリティデータＰ［１］は、データＤ［１］［１］、Ｄ［１］［２］、・・・、Ｄ［１］［ｐ］をビット単位で排他的論理和演算して生成されるデータであってもよい。従って、パリティデータＰ［１］とデータＤ［１］［１］、Ｄ［１］［２］、・・・、Ｄ［１］［ｐ］の関係は次の数学式１のように表すことができる。

［式１］

図１０ａ～図１０ｄは１つのデータストライプに含まれた複数のデータのうち２以上のデータに訂正不可能なエラーが発生する状況を示す図である。図１０ａ～図１０ｄでは、説明の便宜上、第１データストライプＤＳ１だけを模式的に示した。

図１０ａを参照すると、第１データストライプＤＳ１に含まれたデータＤ［１］［１］、Ｄ［１］［２］、・・・、Ｄ［１］［７］、Ｐ［１］のうちデータＤ［１］［２］に訂正不可能なエラーＵＥが発生した状況が示されている。この場合、第１データストライプＤＳ１に含まれたデータＤ［１］［１］、Ｄ［１］［２］、・・・、Ｄ［１］［７］、Ｐ［１］のうち訂正不可能なエラーＵＥが発生したデータＤ［１］［２］を除いた残りのデータＤ［１］［１］、Ｄ［１］［３］、Ｄ［１］［４］、Ｄ［１］［５］、Ｄ［１］［６］、Ｄ［１］［７］、Ｐ［１］をＸＯＲ演算して、訂正不可能なエラーＵＥが発生したデータＤ［１］［２］を復旧することができる。即ち、次の数学式２の関係により、データＤ［１］［２］を復旧することができる。

［式２］

本発明の一実施例に係るコントローラ２００は、訂正不可能なエラーＵＥが発生したデータに関する情報をアップデートすることができる。このため、コントローラ２００のデータ復旧制御部２１５は、図１１ａ～図１１ｄを参照して後述するエラー訂正失敗参照テーブルを管理することができる。これにより、後にも図１０ｂに示すように第１データストライプＤＳ１のデータＤ［１］［２］に訂正不可能なエラーが発生したことが分かる。

図１０ｃを参照すると、データＤ［１］［２］に訂正不可能なエラーＵＥ、即ち、第１エラーが発生した後、第１データストライプＤＳ１に含まれたデータＤ［１］［１］、Ｄ［１］［２］、・・・、Ｄ［１］［７］、Ｐ［１］のうちデータＤ［１］［４］に訂正不可能なエラーＵＥ、即ち、第２エラーが発生した状況が示されている。これにより、コントローラ２００は、二番目の訂正不可能なエラーＵＥが発生したデータに関する情報をアップデートすることができる。このため、コントローラ２００のデータ復旧制御部２１５はエラー訂正失敗参照テーブルをアップデートすることができる。これにより、後にも図１０ｄに示すように第１データストライプＤＳ１のデータＤ［１］［２］及びデータＤ［１］［４］に訂正不可能なエラーが発生したことが分かる。

１つのデータストライプ内に２つの訂正不可能なエラーＵＥが発生した場合、第２エラーが発生したデータは復旧することができない。

本発明の一実施例に係るコントローラ２００の動作方法によると、１つのデータストライプに２つの訂正不可能なエラーＵＥが発生した場合、該当データストライプ内のエラーが発生していない他のデータに基づいて復旧用データ及びゼロデータを生成する。その後、該当データストライプ内に追加の訂正不可能なエラーＵＥ、即ち、第３エラーが発生すると、復旧用データ及びゼロデータに基づいて第３エラーが発生したデータを復旧する。これにより、メモリシステム１０００のデータ復旧効率を向上させることができる。

図１１ａ～図１１ｄは本発明の一実施例に係るエラー訂正失敗参照テーブルを示す図である。以下では、図１０ａ～図１０ｄを合わせて参照してエラー訂正失敗参照テーブル及びこれをアップデートする方法について説明する。

図１０ａを参照して説明したように、第１データストライプＤＳ１内のデータＤ［１］［２］に第１エラーが発生した場合、データ復旧制御部２１５はエラー訂正失敗参照テーブルに第１データストライプＤＳ１を登録する。図１１ａに示すように、エラー訂正失敗参照テーブルは２つのフィールドを含んでもよい。最初のフィールドはデータストライプを区分するためのストライプＩＤで、２番目のフィールドは該当データストライプ内の訂正不可能なエラーが発生したデータを示すページである。図１１ａを参照すると、訂正不可能なエラーが発生した第１データストライプＤＳ１がエラー訂正失敗参照テーブルに登録されていることが分かる。また、図１１ａを参照すると、第１データストライプＤＳ１内のデータＤ［１］［２］に第１エラーが発生したことが分かる。

第１データストライプＤＳ１内のデータＤ［１］［２］に第１エラーが発生した後、第３データストライプＤＳ３のデータＤＳ［３］［５］に訂正不可能なエラーが発生した場合を考慮すると、図１１ｂに示すように、エラー訂正失敗参照テーブルに第３データストライプＤＳ３が登録される。一方、第３データストライプＤＳ３内のエラーが発生したデータＤＳ［３］［５］に関する情報もエラー訂正失敗参照テーブルに含まれる。

同様に、第３データストライプＤＳ３内のデータＤ［３］［５］にエラーが発生した後、第７データストライプＤＳ７のデータＤＳ［７］［３］に訂正不可能なエラーが発生した場合を考慮すると、図１１ｃに示すように、エラー訂正失敗参照テーブルに第７データストライプＤＳ７が登録される。一方、第７データストライプＤＳ７内のエラーが発生したデータＤＳ［７］［３］に関する情報もエラー訂正失敗参照テーブルに含まれる。

その後、図１０ｃに示すように、第１データストライプＤＳ１に含まれたデータＤ［１］［１］、Ｄ［１］［２］、・・・、Ｄ［１］［７］、Ｐ［１］のうちデータＤ［１］［４］に訂正不可能なエラーＵＥ、即ち、第２エラーが発生した場合、これをエラー訂正失敗参照テーブルにアップデートする。図１１ｄに示すように、既に登録されている第１データストライプＤＳ１に、データＤ［１］［４］で第２エラーが発生したことが分かるように、エラー訂正失敗参照テーブルがアップデートされてもよい。

図１１ａ～図１１ｄに示すようなエラー訂正失敗参照テーブルは、データ復旧制御部２１５によって生成されてもよい。一方、エラー訂正失敗参照テーブルはデータ保存部２０５に保存されてもよい。

本発明の一実施例に係るコントローラ及びその動作方法によると、１つのデータストライプに２つの訂正不可能なエラーが発生する場合、復旧用データを生成する。上記復旧用データは、該当データストライプの他のデータに今後第３エラーが発生する場合、第３エラーが発生したデータを復旧するためのデータである。以下では、図１０ａ～図１１ｄを参照して説明したように、第１データストライプＤＳ１のデータＤ［１］［２］で第１エラーが発生し、データＤ［１］［４］で第２エラーが発生した場合に復旧用データを生成する方法について説明する。

図１２ａ及び図１２ｂは、本発明の一実施例に応じて生成された復旧用データを説明するための図である。

図１２ａを参照すると、第１データストライプＤＳ１のデータＤ［１］［２］で第１エラーが発生し、データＤ［１］［４］で第２エラーが発生した場合、復旧用データＤＲＣは第１データストライプＤＳ１からデータＤ［１］［２］及びデータＤ［１］［４］を除いた残りのデータをＸＯＲ演算して生成することができる。そのため、第１データストライプＤＳ１のデータＤ［１］［１］、Ｄ［１］［３］、Ｄ［１］［５］、Ｄ［１］［６］、Ｄ［１］［７］、Ｐ［１］は半導体メモリ装置１００によってリードされる必要がある。リードされたデータＤ［１］［１］、Ｄ［１］［３］、Ｄ［１］［５］、Ｄ［１］［６］、Ｄ［１］［７］、Ｐ［１］はコントローラ２００のエラー訂正ブロック２５０に伝達される。エラー訂正ブロック２５０は、受信したデータＤ［１］［１］、Ｄ［１］［３］、Ｄ［１］［５］、Ｄ［１］［６］、Ｄ［１］［７］、Ｐ［１］のそれぞれに対するエラー訂正動作を行い、エラーが訂正された該当データをデータ復旧制御部２１５に伝達する。

データ復旧制御部２１５は、次の数学式３のような方式で復旧用データＤＲＣを生成することができる。

［式３］

一方、数学式１において、ｐが７である場合、次の数学式４の関係が成立する。

［式４］

ＸＯＲ演算は結合法則及び交換法則を満たすため、上記数学式３及び数学式４を組み合わせると、次の数学式５のような結果を導き出すことができる。

［式５］

即ち、復旧用データＤＲＣは、第１及び第２エラーが発生していない訂正可能な他のデータＤ［１］［１］、Ｄ［１］［３］、Ｄ［１］［５］、Ｄ［１］［６］、Ｄ［１］［７］、Ｐ［１］のＸＯＲ演算によって生成することができるが、復旧用データＤＲＣは、第１及び第２エラーが発生したデータＤ［１］［２］、Ｄ［１］［４］をＸＯＲ演算した結果と同じである。即ち、数学式３と数学式５は数学的に同値関係が成立する。これを利用し、第１データストライプ内の第１及び第２エラーが発生していない残りのデータＤ［１］［１］、Ｄ［１］［３］、Ｄ［１］［５］、Ｄ［１］［６］、Ｄ［１］［７］、Ｐ［１］に追加で第３エラーが発生する場合、復旧用データＤＲＣ及びゼロデータを利用して第３エラーが発生したデータを復旧することができる。ゼロデータに対しては図１３を参照して説明する。

図１３は本発明の一実施例に応じて生成されるゼロデータを説明するための図である。

図１３に示すように、ゼロデータＤＺＲはすべてのビットが０のデータであってもよい。一方、ゼロデータＤＺＲのサイズはデータストライプに含まれた各データのサイズと同じであってもよい。例えば、ゼロデータＤＺＲのサイズはページサイズと同じであってもよい。

図１４は、本発明の一実施例に応じて、復旧用データ及びゼロデータに基づいて復旧用ストライプを生成する方法を説明するための図である。

本発明の一実施例に係るコントローラ及びその動作方法によると、１つのデータストライプ内に２つの訂正不可能なエラーが発生する場合、図１２ａ及び図１２ｂを参照して説明した復旧用データＤＲＣ及び図１３を参照して説明したゼロデータＤＺＲを生成する。一方、本発明の一実施例に係るコントローラ及びその動作方法によると、第１及び第２エラーが発生したデータを生成された復旧用データＤＲＣ及びゼロデータＤＺＲに置き換えることで復旧用ストライプを生成する。

図１４に示すように、第１データストライプＤＳ１のデータＤ［１］［２］及びデータＤ［１］［４］に訂正不可能なエラーが発生した場合、これらを復旧用データＤＲＣ及びゼロデータＤＺＲに置き換える。

より具体的には、第２メモリブロックＢＬＫ２にプログラムされているデータのうち訂正不可能なエラーが発生したデータＤ［１］［２］の代わりに復旧用データＤＲＣをフリーブロックである第ｉメモリブロックＢＬＫｉにプログラムする。一方、第２メモリブロックＢＬＫ２にプログラムされている他のデータＤ［２］［２］、Ｄ［３］［２］、Ｄ［４］［２］、・・・を第ｉメモリブロックＢＬＫｉにコピーする。

一方、第４メモリブロックＢＬＫ４にプログラムされているデータのうち訂正不可能なエラーが発生したデータＤ［１］［４］の代わりにゼロデータＤＺＲをフリーブロックである第ｊメモリブロックＢＬＫｊにプログラムする。一方、第４メモリブロックＢＬＫ４にプログラムされている他のデータＤ［２］［４］、Ｄ［３］［４］、Ｄ［４］［４］、・・・を第ｊメモリブロックＢＬＫｊにコピーする。

その後、第２メモリブロックＢＬＫ２の物理アドレスマッピングを第ｉメモリブロックＢＬＫｉに再マッピングし、第４メモリブロックＢＬＫ４の物理アドレスマッピングを第ｊメモリブロックＢＬＫｊに再マッピングする。

再マッピングした後、第２メモリブロックＢＬＫ２及び第４メモリブロックＢＬＫ４はフリーブロックとしてリリースすることができる。

その結果、原本データストライプである第１データストライプＤＳ１のデータＤ［１］［２］及びデータＤ［１］［４］を復旧用データＤＲＣ及びゼロデータＤＺＲに置き換えて復旧用ストライプを生成することができる。復旧用ストライプはデータＤ［１］［１］、ＤＲＣ、Ｄ［１］［３］、ＤＺＲ、Ｄ［１］［５］、Ｄ［１］［６］、Ｄ［１］［７］、Ｐ［１］を含む。以下では、復旧用ストライプを用いて、更なる訂正不可能なエラーが発生した際にこれを復旧する方法について説明する。

図１５ａ及び図１５ｂは、図１４により生成された復旧用ストライプＲＳ１に含まれたデータの何れか１つのデータに訂正不可能なエラーが発生した場合、これを復旧する方法を説明するための図である。図１５ａを参照すると、復旧用ストライプＲＳ１内のデータＤ［１］［６］に訂正不可能なエラーが発生した状況が示されている。この場合、図１５ｂに示すような方法でデータＤ［１］［６］を復旧することができる。より具体的には、上述した数学式４をデータＤ［１］［６］に関してまとめると、次の数学式６のような結果が得られる。

［式６］

上述した数学式５に介して説明したように、復旧用データＤＲＣは、前に第１及び第２エラーが発生したデータＤ［１］［２］、Ｄ［１］［４］をＸＯＲ演算したのと同じデータである。従って、数学式６においてデータＤ［１］［２］、Ｄ［１］［４］を復旧用データＤＲＣに置き換えると、次の数学式７のような結果が得られる。

［式７］

ビット「０」はＸＯＲ演算の単位元であるため、数学式７の右辺をゼロデータＤＺＲとＸＯＲ演算しても等号関係は保持される。これにより、以下の数学式８のような関係が得られる。

［式８］

上記数学式８を模式的に示すと、図１５ｂと同じであることが分かる。これは、復旧用ストライプ内のあるデータ、例えば、データＤ［１］［６］に訂正不可能なエラーが発生した場合、復旧用ストライプ内のデータのうち訂正不可能なエラーが発生したデータＤ［１］［６］を除いた残りのデータをＸＯＲ演算して、データＤ［１］［６］を復旧することができることを意味する。

即ち、本発明の一実施例に係るコントローラ及びその動作方法によると、１つのデータストライプ内の複数のデータのうち２つのデータに対して訂正不可能なエラーが発生する場合、エラーが発生していない残りのデータを利用して復旧用データを生成する。一方、データストライプ内のエラーが発生していない残りのデータと復旧用データ及びゼロデータに基づいて復旧用ストライプを生成する。その後、復旧用ストライプ内の何れか１つのデータに更なる訂正不可能なエラーが発生すると、復旧用ストライプ内のデータを利用して更なるエラーが発生したデータを復旧することができる。従って、メモリシステム１０００のデータ復旧効率が向上する。

図１６は、本発明の他の実施例に応じて、復旧用データ及びゼロデータに基づいて復旧用ストライプを生成する方法を説明するための図である。

図１６を参照すると、第１データストライプＤＳ１のデータＤ［１］［２］及びデータＤ［１］［４］に訂正不可能なエラーが発生した場合、これらをそれぞれ復旧用データＤＲＣ及びゼロデータＤＺＲに置き換える。

より具体的には、第２メモリブロックＢＬＫ２にプログラムされているデータのうち訂正不可能なエラーが発生したデータＤ［１］［２］の代わりにゼロデータＤＺＲをフリーブロックである第ｉメモリブロックＢＬＫｉにプログラムする。一方、第２メモリブロックＢＬＫ２にプログラムされている他のデータＤ［２］［２］、Ｄ［３］［２］、Ｄ［４］［２］、・・・を第ｉメモリブロックＢＬＫｉにコピーする。

一方、第４メモリブロックＢＬＫ４にプログラムされているデータのうち訂正不可能なエラーが発生したデータＤ［１］［４］の代わりに復旧用データＤＲＣをフリーブロックである第ｊメモリブロックＢＬＫｊにプログラムする。一方、第４メモリブロックＢＬＫ４にプログラムされている他のデータＤ［２］［４］、Ｄ［３］［４］、Ｄ［４］［４］、・・・を第ｊメモリブロックＢＬＫｊにコピーする。

その後、第２メモリブロックＢＬＫ２の物理アドレスマッピングを第ｉメモリブロックＢＬＫｉに再マッピングし、第４メモリブロックＢＬＫ４の物理アドレスマッピングを第ｊメモリブロックＢＬＫｊに再マッピングする。再マッピングした後、第２メモリブロックＢＬＫ２及び第４メモリブロックＢＬＫ４はフリーブロックとしてリリースすることができる。

図１４に図示する実施例によると、第２メモリブロックＢＬＫ２にプログラムされているデータのうち訂正不可能なエラーが発生したデータＤ［１］［２］の代わりに復旧用データＤＲＣを第ｉメモリブロックＢＬＫｉにプログラムし、第４メモリブロックＢＬＫ４にプログラムされているデータのうち訂正不可能なエラーが発生したデータＤ［１］［４］の代わりにゼロデータＤＺＲを第ｊメモリブロックＢＬＫｊにプログラムする方法が示されている。しかし、本発明はこれに限定されない。復旧用データＤＲＣとゼロデータＤＺＲの演算順序を変えても演算結果に変わりはない。従って、図１６に示すように復旧用データＤＲＣとゼロデータＤＺＲの順序を変えてプログラムすることもできる。

図１７は、本発明の他の実施例に応じて複数のメモリブロックに保存されるデータを説明するための図である。

図１４～図１６を参照した説明によると、１つのメモリブロックは１つのデータストライプを構成する複数のデータのうち１つだけを保存することが示されている。しかし、本発明はこれに限定されず、図１７に示すように、１つのメモリブロックが１つのデータストライプを構成する複数のデータのうち２つのデータをそれぞれ保存することもできる。この場合、１つのデータストライプを保存するためには４つのメモリブロックが必要となることがある。

図１８は、図１７に示す実施例において、復旧用データ及びゼロデータに基づいて復旧用ストライプを生成する方法を説明するための図である。本発明の実施例に係るデータ復旧方法は、データストライプ内の一部のデータに対するプログラム失敗が発生した場合にも応用可能である。以下では、第１データストライプに含まれたデータの一部のデータに訂正不可能なエラーが発生し、一部のデータはプログラム失敗が発生した場合を例に挙げて説明する。

第１データストライプＤＳ１に含まれたデータＤ［１］［１］、Ｄ［１］［２］、Ｄ［１］［３］、Ｄ［１］［４］、Ｄ［１］［５］、Ｄ［１］［６］、Ｄ［１］［７］、Ｐ［１］のうち４つのデータＤ［１］［１］、Ｄ［１］［２］、Ｄ［１］［３］、Ｄ［１］［４］に対して正常にプログラムが終了した場合を考慮する。その後、第１データストライプＤＳ１に含まれたデータＤ［１］［１］、Ｄ［１］［２］、Ｄ［１］［３］、Ｄ［１］［４］、Ｄ［１］［５］、Ｄ［１］［６］、Ｄ［１］［７］、Ｐ［１］の残り４つのデータＤ［１］［５］、Ｄ［１］［６］、Ｄ、［１］［７］、Ｐ［１］のうちデータＤ［１］［７］に対するプログラム失敗が発生し、また、データＤ［１］［２］に対しては訂正不可能なエラーが発生した場合を考慮する。

この場合は、１つのデータストライプ内に２つの訂正不可能なエラーが発生した場合と同じ方法で復旧用ストライプを生成することができる。即ち、第１データストライプＤＳ１に含まれたデータＤ［１］［１］、Ｄ［１］［２］、Ｄ［１］［３］、Ｄ［１］［４］、Ｄ［１］［５］、Ｄ［１］［６］、Ｄ［１］［７］、Ｐ［１］のうちプログラム失敗または訂正不可能なエラーが発生していないデータＤ［１］［１］、Ｄ［１］［３］、Ｄ［１］［４］、Ｄ［１］［５］、Ｄ［１］［６］、Ｐ［１］に対するＸＯＲ演算を行い、復旧用データＤＲＣを生成する。また、すべてのビットが０のゼロデータＤＺＲを生成する。

その後、第２メモリブロックＢＬＫ２にプログラムされているデータのうち訂正不可能なエラーが発生したデータＤ［１］［２］の代わりにゼロデータＤＺＲをフリーブロックである第ｘメモリブロックＢＬＫｘにプログラムする。一方、第２メモリブロックＢＬＫ２にプログラムされている他のデータＤ［１］［６］を第ｘメモリブロックＢＬＫｘにコピーする。

一方、第３メモリブロックＢＬＫ３にプログラム失敗したデータ（Ｄ［１］［７］）の代わりに復旧用データＤＲＣをフリーブロックである第ｙメモリブロックＢＬＫｙにプログラムする。一方、第３メモリブロックＢＬＫ３にプログラムされている他のデータＤ［１］［３］を第ｙメモリブロックＢＬＫｙにコピーする。

その後、第２メモリブロックＢＬＫ２の物理アドレスマッピングを第ｘメモリブロックＢＬＫｘに再マッピングし、第３メモリブロックＢＬＫ３の物理アドレスマッピングを第ｙメモリブロックＢＬＫｙに再マッピングする。再マッピングした後、第２メモリブロックＢＬＫ２及び第３メモリブロックＢＬＫ３はフリーブロックとしてリリースすることができる。

図１９は本発明の一実施例に係るコントローラの動作方法を示すフローチャートである。

図１９を参照すると、本発明の一実施例に係るコントローラの動作方法は、データストライプ内の第１及び第２データのエラー訂正失敗を検出する段階Ｓ１１０と、データストライプ内の第１及び第２データを除いた残りのデータに基づいて、復旧用データＤＲＣを生成する段階Ｓ１２０と、第１及び第２データを復旧用データＤＲＣ及びゼロデータＤＺＲに置き換えて、復旧用ストライプを生成する段階Ｓ１３０と、復旧用ストライプ内の第３データのエラー訂正失敗を検出する段階Ｓ１４０と、復旧用ストライプ内の第３データを除いた残りのデータに基づいて、第３データを復旧する段階Ｓ１５０と、を含む。

段階Ｓ１１０では、図１０ａ～図１０ｄを参照して説明したように、データストライプ内に訂正不可能なエラーが２つ発生したことを検知することができる。このため、図１１ａ～図１１ｄを参照して説明したエラー訂正失敗参照テーブルを利用することができる。段階Ｓ１１０のより詳細な実施例については図２０を参照して説明する。

段階Ｓ１２０では、図１２ａを参照して説明したように、復旧用データＤＲＣを生成することができる。段階Ｓ１２０のより詳細な実施例については図２１を参照して説明する。また、段階Ｓ１３０では、図１４を参照して説明したように、第１及び第２エラーが発生したデータを復旧用データＤＲＣ及びゼロデータＤＺＲに置き換えて復旧用ストライプを生成することができる。段階Ｓ１３０のより詳細な実施例については図２２を参照して説明する。

段階Ｓ１４０では、図１５ａを参照して説明したように、復旧用ストライプ内に更なる訂正不可能なエラーが発生したことを検知することができる。その後、段階Ｓ１５０では、図１５ｂを参照して説明したように、復旧用ストライプＲＳ１のデータのうち更なるエラーが発生した第３データを除いた残りのデータをＸＯＲ演算して第３データを復旧することができる。

図２０は、図１９の段階Ｓ１１０の例示的な実施例を示すフローチャートである。

図２０を参照すると、図１９に示すデータストライプ内の第１及び第２データのエラー訂正失敗を検出する段階Ｓ１１０は、上記データストライプ内の第１データのエラー訂正失敗を検出する段階Ｓ１１１と、上記第１データのエラー訂正失敗に応答して、上記データストライプの第１エラー訂正失敗情報をアップデートする段階Ｓ１１３と、上記データストライプ内の第２データのエラー訂正失敗を検出する段階Ｓ１１５と、上記第２データのエラー訂正失敗に応答して、上記データストライプの第２エラー訂正失敗情報をアップデートする段階Ｓ１１７と、を含む。

段階Ｓ１１１は、図１０ａを通じて説明したように、第１データストライプＤＳ１内の複数のデータの何れか１つに対する訂正不可能なエラーを検出する動作に対応する。

段階Ｓ１１３は、図１０ｂ及び図１１ａを参照して説明したように、第１データストライプＤＳ１をエラー訂正失敗参照テーブルに登録し、訂正不可能なエラーが発生したデータＤ［１］［２］に関する情報をエラー訂正失敗参照テーブルに追加する動作に対応する。

段階Ｓ１１５は、図１０ｃを通じて説明したように、第１データストライプＤＳ１内の複数のデータのうち２番目の訂正不可能なエラーを検出する動作に対応する。

段階Ｓ１１７は、図１０ｄ及び図１１ｄを参照して説明したように、２番目の訂正不可能なエラーが発生したデータＤ［１］［４］に関する情報をエラー訂正失敗参照テーブルに追加する動作に対応する。

図２１は図１９の段階Ｓ１２０の例示的な実施例を示すフローチャートである。

図２１を参照すると、図１９に示すデータストライプ内の第１及び第２データを除いた残りのデータに基づいて、復旧用データＤＲＣを生成する段階Ｓ１２０は、データストライプ内の第１及び第２データを除いた残りのデータをＸＯＲ演算して復旧用データＤＲＣを生成する段階Ｓ１２１を含んでもよい。段階Ｓ１２１では、図１２ａを通じて説明したように復旧用データＤＲＣを生成することができる。

図２２は図１９の段階Ｓ１３０の例示的な実施例を示すフローチャートである。

図２２を参照すると、図１９に示す第１及び第２データを復旧用データＤＲＣ及びゼロデータＤＺＲに置き換えて復旧用ストライプを生成する段階Ｓ１３０は、復旧用データ及びゼロデータを第１位置及び第２位置にそれぞれプログラムする段階Ｓ１３１と、第１及び第２データの物理位置を第１位置及び第２位置に再マッピングする段階Ｓ１３３と、を含む。

段階Ｓ１３１では、図１４を参照して説明したように、復旧用データＤＲＣ及びゼロデータＤＺＲがフリーブロックである第ｉメモリブロックＢＬＫｉ及び第ｊメモリブロックＢＬＫｊにそれぞれプログラムされることができる。即ち、第１位置は第ｉメモリブロックＢＬＫｉに含まれ、第２位置は第ｊメモリブロックＢＬＫｊに含まれることができる。

段階Ｓ１３３では、図１４を参照して説明したように、第２メモリブロックＢＬＫ２の物理アドレスマッピングを第ｉメモリブロックＢＬＫｉに再マッピングし、第４メモリブロックＢＬＫ４の物理アドレスマッピングを第ｊメモリブロックＢＬＫｊに再マッピングすることができる。

図２３は図１に示したコントローラの一例を示すブロック図である。

図２３を参照すると、コントローラ２００は、半導体メモリ装置１００及びホストＨＯＳＴと接続される。半導体メモリ装置１００は、図２を参照して説明した半導体メモリ装置であってもよい。コントローラ２００は、図１または図７のコントローラ２００に対応する。以下、重複する説明は省略する。

コントローラ２００は、ホストＨＯＳＴからの要請に応答して半導体メモリ装置１００にアクセスするように構成される。例えば、コントローラ２００は半導体メモリ装置１００の読み出し、書き込み、消去、及びバックグラウンド（ｂａｃｋｇｒｏｕｎｄ）動作を制御するように構成される。コントローラ２００は半導体メモリ装置１００とホストＨＯＳＴとの間でインターフェースを提供するように構成される。コントローラ２００は半導体メモリ装置１００を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。

コントローラ２００は、ラム（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２１０、プロセッシングユニット（ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）２２０、ホストインターフェースｈｏｓｔ ｉｎｔｅｒｆａｃｅ）２３０、メモリインターフェース（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ）２４０、及びエラー訂正ブロック２５０を含む。ラム２１０は、プロセッシングユニット２２０の動作メモリ、半導体メモリ装置１００とホストＨＯＳＴとの間のキャッシュメモリ、及び半導体メモリ装置１００とホストＨＯＳＴとの間のバッファメモリのうち少なくとも１つとして利用される。図２３のラム２１０は、図７のデータ保存部２０５と実質的に同じ構成要素であってもよい。

プロセッシングユニット２２０はコントローラ２００の諸動作を制御する。図７のデータ復旧制御部２１５は、図２３のプロセッシングユニット２２０により実行されるファームウェアとして構成されてもよい。

ホストインターフェース２３０は、ホストＨＯＳＴとコントローラ２００との間のデータ交換を行うためのプロトコルを含む。例示的な実施例として、コントローラ２００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ－Ｅ（ＰＣＩ－ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ－ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ－ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）プロトコル、及びＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル、プライベート（ｐｒｉｖａｔｅ）プロトコルなどの様々なインターフェースプロトコルのうち少なくとも１つを介してホストＨＯＳＴと通信するように構成される。

メモリインターフェース２４０は半導体メモリ装置１００とインターフェースする。例えば、メモリインターフェースはＮＡＮＤ型インターフェースまたはＮＯＲ型インターフェースを含む。図２３のメモリインターフェース２４０は、図７のメモリインターフェース２４０と実質的に同じ構成要素であってもよい。

エラー訂正ブロック２５０は、エラー訂正コード（ＥＣＣ、Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）を利用して半導体メモリ装置１００から受信したデータのエラーを検出し、訂正するように構成される。プロセッシングユニット２２０は、エラー訂正ブロック２５０のエラー検出結果に応じて読み出し電圧を調節し、再読み出しを行うように半導体メモリ装置１００を制御する。例示的な実施例として、エラー訂正ブロックはコントローラ２００の構成要素として提供されてもよい。図２３のエラー訂正ブロック２５０は、図７のエラー訂正ブロック２５０と実質的に同じ構成要素であってもよい。

コントローラ２００及び半導体メモリ装置１００は１つの半導体装置に集積されてもよい。例示的な実施例として、コントローラ２００及び半導体メモリ装置１００は、１つの半導体装置に集積されてメモリカードを構成してもよい。例えば、コントローラ２００及び半導体メモリ装置１００は、１つの半導体装置に集積されてＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）などのメモリカードを構成する。

コントローラ２００及び半導体メモリ装置１００は１つの半導体装置に集積されて半導体ドライブ（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）を構成してもよい。半導体ドライブＳＳＤは半導体メモリにデータを保存するように構成されるメモリシステム１０００を含む。コントローラ２００及び半導体メモリ装置１００を含むメモリシステム１０００が半導体ドライブＳＳＤとして用いられる場合、メモリシステム１０００に接続されたホストＨＯＳＴの動作速度は画期的に改善される。

他の例として、コントローラ２００及び半導体メモリ装置１００を含むメモリシステム１０００は、コンピュータ、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ－ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ｅ－ブック（ｅ－ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、３次元受像機（３－ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、デジタルボイスレコーダー（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタルボイスプレーヤー（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル映像レコーダー（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像プレーヤー（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタルビデオレコーダー（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタルビデオプレーヤー（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、情報を無線環境で送受信できる装置、ホームネットワークを構成する様々な電子装置のうち１つ、コンピュータネットワークを構成する様々な電子装置のうち１つ、テレマティクスネットワークを構成する様々な電子装置のうち１つ、ＲＦＩＤ装置、またはコンピューティングシステムを構成する様々な構成要素のうち１つなどの電子装置の様々な構成要素のうち１つとして提供される。

例示的な実施例として、半導体メモリ装置１００及びこれを含むメモリシステムは様々な形態のパッケージで実装されてもよい。例えば、半導体メモリ装置１００またはメモリシステムは、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ－Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ－ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ－Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などの方法でパッケージ化されて実装されてもよい。

図２４は図１のメモリシステムの応用例を示すブロック図である。

図２４を参照すると、メモリシステム２０００は半導体メモリ装置２１００及びコントローラ２２００を含む。半導体メモリ装置２１００は複数の半導体メモリチップを含む。複数の半導体メモリチップは複数のグループに分割される。

図２４には、複数のグループがそれぞれ第１～第ｋチャネルＣＨ１～ＣＨｋを介してコントローラ２２００と通信することが示されている。各半導体メモリチップは、図２を参照して説明した半導体メモリ装置１００と同様に構成され、動作する。

各グループは１つの共通チャネルを介してコントローラ２２００と通信するように構成される。コントローラ２２００は、図２３を参照して説明したコントローラ２００と同様に構成され、複数のチャネルＣＨ１～ＣＨｋを介して半導体メモリ装置２１００の複数のメモリチップを制御するように構成される。

図２５は、図２４を参照して説明したメモリシステムを含むコンピューティングシステムを示すブロック図である。

コンピューティングシステム３０００は、中央処理装置３１００、ラム（ＲＡＭ、Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３２００、使用者インターフェース３３００、電源３４００、システムバス３５００、及びメモリシステム２０００を含む。

メモリシステム２０００は、システムバス３５００を介して中央処理装置３１００、ラム３２００、使用者インターフェース３３００、及び電源３４００に電気的に接続される。使用者インターフェース３３００を介して提供されるか、または中央処理装置３１００によって処理されたデータはメモリシステム２０００に保存される。

図２５には、半導体メモリ装置２１００はコントローラ２２００を介してシステムバス３５００に接続されていることが示されている。しかし、半導体メモリ装置２１００はシステムバス３５００に直接接続されるように構成されてもよい。このとき、コントローラ２２００の機能は中央処理装置３１００及びラム３２００によって行われる。

図２５には、図２４を参照して説明したメモリシステム２０００が提供されることが示されている。しかし、メモリシステム２０００は、図２３を参照して説明したコントローラ２００及び半導体メモリ装置１００を含むメモリシステム１０００に置き換えられてもよい。

本明細書と図面に開示された本発明の実施例は、本発明の技術内容を容易に説明し、本発明の理解を助けるために特定の例を提示したに過ぎず、本発明の範囲を限定するものではない。ここに開示する実施例の他にも本発明の技術的思想に基づく他の変形例が実施できることは本発明が属する技術分野で通常の知識を有する者には明かである。

１００ 半導体メモリ装置
２００ コントローラ
３００ ホスト
１０００ メモリシステム

Claims (17)

1. 複数の単位データ及びパリティデータを含む原本データストライプが保存された複数のメモリブロックを含む少なくとも１つの半導体メモリ装置と、
   前記半導体メモリ装置の動作を制御するコントローラと、を含むメモリシステムであって、
   前記コントローラは、
   前記半導体メモリ装置から受信する１つ以上の単位データに対するエラー訂正動作を行い、
   前記複数の単位データのうち第１単位データに対する第１エラー訂正失敗及び前記第２単位データに対する第２エラー訂正失敗に応答して、前記複数の単位データのうち前記第１及び第２単位データを除いた残りのデータに基づいて復旧用データを生成することを特徴とするメモリシステム。
2. 前記パリティデータは前記複数の単位データを排他的論理和（ｅｘｃｌｕｓｉｖｅ ＯＲ；ＸＯＲ）演算して生成されたデータであり、
   前記コントローラは、前記原本データストライプに含まれた複数の単位データのうち前記第１及び第２単位データを除いた残りのデータ及び前記パリティデータをＸＯＲ演算して前記復旧用データを生成することを特徴とする請求項１に記載のメモリシステム。
3. 前記コントローラは、
   前記原本データストライプに含まれた前記第１及び第２単位データの何れか１つを前記復旧用データに置き換え、前記第１及び第２単位データのうち残り１つをゼロデータに置き換えて復旧用ストライプを生成し、
   前記ゼロデータは０のビットだけを含むデータであることを特徴とする請求項２に記載のメモリシステム。
4. 前記コントローラは、前記復旧用ストライプを保存するように前記半導体メモリ装置を制御することを特徴とする請求項３に記載のメモリシステム。
5. 前記コントローラは、
   前記復旧用データを第１位置にプログラムし、前記ゼロデータを第２位置にプログラムするように前記半導体メモリ装置を制御し、
   前記第１及び第２単位データにマッピングされた物理位置の何れか１つを前記第１位置に再マッピングし、前記物理位置の残り１つを前記第２位置に再マッピングし、
   前記第１位置及び前記第２位置は前記原本データストライプが保存された前記複数のメモリブロックとは異なるメモリブロックに含まれることを特徴とする請求項４に記載のメモリシステム。
6. 前記コントローラは、前記復旧用ストライプに含まれた第３単位データに対する第３エラー訂正失敗に応答して、前記復旧用ストライプに基づいて前記第３単位データを復旧することを特徴とする請求項５に記載のメモリシステム。
7. 前記コントローラは、前記復旧用ストライプに含まれた複数の単位データのうち前記第３単位データを除いた残りの単位データ及び前記パリティデータをＸＯＲ演算して前記第３単位データを復旧することを特徴とする請求項６に記載のメモリシステム。
8. 前記コントローラは、
   前記第１エラー訂正失敗に応答して、前記原本データストライプ及び前記第１単位データに関する情報をエラー訂正失敗参照テーブルに登録し、
   前記第２エラー訂正失敗に応答して、前記第２単位データに関する情報を前記エラー訂正失敗参照テーブルに追加することを特徴とする請求項１に記載のメモリシステム。
9. 複数の単位データ及びパリティデータを含む原本データストライプが保存された複数のメモリブロックを含む少なくとも１つの半導体メモリ装置を制御するコントローラの動作方法であって、
   前記原本データストライプ内の第１及び第２単位データのエラー訂正失敗を検出する段階と、
   前記原本データストライプ内の複数の単位データのうち前記第１及び第２単位データを除いた残りの単位データ及び前記パリティデータに基づいて復旧用データを生成する段階と、を含むことを特徴とするコントローラの動作方法。
10. 前記原本データストライプ内の第１及び第２単位データのエラー訂正失敗を検出する段階は、
    前記原本データストライプ内の前記第１データに対する第１エラー訂正失敗を検出する段階と、
    前記原本データストライプの第１エラー訂正失敗情報をエラー訂正参照テーブルにアップデートする段階と、
    前記原本データストライプ内の前記第２データに対する第２エラー訂正失敗を検出する段階と、
    前記原本データストライプの第２エラー訂正失敗情報を前記エラー訂正参照テーブルにアップデートする段階と、を含むことを特徴とする請求項９に記載のコントローラの動作方法。
11. 前記原本データストライプ内の複数の単位データのうち前記第１及び第２単位データを除いた残りの単位データ及び前記パリティデータに基づいて復旧用データを生成する段階は、
    前記残りの単位データ及び前記パリティデータを排他的論理和演算して前記復旧用データを生成する段階を含むことを特徴とする請求項９に記載のコントローラの動作方法。
12. 前記第１及び第２単位データの何れか１つを前記復旧用データに置き換え、前記第１及び第２単位データのうち残り１つをゼロデータに置き換えて復旧用ストライプを生成する段階をさらに含み、
    前記ゼロデータは０のビットだけを含むデータであることを特徴とする請求項１１に記載のコントローラの動作方法。
13. 前記復旧用ストライプを生成する段階は、
    前記復旧用データを前記少なくとも１つの半導体メモリ装置内の第１位置にプログラムし、前記ゼロデータを前記少なくとも１つの半導体メモリ装置内の第２位置にプログラムするように前記半導体メモリ装置を制御する段階と、
    前記第１及び第２単位データにマッピングされた物理位置の何れか１つを前記第１位置に再マッピングし、前記物理位置の残り１つを前記第２位置に再マッピングする段階と、を含むことを特徴とする請求項１２に記載のコントローラの動作方法。
14. 前記第１位置及び前記第２位置は、前記原本データストライプが保存された前記複数のメモリブロックとは異なるメモリブロックに含まれることを特徴とする請求項１３に記載のコントローラの動作方法。
15. 前記復旧用ストライプ内の第３単位データに対する第３エラー訂正失敗を検出する段階と、
    前記復旧用ストライプに含まれた複数の単位データのうち第３単位データを除いた残りの単位データ及び前記パリティデータに基づいて前記第３単位データを復旧する段階と、をさらに含むことを特徴とする請求項１４に記載のコントローラの動作方法。
16. 前記第３単位データを復旧する段階は、
    前記復旧用ストライプに含まれた複数の単位データのうち第３単位データを除いた残りの単位データ及び前記パリティデータをＸＯＲ演算する段階を含むことを特徴とする請求項１５に記載のコントローラの動作方法。
17. メモリシステムであって、
    複数のメモリブロックを含むメモリ装置と、
    コントローラと、を含み、
    前記コントローラは、
    複数の単位データ及び前記単位データと関連するパリティデータを含むデータストライプを前記複数のメモリブロックのそれぞれに書き込み、
    前記複数のメモリブロックから受信した前記複数の単位データに対するエラー訂正動作を行い、
    前記複数の単位データのうち第１単位データに対するエラー訂正失敗が検知されると、前記複数の単位データのうち前記第１単位データを除いた残りのデータを利用して復旧用データを生成し、
    前記複数の単位データのうち第２単位データに対するエラー訂正失敗が検知されると、オールゼロ（ａｌｌ ｚｅｒｏ）データを生成し、
    前記複数のメモリブロックのうち前記第１及び第２単位データが保存された第１及び第２メモリブロックをそれぞれ選択し、
    前記第１及び第２メモリブロックのデータを第１及び第２フリーブロックにそれぞれ書き込むように構成され、
    前記第１メモリブロックのデータは前記第１単位データの代わりに前記復旧用データを含み、前記第２メモリブロックのデータは前記第２単位データの代わりに前記オールゼロデータを含むことを特徴とするメモリシステム。

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