KR20220060622A - 표시 장치 - Google Patents

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transistor
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이경원
고은혜
김연홍
김은현
이선희
임준형
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Abstract

일 실시예에 따른 표시 장치는 기판 상에 위치하는 제1 금속층, 상기 제1 금속층 상에 위치하는 제1 절연층, 상기 제1 절연층 상에 위치하며 소스 전극을 포함하는 제1 트랜지스터, 그리고 상기 제1 트랜지스터와 전기적으로 연결되는 발광 소자를 포함하고, 상기 제1 금속층은, 제1-1 두께를 가지는 제1-1 부분, 그리고 제1-2 두께를 가지는 제1-2 부분을 포함하고, 상기 제1-2 두께는 상기 제1-1 두께보다 크며, 상기 소스 전극과 상기 제1 금속층이 전기적으로 연결된다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것이다.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성한다. 여기자가 여기 상태(excited state)로부터 기저 상태(ground state)로 변하면서 에너지를 방출하여 발광한다.
이러한 유기 발광 표시 장치는 자발광 소자인 유기 발광 다이오드를 포함하는 복수의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수의 트랜지스터 및 적어도 하나의 커패시터(Capacitor)가 형성되어 있다.
실시예들은 제조 공정이 단순화되고 신뢰성이 향상된 표시 장치를 제공하기 위한 것이다.
일 실시예에 따른 표시 장치는 기판 상에 위치하는 제1 금속층, 상기 제1 금속층 상에 위치하는 제1 절연층, 상기 제1 절연층 상에 위치하며 소스 전극을 포함하는 제1 트랜지스터, 그리고 상기 트랜지스터와 전기적으로 연결되는 발광 소자를 포함하고, 상기 제1 금속층은, 제1-1 두께를 가지는 제1-1 부분, 그리고 제1-2 두께를 가지는 제1-2 부분을 포함하고, 상기 제1-2 두께는 상기 제1-1 두께보다 크며, 상기 소스 전극과 상기 제1 금속층이 전기적으로 연결된다.
상기 제1 트랜지스터는, 상기 제1 절연층 위에 위치하는 반도체층, 상기 반도체층 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하는 드레인 전극을 더 포함할 수 있다.
상기 표시 장치는, 상기 반도체층과 상기 게이트 전극 사이에 위치하는 제2 절연층, 그리고 상기 게이트 전극과 상기 소스 전극 사이, 그리고 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 제3 절연층을 더 포함할 수 있다.
상기 반도체층은 상기 소스 전극과 전기적으로 연결되는 제1 영역, 그리고 상기 드레인 전극과 전기적으로 연결되는 제2 영역을 포함하고, 상기 제3 절연층은 상기 제1 영역과 중첩하는 제1 접촉 구멍, 그리고 상기 제1-2 부분과 중첩하는 제2 접촉 구멍을 포함할 수 있다.
상기 제2 접촉 구멍은 상기 제1 절연층으로 연장될 수 있다.
상기 소스 전극은 상기 제1 접촉 구멍을 통해 상기 제1 영역과 연결되고, 상기 제2 접촉 구멍을 통해 제1-2 부분과 연결될 수 있다.
상기 제1 절연층은, 상기 제1-1 부분과 중첩하는 제2-1 부분, 그리고 상기 제1-2 부분과 중첩하는 제2-2 부분을 포함하고, 제2-2 부분의 두께는 제2-1 부분의 두께보다 얇을 수 있다.
상기 표시 장치는 상기 제1 트랜지스터와 전기적으로 연결되는 제2 트랜지스터 및 제3 트랜지스터를 더 포함할 수 있다.
상기 제2 절연층과 상기 게이트 전극의 가장자리가 정렬될 수 있다.
상기 반도체층의 두께는 약 300 옹스트롬 내지 약 500 옹스트롬일 수 있다.
상기 제1 절연층의 두께는 약 2000 옹스트롬 내지 약 4000 옹스트롬일 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 제1 금속 물질층을 형성하는 단계, 하프톤 마스크를 사용하여 상기 제1 금속 물질층을 식각하여 서로 다른 두께를 가지는 제1-1 부분 및 제1-2 부분을 포함하는 제1 금속층을 형성하는 단계, 상기 제1 금속층 상에 제1 절연 물질층을 형성하는 단계, 연마 공정을 이용하여 돌출된 상기 제1 절연 물질층의 일부를 제거하는 단계, 상기 제1 절연 물질층 위에 반도체층, 제2 절연층 및 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 제3 절연 물질층을 형성하는 단계, 마스크를 사용하여 상기 반도체층의 일부 및 상기 제1 금속층의 제1-2 부분의 일부를 노출하는 제3 절연층을 형성하는 단계, 그리고 상기 제3 절연층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
상기 제1-2 부분의 두께는 상기 제1-1 부분의 두께보다 크게 형성될 수 있다.
상기 제1-2 부분과 중첩하는 상기 제1 절연 물질층은 돌출된 형태를 가지고, 돌출된 상기 제1 절연 물질층이 제거되는 공정에서 상기 제1 금속층의 제1-2 부분의 상부면은 제1 절연 물질층에 의해 커버될 수 있다.
상기 제2 절연층 및 상기 게이트 전극의 가장자리는 서로 정렬되도록 형성될 수 있다.
상기 반도체층은 제1 영역, 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 위치하는 채널을 포함하고, 상기 제3 절연층을 형성하는 단계는 상기 반도체층의 상기 제1 영역을 노출하는 제1 접촉 구멍을 형성하는 단계, 그리고 상기 제1 금속층의 상기 제1-2 부분을 노출하도록 제2 접촉 구멍을 형성하는 단계를 포함하고, 상기 제1 접촉 구멍 및 상기 제2 접촉 구멍은 동일한 공정에서 형성될 수 있다.
상기 제2 접촉 구멍은 상기 제3 절연층 및 상기 제1 절연층에 형성될 수 있다.
상기 제1 접촉 구멍의 높이와 상기 제2 접촉 구멍의 높이 차이는 약 300 옹스트롬 내지 약 500 옹스트롬일 수 있다.
상기 제1-2 부분은 상기 제2 접촉 구멍과 중첩할 수 있다.
상기 소스 전극은 상기 제1 접촉 구멍을 통해 상기 제1 영역과 연결되고, 상기 제2 접촉 구멍을 통해 제1-2 부분과 연결될 수 있다.
실시예들에 따르면 하나의 마스크를 사용하여 접촉 구멍을 형성하므로 제조 공정이 단순화될 수 있다. 또한 반도체층의 상부면의 과식각을 방지하여 신뢰성이 향상된 트랜지스터 및 이를 포함하는 표시 장치를 제공할 수 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 의한 표시 장치의 회로도이다.
도 3a는 일 실시예에 따른 제1 트랜지스터의 일부 구성에 대한 평면도이다.
도 3b는 도 3a의 A-A'을 따라 자른 단면도이다.
도 4는 일 실시예에 따른 복수의 화소를 나타낸 배치도이고, 도 5, 도 6, 도 7, 도 8 각각은 일부 구성요소를 나타낸 평면도이다.
도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 및 도 19는 일 실시예에 따른 제조 공정 중의 표시 패널의 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(1000)에서 이미지가 표시되는 일 면은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면과 평행한다. 이미지가 표시되는 일 면의 법선 방향, 즉 표시 장치(1000)의 두께 방향은 제3 방향(DR3)이 지시한다. 각 부재들의 전면 (또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다. 그러나 제1 내지 제3 방향(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로 다른 방향으로 변환될 수 있다.
표시 장치(1000)는 플랫한 리지드 표시 장치일 수 있으나, 이에 제한되지 않고 플렉서블 표시 장치일 수도 있다. 본 발명의 일 실시예에 따른 표시 장치(1000)는 발광형 표시 패널을 포함할 수 있고, 이에 특별히 제한되지 않는다. 예컨대, 표시 장치(1000)는 유기 발광 표시 패널 또는 퀀텀닷 발광 표시 패널을 포함할 수 있다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷, 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 장치(1000)는 유기 발광 표시 패널을 포함하는 실시예로 설명된다.
도 1에 도시된 바와 같이 표시 장치(1000)는 이미지가 표시되는 표시 영역(DA), 및 표시 영역(DA)에 인접한 비표시 영역(PA)을 포함한다. 비표시 영역(PA)은 이미지가 표시되지 않는 영역이다. 표시 영역(DA)은 복수의 화소(PX)가 배치되는 영역일 수 있다. 표시 영역(DA)은 일 예로 사각 형상일 수 있으며, 비표시 영역(PA)은 표시 영역(DA)을 둘러싸는 형상을 가질 수 있다. 다만 이에 제한되지 않고 표시 영역(DA) 및 비표시 영역(PA)의 형상은 상대적으로 디자인될 수 있다.
도 2는 일 실시예에 의한 표시 장치의 일 화소의 회로도이다. 일 실시예에 의한 표시 장치는 복수의 화소를 포함한다.
도 2에 도시된 바와 같이, 일 화소(PX)는 복수의 트랜지스터(T1, T2, T3), 적어도 하나의 커패시터(Cst), 그리고 발광 소자인 적어도 하나의 발광 다이오드(light emitting diode)(ED)를 포함할 수 있다.
복수의 트랜지스터(T1, T2, T3)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함할 수 있다. 아래에서 설명할 제1 전극과 제2 전극은 각 트랜지스터(T1, T2, T3)의 채널의 양쪽에 위치하는 두 전극 영역을 구분하기 위한 것으로, 소스 전극 영역 또는 드레인 전극 영역일 수 있다.
제1 트랜지스터(T1)의 게이트 전극은 커패시터(Cst)의 일단과 연결되어 있다. 제1 트랜지스터(T1)의 제1 전극은 제3 트랜지스터(T3)의 제2 전극과 연결되어 있다. 제1 트랜지스터(T1)의 제2 전극은 발광 다이오드(ED)의 애노드 및 커패시터(Cst)의 타단과 연결되어 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 전압(DATA)을 전달받아 커패시터(Cst)에 저장된 전압에 따라 발광 다이오드(ED)에 구동 전류를 공급할 수 있다.
제2 트랜지스터(T2)의 게이트 전극은 스캔 신호(SC)를 전달하는 제1 스캔선과 연결되어 있다. 제2 트랜지스터(T2)의 제1 전극은 데이터 전압(DATA) 또는 기준 전압을 전달할 수 있는 데이터선과 연결되어 있다. 제2 트랜지스터(T2)의 제2 전극은 커패시터(Cst)의 일단 및 제1 트랜지스터(T1)의 게이트 전극과 연결되어 있다. 제2 트랜지스터(T2)는 스캔 신호(SC)에 따라 턴온되어 기준 전압 또는 데이터 전압(DATA)을 제1 트랜지스터(T1)의 게이트 전극 및 커패시터(Cst)의 일단으로 전달할 수 있다.
제3 트랜지스터(T3)의 게이트 전극은 글로벌 컨트롤 신호(Global Control Signal, GC)를 전달하는 글로벌 컨트롤 신호 배선과 연결되어 있다. 제3 트랜지스터(T3)의 제1 전극은 구동 전압(ELVDD)를 전달하는 구동 전압선과 연결되어 있다. 제3 트랜지스터(T3)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극과 연결되어 있다. 제3 트랜지스터(T3)는 글로벌 컨트롤 신호에 따라 턴온되어 구동 전압(ELVDD)을 제1 트랜지스터(T1)의 제1 전극에 전달할 수 있다.
커패시터(Cst)의 일단은 제1 트랜지스터(T1)의 게이트 전극, 및 제2 트랜지스터(T2)의 제2 전극과 연결되어 있다. 커패시터(Cst)의 타단은 제1 트랜지스터(T1)의 제2 전극 및 발광 다이오드(ED)의 애노드와 연결되어 있다. 발광 다이오드(ED)의 캐소드는 공통 전압(ELVSS)을 전달하는 공통 전압선과 연결되어 있다. 발광 다이오드(ED)는 제1 트랜지스터(T1)에 의해 생성된 구동 전류에 따른 휘도의 빛을 발광할 수 있다.
한 프레임이 시작되면 스캔 신호(SC)가 공급되어 제2 트랜지스터(T2)가 턴온된다. 턴온된 제2 트랜지스터(T2)를 통해 데이터선으로부터의 데이터 전압(DATA)이 제1 트랜지스터(T1)의 게이트 전극 및 커패시터(Cst)의 일단에 공급된다.
다음, 발광 구간에서 제1 트랜지스터(T1)는 글로벌 컨트롤 신호(GC)에 의해 턴온된 제3 트랜지스터(T3)를 통해 구동 전압(ELVDD)을 전달 받는다. 제1 트랜지스터(T1)는 인가된 구동 전압(ELVDD)와 게이트 전극에 인가되어 저장되어 있는 데이터 전압(DATA)에 의하여 구동 전류를 발생시키고, 그 구동 전류가 발광 다이오드(ED)로 전달되어 발광 다이오드(ED)가 발광할 수 있다. 이때 글로벌 컨트롤 신호(GC)는 표시 패널에 위치하는 전체의 화소에 동시 인가되거나, 적어도 한 행에 위치하는 복수의 화소에 인가될 수 있다.
이하에서는 도 3a 및 도 3b를 참조하여, 일 실시예에 따른 제1 트랜지스터에 대해 살펴본다. 도 3a는 일 실시예에 따른 제1 트랜지스터의 일부 구성에 대한 평면도이고, 도 3b는 도 3a의 A-A'을 따라 자른 단면도이다.
도 3a 및 도 3b를 참조하면, 일 실시예에 의한 표시 장치는 기판(SUB)을 포함할 수 있다. 기판(SUB)은 유리, 플라스틱 등의 절연 물질을 포함할 수 있고, 유연성(flexibility)을 가질 수 있다.
기판(SUB) 상에는 제1 금속층(BL1)이 위치할 수 있다. 제1 금속층(BL1)은 제1 반도체층(ACT1)의 일부와 중첩할 수 있다.
제1 금속층(BL1)은 두께가 서로 다른 제1-1 부분(BL1-a) 및 제1-2 부분(BL1-b)을 포함할 수 있다. 제1-2 부분(BL1-b)은 제2 접촉 구멍(C12)과 중첩할 수 있다. 평면 상 제1-2 부분(BL1-b)의 면적은 제2 접촉 구멍(C12)의 면적보다 클 수 있다.
제1-1 부분(BL1-a)은 제1-1 두께(t1-1)을 가지고, 제1-2 부분(BL1-b)은 제1-2 두께(t1-2)를 가질 수 있다. 제1-1 두께(t1-1)는 제1-2 두께(t1-2) 보다 작을 수 있다. 제1-2 두께(t1-2)는 제1-1 두께(t1-1)보다 클 수 있다. 제1-2 두께(t1-2)는 제1 절연층(IL1)의 두께와 거의 동일할 수 있다.
기판(SUB) 및 제1 금속층(BL1) 상에는 제1 절연층(IL1)이 위치할 수 있다. 제1 절연층(IL1)은 대체로 기판(SUB)의 전면과 중첩할 수 있다. 제1 절연층(IL1)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등의 무기 절연 물질 및/또는 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다. 제1 절연층(IL1)의 두께는 약 2000 옹스트롬 내지 약 4000 옹스트롬일 수 있다.
제1 절연층(IL1)은 제1-1 부분(BL1-a)과 중첩하는 제2-1 부분(IL1-a) 및 제1-2 부분(BL1-b)과 중첩하는 제2-2 부분(IL1-b)을 포함할 수 있다. 제2-1 부분(IL1-a)의 두께는 제2-2 부분(IL1-b)의 두께보다 클 수 있다. 제2-2 두께(t2-2)는 매우 작을 수 있으며, 수십 내지 수백 옹스트롬 수준일 수 있다.
제2-1 부분(IL1-a)의 상부면과 제2-2 부분(IL1-b)의 상부면은 실질적으로 평탄한 일면을 형성할 수 있다. 제2-1 부분(IL1-a)과 제2-2 부분(IL1-b)의 상부면은 단차 없이 평평한 형태를 가질 수 있다.
제1 절연층(IL1) 위에는 제1 트랜지스터의 채널(C1), 제1 영역(P1) 및 제2 영역(Q2)을 포함하는 제1 반도체층(ACT1)이 위치할 수 있다. 제1 반도체층(ACT1)의 채널(C1)은 제1 금속층(BL1)의 일부와 중첩할 수 있다.
제1 반도체층(ACT1)의 채널(C1) 위에는 제2 절연층(IL2) 및 게이트 전극(GE1)이 위치할 수 있다.
제2 절연층(IL2)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등의 무기 절연 물질 및/또는 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
게이트 전극(GE1)과 제2 절연층(IL2)은 실질적으로 서로 중첩하는 가장자리를 가질 수 있다. 게이트 전극(GE1)과 제2 절연층(IL2)의 가장자리는 서로 정렬될 수 있다. 게이트 전극(GE1)과 제2 절연층(IL2)는 동일한 공정을 통해 형성될 수 있다.
게이트 전극(GE1), 제1 반도체층(ACT1) 및 제1 절연층(IL1) 상에는 제3 절연층(IL3)이 위치할 수 있다. 제3 절연층(IL3)은 대체로 기판(SUB)의 전면과 중첩할 수 있다.
제3 절연층(IL3)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등의 무기 절연 물질 및/또는 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
제3 절연층(IL3) 위에는 소스 전극(미도시) 및 드레인 전극(DE)이 위치할 수 있다. 제3 절연층(IL3)은 제2 영역(Q1)과 중첩하는 제1 접촉 구멍(C11), 그리고 제1-2 부분(BL1-b)과 중첩하는 제2 접촉 구멍(C12)을 포함할 수 있다. 드레인 전극(DE)은 제1 접촉 구멍(C11)을 통해 제2 영역(Q1)과 전기적으로 연결되고, 드레인 전극(DE)은 제2 접촉 구멍(C12)을 통해 제1-2 부분(BL1-b)과 전기적으로 연결될 수 있다. 드레인 전극(DE)을 통해 제1 금속층(BL1)의 제1-2 부분(BL1-b)과 제2 영역(Q1)이 전기적으로 연결될 수 있다.
제1 접촉 구멍(C11)은 제3 절연층(IL3)에 형성될 수 있다. 제2 접촉 구멍(C12)은 제3 절연층(IL3) 및 제1 절연층(IL1)에 형성될 수 있다. 특히 제2 접촉 구멍(C12)은 제1 절연층(IL1)의 제2-1 부분(IL1-b)에 형성될 수 있다.
일 실시예에 따르면 제1 접촉 구멍(C11)의 높이는 제3 절연층(IL3)의 두께와 반도체층(ACT1)의 두께 차이일 수 있다. 제2 접촉 구멍(C12)의 높이는 제3 절연층(IL3)의 두께와 제1-2 부분(BL1-b)과 중첩하는 제1 절연층(IL1)의 두께의 합일 수 있다. 제1 접촉 구멍(C11)과 제2 접촉 구멍(C12)의 높이 차이는 제1 반도체층(ACT1)의 두께 및 제1-2 부분(BL1-b)과 중첩하는 제1 절연층(IL1)의 두께의 합일 수 있다. 반도체층(ACT1)의 두께는 약 300 옹스트롬 내지 약 500 옹스트롬이며, 제1-2 부분(BL1-b)과 중첩하는 제1 절연층(IL1)의 제2-1 부분(IL1-b)은 수십 내지 수백 옹스트롬 수준의 매우 얇은 막일 수 있다. 제1 접촉 구멍(C11)과 제2 접촉 구멍(C12)의 높이 차이는 실질적으로 반도체층(ACT1)의 두께와 동일할 수 있다. 제1 접촉 구멍(C11)과 제2 접촉 구멍(C12)의 높이 차이는 약 300 옹스트롬 내지 약 500 옹스트롬일 수 있다. 상당히 작은 높이 차이를 가질 수 있다.
일 실시예에 따르면 제1 절연층(IL1)까지 연장되는 제2 접촉 구멍(C12) 및 제1 접촉 구멍(C11)을 형성하는 공정에서, 접촉 구멍을 형성하는 실질적인 에칭 시간이 동일할 수 있다. 제2 접촉 구멍(C12)을 형성하는 공정에 의한 반도체층(ACT1)의 손상이 거의 없을 수 있다.
소스 전극 및 드레인 전극(DE) 위에는 제4 절연층(IL4)이 위치할 수 있다. 제4 절연층(IL4)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등의 무기 절연 물질 및/또는 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
제4 절연층(IL4) 상에는 제1 전극(E1)이 위치할 수 있다. 제1 전극(E1)의 적어도 일부와 제4 절연층(IL4) 위에는 제5 절연층(IL5)이 위치할 수 있다. 제5 절연층(IL5)은 폴리아크릴계 수지, 폴리이미드계 수지 등의 유기 절연 물질을 포함할 수 있다. 제5 절연층(IL5)은 각 제1 전극(E1)과 중첩하는 개구부를 포함할 수 있다.
제5 절연층(IL5) 및 제1 전극(E1) 위에는 발광층(EL)이 위치할 수 있다. 발광층(EL)은 제5 절연층(IL5)의 개구부 내에 위치할 수 있다. 발광층(EL)은 유기 발광 물질 또는 무기 발광 물질을 포함할 수 있다. 발광층(EL)이 기판(SUB) 위에 일부 형성되어 있는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 발광층(EL)이 기판(SUB)의 전면과 중첩하는 형태로 위치할 수 도 있다.
발광층(EL) 위에는 제2 전극(E2)이 위치할 수 있다. 제2 전극(E2)은 기판(SUB) 위에 전체적으로 형성될 수 있다. 즉, 복수의 화소에 걸쳐 하나의 제2 전극(E2)이 위치할 수 있다. 제2 전극(E2)에는 공통 전압(ELVSS)이 인가될 수 있다.
제1 전극(E1) 및 제2 전극(E2) 중 적어도 어느 하나는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등과 같은 투명한 금속 산화물로 이루어질 수 있다.
제1 전극(E1), 발광층(EL) 및 제2 전극(E2)은 함께 발광 다이오드(ED)를 이룰 수 있다. 이때, 제1 전극(E1)이 애노드가 될 수 있고, 제2 전극(E2)이 캐소드가 될 수 있다.
이하에서는 도 4 내지 도 8을 참조하여 전술한 제1 트랜지스터를 포함하는 복수의 화소에 대해 살펴본다. 도 4는 일 실시예에 따른 복수의 화소를 나타낸 배치도이고, 도 5, 도 6, 도 7, 도 8 각각은 일부 구성요소를 나타낸 평면도이다.
전술한 도 3b의 적층 구조와 함께 도 4 내지 도 9를 참조하여 설명하면, 일 실시예에 따른 기판(SUB) 상에는 제1 도전층이 위치할 수 있다. 제1 도전층은 금속층(BL)을 포함할 수 있다. 제1 도전층은 도 5에 도시된 바와 같다.
제1 내지 제3 화소(PX1, PX2, PX3) 각각은 금속층(BL)을 포함할 수 있다. 금속층은 제1 트랜지스터(T1)와 중첩하는 제1 금속층(BL1), 제2 트랜지스터(T2)와 중첩하는 제2 금속층(BL2), 제3 트랜지스터(T3)와 중첩하는 제3 금속층(BL3)을 포함할 수 있다.
전술한 바와 같이 제1 금속층(BL1)은 접촉 구멍(C11, C12)을 통해 제1 반도체층(ACT1)의 제2 영역(Q1)과 전기적으로 연결될 수 있다. 제2 금속층(BL2)은 접촉 구멍(C24, C25)을 통해 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)과 전기적으로 연결될 수 있다. 제3 금속층(BL3)은 글로벌 컨트롤 배선(GCL1)과 전기적으로 연결될 수 있다.
금속층(BL1, BL2, BL3)의 평면 형상은 다각형으로 이루어질 수 있다. 복수의 화소(PX1, PX2, PX3) 각각이 포함하는 금속층(BL1, BL2, BL3)의 평면 형상은 동일할 수도 있고, 상이할 수도 있다. 구체적으로 제1 화소(PX1) 및 제2 화소(PX2)가 포함하는 금속층(BL)은 서로 동일한 평면 형상을 가질 수 있다. 또한 제2 화소(PX2)와 제3 화소(PX3)이 포함하는 금속층(BL)의 평면 형상은 상이할 수 있다.
제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등을 포함할 수 있다. 제1 도전층은 전술한 금속을 포함하는 단일층 또는 다층 구조를 포함할 수 있다. 일 예로 제1 도전층은 티타늄을 포함하는 층과 구리를 포함하는 층으로 이루어진 이층 구조를 포함할 수 있다.
기판(SUB) 및 금속층(BL) 상에는 제1 절연층(IL1)이 위치할 수 있다. 제1 절연층(IL1)은 대체로 기판(SUB)의 전면과 중첩할 수 있다.
제1 절연층(IL1) 위에는 제1 내지 제3 화소(PX1, PX2, PX3)의 제1 트랜지스터(T1)의 채널(C1), 제1 영역(P1) 및 제2 영역(Q2)을 포함하는 제1 반도체층(ACT1), 제2 트랜지스터(T2)의 채널(C2), 제1 영역(P2) 및 제2 영역(Q2)을 포함하는 제2 반도체층(ACT2), 그리고 제3 트랜지스터(T3)의 채널(C3), 제1 영역(P3) 및 제2 영역(Q3)을 포함하는 제3 반도체층(ACT3)이 위치할 수 있다. 도 6은 반도체층을 도시하고 있다.
반도체층(ACT1, ACT2, ACT3)은 비정질 규소, 다결정 규소, 또는 산화물 반도체 등의 반도체 물질을 포함할 수 있다. 제1 내지 제3 반도체층(ACT1, ACT2, ACT3)의 두께는 약 300 내지 약 500 옹스트롬일 수 있다.
제1 반도체층(ACT1)의 채널(C1), 제1 영역(P1) 및 제2 영역(Q1)은 제1 방향(DR1)으로 연장되어 있는 막대 형상으로 이루어질 수 있다. 채널(C1)은 제1 영역(P1)과 제2 영역(Q1) 사이에 위치할 수 있다. 제1 트랜지스터(T1)의 제1 영역(P1)은 제3 트랜지스터(T3)의 제2 영역(Q3)과 연결될 수 있다. 제1 트랜지스터(T1)의 제2 영역(Q1)은 후술할 발광 소자와 전기적으로 연결될 수 있다.
제1 반도체층(ACT1)은 제1 도전층과 중첩할 수 있다. 특히 제1 금속층(BL1)은 제1 반도체층(ACT1)의 채널(C1)과 중첩할 수 있다.
제2 반도체층(ACT2)의 채널(C2), 제1 영역(P2) 및 제2 영역(Q2)은 제1 방향(DR1)으로 연장되어 있는 막대 형상으로 이루어질 수 있다. 채널(C2)은 제1 영역(P2)과 제2 영역(Q2) 사이에 위치할 수 있다. 제1 영역(P2)은 접촉 구멍(C21)을 통해 후술할 데이터선(DL1, DL2, DL3)과 전기적으로 연결될 수 있다. 제1 화소(PX1)의 제2 트랜지스터(T2)의 제1 영역(P2)은 제1 데이터선(DL1)과 연결될 수 있다. 제2 화소(PX2)의 제2 트랜지스터(T2)의 제1 영역(P2)은 제2 데이터선(DL2)과 연결될 수 있다. 제3 화소(PX3)의 제2 트랜지스터(T2)의 제1 영역(P2)은 제3 데이터선(DL3)과 연결될 수 있다. 제2 트랜지스터(T2)의 제2 영역(Q2)은 제1 트랜지스터(T1)의 게이트 전극(GE1), 및 하부 유지 전극(LE)과 전기적으로 연결될 수 있다.
제3 반도체층(ACT3)의 채널(C3), 제1 영역(P3) 및 제2 영역(Q3)은 제1 방향(DR1)으로 연장되어 있는 막대 형상으로 이루어질 수 있다. 채널(C3)은 제1 영역(P3)과 제2 영역(Q3) 사이에 위치할 수 있다. 제1 영역(P3)은 접촉 구멍(C31)을 통해 구동 전압선(DVL1, DVL2)과 중첩 및 전기적으로 연결될 수 있다. 제2 영역(Q3)은 제1 반도체층(ACT1)의 제1 영역(P1)과 연결될 수 있다. 제1 반도체층(ACT1)과 제3 반도체층(ACT3)은 일체로 형성될 수 있다.
제1 트랜지스터(T1)의 채널(C1), 제1 영역(P1) 및 제2 영역(Q1), 제2 트랜지스터(T2)의 채널(C2), 제1 영역(P2) 및 제2 영역(Q2), 제3 트랜지스터(T3)의 채널(C3), 제1 영역(P3) 및 제2 영역(Q3)을 포함하는 반도체층(ACT1, ACT2, ACT3) 위에는 제2 절연층(IL2)이 위치할 수 있다.
제2 절연층(IL2) 위에는 제1 내지 제3 화소(PX1, PX2, PX3)의 제1 트랜지스터(T1)의 게이트 전극(GE1), 제2 트랜지스터(T2)의 게이트 전극(GE2), 제3 트랜지스터(T3)의 게이트 전극(GE3) 및 하부 유지 전극(LE)을 포함하는 제2 도전층이 위치할 수 있다. 도 7은 제2 도전층을 도시하고 있다.
제2 도전층과 제2 절연층(IL2)은 동일한 공정에서 동일한 마스크를 사용하여 형성될 수 있다. 제2 도전층과 제2 절연층(IL2)의 가장자리는 실질적 정렬될 수 있다.
제1 트랜지스터(T1)의 게이트 전극(GE1)은 제1 트랜지스터(T1)의 채널(C1)과 중첩할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(GE1)은 하부 유지 전극(LE)과 연결될 수 있고, 일체로 이루어질 수 있다. 하부 유지 전극(LE)은 제2 트랜지스터(T2)의 제2 영역(Q2)과 전기적으로 연결될 수 있다.
하부 유지 전극(LE)의 평면 형상은 다각형으로 이루어질 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 하부 유지 전극(LE)의 평면 형상은 동일할 수도 있고, 상이할 수 있다.
제2 트랜지스터(T2)의 게이트 전극(GE2)은 제2 트랜지스터(T2)의 채널(C2)과 중첩할 수 있다. 제1 화소(PX1) 및 제2 화소(PX2)의 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)은 서로 연결될 수 있고, 일체로 이루어질 수 있다. 제3 화소(PX3)의 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)은 별도로 형성될 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 제2 게이트 전극(GE2)은 하나의 스캔선(SL)에 연결될 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)에는 동일한 스캔 신호(SC)가 인가될 수 있다. 이때, 서로 연결되어 있는 스캔선(SL)은 제1 방향(DR1)을 따라 연장된 형태를 가질 수 있다.
제3 트랜지스터(T3)의 제3 게이트 전극(GE3)은 제3 트랜지스터(T3)의 채널(C3)과 중첩할 수 있다. 제1 내지 제2 화소(PX1, PX2)의 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)은 서로 연결될 수 있고, 일체로 이루어질 수 있다. 제3 화소 (PX3)의 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)은 별도로 형성될 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 제3 게이트 전극(GE3)은 하나의 글로벌 컨트롤 배선(GCL1)에 연결될 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)에는 동일한 글로벌 컨트롤 신호(GC)가 인가될 수 있다. 글로벌 컨트롤 배선(GCL1)은 제1 방향(DR1)을 따라 연장된 형태일 수 있다. 이때, 서로 연결되어 있는 제3 트랜지스터(T3)의 게이트 전극(GE3)은 제2 방향(DR2)으로 연장되어 있는 막대 형상으로 이루어질 수 있다.
제2 도전층은 구동 전압 보조선(DVL1)을 더 포함할 수 있다. 구동 전압 보조선(DVL1)은 제1 방향(DR1)을 따라 연장된 형태를 가질 수 있다. 구동 전압 보조선(DLV1)은 후술할 구동 전압선(DVL2)와 연결되어, 구동 전압선(DVL2)의 저항을 낮출 수 있다.
제2 도전층 상에는 제3 절연층(IL3)이 위치할 수 있다. 제3 절연층(IL3) 위에는 제3 도전층이 위치할 수 있다. 도 8은 제3 도전층을 도시하고 있다.
제1 도전층, 제2 도전층, 제3 도전층 각각은 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 이들의 합금 등 금속 중 적어도 하나를 포함할 수 있다. 제1 도전층, 제2 도전층 및 제3 도전층 각각은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 티타늄을 포함하는 하부층과 구리를 포함하는 상부층을 포함하는 다중층 구조를 가질 수 있다.
제3 도전층은 제1 데이터선(DL1), 제2 데이터선(DL2) 및 제3 데이터선(DL3)을 포함할 수 있다. 제1 데이터선(DL1), 제2 데이터선(DL2) 및 제3 데이터선(DL3)은 제2 방향(DR2)으로 연장되어 있다. 제1 데이터선(DL1), 제2 데이터선(DL2) 및 제3 데이터선(DL3)은 소정의 폭을 가지고, 제2 방향(DR2)을 따라 길게 연장되어 있는 막대 형상으로 이루어질 수 있다. 제1 데이터선(DL1), 제2 데이터선(DL2) 및 제3 데이터선(DL3)은 제2 방향(DR2)과 교차하는 제1 방향(DR1)을 따라 인접하도록 위치할 수 있다. 제1 데이터선(DL1), 제2 데이터선(DL2) 및 제3 데이터선(DL3)은 소정의 간격을 가지고 이격하도록 위치할 수 있다. 제1 데이터선(DL1), 제2 데이터선(DL2) 및 제3 데이터선(DL3)에는 서로 다른 데이터 전압이 인가되며, 이들 간의 쇼트가 발생하지 않도록 이격 배치될 수 있다. 제1 방향(DR1)은 행 방향일 수 있고, 제2 방향(DR2)은 열 방향일 수 있다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 수직할 수 있다. 제1 데이터선(DL1)의 우측에 제2 데이터선(DL2)이 인접하여 위치할 수 있고, 제2 데이터선(DL2)의 우측에 제3 데이터선(DL3)이 인접하여 위치할 수 있다. 이때, 데이터선(DL1, DL2, DL3)들이 인접하여 위치한다는 표현은 데이터선(DL1, DL2, DL3)들 사이에 데이터선(DL1, DL2, DL3)과 나란한 방향으로 연장되는 다른 배선이 위치하지 않음을 의미한다. 즉, 서로 인접하는 제1 데이터선(DL1)과 제2 데이터선(DL2) 사이에 이들과 나란한 방향으로 연장되는 다른 배선이 위치하지 않는다. 또한, 서로 인접하는 제2 데이터선(DL2)과 제3 데이터선(DL3) 사이에 다른 배선이 위치하지 않는다.
제3 도전층은 구동 전압선(DVL2) 및 글로벌 컨트롤 보조 배선(GCL2)을 더 포함할 수 있다.
구동 전압선(DVL2)은 제2 방향(DR2)으로 연장되어 있다. 구동 전압선(DVL2)은 제1 내지 제3 데이터선(DL1, DL2, DL3)과 나란한 방향으로 연장될 수 있다. 구동 전압선(DVL2)에는 구동 전압(ELVDD)이 인가될 수 있다. 구동 전압선(DVL2)은 제3 트랜지스터(T3)의 제1 영역(P3)과 연결될 수 있다. 제3 트랜지스터(T3)의 제1 영역(P3)에 구동 전압(ELVDD)을 인가할 수 있다. 또한 구동 전압선(DVL2)은 제2 도전층에 위치하는 구동 전압 보조선(DLV1)과 전기적으로 연결될 수 있다.
글로벌 컨트롤 보조 배선(GCL2)은 제2 방향(DR2)으로 연장되어 있다. 글로벌 컨트롤 보조 배선(GCL2)은 구동 전압선(DVL2)과 나란한 방향으로 연장될 수 있다. 글로벌 컨트롤 보조 배선(GCL2)은 제2 도전층에 위치하는 글로벌 컨트롤 배선(GCL1)과 전기적으로 연결될 수 있다. 글로벌 컨트롤 배선(GCL1)의 저항을 낮출 수 있다.
제3 도전층은 제1 연결 패턴(CP1), 제2-1 연결 패턴(CP21) 및 제2-2 연결 패턴(CP22)을 더 포함할 수 있다.
제1 연결 패턴(CP1)은 제1 접촉 구멍(C11) 및 제2 접촉 구멍(C12)과 중첩할 수 있다. 제1 접촉 구멍(C11)은 제1 반도체층(ACT1)의 제2 영역(Q1)과 중첩할 수 있다. 제2 접촉 구멍(C12)은 제1 금속층(BL1)과 중첩할 수 있다. 제1 연결 패턴(CP1)은 제1 반도체층(ACT1)의 제2 영역(Q1)과, 제1 금속층(BL1)을 전기적으로 연결할 수 있다. 제1 연결 패턴(CP1)은 도 3a 및 도 3b에서 설명한 드레인 전극일 수 있다.
제2-1 연결 패턴(CP21)은 제2 트랜지스터(T2)의 제2 게이트 전극(GE2) 및 제2 금속층(BL2)과 연결될 수 있다. 제2-2 연결 패턴(CP22)은 제2 트랜지스터(T2)의 제2 영역(Q2)과, 하부 유지 전극(LE)으로부터 연장된 영역과 중첩할 수 있다. 제2-2 연결 패턴(CP22)은 접촉 구멍(C22, C23)을 통해 제2 트랜지스터(T2)의 제2 영역(Q2)과 하부 유지 전극(LE)을 전기적으로 연결시킬 수 있다.
제3 도전층 위에는 제4 절연층(IL4)이 위치할 수 있다. 제4 절연층(IL4)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등의 무기 절연 물질 및/또는 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
제4 절연층(IL4) 위에는 도 3b에 도시된 바와 같이 제1 전극(E1)을 포함하는 제4 도전층이 위치할 수 있다. 제1 전극(E1)은 접촉 구멍(C14)을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다.
제4 도전층 위에는 제5 절연층(IL5)이 위치할 수 있다. 제5 절연층(IL5)은 폴리아크릴계 수지, 폴리이미드계 수지 등의 유기 절연 물질을 포함할 수 있다. 제5 절연층(IL5)은 각 제1 전극(E1)과 중첩하는 개구부를 포함할 수 있다.
제5 절연층(IL5) 및 제1 전극(E1) 위에는 발광층(EL)이 위치할 수 있다. 발광층(EL)은 제5 절연층(IL5)의 개구부 내에 위치할 수 있다. 발광층(EL)은 유기 발광 물질 또는 무기 발광 물질을 포함할 수 있다. 발광층(EL)이 기판(SUB) 위에 일부 형성되어 있는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 발광층(EL)이 기판(SUB)의 전면과 중첩하는 형태로 위치할 수 도 있다.
발광층(EL) 위에는 제2 전극(E2)이 위치할 수 있다. 제2 전극(E2)은 기판(SUB) 위에 전체적으로 형성될 수 있다. 즉, 복수의 화소(PX1, PX2, PX3)에 걸쳐 하나의 제2 전극(E2)이 위치할 수 있다. 제2 전극(E2)에는 공통 전압(ELVSS)이 인가될 수 있다.
제4 도전층 및 제2 전극(E2) 중 적어도 어느 하나는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등과 같은 투명한 금속 산화물로 이루어질 수 있다.
각 화소(PX1, PX2, PX3)의 제1 전극(E1), 발광층(EL) 및 제2 전극(E2)은 함께 발광 다이오드(ED)를 이룰 수 있다. 이때, 제1 전극(E1)이 애노드가 될 수 있고, 제2 전극(E2)이 캐소드가 될 수 있다.
이하에서는 도 9 내지 도 19를 참조하여 일 실시예에 따른 표시 장치의 제조 방법에 대해 설명하기로 한다. 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18 및 도 19는 일 실시예에 따른 제조 공정 중의 표시 패널의 단면도이다. 전술한 구성요소와 동일한 구성요소에 대한 설명은 생략하기로 한다.
우선 도 9를 참조하면, 기판(SUB) 상에 제1 금속 물질층(ML)을 형성한다. 제1 금속 물질층(ML)은 일 예로 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등을 포함할 수 있으며, 이에 제한되지 않는다. 제1 금속 물질층(ML)은 단일층 또는 다층 구조를 포함할 수 있다.
다음 도 10에 도시된 바와 같이, 제1 금속 물질층(ML) 상에 감광성 패턴(PR-a, PR-b)을 형성한다. 감광성 패턴(PR-a, PR-b)은 하프톤 마스크를 사용하여 형성될 수 있다. 서로 다른 두께를 가지는 제1 감광성 패턴(PR-a) 및 제2 감광성 패턴(PR-b)이 형성될 수 있다. 제2 감광성 패턴(PR-b)의 두께는 제1 감광성 패턴(PR-a)의 두께보다 클 수 있다. 제1 감광성 패턴(PR-a)과 제2 감광성 패턴(PR-b)은 일체로 형성될 수 있으며, 제1 금속층의 형태에 따라 변형될 수 있다.
이후 도 11에 도시된 바와 같이 제1 감광성 패턴(PR-a) 및 제2 감광성 패턴(PR-b)을 마스크로 하여 식각된 제1 금속 물질층(ML')을 형성한다. 제1 감광성 패턴(PR-a) 및 제2 감광성 패턴(PR-b)과 중첩하는 제1 금속 물질층(ML')은 보호되고, 제1 감광성 패턴(PR-a) 및 제2 감광성 패턴(PR-b)과 중첩하지 않는 제1 금속 물질층은 제거될 수 있다.
그리고 나서 애싱(ashing) 공정을 통해 제1 감광성 패턴(PR-a)을 제거한다. 도 12에 도시된 바와 같이 제2 감광성 패턴의 일부(PR-b')만이 남아있는다. 이후 제2 감광성 패턴의 일부(PR-b')를 마스크로 하여 제1 금속 물질층(ML')을 식각한다.
이에 따르면 도 13에 도시된 바와 같이 서로 다른 두께는 가지는 제1 금속층(BL1-a, BL1-b)이 형성될 수 있다. 제1 금속층(BL1)은 서로 다른 두께를 가지는 제1-1 부분(BL1-a) 및 제1-2 부분(BL1-b)을 포함할 수 있다. 제1-2 부분(BL1-b)의 두께는 제1 부분(BL1-a)의 두께보다 클 수 있다.
그리고 나서 제1 금속층(BL1-a, BL1-b) 상에 제1 절연 물질층(IL1-a)을 형성한다. 제1 절연 물질층(IL1-a)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등의 무기 절연 물질 및/또는 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
제1 절연 물질층(IL1-a)은 증착 공정을 통해 형성될 수 있다. 제1 절연 물질층(IL1-a)은 기판(SUB) 전면과 중첩할 수 있다. 제1 절연 물질층(IL1-a)은 기판(SUB) 및 제1 금속층(BL1-a, BL1-b)과 중첩할 수 있다. 특히 제1-2 부분(BL1-b)과 중첩하는 제1 절연 물질층(IL1-a)은 제3 방향(DR3)을 따라 돌출될 수 있다.
다음 도 14에 도시된 바와 같이 제1-2 부분(BL1-b)에 의해 돌출된 제1 절연 물질층의 일부에 연마 공정을 수행한다. 연마 공정에 의해 돌출된 부분이 제거된 제1 절연 물질층(IL1-a')이 형성될 수 있다. 제1-2 부분(BL1-b)과 중첩하는 제1 절연 물질층(IL1-a')의 상부면은 제1-1 부분(BL1-a)과 중첩하는 제1 절연 물질층(IL1-a')과 실질적으로 동일한 레벨을 가지도록 형성될 수 있다. 제1 절연 물질층(IL1-a')은 제1-2 부분(BL1-b)의 상부면을 덮을 수 있으며, 실질적으로 매우 얇은 두께를 가질 수 있다.
다음 도 15에 도시된 바와 같이 제1 절연 물질층(IL1-a') 상에 반도체층(ACT1)을 형성한다. 이후 반도체층(ACT1) 및 제1 절연 물질층(IL1-a') 상에 기판(SUB) 전면과 중첩하는 제2 절연 물질층(IL2-a) 및 게이트 전극 물질층(GE1-a)이 형성될 수 있다. 게이트 전극 물질층(GE1-a) 상에 게이트 전극 및 제2 절연층을 형성하기 위한 감광성 패턴(PR)이 형성된다. 이후 감광성 패턴(PR)을 마스크로 하여 게이트 전극 물질층(GE1-a) 및 제2 절연 물질층(IL2-a)을 식각한다.
이에 따라 도 16에 도시된 바와 같이 반도체층(ACT1) 위에 위치하는 제2 절연층(IL2) 및 게이트 전극(GE1)이 형성된다. 제2 절연층(IL2) 및 게이트 전극(GE1)의 가장자리는 서로 정렬될 수 있다.
다음 도 17에 도시된 바와 같이 게이트 전극(GE1), 반도체층(ACT1) 및 제1 절연층(IL1) 상에 제3 절연 물질층(IL3-a)을 형성한다. 제3 절연 물질층(IL3-a)은 기판(SUB) 전면과 중첩할 수 있다.
제3 절연 물질층(IL3-a)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등의 무기 절연 물질 및/또는 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
다음 도 18에 도시된 바와 같이 제3 절연 물질층(IL3-a) 상에 감광성 패턴(PR)을 형성한다. 감광성 패턴(PR)은 접촉 구멍을 형성하기 위한 패턴이다. 감광성 패턴(PR)을 마스크로 하여 제3 절연 물질층(IL3-a)의 일부를 제거할 수 있다.
감광성 패턴(PR)을 마스크로 하여 도 19에 도시된 바와 같이 제1 접촉 구멍(C11) 및 제2 접촉 구멍(C12)을 형성할 수 있다. 제1 접촉 구멍(C11)은 반도체층(ACT1)의 제2 영역(Q1)을 노출할 수 있다. 제2 접촉 구멍(C12)은 제3 절연층(IL3) 뿐만 아니라 제1 절연층(IL1)까지 연장될 수 있다. 제2 접촉 구멍(C12)은 제1 금속층의 제1-2 부분(BL1-b)을 노출할 수 있다.
하나의 마스크를 사용하여 제3 절연층(IL3) 및 제1 절연층(IL1)을 관통하는 접촉 구멍(C11, C12)을 형성할 수 있다. 이때 제1 절연층(IL1)은 제1-2 부분(BL1-b)과 중첩하는 영역이므로 상당히 얇은 두께를 가질 수 있다.
제1 접촉 구멍(C11)의 높이는 제3 절연층(IL3)의 두께와 반도체층(ACT1)의 두께 차이일 수 있다. 제2 접촉 구멍(C12)의 높이는 제3 절연층(IL3)의 두께와 제1-2 부분(BL1-b)과 중첩하는 제1 절연층(IL1)의 두께의 합일 수 있다. 제1 접촉 구멍(C11)과 제2 접촉 구멍(C12)의 높이 차이는 반도체층(ACT1)의 두께 및 제1-2 부분(BL1-b)과 중첩하는 제1 절연층(IL1)의 두께의 합일 수 있다. 반도체층(ACT1)의 두께는 약 300 옹스트롬 내지 약 500 옹스트롬이며, 제1-2 부분(BL1-b)과 중첩하는 제1 절연층(IL1)은 매우 얇은 막 형태일 수 있다. 제1 접촉 구멍(C11)과 제2 접촉 구멍(C12)의 높이 차이는 실질적으로 반도체층(ACT1)의 두께와 동일할 수 있다. 제1 접촉 구멍(C11)과 제2 접촉 구멍(C12)의 높이 차이는 약 300 옹스트롬 내지 약 500 옹스트롬일 수 있다. 상당히 작은 높이 차이를 가질 수 있다. 따라서 제1 절연층(IL1)까지 연장되는 제2 접촉 구멍(C12) 및 제1 접촉 구멍(C11)을 형성하는 공정에서 실질적인 에칭 시간이 동일할 수 있다. 제2 접촉 구멍(C12)을 형성하는 공정에 의한 반도체층(ACT1)의 손상이 거의 없을 수 있다.
또한 제1 절연층(IL1) 및 제3 절연층(IL3)이 하나의 마스크를 사용하여 형성되므로 제조 공정이 단순하고, 공정에 소요되는 비용 및 시간이 절감될 수 있다.
이후 감광성 패턴을 제거하고, 제3 절연층(IL3) 상에 소스 전극(SE) 및 드레인 전극을 형성할 수 있다. 소스 전극(SE), 드레인 전극 및 제3 절연층(IL3) 상에 제4 절연층(IL4)을 형성할 수 있다. 이후 드레인 전극과 전기적으로 연결되는 제1 전극(E1), 발광층(EL) 및 제2 전극(E2)을 순차적으로 형성하여 발광 소자(ED)를 형성할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
SUB: 기판 BL1: 제1 금속층
IL1: 제1 절연층 IL2: 제2 절연층
IL3: 제3 절연층 IL4: 제4 절연층
ACT1: 반도체층 GE: 게이트 전극
SE: 소스 전극 DE: 드레인 전극
E1: 제1 전극 EL: 발광층
E2: 제2 전극 ED: 발광 소자

Claims (20)

  1. 기판 상에 위치하는 제1 금속층,
    상기 제1 금속층 상에 위치하는 제1 절연층,
    상기 제1 절연층 상에 위치하는 반도체층을 포함하는 제1 트랜지스터, 그리고
    상기 제1 트랜지스터와 전기적으로 연결되는 발광 소자를 포함하고,
    상기 제1 금속층은,
    제1-1 두께를 가지는 제1-1 부분, 그리고
    제1-2 두께를 가지는 제1-2 부분을 포함하고,
    상기 제1-2 두께는 상기 제1-1 두께보다 크며,
    상기 반도체층의 일부와 상기 제1 금속층이 전기적으로 연결되는 표시 장치.
  2. 제1항에서,
    상기 제1 트랜지스터는,
    상기 반도체층 위에 위치하는 게이트 전극,
    상기 게이트 전극 위에 위치하는 소스 전극 및 드레인 전극을 더 포함하는 표시 장치.
  3. 제2항에서,
    상기 표시 장치는,
    상기 반도체층과 상기 게이트 전극 사이에 위치하는 제2 절연층, 그리고
    상기 게이트 전극과 상기 소스 전극 사이, 그리고 상기 게이트 전극과 상기 드레인 전극 사이에 위치하는 제3 절연층을 더 포함하는 표시 장치.
  4. 제3항에서,
    상기 반도체층은 상기 소스 전극과 전기적으로 연결되는 제1 영역, 그리고 상기 드레인 전극과 전기적으로 연결되는 제2 영역을 포함하고,
    상기 제3 절연층은 상기 제2 영역과 중첩하는 제1 접촉 구멍, 그리고 상기 제1-2 부분과 중첩하는 제2 접촉 구멍을 포함하는 표시 장치.
  5. 제4항에서,
    상기 제2 접촉 구멍은 상기 제1 절연층으로 연장되는 표시 장치.
  6. 제5항에서,
    상기 드레인 전극은 상기 제1 접촉 구멍을 통해 상기 제2 영역과 연결되고, 상기 제2 접촉 구멍을 통해 상기 제1-2 부분과 연결되는 표시 장치.
  7. 제3항에서,
    상기 제1 절연층은,
    상기 제1-1 부분과 중첩하는 제2-1 부분, 그리고
    상기 제1-2 부분과 중첩하는 제2-2 부분을 포함하고,
    상기 제2-2 부분의 두께는 상기 제2-1 부분의 두께보다 얇은 표시 장치.
  8. 제1항에서,
    상기 표시 장치는 상기 제1 트랜지스터와 전기적으로 연결되는 제2 트랜지스터 및 제3 트랜지스터를 더 포함하는 표시
  9. 제3항에서,
    상기 제2 절연층과 상기 게이트 전극의 가장자리가 정렬된 표시 장치.
  10. 제1항에서,
    상기 반도체층의 두께는 약 300 옹스트롬 내지 약 500 옹스트롬인 표시 장치.
  11. 제1항에서,
    상기 제1 절연층의 두께는 약 2000 옹스트롬 내지 약 4000 옹스트롬인 표시 장치.
  12. 기판 상에 제1 금속 물질층을 형성하는 단계,
    하프톤 마스크를 사용하여 상기 제1 금속 물질층을 식각하여 서로 다른 두께를 가지는 제1-1 부분 및 제1-2 부분을 포함하는 제1 금속층을 형성하는 단계,
    상기 제1 금속층 상에 제1 절연 물질층을 형성하는 단계,
    연마 공정을 이용하여 돌출된 상기 제1 절연 물질층의 일부를 제거하는 단계,
    상기 제1 절연 물질층 위에 반도체층, 제2 절연층 및 게이트 전극을 형성하는 단계,
    상기 게이트 전극 상에 제3 절연 물질층을 형성하는 단계,
    마스크를 사용하여 상기 반도체층의 일부 및 상기 제1 금속층의 제1-2 부분의 일부를 노출하는 제3 절연층을 형성하는 단계, 그리고
    상기 제3 절연층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  13. 제12항에서,
    상기 제1-2 부분의 두께는 상기 제1-1 부분의 두께보다 크게 형성되는 표시 장치의 제조 방법.
  14. 제13항에서,
    상기 제1-2 부분과 중첩하는 상기 제1 절연 물질층은 돌출된 형태를 가지고,
    돌출된 상기 제1 절연 물질층이 제거되는 공정에서 상기 제1 금속층의 제1-2 부분의 상부면은 제1 절연 물질층에 의해 커버되는 표시 장치의 제조 방법.
  15. 제12항에서,
    상기 제2 절연층 및 상기 게이트 전극의 가장자리는 서로 정렬되도록 형성되는 표시 장치의 제조 방법.
  16. 제12항에서,
    상기 반도체층은 제1 영역, 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 위치하는 채널을 포함하고,
    상기 제3 절연층을 형성하는 단계는,
    상기 반도체층의 상기 제2 영역을 노출하는 제1 접촉 구멍을 형성하는 단계, 그리고 상기 제1 금속층의 상기 제1-2 부분을 노출하는 제2 접촉 구멍을 형성하는 단계를 포함하고,
    상기 제1 접촉 구멍 및 상기 제2 접촉 구멍은 동일한 공정에서 형성되는 표시 장치.
  17. 제16항에서,
    상기 제2 접촉 구멍은 상기 제3 절연층 및 상기 제1 절연층에 형성되는 표시 장치.
  18. 제17항에서,
    상기 제1 접촉 구멍의 높이와 상기 제2 접촉 구멍의 높이 차이는 약 300 옹스트롬 내지 약 500 옹스트롬인 표시 장치.
  19. 제17항에서,
    상기 제1-2 부분은 상기 제2 접촉 구멍과 중첩하는 표시 장치.
  20. 제17항에서,
    상기 드레인 전극은 상기 제1 접촉 구멍을 통해 상기 제2 영역과 연결되고, 상기 제2 접촉 구멍을 통해 제1-2 부분과 연결되는 표시 장치.
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