KR20220060382A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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KR20220060382A
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Abstract

본 기술은 도전 패턴 및 절연 패턴을 포함하는 적층체; 상기 적층체를 관통하는 셀 플러그; 반도체층; 상기 반도체층에 배치되는 주변 트랜지스터; 상기 주변 트랜지스터와 상기 셀 플러그를 연결하는 제1 도전체; 상기 도전 패턴과 연결되는 제2 도전체; 상기 제2 도전체와 연결되는 패스 플러그; 및 상기 패스 플러그를 둘러싸는 패스 게이트를 포함하고, 상기 패스 게이트는 상기 반도체층과 실질적으로 동일한 레벨에 배치되는 반도체 장치를 제공한다.

Description

반도체 장치 및 반도체 장치의 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 3차원 반도체 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치는 3차원으로 배열된 메모리 셀들을 포함함으로써, 기판의 단위 면적당 메모리 셀들이 점유하는 면적을 줄일 수 있다.
3차원 반도체 메모리 장치의 집적도를 향상시키기 위해, 메모리 셀들의 적층 수를 증가시킬 수 있다. 메모리 셀들의 적층 수가 증가될수록 3차원 반도체 메모리 장치의 동작 신뢰성이 저하될 수 있다.
본 발명의 실시예들은 크기가 최소화될 수 있는 반도체 장치 및 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 도전 패턴 및 절연 패턴을 포함하는 적층체; 상기 적층체를 관통하는 셀 플러그; 반도체층; 상기 반도체층에 배치되는 주변 트랜지스터; 상기 주변 트랜지스터와 상기 셀 플러그를 연결하는 제1 도전체; 상기 도전 패턴과 연결되는 제2 도전체; 상기 제2 도전체와 연결되는 패스 플러그; 및 상기 패스 플러그를 둘러싸는 패스 게이트를 포함하고, 상기 패스 게이트는 상기 반도체층과 실질적으로 동일한 레벨에 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 도전 패턴 및 절연 패턴을 포함하는 적층체; 상기 적층체를 관통하는 셀 플러그; 반도체층; 상기 반도체층에 배치되는 주변 트랜지스터; 상기 주변 트랜지스터와 상기 셀 플러그를 연결하는 제1 도전체; 상기 도전 패턴과 연결되는 제2 도전체; 상기 제2 도전체와 연결되는 패스 플러그; 및 상기 패스 플러그를 둘러싸는 패스 게이트를 포함하고, 상기 패스 게이트는 상기 반도체층과 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 서로 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체; 상기 적층체를 관통하는 셀 플러그; 각각의 상기 도전 패턴들과 전기적으로 연결되는 각각의 패스 플러그들, 상기 패스 플러그들은 제1 방향으로 배열되는 제1 패스 플러그들 및 상기 제1 방향으로 배열되는 제2 패스 플러그들을 포함하고; 상기 제1 패스 플러그들을 둘러싸는 제1 패스 게이트; 상기 제2 패스 플러그들을 둘러싸는 제2 패스 게이트; 및 상기 제1 패스 게이트 및 상기 제2 패스 게이트를 분리하는 분리 구조체를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 도전 패턴 및 절연 패턴을 포함하는 적층체를 형성하는 단계; 상기 적층체를 관통하는 셀 플러그를 형성하는 단계; 제1 영역 및 상기 제1 영역 상의 제2 영역을 포함하는 기판을 형성하는 단계; 상기 기판에 의해 둘러싸이는 패스 플러그를 형성하는 단계; 상기 패스 플러그를 상기 도전 패턴에 전기적으로 연결하는 단계; 상기 기판의 상기 제1 영역을 제거하여 상기 패스 플러그의 일부를 노출시키는 단계; 및 상기 패스 플러그의 상기 일부에 연결되는 컨택을 형성하는 단계를 포함할 수 있다.
본 기술의 실시예들에 따른 반도체 장치는 주변 트랜지스터가 형성되는 반도체층과 패스 트랜지스터의 패스 게이트가 동일한 레벨에 배치되어, 반도체 장치의 크기가 최소화될 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 1b는 도 1a의 A1-A1'선에 따른 단면도이다.
도 1c는 본 발명의 실시예들에 따른 반도체 장치의 반도체층 및 패스 게이트들을 설명하기 위한 평면도이다.
도 1d는 도 1b의 A영역의 확대도이다.
도 1e는 도 1b의 B영역의 확대도이다.
도 2a, 3, 4a, 5a, 6a, 7, 8, 9, 10, 11 및 12는 본 발명의 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들이다.
도 2b는 도 2a의 A2-A2'선에 따른 단면도이다.
도 4b는 도 4a의 A3-A3'선에 따른 단면도이다.
도 5b는 도 5a의 A4-A4'선에 따른 단면도이다.
도 6b는 도 6a의 A5-A5'선에 따른 단면도이다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 14는 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 1b는 도 1a의 A1-A1'선에 따른 단면도이다. 도 1c는 본 발명의 실시예들에 따른 반도체 장치의 반도체층 및 패스 게이트들을 설명하기 위한 평면도이다. 도 1d는 도 1b의 A영역의 확대도이다. 도 1e는 도 1b의 B영역의 확대도이다.
도 1a 내지 1c를 참조하면, 반도체 장치는 셀 영역(CER) 및 연결 영역(COR)을 포함할 수 있다. 셀 영역(CER) 및 연결 영역(COR)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면적 관점에서 구분되는 영역들일 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)은 서로 직교할 수 있다.
반도체 장치는 소스 구조체(SOS)를 포함할 수 있다. 소스 구조체(SOS)는 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장되는 플레이트의 형태를 가질 수 있다. 소스 구조체(SOS)는 도전 물질을 포함할 수 있다. 일 예로, 소스 구조체(SOS)는 도프트 폴리 실리콘을 포함할 수 있다.
일 실시예에 있어서, 소스 구조체(SOS)는 소스 구조체(SOS)를 지지하는 제1 기판(미도시) 위에 제공될 수 있다. 제1 기판은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 일 예로, 제1 기판은 반도체 기판일 수 있다.
소스 구조체(SOS) 상에 적층체(STA)가 제공될 수 있다. 적층체(STA)는 제3 방향(D3)으로 서로 교대로 적층된 도전 패턴들(CP) 및 절연 패턴들(IP)을 포함할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 일 예로, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 직교할 수 있다.
도전 패턴들(CP)은 반도체 장치의 워드라인 또는 선택 라인으로 사용될 수 있다. 도전 패턴들(CP)은 도전 물질을 포함할 수 있다. 절연 패턴들(IP)은 절연 물질을 포함할 수 있다. 일 예로, 절연 패턴들(IP)은 산화물을 포함할 수 있다.
적층체(STA)는 계단형 구조(STE)를 포함할 수 있다. 계단형 구조(STE)는 적층체(STA)의 도전 패턴들(CP) 및 절연 패턴들(IP)에 의해 정의될 수 있다. 적층체(STA)의 도전 패턴들(CP) 및 절연 패턴들(IP)이 계단형으로 형성되어, 계단형 구조(STE)가 형성될 수 있다. 계단형 구조(STE)는 연결 영역(COR)에 배치될 수 있다.
적층체(STA)를 덮는 제1 절연막(110)이 제공될 수 있다. 제1 절연막(110)은 적층체(STA)의 계단형 구조(STE)를 덮을 수 있다. 제1 절연막(110)은 절연 물질을 포함할 수 있다. 일 예로, 제1 절연막(110)은 산화물 또는 질화물을 포함할 수 있다.
적층체(STA)를 관통하는 셀 플러그들(CEP)이 제공될 수 있다. 셀 플러그들(CEP)은 제3 방향(D3)으로 연장할 수 있다. 셀 플러그들(CEP)은 셀 영역(CER)에 제공될 수 있다. 각각의 셀 플러그들(CEP)은 필링막(FI), 필링막(FI)을 둘러싸는 채널막(CL) 및 채널막(CL)을 둘러싸는 메모리막(MEL)을 포함할 수 있다.
필링막(FI)은 제3 방향(D3)으로 연장할 수 있다. 필링막(FI)은 절연 물질을 포함할 수 있다. 일 예로, 필링막(FI)은 산화물을 포함할 수 있다.
채널막(CL)은 제3 방향(D3)으로 연장할 수 있다. 채널막(CL)은 반도체 물질을 포함할 수 있다. 일 예로, 채널막(CL)은 폴리 실리콘을 포함할 수 있다. 채널막(CL)은 소스 구조체(SOS)에 연결될 수 있다. 채널막(CL)은 소스 구조체(SOS)에 접할 수 있다. 채널막(CL)은 소스 구조체(SOS)에 전기적으로 연결될 수 있다.
메모리막(MEL)은 제3 방향(D3)으로 연장할 수 있다. 메모리막(MEL)은 채널막(CL)을 둘러싸는 터널 절연막, 터널 절연막을 둘러싸는 데이터 저장막 및 데이터 저장막을 둘러싸는 블로킹막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 물질을 포함할 수 있다. 일 예로, 터널 절연막은 산화물을 포함할 수 있다. 일 실시예에 있어서, 데이터 저장막은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 일 예로, 데이터 저장막은 질화물을 포함할 수 있다. 다른 실시예에 있어서, 데이터 저장막은 데이터 저장 방식에 따라 다양한 물질을 포함할 수 있다. 일 예로, 데이터 저장막은 실리콘, 상변화 물질 또는 나노닷을 포함할 수 있다. 블로킹막은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다. 일 예로, 블로킹막은 산화물을 포함할 수 있다. 메모리막(MEL)은 소스 구조체(SOS)와 이격될 수 있다. 메모리막(MEL)과 소스 구조체(SOS) 사이에 절연 패턴(IP)의 일부가 개재될 수 있다.
제1 절연막(110)을 덮는 제2 절연막(120)이 제공될 수 있다. 제2 절연막(120)은 절연 물질을 포함할 수 있다. 일 예로, 제2 절연막(120)은 산화물 또는 질화물을 포함할 수 있다.
제2 절연막(120)을 덮는 제3 절연막(130)이 제공될 수 있다. 제3 절연막(130)은 절연 물질을 포함할 수 있다. 일 예로, 제3 절연막(130)은 산화물 또는 질화물을 포함할 수 있다.
제1 및 제2 절연막들(110, 120)을 관통하는 비트라인 컨택 구조체들(BCS)이 제공될 수 있다. 비트라인 컨택 구조체들(BCS)은 셀 영역(CER)에 제공될 수 있다. 비트라인 컨택 구조체(BCS)는 셀 플러그(CEP)에 연결될 수 있다. 비트라인 컨택 구조체(BCS)는 셀 플러그(CEP)의 채널막(CL)에 전기적으로 연결될 수 있다. 비트라인 컨택 구조체(BCS)는 제1 절연막(110) 내의 제1 비트라인 컨택(BC1) 및 제2 절연막(120) 내의 제2 비트라인 컨택(BC2)을 포함할 수 있다. 제1 비트라인 컨택(BC1)은 셀 플러그(CEP)와 연결될 수 있고, 제2 비트라인 컨택(BC2)은 제1 비트라인 컨택(BC1)과 연결될 수 있다. 비트라인 컨택 구조체(BCS)의 제1 비트라인 컨택(BC1) 및 제2 비트라인 컨택(BC2)은 도전 물질을 포함할 수 있다.
제3 절연막(130) 내의 비트라인들(BL)이 제공될 수 있다. 비트라인들(BL)은 셀 영역(CER)에 제공될 수 있다. 비트라인들(BL)은 제2 방향(D2)으로 연장할 수 있다. 비트라인들(BL)은 제1 방향(D1)으로 서로 이격될 수 있다. 비트라인(BL)은 비트라인 컨택 구조체들(BCS)을 통해 셀 플러그(CEP)들에 전기적으로 연결될 수 있다. 비트라인(BL)은 비트라인 컨택 구조체들(BCS)의 제2 비트라인 컨택들(BC2)에 연결될 수 있다. 비트라인(BL)은 도전 물질을 포함할 수 있다.
제1 내지 제3 절연막들(110, 120, 130)을 관통하는 워드라인 컨택 구조체들(WCS)이 제공될 수 있다. 워드라인 컨택 구조체들(WCS)은 연결 영역(COR)에 제공될 수 있다. 워드라인 컨택 구조체(WCS)는 도전 패턴(CP)에 연결될 수 있다. 워드라인 컨택 구조체(WCS)는 도전 패턴(CP)에 전기적으로 연결될 수 있다. 워드라인 컨택 구조체(WCS)는 제1 절연막(110)을 관통하는 제1 워드라인 컨택(WC1), 제2 절연막(120) 내의 제2 워드라인 컨택(WC2) 및 제3 절연막(130) 내의 워드라인 패드(WP)를 포함할 수 있다. 제1 워드라인 컨택(WC1)은 도전 패턴(CP)에 연결될 수 있고, 제2 워드라인 컨택(WC2)은 제1 워드라인 컨택(WC1)에 연결될 수 있고, 워드라인 패드(WP)는 제2 워드라인 컨택(WC2)에 연결될 수 있다. 워드라인 컨택 구조체(WCS)의 제1 워드라인 컨택(WC1), 제2 워드라인 컨택(WC2) 및 워드라인 패드(WP)는 도전 물질을 포함할 수 있다.
제3 절연막(130)을 덮는 제4 절연막(140)이 제공될 수 있다. 제4 절연막(140)은 절연 물질을 포함할 수 있다. 일 예로, 제4 절연막(140)은 산화물 또는 질화물을 포함할 수 있다.
제4 절연막(140)을 덮는 제5 절연막(150)이 제공될 수 있다. 제5 절연막(150)은 절연 물질을 포함할 수 있다. 일 예로, 제5 절연막(150)은 산화물 또는 질화물을 포함할 수 있다.
제5 절연막(150)을 덮는 제6 절연막(160)이 제공될 수 있다. 제6 절연막(160)은 절연 물질을 포함할 수 있다. 일 예로, 제6 절연막(160)은 산화물 또는 질화물을 포함할 수 있다.
제4 절연막(140)을 관통하는 제1 본딩 구조체들(BDS1) 및 제2 본딩 구조체들(BDS2)이 제공될 수 있다. 제1 본딩 구조체들(BDS1)은 셀 영역(CER)에 제공될 수 있다. 제2 본딩 구조체들(BDS2)은 연결 영역(COR)에 제공될 수 있다. 제1 본딩 구조체(BDS1)는 비트라인(BL)에 연결될 수 있다. 제1 본딩 구조체(BDS1)는 비트라인(BL)에 전기적으로 연결될 수 있다. 제1 본딩 구조체(BDS1)는 비트라인(BL)에 연결되는 제1 본딩 컨택(BDC1) 및 제1 본딩 컨택(BDC1)에 연결되는 제1 본딩 패드(BDP1)를 포함할 수 있다. 제1 본딩 구조체(BDS1)의 제1 본딩 패드(BDP1) 및 제1 본딩 컨택(BDC1)은 도전 물질을 포함할 수 있다. 제1 본딩 패드(BDP1)의 폭은 적층체(STA) 및 셀 플러그들(CEP)에 가까워질수록 작아질 수 있다. 일 예로, 제1 본딩 패드(BDP1)의 제1 방향(D1)으로의 폭은 적층체(STA) 및 셀 플러그들(CEP)에 가까워질수록 작아질 수 있다.
제2 본딩 구조체(BDS2)는 워드라인 컨택 구조체(WCS)의 워드라인 패드(WP)에 연결될 수 있다. 제2 본딩 구조체(BDS2)는 워드라인 컨택 구조체(WCS)의 워드라인 패드(WP)에 전기적으로 연결될 수 있다. 제2 본딩 구조체(BDS2)는 워드라인 컨택 구조체(WCS)의 워드라인 패드(WP)에 연결되는 제2 본딩 컨택(BDC2) 및 제2 본딩 컨택(BDC2)에 연결되는 제2 본딩 패드(BDP2)를 포함할 수 있다. 제2 본딩 구조체(BDS2)의 제2 본딩 패드(BDP2) 및 제2 본딩 컨택(BDC2)은 도전 물질을 포함할 수 있다. 제2 본딩 패드(BDP2)의 폭은 적층체(STA)에 가까워질수록 작아질 수 있다. 일 예로, 제2 본딩 패드(BDP2)의 제1 방향(D1)으로의 폭은 적층체(STA)에 가까워질수록 작아질 수 있다.
제5 및 제6 절연막들(150, 160)을 관통하는 제3 본딩 구조체들(BDS3)이 제공될 수 있다. 재3 본딩 구조체들(BDS3)은 셀 영역(CER)에 제공될 수 있다. 제3 본딩 구조체(BDS3)는 제3 본딩 패드(BDP3) 및 제3 본딩 컨택(BDC3)을 포함할 수 있다. 제3 본딩 구조체(BDS3)의 제3 본딩 패드(BDP3)는 제1 본딩 구조체(BDS1)의 제1 본딩 패드(BDP1)에 연결될 수 있다. 제3 본딩 구조체(BDS3)의 제3 본딩 패드(BDP3)는 제1 본딩 구조체(BDS1)의 제1 본딩 패드(BDP1)에 전기적으로 연결될 수 있다. 제3 본딩 구조체(BDS3)의 제3 본딩 패드(BDP3)는 제1 본딩 구조체(BDS1)의 제1 본딩 패드(BDP1)에 접할 수 있다. 제3 본딩 구조체(BDS3)의 제3 본딩 컨택(BDC3)은 제3 본딩 패드(BDP3)에 연결될 수 있다. 제3 본딩 패드(BDP3) 및 제3 본딩 컨택(BDC3)은 도전 물질을 포함할 수 있다.
제3 본딩 패드(BDP3)의 폭은 적층체(STA) 및 셀 플러그들(CEP)에 가까워질수록 커질 수 있다. 일 예로, 제3 본딩 패드(BDP3)의 제1 방향(D1)으로의 폭은 적층체(STA) 및 셀 플러그들(CEP)에 가까워질수록 커질 수 있다.
제5 절연막(150)을 관통하는 제4 본딩 구조체들(BDS4)이 제공될 수 있다. 제4 본딩 구조체들(BDS4)은 연결 영역(COR)에 제공될 수 있다. 제4 본딩 구조체(BDS4)는 제4 본딩 패드(BDP4) 및 제4 본딩 컨택(BDC4)을 포함할 수 있다. 제4 본딩 구조체(BDS4)의 제4 본딩 패드(BDP4)는 제2 본딩 구조체(BDS2)의 제2 본딩 패드(BDP2)에 연결될 수 있다. 제4 본딩 구조체(BDS4)의 제4 본딩 패드(BDP4)는 제2 본딩 구조체(BDS2)의 제2 본딩 패드(BDP2)에 전기적으로 연결될 수 있다. 제4 본딩 구조체(BDS4)의 제4 본딩 패드(BDP4)는 제2 본딩 구조체(BDS2)의 제2 본딩 패드(BDP2)에 접할 수 있다. 제4 본딩 컨택(BDC4)은 제4 본딩 패드(BDP4)에 연결될 수 있다. 제4 본딩 구조체(BDS4)의 제4 본딩 패드(BDP4) 및 제4 본딩 컨택(BDC4)은 도전 물질을 포함할 수 있다.
제4 본딩 패드(BDP4)의 폭은 적층체(STA)에 가까워질수록 커질 수 있다. 일 예로, 제4 본딩 패드(BDP4)의 제1 방향(D1)으로의 폭은 적층체(STA)에 가까워질수록 커질 수 있다.
제6 절연막(160)을 덮는 제7 절연막(170)이 제공될 수 있다. 제7 절연막(170)은 절연 물질을 포함할 수 있다. 일 예로, 제7 절연막(170)은 산화물 또는 질화물을 포함할 수 있다.
제7 절연막(170)의 일부를 덮는 반도체층(SML)이 제공될 수 있다. 반도체층(SML)은 셀 영역(CER)에 제공될 수 있다. 반도체층(SML)은 반도체 물질을 포함할 수 있다. 일 예로, 반도체층(SML)은 도프트 실리콘을 포함할 수 있다. 일 예로, 반도체층(SML)에 도핑되는 불순물은 P형 불순물일 수 있다.
제7 절연막(170)의 다른 일부를 덮는 패스 게이트들(PAG)이 제공될 수 있다. 패스 게이트들(PAG)은 연결 영역(COR)에 제공될 수 있다. 패스 게이트들(PAG)은 반도체층(SML)과 동일한 물질을 포함할 수 있다. 패스 게이트들(PAG)은 반도체 물질을 포함할 수 있다. 일 예로, 패스 게이트들(PAG)은 도프트 실리콘을 포함할 수 있다. 일 예로, 패스 게이트들(PAG)에 도핑되는 불순물은 P형 불순물일 수 있다.
패스 게이트들(PAG)은 반도체층(SML)과 동일한 레벨에 배치될 수 있다. 일 예로, 패스 게이트들(PAG)과 반도체층(SML)은 제7 절연막(170)의 상면 상에 배치될 수 있다. 반도체층(SML)은 적층체(STA)를 바라보는 제1 면(SF1) 및 제1 면(SF1)에 대향하는 제2 면(SF2)을 포함할 수 있다. 패스 게이트(PAG)는 적층체(STA)를 바라보는 제3 면(SF3) 및 제3 면(SF3)에 대향하는 제4 면(SF4)을 포함할 수 있다. 반도체층(SML)의 제1 면(SF1)은 반도체층(SML)의 하면일 수 있다. 반도체층(SML)의 제2 면(SF2)은 반도체층(SML)의 상면일 수 있다. 패스 게이트(PAG)의 제3 면(SF3)은 패스 게이트(PAG)의 하면일 수 있다. 패스 게이트(PAG)의 제4 면(SF4)은 패스 게이트(PAG)의 상면일 수 있다. 반도체층(SML)의 제1 면(SF1)의 레벨은 패스 게이트(PAG)의 제3 면(SF3)의 레벨과 동일할 수 있다. 반도체층(SML)의 제2 면(SF2)의 레벨은 패스 게이트(PAG)의 제4 면(SF4)의 레벨과 동일할 수 있다.
제7 절연막(170) 내에 제1 컨택들(CT1) 및 제1 배선들(ML1)이 제공될 수 있다. 제1 컨택들(CT1) 및 제1 배선들(ML1)은 셀 영역(CER)에 제공될 수 있다. 제1 컨택(CT1) 및 제1 배선(ML1)은 서로 연결될 수 있다. 제1 배선(ML1)은 제3 본딩 구조체(DBS3)의 제3 본딩 컨택(BDC3)에 연결될 수 있다. 제1 컨택들(CT1) 및 제1 배선들(ML1)은 도전 물질을 포함할 수 있다.
반도체층(SML)과 제7 절연막(170) 사이에 주변 트랜지스터들(TE)이 제공될 수 있다. 주변 트랜지스터들(TE)은 셀 영역(CER)에 제공될 수 있다. 주변 트랜지스터들(TE)은 반도체층(SML)의 제1 면(SF1)에 배치될 수 있다. 주변 트랜지스터들(TE)은 반도체 장치의 주변 회로를 구성하는 트랜지스터들일 수 있다. 일 예로, 주변 트랜지스터들(TE)은 반도체 장치의 페이지 버퍼를 구성하는 트랜지스터들일 수 있다.
각각의 주변 트랜지스터들(TE)은 불순물 영역들(IR), 게이트 절연막(GI) 및 게이트 전극(GM)를 포함할 수 있다. 불순물 영역들(IR)은 반도체층(SML) 내에 불순물이 도핑되어 형성될 수 있다. 불순물 영역(IR)에는 반도체층(SML)과 도전형 또는 도핑 농도가 다르도록 불순물이 도핑될 수 있다.
불순물 영역(IR)은 제1 컨택(CT1)에 연결될 수 있다. 불순물 영역(IR)은 제1 컨택(CT1)에 접할 수 있다. 게이트 절연막(GI)은 절연 물질을 포함할 수 있다. 일 예로, 게이트 절연막(GI)은 산화물을 포함할 수 있다. 게이트 전극(GM)은 제1 컨택(CT1)에 연결될 수 있다. 게이트 전극(GM)은 제1 컨택(CT1)에 접할 수 있다. 게이트 전극(GM)은 도전 물질을 포함할 수 있다.
반도체층(SML) 내에 소자 분리막들(IS)이 제공될 수 있다. 소자 분리막들(IS)은 주변 트랜지스터들(TE)을 전기적으로 분리할 수 있다. 소자 분리막들(IS)은 절연 물질을 포함할 수 있다. 일 예로, 소자 분리막들(IS)은 산화물을 포함할 수 있다.
각각의 제1 컨택(CT1), 제1 배선(ML1), 제3 본딩 구조체(BDS3), 제1 본딩 구조체(BDS1), 비트라인(BL) 및 비트라인 컨택 구조체(BCS)는 제1 도전체(CB1)로 정의될 수 있다. 주변 트랜지스터(TE)는 제1 도전체들(CB1)을 통해 셀 플러그(CEP)에 연결될 수 있다. 다시 말하면, 주변 트랜지스터(TE)는 제1 컨택(CT1), 제1 배선(ML1), 제3 본딩 구조체(BDS3), 제1 본딩 구조체(BDS1), 비트라인(BL) 및 비트라인 컨택 구조체(BCS)를 통해 셀 플러그(CEP)에 연결될 수 있다. 주변 트랜지스터(TE)는 제1 도전체들(CB1)을 통해 셀 플러그(CEP)에 전기적으로 연결될 수 있다.
제6 절연막(160) 및 제7 절연막(170)을 관통하는 분리 구조체(DST)가 제공될 수 있다. 분리 구조체(DST)는 연결 영역(COR)에 제공될 수 있다. 분리 구조체(DST)는 제1 방향(D1)으로 연장하는 제1 분리부(DP1) 및 제2 방향(D2)으로 연장하는 제2 분리부(DP2)를 포함할 수 있다. 제1 분리부(DP1) 및 제2 분리부(DP2)는 서로 연결될 수 있다. 제1 분리부(DP1)의 일 단부에 제2 분리부(DP2)가 연결될 수 있다. 도 1a 및 1c에 따른 평면적 관점에서, 분리 구조체(DST)는 T자 형태를 가질 수 있다.
분리 구조체(DST)의 제2 분리부(DP2)에 의해 반도체층(SML) 및 패스 게이트들(PAG)이 분리될 수 있다. 분리 구조체(DST)의 제2 분리부(DP2)에 의해 반도체층(SML) 및 패스 게이트들(PAG)이 이격될 수 있다. 분리 구조체(DST)의 제2 분리부(DP2)는 반도체층(SML) 및 패스 게이트들(PAG) 사이에 배치될 수 있다. 반도체층(SML) 및 패스 게이트들(PAG)은 분리 구조체(DST)의 제2 분리부(DP2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다.
분리 구조체(DST)의 제1 분리부(DP1)에 의해 패스 게이트들(PAG)이 서로 분리될 수 있다. 제1 분리부(DP1)에 의해 분리되는 각각의 패스 게이트들(PAG)은 제1 패스 게이트(PAG1) 및 제2 패스 게이트(PAG2)로 정의될 수 있다. 제1 및 제2 패스 게이트들(PAG1, PAG2)은 분리 구조체(DST)의 제1 분리부(DP1)에 의해 이격될 수 있다. 분리 구조체(DST)의 제1 분리부(DP1)는 제1 및 제2 패스 게이트들(PAG1, PAG2) 사이에 배치될 수 있다. 제1 및 제2 패스 게이트들(PAG1, PAG2)은 분리 구조체(DST)의 제1 분리부(DP1)를 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다.
각각의 제1 분리부(DP1) 및 제2 분리부(DP2)는 제1 분리막(DLa), 제2 분리막(DLb) 및 제3 분리막(DLc)을 포함할 수 있다. 제1 분리부(DP1)의 제1 분리막(DLa), 제2 분리막(DLb) 및 제3 분리막(DLc)은 제1 방향(D1)으로 연장할 수 있다. 제2 분리부(DP2)의 제1 분리막(DLa), 제2 분리막(DLb) 및 제3 분리막(DLc)은 제2 방향(D2)으로 연장할 수 있다. 제1 분리부(DP1)의 제1 분리막(DLa)은 제2 분리부(DP2)의 제1 분리막(DLa)과 연결될 수 있다. 제1 분리부(DP1)의 제2 분리막(DLb)은 제2 분리부(DP2)의 제2 분리막(DLb)과 연결될 수 있다. 제1 분리부(DP1)의 제3 분리막(DLc)은 제2 분리부(DP2)의 제3 분리막(DLc)과 연결될 수 있다.
제2 분리막(DLb)은 제1 분리막(DLa) 내에 제공될 수 있다. 제2 분리막(DLb)의 측벽들 및 상면을 제1 분리막(DLa)이 덮을 수 있다. 제3 분리막(DLc)은 제2 분리막(DLb) 내에 제공될 수 있다. 제3 분리막(DLc)의 측벽들 및 상면을 제2 분리막(DLb)이 덮을 수 있다.
제1 분리막(DLa)은 절연 물질을 포함할 수 있다. 일 예로, 제1 분리막(DLa)은 산화물을 포함할 수 있다. 제2 분리막(DLb)은 반도체 물질을 포함할 수 있다. 일 예로, 제2 분리막(DLb)은 폴리 실리콘을 포함할 수 있다. 제3 분리막(DLc)은 절연 물질을 포함할 수 있다. 일 예로, 제3 분리막(DLc)은 산화물을 포함할 수 있다.
제6 및 제7 절연막들(160, 170)을 관통하는 패스 플러그들(PAP)이 제공될 수 있다. 패스 플러그들(PAP)은 연결 영역(COR)에 제공될 수 있다. 패스 플러그들(PAP)은 제3 방향(D3)으로 연장할 수 있다. 패스 플러그들(PAP)은 원기둥의 형태를 가질 수 있다.
각각의 패스 플러그들(PAP)은 제1 패스막(PL1), 제1 패스막(PL1)을 둘러싸는 제2 패스막(PL2) 및 제2 패스막(PL2)을 둘러싸는 제3 패스막(PL3)을 포함할 수 있다. 제1 패스막(PL1)은 제2 패스막(PL2) 내에 제공될 수 있다. 제2 패스막(PL2)은 제3 패스막(PL3) 내에 제공될 수 있다. 제2 패스막(PL2)은 제1 패스막(PL1)의 측벽 및 상면을 덮을 수 있다. 제3 패스막(PL3)은 제2 패스막(PL2)의 측벽 및 상면을 덮을 수 있다.
제1 패스막(PL1)은 절연 물질을 포함할 수 있다. 일 예로, 제1 패스막(PL1)은 산화물을 포함할 수 있다. 제2 패스막(PL2)은 반도체 물질을 포함할 수 있다. 일 예로, 제2 패스막(PL2)은 폴리 실리콘을 포함할 수 있다. 제3 패스막(PL3)은 절연 물질을 포함할 수 있다. 일 예로, 제3 패스막(PL3)은 산화물을 포함할 수 있다.
제2 패스막(PL2)은 제3 패스막(PL3)에 의해 패스 게이트(PAG)와 이격될 수 있다. 패스 게이트(PAG), 제2 패스막(PL2) 및 제3 패스막(PL3)을 포함하는 구조가 반도체 장치의 패스 트랜지스터로 사용될 수 있다.
각각의 제4 본딩 구조체(BDS4), 제2 본딩 구조체(BDS2) 및 워드라인 컨택 구조체(WCS)는 제2 도전체(CB2)로 정의될 수 있다. 패스 플러그(PAP)는 제2 도전체들(CB2)을 통해 도전 패턴(CP)에 연결될 수 있다. 다시 말하면, 패스 플러그(PAP)는 제4 본딩 구조체(BDS4), 제2 본딩 구조체(BDS2) 및 워드라인 컨택 구조체(WCS)를 통해 도전 패턴(CP)에 연결될 수 있다. 패스 플러그(PAP)는 제2 도전체들(CB2)을 통해 도전 패턴(CP)에 전기적으로 연결될 수 있다.
패스 플러그들(PAP)은 제1 패스 게이트(PAG1)를 관통하는 제1 패스 플러그들(PAP1) 및 제2 패스 게이트(PAG2)를 관통하는 제2 패스 플러그들(PAP2)을 포함할 수 있다. 제1 패스 게이트(PAG1)는 제1 패스 플러그들(PAP1)을 둘러쌀 수 있다. 제2 패스 게이트(PAG2)는 제2 패스 플러그들(PAP2)을 둘러쌀 수 있다. 제1 패스 플러그들(PAP1)은 제1 방향(D1)으로 배열될 수 있다. 제2 패스 플러그들(PAP2)은 제1 방향(D1)으로 배열될 수 있다. 제1 패스 플러그들(PAP1)은 분리 구조체(DST)의 제1 분리부(DP1)를 사이에 두고 제2 패스 플러그들(PAP2)과 이격될 수 있다. 일 예로, 제1 패스 플러그들(PAP1)은 분리 구조체(DST)의 제1 분리부(DP1)를 사이에 두고 제2 패스 플러그들(PAP2)과 제2 방향(D2)으로 이격될 수 있다.
서로 인접하는 제1 패스 플러그들(PAP1)은 제1 방향(D1)으로 이격될 수 있다. 서로 인접하는 제2 패스 플러그들(PAP2)은 제1 방향(D1)으로 이격될 수 있다. 각각의 제1 패스 플러그들(PAP1) 및 제2 패스 플러그들(PAP2)이 반도체층(SML)으로부터 제1 방향(D1)으로 이격되는 거리는 서로 다를 수 있다. 일 예로, 도 1c를 참조하면, 각각의 제1 패스 플러그들(PAP1)은 반도체층(SML)으로부터 제1 방향(D1)으로 제1 거리(L1), 제2 거리(L2) 또는 제3 거리(L3)만큼 이격될 수 있고, 각각의 제2 패스 플러그들(PAP2)은 반도체층(SML)으로부터 제1 방향(D1)으로 제4 거리(L4) 또는 제5 거리(L5)만큼 이격될 수 있다. 제1 거리(L1)는 제4 거리(L4)보다 작을 수 있고, 제4 거리(L4)는 제2 거리(L2)보다 작을 수 있고, 제2 거리(L2)는 제5 거리(L5)보다 작을 수 있고, 제5 거리(L5)는 제3 거리(L3)보다 작을 수 있다.
도전 패턴들(CP)은 제1 도전 패턴(CP1), 제1 도전 패턴(CP1)에 인접하는 제2 도전 패턴(CP2) 및 제1 도전 패턴(CP1)에 인접하는 제3 도전 패턴(CP3)을 포함할 수 있다. 제2 및 제3 도전 패턴들(CP2, CP3)은 제1 도전 패턴(CP1)의 위아래에 배치될 수 있다. 제1 내지 제3 도전 패턴들(CP1, CP2, CP3)은 서로 인접하는 3개의 도전 패턴들(CP)일 수 있다.
제1 패스 플러그들(PAP1) 및 제2 패스 플러그들(PAP2)은 교대로 도전 패턴들(CP)에 전기적으로 연결될 수 있다. 일 예로, 제1 도전 패턴(CP1)에 제2 패스 플러그(PAP2)가 전기적으로 연결되는 경우, 제1 도전 패턴(CP1)에 인접하는 제2 도전 패턴(CP2)에는 제1 패스 플러그(PAP1)가 전기적으로 연결될 수 있고, 제1 도전 패턴(CP1)에 인접하는 제3 도전 패턴(CP3)에는 제1 패스 플러그(PAP1)가 전기적으로 연결될 수 있다.
제1 패스 플러그들(PAP1)과 연결되는 워드라인 컨택 구조체들(WCS) 및 제2 패스 플러그들(PAP2)과 연결되는 워드라인 컨택 구조체들(WCS)은 도전 패턴들(CP)에 교대로 연결될 수 있다. 일 예로, 제1 도전 패턴(CP1)에 제2 패스 플러그(PAP2)에 연결되는 워드라인 컨택 구조체(WCS)가 연결되는 경우, 제1 도전 패턴(CP1)에 인접하는 제2 도전 패턴(CP2)에는 제1 패스 플러그(PAP1)에 연결되는 워드라인 컨택 구조체(WCS)가 연결될 수 있고, 제1 도전 패턴(CP1)에 인접하는 제3 도전 패턴(CP3)에는 제1 패스 플러그(PAP1)에 연결되는 워드라인 컨택 구조체(WCS)가 연결될 수 있다.
반도체층(SML), 패스 게이트들(PAG), 분리 구조체(DST) 및 패스 플러그들(PAP)을 덮는 제8 절연막(180)이 제공될 수 있다. 제8 절연막(180)은 절연 물질을 포함할 수 있다. 일 예로, 제8 절연막(180)은 산화물 또는 질화물을 포함할 수 있다.
제8 절연막(180)을 덮는 제9 절연막(190)이 제공될 수 있다. 제9 절연막(190)은 절연 물질을 포함할 수 있다. 일 예로, 제9 절연막(190)은 산화물 또는 질화물을 포함할 수 있다.
제8 절연막(180) 내에 제2 컨택들(CT2)이 제공될 수 있다. 제2 컨택(CT2)은 패스 플러그(PAP)에 연결될 수 있다. 제2 컨택(CT2)은 제3 패스막(PL3)을 관통하여 제2 패스막(PL2)에 연결될 수 있다. 제2 컨택(CT2)은 제3 패스막(PL3)을 관통하여 제2 패스막(PL2)에 접할 수 있다. 제2 컨택(CT2)은 도전 물질을 포함할 수 있다.
제9 절연막(190) 내에 제2 배선들(ML2)이 제공될 수 있다. 제2 배선(ML2)은 제2 컨택(CT2)에 연결될 수 있다. 제2 배선들(ML2)은 도전 물질을 포함할 수 있다.
도 1d를 참조하면, 각각의 패스 플러그들(PAP)의 제2 패스막(PL2)은 제2 컨택(CT2)에 접하는 제1 부분(PT1a), 제4 본딩 컨택(BDC4)에 접하는 제2 부분(PT2a), 및 제1 및 제2 부분들(PT1a, PT2a) 사이의 제3 부분(PT3a)을 포함할 수 있다.
제2 패스막(PL2)의 제1 부분(PT1a)은 제8 절연막(180)에 의해 둘러싸이는 부분일 수 있다. 제2 패스막(PL2)의 제1 부분(PT1a)은 제8 절연막(180)과 동일한 레벨에 배치되는 부분일 수 있다. 제2 패스막(PL2)의 제2 부분(PT2a)은 제6 절연막(160) 및 제7 절연막(170)에 의해 둘러싸이는 부분일 수 있다. 제2 패스막(PL2)의 제3 부분(PT3a)은 패스 게이트(PAG)에 의해 둘러싸이는 부분일 수 있다. 제2 패스막(PL2)의 제3 부분(PT3a)은 패스 게이트(PAG)와 동일한 레벨에 배치되는 부분일 수 있다. 제2 패스막(PL2)의 제3 부분(PT3a)은 패스 게이트(PAG)에 인접할 수 있다.
제2 패스막(PL2)의 제1 부분(PT1a)은 제2 패스막(PL2)의 제3 부분(PT3a) 위에 배치될 수 있다. 제2 패스막(PL2)의 제2 부분(PT2a)은 제2 패스막(PL2)의 제3 부분(PT3a) 아래에 배치될 수 있다. 제2 패스막(PL2)의 제3 부분(PT3a)은 제2 패스막(PL2)의 제1 부분(PT1a) 및 제2 부분(PT2a)을 연결할 수 있다. 제2 패스막(PL2)의 제2 부분(PT2a)은 제1 패스막(PL1)의 하면을 덮을 수 있다.
제2 패스막(PL2)의 제1 부분(PT1a)은 도프트 폴리 실리콘을 포함할 수 있다. 일 예로, 제2 패스막(PL2)의 제1 부분(PT1a)에 도핑되는 불순물은 N형 불순물일 수 있다. 일 예로, 제2 패스막(PL2)의 제1 부분(PT1a)에 도핑되는 N형 불순물은 인(phosphorus)일 수 있다. 제2 패스막(PL2)의 제2 부분(PT2a)은 도프트 폴리 실리콘을 포함할 수 있다. 일 예로, 제2 패스막(PL2)의 제2 부분(PT2a)에 도핑되는 불순물은 N형 불순물일 수 있다. 일 예로, 제2 패스막(PL2)의 제2 부분(PT2a)에 도핑되는 N형 불순물은 인(phosphorus)일 수 있다. 제2 패스막(PL2)의 제3 부분(PT3a)은 언도프트 폴리 실리콘을 포함할 수 있다.
도 1e를 참조하면, 제1 분리부(DP1) 및 제2 분리부(DP2)의 제2 분리막(DLb)은 각각 제1 부분(PT1b), 제2 부분(PT2b) 및 제3 부분(PT3b)을 포함할 수 있다.
제2 분리막(DLb)의 제1 부분(PT1b)은 제8 절연막(180)에 의해 둘러싸이는 부분일 수 있다. 제2 분리막(DLb)의 제1 부분(PT1b)은 제8 절연막(180)과 동일한 레벨에 배치되는 부분일 수 있다. 제2 분리막(DLb)의 제2 부분(PT2b)은 제6 절연막(160) 및 제7 절연막(170)에 의해 둘러싸이는 부분일 수 있다. 제2 분리막(DLb)의 제3 부분(PT3b)은 패스 게이트(PAG) 및 반도체층(SML)과 동일한 레벨에 배치되는 부분일 수 있다.
제2 분리막(DLb)의 제1 부분(PT1b)은 제2 분리막(DLb)의 제3 부분(PT3b) 위에 배치될 수 있다. 제2 분리막(DLb)의 제2 부분(PT2b)은 제2 분리막(DLb)의 제3 부분(PT3b) 아래에 배치될 수 있다. 제2 분리막(DLb)의 제3 부분(PT3b)은 제2 분리막(DLb)의 제1 부분(PT1b) 및 제2 부분(PT2b)을 연결할 수 있다. 제2 분리막(DLb) 제2 부분(PT2b)은 제3 분리막(DLc)의 하면을 덮을 수 있다.
제2 분리막(DLb)의 제1 부분(PT1b)은 도프트 폴리 실리콘을 포함할 수 있다. 일 예로, 제2 분리막(DLb)의 제1 부분(PT1b)에 도핑되는 불순물은 N형 불순물일 수 있다. 일 예로, 제2 분리막(DLb)의 제1 부분(PT1b)에 도핑되는 N형 불순물은 인(phosphorus)일 수 있다. 제2 분리막(DLb)의 제2 부분(PT2b)은 도프트 폴리 실리콘을 포함할 수 있다. 일 예로, 제2 분리막(DLb)의 제2 부분(PT2b)에 도핑되는 불순물은 N형 불순물일 수 있다. 일 예로, 제2 분리막(DLb)의 제2 부분(PT2b)에 도핑되는 N형 불순물은 인(phosphorus)일 수 있다. 제2 분리막(DLb)의 제3 부분(PT3b)은 언도프트 폴리 실리콘을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 주변 트랜지스터(TE)가 형성되는 반도체층(SML)과 패스 트랜지스터의 패스 게이트(PAG)가 동일한 레벨에 배치될 수 있다. 이에 따라, 패스 트랜지스터의 게이트로 사용하기 위한 별도의 도전막을 형성할 필요가 없어, 반도체 장치의 크기가 최소화될 수 있다.
본 발명의 실시예에 따른 반도체 장치는 패스 트랜지스터들이 적층체(STA)의 계단형 구조(STE)와 중첩되도록 배치될 수 있다. 이에 따라, 패스 트랜지스터들에 의한 반도체 장치의 면적 증가가 최소화될 수 있다. 또한, 패스 트랜지스터와 도전 패턴(CP)을 연결하는 제2 도전체들(CB2)의 길이가 최소화될 수 있다.
도 2a, 3, 4a, 5a, 6a, 7, 8, 9, 10, 11 및 12는 본 발명의 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들이다. 도 2b는 도 2a의 A2-A2'선에 따른 단면도이다. 도 4b는 도 4a의 A3-A3'선에 따른 단면도이다. 도 5b는 도 5a의 A4-A4'선에 따른 단면도이다. 도 6b는 도 6a의 A5-A5'선에 따른 단면도이다.
설명의 간결함을 위해, 도 1a 내지 도 1e를 참조하여 설명된 구성요소에 대한 중복되는 설명은 생략하기로 한다. 아래에서 설명하는 제조 방법은, 도 1a 내지 1e에 따른 반도체 장치를 제조하는 방법의 하나의 실시예일 뿐이고, 도 1a 내지 1e에 따른 반도체 장치를 제조하는 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 2a 및 2b를 참조하면, 소스 구조체(SOS)를 형성할 수 있다. 소스 구조체(SOS) 상에 적층체(STA)를 형성할 수 있다. 적층체(STA)를 관통하는 셀 플러그들(CEP)을 형성할 수 있다. 적층체(STA)를 덮는 제1 절연막(110)을 형성할 수 있다. 제1 절연막(110)을 관통하는 제1 비트라인 컨택들(BC1) 및 제1 워드라인 컨택들(WC1)을 형성할 수 있다.
제1 절연막(110)을 덮는 제2 내지 제4 절연막들(120, 130, 140)을 순차적으로 형성할 수 있다. 제2 내지 제4 절연막들(120, 130, 140)을 형성하는 동안, 제2 비트라인 컨택들(BC2), 비트라인(BL) 및 제1 본딩 구조체(BDS1)를 순차적으로 형성할 수 있다. 제2 내지 제4 절연막들(120, 130, 140)을 형성하는 동안, 제2 워드라인 컨택들(WC2), 워드라인 패드들(WP) 및 제2 본딩 구조체(BDS2)를 순차적으로 형성할 수 있다.
도 3을 참조하면, 제2 기판(100)을 형성할 수 있다. 제2 기판(100)은 제1 영역(RG1) 및 제2 영역(RG2)을 포함할 수 있다. 제2 영역(RG2)은 제1 영역(RG1) 상에 제공될 수 있다. 제2 영역(RG2)은 제1 영역(RG1)보다 높은 레벨에 배치될 수 있다.
제2 기판(100)의 제1 영역(RG1) 및 제2 영역(RG2)은 반도체 물질을 포함할 수 있다. 제2 기판(100)의 제1 영역(RG1)에는 불순물이 제1 도핑 농도로 도핑될 수 있다. 제2 기판(100)의 제2 영역(RG2)에는 불순물이 제2 도핑 농도로 도핑될 수 있다. 일 예로, 제1 영역(RG1) 및 제2 영역(RG2)에 도핑되는 불순물은 P형 불순물일 수 있다. 제1 도핑 농도는 제2 도핑 농도보다 클 수 있다.
제2 기판(100)의 제2 영역(RG2) 상에 주변 트랜지스터들(TE)을 형성할 수 있다. 제2 기판(100)의 제2 영역(RG2) 내에 소자 분리막들(IS)을 형성할 수 있다. 제2 기판(100) 및 주변 트랜지스터들(TE)을 덮는 제7 절연막(170) 및 제6 절연막(160)을 순차적으로 형성할 수 있다. 제6 및 제7 절연막(160, 170)이 형성되는 동안, 제7 절연막(170) 내에 제1 컨택들(CT1) 및 제1 배선들(ML1)을 형성할 수 있다.
도 4a 및 4b를 참조하면, 제6 절연막(160) 상에 제1 마스크막(MA1)을 형성할 수 있다. 제1 마스크막(MA1)은 제1 개구부들(OP1)을 포함할 수 있다.
제1 마스크막(MA1)을 식각 마스크로 이용하여, 제6 절연막(160), 제7 절연막(170) 및 제2 기판(100)을 식각할 수 있다. 제6 절연막(160), 제7 절연막(170) 및 제2 기판(100)이 식각되어, 제1 트렌치(TR1), 제2 트렌치(TR2) 및 제1 홀들(HO1)이 형성될 수 있다. 제1 트렌치(TR1), 제2 트렌치(TR2) 및 제1 홀들(HO1)은 제6 절연막(160) 및 제7 절연막(170)을 관통할 수 있다. 제1 트렌치(TR1), 제2 트렌치(TR2) 및 제1 홀들(HO1)은 제2 기판(100)의 제2 영역(RG2)을 관통할 수 있다. 제1 트렌치(TR1), 제2 트렌치(TR2) 및 제1 홀들(HO1)의 하면들은 제2 기판(100)의 제1 영역(RG1) 내에 배치될 수 있다. 제6 절연막(160), 제7 절연막(170) 및 제2 기판(100)이 식각된 후, 제1 마스크막(MA1)이 제거될 수 있다.
제1 트렌치(TR1)는 제1 방향(D1)으로 연장할 수 있다. 제2 트렌치(TR2)는 제2 방향(D2)으로 연장할 수 있다. 제1 트렌치(TR1)와 제2 트렌치(TR2)는 연결될 수 있다. 제1 트렌치(TR1)의 일 단부에 제2 트렌치(TR2)가 연결될 수 있다. 제1 홀들(HO1) 사이에 제1 트렌치(TR1)가 배치될 수 있다. 제1 트렌치(TR1), 제2 트렌치(TR2) 및 제1 홀들(HO1)은 연결 영역(COR)에 형성될 수 있다.
도 5a 및 5b를 참조하면, 제1 물질막(MAL1) 및 제2 물질막(MAL2)을 형성할 수 있다. 제1 물질막(MAL1)은 제6 절연막(160)의 상면, 제1 트렌치(TR1), 제2 트렌치(TR2) 및 제1 홀들(HO1)에 컨포멀하게 형성될 수 있다. 제1 물질막(MAL1)의 일부는 제1 트렌치(TR1) 내에 형성될 수 있다. 제1 물질막(MAL1)의 일부는 제2 트렌치(TR2) 내에 형성될 수 있다. 제1 물질막(MAL1)의 일부는 제1 홀(HO1) 내에 형성될 수 있다. 제1 물질막(MAL1)은 절연 물질을 포함할 수 있다. 일 예로, 제1 물질막(MAL1)은 산화물을 포함할 수 있다.
제2 물질막(MAL2)은 제1 물질막(MAL1) 상에 컨포멀하게 형성될 수 있다. 제2 물질막(MAL2)의 일부는 제1 트렌치(TR1) 내에 형성될 수 있다. 제2 물질막(MAL2)의 일부는 제2 트렌치(TR2) 내에 형성될 수 있다. 제2 물질막(MAL2)의 일부는 제1 홀(HO1) 내에 형성될 수 있다. 제2 물질막(MAL2)은 반도체 물질을 포함할 수 있다. 일 예로, 제2 물질막(MAL2)은 폴리 실리콘을 포함할 수 있다.
제2 물질막(MAL2)에 불순물(DOP)을 도핑할 수 있다. 불순물(DOP)은 제3 방향(D3)의 반대 방향으로 제2 물질막(MAL2)에 주입될 수 있다. 불순물(DOP)은 제2 기판(100)의 상면에 수직하는 방향으로 제2 물질막(MAL2)에 주입될 수 있다. 불순물(DOP)의 주입 및 확산에 따라 제2 물질막(MAL2)이 도핑될 수 있다.
불순물(DOP)이 제2 물질막(MAL2)에 주입되는 방향에 따라, 제2 물질막(MAL2)의 제2 기판(100)의 제1 영역(RG1)에 의해 둘러싸이는 부분에는 불순물(DOP)이 도핑될 수 있고, 제2 물질막(MAL2)의 제2 기판(100)의 제2 영역(RG2)에 의해 둘러싸이는 부분에는 불순물(DOP)이 도핑되지 않을 수 있고, 제2 물질막(MAL2)의 제6 및 제7 절연막들(160, 170)에 의해 둘러싸이는 부분에는 불순물(DOP)이 도핑될 수 있다.
도 6a 및 6b를 참조하면, 제2 물질막(MAL2) 상에 제3 분리막들(DLc) 및 제1 패스막들(PL1)을 형성할 수 있다. 제3 분리막들(DLc) 및 제1 패스막들(PL1)을 형성하는 것은, 제2 물질막(MAL2) 상에 절연 물질막을 형성하는 것, 및 절연 물질막을 식각하여 제3 분리막들(DLc) 및 제1 패스막들(PL1)로 분리하는 것을 포함할 수 있다. 제3 분리막(DLc)은 제1 트렌치(TR1) 또는 제2 트렌치(TR2) 내에 형성될 수 있다. 제1 트렌치(TR1) 내의 제3 분리막(DLc) 및 제2 트렌치(TR2) 내의 제3 분리막(DLc)은 서로 경계없이 연결될 수 있다. 다시 말하면, 제1 트렌치(TR1) 내의 제3 분리막(DLc) 및 제2 트렌치(TR2) 내의 제3 분리막(DLc)은 일체로 형성될 수 있다. 제1 패스막(PL1)은 제1 홀(HO1) 내에 형성될 수 있다.
도 7을 참조하면, 제3 물질막(MAL3)을 형성할 수 있다. 제3 물질막(MAL3)을 형성하는 것은, 제2 물질막(MAL2), 제3 분리막들(DLc) 및 제1 패스막들(PL1) 상에 반도체 물질을 증착하는 것을 포함할 수 있다. 일 예로, 반도체 물질은 폴리 실리콘일 수 있다. 제2 물질막(MAL2) 상에 증착된 반도체 물질은 제2 물질막(MAL2)과 경계없이 연결될 수 있다. 다시 말하면, 제2 물질막(MAL2) 상에 증착된 반도체 물질은 제2 물질막(MAL2)과 일체로 결합될 수 있다. 일체로 결합된 제2 물질막(MAL2) 및 반도체 물질이 제3 물질막(MAL3)으로 정의될 수 있다.
도 8을 참조하면, 제3 물질막(MAL3)의 상부 및 제1 물질막(MAL1)의 상부를 제거할 수 있다. 일 예로, 제3 물질막(MAL3)의 상부 및 제1 물질막(MAL1)의 상부는 CMP(chemical mechanical polishing) 공정을 통해 제거될 수 있다. 제1 물질막(MAL1)의 상부가 제거됨에 따라, 제1 물질막(MAL1)이 복수개의 부분들로 분리될 수 있다. 분리된 제1 물질막(MAL1)의 부분들은 각각 제1 분리막들(DLa) 또는 제3 패스막들(PL3)로 정의될 수 있다. 제3 물질막(MAL3)의 상부가 제거됨에 따라, 제3 물질막(MAL3)이 복수개의 부분들로 분리될 수 있다. 분리된 제3 물질막(MAL3)의 부분들은 각각 제2 분리막들(DLb) 및 제2 패스막들(PL2)로 정의될 수 있다.
제3 물질막(MAL3)의 상부 및 제1 물질막(MAL1)의 상부가 제거되어, 패스 플러그들(PAP)이 형성될 수 있다. 패스 플러그들(PAP)은 제2 기판(100)에 의해 둘러싸일 수 있다. 패스 플러그들(PAP)은 제2 기판(100)의 제2 영역(RG2)을 관통할 수 있다. 제3 물질막(MAL3)의 상부 및 제1 물질막(MAL1)의 상부가 제거되어, 분리 구조체(DST)가 형성될 수 있다. 분리 구조체(DST)는 제2 기판(100)의 제2 영역(RG2)을 관통할 수 있다.
제3 물질막(MAL3)의 상부 및 제1 물질막(MAL1)의 상부가 제거됨에 따라, 제6 절연막(160)의 상면이 노출될 수 있다.
도 9를 참조하면, 제6 절연막(160) 상에 제5 절연막(150)을 형성할 수 있다. 제1 배선(ML1)과 연결되는 제3 본딩 구조체(BDS3)를 형성할 수 있다. 패스 플러그(PAP)와 연결되는 제4 본딩 구조체(BDS4)를 형성할 수 있다.
도 10을 참조하면, 제2 기판(100)을 반전시킬 수 있다. 제2 기판(100)이 반전되어, 제2 기판(100) 상에 형성된 구성요소들이 반전될 수 있다. 이어서, 제3 본딩 구조체(BDS3)의 제3 본딩 패드(BP3)를 제1 본딩 구조체(BDS1)의 제1 본딩 패드(BP1)에 본딩시킬 수 있고, 제4 본딩 구조체(BDS4)의 제4 본딩 패드(BP4)를 제2 본딩 구조체(BDS2)의 제2 본딩 패드(BP2)에 본딩시킬 수 있다.
제3 본딩 구조체(BDS3)의 제3 본딩 패드(BP3)를 제1 본딩 구조체(BDS1)의 제1 본딩 패드(BP1)에 본딩되어, 주변 트랜지스터(TE)가 셀 플러그(CEP)에 전기적으로 연결될 수 있다. 제4 본딩 구조체(BDS4)의 제4 본딩 패드(BP4)를 제2 본딩 구조체(BDS2)의 제2 본딩 패드(BP2)에 본딩되어, 패스 플러그(PAP)가 도전 패턴(CP)에 전기적으로 연결될 수 있다.
제1 내지 제4 본딩 패드들(BP1, BP2, BP3, BP4)이 본딩되는 것과 동시에, 제5 절연막(150)이 제4 절연막(140)에 본딩될 수 있다.
도 11을 참조하면, 제2 기판(100)의 제1 영역(RG1)을 선택적으로 제거할 수 있다. 일 예로, 제2 기판(100)의 제1 영역(RG1)은 딥 아웃(dip out) 공정에 의해 선택적으로 제거될 수 있다.
제2 기판(100)의 제1 영역(RG1)이 제거되어, 복수개의 제2 영역(RG2) 부분들로 분리될 수 있다. 분리된 제2 영역(RG2)의 복수개의 부분들은 반도체층(SML) 또는 패스 게이트들(PAG)로 정의될 수 있다.
제2 기판(100)의 제1 영역(RG1)이 제거되어, 패스 플러그들(PAP)의 일부들 및 분리 구조체(DST)의 일부가 노출될 수 있다. 일 예로, 제2 영역(RG2)에 매립되지 않은 패스 플러그들(PAP)의 상부들 및 분리 구조체(DST)의 상부가 노출될 수 있다.
도 12를 참조하면, 반도체층(SML), 패스 게이트들(PAG), 분리 구조체(DST) 및 패스 플러그들(PAP)을 덮는 제8 절연막(180)을 형성할 수 있다.
제8 절연막(180) 상에 제2 개구부들(OP2)을 포함하는 제2 마스크막(MA2)을 형성할 수 있다. 이어서, 제2 마스크막(MA2)을 식각 마스크로 이용하여 식각 공정을 수행할 수 있다. 식각 공정에 따라, 제8 절연막(180) 및 패스 플러그(PAP)의 제3 패스막(PL3)이 식각될 수 있다.
제8 절연막(180) 및 패스 플러그(PAP)의 제3 패스막(PL3)이 식각되어, 제2 홀(HO2)이 형성될 수 있다. 패스 플러그(PAP)의 제2 패스막(PL2)이 제2 홀(HO2)을 통해 노출될 수 있다. 제8 절연막(180) 및 패스 플러그(PAP)의 제3 패스막(PL3)이 식각된 후, 제2 마스크막(MA2)이 제거될 수 있다.
이어서, 제2 홀(HO2) 내에 제2 컨택들(CT2)을 형성할 수 있고, 제8 절연막(180) 상에 제9 절연막(190)을 형성할 수 있고, 제9 절연막(190) 내에 제2 배선들(ML2)을 형성할 수 있다(도 1b 참조). 제2 컨택(CT2)은 제2 기판(100)의 제1 영역(RG1)이 제거되어 노출된 패스 플러그(PAP)의 일부에 연결될 수 있다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은 제2 기판(100)이 분리되어 반도체층(SML)과 패스 게이트(PAG)가 형성될 수 있다. 이에 따라, 패스 트랜지스터의 게이트로 사용하기 위한 별도의 도전막을 형성할 필요가 없어, 반도체 장치의 크기가 최소화될 수 있다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은 제1 홀(HO1)의 폭 및 깊이를 조절하여, 패스 플러그(PAP)의 폭 및 깊이를 목표치에 맞출 수 있다. 패스 플러그(PAP)의 폭 및 깊이를 목표치에 맞춰, 패스 트랜지스터를 최적화시킬 수 있다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 14는 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 14를 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 13을 참조하여 설명한 것과 유사하게, 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
STA: 적층체
CEP: 셀 플러그
PAP: 패스 플러그
TE: 주변 트랜지스터

Claims (31)

  1. 도전 패턴 및 절연 패턴을 포함하는 적층체;
    상기 적층체를 관통하는 셀 플러그;
    반도체층;
    상기 반도체층에 배치되는 주변 트랜지스터;
    상기 주변 트랜지스터와 상기 셀 플러그를 연결하는 제1 도전체;
    상기 도전 패턴과 연결되는 제2 도전체;
    상기 제2 도전체와 연결되는 패스 플러그; 및
    상기 패스 플러그를 둘러싸는 패스 게이트를 포함하고,
    상기 패스 게이트는 상기 반도체층과 실질적으로 동일한 레벨에 배치되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 반도체층 및 상기 패스 게이트는 동일한 물질을 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 반도체층 및 상기 패스 게이트는 도프트 실리콘을 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 반도체층은 상기 주변 트랜지스터가 배치되는 제1 면을 포함하고,
    상기 패스 게이트는 상기 제1 면의 레벨과 실질적으로 동일한 레벨의 제2 면을 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 반도체층의 상기 제1 면에 대향하는 제3 면의 레벨은 상기 패스 게이트의 상기 제2 면에 대향하는 제4 면의 레벨과 실질적으로 동일한 반도체 장치.
  6. 제1 항에 있어서,
    상기 반도체층과 상기 패스 게이트를 전기적으로 분리하는 분리 구조체를 더 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 분리 구조체는 제1 분리막 및 상기 제1 분리막 내의 제2 분리막을 포함하고,
    상기 제1 분리막은 절연 물질을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제2 분리막은 반도체 물질을 포함하는 반도체 장치.
  9. 도전 패턴 및 절연 패턴을 포함하는 적층체;
    상기 적층체를 관통하는 셀 플러그;
    반도체층;
    상기 반도체층에 배치되는 주변 트랜지스터;
    상기 주변 트랜지스터와 상기 셀 플러그를 연결하는 제1 도전체;
    상기 도전 패턴과 연결되는 제2 도전체;
    상기 제2 도전체와 연결되는 패스 플러그; 및
    상기 패스 플러그를 둘러싸는 패스 게이트를 포함하고,
    상기 패스 게이트는 상기 반도체층과 동일한 물질을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 패스 게이트 및 상기 반도체층은 반도체 물질을 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 패스 게이트 및 상기 반도체층은 P형 불순물이 도핑된 도프트 실리콘을 포함하는 반도체 장치.
  12. 제9 항에 있어서,
    상기 제1 도전체는 비트라인을 포함하는 반도체 장치.
  13. 제9 항에 있어서,
    상기 패스 게이트 및 상기 반도체층을 이격시키는 분리 구조체를 포함하는 반도체 장치.
  14. 제9 항에 있어서,
    상기 패스 플러그는 제1 패스막 및 상기 제1 패스막을 둘러싸는 제2 패스막을 포함하고,
    상기 제1 패스막은 상기 제2 패스막에 의해 상기 패스 게이트와 이격되는 반도체 장치.
  15. 제14 항에 있어서,
    상기 제1 패스막은 반도체 물질을 포함하고,
    상기 제2 패스막은 절연 물질을 포함하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 제1 패스막은,
    상기 패스 게이트에 인접하는 제1 부분;
    상기 제1 부분 위에 배치되는 제2 부분; 및
    상기 제1 부분 아래에 배치되는 제3 부분을 포함하고,
    상기 제1 부분은 언도프트 폴리 실리콘을 포함하고,
    상기 제2 및 제3 부분들은 도프트 폴리 실리콘을 포함하는 반도체 장치.
  17. 서로 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체;
    상기 적층체를 관통하는 셀 플러그;
    각각의 상기 도전 패턴들과 전기적으로 연결되는 각각의 패스 플러그들, 상기 패스 플러그들은 제1 방향으로 배열되는 제1 패스 플러그들 및 상기 제1 방향으로 배열되는 제2 패스 플러그들을 포함하고;
    상기 제1 패스 플러그들을 둘러싸는 제1 패스 게이트;
    상기 제2 패스 플러그들을 둘러싸는 제2 패스 게이트; 및
    상기 제1 패스 게이트 및 상기 제2 패스 게이트를 분리하는 분리 구조체를 포함하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 패스 플러그들 및 상기 제2 패스 플러그들은 상기 분리 구조체를 사이에 두고 서로 이격되는 반도체 장치.
  19. 제17 항에 있어서,
    상기 분리 구조체는 상기 제1 방향으로 연장하는 제1 분리부 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 분리부를 포함하는 반도체 장치.
  20. 제17 항에 있어서,
    상기 도전 패턴들은 제1 도전 패턴, 상기 제1 도전 패턴에 인접하는 제2 도전 패턴 및 상기 제1 도전 패턴에 인접하는 제3 도전 패턴을 포함하고,
    상기 제1 도전 패턴은 상기 제1 패스 플러그들 중 하나에 연결되고,
    상기 제2 도전 패턴은 상기 제2 패스 플러그들 중 하나에 연결되고,
    상기 제3 도전 패턴은 상기 제2 패스 플러그들 중 다른 하나에 연결되는 반도체 장치.
  21. 제20 항에 있어서,
    상기 제1 패스 플러그들 중 상기 하나는 상기 제2 패스 플러그들 중 상기 하나 및 상기 제2 패스 플러그들 중 상기 다른 하나 사이에 배치되는 반도체 장치.
  22. 도전 패턴 및 절연 패턴을 포함하는 적층체를 형성하는 단계;
    상기 적층체를 관통하는 셀 플러그를 형성하는 단계;
    제1 영역 및 상기 제1 영역 상의 제2 영역을 포함하는 기판을 형성하는 단계;
    상기 기판에 의해 둘러싸이는 패스 플러그를 형성하는 단계;
    상기 패스 플러그를 상기 도전 패턴에 전기적으로 연결하는 단계;
    상기 기판의 상기 제1 영역을 제거하여 상기 패스 플러그의 일부를 노출시키는 단계; 및
    상기 패스 플러그의 상기 일부에 연결되는 컨택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  23. 제22 항에 있어서,
    상기 패스 플러그를 상기 도전 패턴에 전기적으로 연결하는 단계는,
    상기 패스 플러그에 연결되는 제1 본딩 패드 및 상기 도전 패턴에 연결되는 제2 본딩 패드를 본딩하는 단계를 포함하는 반도체 장치의 제조 방법.
  24. 제22 항에 있어서,
    상기 기판에 주변 트랜지스터를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  25. 제24 항에 있어서,
    상기 주변 트랜지스터를 상기 셀 플러그에 전기적으로 연결하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  26. 제25 항에 있어서,
    상기 주변 트랜지스터와 상기 셀 플러그가 전기적으로 연결되는 시점은 상기 패스 플러그와 상기 도전 패턴이 전기적으로 연결되는 시점과 실질적으로 동일한 반도체 장치의 제조 방법.
  27. 제22 항에 있어서,
    상기 기판의 상기 제2 영역을 관통하는 분리 구조체를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  28. 제27 항에 있어서,
    상기 분리 구조체를 형성하는 단계는,
    상기 기판의 상기 제2 영역을 관통하는 트렌치를 형성하는 단계;
    상기 트렌치에 제1 물질막 및 제2 물질막을 컨포멀하게 형성하는 단계; 및
    상기 제1 물질막의 상부 및 상기 제2 물질막의 상부를 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  29. 제22 항에 있어서,
    상기 패스 플러그를 형성하는 단계는,
    상기 기판의 상기 제2 영역을 관통하는 홀을 형성하는 단계;
    상기 홀에 제1 물질막 및 제2 물질막을 컨포멀하게 형성하는 단계; 및
    상기 제1 물질막의 상부 및 상기 제2 물질막의 상부를 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  30. 제29 항에 있어서,
    상기 패스 플러그를 형성하는 단계는,
    상기 제2 물질막에 불순물을 도핑하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  31. 제22 항에 있어서,
    상기 패스 플러그는 제1 패스막 및 상기 제1 패스막을 둘러싸는 제2 패스막을 포함하고,
    상기 컨택을 형성하는 단계는,
    상기 제2 패스막을 관통하는 홀을 형성하는 단계; 및
    상기 홀 내에 상기 컨택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
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