KR20210063527A - 3차원 반도체 메모리 장치 - Google Patents

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KR20210063527A
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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 제1 기판 상에 집적된 주변 회로들을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상에 배치되는 제2 기판; 상기 제2 기판 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 전극 구조체; 및 상기 전극 구조체 및 상기 제2 기판을 관통하는 관통 배선 구조체를 포함하되, 상기 관통 배선 구조체는 하부 절연 패턴, 상기 하부 절연 패턴 상에 배치되는 몰드 패턴 구조체, 상기 하부 절연 패턴 및 상기 몰드 패턴 구조체 사이에 개재된 보호 패턴, 및 관통 플러그를 포함하고, 상기 관통 플러그는 상기 몰드 패턴 구조체, 상기 하부 절연 패턴을 관통하고 상기 주변 회로 구조체와 연결되고, 상기 보호 패턴은 상기 전극들 중 최하층 전극보다 낮은 레벨에 위치할 수 있다.

Description

3차원 반도체 메모리 장치{THREE-DIMENSIONAL SEMICONDUCTOR DEVICES}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 제1 기판 상에 집적된 주변 회로들을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상에 배치되는 제2 기판; 상기 제2 기판 상에 수직적으로 적층된 복수 개의 전극들을 포함하는 전극 구조체; 및 상기 전극 구조체 및 상기 제2 기판을 관통하는 관통 배선 구조체를 포함하되, 상기 관통 배선 구조체는 하부 절연 패턴, 상기 하부 절연 패턴 상에 배치되는 몰드 패턴 구조체, 상기 하부 절연 패턴 및 상기 몰드 패턴 구조체 사이에 개재된 보호 패턴, 및 관통 플러그를 포함하고, 상기 관통 플러그는 상기 몰드 패턴 구조체, 상기 하부 절연 패턴을 관통하고 상기 주변 회로 구조체와 연결되고, 상기 보호 패턴은 상기 전극들 중 최하층 전극보다 낮은 레벨에 위치할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법은 제1 기판 상에 형성된 주변 회로 구조체를 덮는 제2 기판을 형성하되, 상기 제2 기판은 제1 영역 및 제2 영역을 포함하는 것; 상기 제1 영역에서 상기 주변 회로 구조체 상에 제공되고, 상기 제2 기판을 관통하는 하부 절연 패턴을 형성하는 것; 상기 제2 영역에서 상기 제2 기판 상에 교대로 적층된 절연막들 및 전극들을 포함하는 전극 구조체를 형성하는 것; 상기 전극 구조체를 덮는 층간 절연막들을 형성하는 것; 및 상기 층간 절연막들 및 상기 하부 절연 패턴을 관통하며, 상기 주변 회로 구조체와 연결되는 관통 플러그를 형성하는 것을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 제1 기판 상에 집적된 주변 회로들, 상기 주변 회로들과 연결되는 주변 회로 배선들, 및 상기 주변 회로 배선들을 덮는 주변 절연막들을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상에 배치되는 제2 기판; 상기 제2 기판 상에 교대로 적층된 전극들 및 절연막들을 포함하는 전극 구조체; 상기 제2 기판 및 상기 전극 구조체 사이의 소오스 구조체; 상기 전극 구조체 및 상기 소오스 구조체를 관통하는 수직 구조체들; 상기 전극 구조체 상에 제공되는 층간 절연막; 상기 층간 절연막 상에 제공되는 도전 라인들; 및 상기 전극 구조체 및 상기 제2 기판을 관통하는 관통 배선 구조체를 포함하되, 상기 관통 배선 구조체는 하부 절연 패턴, 상기 하부 절연 패턴 상에 배치되는 몰드 패턴 구조체, 상기 하부 절연 패턴 및 상기 몰드 패턴 구조체 사이에 개재된 보호 패턴 및 관통 플러그를 포함하고, 상기 관통 플러그는 상기 몰드 패턴 구조체, 상기 보호 패턴 및 상기 하부 절연 패턴을 관통하고, 상기 도전 라인들 및 상기 주변 회로 배선들을 연결하고, 상기 보호 패턴은 상기 전극들 중 최하층 전극보다 낮은 레벨에 위치할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 4a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 3의 I-I'선을 따라 자른 단면이다.
도 4b 및 도 4c는 도 4a의 A부분을 확대한 도면이다.
도 4d는 도 4a의 B부분을 확대한 도면으로서, 본 발명의 실시예에 따른 주변 회로들의 다른 예를 설명하기 위한 도면이다.
도 4e는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 3의 I-I'선을 따라 자른 단면이다.
도 5 내지 도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 2의 I-I'선을 따라 자른 단면들을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 1을 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치는 주변 회로 구조체(PS) 및 셀 어레이 구조체(CS)를 포함하며, 주변 회로 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층될 수 있다. 즉, 주변 회로 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서, 오버랩될 수 있다.
실시예들에서, 주변 회로 구조체(PS)는 3차원 반도체 메모리 장치의 셀 어레이를 제어하는 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다.
셀 어레이 구조체(CS)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 메모리 블록들(BLK1~BLKn) 각각은 3차원 구조(또는 수직 구조)를 갖는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 3차원적으로 배열된 복수의 메모리 셀들, 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함하는 포함한다. 3차원 구조를 갖는 메모리 셀 어레이에 대해서는 이하 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2를 참조하면, 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수 개의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR)은 제1 및 제2 방향들(D1, D2)을 따라 2차원적으로 배열될 수 있으며, 제 3 방향(D3)을 따라 연장될 수 있다. 비트 라인들(BL0-BL2)은 제1 방향(D1)으로 서로 이격되며, 제2 방향(D2)으로 연장될 수 있다.
비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST), 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있다. 이와 달리, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소오스 라인(CSL) 사이에 연결될 수 있다. 나아가, 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이에 그리고, 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.
실시예들에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL0, GSL1 또는 GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 소거 제어 트랜지스터들(ECT)의 소오스들에 공통으로 연결될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 제1 방향(D1)을 따라 연장되며, 제2 방향(D2)으로 서로 이격될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터들(ECT)은 메모리 셀 어레이의 소거 동작시 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시킬 수 있다. 일부 실시예들에서, 메모리 셀 어레이의 소거 동작시 비트 라인(BL) 및/또는 공통 소오스 라인(CSL)에 소거 전압이 인가될 수 있으며, 스트링 선택 트랜지스터(SST) 및/또는 소거 제어 트랜지스터(ECT)에서 게이트 유도 누설 전류가 발생될 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 4a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 I-I'선을 따라 자른 단면이다. 도 4b 및 도 4c는 도 4a의 A부분을 확대한 도면이다. 도 4d는 도 4a의 B부분을 확대한 도면으로서, 본 발명의 실시예에 따른 주변 회로들의 다른 예를 설명하기 위한 도면이다.
도 3 및 도 4a를 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS) 및 셀 어레이 구조체(CS)를 관통하는 관통 배선 구조체(TVS)를 포함할 수 있다.
주변 회로 구조체(PS)는 제1 기판(10), 상기 제1 기판(10)의 상면 상에 집적되는 주변 회로들(PTR) 및 주변 회로들(PTR)을 덮은 주변 절연막(50)을 포함할 수 있다. 제1 기판(10)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 제1 기판(10)은 소자 분리막들(13)에 의해 정의된 활성 영역들을 가질 수 있다.
주변 회로들(PTR)은 예를 들어, 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등을 포함할 수 있다. 보다 구체적으로, 주변 회로들(PTR) 각각은 제1 기판(10)의 상면 상의 주변 게이트 절연막(21), 주변 게이트 절연막(21) 상의 주변 게이트 전극(23), 주변 게이트 전극(23) 양측의 소오스/드레인 영역들(25)을 포함할 수 있다. 주변 회로 배선들(33)이 주변 콘택 플러그들(31)을 통해 주변 회로들(PTR)과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)이 접속될 수 있다. 주변 절연막(50)이 제1 기판(10) 상면 상에 제공될 수 있다. 주변 절연막(50)은 제1 기판(10) 상에서 주변 회로들(PTR), 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)을 덮을 수 있다. 주변 절연막(50)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 주변 절연막(50)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
도 4d를 참조하면, 주변 회로들(PTR)은 다른 예로, 제1 기판(10) 상에 제1 채널 패턴들(CH), 소오스/드레인 영역들(25), 게이트 전극(GE), 및 게이트 절연 패턴(GI)을 포함할 수 있다.
제1 채널 패턴들(CH)은 수직적으로 적층되고, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 채널 패턴들(CH)은 서로 수직적으로 중첩될 수 있다. 제1 채널 패턴들(CH)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다. 서로 인접하는 한 쌍의 소오스/드레인 영역들(25) 사이에 적층된 제1 채널 패턴들(CH)이 개재될 수 있다. 적층된 제1 채널 패턴들(CH)은 서로 인접하는 한 쌍의 소오스/드레인 영역들(25)을 연결할 수 있다. 제1 채널 패턴들(CH)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 채널 패턴들(CH)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서(GS)가 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 각각의 제1 채널 패턴들(CH)과 게이트 전극(GE) 사이에 게이트 유전 패턴(GI)이 제공될 수 있다. 게이트 유전 패턴(GI)은 각각의 제1 채널 패턴들(CH)을 둘러쌀 수 있다. 제1 기판(10)의 상면 상에 제1 주변 절연막(111) 및 제2 주변 절연막(120)이 제공될 수 있다. 제1 주변 절연막(111) 및 제2 주변 절연막(120)을 관통하여 소오스/드레인 영역들(25)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 활성 콘택들(AC) 각각은 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 활성 콘택(AC)은 확장부(EP) 및 확장부(EP)로부터 소오스/드레인 영역들(25)까지 수직하게 연장되는 관통부(VP)를 포함할 수 있다.
셀 어레이 구조체(CS)가 주변 절연막(50) 상에 제공될 수 있다. 셀 어레이 구조체(CS)는 제2 기판(100), 소오스 구조체(SC), 전극 구조체(ST), 수직 구조체들, 및 데이터 저장 패턴(DSP)을 포함할 수 있다.
제2 기판(100)이 주변 절연막(50)의 상면 상에 배치될 수 있다. 제2 기판(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 제2 기판(100)은 제1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 제2 기판(100)은 단결정(monocrystalline), 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 제2 기판(100)은 제1 트렌치(T1)를 가질 수 있다. 제1 트렌치(T1)는 후술할 하부 절연 패턴(150)이 형성될 영역을 정의할 수 있다.
소오스 구조체(SC)가 전극 구조체(ST) 및 제2 기판(100) 사이에 개재될 수 있다. 소오스 구조체(SC)는 전극 구조체(ST)와 나란하게 제1 방향(D1)으로 연장될 수 있다. 소오스 구조체(SC)는 차례로 적층된 제1 소오스 도전 패턴(SCP1) 및 제2 소오스 도전 패턴(SCP2)을 포함할 수 있다. 제1 소오스 도전 패턴(SCP1)의 두께는 제2 소오스 도전 패턴(SCP2)의 두께보다 두꺼울 수 있다. 제1 소오스 도전 패턴(SCP1)은 제2 기판(100)과 접촉할 수 있으며, 제2 소오스 도전 패턴(SCP2)은 제1 소오스 도전 패턴(SCP1)과 직접 접촉할 수 있다.
제1 소오스 도전 패턴(SCP1) 및 제2 소오스 도전 패턴(SCP2)은 제1 도전형을 갖는 도펀트들(예를 들어, 인(P) 또는 비소(As)가 도핑된 반도체 물질로 이루어질 수 있다. 실시예들에서, 제1 소오스 도전 패턴(SCP1) 및 제2 소오스 도전 패턴(SCP2)은 n형 도펀트들이 도핑된 반도체막으로 이루어질 수 있으며, n형 도펀트들의 농도는 제2 소오스 도전 패턴(SCP2)에서보다 제1 소오스 도전 패턴(SCP1)에서 클 수 있다.
전극 구조체(ST)가 소오스 구조체(SC) 상에 배치될 수 있다. 전극 구조체(ST)는 제1 방향(D1)을 따라 연장될 수 있으며, 제1 방향(D1)으로 연장되는 한 쌍의 수직 절연 패턴들(CPLG) 사이에 배치될 수 있다. 서로 인접하는 전극 구조체들(ST)은 이들 사이에 제공된 전극 분리 영역(ESR)에 의해 제1 방향(D1)과 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 여기서, 제1 및 제2 방향들(D1, D2)은 제1 기판(10)의 상면과 평행할 수 있다. 수직 절연 패턴들(CPLG)은 절연성 물질을 포함할 수 있다. 예를 들어, 수직 절연 패턴들(CPLG)은 실리콘 산화물을 포함할 수 있다. 전극 구조체(ST)는 제1 및 제2 방향들(D1, D2)에 대해 수직하는 제 3 방향(D3; 즉, 수직 방향)을 따라 번갈아 적층된 전극들(EGE, GGE, CGE, SGE) 및 절연막들(ILD)을 포함할 수 있다. 전극들(EGE, GGE, CGE, SGE)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(ILD)은 실리콘 산화막 및/또는 저유전막을 포함할 수 있다. 실시예들에서, 전극들(EGE, GGE, CGE, SGE)은 소오스 구조체(SC)와 인접한 소거 제어 게이트 전극(EGE), 소거 제어 게이트 전극(EGE) 상의 접지 선택 게이트 전극(GGE), 접지 선택 게이트 전극(GGE) 상에 적층된 복수 개의 셀 게이트 전극들(CGE), 및 최상층 셀 게이트 전극(CGE) 상의 스트링 선택 게이트 전극(SGE)을 포함할 수 있다.
소거 제어 게이트 전극(EGE)은 소오스 구조체(SC)와 인접하며, 메모리 셀 어레이의 소거 동작을 제어하는 소거 제어 트랜지스터들(도 2의 ECT)의 게이트 전극들로 이용될 수 있다. 소거 제어 게이트 전극(EGE)은 게이트 유도 드레인 누설(GIDL)을 발생시키는 소거 제어 트랜지스터(도 2의 ECT)의 게이트 전극으로 이용될 수 있다. 접지 선택 게이트 전극들(GGE)은 공통 소오스 라인(도 2의 CSL)과 셀 수직 구조체들(VS) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터들(도 2의 GST)의 게이트 전극들로 이용될 수 있다. 셀 게이트 전극들(CGE)은 메모리 셀 트랜지스터들(도 2의 MCT)의 제어 게이트 전극들(도 1의 WL0-WL3, DWL)로 사용될 수 있다. 최상층의 스트링 선택 게이트 전극들(SGE)은 비트 라인(BL)과 셀 수직 구조체들(VS) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(도 2의 SST1, SST2)의 게이트 전극으로 사용될 수 있다. 셀 게이트 전극들(CGE)) 사이의 절연막들(ILD)은 실질적으로 동일한 두께를 가질 수 있으며, 최하층 셀 게이트 전극(CGE)과 접지 선택 게이트 전극(GGE) 사이의 절연막(ILD)은 다른 절연막들보다 두꺼울 수 있다.
수직 구조체들이 제2 기판(100) 상에 제공될 수 있다. 수직 구조체들은 셀 수직 구조체(VS) 및 더미 수직 구조체(DVS)를 포함할 수 있다. 셀 수직 구조체(VS) 및 더미 수직 구조체(DVS)는 복수 개로 제공될 수 있다. 셀 수직 구조체들(VS) 및 더미 수직 구조체들(DVS)은 제3 방향(D3)으로 연장되며, 전극 구조체들(ST)을 관통할 수 있다. 셀 수직 구조체들(VS) 및 더미 수직 구조체들(DVS)의 측벽의 일부가 소오스 구조체(SC)와 접촉할 수 있으며, 소오스 구조체(SC)와 전기적으로 연결될 수 있다. 셀 수직 구조체들(VS) 및 더미 수직 구조체들(DVS)의 하면들은 제1 소오스 도전 패턴(SCP1)의 하면보다 낮은 레벨에 위치할 수 있다.
셀 수직 구조체들(VS) 및 더미 수직 구조체들(DVS)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 실시예들에 따르면, 더미 수직 구조체들(DVS)은 후술할 관통 배선 구조체(TVS)와 인접하여 배치될 수 있다. 예를 들어, 더미 수직 구조체들(DVS)은 평면적 관점에서 관통 배선 구조체(TVS)를 둘러싸도록 배치될 수 있다.
셀 수직 구조체들(VS) 및 더미 수직 구조체들(DVS)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 셀 수직 구조체들(VS) 및 더미 수직 구조체들(DVS)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 셀 수직 구조체들(VS) 및 더미 수직 구조체들(DVS)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 셀 수직 구조체들(VS) 및 더미 수직 구조체들(DVS)은 다결정(polycrystalline) 반도체 물질을 포함할 수 있다. 셀 수직 구조체들(VS)은 소거 제어 트랜지스터(ECT), 스트링 및 접지 선택 트랜지스터들(SST, GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들로써 사용될 수 있다. 셀 수직 구조체들(VS) 각각의 상단에 비트라인 도전 패드(PAD)가 제공될 수 있다. 비트라인 도전 패드(PAD)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
데이터 저장 패턴(DSP)이 전극 구조체(ST)와 셀 수직 구조체들(VS) 사이 및 전극 구조체(ST)와 더미 수직 구조체들(DVS) 사이에 배치될 수 있다. 데이터 저장 패턴(DSP)은 제 3 방향(D3)으로 연장되며 셀 수직 구조체들(VS) 및 더미 수직 구조체들(DVS) 각각의 측벽을 둘러쌀 수 있다. 즉, 데이터 저장 패턴(DSP)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 실시예들에서, 데이터 저장 패턴(DSP)은 소오스 구조체(SC) 상에 배치될 수 있다.
하부 데이터 저장 패턴(DSPa)이 데이터 저장 패턴(DSP)과 수직적으로 이격되어 제2 기판(100) 내에 배치될 수 있다. 하부 데이터 저장 패턴(DSPa)은 실질적으로 U자 형태의 단면을 가질 수 있으며, 하부 데이터 저장 패턴(DSPa)에 의해 셀 수직 구조체들(VS) 및 더미 수직 구조체들(DVS) 각각은 제2 기판(100)과 이격될 수 있다.
제1 층간 절연막(121)이 전극 구조체(ST) 상에 배치될 수 있으며, 수직 절연 패턴들(CPLG)이 전극 분리 영역들(ESR) 내에 각각 제공될 수 있다. 수직 절연 패턴들(CPLG)은 셀 수직 구조체들(VS) 및 더미 수직 구조체들(DVS)과 이격되어 전극 구조체(ST) 및 소오스 구조체(SC)를 관통할 수 있다. 수직 절연 패턴들(CPLG)은 실리콘 산화막 및/또는 저유전막을 포함할 수 있다. 일 예로, 수직 절연 패턴들(CPLG)은 실질적으로 균일한 상부 폭을 가지며, 제1 방향(D1)으로 나란히 연장될 수 있다.
제2 층간 절연막(123)이 제1 층간 절연막(121) 상에 제공될 수 있다. 제2 층간 절연막(123)은 수직 절연 패턴(CPLG)의 상면을 덮을 수 있다. 제2 층간 절연막(123) 상에 제2 방향(D2)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(BPLG)을 통해 비트 라인 도전 패드들(PAD)에 연결될 수 있다. 제2 층간 절연막(123) 상에 제1 방향(D1)으로 연장되는 도전 라인들(CLb)이 배치될 수 있다. 비트 라인들(BL) 및 도전 라인들(CLb)은 도전성 물질을 포함할 수 있다. 예를 들어, 비트 라인들(BL) 및 도전 라인들(CLb)은 텅스텐, 구리, 알루미늄과 같은 금속 물질을 포함할 수 있다.
금속 배선층(MS)이 제2 층간 절연막(123) 상에 제공될 수 있다. 금속 배선층(MS)은 금속 배선들(211), 금속 비아들(213), 및 배선 절연층(215)을 포함할 수 있다. 배선 절연층(215)은 금속 배선들(211) 및 금속 비아들(213)을 밀봉할 수 있다. 금속 배선들(211) 및 금속 비아들(213)은 비트 라인들(BL) 및 도전 라인들(CLb)과 연결될 수 있다.
도 3, 도 4a, 도 4b, 및 도 4c를 참조하면, 관통 배선 구조체(TVS)는 하부 절연 패턴(150), 보호 패턴(160), 몰드 패턴 구조체 및 관통 플러그(TPLG)를 포함할 수 있다.
하부 절연 패턴(150)이 주변 절연막(50)의 상면 상에 제공될 수 있다. 보다 구체적으로, 하부 절연 패턴(150)은 제1 트렌치(T1)의 내부에 제공되어, 제1 트렌치(T1)의 하면 및 측면들을 덮을 수 있다. 하부 절연 패턴(150)은 제2 기판(100)을 관통할 수 있다. 평면적 관점에서, 하부 절연 패턴(150)은 제2 기판(100)에 둘러싸일 수 있다. 하부 절연 패턴(150)의 상면은 제1 소오스 도전 패턴(SCP1)의 상면과 같은 레벨에 위치하거나(도 4b), 제1 소오스 도전 패턴(SCP1)의 상면과 제1 소오스 도전 패턴(SCP1)의 하면 사이의 레벨에 위치할 수 있다(도 4c). 하부 절연 패턴(150)의 폭(W1)은 보호 패턴(160)의 폭(W2)보다 클 수 있다. 하부 절연 패턴(150)의 폭(W1)은 예를 들어, 1μm 이상 100 μm이하일 수 있다. 하부 절연 패턴(150)은 실리콘 산화물을 포함할 수 있다.
보호 패턴(160)이 하부 절연 패턴(150)의 상면 상에 제공될 수 있다. 보호 패턴(160)은 전극 구조체(ST) 및 하부 절연 패턴(150) 사이에 개재될 수 있다. 보다 구체적으로, 보호 패턴(160)은 하부 절연 패턴(150)의 상면 및 절연막들(ILD) 중 최하층 절연막의 하면과 물리적으로 접촉할 수 있다. 보호 패턴(160)의 상면은 전극 구조체(ST)의 전극들 중 최하층 전극의 하면과 제2 소오스 도전 패턴(SCP2)의 하면 사이의 레벨에 위치할 수 있다. 바람직하게는 도 4c와 같이, 보호 패턴(160)의 상면은 제2 소오스 도전 패턴(SCP2)의 상면과 실질적으로 같은 레벨에 위치할 수 있다. 보호 패턴(160)의 폭(W2)은 하부 절연 패턴(150)의 폭(W1)보다 작을 수 있다. 예를 들어, 보호 패턴(160)의 폭(W2)은 0.6μm 이상 60 μm이하일 수 있다. 보호 패턴(160)은 하부 절연 패턴(150)과 다른 물질을 포함할 수 있다. 보다 구체적으로, 보호 패턴(160)은 하부 절연 패턴(150)에 대해 식각 선택성을 가지고 식각될 수 있는 물질을 포함할 수 있다. 예를 들어, 하부 절연 패턴(150)이 실리콘 산화물을 포함하는 경우, 하부 절연 패턴(150)은 실리콘 질화막을 포함할 수 있다. 보호 패턴(160)은 하부 절연 패턴(150)의 상면 중 일부를 노출 시킬 수 있다. 하부 절연 패턴(150)의 일 측면으로부터 보호 패턴(160)의 일단이 제2 방향(D2)으로 이격된 거리는 25um 이상 75um이하일 수 있다.
몰드 패턴 구조체가 하부 절연 패턴(150) 및 보호 패턴(160) 상에 제공될 수 있다. 몰드 패턴 구조체는 상부 희생 패턴들(USLa) 및 절연막들(ILD)을 포함할 수 있다. 몰드 패턴 구조체는 일 예로, 평면적 관점에서, 전극 구조체(ST)에 의해 둘러싸일 수 있다. 몰드 패턴 구조체는 다른 예로, 평면적 관점에서, 복수의 전극 구조체들(ST) 사이에 제공될 수 있다. 상기 절연막들(ILD)은 앞서 설명한 전극 구조체(ST)의 절연막들(ILD)과 동일할 수 있다. 상부 희생 패턴들(USLa)은 하부 절연 패턴(150) 및 보호 패턴(160)과 수직적으로 중첩될 수 있다. 상부 희생 패턴들(USLa)은 전극 구조체(ST)의 전극들(EGE, GGE, CGE, SGE)과 각각 같은 레벨에 배치될 수 있다. 보다 구체적으로, 상부 희생 패턴들(USLa)은 각각은 절연막들(ILD) 사이에 배치될 수 있다. 상부 희생 패턴들(USLa)은 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 상부 희생 패턴들(USLa)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 상부 희생 패턴들(USLa)은 실리콘 질화물을 포함할 수 있다.
관통 플러그(TPLG)가 몰드 패턴 구조체, 보호 패턴(160), 하부 절연 패턴(150), 및 하부 절연막(50)의 상부를 관통할 수 있다. 한편 도시된 바와 다르게, 관통 플러그(TPLG)는 보호 패턴(160)을 관통하지 않을 수 있다. 예를 들어, 관통 플러그(TPLG)가 평면적 관점에서 하부 절연 패턴(150)의 엣지 부분을 관통하는 경우, 관통 플러그(TPLG)는 보호 패턴(160)을 관통하지 않거나, 보호 패턴(160)의 일부만을 관통할 수 있다. 관통 플러그(TPLG)는 도전 라인들(CLb) 및 주변 회로 배선들(33)을 연결하여, 주변 회로 구조체(PS)에서 발생한 전기적 신호를 도전 라인들(CLb)을 통해 외부로 전송하거나, 주변 회로 구조체(PS)로 전기적 신호를 전송할 수 있다. 관통 플러그(TPLG)는 금속과 같은 도전성 물질을 포함할 수 있다.
도 4e는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 3의 I-I'선을 따라 자른 단면이다. 이하, 앞서 설명한 내용과 중복되는 범위에서 설명을 생략한다.
도 4e를 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는, 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS) 및 셀 어레이 구조체(CS)를 관통하는 관통 배선 구조체(TVS)를 포함할 수 있다. 주변 회로 구조체(PS) 및 관통 배선 구조체(TVS)는 도 4a 내지 4c에서 설명한 내용과 실질적으로 동일할 수 있다.
본 실시예들에 따르면, 전극 구조체(ST)는 제1 전극 구조체(ST1) 및 제2 전극 구조체(ST2)를 포함할 수 있다. 제1 전극 구조체(ST1)는 소오스 구조체(Sd) 상에 제공될 수 있다. 제1 전극 구조체(ST1)는 제3 방향(D3)을 따라 교대로 적층된 전극들(EGE, GGE, CGE1, SGE1) 및 제1 절연막들(ILD)을 포함할 수 있다. 상기 전극들(EGE, GGE, CGE1, SGE1)은 도 4a에서 설명한 전극들(EGE, GGE, CGE, SGE)과 실질적으로 동일할 수 있고, 제1 절연막들(ILD)은 절연막들(ILD)과 실질적으로 동일할 수 있다.
제2 전극 구조체(ST2)가 제1 전극 구조체(ST1) 상에 제공될 수 있다. 보다 구체적으로 제2 전극 구조체(ST2)는 제1 전극 구조체(ST1)의 제1 절연막들(ILD1) 중 최상단의 제1 절연막(ILD1)의 상면 상에 제공될 수 있다. 이에 따라, 제2 전극 구조체(ST2)의 제2 절연막들(ILD2) 중 최하단의 제2 절연막(ILD2)과 상기 최상단의 제1 절연막(ILD1)이 물리적으로 접촉할 수 있다. 제2 전극 구조체(ST2)는 제3 방향(D3)을 따라 교대로 적층된 전극들(CGE2, SGE2) 및 제2 절연막들(ILD)을 포함할 수 있다. 상기 전극들은 도 4a에서 설명한 전극들(EGE, GGE, CGE, SGE)과 실질적으로 동일할 수 있고, 제2 절연막들(ILD2)은 절연막들(ILD)과 실질적으로 동일할 수 있다.
제1 수직 채널(CH1)이 상기 제1 전극 구조체(ST1)를 관통하여 제2 기판(100)의 일부를 노출시킬 수 있다. 제2 수직 채널(CH2)이 상기 제2 전극 구조체(ST2)를 관통하여 상기 제1 수직 채널(CH1)을 노출시킬 수 있다. 제1 수직 채널(CH1) 및 제2 수직 채널(CH2)은 서로 연결될 수 있다. 제2 수직 채널의 하부 직경은 상기 제1 수직 채널의 상부 직경보다 작을 수 있다. 제1 수직 채널(CH1) 및 제2 수직 채널(CH2)의 내부에 데이터 저장 패턴(DSP)이 제공될 수 있다. 데이터 저장 패턴(DSP)은 제1 수직 채널(CH1) 및 제2 수직 채널(CH2)의 측벽을 콘포말하게 덮을 수 있다. 셀 수직 구조체(VS) 또는 더미 수직 구조체(DVS)가 데이터 저장 패턴(DSP) 상에 제공될 수 있다.
<제조 방법>
도 5 내지 도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 2의 I-I'선을 따라 자른 단면들을 나타낸다.
도 5를 참조하면, 제1 기판(10) 상에 주변 회로 구조체(PS)가 형성될 수 있다. 제1 기판(10)은 벌크 실리콘 기판일 수 있다. 제1 기판(10) 내에 활성 영역들(ACT)을 정의하는 소자 분리막(13)이 형성될 수 있다.
주변 회로 구조체(PS)를 형성하는 것은, 제1 기판(10) 상에 주변 회로들(PTR)을 형성하는 것, 주변 회로들(PTR)과 연결되는 주변 배선 구조체들(31, 33)을 형성하는 것, 및 주변 절연막(50)을 형성하는 것을 포함할 수 있다. 여기서, 주변 회로들(PTR)은 제1 기판(10)을 채널로 사용하는 MOS 트랜지스터들 또는 게이트 전극이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)을 포함할 수 있다. 일 예로, 주변 회로들(PTR)을 형성하는 것은, 활성 영역들을 정의하는 소자 분리막(13)을 제1 기판(10) 내에 형성하는 것, 제1 기판(10) 상에 차례로 주변 게이트 절연막(21) 및 주변 게이트 전극(23)을 형성하고, 주변 게이트 전극(23)의 양측의 제1 기판(10)에 불순물을 주입하여 소오스/드레인 영역들(25)을 형성하는 것을 포함할 수 있다. 주변 게이트 스페이서가 주변 게이트 전극(23)의 측벽에 형성될 수 있다.
주변 절연막(50)은 주변 회로들(PTR)을 덮는 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 주변 절연막(50)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및/또는 저유전막을 포함할 수 있따.
주변 배선 구조체들(31,33)을 형성하는 것은 주변 절연막(50)의 일부분들을 관통하는 주변 콘택 플러그들(31)을 형성하는 것 및 주변 콘택 플러그들(31)과 연결되는 주변 회로 배선들(33)을 형성하는 것을 포함할 수 있다.
주변 절연막(50) 상에 반도체 물질을 증착하여 제2 기판(100)이 형성될 수 있다. 제2 기판(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 제2 기판(100)은 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 제2 기판(100)은 단결정(monocrystalline), 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
제2 기판(100) 상에 제1 버퍼 절연막(11)이 형성될 수 있다. 제1 버퍼 절연막(11)은 제2 기판(100)의 표면을 열 산화하여 형성되거나, 실리콘 산화막을 증착하여 형성될 수 있다. 제1 버퍼 절연막(11) 상에 하부 희생막(LSL)이 형성될 수 있다. 하부 희생막(LSL)은 제1 버퍼 절연막(11)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 하부 희생막(LSL)은 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드, 및 실리콘 저마늄 중의 적어도 하나일 수 있다. 제2 버퍼 절연막(12)이 하부 희생막(LSL) 상에 균일한 두께로 증착될 수 있다. 제2 버퍼 절연막(12)은 실리콘 산화막일 수 있다.
제1 버퍼 절연막(11), 제2 버퍼 절연막(12) 및 하부 희생막(LSL)이 식각되어 제2 트렌치(T2)가 형성될 수 있다. 제2 트렌치(T2)는 제2 기판(100)의 상면의 일부를 노출시킬 수 있다. 제2 트렌치(T2) 형성 후, 제2 버퍼 절연막(12) 상에 소오스 도전막(SCP) 및 제3 버퍼 절연막(14)이 균일한 두께로 증착될 수 있다. 소오스 도전막(SCP) 및 제3 버퍼 절연막(14)은 제2 트렌치(T2)의 내부를 채울 수 있다. 제3 버퍼 절연막(14)은 실리콘 산화막일 수 있으며, 소오스 도전막(SCP)은 n형 도펀트를 및/또는 카본(C)이 도핑된 폴리실리콘막일 수 있다.
도 7을 참조하면, 제1 영역(A1) 내의 제2 기판(100), 제1 버퍼 절연막(11), 하부 희생막(LSL), 제2 버퍼 절연막(12), 소오스 도전막(SCP), 및 제3 버퍼 절연막(14)이 식각되어, 제1 트렌치(T1)가 형성될 수 있다. 제1 트렌치(T1)는 주변 절연막(50)의 상면을 노출시킬 수 있다. 제1 트렌치(T1)는 제2 기판(100), 제1 버퍼 절연막(11), 하부 희생막(LSL), 소오스 도전막(SCP) 및 제2 버퍼 절연막(12)의 측면들을 노출시킬 수 있다. 제1 트렌치(T1)는 제2 트렌치(T2)와 제1 방향(D1) 또는 제2 방향(D2)으로 이격될 수 있다. 제1 트렌치(T1) 및 제2 트렌치(T2) 사이에 제1 버퍼 패턴(11a), 하부 희생 패턴(LSLa), 및 제2 버퍼 패턴(12a)이 배치될 수 있다.
도 8을 참조하면, 제1 트렌치(T1)가 형성된 후, 제3 버퍼 절연막(14)의 상면 상에 하부 절연막(150a) 및 보호층(160a)이 증착될 수 있다. 하부 절연막(150a)은 제3 버퍼 절연막(14)의 상면을 덮고 제1 트렌치(T1)의 내부를 채울 수 있다. 하부 절연막(150a)은 실리콘 산화막일 수 있다. 보호층(160a)은 하부 절연막(150a) 상에 형성될 수 있다. 보호층(160a)은 하부 절연막(150a)의 상면을 콘포말하게 덮을 수 있다. 보호층(160a)은 실리콘 질화막일 수 있다. 보호층(160a)의 두께는 1000 Å 이상 2000 Å일 수 있다.
도 8 및 도 9를 함께 참고하면, 건식 식각 공정이 수행되어 제2 영역(A2) 내의 하부 절연막(150a)의 일부 및 보호층(160a)의 일부가 제거될 수 있다. 보다 구체적으로, 도 8의 제거 부분(X)의 하부 절연막(150a)의 일부 및 보호층(160a)의 일부가 제거될 수 있다. 이에 따라, 제3 버퍼 절연막(14)의 상면이 노출되고, 하부 절연막(150a)은 제1 트렌치(T1)의 측벽과 인접한 돌출부(150a')를 가질 수 있다. 보호층(160a)은 상기 돌출부(150a')의 상면 및 측면들 중 일부를 덮을 수 있다.
도 10을 참조하면, 화학적 기계적 연마 공정을 수행하여 상기 하부 절연막(150a)의 돌출부(150a') 및 상기 돌출부(150a') 상의 보호층(160a)의 일부가 제거될 수 있다. 보다 구체적으로, 제1 연마 공정을 수행하여 절연막(150a)의 돌출부(150a')의 일부를 제거할 수 있다. 이후 제2 연마 공정을 수행하여, 상기 돌출부(150a')의 남은 일부를 마저 제거할 수 있다. 이에 따라, 하부 절연 패턴(150) 및 보호 패턴(160)이 형성될 수 있다. 하부 절연 패턴(150)의 상면은 제3 버퍼 절연막(14)의 상면과 공면을 이룰 수 있다. 보호 패턴(160)의 일부가 하부 절연 패턴(150)의 상면 줄 일부를 덮을 수 있다. 보호 패턴(160)의 폭은 하부 절연 패턴(150)의 폭보다 작을 수 있다. 이에 따라, 보호 패턴(160)은 하부 절연 패턴(150)의 상면 중 일부를 노출 시킬 수 있다. 도시되진 않았으나, 상기 제2 연마 공정이 과도하게 수행될 경우, 보호층(160a)이 전부 제거되어 보호 패턴(160)이 남지 않을 수 있다.
도 11을 참조하면, 에천트(Etchant)를 이용한 습식 식각 공정을 통해 제3 버퍼 절연막(14) 및 하부 절연 패턴(150)의 상면 중 일부가 제거될 수 있다. 상기 에천트의 실리콘 질화물과 실리콘 산화물에 대한 식각 선택비는 예를 들어 1 : 1 내지 1:1000일 수 있다. 제3 버퍼 절연막(14) 및 하부 절연 패턴(150)은 보호 패턴(160)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 에천트(Etchant)는 제3 버퍼 절연막(14) 및 하부 절연 패턴(150)의 상부를 일부 식각하되, 보호 패턴(160) 및 소오스 도전막(SCP)은 식각하지 않을 수 있다. 이에 따라, 소오스 도전막(SCP)의 상면이 노출될 수 있다. 하부 절연 패턴(150)의 상면은 소오스 도전막(SCP)의 상면보다 낮은 레벨에 위치할 수 있고, 바람직하게는 소오스 도전막(SCP)의 상면과 같은 레벨에 위치할 수 있다.
도 12를 참조하면, 소오스 도전막(SCP) 상에 상부 희생막들(USL) 및 절연막들(ILD)이 수직적으로 번갈아 적층된 몰드 구조체(110)가 형성될 수 있다. 몰드 구조체(110)에서, 상부 희생막들(USL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 상부 희생막들(USL)은 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 상부 희생막들(USL)은 하부 희생막(LSL)과 동일한 물질로 이루어질 수 있다. 예를 들어, 상부 희생막들(USL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다. 상부 희생막들(USL)은 실질적으로 동일한 두께를 가질 수 있으며, 절연막들(ILD)은 일부 영역에서 두께가 달라질 수 있다.
도 13을 참조하면, 몰드 구조체(110)를 관통하는 수직 구조체들이 형성될 수 있다. 수직 구조체들을 형성하는 것은, 몰드 구조체(110)를 관통하는 수직 홀들을 형성하는 것, 각각의 수직 홀들 내에 데이터 저장층(DSL)을 형성하는 것, 상기 데이터 저장층(DSL) 상에 셀 수직 구조체(VS) 또는 더미 수직 구조체(DVS)를 형성하는 것을 포함할 수 있다.
수직 홀들(VH)을 형성하는 것은, 몰드 구조체(110) 상에 하드 마스크 패턴(미도시)을 형성하고, 하드 마스크 패턴(미도시)을 식각 마스크로 이용하여 몰드 구조체(110), 소오스 도전막(SCP), 제1 버퍼 절연막(11), 하부 희생막(LSL), 및 제2 버퍼 절연막(12)을 이방성 식각함으로써 형성될 수 있다. 수직 홀들(VH)을 형성하는 이방성 식각 공정에서 제2 기판(100)의 상면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 수직 홀들(VH)에 노출된 제2 기판(100)의 상면은 소정의 깊이로 리세스될 수 있다. 수직 홀들(VH)의 하부 폭은 상부 폭보다 작을 수 있다.
각각의 수직 홀들(VH) 내에 데이터 저장층(DSL)을 증착한 후, 상기 데이터 저장층(DSL) 상에 셀 수직 구조체(VS) 또는 더미 수직 구조체(DVS)를 차례로 증착할 수 있다. 데이터 저장층(DSL) 및 셀 수직 구조체(VS)는 각 수직 홀 내에 빈 공간을 정의할 수 있으며, 빈 공간은 절연 물질(VI)로 채워질 수 있다. 데이터 저장층(DSL)은 수직 홀들(VH)의 내벽을 균일한 두께로 컨포말하게 덮을 수 있다. 도 4b의 데이터 저장 패턴(DSP)과 같이, 데이터 저장층(DSL)은 차례로 적층된 터널링 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다. 셀 수직 구조체(VS) 및 더미 수직 구조체(DVS)는 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 방법을 이용하여 데이터 저장층(DSL) 상에 균일한 두께로 반도체층을 증착한 후 평탄화하여 형성될 수 있다. 셀 수직 구조체 및 더미 수직 구조체(DVS)는 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수 있다.
셀 수직 구조체(VS) 및 더미 수직 구조체(DVS) 상에 비트라인 도전 패드들(PAD)이 형성될 수 있다. 비트라인 도전 패드들(PAD)은 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다. 비트라인 도전 패드들(PAD)의 하면은 최상층 상부 희생막(USL)의 상면보다 높은 레벨에 위치할 수 있다. 비트라인 도전 패드들(PAD)을 형성한 후, 몰드 구조체(110) 상에 비트라인 도전 패드들(PAD)을 덮는 제1 층간 절연막(121)이 형성될 수 있다.
도 12 및 도 13을 함께 참조하면, 제2 기판(100)과 몰드 구조체(110) 사이에 소오스 구조체(SC)를 형성하는 공정이 수행될 수 있다. 소오스 구조체(SC)를 형성하는 공정은 하부 희생막(LSL)을 제1 소오스 도전 패턴(SCP1)으로 대체하는 공정을 포함할 수 있다. 보다 구체적으로, 전극 분리 영역들(ESR)에 노출된 하부 희생막(LSL)에 대한 등방성 식각 공정을 수행하여 데이터 저장층(DSL)의 일부분을 노출시키는 수평 리세스 영역(미도시)을 형성할 수 있다. 수평 리세스 영역은 소오스 도전막(SCP)과 제2 기판(100) 사이에 빈 공간일 수 있다. 수평 리세스 영역은 전극 분리 영역들(ESR)로부터 소오스 도전막(SCP)과 제2 기판(100) 사이로 수평적으로 연장될 수 있다. 상기 등방성 식각 공정에서 수평 리세스 영역은 제1 버퍼 절연막(11), 데이터 저장층(DLS) 및 제2 버퍼 절연막(12)에 대해 식각 선택성을 갖는 식각 레서피가 사용될 수 있다. 하부 희생막(LSL)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 하부 희생막(LSL)에 대한 식각 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 제1 소오스 도전 패턴(SCP1)은 앞서 설명한 것처럼, 셀 수직 구조체(VS)의 측벽 일부분들과 직접 접촉하도록 형성될 수 있다. 제1 소오스 도전 패턴(SCP1)을 형성시 하부 희생막(LSL) 아래의 제1 버퍼 절연막(11)의 일부가 제거되어 제1 소오스 도전 패턴(SCP1)이 제2 기판(100)과 접촉할 수 있다. 이와 달리, 제1 소오스 도전 패턴(SCP1)을 형성시 제1 버퍼 절연막(11)이 제2 기판(100) 상에 잔류할 수도 있다. 또한, 소오스 구조체(SC)를 형성하는 것은 전극 분리 영역들(ESR)을 형성하는 것을 포함할 수 있다. 전극 분리 영역들(ESR)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있으며, 제2 기판(100)의 상면을 노출시킬 수 있다.
도 14 및 도 15를 참조하면, 소오스 구조체(SC)를 형성한 후, 상부 희생막들(USL)을 전극들(EGE, GGE, CGE, SGE)로 대체하는 공정들을 수행함으로써 앞서 설명한 전극 구조체(ST)가 형성될 수 있다. 보다 구체적으로, 도 14와 같이 전극 분리 영역들(ESR)에 노출된 상부 희생막들(USL) 중 일부를 제거하여, 절연막들(ILD) 사이에 게이트 영역들(GR) 및 상부 희생 패턴들(USLa)이 각각 형성될 수 있다. 상부 희생 패턴들(USLa)은 상부 희생막들(USL) 중 제거되지 않고 절연막들(ILD) 사이에 남아있는 부분들을 지칭할 수 있다. 게이트 영역들(GR)은 절연막들(ILD), 데이터 저장 패턴(DSP), 및 제1 및 제2 소오스 도전 패턴들(SCP1, SCP2)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상부 희생막들(USL)을 등방적으로 식각하여 형성될 수 있다. 이와 같이 형성된 게이트 영역들(GR)은 전극 분리 영역(ESR)으로부터 수평적으로 연장될 수 있으며, 데이터 저장 패턴(DSP)의 측벽 일부분들 및 상부 희생 패턴들(USLa) 각각의 측면들을 노출시킬 수 있다.
수평 절연 패턴(HL)이 게이트 영역들(GR)의 내벽들을 컨포말하게 덮을 수 있다. 수평 절연 패턴(HL)은 게이트 영역들(GR)의 내벽들 상에 실질적으로 균일한 두께로 형성될 수 있다. 수평 절연 패턴(HL)이 형성된 게이트 영역들(GR)을 채우는 전극들(EGE, GGE, CGE, SGE)이 형성될 수 있다. 전극들(EGE, GGE, CGE, SGE)은 게이트 영역들(GR)을 부분적으로 채우거나, 게이트 영역들(GR)을 완전히 채울 수 있다. 일 예에서, 전극들(EGE, GGE, CGE, SGE)을 형성하는 것은, 금속 질화막(예를 들어, TiN, TaN 또는 WN) 및 금속막(예를 들어, W, Al, Ti, Ta, Co 또는 Cu)을 차례로 증착하는 것을 포함할 수 있다. 계속해서, 트렌치(T) 내에 형성된 금속 질화막 및 금속막의 일부를 제거하여, 게이트 영역들(GR)에 전극들(EGE, GGE, CGE, SGE)이 각각 국소적으로 형성될 수 있다.
전극 구조체(ST)를 형성한 후, 전극 분리 영역들(ESR) 내에 수직 절연 패턴들(CPLG)이 형성될 수 있다. 수직 절연 패턴들(CPLG)은 전극 분리 영역들(ESR)의 내부를 채울 수 있다. 수직 절연 패턴들(CPLG)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 이후, 제1 층간 절연막(121) 상에 수직 절연 패턴들(CPLG)의 상면들을 덮는 제2 층간 절연막(123)이 형성될 수 있다. 제1 및 제2 층간 절연막들(121, 123)을 관통하여 비트 라인 도전 패드들(PAD)에 접속되는 비트 라인 콘택 플러그들(BPLG)이 형성될 수 있다. 제2 층간 절연막(123) 상에 앞서 설명된 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(BPLG)과 연결될 수 있다. 비트 라인들(BL) 및 도전 라인들(CLb) 상에 금속 배선층(MS)이 형성될 수 있다. 금속 배선층(MS) 내의 금속 배선들(211) 및 금속 비아들(213)이 비트 라인들(BL) 및 도전 라인들(CLb)과 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 기판 상에 집적된 주변 회로들을 포함하는 주변 회로 구조체;
    상기 주변 회로 구조체 상에 배치되는 제2 기판;
    상기 제2 기판 상에 적층된 복수 개의 전극들을 포함하는 전극 구조체; 및
    상기 전극 구조체 및 상기 제2 기판을 관통하는 관통 배선 구조체를 포함하되,
    상기 관통 배선 구조체는 하부 절연 패턴, 상기 하부 절연 패턴 상에 배치되는 몰드 패턴 구조체, 상기 하부 절연 패턴 및 상기 몰드 패턴 구조체 사이에 제공되는 보호 패턴, 및 관통 플러그를 포함하고,
    상기 관통 플러그는 상기 몰드 패턴 구조체 및 상기 하부 절연 패턴을 관통하되 상기 주변 회로 구조체와 연결되고,
    상기 보호 패턴은 상기 전극들 중 최하층 전극보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 전극들은 제1 방향으로 연장되고,
    상기 제1 방향과 교차하는 제2 방향으로의 상기 하부 절연 패턴의 폭은 상기 보호 패턴의 상기 제2 방향으로의 폭보다 큰 3차원 반도체 메모리 장치.
  3. 제1 항에 있어서,
    상기 보호 패턴은 상기 하부 절연 패턴의 상면 및 상기 절연막들 중 최하층 절연막의 하면과 접촉하는 3차원 반도체 메모리 장치.
  4. 제1 항에 있어서,
    상기 관통 플러그는 상기 보호 패턴을 관통하여 상기 주변 회로 구조체와 연결되는 3차원 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 제2 기판과 상기 전극 구조체 사이에 배치되는 소오스 구조체를 더 포함하되,
    상기 보호 패턴은 상기 소오스 구조체의 하면 보다 높은 레벨에 배치되는 3차원 반도체 메모리 장치.
  6. 제5 항에 있어서,
    상기 보호 패턴의 상면은 상기 소오스 구조체의 상면과 같은 레벨에 위치하는 3차원 반도체 메모리 장치.
  7. 제1 항에 있어서,
    상기 보호 패턴의 두께는 1000Å 이상 2000Å 이하인 3차원 반도체 메모리 장치.
  8. 제1 항에 있어서,
    상기 보호 패턴은 상기 하부 절연 패턴에 대해 식각 선택성을 갖는 물질을 포함하는 3차원 반도체 메모리 장치.
  9. 제1 항에 있어서,
    상기 몰드 패턴 구조체는 교대로 배치되는 상부 희생 패턴들 및 절연막들을 포함하고,
    상기 상부 희생 패턴들은 상기 전극들과 각각 같은 레벨에 위치하는 3차원 반도체 메모리 장치.
  10. 제1 기판 상에 형성된 주변 회로 구조체를 덮는 제2 기판을 형성하되, 상기 제2 기판은 제1 영역 및 제2 영역을 포함하는 것;
    상기 제1 영역에서 상기 주변 회로 구조체 상에 제공되고, 상기 제2 기판을 관통하는 하부 절연 패턴을 형성하는 것;
    상기 제2 영역에서 상기 제2 기판 상에 교대로 적층된 절연막들 및 전극들을 포함하는 전극 구조체를 형성하는 것;
    상기 전극 구조체를 덮는 층간 절연막들을 형성하는 것; 및
    상기 층간 절연막들 및 상기 하부 절연 패턴을 관통하며, 상기 주변 회로 구조체와 연결되는 관통 플러그를 형성하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법.


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