KR20210055346A - 스토리지 장치 및 그 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 리드 페일이 발생하는 것을 방지하는 스토리지 장치는, 감소된 오버헤드를 갖는 스토리지 장치는 복수의 메모리 블록들을 포함하는 메모리 장치 및 상기 복수의 메모리 블록 중 배드 블록으로 판단된 메모리 블록인 페일 블록과 상기 메모리 장치 내에서 상기 페일 블록을 선택하는 제어신호를 공유하는 메모리 블록인 공유 블록을 배드 블록으로 관리하는 메모리 컨트롤러를 포함할 수 있다.

Description

스토리지 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THREROF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 리드 페일을 방지하는 스토리지 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 리드 페일을 방지하는 스토리지 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 스토리지 장치는, 복수의 메모리 블록들을 포함하는 메모리 장치 및 상기 복수의 메모리 블록 중 배드 블록으로 판단된 메모리 블록인 페일 블록과 상기 메모리 장치 내에서 상기 페일 블록을 선택하는 제어신호를 공유하는 메모리 블록인 공유 블록을 배드 블록으로 관리하는 메모리 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러는, 상기 복수의 메모리 블록들 중 배드 블록에 대한 정보인 배드 블록 정보를 포함하는 메타 데이터 저장부 및 복수의 메모리 블록 중 배드 블록으로 판단된 메모리 블록인 페일 블록과 상기 메모리 장치 내에서 상기 페일 블록을 선택하는 제어신호를 공유하는 메모리 블록인 공유 블록 중 적어도 하나 이상을 배드 블록으로 관리하는 배드 블록 관리부를 포함한다.
본 발명의 실시 예에 따른 스토리지 장치는, 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대해 수신된 동작 커맨드에 따른 동작을 수행하고, 상기 동작의 수행결과를 출력하는 메모리 장치 및 상기 동작의 수행결과에 따라 상기 선택된 메모리 블록 및 상기 선택된 메모리 블록과 블록 워드라인을 공유하는 메모리 블록인 공유 블록 중 적어도 하나 이상을 배드 블록으로 관리하는 메모리 컨트롤러를 포함한다.
본 기술에 따른 스토리지 장치 및 그 동작 방법은 리드 페일이 발생하는 것을 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치의 구성을 나타낸 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLK1)의 구조를 설명하기 위한 도면이다.
도 4는 도 2의 어드레스 디코더(121)와 메모리 셀 어레이(110)의 연결관계를 설명하기 위한 도면이다.
도 5는 도 1의 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 6은 본 실시예에 따른 스토리지 장치의 동작을 설명하는 순서도이다.
도 7은 다른 실시예에 따른 스토리지 장치의 동작을 설명하는 순서도이다.
도 8은 다른 실시예에 따른 스토리지 장치의 동작을 설명하는 순서도이다.
도 9는 도 5의 공유블록정보의 일 실시 예를 나타낸 도면이다.
도 10은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치의 구성을 나타낸 블록도이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 스토리지 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 스토리지 장치, PCI(peripheral component interconnection) 카드 형태의 스토리지 장치, PCI-E(PCI express) 카드 형태의 스토리지 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 스토리지 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 복수의 플레인들을 포함할 수 있다. 플레인은 독립적으로 동작할 수 있는 영역일 수 있다. 각 플레인은 독립적으로 프로그램 동작, 리드 동작 또는 소거 동작 중 어느 하나의 동작을 수행할 수 있다.
메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 메모리 블록은 메모리 장치(100)에 저장된 데이터를 지우는 소거 동작을 수행하는 단위일 수 있다. 즉, 같은 메모리 블록에 저장된 데이터들은 동시에 소거될 수 있다. 실시 예에서, 메모리 블록은 복수의 페이지들을 포함할 수 있다. 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 즉, 메모리 컨트롤러(200)가 프로그램 동작 또는 리드 동작시에 메모리 장치(100)에 제공하는 물리 어드레스는 특정 페이지를 식별하기 위한 어드레스일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
실시 예에서, 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)에 포함된 각각의 메모리 셀들은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC) 중 어느 하나로 동작할 수 있다.
메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어할 수 있다. 스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
호스트(300)로부터 쓰기 요청이 입력되면, 메모리 컨트롤러(200)는 호스트(300)로부터 메모리 장치(100)에 저장할 쓰기 데이터와 해당 쓰기 데이터를 식별하기 위한 논리 어드레스(Logical Address, LA)를 입력 받을 수 있다. 메모리 컨트롤러(200)는 입력된 논리 어드레스를 메모리 장치(100)에 포함된 메모리 셀들 중 쓰기 데이터가 저장될 메모리 셀들의 물리적인 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다. 실시 예에서, 하나의 물리 어드레스는 하나의 물리 페이지에 대응될 수 있다. 메모리 컨트롤러(200)는 데이터를 저장하기 위한 프로그램 커맨드, 물리 어드레스 및 쓰기 데이터를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 호스트(300)로부터 리드 요청이 입력되면, 메모리 컨트롤러(200)는 호스트(300)로부터 리드 요청에 대응되는 논리 어드레스를 수신할 수 있다. 여기서 리드 요청에 대응되는 논리 어드레스는 리드 요청된 데이터를 식별하는 논리 어드레스일 수 있다. 메모리 컨트롤러(200)는 호스트(300)가 제공한 논리 어드레스와 메모리 장치(100)의 물리 어드레스간의 대응관계를 나타내는 맵 데이터로부터 리드 요청에 대응되는 논리 어드레스와 맵핑된 물리 어드레스를 획득할 수 있다. 이후, 메모리 컨트롤러(200)는 메모리 장치(100)에 리드 커맨드 및 물리 어드레스를 제공할 수 있다. 다양한 실시 예에서, 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 소거할 메모리 블록의 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection) 또는 리드 리클레임(read reclaim)과 같은 백그라운드 동작(background operation)들을 수행하기 위해 메모리 장치(100)를 제어할 수 있다.
본 실시 예에 따른 메모리 컨트롤러(200)는 배드 블록 관리부(210)를 더 포함할 수 있다.
배드 블록 관리부(210)는 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 배드 블록들을 관리할 수 있다. 배드 블록 관리부(210)는 배드 블록들의 정보를 저장하고, 배드 블록들에 데이터가 저장되지 않도록 관리할 수 있다. 배드 블록은 메모리 장치(100)의 생산 과정에서 테스트 등에 의해 검출된 불량 블록인 생산 배드 블록(Manufacture Bad Block)와 메모리 장치(100)의 사용중에 발생하는 진행성 배드 블록(Growing Bad Block)으로 나뉠 수 있다. 생산 배드 블록들에 관한 정보는 메모리 장치(100)에 저장된다. 스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 생산 배드 블록들에 관한 정보를 로드하고, 생산 배드 블록들이 쓰기 동작에 할당되지 않도록 관리할 수 있다.
진행성 배드 블록은 메모리 장치(100)의 사용에 따라 불량이 발생한 메모리 블록일 수 있다. 메모리 장치(100)의 사용기간이 길어질수록 진행성 배드 블록의 개수는 증가될 수 있다. 진행성 배드 블록은 데이터를 저장할 수 없거나, 저장된 데이터를 신뢰할 수 없는 블록일 수 있다. 진행성 배드 블록의 검출은 동작의 페일에 의해 검출될 수 있다.
배드 블록 관리부(210)는 프로그램 동작이 페일된 메모리 블록, 소거 동작이 페일된 메모리 블록, 또는 리드 동작이 페일된 메모리 블록을 배드 블록으로 관리할 수 있다. 메모리 블록이 배드 블록으로 결정되면, 배드 블록 관리부(210)는 해당 메모리 블록에 저장된 유효 데이터를 새로운 메모리 블록으로 이동시킬 수 있다.
실시 예에서, 메모리 장치(100)에 포함된 메모리 블록들은 그 연결관계에 따라 어느 하나의 메모리 블록이 배드 블록인 경우, 배드 블록과 특정 연결관계에 있는 메모리 블록도 배드 블록으로 판별될 가능성이 증가될 수 있다.
배드 블록 관리부(210)는 특정 메모리 블록이 배드 블록으로 결정되었을 때, 해당 메모리 블록과의 연결관계에 따라 배드 블록이 될 수 있는 메모리 블록도 함께 베드 블록으로 결정할 수 있다. 실시 예에서, 배드 블록과 특정 연결관계가 있는 매모리 블록은 공유 블록일 수 있다.
실시 예에서, 배드 블록 관리부(210)는 배드 블록의 상태를 판단하기 위한 테스트 프로그램 동작을 배드 블록으로 결정된 메모리 블록에 대해서 수행하고, 불량의 정도가 심한 배드 블록의 공유 블록도 함께 배드 블록으로 관리할 수 있다. 또는 테스트 프로그램 동작의 수행결과 불량의 정도가 심하지 않은 배드 블록의 공유 블록은 배드 블록으로 관리하지 않을 수 있다. 배드 블록 관리부(210)의 상세한 동작은 후술하는 도 5를 참조한 설명에서 보다 상세하게 설명한다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 실시 예에서, 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들 중 같은 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지를 구성하는 것으로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 물리 페이지들을 포함할 수 있다. 메모리 블록에 포함된 하나의 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 2 비트의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 3 비트의 데이터를 저장하는 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 4비트의 데이터를 저장하는 쿼드 레벨 셀(Quad Level Cell; QLC) 중 어느 하나의 방식으로 사용될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작들에 사용되는 동작 전압(Vop)들을 생성할 수 있다. 예를 들면, 전압 생성부(122)는 제어 로직(130)의 제어에 따라 프로그램 전압, 검증 전압, 프로그램 패스 전압, 검증 패스 전압, 리드 전압, 소거 전압 등을 생성할 수 있다.
실시 예에서, 전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 복수의 펌핑 커패시터들을 포함할 수 있다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화시킴으로써 복수의 동작 전압(Vop)들을 생성할 수 있다. 생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 다양한 실시 예에서, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 또한, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 어드레스 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)에 응답하여, 전압 생성부(122)가 생성한 동작 전압(Vop)들을 복수의 메모리 블록들(BLK1~BLKz) 중 선택된 메모리 블록에 연결된 행라인들(RL)에 전달할 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다. 예를 들어, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다.
실시 예에서, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제1 내지 제 m 비트라인들(BL1~BLm)의 전압 또는 전류를 센싱함으로써, 메모리 셀 어레이(110)에 저장된 데이터를 센싱할 수 있다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 센싱된 데이터를 임시로 저장할 수 있다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 센싱된 데이터를 데이터 라인들(DL)을 통해 데이터 입출력 회로(124)에 제공할 수 있다.
실시 예에서, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)로부터 데이터 라인들(DL)을 통해 저장할 데이터를 수신할 수 있다. 프로그램 동작의 수행을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)가 수신한 데이터는 메모리 셀 어레이(110)에 저장될 수 있다.
메모리 셀에 데이터를 저장하는 프로그램 동작은 프로그램 전압 인가 단계와 검증 단계를 포함할 수 있다. 프로그램 전압 인가단계에서, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 전압이 인가될 때, 저장될 데이터를 선택된 메모리 셀들에 전달할 수 있다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 수 있다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 수 있다. 프로그램 동작을 검증하는 검증 단계에서, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들과 연결된 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터를 센싱할 수 있다.
센싱 회로(125)는 검증 단계에서, 허용 비트(VRYBIT)에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결될 수 있다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 도 1의 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 도 1의 메모리 컨트롤러(200)로부터 수신한 데이터(DATA)를 읽기 및 쓰기 회로(123)에 제공할 수 있다.
실시 예에서, 데이터 입출력 회로(124)는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 메모리 컨트롤러(200)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 메모리 컨트롤러(200)로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 주변 회로(120)를 제어할 복수의 제어신호들을 생성할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLK1)의 구조를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 블록(BLK1)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(110)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 도 3의 비트라인들(BL1~BLn)은 도 2의 제1 내지 제 m 비트라인들(BL1~BLm)일 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLK1)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다. 도 3에서, 소스 라인(SL), 소스 선택 라인(SSL), 워드 라인들(WL1~WL16) 및 드레인 선택 라인(DSL)은 도 2의 행라인들(RL)에 포함될 수 있다.
하나의 메모리 셀이 1비트의 데이터를 저장하는 싱글 레벨 셀(single level cell; SLC)인 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 또한 하나의 메모리 셀이 2 이상의 비트의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4는 도 2의 어드레스 디코더(121)와 메모리 셀 어레이(110)의 연결관계를 설명하기 위한 도면이다.
도 4를 참조하면, 어드레스 디코더(121)는 공유 블록 디코더일 수 있다. 공유 블록 디코더는 메모리 블록을 선택하는 블록 선택 신호를 적어도 둘 이상의 메모리 블록들이 공유하는 디코더일 수 있다.
도 4에서 제1 메모리 블록 내지 제4 메모리 블록 중 어느 하나의 메모리 블록이 선택되는 경우를 가정한다.
어드레스 디코더(121)는 블록 디코더(410) 및 블록 연결부(420)를 포함할 수 있다.
블록 디코더(410)는 블록 어드레스 신호(BLKADD)를 입력 받을 수 있다. 블록 어드레스 신호(BLKADD)는 도 2를 참조하여 설명된 로우 어드레스(RADD)에 포함될 수 있다. 블록 디코더(410)는 블록 어드레스 신호(BLKADD)를 디코딩하여, 메모리 블록을 선택하는 블록 선택 신호를 생성할 수 있다. 블록 디코더(410)는 생성된 블록 선택 신호를 블록 워드라인들(BLKWL_A 및 BLKWL_B)을 통해 블록 연결부(420)에 제공할 수 있다.
블록 연결부(420)는 블록 워드라인들(BLKWL_A 및 BLKWL_B)을 통해 제공되는 블록 선택 신호에 응답하여, 글로벌 워드라인들(GWL1, GWL2)을 로컬 워드라인들(LWL1~LWL4)와 연결하거나, 연결을 해제할 수 있다. 글로벌 워드라인들(GWL1, GWL2)은 도 2를 참조하여 설명된 전압 생성부(122)가 생성한 동작 전압들(Vop)이 제공되는 라인들일 수 있다.
블록 연결부(420)는 복수의 메모리 블록들에 각각 대응되는 복수의 서브 연결부들을 포함할 수 있다. 실시 예에서, 서브 연결부는 패스 트랜지스터(Pass Transistor)일 수 있다. 블록 워드라인들(BLKWL_A 및 BLKWL_B) 각각은 적어도 둘 이상의 서브 연결부에 공통으로 연결될 수 있다. 예를 들어, A 블록 워드라인(BLKWL_A)는 제1 메모리 블록(BLK1) 및 제3 메모리 블록(BLK3)에 대응되는 패스 트랜지스터들의 게이트 전극에 연결될 수 있다. B 블록 워드라인(BLKWL_B)는 제2 메모리 블록(BLK2) 및 제4 메모리 블록(BLK4)에 대응되는 패스 트랜지스터들의 게이트 전극에 연결될 수 있다. 이를 공유 블록 디코더 구조라한다. 공유 블록 디코더 구조에 따르면 블록 워드라인들(BLKWL_A 및 BLKWL_B)이 적어도 둘 이상의 메모리 블록들에 대응되는 서브 연결부들에 공통으로 연결될 수 있다. 따라서, 공유 블록 디코더 구조를 이용하면, 어드레스 디코더(121)의 면적이 감소될 수 있다.
예를 들어, 제1 메모리 블록(BLK1)에 대한 동작을 수행하는 커맨드가 입력되었다고 가정한다.
전압 생성부(122)는 선택된 메모리 블록인 제1 메모리 블록(BLK1)에 제공될 동작 전압들을 생성하고, 생성된 전압들을 제1 글로벌 워드라인(GWL1)에 제공할 수 있다. 전압 생성부(122)는 비선택된 메모리 블록들에 제공될 동작 전압들을 생성하고, 생성된 전압들을 제2 글로벌 워드라인(GWL2)에 제공할 수 있다.
블록 디코더(410)는 제1 메모리 블록(BLK1)을 나타내는 블록 어드레스 신호(BLKADD)를 수신할 수 있다. 블록 디코더(410)는 제1 메모리 블록(BLK1)에 대응되는 서브 연결부에 연결되는 A 블록 워드라인(BLKWL_A)에 인에이블 상태의 블록 선택 신호를 제공하고, 제2 메모리 블록(BLK2) 및 제4 메모리 블록(BLK4)에 대응되는 서브 연결부에 연결되는 B 블록 워드라인(BLKWL_B)에 디스에이블 상태의 블록 선택 신호를 제공할 수 있다.
인에이블 상태의 블록 선택 신호를 입력 받는 제1 메모리 블록(BLK1) 및 제3 메모리 블록(BLK3)에 대응되는 패스 트랜지스터들은 턴온될 수 있다. 디스에이블 상태의 블록 선택 신호를 입력받는 제2 메모리 블록(BLK2) 및 제4 메모리 블록(BLK4)에 대응되는 패스 트랜지스터들은 턴오프 될 수 있다. 제3 메모리 블록(BLK3)은 제1 메모리 블록(BLK1)과 블록 워드라인을 공유하지만 제3 메모리 블록(BLK3)이 연결되는 제2 글로벌 워드라인(GWL2)에는 비선택 메모리 블록들에 제공될 동작 전압들이 인가되므로, 제1 메모리 블록(BLK1)만이 선택된 메모리 블록에 인가될 동작 전압들을 제공받을 수 있다.
제1 메모리 블록(BLK1)과 제3 메모리 블록(BLK3)은 블록 워드라인을 공유하므로, 서로 공유 블록 관계에 있다. 여기서 공유 블록이란 블록 워드라인을 공유하는 메모리 블록일 수 있다. 즉, 제1 메모리 블록(BLK1)의 공유 블록은 제3 메모리 블록(BLK3)이고, 제3 메모리 블록(BLK3)의 공유 블록은 제1 메모리 블록(BLK1)일 수 있다. 같은 방식에 따라, 제2 메모리 블록(BLK2)의 공유 블록은 제4 메모리 블록(BLK4)이고, 제4 메모리 블록(BLK4)의 공유 블록은 제2 메모리 블록(BLK2)일 수 있다.
공유 블록 디코더 구조는 메모리 블록들이 블록 워드라인을 공유하기 때문에, 메모리 장치(100)의 사용에 따라 특정 블록 워드라인에 브릿지(bridige)가 생성되는 등의 불량이 발생하면, 해당 블록 워드라인을 공유하는 다른 메모리 블록인 공유 블록에 대한 동작이 페일될 가능성이 증가될 것이다.
따라서, 본 발명의 실시 예에서는 특정 메모리 블록이 진행성 배드 블록으로 판별되면, 해당 메모리 블록의 공유 블록을 함께 배드 블록으로 관리함으로써 리드 페일에 따라 데이터를 복구할 수 없는 상황을 미연에 방지하는 스토리지 장치 및 그 동작 방법을 제공한다.
도 5는 도 1의 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 컨트롤러(200)는 배드 블록 관리부(210), 동작 제어부(220) 및 메타데이터 저장부(230)를 포함할 수 있다.
동작 제어부(220)는 메모리 장치(100)가 프로그램 동작, 리드 동작, 또는 소거 동작을 수행하도록 제어할 수 있다. 동작 제어부는 메모리 장치(100)에 커맨드, 어드레스 또는 데이터를 제공하고, 메모리 장치(100)가 수행한 동작의 결과가 패스 인지 페일인지를 판단할 수 있다. 예를 들어, 프로그램 동작 또는 소거 동작의 경우 메모리 장치(100)로부터 제공되는 상태 정보(status information)로부터 동작의 패스 또는 페일을 판단할 수 있다. 리드 동작의 경우, 메모리 장치(100)로부터 제공된 리드 데이터에 대한 에러 정정 디코딩에 성공하면 리드 동작은 패스이고, 에러 정정 디코딩이 실패하면, 리드 동작을 페일일 수 있다.
동작 제어부(220)는 동작의 페일이 발생하면, 동작의 페일이 발생한 메모리 블록에 대한 정보를 배드 블록 관리부(210)에 제공할 수 있다.
배드 블록 관리부(210)는 배드 블록 제어부(211) 및 테스트 프로그램 제어부(212)를 포함할 수 있다. 또한, 메타데이터 저장부(230)는 배드 블록 정보(231), 유효데이터 정보(232), 공유 블록 정보(233) 및 맵핑 정보(234)를 포함할 수 있다.
배드 블록 정보(231)는 배드 블록의 물리 어드레스에 대한 정보를 포함할 수 있다.
유효데이터 정보(232)는 메모리 장치(100)에 포함된 메모리 블록들에 저장된 데이터가 유효데이터인지 무효데이터인지를 나타내는 정보일 수 있다. 메모리 장치(100)에 이미 저장된 데이터의 논리 어드레스에 대한 쓰기 요청이 입력되면, 기존에 저장된 데이터는 무효데이터로 취급되고, 새롭게 쓰기 요청된 데이터가 유효데이터로 관리될 수 있다.
공유 블록 정보(233)는 메모리 장치(100)에 포함된 메모리 블록들의 공유 관계에 대한 정보를 포함할 수 있다. 구체적으로, 공유 블록 정보(233)는 메모리 블록들과 공유 관계에 있는 메모리 블록인 공유 블록의 물리 어드레스에 관한 정보를 포함할 수 있다. 여기서 공유 관계란 같은 블록 워드라인을 공유하는 관계일 수 있다.
맵핑 정보(234)는 메모리 장치(100)에 저장된 데이터의 논리 어드레스와 물리 어드레스간의 맵핑 정보를 포함할 수 있다.
배드 블록 제어부(211)는 배드 블록이 발생하면, 배드 블록 및 배드 블록의 공유 블록에 저장된 데이터를 다른 메모리 블록으로 카피할 수 있다. 구체적으로, 배드 블록 제어부(211)는 유효 데이터 정보(232) 및 공유 블록 정보(233)를 기초로 배드 블록 및 공유 블록에 저장된 유효 데이터를 리드하고, 리드된 유효 데이터를 다른 메모리 블록에 저장하도록 동작 제어부(220)에 요청할 수 있다. 배드 블록 제어부(211)는 데이터의 위치가 변경되면 변경된 물리 어드레스에 대한 정보에 따라 맵핑 정보(234)를 갱신할 수 있다. 배드 블록 제어부(211)는 배드 블록 또는 공유 블록 중 적어도 하나의 메모리 블록에 대한 정보를 메타 데이터 저장부(230)에 저장하도록 메타 데이터 저장부(230)를 제어할 수 있다. 구체적으로, 배드 블록 제어부(211)는 배드 블록 또는 공유 블록 중 적어도 하나의 메모리 블록에 대한 정보에 따라 배드 블록 정보(231)를 갱신할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 공유 블록을 무조건 배드 블록으로 관리하지 않고, 동작이 페일된 메모리 블록의 불량 정도에 따라 선택적으로 공유 블록을 배드 블록으로 관리할 수 있다.
예를 들어, 테스트 프로그램 제어부(212)는 배드 블록 및 배드 블록의 공유 블록에 저장된 데이터를 다른 메모리 블록으로 카피한 뒤, 배드 블록에 대한 소거 동작을 수행하도록 동작 제어부(220)에 요청할 수 있다. 소거 동작이 수행된 뒤, 테스트 프로그램 제어부(212)는 소거된 배드 블록에 테스트 프로그램 데이터를 저장하도록 동작 제어부(220)에 요청할 수 있다.
실시 예에서, 배드 블록에 대한 소거 동작이 페일될 수 있다. 이 경우, 테스트 프로그램 제어부(212)는 테스트 프로그램 동작을 수행할 수 없을 정도로 배드 블록이 불량이 발생한 것이므로, 공유 블록을 배드 블록으로 관리할 수 있다.
배드 블록에 대한 테스트 프로그램 동작이 완료되면, 테스트 프로그램 제어부(212)는 테스트 프로그램 동작의 수행결과에 따라 선택적으로 공유 블록을 배드 블록으로 관리할 수 있다. 테스트 프로그램 제어부(212)는 배드 블록이 불량 정도가 일정 수준을 초과하면, 공유 블록도 배드 블록으로 관리하고, 배드 블록의 불량 정도가 일정 수준 이하이면, 공유 블록은 배드 블록으로 관리하지 않을 수 있다.
구체적으로, 테스트 프로그램 제어부(212)는 테스트 프로그램 동작의 수행 결과, 프로그램 동작이 페일된 물리 페이지의 개수(또는 워드라인의 개수)가 미리 설정된 기준 값을 초과하는지를 판단할 수 있다. 여기서 프로그램 동작이 페일되었다는 것은 최대 프로그램 루프 수를 초과하거나, 검증이 최종적으로 페일된 경우, 프로그램 펄스의 인가 횟수가 미리 설정된 횟수를 초과하는 등의 경우일 수 있다. 미리 설정된 기준 값은 메모리 장치(100)의 테스트 단계에서 실험적으로 획득될 수 있고, 미리 설정된 기준 값은 사전에 메모리 장치(100)에 저장되어 있을 수 있다.
도 6은 본 실시예에 따른 스토리지 장치의 동작을 설명하는 순서도이다.
도 6을 참조하면, S601단계에서, 스토리지 장치는 프로그램 동작 또는 소거 동작 중 어느 하나의 동작을 수행한다. 구체적으로 메모리 장치는 메모리 컨트롤러의 제어에 따라 프로그램 동작 또는 소거 동작을 수행하고, 수행 결과를 메모리 컨트롤러에 제공할 수 있다.
S603단계에서, 스토리지 장치는 S601단계에서 수행한 동작이 페일되었는지 여부를 판단할 수 있다. 판단결과, 동작이 패스된 경우 종료 진행하고, 동작이 페일되면, S605단계로 진행한다.
S605단계에서, 스토리지 장치는 동작의 페일이 발생한 메모리 블록과 해당 메모리 블록의 공유 블록 중 적어도 하나 이상의 메모리 블록을 배드 블록으로 처리할 수 있다.
도 7은 다른 실시예에 따른 스토리지 장치의 동작을 설명하는 순서도이다.
도 7은 도 6을 참조하여 설명된 S605단계를 보다 상세하게 나타낸 것이다. 도 7을 참조하면, S701단계에서, 스토리지 장치는 동작의 페일이 발생한 페일 블록 및 페일 블록의 공유 블록에 저장된 데이터를 다른 메모리 블록으로 카피할 수 있다.
S703단계에서, 스토리지 장치는 페일 블록 및 공유 블록을 모두 배드 블록으로 저장하여 더 이상 사용되지 않도록 관리할 수 있다.
도 8은 다른 실시예에 따른 스토리지 장치의 동작을 설명하는 순서도이다.
도 8은 도 6을 참조하여 설명된 S605단계의 다른 실시 예를 나타낸 도면이다. 도 8의 실시 예는 도 7의 경우와 달리 공유 블록을 페일 블록의 상태에 따라 선택적으로 배드 블록으로 저장하는 실시 예이다.
도 8을 참조하면, S801단계에서, 스토리지 장치는 동작의 페일이 발생한 페일 블록 및 페일 블록의 공유 블록에 저장된 데이터를 다른 메모리 블록으로 카피할 수 있다.
S803단계에서, 스토리지 장치는 페일 블록에 대한 소거 동작을 수행할 수 있다. 도 8에는 도시되지 않았으나, 만일 페일 블록에 대한 소거 동작 자체가 페일될 수 있다. 이 경우, 스토리지 장치는 S809단계로 진행하여, 페일 블록 및 공유 블록을 모두 배드 블록으로 관리할 수 있다.
S805단계에서, 스토리지 장치는 페일 블록에 대한 테스트 프로그램 동작을 수행할 수 있다.
S807단계에서, 스토리지 장치는 페일 블록에 대한 테스트 프로그램 동작의 수행 경과에 따라 페일 블록에 대한 테스트 패스 또는 페일을 판단할 수 있다.
페일 블록에 포함된 복수의 워드라인들 중 테스트 프로그램 동작의 페일이 발생된 워드라인의 개수가 미리 설정된 기준 개수를 초과하는 지에 따라 테스트의 패스 또는 페일이 결정될 수 있다. 만일 페일 블록에 대한 테스트 프로그램 동작의 수행결과, 테스트 프로그램 동작의 페일이 발생한 워드라인의 개수가 기준 개수를 초과하면, 테스트는 페일될 수 있다. 반대로 테스트 프로그램 동작이 페일된 워드라인의 개수가 기준 개수 이하이면, 테스트는 패스될 수 있다. 테스트가 패스되면, S811단계로 진행하고, 테스트가 페일되면, S809단계로 진행할 수 있다.
S809단계에서, 스토리지 장치는 페일 블록 및 공유 블록을 모두 배드 블록으로 관리할 수 있다.
S811단계에서, 스토리지 장치는 페일 블록만을 배드 블록으로 관리할 수 있다.
도 9는 도 5의 공유 블록 정보(233)의 일 실시 예를 나타낸 도면이다.
도 9를 참조하면, 공유 블록 정보(233)는 메모리 장치(100)에 포함된 메모리 블록들의 공유관계에 관한 정보를 포함할 수 있다.
구체적으로, 공유 블록 정보(233)는 메모리 블록들의 물리 어드레스와 해당 메모리 블록들의 공유 블록들의 물리 어드레스 정보를 포함할 수 있다. 공유 블록 정보(233)는 사전에 메모리 장치(100)에 저장되었다가, 스토리지 장치의 부팅시에 메모리 컨트롤러에 의해 로딩될 수 있다. 메모리 컨트롤러는 공유 블록 정보(233)에 따라 동작의 페일이 발생한 경우, 페일 블록 및 공유 블록을 함께 배드 블록으로 관리할 수 있다.
도 10은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 10을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치 (2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 리드 동작, 프로그램 동작, 소거 동작을 수행하거나 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100) 또는 메모리 장치(2200)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다. 또는, 메모리 장치(2200)는 복수의 불휘발성 메모리 칩들을 포함하고, 복수의 불휘발성 메모리 칩들은 상술된 패키지 방식들을 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
예시적으로, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
예시적으로, 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(100)일 수 있다.
도 11은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 11을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
예시적으로, 불휘발성 메모리들(3221~322n)은 도 1을 참조하여 설명된 메모리 장치(100)일 수 있다.
도 12는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 12를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-FI 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)일 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 스토리지 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 배드 블록 관리부
300: 호스트

Claims (20)

  1. 복수의 메모리 블록들을 포함하는 메모리 장치; 및
    상기 복수의 메모리 블록 중 배드 블록으로 판단된 메모리 블록인 페일 블록과 상기 메모리 장치 내에서 상기 페일 블록을 선택하는 제어신호를 공유하는 메모리 블록인 공유 블록을 배드 블록으로 관리하는 메모리 컨트롤러;를 포함하는 스토리지 장치.
  2. 제 1항에 있어서, 상기 메모리 장치는,
    상기 메모리 컨트롤러가 제공한 동작 커맨드에 응답하여 동작 전압들을 생성하는 전압 생성부; 및
    상기 동작 커맨드에 대응되는 어드레스에 따라 상기 복수의 메모리 블록들에 각각 대응되는 블록 선택 신호들을 생성하는 블록 디코더; 및
    상기 블록 선택 신호들에 응답하여 상기 동작 전압들이 인가되는 글로벌 워드라인들과 상기 메모리 블록들의 로컬 워드라인들을 연결하는 블록 연결부;를 포함하는 스토리지 장치.
  3. 제 2항에 있어서, 상기 페일 블록과 상기 공유 블록은,
    상기 블록 선택 신호들 중 어느 하나를 공유하는 메모리 블록들인 스토리지 장치.
  4. 제 3항에 있어서, 상기 블록 연결부는,
    상기 복수의 메모리 블록들에 각각 대응되는 서브 연결부들을 포함하는 스토리지 장치.
  5. 제 4항에 있어서,
    상기 페일 블록과 상기 공유 블록에 각각 대응되는 서브 연결부들은,
    상기 블록 선택 신호들 중 어느 하나가 입력되는 하나의 블록 워드라인에 공통 연결되는 스토리지 장치.
  6. 제 1항에 있어서, 상기 페일 블록은,
    프로그램 동작 또는 소거 동작의 수행이 페일된 메모리 블록인 스토리지 장치.
  7. 제 1항에 있어서, 상기 메모리 컨트롤러는,
    상기 복수의 메모리 블록들 중 배드 블록에 대한 정보인 배드 블록 정보를 포함하는 메타 데이터 저장부; 및
    상기 페일 블록 및 상기 공유 블록에 저장된 데이터를 다른 메모리 블록에 저장하고, 상기 페일 블록 및 상기 공유 블록에 대한 정보를 상기 배드 블록 정보에 저장하도록 상기 메타 데이터 저장부를 제어하는 배드 블록 관리부;를 포함하는 스토리지 장치.
  8. 제 7항에 있어서, 상기 메타 데이터 저장부는,
    상기 메모리 장치에 저장된 데이터가 유효 데이터 또는 무효 데이터 중 어떤 것인지를 나타내는 유효 데이터 정보를 포함하고,
    상기 배드 블록 관리부는,
    상기 유효 데이터 정보를 기초로 상기 페일 블록 및 상기 공유 블록에 저장된 유효 데이터를 상기 다른 메모리 블록에 저장하도록 상기 메모리 장치를 제어하는 스토리지 장치.
  9. 제 7항에 있어서, 상기 메타 데이터 저장부는,
    상기 메모리 장치에 저장된 데이터의 논리 어드레스와 물리 어드레스와의 맵핑 정보를 포함하고,
    상기 배드 블록 관리부는,
    상기 페일 블록 및 상기 공유 블록에 저장된 데이터를 상기 다른 메모리 블록에 저장한 뒤, 상기 맵핑 정보를 갱신하는 스토리지 장치.
  10. 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
    상기 복수의 메모리 블록들 중 배드 블록에 대한 정보인 배드 블록 정보를 포함하는 메타 데이터 저장부; 및
    복수의 메모리 블록 중 배드 블록으로 판단된 메모리 블록인 페일 블록과 상기 메모리 장치 내에서 상기 페일 블록을 선택하는 제어신호를 공유하는 메모리 블록인 공유 블록 중 적어도 하나 이상을 배드 블록으로 관리하는 배드 블록 관리부;를 포함하는 메모리 컨트롤러.
  11. 제 10항에 있어서, 상기 배드 블록 관리부는,
    상기 페일 블록 및 상기 공유 블록에 저장된 데이터를 다른 메모리 블록에 저장하도록 상기 메모리 장치를 제어하는 배드 블록 제어부;
    상기 페일 블록에 저장된 데이터를 소거하고, 상기 페일 블록에 대한 테스트 프로그램 동작을 수행하도록 상기 메모리 장치를 제어하는 테스트 프로그램 제어부;를 포함하는 메모리 컨트롤러.
  12. 제 11항에 있어서, 상기 테스트 프로그램 제어부는,
    상기 테스트 프로그램 동작의 수행 결과에 따라 상기 공유 블록에 대한 정보가 상기 배드 블록 정보에 포함되도록 상기 메타 데이터 저장부를 제어하는 메모리 컨트롤러.
  13. 제 11항에 있어서, 상기 테스트 프로그램 제어부는,
    상기 페일 블록에 포함된 워드라인들 중 상기 테스트 프로그램 동작이 페일된 워드라인의 개수를 기초로 상기 공유 블록에 대한 정보가 상기 배드 블록 정보에 포함되도록 상기 메타 데이터 저장부를 제어하는 메모리 컨트롤러.
  14. 제 11항에 있어서, 상기 테스트 프로그램 제어부는,
    상기 페일 블록에 포함된 워드라인들 중 상기 테스트 프로그램 동작이 페일된 워드라인의 개수가 미리 설정된 기준 개수를 초과하면, 상기 페일 블록 및 상기 공유 블록에 대한 정보가 상기 배드 블록 정보에 포함되도록 상기 메타 데이터 저장부를 제어하는 메모리 컨트롤러.
  15. 제 11항에 있어서, 상기 테스트 프로그램 제어부는,
    상기 페일 블록에 포함된 워드라인들 중 상기 테스트 프로그램 동작이 페일된 워드라인의 개수가 미리 설정된 기준 개수 이하이면, 상기 페일 블록에 대한 정보가 상기 배드 블록 정보에 포함되도록 상기 메타 데이터 저장부를 제어하는 메모리 컨트롤러.
  16. 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대해 수신된 동작 커맨드에 따른 동작을 수행하고, 상기 동작의 수행결과를 출력하는 메모리 장치; 및
    상기 동작의 수행결과에 따라 상기 선택된 메모리 블록 및 상기 선택된 메모리 블록과 블록 워드라인을 공유하는 메모리 블록인 공유 블록 중 적어도 하나 이상을 배드 블록으로 관리하는 메모리 컨트롤러;를 포함하는 스토리지 장치.
  17. 제 16항에 있어서, 상기 동작은,
    프로그램 동작 또는 소거 동작인 스토리지 장치.
  18. 제 16항에 있어서, 상기 메모리 컨트롤러는,
    상기 동작이 페일되면, 상기 선택된 메모리 블록 및 상기 공유 블록을 배드 블록으로 관리하는 스토리지 장치.
  19. 제 16항에 있어서, 상기 메모리 컨트롤러는,
    상기 동작이 페일되면, 상기 선택된 메모리 블록을 배드 블록으로 관리하고, 상기 선택된 메모리 블록의 불량 정도에 따라 상기 공유 블록을 배드 블록으로 관리하는 스토리지 장치.
  20. 제 19항에 있어서, 상기 메모리 컨트롤러는,
    상기 선택된 메모리 블록의 불량 정도가 미리 설정된 기준을 초과하면, 상기 공유 블록을 배드 블록으로 관리하는 스토리지 장치.
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