CN113963728A - 半导体设备和半导体存储器设备 - Google Patents

半导体设备和半导体存储器设备 Download PDF

Info

Publication number
CN113963728A
CN113963728A CN202110189026.5A CN202110189026A CN113963728A CN 113963728 A CN113963728 A CN 113963728A CN 202110189026 A CN202110189026 A CN 202110189026A CN 113963728 A CN113963728 A CN 113963728A
Authority
CN
China
Prior art keywords
voltage
reset
power
circuit
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110189026.5A
Other languages
English (en)
Inventor
李炫哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN113963728A publication Critical patent/CN113963728A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G11C16/225—Preventing erasure, programming or reading when power supply voltages are outside the required ranges
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Security & Cryptography (AREA)
  • Electronic Switches (AREA)

Abstract

本申请公开了半导体设备和半导体存储器设备。一种半导体设备包括突然电力检测电路、通电复位电路和驱动电路。突然电力检测电路被配置为检测外部电源电压的电压电平并且生成突然电力检测信号。通电复位电路被配置为根据复位基准电压检测外部电源电压的电压电平并且生成通电复位信号。驱动电路被配置为执行突然断电操作和通电复位操作。

Description

半导体设备和半导体存储器设备
技术领域
各种实施方式总体上涉及半导体设备和半导体存储器设备，并且更具体地，涉及与执行突然断电操作和通电复位操作有关的半导体设备和半导体存储器设备。
背景技术
通常，半导体设备通过使用基于外部电源电压生成的内部电源电压来执行电路操作。类似地，包括易失性存储器装置和非易失性存储器装置的半导体存储器设备也通过使用基于外部电源电压生成的内部电源电压来执行电路操作。
此外，易失性存储器装置的优点在于数据处理速度高，数据处理速度是用于在其内存储外部数据或向外部输出内部数据的速度。然而，易失性存储器装置的缺点在于它需要在处理数据时连续地接收外部电源电压。另一方面，非易失性存储器装置的缺点在于数据处理速度慢。然而，非易失性存储器装置的优点在于，即使不供应外部电源电压也保留先前存储在其内的数据。
非易失性存储器装置执行编程操作以便将数据存储在存储器单元中，并且执行读取操作以便输出存储器单元中所存储的数据。此外，非易失性存储器装置执行擦除操作以便在编程操作之前擦除存储器单元中所存储的数据。如上所述，即使不供应外部电源电压，非易失性存储器装置也可以保留先前存储在其内的数据。然而，当在编程操作、读取操作或擦除操作期间未平稳地供应外部电源电压时，存储在存储器单元中的数据可能会损坏。
详细地，在编程操作、读取操作或擦除操作期间，非易失性存储器装置向字线、位线和源极线施加高电压。因此，当在编程操作、读取操作或擦除操作期间未平稳地供应外部电源电压时，可能不期望地降低施加到相应线的高电压的电压电平。在这种情况下，由于不期望地降低的高电压的电压电平的影响，改变了连接到相应线的存储器单元的数据分布。存储器单元的数据分布的改变意味着存储器单元中所存储的数据的改变。此外，存储器单元中所存储的数据的改变意味着无法保证数据的可靠性。
发明内容
在实施方式中，一种半导体设备可以包括：突然电力检测电路，其基于使能信号而被使能并且被配置为检测外部电源电压的电压电平并生成突然电力检测信号；通电复位电路，其被配置为基于使能信号和通电复位信号而设置用于通电复位操作的复位基准电压，根据复位基准电压检测外部电源电压的电压电平，并且生成通电复位信号；以及驱动电路，其被配置为基于突然电力检测信号执行突然断电操作，并基于通电复位信号来执行通电复位操作。
在实施方式中，一种半导体存储器设备可以包括：突然电力检测电路，其基于使能信号而被使能并且被配置为检测外部电源电压的电压电平并生成突然电力检测信号；通电复位电路，其被配置为基于使能信号和通电复位信号而设置用于通电复位操作的复位基准电压，根据复位基准电压检测外部电源电压的电压电平，并且生成通电复位信号；以及放电电路，其被配置为基于突然电力检测信号对连接至存储器单元的线执行放电操作。
附图说明
图1是例示根据实施方式的半导体设备的配置的框图。
图2是例示图1的突然电力检测电路的配置的电路图。
图3是例示图1的通电复位电路的配置的电路图。
图4是例示图1的半导体设备的操作定时的定时图。
图5是例示根据实施方式的半导体设备的部分配置的框图。
图6是例示根据实施方式的半导体存储器设备的配置的框图。
具体实施方式
本公开的描述仅是关于结构性描述和/或功能性描述的实施方式。本公开的权利范围不应被解释为限于说明书中描述的实施方式。也就是说，因为实施方式可以以各种方式被修改并且可以具有各种形式，所以本公开的权利范围应当被理解为包括可以实现技术精神的等同形式。此外，本公开中提出的目的或效果并不意味着特定实施方式应包括所有目的或效果或仅包括这样的效果。因此，本公开的权利范围不应被理解为受其限制。
应该如下地理解在本申请中描述的术语的含义。
诸如“第一”和“第二”之类的术语用于将一个元件与另一元件区分开，并且本公开的范围不应受这些术语的限制。例如，第一元件可以被命名为第二元件。同样，第二元件可以被命名为第一元件。
除非在上下文中另外明确表示，否则单数的表示应理解为包括复数表示。诸如“包括”或“具有”之类的术语应理解为表示存在设定的特性、数量、步骤、操作、元件、部件或其组合，但不排除存在或添加一个或更多个其它特征、数量、步骤、操作、元件、部件或其组合的可能性。
在每个步骤中，为了便于描述，使用符号(例如，a、b和c)，并且这些符号不描述步骤的顺序。除非在上下文中清楚地描述了特定的顺序，否则可以以与上下文中描述的顺序不同的顺序来执行步骤。也就是说，可以根据所描述的顺序来执行步骤，可以与所描述的顺序基本上同时地执行步骤，或者可以以所描述的顺序相反的顺序来执行步骤。
除非另外定义，否则本文中使用的所有术语(包括技术或科学术语)具有与本领域技术人员通常理解的含义相同的含义。除非在申请中明确定义，否则常用字典中定义的术语应被解释为具有与相关技术中的上下文中的含义相同的含义，并且不应被解释为具有理想或过分形式的含义。
各种实施方式可以涉及提供能够稳定地控制突然断电操作和通电复位操作的半导体设备和半导体存储器设备。
各种实施方式涉及提供能够基于晶体管的特性根据工艺、电压和温度的变化来稳定地控制通电复位操作的半导体设备和半导体存储器设备。
实施方式具有稳定地控制突然断电操作和通电复位操作的效果，从而基本上防止了在突然断电操作和通电复位操作期间可能发生的错误操作。
实施方式具有即使在晶体管的特性改变的情况下也稳定地控制通电复位操作的效果，从而基本上防止了在通电复位操作期间可能发生的错误操作。
本公开的目的不限于上述目的，并且根据以下描述，本公开所属领域的普通技术人员可以清楚地理解以上未描述的其它目的。
图1是例示根据实施方式的半导体设备的配置的框图。
参照图1，半导体设备可以包括突然电力检测电路100、通电复位电路200和驱动电路300。
首先，突然电力检测电路100可以基于使能信号ENB而被使能，并且可以被配置为检测外部电源电压VCC的电压电平并生成突然电力检测信号DTVCC。因此，突然电力检测电路100可以生成当外部电源电压VCC的电压电平降低到设定电压电平以下时被使能的突然电力检测信号DTVCC。
使能信号ENB可以是用于使能和禁用突然电力检测电路100的信号。使能信号ENB可以使能突然电力检测电路100。此外，使能信号ENB可以在已经完成突然断电操作时被禁用，并且使突然电力检测电路100禁用。例如，使能信号ENB可以在外部电源电压VCC的突然电压下降或掉电时段期间被使能。将在图4中再次描述使能信号ENB的时段。
接下来，通电复位电路200可以被配置为基于使能信号ENB和通电复位信号POR设置用于通电复位操作的复位基准电压。此外，通电复位电路200可以被配置为根据复位基准电压来检测外部电源电压VCC的电压电平，并生成通电复位信号POR。因此，通电复位电路200可以根据基于使能信号ENB和通电复位信号POR设置的复位基准电压来检测外部电源电压VCC的电压电平，并生成通电复位信号POR。
如稍后将描述的，通电复位电路200可以在外部电源电压VCC的上电时段期间基于使能信号ENB和通电复位信号POR来设置与通电复位信号POR的禁用时间点相对应的第一复位基准电压。此外，通电复位电路200可以在外部电源电压VCC的掉电时段期间基于使能信号ENB来设置与通电复位信号POR的使能时间点相对应的第二复位基准电压。这里，通电复位电路200可以将与上电时段相对应的第一复位基准电压的电压电平和与掉电时段相对应的第二复位基准电压的电压电平设置为彼此不同。这将在图4中再次描述。
接下来，驱动电路300可以被配置为基于突然电力检测信号DTVCC执行突然断电操作，并且基于通电复位信号POR执行通电复位操作。突然断电操作可以是针对驱动电路300中所包括的特定节点的放电操作。此外，通电复位操作可以是针对驱动电路300或驱动电路300中所包括的内部电路的初始化操作。例如，初始化操作可以是用于半导体设备中所包括的并生成内部电源电压的电路的初始化操作，或者是用于在数据的编程操作和读取操作期间存储初始值的锁存电路的初始化操作。
根据实施方式的半导体设备可以基于与突然电力检测电路100的使能时段相对应的使能信号ENB来设置通电复位电路200的第一复位基准电压和第二复位基准电压，从而稳定地控制通过通电复位电路200进行的通电复位操作和通过突然电力检测电路100进行的突然断电操作。
图2是例示图1的突然电力检测电路100的配置的电路图。
参照图2，突然电力检测电路100可以包括分压电路110和电压比较电路120。
首先，分压电路110可以被配置为基于使能信号ENB生成通过对外部电源电压VCC的电压电平进行分压而获得的分压电压V_D。
分压电路110可以包括第一PMOS晶体管P1和第一电阻器R1至第四电阻器R4，第一PMOS晶体管P1和第一电阻器R1至第四电阻器R4串联连接在被施加以外部电源电压VCC的电压端子与被施加以接地电源电压VSS的电压端子之间。第一PMOS晶体管P1可以通过其栅极接收使能信号ENB，并且第二电阻器R2和第三电阻器R3可以连接至输出分压电压V_D的公共节点。
接下来，电压比较电路120可以被配置为比较分压电压V_D和突然电力基准电压V_SPO，并生成突然电力检测信号DTVCC。
电压比较电路120可以通过其(+)端子接收突然电力基准电压V_SPO，并且通过其(-)端子接收分压电压V_D，并且输出突然电力检测信号DTVCC。如将在下面参照图4描述的，突然电力基准电压V_SPO可以具有在第一复位基准电压的电压电平和第二复位基准电压的电压电平之间的电压电平。
图3是例示图1的通电复位电路200的配置的电路图。
参照图3，通电复位电路200可以包括电压检测电路210和信号输出电路220。
首先，电压检测电路210可以被配置为基于使能信号ENB和通电复位信号POR来设置复位基准电压。此外，电压检测电路210可以被配置为基于所设置的复位基准电压来检测外部电源电压VCC。电压检测电路210可以包括电阻调整电路211和电压感测电路212。
电阻调整电路211可以被配置为基于使能信号ENB和通电复位信号POR来调整用于外部电源电压VCC的电压降的电阻值。
电阻调整电路211可以包括第五电阻器R5至第八电阻器R8，第五电阻器R5至第八电阻器R8串联连接至被施加以外部电源电压VCC的电压端子。此外，电阻调整电路211可以包括第二PMOS晶体管P2和第三PMOS晶体管P3，第二PMOS晶体管P2和第三PMOS晶体管P3串联连接至被施加以外部电源电压VCC的电压端子。第二PMOS晶体管P2的栅极可以接收使能信号ENB，并且第三PMOS晶体管P3的栅极可以接收通电复位信号POR。包括第五电阻器R5和第六电阻器R6的电阻器电路以及包括第二PMOS晶体管P2和第三PMOS晶体管P3的晶体管电路可以并联连接。
例如，第二PMOS晶体管P2可以基于使能信号ENB而导通或截止，并且第三PMOS晶体管P3可以基于通电复位信号POR而导通或截止。因此，当使能信号ENB或通电复位信号POR变为逻辑“高”时，第二PMOS晶体管P2或第三PMOS晶体管P3可以截止。因此，可以出现由于第五电阻器R5至第八电阻器R8的电阻值而导致的外部电源电压VCC的电压降。此外，当使能信号ENB和通电复位信号POR二者变为逻辑“低”时，第二PMOS晶体管P2和第三PMOS晶体管P3可以导通。因此，外部电源电压VCC可以通过第二PMOS晶体管P2和第三PMOS晶体管P3被旁通。因此，可以出现由于第七电阻器R7和第八电阻器R8的电阻值而不是第五电阻器R5和第六电阻器R6所导致的外部电源电压VCC的电压降。通过这样的配置，电阻调整电路211可以基于使能信号ENB和通电复位信号POR来调整用于外部电源电压VCC的电压降的电阻值。
接下来，电压感测电路212可以被配置为基于复位基准电压来感测已经通过电阻调整电路211所调整的电阻值下降的外部电源电压VCC。
电压感测电路212可以包括第九电阻器R9和第一NMOS晶体管N1，第九电阻器R9和第一NMOS晶体管N1串联连接在电阻调整电路211和被施加以接地电源电压VSS的电压端子之间。第一节点ND1可以共同地连接在第八电阻器R8和第九电阻器R9之间，并且第一NMOS晶体管N1可以以二极管类型连接。此外，电压感测电路212可以包括连接在第二节点ND2和被施加以接地电源电压VSS的电压端子之间的第二NMOS晶体管N2。第二NMOS晶体管N2的栅极可以连接到第一节点ND1。
例如，电压感测电路212可以向第一节点ND1输出电阻调整电路211的输出电压作为感测电压。第二NMOS晶体管N2可以基于从第一节点ND1输出的感测电压而导通或截止。当第二NMOS晶体管N2导通时，第二节点ND2可以由接地电源电压VSS驱动。然而，当第二NMOS晶体管N2截止时，第二节点ND2可以被驱动至从在下面要描述的加载电路221输出的电压的电平。通过这样的配置，电压感测电路212可以基于感测到的电压来确定驱动第二节点ND2的电压电平。
作为参考，当假设第二NMOS晶体管N2的阈值电压恒定时，与第二NMOS晶体管N2可以导通或截止的基准相对应的感测电压的电压电平可以是恒定的。在这种情况下，可以根据由电阻调整电路211调整的电阻值来改变可以使第二NMOS晶体管N2导通或截止的外部电源电压VCC的电压电平。因此，根据实施方式的半导体设备的复位基准电压可以是指可以使第二NMOS晶体管N2导通或截止的外部电源电压VCC的电压电平。
此外，信号输出电路220可以被配置为基于电压检测电路210的输出信号来输出通电复位信号POR。信号输出电路220可以包括加载电路221和输出电路222。
首先，加载电路221可以被配置为接收外部电源电压VCC并向第二节点ND2传送外部电源电压VCC。
加载电路221可以包括第十电阻器R10至第十三电阻器R13，第十电阻器R10至第十三电阻器R13连接在被施加以外部电源电压VCC的电压端子与第二节点ND2之间。因此，加载电路221可以使外部电源电压VCC下降，并且向第二节点ND2传送经下降的外部电源电压VCC。
接下来，输出电路222可以被配置为基于第二节点ND2的电压电平来输出通电复位信号POR。
输出电路222可以包括接收第二节点ND2的输出电压的第一反相器电路INV1以及接收第一反相器电路INV1的输出信号并且输出通电复位信号POR的第二反相器电路INV2。如以上所描述的，可以基于电压感测电路212和加载电路221的输出信号来确定第二节点ND2的电压电平。因此，输出电路222可以基于电压感测电路212和加载电路221的输出信号来输出通电复位信号POR。
图4是例示图1的半导体设备的操作定时的定时图。
参照图1至图4，外部电源电压VCC的电压电平可以在上电时段期间逐渐增大。由于通过使外部电源电压VCC下降而获得的电压被传送至图3的第二节点ND2，所以第二节点ND2的电压电平也可以增加。因此，通电复位信号POR可以变为逻辑“高”。因此，图1的驱动电路300可以基于通电复位信号POR执行通电复位操作。也就是说，驱动电路300可以基于通电复位信号POR来执行初始化操作。
然后，当外部电源电压VCC的电压电平增加到电压电平“A”时，在图3的第一节点ND1处生成的感测电压的电压电平也可以根据外部电源电压VCC而增加。此时，由于通电复位信号POR为逻辑“高”，因此第三PMOS晶体管P3可以截止。因此，电阻调整电路211可以将第五电阻器R5至第八电阻器R8的电阻值反映在外部电源电压VCC中。换句话说，在第一节点ND1处生成的感测电压可以具有通过将第五电阻器R5至第八电阻器R8的电阻值反映至外部电源电压VCC而下降的电压电平。然后，第二NMOS晶体管N2可以根据在第一节点ND1处生成的感测电压而导通。因此，第二节点ND2可以由接地电源电压VSS驱动。因此，通电复位信号POR可以从逻辑“高”转变为逻辑“低”。为了便于描述，可以将在通电复位信号POR被禁用时的电压电平“A”定义为“第一复位基准电压”。
此外，在掉电时段期间，外部电源电压VCC的电压电平可以逐渐降低。掉电时段可以处于突然断电状态，并且使能信号ENB可以从逻辑“高”转变为逻辑“低”。图2的突然电力检测电路100可以基于具有逻辑“低”的使能信号ENB而被使能。然后，由于分压电压V_D是通过对外部电源电压VCC进行分压而获得的电压，分压电压V_D的电压电平也可以降低。此时，由于使能信号ENB和通电复位信号POR二者为逻辑“低”，因此图3的第二PMOS晶体管P2和第三PMOS晶体管P3二者可以导通。因此，在图3的第一节点ND1处生成的感测电压可以具有第五电阻器R5和第六电阻器R6不反映在外部电源电压VCC中的电压电平。因此，即使外部电源电压VCC的电压电平被降低到低于作为第一复位基准电压的电压电平“A”以下，第二NMOS晶体管N2也可以基本保持导通状态。也就是说，通电复位信号POR不会从逻辑“低”转变为逻辑“高”。
此外，外部电源电压VCC可以从电压电平“A”降低到电压电平“B”。图2的突然电力基准电压V_SPO可以具有与电压电平“B”对应的电压电平。因此，当外部电源电压VCC的电压电平降低到电压电平“B”以下时，突然电力检测信号DTVCC可以从逻辑“低”转变为逻辑“高”。图1的驱动电路300可以基于突然电力检测信号DTVCC执行突然断电操作。也就是说，驱动电路300可以基于突然电力检测信号DTVCC执行特定节点的放电操作。
然后，当图1的突然电力检测电路100进行的突然断电操作完成时，使能信号ENB可以从逻辑“低”转变为逻辑“高”。此外，基于使能信号ENB，突然电力检测信号DTVCC可以从逻辑“高”转变为逻辑“低”。此时，图3的第二PMOS晶体管P2可以基于使能信号ENB而截止。因此，在第一节点ND1处生成的感测电压可以具有通过将第五电阻器R5至第八电阻器R8的电阻值反映至外部电源电压VCC而下降的电压电平。因此，第二NMOS晶体管N2可以截止，并且通电复位信号POR可以从逻辑“低”转变为逻辑“高”。图1的驱动电路300可以基于通电复位信号POR执行通电复位操作。为了便于描述，在通电复位信号POR被使能的时间处的电压电平“C”可以定义为“第二复位基准电压”。
从图4的定时图中可以看出，作为第一复位基准电压的电压电平“A”和作为第二复位基准电压的电压电平“C”可以彼此不同。也就是说，作为第一复位基准电压的电压电平“A”可以高于作为第二复位基准电压的电压电平“C”。此外，与突然电力基准电压V_SPO对应的电压电平“B”可以具有在作为第一复位基准电压的电压电平“A”和作为第二复位基准电压的电压电平“C”之间的电压电平。
此外，从图4的定时图中可以看出，在外部电源电压VCC增加到作为第一复位基准电压的电压电平“A”的时段期间以及在外部电源电压VCC降低到低于作为第二复位基准电压的电压电平“C”的时段期间，通电复位信号POR可以为逻辑“高”。此外，通电复位信号POR的使能时段和突然电力检测信号DTVCC的使能时段可以不彼此交叠。换句话说，基于突然电力检测信号DTVCC执行的突然断电操作的时段和基于通电复位信号POR执行的通电复位操作的时段可以不彼此交叠。也就是说，根据实施方式的半导体设备可以基本防止在突然断电操作的时段期间执行通电复位操作。因此，半导体设备可以稳定地保证突然断电操作和通电复位操作。
图5是例示根据实施方式的半导体设备的部分配置的框图。
在描述之前，通常，在半导体设备中，设置在其内的晶体管的特征可以根据工艺、电压、基于工艺、电压和温度的工艺、电压和温度(PVT)偏斜而改变。因此，根据实施方式的半导体设备可以通过根据PVT偏斜调整复位基准电压来稳定地控制通电复位操作。
参照图5，半导体设备可以包括用于基于作为与PVT偏斜相对应的偏斜控制信号的第一偏斜控制信号至第三偏斜控制信号C_S、C_T和C_F来调整复位基准电压的偏斜调整电路213。偏斜调整电路213可以是添加到图3的配置的组件。因此，在图3和图5中彼此对应的组件可以由基本相同的附图标记表示。
偏斜调整电路213可以被配置为基于第一偏斜控制信号至第三偏斜控制信号C_S、C_T和C_F来选择性地控制外部电源电压VCC的电阻路径。偏斜调整电路213可以包括第一路径旁通电路213_1、第二路径旁通电路213_2和第三路径旁通电路213_3。
首先，第一路径旁通电路213_1可以被配置为基于第一偏斜控制信号C_S选择外部电源电压VCC通过其旁通第五电阻器R5和第六电阻器R6的电阻路径。第一路径旁通电路213_1可以包括连接在第三PMOS晶体管P3的漏极端子和第三节点ND3之间的第四NMOS晶体管N4。第四NMOS晶体管N4的栅极可以连接到第一偏斜控制信号C_S。因此，第四NMOS晶体管N4可以基于第一偏斜控制信号C_S来导通或截止。第一偏斜控制信号C_S可以是当晶体管根据PVT偏斜具有“慢(SLOW)”特性时被使能的信号。因此，当晶体管根据PVT偏斜具有“慢”特性时，第一路径旁通电路213_1可以使第四NMOS晶体管N4导通，从而形成外部电源电压VCC通过其旁通第五电阻器R5和第六电阻器R6的电阻路径。
接下来，第二路径旁通电路213_2可以被配置为基于第二偏斜控制信号C_T选择外部电源电压VCC通过其旁通第五电阻器R5、第六电阻器R6和第七电阻器R7的电阻路径。第二路径旁通电路213_2可以包括连接在第三PMOS晶体管P3的漏极端子与第四节点ND4之间的第五NMOS晶体管N5。第五NMOS晶体管N5的栅极可以连接到第二偏斜控制信号C_T。第二偏斜控制信号C_T可以是当晶体管根据PVT偏斜具有“典型(TYPICAL)”特性时被使能的信号。因此，当晶体管具有“典型”特性时，第二路径旁通电路213_2可以使第五NMOS晶体管N5导通，从而形成外部电源电压VCC通过其旁通第五电阻器R5、第六电阻器R6、和第七电阻器R7的电阻路径。
接下来，第三路径旁通电路213_3可以被配置为基于第三偏斜控制信号C_F选择外部电源电压VCC通过其旁通第五电阻器R5至第八电阻器R8的电阻路径。第三路径旁通电路213_3可以包括连接在第三PMOS晶体管P3的漏极端子和第五节点ND5之间的第六NMOS晶体管N6。第六NMOS晶体管N6的栅极可以连接到第三偏斜控制信号C_F，该第三偏斜控制信号C_F在晶体管根据PVT偏斜具有“快(FAST)”特性时被使能。当晶体管具有“快”特性时，第三路径旁通电路213_3可以形成外部电源电压VCC通过其旁通第五电阻器R5至第八电阻器R8的电阻路径。
如上所述，偏斜调整电路213可以由例如三个NMOS晶体管(即，第四NMOS晶体管N4至第六NMOS晶体管N6)组成。此外，考虑到发送信号的电压降，偏斜调整电路213也可以由三个PMOS晶体管组成。
简而言之，偏斜调整电路213可以通过根据PVT偏斜选择电阻路径来调整反映在外部电源电压VCC中的电阻器的数量。调整反映在外部电源电压VCC中的电阻器的数量这一事实意味着可以调整复位基准电压。也就是说，偏斜调整电路213可以通过根据PVT偏斜调整电阻路径来调整复位基准电压。因此，即使存在PVT偏斜，根据实施方式的半导体设备也可以稳定地生成通电复位信号POR。
图6是例示根据实施方式的半导体存储器设备的配置的框图。
参照图6，半导体存储器设备可以包括突然电力检测电路100A、通电复位电路200A和放电电路300A。
首先，突然电力检测电路100A可以基于使能信号ENB被使能，并且可以被配置为检测外部电源电压VCC的电压电平并生成突然电力检测信号DTVCC。因此，突然电力检测电路100A可以生成在外部电源电压VCC的电压电平降低到设定电压电平以下时被使能的突然电力检测信号DTVCC。
接下来，通电复位电路200A可以被配置为基于使能信号ENB来设置用于通电复位操作的复位基准电压。此外，通电复位电路200A可以被配置为根据复位基准电压来检测外部电源电压VCC的电压电平，并生成通电复位信号POR。因此，通电复位电路200A可以根据基于使能信号ENB设置的复位基准电压来检测外部电源电压VCC的电压电平，并生成通电复位信号POR。
突然电力检测电路100A和通电复位电路200A可以分别对应于图1的突然电力检测电路100和通电复位电路200。由于已经参照图1至图5描述了突然电力检测电路100A和通电复位电路200A，因此，可以省略对其配置和操作的描述。
接下来，放电电路300A可以被配置为基于突然电力检测信号DTVCC对作为连接到存储器单元的线的字线WL、位线BL和源极线SL中的至少一条执行放电操作。
在根据实施方式的半导体存储器设备中，用于突然断电操作的突然电力检测信号DTVCC的使能时段和用于通电复位操作的通电复位信号POR的使能时段可以不彼此交叠。因此，在突然断电操作期间，基于突然电力检测信号DTVCC，可以确保对字线WL、位线BL和源极线SL的稳定放电操作。
此外，根据实施方式的半导体存储器设备可以包括存储器单元阵列电路400A、电压供应电路500A和页缓冲器电路600A。
首先，存储器单元阵列电路400A可以包括连接到字线WL、位线BL和源极线SL并存储数据的多个存储器单元(未示出)。接下来，电压供应电路500A可以被配置为根据编程操作、读取操作和擦除操作向字线WL、位线BL和源极线SL供应相应的内部电源电压。接下来，页缓冲器电路600A可以被配置为通过位线BL向存储器单元阵列电路400A发送数据或接收存储器单元阵列电路400A中所存储的数据。
电压供应电路500A可以基于通电复位信号POR执行初始化操作。电压供应电路500A可以包括用于生成供应给字线WL、位线BL和源极线SL的内部电源电压的多个电压发生电路(未示出)。因此，多个电压发生电路可以基于通电复位信号POR来执行初始化操作。此外，页缓冲器电路600A可以基于通电复位信号POR执行初始化操作。页缓冲器电路600A可以包括多个锁存电路。在多个锁存电路中，可以在执行编程操作和读取操作之前设置初始值。因此，多个锁存电路可以基于通电复位信号POR执行设置初始值的初始化操作。
根据实施方式的半导体存储器设备可以稳定地控制突然断电操作和通电复位操作，从而基本防止在突然断电操作和通电复位操作期间可能发生的错误操作。
本公开的效果不限于上述效果，并且根据以上描述，本公开所属领域的普通技术人员可以清楚地理解以上未描述的其它效果。
尽管已经出于示例性目的描述了各种实施方式，但是对于本领域技术人员将显而易见的是，在不脱离如所附权利要求所限定的本公开的精神和范围的情况下，可以进行各种变型和修改。
相关申请的交叉引用
本申请要求于2020年7月21日在韩国知识产权局提交的韩国专利申请No.10-2020-0090325的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体设备，该半导体设备包括：
突然电力检测电路，所述突然电力检测电路基于使能信号而被使能并且被配置为检测外部电源电压的电压电平并生成突然电力检测信号；
通电复位电路，所述通电复位电路被配置为基于所述使能信号和通电复位信号来设置用于通电复位操作的复位基准电压，根据所述复位基准电压检测所述外部电源电压的电压电平，并且生成所述通电复位信号；以及
驱动电路，所述驱动电路被配置为基于所述突然电力检测信号来执行突然断电操作并且基于所述通电复位信号来执行所述通电复位操作。
2.根据权利要求1所述的半导体设备，其中，所述突然断电操作包括针对所述驱动电路的特定节点的放电操作，并且所述通电复位操作包括针对所述驱动电路的初始化操作。
3.根据权利要求1所述的半导体设备，其中，所述复位基准电压包括与所述外部电源电压的上电时段相对应的第一复位基准电压和与所述外部电源电压的掉电时段相对应的第二复位基准电压。
4.根据权利要求3所述的半导体设备，其中，所述第一复位基准电压和所述第二复位基准电压具有不同的电压电平。
5.根据权利要求3所述的半导体设备，其中，所述第一复位基准电压的电压电平高于所述第二复位基准电压的电压电平。
6.根据权利要求3所述的半导体设备，其中，所述突然电力检测电路包括：
分压电路，所述分压电路被配置为通过基于所述使能信号对所述外部电源电压的电压电平进行分压来生成分压电压；以及
电压比较电路，所述电压比较电路被配置为将所述分压电压和突然电力基准电压进行比较并且生成所述突然电力检测信号。
7.根据权利要求6所述的半导体设备，其中，所述突然电力基准电压的电压电平与在所述第一复位基准电压的电压电平与所述第二复位基准电压的电压电平之间的电压电平相对应。
8.根据权利要求1所述的半导体设备，其中，所述通电复位电路包括：
电压检测电路，所述电压检测电路被配置为基于所述使能信号和所述通电复位信号来设置所述复位基准电压，并且基于所设置的复位基准电压来检测所述外部电源电压；以及
信号输出电路，所述信号输出电路被配置为基于所述电压检测电路的输出信号来输出所述通电复位信号。
9.根据权利要求8所述的半导体设备，其中，所述电压检测电路包括：
电阻调整电路，所述电阻调整电路被配置为基于所述使能信号和所述通电复位信号来调整用于所述外部电源电压的电压降的电阻值；以及
电压感测电路，所述电压感测电路被配置为基于所述复位基准电压来感测通过由所述电阻调整电路所调整的电阻值下降的所述外部电源电压。
10.根据权利要求8所述的半导体设备，其中，所述信号输出电路包括：
加载电路，所述加载电路被配置为接收所述外部电源电压；以及
输出电路，所述输出电路被配置为基于所述加载电路的输出信号和所述电压检测电路的输出信号来输出所述通电复位信号。
11.根据权利要求1所述的半导体设备，其中，所述通电复位电路还包括：
偏斜调整电路，所述偏斜调整电路被配置为进一步接收与工艺、电压、温度PVT偏斜相对应的偏斜控制信号，并且基于所述偏斜控制信号来调整所述复位基准电压。
12.根据权利要求11所述的半导体设备，其中，所述偏斜调整电路基于所述偏斜控制信号来选择性地控制所述外部电源电压的电阻路径。
13.一种半导体存储器设备，该半导体存储器设备包括：
突然电力检测电路，所述突然电力检测电路基于使能信号而被使能并且被配置为检测外部电源电压的电压电平并生成突然电力检测信号；
通电复位电路，所述通电复位电路被配置为基于所述使能信号和通电复位信号来设置用于通电复位操作的复位基准电压，根据所述复位基准电压检测所述外部电源电压的电压电平，并且生成所述通电复位信号；以及
放电电路，所述放电电路被配置为基于所述突然电力检测信号来对连接至存储器单元的线执行放电操作。
14.根据权利要求13所述的半导体存储器设备，该半导体存储器设备还包括：
存储器单元阵列电路，所述存储器单元阵列电路包括连接到字线、位线和源极线并且被配置为存储数据的多个存储器单元，
其中，所述放电电路基于所述突然电力检测信号来对所述字线、所述位线和所述源极线中的至少一条执行所述放电操作。
15.根据权利要求14所述的半导体存储器设备，该半导体存储器设备还包括：
电压供应电路，所述电压供应电路被配置为向所述字线、所述位线和所述源极线供应内部电源电压；以及
页缓冲器电路，所述页缓冲器电路被配置为通过所述位线向所述存储器单元阵列电路发送数据和和从所述存储器单元阵列电路接收数据，
其中，所述电压供应电路和所述页缓冲器电路中的至少一个基于所述通电复位信号被初始化。
16.根据权利要求13所述的半导体存储器设备，其中，所述复位基准电压包括与所述外部电源电压的上电时段相对应的第一复位基准电压和与所述外部电源电压的掉电时段相对应的第二复位基准电压。
17.根据权利要求16所述的半导体存储器设备，其中，所述第一复位基准电压和所述第二复位基准电压具有不同的电压电平。
18.根据权利要求16所述的半导体存储器设备，其中，所述第一复位基准电压的电压电平高于所述第二复位基准电压的电压电平。
19.根据权利要求13所述的半导体存储器设备，其中，所述通电复位电路包括：
电压检测电路，所述电压检测电路被配置为基于所述使能信号和所述通电复位信号来设置所述复位基准电压，并且基于所设置的复位基准电压来检测所述外部电源电压；以及
信号输出电路，所述信号输出电路被配置为基于所述电压检测电路的输出信号来输出所述通电复位信号。
20.根据权利要求19所述的半导体存储器设备，其中，所述电压检测电路包括：
电阻调整电路，所述电阻调整电路被配置为基于所述使能信号和所述通电复位信号来调整用于所述外部电源电压的电压降的电阻值；以及
电压感测电路，所述电压感测电路被配置为基于所述复位基准电压来感测通过由所述电阻调整电路调整的电阻值下降的所述外部电源电压。
CN202110189026.5A 2020-07-21 2021-02-19 半导体设备和半导体存储器设备 Pending CN113963728A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200090325A KR20220011429A (ko) 2020-07-21 2020-07-21 반도체 장치와 반도체 메모리 장치
KR10-2020-0090325 2020-07-21

Publications (1)

Publication Number Publication Date
CN113963728A true CN113963728A (zh) 2022-01-21

Family

ID=79459395

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110189026.5A Pending CN113963728A (zh) 2020-07-21 2021-02-19 半导体设备和半导体存储器设备

Country Status (3)

Country Link
US (1) US11308995B2 (zh)
KR (1) KR20220011429A (zh)
CN (1) CN113963728A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220043302A (ko) * 2020-09-29 2022-04-05 삼성전자주식회사 스토리지 장치의 리셋 방법 및 이를 수행하는 스토리지 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6560158B2 (en) 2001-04-27 2003-05-06 Samsung Electronics Co., Ltd. Power down voltage control method and apparatus
DE602006002886D1 (de) * 2006-07-28 2008-11-06 Hynix Semiconductor Inc Betriebs-Resetschaltung für eine digitale Vorrichtung mit Spannungsabwärtswandler auf dem Chip
US8467230B2 (en) 2010-10-06 2013-06-18 International Business Machines Corporation Data security for dynamic random access memory using body bias to clear data at power-up
KR20160054238A (ko) * 2014-11-06 2016-05-16 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그의 구동 방법
KR20170006980A (ko) * 2015-07-10 2017-01-18 에스케이하이닉스 주식회사 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치
KR102475458B1 (ko) * 2016-05-30 2022-12-08 에스케이하이닉스 주식회사 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치
KR102634791B1 (ko) * 2016-11-24 2024-02-08 에스케이하이닉스 주식회사 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치
KR20210147202A (ko) * 2020-05-28 2021-12-07 에스케이하이닉스 주식회사 반도체 장치와 반도체 메모리 장치

Also Published As

Publication number Publication date
US11308995B2 (en) 2022-04-19
US20220028432A1 (en) 2022-01-27
KR20220011429A (ko) 2022-01-28

Similar Documents

Publication Publication Date Title
US9830991B2 (en) Non-volatile memory
US7483327B2 (en) Apparatus and method for adjusting an operating parameter of an integrated circuit
US8730712B2 (en) SRAM including write assist circuit and method of operating same
US9614497B2 (en) Semiconductor device and method for adjusting impedance of output circuit
US9312000B1 (en) Semiconductor apparatus
US10972101B2 (en) Level shifters, memory systems, and level shifting methods
US9589657B2 (en) Internal power supply voltage auxiliary circuit, semiconductor memory device and semiconductor device
US9013949B2 (en) Memory access control system and method
US10515697B1 (en) Apparatuses and methods to control operations performed on resistive memory cells
US8289778B2 (en) Data processing device and method of reading trimming data
US9570182B1 (en) Semiconductor memory device and memory system
US8283971B2 (en) Internal voltage generation circuit and semiconductor apparatus using the same
US20110074462A1 (en) Data driving impedance auto-calibration circuit and semiconductor integrated circuit using the same
US8526226B2 (en) Current control apparatus and phase change memory having the same
US20130229865A1 (en) Semiconductor memory device and control method thereof
US7466614B2 (en) Sense amplifier for non-volatile memory
US9153316B1 (en) Circuits and read methods of RRAM
US9305615B2 (en) Semiconductor device
US8406061B2 (en) Semiconductor memory apparatus
CN113963728A (zh) 半导体设备和半导体存储器设备
KR20190001498A (ko) 메모리 장치 및 메모리 장치의 동작 방법
US11688434B2 (en) Internal voltage generation circuit and semiconductor memory apparatus including the same
US20170250599A1 (en) Internal voltage generation circuit and system including the same
US11900982B2 (en) Semiconductor device
KR100751660B1 (ko) 페이지 버퍼 회로의 안정적인 동작을 보장하는 플래시메모리 장치의 프리차지 제어 신호 발생기

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination