KR20210144403A

KR20210144403A - 표시장치와 그 구동 방법

Info

Publication number: KR20210144403A
Application number: KR1020200061712A
Authority: KR
Inventors: 권기태; 박용화; 윤용우
Original assignee: 엘지디스플레이 주식회사
Priority date: 2020-05-22
Filing date: 2020-05-22
Publication date: 2021-11-30

Abstract

표시장치와 그 구동 방법이 개시된다. 이 표시장치는 제1 그룹의 데이터 라인들에 연결된 복수의 픽셀 회로들이 배치된 제1 서브 픽셀 어레이; 제2 그룹의 데이터 라인들에 연결된 복수의 픽셀 회로들이 배치된 제2 서브 픽셀 어레이; 상기 제1 그룹의 데이터 라인들에 데이터 전압을 공급하는 제1 데이터 구동부; 및 상기 제2 그룹의 데이터 라인들에 데이터 전압을 공급하는 제2 데이터 구동부를 포함한다. 상기 제1 및 제2 서브 픽셀 어레이 중 프레임 주파수가 낮은 서브 픽셀 어레이의 프레임 스킵 구간(Frame skip) 동안, 상기 프레임 주파수가 상대적으로 높은 서브 픽셀 어레이의 데이터 라인들에 상기 데이터 전압이 인가된다. 상기 프레임 스킵 구간이 시작되기 직전의 버티컬 블랭크 기간 또는 상기 프레임 스킵 구간 동안 상기 프레임 주파수가 낮은 서브 픽셀 어레이의 데이터 라인들이 미리 설정된 전압까지 방전된다.

Description

표시장치와 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}

본 발명은 화질 저하 없이 화면의 구동 주파수를 영역 별로 다르게 제어할 수 있는 표시장치와 그 구동 방법에 관한 것이다.

전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 발광 다이오드 소자(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.

유기 발광 표시장치의 픽셀들은 OLED와, 게이트-소스간 전압(Vgs)에 따라 OLED에 흐르는 전류를 조절하여 OLED를 구동하는 구동 소자, 구동 소자의 게이트 전압을 유지하는 스토리지 커패시터 등을 포함한다.

구동 소자는 트랜지스터(transistor)로 구현될 수 있다. 유기 발광 표시장치의 화면 전체의 화질을 균일하게 하기 위하여, 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 한다. 그러나, 표시패널의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특 성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 기술 또는 외부 보상 기술이 적용될 수 있다.

내부 보상 기술은 픽셀들 각각에 내장된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 센싱하여 그 문턱 전압 만큼 구동 소자의 게이트 -소스간 전압(Vgs)을 실시간 보상할 수 있다.

외부 보상 기술은 외부 보상 회로를 이용하여 구동 소자들의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱한다. 외부 보상 기술은 픽셀 별로 센싱된 구동 소자의 전기적 특성 편차 만큼 입력 영상의 픽셀 데이터를 변조함으로써 픽셀들 각각에서 구동 소자의 전기적 특성 편차를 실시간 보상할 수 있다.

사용자는 한 화면 상에서 둘 이상의 컨텐츠 영상을 재생하거나 둘 이상의 어플리케이션을 실행하여 화면 상에서 서로 다른 어플리케이션의 영상을 재생할 수 있다. 이러한 멀티 태스킹 환경에서 표시장치의 픽셀들은 단일 프레임 주파수로 구동된다.

멀티 태스킹 환경에서 화면을 분할하여 영역별로 픽셀들의 구동 주파수를 다르게 구동하면, 구동 주파수가 다른 영역들 간의 경계에서 휘도 차이가 시인될 수 있다. 따라서, 종래 기술은 멀티 태스킹 환경에서 내부 보상 회로가 적용된 픽셀들의 구동 주파수를 다르게 제어하기가 어렵다.

본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.

본 발명은 한 화면 내에서 분할된 영역별로 픽셀들의 구동 주파수를 다르게 제어할 수 있는 표시장치와 그 구동 방법을 제공한다.

본 발명은 멀티 태스킹 환경에서 화질 저하 없이 소비 전력을 줄이도록 한 표시장치와 그 구동 방법을 제공한다.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 표시장치는 제1 그룹의 데이터 라인들에 연결된 복수의 픽셀 회로들이 배치된 제1 서브 픽셀 어레이; 제2 그룹의 데이터 라인들에 연결된 복수의 픽셀 회로들이 배치된 제2 서브 픽셀 어레이; 상기 제1 그룹의 데이터 라인들에 데이터 전압을 공급하는 제1 데이터 구동부; 및 상기 제2 그룹의 데이터 라인들에 데이터 전압을 공급하는 제2 데이터 구동부를 포함한다.

상기 제1 및 제2 서브 픽셀 어레이 중 프레임 주파수가 낮은 서브 픽셀 어레이의 프레임 스킵 구간(Frame skip) 동안, 상기 프레임 주파수가 상대적으로 높은 서브 픽셀 어레이의 데이터 라인들에 상기 데이터 전압이 인가되고, 상기 프레임 스킵 구간의 적어도 일부 시간 동안 상기 프레임 주파수가 낮은 서브 픽셀 어레이의 데이터 라인들이 미리 설정된 전압(Vrst 또는 Vini)까지 방전된다.

상기 표시장치의 구동 방법은 제1 프레임 주파수로 상기 제1 서브 픽셀 어레이를 구동하여 상기 제1 서브 픽셀 어레이에 제1 영상을 표시하고, 상기 제1 프레임 주파수와 같거나 다른 제2 프레임 주파수로 제2 서브 픽셀 어레이를 구동하여 상기 제2 서브 픽셀 어레이에 제2 영상을 표시한다.

본 발명은 프레임 스킵 구간(Frame skip)의 적어도 일부 시간 예를 들어 프레임 스킵 구간이 시작되기 전의 버티컬 블랭크 구간(Vertical blank) 또는 프레임 스킥 구간 동안 구동 소자의 오프 전압으로 데이터 라인들을 설정함으로써 프레임 주파수가 낮은 서브 픽셀 어레이의 프레임 스킵 구간에서 구동 소자를 오프 상테로 제어한다. 그 결과, 데이터 라인의 기생 용량에 저장된 전압이 픽셀 회로에 인가되더라고 구동 소자가 오프 상태를 유지하기 때문에 프레임 스킵 구간에서 픽셀 회로의 커패시터 전압이 변동되지 않고 이전 데이터 전압이 안정적으로 유지된다.

따라서, 본 발명은 화면 분할 멀티 태스킹 환경에서, 화질 저하 없이 영역별 주파수 분할 구동을 구현할 수 있다.

나아가, 본 발명은 낮은 주파수로 구동되는 서브 픽셀 어레이를 프레임 스킵 구간에 구동시키지 않고 데이터 구동부의 구동을 멈추어 소비 전력을 줄일 수 있다.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2 및 도 3은 펜타일 픽셀 배치의 일 예를 보여 주는 도면이다.
도 3은 리얼 픽셀 배치의 일 예를 보여 주는 도면이다.
도 4는 본 발명의 픽셀 회로를 개략적으로 보여 주는 도면이다.
도 5a 내지 도 7b는 도 4에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다.
도 8은 본 발명의 실시예에 따른 표시장치의 구동 방법을 보여 주는 흐름도이다.
도 9는 제1 및 제2 서브 픽셀 어레이가 동일한 프레임 주파수로 구동되는 예를 보여 주는 도면들이다.
도 10은 제1 및 제2 서브 픽셀 어레이가 서로 다른 프레임 주파수로 구동되는 예를 보여 주는 도면들이다.
도 11은 제1 및 제2 서브 픽셀 어레이들 간의 경계에서 스캔 라인들이 분리된 예를 보여 주는 도면들이다.
도 12a 및 도 12b는 제1 서브 픽셀 어레이가 60Hz로 구동되고 제2 서브 픽셀 어레이가 30Hz로 구동될 때 게이트 타이밍 제어 신호를 보여 주는 파형도들이다.
도 13은 제1 및 제2 서브 픽셀 어레이들 간의 경계에서 이웃하는 픽셀 회로들에 인가되는 스캔 신호와 구동 소자의 게이트 전압의 차이를 보여 주는 파형도이다.
도 14는 제1 및 제2 서브 픽셀 어레이의 픽셀들이 동일한 스캔 라인을 공유하는 예를 보여 주는 도면이다.
도 15는 프레임 스킵 구간에서 제2 픽셀 회로에 이전 데이터 전압이 인가되는 예를 보여 주는 회로도이다.
도 16은 프레임 스킵 구간 동안 픽셀 회로의 데이터 전압 변동을 억제하는 방법을 보여 주는 회로도이다.
도 17은 본 발명의 제1 실시예에 따른 프레임 스킵 구간의 구동 방법을 보여 주는 흐름도이다.
도 18은 본 발명의 제2 실시예에 따른 프레임 스킵 구간의 구동 방법을 보여 주는 흐름도이다.
도 19는 1 프레임 기간의 액티브 구간과 버티컬 블랭크 구간을 상세히 보여 주는 도면이다.
도 20은 본 발명의 다른 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 21은 도 20에 도시된 디멀티플렉서와 데이터 라인 리셋부의 스위치 소자들을 보여 주는 회로도이다.
도 22는 도 20에서 디멀티플렉서가 생략된 예를 보여 주는 회로도이다.
도 23은 액티브 구간과 버티컬 블랭크 구간 동안 디멀티플렉서와 데이터 라인 리셋부의 제어 방법을 보여 주는 파형도이다.
도 24는 액티브 구간과 버티컬 블랭크 구간 동안 데이터 라인들에 인가되는 전압을 보여 주는 파형도이다.
도 25는 프레임 스킵 구간 동안 데이터 라인들의 전압이 구동 소자의 오프 조건 전압으로 설정되는 예를 보여 주는 도면이다.
도 26은 데이터 구동부를 이용하여 프레임 스킵 구간 동안 데이터 라인들의 전압이 구동 소자의 오프 조건 전압으로 설정되는 예를 보여 주는 도면이다.
도 27 내지 도 28d는 제1 서브 픽셀 어레이가 60Hz의 프레임 주파수로 구동되고, 제2 서브 픽셀 어레이가 30Hz의 프레임 주파수로 구동되는 예에서, 데이터 라인들에 인가되는 전압을 단계적으로 보여 주는 도면들이다.
도 29는 본 발명의 소비 전력 개선 효과를 검증하기 위한 시뮬레이션 결과를 보여 주는 도면이다.
도 30은 제1 및 제2 서브 픽셀 어레이들 간에 스캔 라인들 중에서 초기화용 스캔 라인이 분리된 예를 보여 주는 도면이다.
도 31은 분리된 스캔 라인 구조에서 낮은 프레임 주파수로 구동되는 서브 픽셀 어레이의 픽셀 회로에서 데이터 전압의 소거가 방지되는 효과를 보여 주는 회로도이다.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

본 발명의 표시장치는 유기 발광 표시장치로 구현될 수 있다. 유기 발광 표시장치는 백라이트 유닛(Backlight unit)이 필요 없고, 플렉시블(flexible) 소재인 플라스틱 기판, 박형 유리 기판, 금속 기판 상에 구현될 수 있다. 따라서, 플렉시블 디스플레이는 유기 발광 표시 장치로 구현되기에 용이하다.

플렉시블 디스플레이는 표시패널을 감거나 접고 구부리는 방법으로 화면의 크기와 형태가 가변될 수 있다. 플렉시블 디스플레이는 롤러블 디스플레이(rollable display), 폴더블(foldable display), 벤더블(bendable) 디스플레이, 표시장치(foldable display), 슬라이더블 디스플레이(slidable display) 등으로 구현될 수 있다. 이러한 플렉시블 표시장치는 스마트폰과 태블릿 PC와 같은 모바일 기기뿐만 아니라 TV, 자동차 디스플레이, 웨어러블 기기 등에 적용될 수 있고 그 응용 분야가 확대되고 있다.

본 발명의 표시장치에서 픽셀 회로와 게이트 구동부는 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 MOSFET (metal-oxide-semiconductor field effect transistor) 또는 n 채널 MOSFET 구조의 트랜지스터로 구현될 수 있다. 실시예에서 픽셀 회로의 트랜지스터들이 p 채널 트랜지스터로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.

게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, 이하 "VGH"라 함)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, 이하, "VGL"이라 함)일 수 있다. 이하에서, 스캔 신호의 게이트 하이 전압은 VGH로, 발광 제어 신호(이하, "EM 신호"라 함)의 게이트 하이 전압은 VEL로 칭한다. 스캔 신호의 게이트 로우 전압은 VGL로, EM 신호의 게이트 로우 전압은 VEL로 칭한다. p 채널 트랜지스터의 경우에, VGL 또는 VEL이고, 게이트 오프 전압은 VGH 또는 VEH일 수 있다.

실시예에서, 픽셀 회로들과 게이트 구동부들의 스위치 소자들은 게이트 온 전압에 따라 턴-온되고, 게이트 오프 전압에 따라 턴-오프된다.

본 발명의 픽셀들 각각은 발광 소자, 게이트-소스간 전압에 따라 발광 소자에 흐르는 전류를 조절하는 구동 소자, 및 스캔 신호의 펄스에 의해 정의된 센싱 단계에 상기 구동 소자의 문턱 전압을 센싱하여 커패시터에 공급하는 내부 보상 회로를 포함할 수 있다. 내부 보상 회로는 구동 소자의 게이트에 연결된 커패시터와, 커패시터와 구동 소자에 연결된 스위치 소자들을 포함할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.

도 1 내지 도 3을 참조하면, 본 발명의 표시장치는 표시패널(100)과, 표시패널 구동부를 포함한다.

표시패널 구동부는 입력 영상의 픽셀 데이터를 화면의 픽셀들에 기입하여 화면 상에 영상을 표시한다. 표시패널 구동부는 표시패널(100)의 게이트 라인들(GL1~GL2)에 게이트 신호를 공급하는 제1 및 제2 게이트 구동부(121, 122), 픽셀 데이터를 데이터 신호의 전압(이하, "데이터 전압"이라 함)으로 변환하여 데이터 라인들에 공급하는 제1 및 제2 데이터 구동부(111, 112), 및 게이트 구동부들(121, 122)과 데이터 구동부들(111, 112)의 동작 타이밍을 제어하는 타이밍 콘트롤러(130)를 포함한다.

표시패널(100)의 화면은 데이터 라인들(DL1~DL6), 데이터 라인들(DL1~DL6)과 교차되는 게이트 라인들(GL1, GL2), 및 픽셀들(P)이 매트릭스 형태로 배치된 픽셀 어레이를 포함하여 입력 영상을 표시한다. 픽셀들(P)은 데이터 라인들(DL1~DL6)과 게이트 라인들(GL1, GL2)에 의해 정의된 매트릭스 형태로 픽셀 어레이에 배치된다.

표시패널(100)의 화면은 제1 및 제2 서브 픽셀 어레이(AA1, AA2)로 분할 구동할 수 있다. 제1 및 제2 서브 픽셀 어레이(AA1, AA2)는 프레임 주파수가 서로 다른 영상의 픽셀 데이터를 분할하여 표시할 수 있다.

표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.

픽셀들(P) 각각은 컬러 구현을 위하여 컬러가 다른 서브 픽셀들을 포함한다. 서브 픽셀들은 적색(Red, 이하 “R 서브 픽셀”이라 함), 녹색(Green, 이하 “G 서브 픽셀”이라 함), 및 청색(Blue, 이하 “B 서브 픽셀”이라 함)을 포함한다. 도시하지 않았으나 백색 서브 픽셀이 더 포함될 수 있다. 이하에서, 픽셀은 서브 픽셀로 해석될 수 있다.

서브 픽셀들 각각은 구동 소자의 전기적 특성 예를 들어, 문턱 전압을 센싱하여 구동 소자의 게이트 전압을 보상하는 내부 보상 회로를 포함할 수 있다.

픽셀들(P)은 리얼(real) 컬러 픽셀과, 펜타일(pentile) 픽셀 등 다양한 형태로 픽셀 어레이에 배치될 수 있다. 펜타일 픽셀은 미리 설정된 펜타일 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 도 2에 도시된 바와 같이 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀(P)로 구동하여 리얼 컬러 픽셀 보다 높은 해상도를 구현할 수 있다. 펜타일 픽셀 렌더링 알고리즘은 픽셀들(P) 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상한다.

리얼 컬러 픽셀의 경우, 픽셀들(P) 각각은 도 3에 도시된 바와 같이 R, G 및 B 서브 픽셀을 포함한다.

픽셀 어레이의 해상도가 n*m 일 때, 픽셀 어레이는 n 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 m 개의 픽셀 라인들을 포함한다. 픽셀 컬럼은 Y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 X축 방향을 따라 배치된 픽셀들을 포함한다. 도 2 및 도 3에서, #1, #2는 픽셀 라인의 번호를 나타낸다. 1 수평 기간(1H)은 1 프레임 기간을 m 개의 픽셀 라인 개수로 나눈 시간이다. 게이트 구동부들(121, 122)이 게이트 신호를 제1 픽셀 라인부터 제m 픽셀 라인까지 순차적으로 출력하여 픽셀들을 라인 단위로 프로그레시브 스캔(progressive scan)할 수 있다. 픽셀들의 내부 보상 회로는 1 수평 기간 내에서 픽셀 회로의 주요 노드들을 초기화하기 위한 초기화 단계와, 구동 소자의 문턱 전압을 센싱하고 문턱 전압 만큼 보상된 데이터 전압을 커패시터에 충전하여 픽셀 데이터를 픽셀에 기입하는 센싱 단계로 동작할 수 있다.

표시패널(100)의 픽셀 어레이는 유리 기판, 금속 기판, 플라스틱 기판 상에 형성될 수 있다. 플라스틱 OLED 패널의 경우, 플라스틱 기판 상에 픽셀 어레이가 형성되어 플렉시블 패널로 구현될 수 있다. 플라스틱 OLED 패널의 픽셀 어레이는 백 플레이트(Back plate) 상에 유기막이 형성될 수 있다. 픽셀 어레이 위에 터치 센서 어레이가 배치될 수 있다. 백 플레이트는 PET(Polyethylene terephthalate) 기판일 수 있다. 백 플레이트는 픽셀 어레이가 습도에 노출되지 않도록 유기막을 향하는 투습을 차단한다. 유기막은 얇은 PI(Polyimide) 필름일 수 있다. 유기막 상에 도시하지 않은 절연 물질로 다층의 버퍼막이 형성될 수 있다. 유기막 상에 픽셀 어레이와 터치 센서 어레이에 인가되는 전원이나 신호를 공급하기 위한 배선들이 형성될 수 있다.

표시패널(100)의 기판에는 픽셀 어레이와 함께 게이트 구동부들(121, 122)이 배치될 수 있다. GIP(Gate in panel) 공정은 픽셀 어레이의 회로 구성 요소들과 함께 게이트 구동부들(121, 122)의 회로 구성 요소들을 표시패널(100)의 기판 상에 직접 형성한다.

게이트 구동부들(121, 122)은 표시패널(100)의 좌우측 베젤들 각각에 배치되어 게이트 라인들(GL1, GL2)에 더블 피딩(single feeding) 방식으로 게이트 신호를 공급할 수 있다. 더블 피딩 방식에서, 하나의 게이트 라인의 양측 끝단에서 게이트 신호가 동시에 인가될 수 있다. 예를 들어, 제1 게이트 구동부(121)는 제N(N은 자연수) 게이트 신호를 제N 게이트 라인의 일측에 인가함과 동시에, 제2 게이트 구동부(122)는 제1 게이트 구동부(121)와 동기되어 게이트 신호를 제N 게이트 라인의 타측에 인가한다.

게이트 구동부들(121, 122) 각각은 시프트 레지스터(Shift register)를 이용하여 타이밍 콘트롤러(130)로부터 입력되는 게이트 타이밍 제어신호에 응답하여 게이트 라인들(GL1, GL2)에 게이트 신호(GATE1, GATE2)를 순차적으로 공급한다. 게이트 타이밍 제어신호는 스타트 펄스, 시프트 클럭 등을 포함할 수 있다. 스타트 펄스는 매 프레임 기간마다 1 프레임 기간의 초기에 1회 발생될 수 있다. 스타트 펄스는 수직 동기신호와 마찬가지로 1 프레임 기간의 주기로 발생되어 1 프레임 기간을 정의할 수 있다. 시프트 레지스터는 스타트 펄스를 시프트 클럭의 라이징 에지(rising edge)에 시프트시켜 게이트 신호(GATE1, GATE2)를 게이트 라인들(GL1, GL2)에 순차적으로 공급할 수 있다. 게이트 신호(GATE1, GATE2)는 스캔 신호와 EM 신호를 포함할 수 있다. 게이트 라인들(GL1, GL2)은 스캔 신호가 인가되는 스캔 라인과, EM 신호가 인가되는 EM 라인으로 나뉘어질 수 있다. 스캔 신호와 EM 신호는 게이트 온 전압(VGL/VEL)과 게이트 오프 전압(VGH/VEH) 사이에서 스윙(swing)한다.

데이터 구동부들(111, 112)는 디지털-아날로그 변환기(Digital to Analog converter, 이하 “DAC”라 함)를 이용하여 타이밍 콘트롤러(130)로부터 수신된 픽셀 데이터를 감마 보상 전압으로 변환하여 출력 버퍼(output buffer)를 통해 데이터 전압(DATA1~DATA6)을 출력한다. 데이터 구동부들(111, 112)로부터 출력된 데이터 전압은 픽셀 어레이(AA1, AA2)의 데이터 라인들(DL1~DL6)에 공급된다.

본 발명의 표시장치는 멀티 태스킹 환경에서 제1 및 제2 서브 픽셀 어레이(AA1, AA2)의 구동 주파수를 개별 제어하여 소비 전력을 줄일 수 있다. 이를 위하여, 표시패널(100)의 화면은 둘 이상의 화면으로 분할 구동될 수 있다. 예를 들어, 화면은 제1 서브 픽셀 어레이(AA1)와, 제2 서브 픽셀 어레이(AA2)로 나뉘어질 수 있다. 제1 서브 픽셀 어레이(AA1)는 제1 컨텐츠 또는 제1 어플리케이션의 영상이 표시될 수 있다. 제2 서브 픽셀 어레이(AA2)는 제2 컨텐츠 또는 제2 어플리케이션의 영상이 표시될 수 있다. 제1 및 제2 서브 픽셀 어레이들(AA1, AA2)의 프레임 주파수가 서로 다르게 제어될 수 있다. 동영상 또는 움직임이 많은 영상이 표시되는 픽셀 어레이의 프레임 주파수는 정지영상 또는 움직임이 상대적으로 적은 영상이 표시되는 픽셀 어레이의 그 것 보다 높을 수 있다.

제1 데이터 구동부(111)는 제1 서브 픽셀 어레이(AA1)의 픽셀들(P)에 연결된 데이터 라인들에 픽셀 데이터의 데이터 전압을 공급한다. 제2 데이터 구동부(112)는 제2 서브 픽셀 어레이(AA2)의 픽셀들(P)에 연결된 데이터 라인들에 픽셀 데이터의 데이터 전압을 공급한다.

타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 수신되는 입력 영상의 픽셀 데이터를 데이터 구동부들(111, 112)로 전송한다. 타이밍 콘트롤러(130)는 게이트 구동부들(121, 122)를 제어하기 위한 게이트 타이밍 제어신호와, 데이터 구동부들(111, 112)을 제어하기 위한 소스 타이밍 제어신호를 발생하여 데이터 구동부들(111, 112)과, 게이트 구동부들(121, 122)의 동작 타이밍을 제어할 수 있다.

도면에서 생략된 레벨 시프터(Level shifter)는 타이밍 콘트롤러(130)로부터 수신된 게이트 타이밍 제어신호의 로우 레벨 전압(low level voltage)을 게이트 로우 전압(VGL, VEL)로 변환하고, 게이트 타이밍 제어신호의 하이 레벨 전압(high level voltage)을 게이트 하이 전압(VGH, VEH)으로 변환한다. 레벨 시프터는 게이트 하이 전압(VGH, VEH)과 게이트 로우 전압(VGL, VEL) 사이에서 스윙하는 스타트 신호와 클럭 등의 게이트 타이밍 제어신호를 게이트 구동부들(121, 122)에 공급한다.

도면에서 생략된 전원부는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀들(P), 표시패널 구동부(111, 112, 121, 122), 및 타이밍 콘트롤러(130)의 구동에 필요한 직류 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter), 벅-부스트 컨버터(Buck-boost Converter) 등을 포함할 수 있다.

전원부는 호스트 시스템(200)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압, VGL/VEL, VGH/VEH, ELVDD, ELVSS, 초기화 전압(Vini) 등의 직류 전원을 발생할 수 있다. 감마 기준 전압은 분압 회로에 의해 감마 보상 전압으로 분압되어 데이터 구동부들(111, 112)에 공급된다. 게이트 전압(VGH/VEH, VGL/VEL)은 레벨 시프터와 게이트 구동부(121, 122)에 공급된다. 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vini) 등의 픽셀 전원은 픽셀들(P)에 공통으로 공급된다. 게이트 전압은 VGH = 8V, VGL = -7V로, 픽셀 전원은 ELVDD = 4.6V, ELVSS = -2 ~ -3V, Vini = -3 ~ -4V의 전압으로 설정될 수 있으나 이에 한정되지 않는다. 데이터 전압(Vdata)은 Vdata = 3~6V으로 설정될 수 있으나 이에 한정되지 않는다.

초기화 전압(Vini)은 픽셀들(P)의 초기화 단계에서 픽셀 회로의 주요 노드들을 초기화한다. 초기화 전압(Vini)은 ELVDD 보다 낮고 발광 소자의 문턱 전압 보다 낮은 직류 전압으로 설정되어 픽셀 회로의 초기화 단계와 센싱 단계에서 발광 소자의 발광을 억제한다.

호스트 시스템(200)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 시스템, 웨어러블 시스템, 차량 시스템 중 어느 하나일 수 있다.

모바일 시스템에서 호스트 시스템(200)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(200)은 MIPI(Mobile Industry Processor Interface)를 통해 타이밍 콘트롤러(130)에 픽셀 데이터를 전송할 수 있다. 모바일 시스템에서 타이밍 콘트롤러(130)와 데이터 구동부들(111, 112)은 하나의 드라이브 IC 내에 집적될 수 있다.

픽셀 회로는 도 4와 같은 픽셀 회로로 구현될 수 있으나 이에 한정되지 않는다. 도 4에 도시된 픽셀 회로는 제N 픽셀 라인에 속한 임의의 서브 픽셀의 픽셀 회로를 나타낸다. 이 픽셀 회로는 구동 소자(DT)의 문턱 전압(Vth)을 센싱하고 그 문턱 전압(Vth)만큼 구동 소자(DT)의 게이트 전압을 보상하는 내부 보상 회로를 포함한다.

표시패널은 도 4에 도시된 바와 같이 ELVDD를 픽셀들(P)에 공급하기 위한 ELVDD 배선(61), ELVSS를 픽셀들(P)에 공급하기 위한 ELVSS 배선(62), 및 픽셀 회로를 초기화하기 위한 Vini를 픽셀들(P)에 공급하기 위한 Vini 배선(63)을 포함할 수 있다. 전원 라인들(61, 62, 63)은 전원부의 출력 채널들에 연결된다.

도 4를 참조하면, 픽셀 회로는 발광 소자(EL)와, 복수의 트랜지스터들(T11~T16, DT), 커패시터(Cst) 등을 포함한다. 트랜지스터들(T11~T16, DT)은 p 채널 트랜지스터로 구현될 수 있다. 트랜지스터들(T11~T16, DT)은 스위치 소자들(T11~T16)과, 구동 소자(DT)를 포함한다.

스위치 소자들(T11~T16)은 초기화 단계(Ti)에서 커패시터(Cst)와 구동 소자(DT)의 게이트 전압을 초기화하기 위한 제1 스위치부(10)와, 센싱 단계(Ts)에서 구동 소자(DT)의 문턱 전압(Vth)을 센싱하여 문턱 전압(Vth) 만큼 보상된 데이터 전압을 커패시터(Cst)에 충전하는 제2 스위치부(20)와, 발광 단계(Tem)에서 ELVDD와 발광 소자(EL) 사이의 전류 패스를 연결하기 위한 제3 스위치부(30)를 포함한다. 제1 스위치부(10)는 적어도 제5 및 제6 스위치 소자들(T15, T16)을 포함할 수 있다. 제2 스위치부(20)는 적어도 제1 및 제2 스위치 소자들(T11, T12)을 포함할 수 있다. 제3 스위치부(30)는 적어도 제3 및 제4 스위치 소자들(T13, T14)을 포함할 수 있다.

이 픽셀 회로에 인가되는 게이트 신호는 제N-1 스캔 신호[SCAN(N-1)], 제N 스캔 신호[SCAN(N)], 및 EM 신호[EM(N)]를 포함한다. 여기서, "N"은 2 이상의 자연수이다. 제N-1 스캔 신호[SCAN(N-1)]는 제N-1 픽셀 라인의 데이터 전압(Vdata)에 동기될 수 있다. 제N 스캔 신호[SCAN(N)]는 제N 픽셀 라인의 데이터 전압(Vdata)에 동기될 수 있다. 제N 스캔 신호[SCAN(N)]의 펄스는 제N-1 스캔 신호(SCAN(N-1))와 동일한 펄스폭으로 발생되고, 제N-1 스캔 신호[SCAN(N-1)]의 펄스 보다 늦게 발생될 수 있다.

커패시터(Cst)는 제1 노드(n11)와 제2 노드(n12) 사이에 연결된다. ELVDD는 ELVDD 배선(61)을 통해 픽셀 회로에 공급된다. 제1 노드(n11)는 ELVDD 배선(61), 제3 스위치 소자(T13)의 제1 전극, 및 커패시터(Cst)의 제1 전극에 연결된다. 제2 노드(n12)는 커패시터(Cst)의 제2 전극, 구동 소자(DT)의 게이트, 제1 스위치 소자(T11)의 제1 전극, 및 제5 스위치 소자(T15)의 제1 전극에 연결된다.

제1 스위치 소자(T11)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 구동 소자(DT)의 게이트와 제2 전극을 연결한다. 제1 스위치 소자(T11)는 제N 스캔 라인(125)에 연결된 게이트, 제2 노드(n12)에 연결된 제1 전극, 및 제3 노드(n13)에 연결된 제2 전극을 포함한다. 제N 스캔 신호[SCAN(N)]는 제N 스캔 라인(125)을 통해 픽셀들(P)에 공급된다. 제3 노드(n13)는 구동 소자(DT)의 제2 전극, 제1 스위치 소자(T11)의 제2 전극, 및 제4 스위치 소자(T14)의 제1 전극에 연결된다.

제2 스위치 소자(T12)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 데이터 전압(Vdata)을 구동 소자(DT)의 제1 전극에 인가한다. 제2 스위치 소자(T12)는 제N 스캔 라인(125)에 연결된 게이트, 제5 노드(n15)에 연결된 제1 전극, 및 데이터 라인(60)에 연결된 제2 전극을 포함한다. 제5 노드(n15)는 구동 소자(DT)의 제1 전극, 제2 스위치 소자(T12)의 제1 전극, 및 제3 스위치 소자(T13)의 제2 전극에 연결된다.

제3 스위치 소자(T13)는 EM 신호[EM(N)]에 응답하여 픽셀 구동 전압(ELVDD)을 구동 소자(DT)의 제1 전극에 공급한다. 제3 스위치 소자(T13)는 제N EM 라인(126)에 연결된 게이트, ELVDD 배선(61)에 연결된 제1 전극, 및 제5 노드(n15)에 연결된 제2 전극을 포함한다. EM 신호[EM(N)]는 제N EM 라인(126)을 통해 픽셀들(P)에 공급된다.

제4 스위치 소자(T14)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 구동 소자(DT)의 제2 전극을 발광 소자(EL)의 애노드에 연결한다. 제4 스위치 소자(T14)의 게이트는 제N EM 라인(126)에 연결된다. 제4 스위치 소자(T14)의 제1 전극은 제3 노드(n13)에 연결되고, 제4 스위치 소자(T14)의 제2 전극은 제4 노드(n14)에 연결된다. 제4 노드(n14)는 발광 소자(EL)의 애노드, 제4 스위치 소자(T14)의 제2 전극, 및 제6 스위치 소자(T16)의 제2 전극에 연결된다.

제5 스위치 소자(T15)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 노드(n12)를 Vini 배선(63)에 연결하여 초기화 단계(Ti) 동안 커패시터(Cst)와 구동 소자(DT)의 게이트를 초기화한다. 제5 스위치 소자(T15)는 제N-1 스캔 라인(124)에 연결된 게이트, 제2 노드(n12)에 연결된 제1 전극, 및 Vini 배선(63)에 연결된 제2 전극을 포함한다. 제N-1 스캔 신호[SCAN(N-1)]는 제N-1 스캔 라인(124)을 통해 픽셀들(P)에 공급된다. 초기화 전압(Vini)은 Vini 배선(63)을 통해 픽셀들(P)에 공급된다.

제6 스위치 소자(T16)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 초기화 단계(Ti) 동안 Vini 배선(63)을 발광 소자(EL)의 애노드에 연결한다. 초기화 단계(Ti) 동안 발광 소자(EL)의 애노드 전압이 제6 스위치 소자(T16)를 통해 초기화 전압(Vini)으로 방전된다. 이 때, 발광 소자(EL)는 애노드와 캐소드간 전압이 자신의 문턱 전압 보다 작기 때문에 발광되지 않는다. 제6 스위치 소자(T16)는 제N-1 스캔 라인(124)에 연결된 게이트, Vini 배선(63)에 연결된 제1 전극, 및 제4 노드(n14)에 연결된 제2 전극을 포함한다.

구동 소자(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제2 노드(n12)에 연결된 게이트, 제5 노드(n15)에 연결된 제1 전극, 및 제3 노드(n13)에 연결된 제2 전극을 포함한다.

발광 소자(EL)는 제4 노드(n14)와 ELVSS 배선(62) 사이에 연결된다. 발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드와 캐소드에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)에서 가시광이 방출된다.

도 5a 내지 도 7b는 도 4에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다. 도 5a는 초기화 단계(Ti)에 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 6a는 센싱 단계(Ts)에 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 7a는 발광 단계(Tem) 동안 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 5a, 도 6a 및 도 7a에서 "X"로 표시된 트랜지스터는 오프 상태의 트랜지스터이다. 도 5b, 도 6b 및 도 7b는 픽셀 회로에 인가되는 게이트 신호(SCAN, EM)와 데이터 전압(DATA)을 보여 주는 파형도들이다.

도 5a 및 도 5b를 참조하면, 초기화 단계(Ti)에서 제N-1 스캔 신호[SCAN(N-1)]의 전압이 게이트 온 전압(VGL)이고, 제N 스캔 신호[SCAN(N)]와 EM 신호[EM(N)]는 게이트 오프 전압(VGH)이다. 따라서, 제5 및 제6 스위치 소자들(T15, T16)이 초기화 단계(Ti)에서 턴-온되어 제2 및 제4 노드(n12, n14)의 전압이 초기화 전압(Vini)까지 방전된다. 그 결과, 초기화 단계(Ti)에 커패시터(Cst), 구동 소자(DT)의 게이트 전압, 및 발광 소자(EL)의 애노드 전압이 초기화 전압(Vini)으로 초기화된다. 초기화 단계에서, 구동 소자(DT)는 게이트에 인가되는 초기화 전압(Vini)에 의해 턴-온된다.

도 6a 및 도 6b를 참조하면, 센싱 단계(Ts)에서 제N 스캔 신호[SCAN(N)]의 전압이 게이트 온 전압(VGL)으로 반전되고, 제N-1 스캔 신호[SCAN(N-1)]의 전압이 게이트 오프 전압(VGH)으로 반전된다. 따라서, 제1 및 제2 스위치 소자들(T11, T12)과 구동 소자(DT)가 센싱 단계(Ts)에 턴-온된다. 이 때, 데이터 전압(Vdata)이 제5 노드(n15)에 인가되고, 제2 노드(n12)의 전압이 DATA+Vth으로 변한다. DATA는 데이터 전압(Vdata)이다. 센싱 단계(Ts)에서 구동 소자(DT)의 문턱 전압(Vth)이 센싱되어 제2 노드(n12)에 연결된 커패시터(Cst)에 충전된다.

도 7a 및 도 7b를 참조하면, 발광 단계(Tem)에서 EM 신호[EM(N)]의 전압이 게이트 온 전압(VGL)으로 반전된다. 제3 및 제4 스위치 소자들(T13, T14)이 발광 단계(Tem)에서 턴-온된다. 발광 단계(Tem) 동안 구동 소자(DT)를 통해 발광 소자(EL)에 전류가 흘러 발광 소자(EL)가 발광될 수 있다.

발광 소자(EL)에 흐르는 전류는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 조절된다. 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 발광 단계(Tem) 동안 Vgs = DATA+Vth-ELVDD이다.

제1 및 제2 서브 픽셀 어레이(AA1,AA2)는 모든 스캔 라인들을 공유하거나 일부 스캔 라인들을 공유할 수 있다. 예를 들어, 제1 및 제2 서브 픽셀 어레이(AA1,AA2)을 가로 지르는 1 픽셀 라인의 모든 서브 픽셀들은 초기화를 위한 스캔 라인[SCAN(N-1)]과 데이터 기입을 위한 스캔 라인[SCAN(N)]에 공통으로 연결되어 두 개의 스캔 라인들을 공유할 수 있다. 다른 예로, 제1 및 제2 서브 픽셀 어레이(AA1,AA2) 사이의 경계에서 초기화를 위한 스캔 라인[SCAN(N-1)]이 분리되고, 데이터 기입을 위한 스캔 라인[SCAN(N)]이 제1 및 제2 서브 픽셀 어레이(AA1,AA2) 간에 연결될 수 있다. 이 경우, 서브 픽셀 어레이들 중 어느 하나의 프레임 스킵 구간에서 비구동 픽셀의 데이터 손실 또는 소거를 방지하는데 더 효과적이다.

도 8은 본 발명의 실시예에 따른 표시장치의 구동 방법을 보여 주는 흐름도이다.

도 8을 참조하면, 타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 입력되는 영상 데이터의 프레임 주파수를 검출한다(S1). 영상 데이터는 제1 서브 픽셀 어레이(AA1)에 표시될 제1 영상 데이터와, 제2 서브 픽셀 어레이(AA1)에 표시될 제2 영상 데이터를 포함할 수 있다. 제1 및 제2 영상 데이터는 프레임 주파수가 동일하거나 서로 다를 수 있다. 일반적으로, 도 9의 예와 같이 제1 및 제2 영상 데이터가 동일 컨텐츠 또는 동일 어플리케이션의 영상에 속하면, 제1 및 제2 영상 데이터는 동일한 프레임 주파수로 입력될 수 있다.

제1 및 제2 영상 데이터의 컨텐츠가 다르거나 서로 다른 어플리케이션의 영상이더라도 동일한 프레임 주파수로 프레임이 변경될 수 있다. 반대로, 제1 및 제2 영상 데이터의 컨텐츠가 동일하더라도 제1 영상 데이터와 제2 영상 데이터의 움직임에 따라 타이밍 콘트롤러(130)에 의해 프레임 주파수가 달라질 수 있다. 예를 들어, 타이밍 콘트롤러(130)는 제1 및 제2 영상 데이터 중에서 움직임이 적은 영상 데이터의 프레임 주파수를 낮추어 화질 저하 없이 소비 전력을 개선할 수 있다.

제1 및 제2 영상의 프레임 주파수가 같으면, 타이밍 콘트롤러(130)는 제1 및 제2 서브 픽셀 어레이들(AA1, AA2)을 동일한 프레임 주파수로 제어한다(S2). 이 경우, 제1 및 제2 데이터 구동부(111, 112)는 매 프레임 기간마다 정상적으로 구동되어 픽셀 데이터의 데이터 전압을 출력하여 데이터 라인들에 인가할 수 있다. 제1 및 제2 영상의 프레임 주파수가 같으면, 제1 및 제2 게이트 구동부(121, 122)는 데이터 구동부들(111, 112)과 동기되어 매 프레임 기간마다 도 5a 내지 도 7b에 도시된 스캔 신호와 EM 신호를 출력한다.

제1 및 제2 영상의 프레임 주파수가 같을 때 매 프레임 기간 마다 제1 및 제2 서브 픽셀 어레이(AA1, AA2)의 모든 픽셀들(P)이 초기화된 후에 그 픽셀들(P)에 픽셀 데이터가 기입된다(S3).

제1 및 제2 영상의 프레임 주파수가 상이한 경우, 타이밍 콘트롤러(130)는 제1 서브 픽셀 어레이(AA1)의 구동 주파수와, 제2 서브 픽셀 어레이(AA2)의 구동 주파수를 서로 다른 프레임 주파수로 제어할 수 있다. 제1 및 제2 영상 데이터 중에서 프레임 주파수가 낮은 영상의 경우 픽셀들에 새로운 픽셀 데이터가 기입되지 않는 프레임 스킵(Frame skip) 구간이 존재한다. 프레임 스캔 구간은 하나 이상의 비구동 프레임 기간을 포함할 수 있다.

제1 영상 데이터의 프레임 주파수가 60Hz이고 제2 영상 데이터의 프레임 주파수가 30Hz일 수 있다. 제1 서브 픽셀 어레이(AA1)가 60Hz의 프레임 기간으로 매 프레임 기간마다 정상적으로 구동된다. 이 때, 제1 서브 픽셀 어레이(AA1)의 픽셀들이 매 프레임 기간마다 초기화된 후에 그 픽셀들에 픽셀 데이터가 기입된다.

제1 서브 픽셀 어레이(AA1)가 60Hz의 프레임 주파수로 구동되는 동안, 제2 서브 픽셀 어레이(AA2)는 30Hz의 프레임 주파수로 구동될 수 있다. 이 때문에 제2 서브 픽셀 어레이(AA2)의 구동 기간 중에 프레임 스킵 구간이 존재할 수 있다.

제1 및 제2 서브 픽셀 어레이(AA1, AA2) 중에서 프레임 주파수가 낮은 영상이 표시되는 서브 픽셀 어레이의 픽셀들 중 적어도 하나의 비구동 픽셀은 이전 데이터 전압을 유지하여야 한다(S4).

제2 서브 픽셀 어레이(AA2)의 프레임 주파수가 낮을 때 비구동 프레임 기간에서 제2 서브 픽셀 어레이의 모든 픽셀들이 비구동 픽셀일 수 있다. 이 경우, 제2 데이터 구동부(112)는 타이밍 콘트롤러(130)의 제어 하에 비구동 프레임 기간에서 데이터 전압을 출력하지 않을 수 있으므로 소비 전력을 발생하지 않을 수 있다.

제2 서브 픽셀 어레이(AA2)의 프레임 주파수가 낮을 때 비구동 프레임 기간에서 제2 서브 픽셀 어레이의 모든 픽셀들이 비구동 픽셀일 수 있다. 이 경우, 제2 데이터 구동부(112)는 타이밍 콘트롤러(130)의 제어 하에 비구동 프레임 기간에서 데이터 전압을 출력하지 않을 수 있으므로 표시패널(100)과 제2 데이터 구동부(112)에서 소비 전력이 대폭 감소될 수 있다.

도 9는 제1 및 제2 서브 픽셀 어레이가 동일한 프레임 주파수로 구동되는 예를 보여 주는 도면들이다. 도 10은 제1 및 제2 서브 픽셀 어레이가 서로 다른 프레임 주파수로 구동되는 예를 보여 주는 도면들이다.

도 9를 참조하면, 제1 및 제2 서브 픽셀 어레이들(AA1, AA2)을 합한 해상도를 갖는 영상이 제1 및 제2 서브 픽셀 어레이(AA1, AA2)에 표시될 때 제1 및 제2 서브 픽셀 어레이들(AA1, AA2)의 프레임 주파수가 동일할 수 있다. 도 9의 예에서, 매 프레임 기간(F1~F4)마다 제1 및 제2 서브 픽셀 어레이들(AA1,AA2)의 픽셀들이 정상적으로 구동된다. 이 때, 제1 및 제2 서브 픽셀 어레이들(AA1,AA2)의 정상적인 구동 프레임 기간이 동일하다. 예를 들어, 제1 및 제2 서브 픽셀 어레이들(AA1, AA2)이 60Hz의 프레임 주파수로 구동될 때 도 9의 파형도와 같이 모든 프레임 기간(F1~F4)이 제1 및 제2 서브 픽셀 어레이들(AA1, AA2)의 구동 프레임 기간일 수 있다. 제1 및 제2 서브 픽셀 어레이들(AA1, AA2)이 30Hz의 프레임 주파수로 구동될 때 기수 번째 프레임 기간(F1, F3)이 제1 및 제2 서브 픽셀 어레이들(AA1, AA2)의 구동 프레임 기간이고, 우수 번째 프레임 기간(F2, F4)이 제1 및 제2 서브 픽셀 어레이들(AA1, AA2)의 비구동 프레임 기간일 수 있다.

도 10을 참조하면, 제1 영상 데이터는 제1 서브 픽셀 어레이(AA1)의 해상도로 제1 서브 픽셀 어레이(AA1)에 60Hz의 프레임 주파수로 표시될 수 있다. 제2 영상 데이터는 제2 서브 픽셀 어레이(AA2)의 해상도로 제2 서브 픽셀 어레이(AA2)에 30Hz의 프레임 주파수로 표시될 수 있다. 제1 영상 데이터는 움직임이 많은 컨텐츠 또는 어플리케이션의 영상일 수 있다. 제2 영상 데이터는 대기 화면의 영상이나, 움직임이 적은 컨텐츠 또는 어플리케이션의 영상일 수 있다.

제1 영상 데이터와 제2 영상 데이터 중에서 낮은 프레임 주파수의 영상이 표시되는 서브 픽셀 어레이의 프레임 기간은 프레임 스킵(frame skip) 구간이 존재하여 구동 프레임 기간과 비구동 프레임 기간으로 나뉘어진다. 비구동 프레임 기간이 프레임 스킵 구간에 해당한다. 도 10의 예에서 제2 서브 픽셀 어레이(AA2)의 픽셀들은 픽셀 데이터를 업데이트하기 위하여 기수 번째 프레임 기간(F1, F3)에 정상적으로 구동되어 데이터 전압을 충전한다. 반면에, 제2 서브 픽셀 어레이(AA2)의 픽셀들은 제1 서브 픽셀 어레이(AA1)이 픽셀들이 정상적으로 구동되는 우수 번째 프레임 기간(F2, F4)에 비구동되어 이전 데이터 전압을 유지한다.

도 10의 예에서, 제1 서브 픽셀 어레이(AA1)가 60Hz의 프레임 주파수로 구동되고, 제2 서브 픽셀 어레이(AA2)가 30Hz의 프레임 주파수로 구동될 때 도 10의 파형도와 같이 제2 서브 픽셀 어레이들(AA2)의 구동 프레임 기간은 기수 번째 프레임 기간(F1, F3)이고, 제2 서브 픽셀 어레이(AA2)의 비구동 프레임 기간은 우수 번째 프레임 기간(F2, F4)이다. 비구동 프레임 기간에서 제2 서브 픽셀 어레이(AA2)의 데이터 라인들에 연결된 제2 데이터 구동부(112)는 비구동 데이터 구동부이다. 비구동 데이터 구동부는 데이터 전압을 출력하지 않기 때문에 소비 전력이 발생되지 않는다. 비구동 데이터 구동부의 적어도 하나의 출력 채널은 전기적으로 데이터 라인들과 분리된다. 이 때, 비구동 데이터 구동부의 출력 패널과 그와 대응하는 데이터 라인이 플로팅(floating)된다. 제2 서브 픽셀 어레이의 프레임 주파수가 상기 제2 서브 픽셀 어레이의 프레임 주파수 보다 낮은 경우, 제1 데이터 구동부(111)가 데이터 전압을 출력하는 동안 제2 데이터 구동부(112)의 적어도 하나의 출력 채널이 플로팅되는 비구동 상태일 수 있다.

한 화면을 제1 및 제2 서브 픽셀 어레이들로 분할하여 영역별로 픽셀들의 구동 주파수를 다르게 제어하기 위하여, 도 11에 도시된 바와 같이 서브 픽셀 어레이들 간의 경계에서 스캔 라인들을 분리하는 방법을 고려할 수 있다.

도 11은 제1 및 제2 서브 픽셀 어레이들 간의 경계에서 스캔 라인들이 분리된 예를 보여 주는 도면들이다. 도 12a 및 도 12b는 제1 서브 픽셀 어레이가 60Hz로 구동되고 제2 서브 픽셀 어레이가 30Hz로 구동될 때 게이트 타이밍 제어 신호를 보여 주는 파형도들이다. 도 13은 제1 및 제2 서브 픽셀 어레이들 간의 경계에서 이웃하는 픽셀들에 인가되는 스캔 신호와 구동 소자의 게이트 전압의 차이를 보여 주는 파형도이다.

도 11을 참조하면, 표시패널(100)의 스캔 라인들이 제1 및 제2 서브 픽셀 어레이들(AA1, AA2) 사이에서 분리될 수 있다. 제1 서브 픽셀 어레이(AA1)는 제1 그룹의 스캔 라인들(51a~53a)을 포함한다. 제2 서브 픽셀 어레이(AA1)는 제2 그룹의 스캔 라인들(51b~53b)을 포함한다.

제1 게이트 구동부(121)는 도 12a에 도시된 바와 같이 제1 서브 픽셀 어레이(AA1)의 구동 프레임 기간 동안 스타트 펄스(VST)를 시프트 클럭(CLK1, CLK2)의 라이징 에지마다 시프트시켜 스캔 라인들에 스캔 신호(SCAN1~SCAN3)를 순차적으로 공급한다. 제2 게이트 구동부(122)는 도 12b에 도시된 바와 같이 제2 서브 픽셀 어레이(AA2)의 구동 프레임 기간 동안 스타트 펄스(VST)를 시프트 클럭(CLK1, CLK2)의 라이징 에지마다 스캔 라인들에 스캔 신호(SCAN1~SCAN3)를 순차적으로 공급한다. 제2 서브 픽셀 어레이(AA2)의 프레임 스킵 구간 즉, 비구동 프레임 기간(F2, F4)에 제2 게이트 구동부(122)에 입력되는 시프트 클럭의 전압이 VGH로 유지될 수 있다. 시프트 클럭의 전압이 VGH로 유지되면, 제2 게이트 구동부(122)는 스캔 신호를 시프트할 수 없기 때문에 스캔 신호의 펄스를 출력하지 않는다. 이 때, 제2 서브 픽셀 어레이의 스캔 라인들(124B, 125B)의 전압이 게이트 오프 전압(VGH)을 유지하여 제2 서브 픽셀 어레이(AA2)의 픽셀 회로에서 스캔 라인들(51b~53b)에 연결된 스위치 소자들(T11, T12, T15, 16)이 턴-오프된다.

도 11에 도시된 바와 같이, 제1 및 제2 서브 픽셀 어레이들(AA1, AA2) 간의 경계에서 스캔 라인들이 분리되면 모든 픽셀들에 같은 계조의 픽셀 데이터를 기입하더라도 화면 상에서 휘도 차이가 보일 수 있다. 이를 상세히 설명하면, 제1 서브 픽셀 어레이(AA1)와 제2 서브 픽셀 어레이(AA2)는 분리된 스캔 라인들(124A, 124B, 125A, 125B)의 길이가 다르더라도 미세하게 스캔 라인의 RC 부하가 달라질 수 있다. 이로 인하여, 도 11 및 도 13에 도시된 바와 같이 제1 서브 픽셀 어레이(AA1)와 제2 서브 픽셀 어레이(AA2) 간의 경계선 상에서 이웃하는 A 및 B 지점의 픽셀들 간에 휘도 차이가 보이게 된다. 이는 A 및 B 지점의 픽셀들 간에 스캔 신호(SCAN1)의 지연 시간 차이가 발생할 수 있기 때문이다. 스캔 신호(SCAN1)의 지연 시간 차이는 A 및 B 지점의 구동 소자들(DT) 간에 게이트 전압(DRG)의 차이(ΔV)를 초래하여 A 및 B 지점의 픽셀들에서 휘도 차이가 보이게 된다.

본 발명은 제1 및 제2 서브 픽셀 어레이들(AA1, AA2) 간의 경계에서 휘도차가 시인되지 않도록 스캔 라인들을 분리하지 않는다.

도 14는 제1 및 제2 서브 픽셀 어레이의 픽셀들이 동일한 스캔 라인을 공유하는 예를 보여 주는 도면이다. 도 15는 프레임 스킵 구간에서 제2 픽셀 회로에 데이터 전압이 인가되는 예를 보여 주는 회로도이다.

도 14를 참조하면, 하나의 픽셀 라인에 배치된 제1 및 제2 서브 픽셀 어레이들(AA1, AA2)의 서브 픽셀들은 스캔 라인(50)에 공통으로 연결되어 스캔 라인(50)을 공유한다. 서브 픽셀들은 서로 다른 데이터 라인들(61, 62)에 연결된다.

제1 서브 픽셀 어레이(AA1)의 서브 픽셀들 각각은 제1 픽셀 회로(SP1)를 포함한다. 제2 서브 픽셀 어레이(AA2)의 서브 픽셀들 각각은 제2 픽셀 회로(SP2)를 포함한다. 제1 및 제2 픽셀 회로들(SP1, SP2)은 실질적으로 동일한 회로로 구현될 수 있다.

제1 데이터 구동부(111)는 제1 서브 픽셀 어레이(AA1)의 구동 프레임 기간 동안 DAC로부터 출력된 데이터 전압(DATA)을 출력 버퍼(AMP)를 통해 제1 서브 픽셀 어레이(AA1)의 데이터 라인들(61)에 데이터 전압(DATA)을 인가한다. 제2 데이터 구동부(112)는 제2 서브 픽셀 어레이(AA2)의 구동 프레임 기간 동안 DAC로부터 출력된 데이터 전압(DATA)을 출력 버퍼(AMP)를 통해 제1 서브 픽셀 어레이(AA1)의 데이터 라인들(62)에 데이터 전압(DATA)을 인가한다.

제1 서브 픽셀 어레이(AA1)가 60Hz의 프레임 주파수로 구동되고, 제2 서브 픽셀 어레이(AA2)가 30Hz의 프레임 주파수로 구동된다. 제2 서브 픽셀 어레이(AA2)의 프레임 스킵 구간 즉, 비구동 프레임 기간 동안 제2 데이터 구동부(112)의 출력 채널들은 데이터 전압을 출력하지 않고 플로팅(floating)된다. 이 때, 제2 데이터 구동부(112)의 출력 채널과 데이터 라인 사이의 전류 패스가 차단된다. 데이터 구동부들(111, 112)의 출력 채널들 각각은 데이터 전압을 손실 없이 데이터 라인들(61, 62)로 전달하는 출력 버퍼(AMP)를 포함한다. 출력 버퍼(AMP)의 전원이 차단되거나, 출력 버퍼(AMP)와 데이터 라인들 사이의 스위치 소자가 턴-오프되면, 데이터 구동부들(111, 112)의 출력 채널들과 데이터 라인들이 전기적으로 분리되어 출력 채널들이 플로팅된다.

제2 서브 픽셀 어레이(AA2)의 프레임 스킵 구간 동안, 제1 서브 픽셀 어레이(AA1)의 데이터 라인들(61)에 데이터 전압(DATA)이 인가될 때 제2 서브 픽셀 어레이(AA1)는 프레임 스킵 구간에 데이터 전압(DATA)을 유지한다. 여기서, 제2 서브 픽셀 어레이(AA2)의 데이터 라인들(62)에 충전된 전압으로 인하여 제2 픽셀 어레이(AA2)의 프레임 스킵 구간에 제2 픽셀 회로(SP2)의 데이터 전압이 변할 수 있다.

데이터 라인들(61, 62) 각각은 기생 용량(Cp)에 연결된다. 제2 서브 픽셀 어레이(AA2)의 구동 프레임 기간 동안 데이터 라인들에 공급된 데이터 전압에 의해 기생 용량(Cp)에 전압이 충전될 수 있다. 도 10 및 도 12b의 예에서, 제2 서브 픽셀 어레이(AA2)의 데이터 라인들(62)에 충전된 이전 데이터 전압이 프레임 스킵 구간 즉, 비구동 프레임 기간(F2, F4)에 데이터 라인들(62)의 기생 용량(Cp)에 충전될 수 있다. 이러한 기생 용량(Cp)의 전압(DATA')이 구동 소자(DT)가 턴-온될 수 있는 조건의 전압일 경우, 도 15에 도시된 바와 같이 기생 용량(Cp)의 전압(DATA')으로 인하여 제2 픽셀 회로(Cp)의 커패시터 전압이 변할 수 있다.

데이터 라인(62)의 기생 용량(Cp)에 높은 전압 예를 들어 블랙 계조의 전압이 충전된 경우, 제2 픽셀 회로(SP2)의 구동 소자(DT)가 턴-온되어 원치 않는 데이터(DATA')로 인하여 제2 픽셀 회로(SP)에 기입된 데이터가 원치 않는 데이터로 겹쳐 쓰여질 수 있다(overwrite). 그 결과, 프레임 스킵 구간 동안 제2 서브 픽셀 어레이(AA2)에 표시된 영상의 휘도가 변경되어 화질이 저하될 수 있다.

본 발명은 프레임 스킵 구간에서 낮은 프레임 주파수로 구동되는 서브 픽셀 어레이의 휘도 변동을 억제하기 위하여, 도 16에 도시된 바와 같이 프레임 스킵 구간에 데이터 라인(62)의 전압을 미리 설정된 리셋 전압(Vrst) 또는 초기화 전압(Vini)으로 낮춘다. 리셋 전압(Vrst)은 화이트 계조의 전압 또는, 초기화 전압(Vini) 보다 낮은 전압으로 설정될 수 있다. 초기화 전압(Vini)은 도 5 내지 도 7b에 도시된 바와 같이 픽셀 회로를 초기화하기 위한 저전압으로 설정된다. 구동 소자(DT)가 턴-온되는 조건은 Vgs-Vth < 0이다. 구동 소자(DT)의 소스 전압(Vs)이 게이트 전압(Vg) 보다 낮으면 Vg-Vs-Vth > 0 으로 설정될 수 있다. 구동 소자(DT)의 소스 전압(Vs)은 데이터 라인(62)의 전압이다. 구동 소자(DT)의 게이트 전압이 낮더라도 데이터 라인들(62)의 전압이 충분히 낮은 전압(Vrst 또는 Vini)일 때 구동 소자(DT)는 턴-온될 수 없다. 따라서, 본 발명은 구동 소자(DT)를 프레임 스킵 구간 동안 오프 상태로 제어하여 프레임 스킵 구간에 픽셀 회로에 충전된 데이터 전압의 변동을 억제할 수 있다.

이하의 실시예에서, 제2 서브 픽셀 어레이(AA2)의 프레임 스킵 구간을 중심으로 설명된다. 제1 서브 픽셀 어레이(AA1)의 프레임 주파수가 낮은 경우, 제1 서브 픽셀 어레이(AA1)의 프레임 스킵 구간에도 이하의 실시예가 적용된다.

도 17은 본 발명의 제1 실시예에 따른 프레임 스킵 구간의 구동 방법을 보여 주는 흐름도이다.

도 17을 참조하면, 타이밍 콘트롤러(130)는 제1 및 제2 서브 픽셀 어레이(AA1, AA2)의 프레임 스킵 구간을 판단한다. 타이밍 콘트롤러(130)는 입력 영상의 픽셀 데이터와 동기되어 호스트 시스템으로부터 수신된 타이밍 신호를 카운트하여 제1 서브 픽셀 어레이(AA1)에 기입될 영상의 픽셀 데이터와 제2 서브 픽셀 어레이(AA1)에 기입될 영상의 픽셀 데이터 각각의 프레임 주파수를 판단할 수 있다.

타이밍 콘트롤러(130)는 다음 프레임 기간이 프레임 스킵 구간에 속하면(S21), 도 20에 도시된 데이터 라인 리셋부(140) 또는 데이터 구동부(111, 112)를 제어하여 버티컬 블랭크 구간(Vertical Blank, VB) 동안 제2 서브 픽셀 어레이(AA2)의 데이터 라인들(62)을 방전시킨다(S22). 여기서, 버티컬 블랭크 구간(VB)은 다음 프레임 기간부터 프레임 스킵 구간의 프레임 기간이 시작되기 전의 블랭크 시간이다. 버티컬 블랭크 구간(VB) 동안, 입력 영상의 픽셀 데이터가 데이터 구동부(111, 112)에 수신되지 않는다.

데이터 라인들(62)은 타이밍 콘트롤러(130)의 제어 하에 버티컬 블랭크 구간(VB) 동안 리셋 전압(Vrst) 또는 초기화 전압(Vini)까지 방전된다. 그 결과, 프레임 스킵 구간 동안 제2 서브 픽셀 어레이(AA2)의 픽셀들에서 구동 소자(DT)의 Vgs가 오프 조건의 전압으로 설정되어 그 구동 소자(DT)가 턴-오프될 수 있다(S23).

타이밍 콘트롤러(130)는 프레임 스킵 구간의 액티브 구간(AT)에 제2 데이터 구동부(112)를 디스에이블(disable)시킨다(S24). 제2 데이터 구동부(112)는 프레임 스킵 구간의 액티브구간(AT) 동안 타이밍 콘트롤러(130)의 제어 하에 구동을 멈추고, 제2 데이터 구동부(112)의 출력 채널들이 데이터 라인들과 전기적으로 분리된다. 따라서, 프레임 스킵 구간의 액티브 구간(AT) 동안 제2 데이터 구동부(112)의 출력 채널들과 데이터 라인들(62)이 플로팅된다(S25).

제2 데이터 구동부(112)의 출력 버퍼 전원이 차단되거나 출력 버퍼와 데이터 라인 사이의 스위치 소자가 턴-오프될 수 있다. 제2 서브 픽셀 어레이(AA2)의 프레임 스킵 구간 동안, 제2 데이터 구동부(112)와 제2 서브 픽셀 어레이(AA2)의 소비 전력이 거의 발생되지 않는다. 제2 서브 픽셀 어레이(AA2)는 프레임 스킵 구간 동안 픽셀들의 구동 소자(DT)가 오프 상태를 유지하고 이전 데이터 전압을 유지한다.

타이밍 콘트롤러(130)는 다음 프레임 기간이 구동 프레임 기간이면, 다음 프레임 기간의 액티브 구간(AT) 동안 입력 영상의 픽셀 데이터를 제2 데이터 구동부(112)로 전송한다(S26). 제2 데이터 구동부(112)는 제2 서브 픽셀 어레이(AA2)의 구동 프레임 기간 동안 타이밍 콘트롤러(130)로부터 수신된 픽셀 데이터를 데이터 전압으로 변환하여 데이터 라인들(62)에 인가한다(S27).

도 18은 본 발명의 제2 실시예에 따른 프레임 스킵 구간의 구동 방법을 보여 주는 흐름도이다.

도 18을 참조하면, 타이밍 콘트롤러(130)는 제1 및 제2 서브 픽셀 어레이(AA1, AA2)의 프레임 스킵 구간을 판단한다(S21).

타이밍 콘트롤러(130)는 다음 프레임 기간이 프레임 스킵 구간에 속하면(S31), 도 20에 도시된 데이터 라인 리셋부(140) 또는 데이터 구동부(111, 112)를 제어하여 다음 프레임 기간의 액티브 구간(AT) 동안(S32), 제2 서브 픽셀 어레이(AA2)의 데이터 라인들(62)을 방전시킨다. 데이터 라인들(62)은 타이밍 콘트롤러(130)의 제어 하에 프레임 스킵 구간의 액티브 구간(AT) 동안 리셋 전압(Vrst) 또는 초기화 전압(Vini)까지 방전된다. 그 결과, 프레임 스킵 구간 동안 제2 서브 픽셀 어레이(AA2)의 픽셀들에서 구동 소자(DT)의 Vgs가 오프 조건의 전압으로 설정되어 구동 소자(DT)가 턴-오프될 수 있다.

타이밍 콘트롤러(130)는 프레임 스킵 구간의 액티브 구간(AT)에 제2 데이터 구동부(112)를 디스에이블(disable)시켜 제2 데이터 구동부(1120)의 출력을 차단함으로써 제2 데이터 구동부(112)의 출력 채널들과 데이터 라인들(62)을 플로팅시킨다. 이 때, 제2 데이터 구동부(112)의 출력 버퍼 전원이 차단되거나 출력 버퍼와 데이터 라인 사이의 스위치 소자가 턴-오프된다. 제2 서브 픽셀 어레이(AA2)의 프레임 스킵 구간 동안, 제2 데이터 구동부(112)와 제2 서브 픽셀 어레이(AA2)의 소비 전력이 거의 발생되지 않는다. 제2 서브 픽셀 어레이(AA2)는 프레임 스킵 구간 동안 픽셀들의 구동 소자(DT)가 오프 상태를 유지하고 이전 데이터 전압을 유지한다(S33).

타이밍 콘트롤러(130)는 다음 프레임 기간이 구동 프레임 기간이면, 다음 프레임 기간의 액티브 구간(AT) 동안 입력 영상의 픽셀 데이터를 제2 데이터 구동부(112)로 전송한다(S34). 제2 데이터 구동부(112)는 제2 서브 픽셀 어레이(AA2)의 구동 프레임 기간 동안 타이밍 콘트롤러(130)로부터 수신된 픽셀 데이터를 데이터 전압으로 변환하여 데이터 라인들(62)에 인가한다(S35).

도 19는 1 프레임 기간의 액티브 구간과 버티컬 블랭크 구간을 상세히 보여 주는 도면이다.

도 19를 참조하면, 타이밍 콘트롤러(130)는 입력 영상의 픽셀 데이터와 동기되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE)를 호스트 시스템으로부터 수신할 수 있다. 타이밍 콘트롤러(130)는 데이터 인에이블 신호를 클럭으로 카운트하여 내부에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)를 발생할 수도 있다.

수직 동기신호(Vsync)는 1 프레임 기간을 정의한다. 1 프레임 기간은 액티브 구간(AT)과 버티컬 블랭크 구간(VB)을 합한 시간이다. 수평 동기신호(Hsync)는 1 수평 기간(Horizontal time)을 정의한다. 데이터 인에이블 신호(DE)는 픽셀들에 기입될 픽셀 데이터를 포함한 유효 데이터 구간을 정의한다.

데이터 인에이블 신호(DE)는 표시패널(100)의 픽셀 어레이에 표시될 픽셀 데이터와 동기된다. 데이터 인에이블 신호(DE)의 1 펄스 주기는 1 수평 기간이고, 데이터 인에이블 신호(DE)의 하이 로직(high logic) 구간은 1 픽셀 라인의 데이터 입력 타이밍을 나타낸다. 1 수평 기간은 표시패널(100)에서 1 픽셀 라인의 픽셀들에 픽셀 데이터를 기입하는 시간이다.

타이밍 콘트롤러(130)는 데이터 인에이블 신호(DE)와 입력 영상의 픽셀 데이터를 액티브 구간(AT) 동안 수신한다. 버티컬 블랭크 구간(VB)에 데이터 인에이블 신호(DE)와 입력 영상의 데이터가 없다. 액티브 구간(AT) 동안 모든 픽셀들에 기입될 1 프레임 분량의 데이터가 타이밍 콘트롤러(130)에 수신된다.

데이터 인에이블 신호(DE)에서 알 수 있는 바와 같이, 버티컬 블랭크 구간(VB) 동안 표시장치에 입력 데이터가 수신되지 않는다. 버티컬 블랭크 구간(VB)은 수직 싱크 시간(Vertical sync time, VS), 버티컬 프론트 포치(Vertical Front Porch, FP), 및 버티컬 백 포치(Vertical Back Porch, BP)을 포함한다. 수직 싱크 시간(VS)은 Vsync의 폴링 에지(falling edge)부터 라이징 에지(rising edge)까지의 시간이고, 한 화면의 시작(또는 끝) 타이밍을 나타낸다.

도 20은 본 발명의 다른 실시예에 따른 표시장치를 보여 주는 블록도이다. 도 20에서 도 1에 도시된 구성 요소들과 실질적으로 동일한 구성 요소에 대하는 동일한 도면 부호를 붙이고 상세한 설명을 생략한다.

도 20을 참조하면, 표시패널 구동부는 게이트 구동부(121, 122), 데이터 구동부(111, 112), 디멀티플렉서(Demultiplexer, 113, 114), 데이터 라인 리셋부(140), 및 타이밍 콘트롤러(130)를 포함한다.

제1 디멀티플렉서(113)는 제1 데이터 구동부(111)와 제1 서브 픽셀 어레이(AA1)의 데이터 라인들 사이에 배치된다. 제1 디멀티플렉서(113)는 도 21에 도시된 바와 같이 복수의 스위치 소자들(M1,M2)을 이용하여 제1 데이터 구동부(111)의 출력 채널로부터 출력된 데이터 전압을 복수의 데이터 라인들(61)에 분배함으로써 제1 서브 픽셀 어레이(AA1)의 구동에 필요한 제1 데이터 구동부(111)의 출력 채널 개수를 줄인다. 제2 디멀티플렉서(114)는 도 21에 도시된 바와 같이 복수의 스위치 소자들(M1,M2)을 이용하여 제2 데이터 구동부(112)의 출력 채널로부터 출력된 데이터 전압을 복수의 데이터 라인들(62)에 분배함으로써 제2 서브 픽셀 어레이(AA2)의 구동에 필요한 제1 데이터 구동부(111)의 출력 채널 개수를 줄인다.

데이터 라인 리셋부(140)는 프레임 스킵 구간 직전의 버티컬 블랭크 구간 또는 프레임 스킵 구간의 액티브 구간(AT) 동안 타이밍 콘트롤러(130)의 제어 하에 낮은 프레임 주파수로 구동되는 서브 픽셀 어레이(AA1 또는 AA2)의 데이터 라인들(61 또는 62)에 초기화 전압(Vini) 또는 리셋 전압(Vrst)을 공급하여 데이터 라인들(61 또는 62)의 전압을 구동 소자(DT)의 오프 조건 전압으로 설정한다. 데이터 라인 리셋부(140)는 도 21에 도시된 바와 같이 제1 인에이블 신호(EN1)에 응답하여 제1 서브 픽셀 어레이(AA1)의 프레임 스킵 구간 직전의 버티컬 블랭크 구간(VB) 또는 프레임 스킵 구간의 액티브 구간(AT) 동안 데이터 라인들(61)을 방전시키는 제1 리셋부(141)와, 제2 인에이블 신호(EN2)에 응답하여 제2 서브 픽셀 어레이(AA2)의 프레임 스킵 구간 직전의 버티컬 블랭크 구간(VB) 또는 프레임 스킵 구간 동안 데이터 라인들(62)을 방전시키는 제2 리셋부(142)를 포함한다.

타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 수신된 입력 영상의 픽셀 데이터를 데이터 구동부들(111, 114)로 전송한다. 타이밍 콘트롤러(130)는 표시패널 구동부의 동작 타이밍을 제어한다. 따라서, 타이밍 콘트롤러(130)는 디멀티플렉서(131, 132)를 제어하기 위한 MUX 선택 신호(MUX1, MUX2)와, 데이터 라인 리셋부(140)를 제어하기 위한 인에이블 신호(EN1, EN2)를 더 발생할 수 있다.

도 21은 도 20에 도시된 디멀티플렉서와 데이터 라인 리셋부의 스위치 소자들을 보여 주는 회로도이다.

도 21을 참조하면, 제1 디멀티플렉서(113)는 MUX 선택 신호(MUX1, MUX2)의 게이트 온 전압(VGL)에 응답하여 구동 프레임 기간의 액티브 구간(AT) 동안 제1 데이터 구동부(111)의 출력 채널로부터 출력된 데이터 전압을 복수의 데이터 라인들(61)에 교대로 공급할 수 있다. 제2 디멀티플렉서(114)는 MUX 선택 신호(MUX1, MUX2)에 응답하여 구동 프레임 기간의 액티브 구간(AT) 동안 제2 데이터 구동부(112)의 출력 채널로부터 출력된 데이터 전압을 복수의 데이터 라인들(62)에 교대로 공급할 수 있다. 제1 디멀티플렉서들(114)의 스위치 소자들(M1,M2)은 버티컬 블랭크 구간(VB)과 프레임 스킵 구간 동안 턴-오프된다.

제1 리셋부(141)는 제1 인에이블 신호(EN1)에 응답하여 제1 서브 픽셀 어레이(AA1)의 프레임 스킵 구간 직전의 버티컬 블랭크 구간 또는 프레임 스킵 구간 동안 데이터 라인들(61)의 기생 용량(Cp)을 리셋 전압(Vrst) 또는 초기화 전압(Vini)까지 방전시킨다. 제1 리셋부(141)는 제1 인에이블 신호(EN1)의 게이트 온 전압(VGL)에 따라 턴-온되는 복수의 스위치 소자들(M3)을 포함한다. 제2 리셋부(142)는 제2 인에이블 신호(EN2)에 응답하여 제2 서브 픽셀 어레이(AA2)의 프레임 스킵 구간 직전의 버티컬 블랭크 구간 또는 프레임 스킵 구간 동안 데이터 라인들(62)의 기생 용량(Cp)을 리셋 전압(Vrst) 또는 초기화 전압(Vini)까지 방전시킨다. 제2 리셋부(142)는 제2 인에이블 신호(EN2)의 게이트 온 전압(VGL)에 따라 턴-온되는 복수의 스위치 소자들(M4)을 포함한다. 따라서, 프레임 스킵 구간의 직전의 버티컬 블랭크 구간(VB) 또는 상기 제1 서브 픽셀 어레이의 프레임 스킵 구간 동안 데이터 라인들(61)의 전압은 구동 소자(DT)의 오프 조건 전압으로 설정된다.

디멀티플렉서들(113, 114)은 도 22에 도시된 바와 같이 생략될 수 있다. 데이터 구동부들(111, 112)의 출력 채널들과 데이터 라인들(113, 114)은 디멀티플렉서들(113, 114)의 스위치 소자가 턴-오프될 때 전기적으로 분리될 수 있고, 데이터 구동부(111, 112)의 출력 버퍼 전원이 차단될 때 전기적으로 분리될 수 있다.

도 23 및 도 24는 도 17에 도시된 프레임 스킵 구간의 구동 방법을 상세히 보여 주는 도면들이다.

도 23은 액티브 구간(AT)과 버티컬 블랭크 구간(VB) 동안 디멀티플렉서(113, 114)와 데이터 라인 리셋부(140)의 제어 방법을 보여 주는 파형도이다. 도 24는 액티브 구간과 버티컬 블랭크 구간 동안 데이터 라인들에 인가되는 전압을 보여 주는 파형도이다.

도 23의 (A) 및 도 24의 (A)를 참조하면, 제2 서브 픽셀 어레이(AA2)의 프레임 스킵 구간의 버티컬 블랭크 구간[VB(Frame skip)] 동안 제2 리셋부(142)는 제2 인에이블 신호(EN2)의 게이트 온 전압(VGL)에 따라 턴-온된다. 이 때, 도 24의 (A)에 도시된 바와 같이, 제2 서브 픽셀 어레이(AA2)의 데이터 라인들[DL(AA2)]이 리셋 전압(Vrst) 또는 초기화 전압(Vini)까지 방전되어 제2 서브 픽셀 어레이(AA2)의 구동 소자(DT)가 프레임 스킵 구간 동안 오프 상태를 유지한다. 제2 서브 픽셀 어레이(AA2)의 구동 프레임 기간의 액티브 구간[ACT(Normal)] 동안 제2 인에이블 신호(EN2)는 게이트 오프 전압(VGH)으로 발생되어 스위치 소자들(M4)이 턴-오프될 수 있다. 따라서, 제2 서브 픽셀 어레이(AA2)의 액티브 구간[ACT(Normal)] 동안, 데이터 라인들[DL(AA2)]에 픽셀 데이터의 데이터 전압이 인가된다.

제1 서브 픽셀 어레이(AA1)의 액티브 구간[ACT(Normal)] 동안 제1 인에이블 신호(EN1)가 게이트 오프 전압(VGH)으로 발생되어 데이터 라인들[DL(AA1)]에 픽셀 데이터의 데이터 전압이 인가된다. 제2 서브 픽셀 어레이(AA2)가 프레임 스킵 구간일 때, 제1 인에이블 신호(EN1)가 게이트 오프 전압(VGH)으로 발생되어 제1 리셋부(141)의 스위치 소자들(M3)은 턴-오프될 수 있다. 따라서, 제2 서브 픽셀 어레이(AA2)의 프레임 스킵 구간일 때 제1 서브 픽셀 어레이(AA1)의 데이터 라인들[DL(AA1)]에 픽셀 데이터의 데이터 전압이 인가될 수 있다.

도 23의 (B) 및 도 24의 (B)를 참조하면, 제1 서브 픽셀 어레이(AA1)의 프레임 스킵 구간의 버티컬 블랭크 구간[VB(Frame skip)] 동안 제1 리셋부(141)는 제1 인에이블 신호(EN2)의 게이트 온 전압(VGL)에 따라 턴-온된다. 이 때, 도 24의 (B)에 도시된 바와 같이, 제1 서브 픽셀 어레이(AA1)의 데이터 라인들[DL(AA1)]이 리셋 전압(Vrst) 또는 초기화 전압(Vini)까지 방전되어 제1 서브 픽셀 어레이(AA1)의 구동 소자(DT)가 프레임 스킵 구간 동안 오프 상태를 유지한다. 제1 서브 픽셀 어레이(AA1)의 구동 프레임 기간의 액티브 구간[ACT(Normal)] 동안 제1 인에이블 신호(EN1)는 게이트 오프 전압(VGH)으로 발생되어 스위치 소자들(M3)이 턴-오프될 수 있다. 따라서, 제1 서브 픽셀 어레이(AA1)의 액티브 구간[ACT(Normal)] 동안, 데이터 라인들[DL(AA2)]에 픽셀 데이터의 데이터 전압이 인가된다.

제1 서브 픽셀 어레이(AA1)가 프레임 스킵 구간일 때, 제2 인에이블 신호(EN2)가 게이트 오프 전압(VGH)으로 발생되어 제2 리셋부(142)의 스위치 소자들(M4)은 턴-오프될 수 있다. 따라서, 제1 서브 픽셀 어레이(AA1)의 프레임 스킵 구간일 때 제2 서브 픽셀 어레이(AA2)의 데이터 라인들[DL(AA2)]에 픽셀 데이터의 데이터 전압이 인가될 수 있다.

디멀티플렉서들(141,142)을 제어하기 위한 MUX 선택 신호들(MUX1, MUX)은 구동 프레임 기간의 액티브 구간[ACT(Normal)] 동안 역위상으로 발생되어 스위치 소자들(M1, M2)을 교대로 턴-온시킬 수 있다. MUX 선택 신호들(MUX1, MUX)은 구동 프레임의 버티컬 블랭크 구간(VB)과 프레임 스킵 구간 전체 동안 게이트 오프 전압(VGH)으로 발생되어 이 기간 동안 스위치 소자들(M1,M2)이 오프 상태를 유지할 수 있다.

본 발명의 표시장치는 도 18에 도시된 바와 같이 프레임 스킵 구간 동안 데이터 라인들이 방전되어 리셋 전압(Vrst) 또는 초기화 전압(Vini)으로 설정될 수 있다.

도 25의 (A)는 제1 서브 픽셀 어레이(AA1)는 60Hz의 프레임 주파수로 구동되고, 제2 서브 픽셀 어레이(AA2)는 30Hz의 프레임 주파수로 구동되는 예이다. 제2 서브 픽셀 어레이(AA2)의 프레임 스킵 구간은 비구동 프레임 기간(F2, F4)을 포함한다. 도 25의 (B)는 제2 서브 픽셀 어레이(AA2)는 60Hz의 프레임 주파수로 구동되고, 제1 서브 픽셀 어레이(AA1)는 30Hz의 프레임 주파수로 구동되는 예이다. 제1 서브 픽셀 어레이(AA1)의 프레임 스킵 구간은 비구동 프레임 기간(F2, F4)을 포함한다.

도 25의 (A)를 참조하면, 제1 인에이블 신호(EN1)는 매 프레임 기간(F1~F4) 동안 게이트 오프 전압(VGH)을 유지하여 제1 리셋부(141)의 스위치 소자들(M3)을 오프 상태로 유지한다. 제1 서브 픽셀 어레이(AA1)의 데이터 라인들에 매 프레임 기간마다 픽셀 데이터의 데이터 전압이 인가된다.

제2 인에이블 신호(EN2)는 제2 서브 픽셀 어레이(AA2)의 구동 프레임 기간(F1, F3) 동안 게이트 오프 전압(VGH)으로 발생된다. 구동 프레임 기간(F1, F3) 동안, 제2 서브 픽셀 어레이(AA2)의 데이터 라인들에 픽셀 데이터의 데이터 전압이 인가된다. 제2 인에이블 신호(EN2)는 제2 서브 픽셀 어레이(AA1)의 비구동 프레임 기간(F2, F4) 동안 게이트 온 전압(VGH)으로 발생되어 제2 리셋부(142)의 스위치 소자들(M4)을 턴-온시킨다. 비구동 프레임 기간(F2, F4) 동안, 제2 서브 픽셀 어레이(AA2)의 데이터 라인들은 제2 리셋부(142)를 통해 리셋 전압(Vrst) 또는 초기화 전압(Vini)이 인가된다. 따라서, 비구동 프레임 기간(F2, F4) 동안, 제2 서브 픽셀 어레이(AA2)의 데이터 라인들은 리셋 전압(Vrst) 또는 초기화 전압(Vini)까지 방전되어 구동 소자(DT)의 오프 조건 전압으로 설정된다.

도 25의 (B)를 참조하면, 제2 인에이블 신호(EN2)는 매 프레임 기간(F1~F4) 동안 게이트 오프 전압(VGH)을 유지하여 제2 리셋부(142)의 스위치 소자들(M4)을 오프 상태로 유지한다. 제2 서브 픽셀 어레이(AA2)의 데이터 라인들에 매 프레임 기간마다 픽셀 데이터의 데이터 전압이 인가된다.

제1 인에이블 신호(EN1)는 제1 서브 픽셀 어레이(AA1)의 구동 프레임 기간(F1, F3) 동안 게이트 오프 전압(VGH)으로 발생된다. 구동 프레임 기간(F1, F3) 동안, 제1 서브 픽셀 어레이(AA1)의 데이터 라인들에 픽셀 데이터의 데이터 전압이 인가된다. 제1 인에이블 신호(EN1)는 제1 서브 픽셀 어레이(AA1)의 비구동 프레임 기간(F2, F4) 동안 게이트 온 전압(VGH)으로 발생되어 제1 리셋부(141)의 스위치 소자들(M3)을 턴-온시킨다. 비구동 프레임 기간(F2, F4) 동안, 제1 서브 픽셀 어레이(AA1)의 데이터 라인들은 제1 리셋부(141)를 통해 리셋 전압(Vrst) 또는 초기화 전압(Vini)이 인가된다. 따라서, 비구동 프레임 기간(F2, F4) 동안, 제1 서브 픽셀 어레이(AA1)의 데이터 라인들은 리셋 전압(Vrst) 또는 초기화 전압(Vini)까지 방전되어 구동 소자(DT)의 오프 조건 전압으로 설정된다.

도 26은 데이터 구동부(111, 112)를 이용하여 프레임 스킵 구간 동안 데이터 라인들의 전압이 구동 소자의 오프 조건 전압으로 설정되는 예를 보여 주는 도면이다. 이 실시예는 데이터 라인 리셋부(140)가 필요 없이 프레임 스킵 구간 동안 화면의 일부 영역을 데이터 라인들의 전압을 구동 소자(DT)의 오프 조건 전압으로 설정할 수 있다.

도 26을 참조하면, 데이터 구동부들(111, 112)의 출력 채널들 각각은 픽셀 데이터를 데이터 전압으로 변환하는 DAC와, 출력 버퍼(AMP)를 포함한다. DAC의 출력 전압 범위는 데이터 전압 범위와, 그 보다 낮은 보상 마진 전압 범위를 포함한다. 데이터 전압(Vdata)은 픽셀 데이터의 계조에 따라 데이터 전압 범위 내에서 선택된다. 데이터 전압 범위의 최상위 전압은 블랙 계조 전압(VB)이다. 데이터 전압 범위의 최하위 전압은 화이트 계조 전압(VW)이다. 리셋 전압(Vrst) 또는 초기화 전압(Vini)은 보상 마진 전압 범위 내에서 선택될 수 있다.

타이밍 콘트롤러(130)는 구동 프레임 기간에 입력 영상의 픽셀 데이터를 데이터 구동부들(111, 112)에 전송한다. 데이터 구동부들(130)의 DAC는 픽셀 데이터를 데이터 전압(Vdata)으로 변환한다.

타이밍 콘트롤러(130)는 프레임 스킵 구간 직전의 버티컬 블랭크 구간 또는 프레임 스킵 구간에 미리 설정된 초기화 데이터를 낮은 프레임 기간의 서브 픽셀 어레이 예를 들어, 제2 서브 픽셀 어레이(AA2)의 데이터 라인들을 구동하는 제2 데이터 구동부(112)로 전송할 수 있다. 초기화 데이터는 입력 영상의 픽셀 데이터와 무관하게 설정되어 타이밍 콘트롤러(130)의 레지스터에 저장된 디지털 데이터일 수 있다. 초기화 데이터는 리셋 전압(Vrst) 또는 초기화 전압(Vini)에 대응하는 계조의 데이터로 설정될 수 있다.

제2 데이터 구동부(112)의 DAC는 프레임 스킵 구간 직전의 버티컬 블랭크 구간 또는 프레임 스킵 구간 동안 타이밍 콘트롤러(130)로부터 수신된 초기화 데이터를 리셋 전압(Vrst) 또는 초기화 전압(Vini)으로 변환한다. DAC로부터 출력된 리셋 전압(Vrst) 또는 초기화 전압(Vini)은 출력 버퍼(AMP)를 통해 제2 서브 픽셀 어레이(AA2)의 데이터 라인들에 인가된다. 따라서, 제2 서브 픽셀 어레이(AA2)의 데이터 라인들은 프레임 스킵 구간 직전의 버티컬 블랭크 구간 또는 프레임 스킵 구간 동안 리셋 전압(Vrst) 또는 초기화 전압(Vini)까지 방전되어 구동 소자(DT)의 오프 조건 전압으로 설정된다.

도 27 내지 도 28d는 제1 서브 픽셀 어레이(AA1)가 60Hz의 프레임 주파수로 구동되고, 제2 서브 픽셀 어레이(AA2)가 30Hz의 프레임 주파수로 구동되는 예에서, 데이터 라인들에 인가되는 전압을 단계적으로 보여 주는 도면들이다.

도 27, 도 28a 및 도 28c를 참조하면, 제1 및 제3 프레임 기간(①, ③) 동안 데이터 전압(Vdata)이 제1 및 제3 서브 픽셀 어레이(AA1, AA2)의 픽셀 회로들(SP1, SP2)에 충전된다. 이 때, 제1 및 제2 서브 픽셀 어레이(AA1, AA2)의 데이터 라인들(61, 62)에 데이터 전압(Vdata)이 인가되고, 데이터 라인 리셋부(140)의 모든 스위치 소자들(M3, M4)은 오프 상태를 유지한다.

도 27, 도 28b 및 도 28d를 참조하면, 제2 및 제4 프레임 기간(②, ④) 동안 데이터 전압(Vdata)이 제1 서브 픽셀 어레이(AA1)의 픽셀 회로들(SP1)에 충전된다. 이 때, 제1 서브 픽셀 어레이(AA1)의 데이터 라인들(61)에 데이터 전압(Vdata)이 인가되고, 제1 리셋부(141)의 스위치 소자들(M3)은 오프 상태를 유지한다. 제2 및 제4 프레임 기간(②, ④) 동안, 리셋 전압(Vrst) 또는 초기화 전압(Vini)이 제2 서브 픽셀 어레이(AA2)의 픽셀 회로들(SP2)에 충전된다. 제2 및 제4 프레임 기간(②, ④) 동안, 제1 서브 픽셀 어레이(AA1)의 데이터 라인들은 제2 데이터 구동부(112)의 출력 채널로부터 분리되고 제2 리셋부(142)의 턴-온된 스위치 소자들(M4)을 통해 리셋 전압(Vrst) 또는 초기화 전압(Vini)까지 방전된다.

한 화면에서 프레임 주파수가 낮은 서브 픽셀 어레이가 존재하면, 그 서브 픽셀 어레이의 데이터 라인들을 구동하기 위한 데이터 구동부와 비구동 픽셀들에서 프레임 스킵 구간 도안 소비 전력이 거의 발생되지 않는다. 본원의 발명자는 이러한 소비 전력 개선 효과를 검증하기 위하여, 시뮬레이션을 실시하여 도 29에 도시된 바와 같이 소비 전력이 감소되는 결과를 확인하였다. 이 시뮬레이션에서 사용된 샘플 패널은 1080*2160 해상도의 플라스틱 OLED 패널이다. 이 샘플 패널의 온 픽셀 비율(OPR : On Pixel Ratio)이 100%와 40%일 때 프레임 주파수를 60Hz, 45Hz, 30Hz, 1Hz로 가변하면서 픽셀들을 구동한 결과 소비 전력이 감소되었다. 화면 내의 모든 픽셀들이 화이트 계조의 밝기로 발광될 때 온 픽셀 비율(OPR)이 100&이다. 40%의 픽셀들이 화이트 계조의 밝기로 발광되고 60%의 픽셀들이 블랙 계조일 때 온 픽셀 비율(OPR)이 100&이다. 픽셀들의 발광 소자에 전류가 흐르지 않을 때 발광되지 않고 이 때의 계조가 블랙 계조이다. 60Hz의 프레임 주파수에서 프레임 스킵 구간이 많을수록 픽셀들의 프레임 주파수가 낮아진다.

도 20에서, "D-IC"는 데이터 구동부(111, 112)가 집적된 드라이브 IC이다. 드라이브 IC는 시프트 레지스터, 래치 등의 디지털 회로부(Logic)과, DAC와 출력 버퍼 등을 포함한 아날로그 회로부를 포함한다. 프레임 주파수가 낮아질수록 프레임 스킵 구간에서 드라이브 IC(D-IC)의 전류가 감소되기 때문에 소비 전력(mW)이 더 감소된다.

시뮬레이션 결과로 산출된 소비 전력 저감률(%)은 아래의 표와 같다. 드라이브 IC(D-IC)의 소비 전력과 총(total) 소비 전력 저감률은 60Hz 대비 저감률이다. 총 소비 전력은 드라이브 IC(D-IC)와 표시패널(PANEL)의 소비 전력을 합한 값이다.

본 발명의 표시장치는 프레임 스킵 구간에서 데이터 기입을 위한 스캔 라인을 정상적으로 구동하고, 초기화를 위한 스캔 라인에 게이트 오프 전압(VGH)을 공급할 수 있다. 그 결과, 본 발명은 비구동 픽셀들에서 커패시터(Cst)에 충전된 이전 데이터 전압이 방전되지 않도록 방전 경로를 차단하여 비구동 픽셀들에서 데이터가 소거되는 현상을 방지할 수 있는 효과를 더 제공할 수 있다.

도 30은 제1 및 제2 서브 픽셀 어레이들 간에 스캔 라인들 중에서 초기화용 스캔 라인이 분리된 예를 보여 주는 도면이다. 도 31은 도 30과 같이 분리된 스캔 라인 구조에서 낮은 프레임 주파수로 구동되는 서브 픽셀 어레이의 픽셀 회로에서 데이터 전압의 소거가 방지되는 효과를 보여 주는 회로도이다.

도 30을 참조하면, 본 발명의 표시장치는 스캔 라인들(161~163, 171A~173B)과 데이터 라인들에 연결된 픽셀들이 배치된 표시패널(100)을 포함한다. 데이터 라인들은 도 16에서 생략되어 있다.

스캔 라인들(161~163, 171A~173B)는 제1 서브 픽셀 어레이(AA1)의 픽셀들에 연결된 제1 그룹의 스캔 라인들(161~163, 171A, 172A, 173A)과, 제2 서브 픽셀 어레이(AA2)의 픽셀들에 연결된 제2 그룹의 스캔 라인들(161~163, 171B, 172B, 173B)을 포함한다.

제1 그룹의 스캔 라인들(161~163, 171A, 172A, 173A)은 스캔 신호(SCAN1~SCAN3)가 순차적으로 공급되는 공유 스캔 라인들(161~163)과, 분할 스캔 라인들(171A, 172A, 173A)로 나뉘어질 수 있다. 제2 그룹의 스캔 라인들(161~163, 171B, 172B, 173B)은 스캔 신호(SCAN1~SCAN3)가 순차적으로 공급되는 공유 스캔 라인들(161~163)과, 분할 스캔 라인들(171B, 172B, 173B)로 나뉘어질 수 있다.

공유 스캔 라인들(161~163)은 제1 및 제2 서브 픽셀 어레이들(AA1, AA2) 간에 분리되지 않는다. 공유 스캔 라인들(161~163)은 픽셀들에 데이터 기입을 위한 스캔 신호(SCAN1~SCAN3)를 공급한다. 공유 스캔 라인들(161~163)은 제1 및 제2 서브 픽셀 어레이들(AA1, AA2)의 동일 픽셀 라인에 연결되어 그 픽셀 라인의 픽셀들에 공유된다. 이 공유 스캔 라인들(161, 162, 163)은 픽셀 회로들(SP1, SP2)에서 데이터 기입을 위한 스위치 소자들 예를 들어 도 6a에서 제1 및 제2 스위치 소자들(T11, T12)의 게이트들에 연결되어 그 스위치 소자들(T11, T12)의 게이트들에 스캔 신호(SCAN1~SCAN3)를 공급한다.

분할 스캔 라인들(171A~173B)은 제1 및 제2 서브 픽셀 어레이들(AA1, AA2) 간의 경계선 상에서 분리된다. 분할 스캔 라인들(171A~173B)은 픽셀들을 초기화하기 위한 스캔 신호(SCAN1~SCAN3)를 공급한다. 픽셀들 각각의 픽셀 회로(SP1, SP2)는 초기화 단계(Ti)에서 도 5a 및 도 5b에 도시된 바와 같이 제N-1 스캔 신호[SCAN(N-1)]에 응답하여 초기화되고, 센싱 단계(Ts)에서 도 6a 및 도 6b에 도시된 바와 같이 제N 스캔 신호[SCNA(N)]에 응답하여 픽셀 데이터의 데이터 전압을 충전한다.

제1 그룹의 분할 스캔 라인들(171A, 172A, 173A)은 제1 서브 픽셀 어레이(AA1)의 픽셀들에 연결된다. 제1 그룹의 분할 스캔 라인들(171A, 172A, 173A)는 제1 픽셀 회로(SP1)에서 초기화를 위한 스위치 소자들 예를 들어 도 5a에서 제5 및 제6 스위치 소자들(T15, 16)의 게이트들에 연결되어 그 스위치 소자들(T15, 16)의 게이트들에 스캔 신호(SCAN1~SCAN3)를 공급하거나 게이트 오프 전압(VGH)을 공급한다.

제2 그룹의 분할 스캔 라인들(171B, 172B, 173B)은 제2 서브 픽셀 어레이(AA2)의 픽셀들에 연결된다. 제2 그룹의 분할 스캔 라인들(171B, 172B, 173B)는 제2 픽셀 회로(SP2)에서 초기화를 위한 스위치 소자들 예를 들어 도 5a에서 제5 및 제6 스위치 소자들(T15, 16)의 게이트들에 연결되어 그 스위치 소자들(T15, 16)의 게이트들에 스캔 신호(SCAN1~SCAN3)를 공급하거나 게이트 오프 전압(VGH)을 공급한다.

게이트 구동부들(121, 122)은 구동 프레임 기간 동안 분할 스캔 라인들(171A~173B)에 스캔 신호를 순차적으로 공급하여 픽셀 회로들(SP1, SP2)의 주요 노드들을 초기화할 수 있다.

게이트 구동부들(121, 122)은 프레임 스킵 구간 즉, 비구동 프레임 기간 동안 분할 스캔 라인들(171A~173B)에 게이트 오프 전압(VGH)을 공급하여 픽셀들의 데이터 소거를 방지할 수 있다. 게이트 오프 전압(VGH)은 분할 스캔 라인들(171A~ 173B)에 순차적으로 인가되거나 동시에 인가될 수 있다. 픽셀 회로들(SP1, SP2)의 초기화 스위치 소자들(T15, T16)은 비구동 프레임 기간 동안 게이트에 인가되는 게이트 오프 전압(VGH)에 의해 오프 상태를 유지한다. 초기화 스위치 소자들(T15, T16)이 오프 상태일 때, 커패시터(Cst)에 충전된 이전 데이터 전압이 방전되지 않기 때문에 데이터의 원치 않는 소거가 방지될 수 있다.

게이트 구동부들(121, 122)은 분할 스캔 라인들(171A~ 173B)에 게이트 오프 전압(VGH)과 스캔 신호(SCAN1~SCAN3)를 선택적으로 공급하기 위한 스위치 회로들 더 포함할 수 있다. 스위치 회로들은 스캔 신호를 순차적으로 출력하는 시프트 레지스터와 스캔 라인들 사이에 연결된다. 스위치 회로들은 표시패널(100) 상에 배치될 수 있다.

제1 게이트 구동부(121)의 스위치 회로는 이웃하는 공유 스캔 라인(161, 162, 163)과 분할 스캔 라인(171A, 172A, 173A) 사이에 연결된 제1-1 스위치 소자(ML1)와, 게이트 오프 전압(VGH)을 분할 스캔 라인(171A, 172A, 173A)에 공급하기 위한 제2-1 스위치 소자(ML2)를 포함한다. 게이트 오프 전압(VGH)은 전원부의 VGH 채널로부터 발생된다.

제1-1 스위치 소자(ML1)는 제1-1 제어 신호(C1L)에 응답하여 제1 서브 픽셀 어레이(AA1)의 구동 프레임 기간 동안 스캔 신호(SCAN1~SCAN3)를 제1 서브 픽셀 어레이(AA1)의 분할 스캔 라인들(171A, 172A, 173A)에 공급한다. 제1-1 스위치 소자(ML1)은 제1-1 제어 신호(C1L)가 입력되는 게이트, 공유 스캔 라인(161~163)에 연결된 제1 전극, 및 분할 스캔 라인(171A, 172A, 173A)에 연결된 제2 전극을 포함한다. 제1 픽셀 회로(SP1)는 분할 스캔 라인(171A, 172A, 173A)을 통해 입력되는 스캔 신호(SCAN1~SCAN3)에 응답하여 초기화된다.

제1-2 스위치 소자(ML2)는 제1-2 제어 신호(C2L)에 응답하여 제1 서브 픽셀 어레이(AA1)의 비구동 프레임 기간 동안 게이트 오프 전압(VGH)을 제1 서브 픽셀 어레이(AA1)의 분할 스캔 라인들(171A, 172A, 173A)에 공급한다. 제1-2 스위치 소자(ML2)은 제1-2 제어 신호(C2L)가 입력되는 게이트, 게이트 오프 전압(VGH)이 인가되는 제1 전극, 및 분할 스캔 라인(171A, 172A, 173A)에 연결된 제2 전극을 포함한다. 제1 픽셀 회로(SP1)는 분할 스캔 라인(171A, 172A, 173A)에 게이트 오프 전압(VGH)이 인가될 때 초기화 스위치 소자들(T15, T16)이 턴-오프되기 때문에 초기화되지 않고 이전 데이터 전압을 유지한다.

제2 게이트 구동부(122)의 스위치 회로는 이웃하는 공유 스캔 라인(161, 162, 163)과 분할 스캔 라인(171B, 172B, 173B) 사이에 연결된 제2-1 스위치 소자(MR1)와, 게이트 오프 전압(VGH)을 분할 스캔 라인(171B, 172B, 173B)에 공급하기 위한 제2-2 스위치 소자(MR2)를 포함한다.

제2-1 스위치 소자(MR1)는 제2-1 제어 신호(C1R)에 응답하여 제2 서브 픽셀 어레이(AA2)의 구동 프레임 기간 동안 스캔 신호(SCAN1~SCAN3)를 제2 서브 픽셀 어레이(AA2)의 분할 스캔 라인들(171B, 172B, 173B)에 공급한다. 제2-2 스위치 소자(MR1)은 제2-1 제어 신호(C1R)가 입력되는 게이트, 공유 스캔 라인(161~163)에 연결된 제1 전극, 및 분할 스캔 라인(171B, 172B, 173B)에 연결된 제2 전극을 포함한다. 제2 픽셀 회로(SP2)는 분할 스캔 라인(171B, 172B, 173B)을 통해 입력되는 스캔 신호(SCAN1~SCAN3)에 응답하여 초기화된다.

제2-2 스위치 소자(MR2)는 제2-2 제어 신호(C2R)에 응답하여 제2 서브 픽셀 어레이(AA2)의 비구동 프레임 기간 동안 게이트 오프 전압(VGH)을 제2 서브 픽셀 어레이(AA2)의 분할 스캔 라인들(171B, 172B, 173B)에 공급한다. 제2-2 스위치 소자(MR2)은 제2-2 제어 신호(C2R)가 입력되는 게이트, 게이트 오프 전압(VGH)이 인가되는 제1 전극, 및 분할 스캔 라인(171B, 172B, 173B)에 연결된 제2 전극을 포함한다. 제2 픽셀 회로(SP2)는 분할 스캔 라인(171B, 172B, 173B)에 게이트 오프 전압(VGH)이 인가될 때 초기화 스위치 소자들(T15, T16)이 턴-오프되기 때문에 초기화되지 않고 이전 데이터 전압을 유지한다.

타이밍 콘트롤러(130)는 스타트 펄스(VST), 시프트 클럭(CLK1, CLK2), 스위치 제어 신호(C1L~C2R)을 포함한 게이트 타이밍 제어 신호를 발생하여 게이트 구동부들(121, 122)의 동작 타이밍을 제어한다.

도 31에 도시된 바와 같이, 제1 픽셀 회로(SP1)는 비구동 프레임 기간(F2, F4)의 초기화 단계에서 스캔 신호(SCAN1)의 게이트 온 전압(VGL)에 응답하여 주요 노드들이 초기화되어 커패시터(Cst)의 전압이 Vini까지 방전된다. 이 때, 제2 픽셀 회로(SP2)는 게이트 하이 전압(VGH)이 초기화 스위치 소자들(T15, T16)의 게이트에 인가되기 때문에 초기화되지 않는다. 따라서, 제1 픽셀 회로(SP1)가 초기화될 때 제2 픽셀 회로(SP1)는 초기화되지 않고 커패시터(Cst)에 충전된 이전 데이터 전압을 유지한다.

본 발명의 다양한 실시예들에 따른 표시장치는 다음과 같이 설명될 수 있다.

제1 실시예: 표시장치는 제1 그룹의 데이터 라인들에 연결된 복수의 픽셀 회로들이 배치된 제1 서브 픽셀 어레이(AA1); 제2 그룹의 데이터 라인들에 연결된 복수의 픽셀 회로들이 배치된 제2 서브 픽셀 어레이(AA2); 상기 제1 그룹의 데이터 라인들에 데이터 전압을 공급하는 제1 데이터 구동부(111); 및 상기 제2 그룹의 데이터 라인들에 데이터 전압을 공급하는 제2 데이터 구동부(112)를 포함한다.

상기 제1 및 제2 서브 픽셀 어레이 중 프레임 주파수가 낮은 서브 픽셀 어레이의 프레임 스킵 구간(Frame skip) 동안, 상기 프레임 주파수가 상대적으로 높은 서브 픽셀 어레이의 데이터 라인들에 상기 데이터 전압이 인가된다

상기 프레임 스킵 구간이 시작되기 직전의 버티컬 블랭크 기간 또는 상기 프레임 스킵 구간 동안 상기 프레임 주파수가 낮은 서브 픽셀 어레이의 데이터 라인들이 미리 설정된 전압(Vrst 또는 Vini)까지 방전된다.

제2 실시예: 상기 제1 서브 픽셀 어레이의 프레임 스킵 구간 동안 상기 제1 데이터 구동부의 출력 채널과 상기 제1 그룹의 데이터 라인들이 전기적으로 분리된다. 상기 제2 서브 픽셀 어레이의 프레임 스킵 구간 동안 상기 제2 데이터 구동부의 출력 채널과 상기 제2 그룹의 데이터 라인들이 전기적으로 분리된다.

제3 실시예: 상기 표시장치는 상기 제1 서브 픽셀 어레이의 프레임 스킵 구간 직전의 버티컬 블랭크 구간 또는 상기 제1 서브 픽셀 어레이의 프레임 스킵 구간 동안 상기 제1 그룹의 데이터 라인들에 상기 미리 설정된 전압을 인가하는 제1 리셋부; 및 상기 제2 서브 픽셀 어레이의 프레임 스킵 구간 직전의 버티컬 블랭크 구간 또는 상기 제2 서브 픽셀 어레이의 프레임 스킵 구간 동안 상기 제2 그룹의 데이터 라인들에 상기 미리 설정된 전압을 인가하는 제2 리셋부를 더 포함한다.

제4 실시예: 입력 영상의 픽셀 데이터는 1 프레임 기간 내에서 상기 버티컬 블랭크 구간을 제외한 액티브 구간에 상기 제1 및 제2 데이터 구동부들로 전송된다.

제5 실시예: 상기 제1 서브 픽셀 어레이의 프레임 스킵 구간 동안 상기 제1 데이터 구동부의 출력 채널과 상기 제1 그룹의 데이터 라인들이 전기적으로 분리된다.

상기 제2 서브 픽셀 어레이의 프레임 스킵 구간의 전체 기간 동안 상기 제2 데이터 구동부의 출력 채널과 상기 제2 그룹의 데이터 라인들이 전기적으로 분리된다.

제6 실시예: 상기 제1 및 제2 데이터 구동부들의 출력 전압 범위는 블랙 계조 전압과 화이트 계조 전압 사이의 데이터 전압 범위와, 상기 화이트 계조 전압 아래의 보상 마진 전압 범위를 포함한다.

상기 미리 설정된 전압은 상기 보상 마진 전압 범위 내의 전압으로 설정된다.

제7 실시예: 상기 제1 서브 픽셀 어레이의 프레임 스킵 구간 직전의 버티컬 블랭크 구간 또는 상기 제1 서브 픽셀 어레이의 프레임 스킵 구간 동안 상기 제1 데이터 구동부는 상기 미리 설정된 전압을 상기 제1 그룹의 데이터 라인들에 인가한다.

상기 제2 서브 픽셀 어레이의 프레임 스킵 구간 직전의 버티컬 블랭크 구간 또는 상기 제2 서브 픽셀 어레이의 프레임 스킵 구간 동안 상기 제2 데이터 구동부는 상기 미리 설정된 전압을 상기 제2 그룹의 데이터 라인들에 인가한다.

제8 실시예: 상기 제1 및 제2 서브 픽셀 어레이들의 프레임 주파수가 서로 다르다. 상기 프레임 주파수가 낮은 서브 픽셀 어레이는 상기 프레임 스킵 구간 동안 이전 데이터 전압을 유지한다.

제9 실시예: 상기 미리 설정된 전압은 화이트 계조의 전압으로 설정된다.

제10 실시예: 상기 제1 및 제2 서브 픽셀 어레이들의 픽셀들 각각은 초기화 전압으로 초기화된 후에 상기 데이터 전압을 충전한다.

상기 미리 설정된 전압은 상기 초기화 전압 이하의 전압으로 설정된다.

제11 실시예: 상기 제1 및 제2 서브 픽셀 어레이의 픽셀들 각각은 발광 소자; 및 게이트-소스간 전압에 따라 상기 발광 소자에 전류를 공급하는 구동 소자를 포함한다.

상기 미리 설정된 전압이 상기 구동 소자의 오프 조건 전압으로 설정된다.

제12 실시예: 상기 제1 및 제2 서브 픽셀 어레이의 픽셀들 각각은 애노드와 캐소드를 가지는 발광 소자; 픽셀 구동 전압이 인가되는 제1 노드와, 제2 노드 사이에 연결된 커패시터; 상기 제2 노드에 연결된 게이트, 제5 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하고, 게이트-소스간 전압에 따라 상기 발광 소자에 전류를 공급하는 구동 소자; 제N(N은 자연수) 스캔 신호가 인가되는 게이트, 상기 제2 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함한 제1 스위치 소자; 상기 제N 스캔 신호가 인가되는 게이트, 상기 제5 노드에 연결된 제2 전극, 및 상기 데이터 전압이 인가되는 데이터 라인에 연결된 제2 전극을 포함한 제2 스위치 소자; 발광 제어 신호가 인가되는 게이트, 상기 제1 노드에 연결된 제1 전극, 및 상기 제5 노드에 연결된 제2 전극을 포함한 제3 스위치 소자; 상기 발광 제어 신호가 인가되는 게이트, 상기 제3 노드에 연결된 제1 전극, 및 제4 노드에 연결된 제2 전극을 포함한 제4 스위치 소자; 제N-1 스캔 신호가 인가되는 게이트, 상기 제2 노드에 연결된 제1 전극, 및 초기화 전압이 인가되는 제2 전극을 포함한 제5 스위치 소자; 및 제N-1 스캔 신호가 인가되는 게이트, 상기 초기화 전압이 인가되는 제1 전극, 및 제4 노드에 연결된 제2 전극을 포함한 제6 스위치 소자를 포함한다.

상기 발광 소자의 애노드가 상기 제4 노드에 연결되고, 상기 발광 소자의 캐소드에 저전위 전압이 인가된다.

제13 실시예: 상기 제2 노드와 상기 제4 노드가 상기 초기화 전압으로 초기화된 후 상기 데이터 전압이 상기 제2 스위치 소자를 통해 상기 제2 노드에 인가된다.

제14 실시예: 표시장치는 제1 프레임 주파수로 구동되는 제1 서브 픽셀 어레이; 및 상기 제1 프레임 주파수와 같거나 다른 제2 프레임 주파수로 구동되는 제2 서브 픽셀 어레이를 포함한다.

상기 제1 서브 픽셀 어레이는 제1 그룹의 데이터 라인들에 연결된 복수의 픽셀 회로들을 포함한다. 상기 제2 서브 픽셀 어레이는 제2 그룹의 데이터 라인들에 연결된 복수의 픽셀 회로들을 포함한다.

상기 제2 서브 픽셀 어레이가 상기 제1 서브 픽셀 어레이의 프레임 주파수보다 낮은 프레임 주파수로 구동될 때 상기 제2 서브 픽셀 어레이의 프레임 스킵 구간에 상기 제1 그룹의 데이터 라인들에 데이터 전압이 인가된다.

상기 프레임 스킵 구간 직전의 버티컬 블랭크 구간 또는 상기 프레임 스킵 구간 동안 상기 제2 그룹의 데이터 라인들이 미리 설정된 전압까지 방전된다.

제15 실시예: 상기 제1 및 제2 서브 픽셀 어레이의 픽셀들 각각은 발광 소자; 및 게이트-소스간 전압에 따라 상기 발광 소자에 전류를 공급하는 구동 소자를 포함한다.

상기 표시장치의 구동 방법은 제1 프레임 주파수로 상기 제1 서브 픽셀 어레이를 구동하여 상기 제1 서브 픽셀 어레이에 제1 영상을 표시하는 단계; 및 상기 제1 프레임 주파수와 같거나 다른 제2 프레임 주파수로 제2 서브 픽셀 어레이를 구동하여 상기 제2 서브 픽셀 어레이에 제2 영상을 표시하는 단계를 포함한다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 표시패널 130: 타이밍 콘트롤러
111, 112: 데이터 구동부 113, 114: 디멀티플렉서
121, 122: 게이트 구동부 140: 데이터 라인 리셋부
141: 제1 리셋부 142: 제2 리셋부
200 : 호스트 시스템 AA1: 제1 서브 픽셀 어레이
AA2: 제2 서브 픽셀 어레이 SP1, SP2: 픽셀 회로

Claims

제1 그룹의 데이터 라인들에 연결된 복수의 픽셀 회로들이 배치된 제1 서브 픽셀 어레이;
제2 그룹의 데이터 라인들에 연결된 복수의 픽셀 회로들이 배치된 제2 서브 픽셀 어레이;
상기 제1 그룹의 데이터 라인들에 데이터 전압을 공급하는 제1 데이터 구동부; 및
상기 제2 그룹의 데이터 라인들에 데이터 전압을 공급하는 제2 데이터 구동부를 포함하고,
상기 제1 및 제2 서브 픽셀 어레이 중 프레임 주파수가 낮은 서브 픽셀 어레이의 프레임 스킵 구간(Frame skip) 동안, 상기 프레임 주파수가 상대적으로 높은 서브 픽셀 어레이의 데이터 라인들에 상기 데이터 전압이 인가되고,
상기 프레임 스킵 구간이 시작되기 직전의 버티컬 블랭크 기간 또는 상기 프레임 스킵 구간 동안 상기 프레임 주파수가 낮은 서브 픽셀 어레이의 데이터 라인들이 미리 설정된 전압까지 방전되는 표시장치.
제 1 항에 있어서,
상기 제1 서브 픽셀 어레이의 프레임 스킵 구간 동안 상기 제1 데이터 구동부의 출력 채널과 상기 제1 그룹의 데이터 라인들이 전기적으로 분리되고,
상기 제2 서브 픽셀 어레이의 프레임 스킵 구간 동안 상기 제2 데이터 구동부의 출력 채널과 상기 제2 그룹의 데이터 라인들이 전기적으로 분리되는 표시장치.
제 2 항에 있어서,
상기 제1 서브 픽셀 어레이의 프레임 스킵 구간 직전의 버티컬 블랭크 구간 또는 상기 제1 서브 픽셀 어레이의 프레임 스킵 구간 동안 상기 제1 그룹의 데이터 라인들에 상기 미리 설정된 전압을 인가하는 제1 리셋부; 및
상기 제2 서브 픽셀 어레이의 프레임 스킵 구간 직전의 버티컬 블랭크 구간 또는 상기 제2 서브 픽셀 어레이의 프레임 스킵 구간 동안 상기 제2 그룹의 데이터 라인들에 상기 미리 설정된 전압을 인가하는 제2 리셋부를 더 포함하는 표시장치.
제 1 항에 있어서,
입력 영상의 픽셀 데이터는 1 프레임 기간 내에서 상기 버티컬 블랭크 구간을 제외한 액티브 구간에 상기 제1 및 제2 데이터 구동부들로 전송되는 표시장치.
제 2 항에 있어서,
상기 제1 서브 픽셀 어레이의 프레임 스킵 구간 동안 상기 제1 데이터 구동부의 출력 채널과 상기 제1 그룹의 데이터 라인들이 전기적으로 분리되고,
상기 제2 서브 픽셀 어레이의 프레임 스킵 구간의 전체 기간 동안 상기 제2 데이터 구동부의 출력 채널과 상기 제2 그룹의 데이터 라인들이 전기적으로 분리되는 표시장치.
제 1 항에 있어서,
상기 제1 및 제2 데이터 구동부들의 출력 전압 범위는,
블랙 계조 전압과 화이트 계조 전압 사이의 데이터 전압 범위와,
상기 화이트 계조 전압 아래의 보상 마진 전압 범위를 포함하고,
상기 미리 설정된 전압은 상기 보상 마진 전압 범위 내의 전압으로 설정되는 표시장치.
제 6 항에 있어서,
상기 제1 서브 픽셀 어레이의 프레임 스킵 구간 직전의 버티컬 블랭크 구간 또는 상기 제1 서브 픽셀 어레이의 프레임 스킵 구간 동안 상기 제1 데이터 구동부는 상기 미리 설정된 전압을 상기 제1 그룹의 데이터 라인들에 인가하고,
상기 제2 서브 픽셀 어레이의 프레임 스킵 구간 직전의 버티컬 블랭크 구간 또는 상기 제2 서브 픽셀 어레이의 프레임 스킵 구간 동안 상기 제2 데이터 구동부는 상기 미리 설정된 전압을 상기 제2 그룹의 데이터 라인들에 인가하는 표시장치.
제 1 항에 있어서,
상기 제1 및 제2 서브 픽셀 어레이들의 프레임 주파수가 서로 다르고,
상기 프레임 주파수가 낮은 서브 픽셀 어레이는 상기 프레임 스킵 구간 동안 이전 데이터 전압을 유지하는 표시장치.
제 1 항에 있어서,
상기 미리 설정된 전압은 화이트 계조의 전압으로 설정되는 표시장치.
제 1 항에 있어서,
상기 제1 및 제2 서브 픽셀 어레이들의 픽셀들 각각은 초기화 전압으로 초기화된 후에 상기 데이터 전압을 충전하고,
상기 미리 설정된 전압은 상기 초기화 전압 이하의 전압으로 설정되는 표시장치.
제 1 항에 있어서,
상기 제1 및 제2 서브 픽셀 어레이의 픽셀들 각각은,
발광 소자; 및
게이트-소스간 전압에 따라 상기 발광 소자에 전류를 공급하는 구동 소자를 포함하고,
상기 미리 설정된 전압이 상기 구동 소자의 오프 조건 전압으로 설정되는 표시장치.
제 1 항에 있어서,
상기 제1 및 제2 서브 픽셀 어레이의 픽셀들 각각은,
애노드와 캐소드를 가지는 발광 소자;
픽셀 구동 전압이 인가되는 제1 노드와, 제2 노드 사이에 연결된 커패시터;
상기 제2 노드에 연결된 게이트, 제5 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하고, 게이트-소스간 전압에 따라 상기 발광 소자에 전류를 공급하는 구동 소자;
제N(N은 자연수) 스캔 신호가 인가되는 게이트, 상기 제2 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함한 제1 스위치 소자;
상기 제N 스캔 신호가 인가되는 게이트, 상기 제5 노드에 연결된 제2 전극, 및 상기 데이터 전압이 인가되는 데이터 라인에 연결된 제2 전극을 포함한 제2 스위치 소자;
발광 제어 신호가 인가되는 게이트, 상기 제1 노드에 연결된 제1 전극, 및 상기 제5 노드에 연결된 제2 전극을 포함한 제3 스위치 소자;
상기 발광 제어 신호가 인가되는 게이트, 상기 제3 노드에 연결된 제1 전극, 및 제4 노드에 연결된 제2 전극을 포함한 제4 스위치 소자;
제N-1 스캔 신호가 인가되는 게이트, 상기 제2 노드에 연결된 제1 전극, 및 초기화 전압이 인가되는 제2 전극을 포함한 제5 스위치 소자; 및
제N-1 스캔 신호가 인가되는 게이트, 상기 초기화 전압이 인가되는 제1 전극, 및 제4 노드에 연결된 제2 전극을 포함한 제6 스위치 소자를 포함하고,
상기 발광 소자의 애노드가 상기 제4 노드에 연결되고, 상기 발광 소자의 캐소드에 저전위 전압이 인가되는 표시장치.
제 12 항에 있어서,
상기 제2 노드와 상기 제4 노드가 상기 초기화 전압으로 초기화된 후 상기 데이터 전압이 상기 제2 스위치 소자를 통해 상기 제2 노드에 인가되고,
상기 미리 설정된 전압은 상기 초기화 전압 이하의 전압으로 설정되는 표시장치.
제1 프레임 주파수로 구동되는 제1 서브 픽셀 어레이; 및
상기 제1 프레임 주파수와 같거나 다른 제2 프레임 주파수로 구동되는 제2 서브 픽셀 어레이를 포함하고,
상기 제1 서브 픽셀 어레이는,
제1 그룹의 데이터 라인들에 연결된 복수의 픽셀 회로들을 포함하고,
상기 제2 서브 픽셀 어레이는,
제2 그룹의 데이터 라인들에 연결된 복수의 픽셀 회로들을 포함하고,
상기 제2 서브 픽셀 어레이가 상기 제1 서브 픽셀 어레이의 프레임 주파수보다 낮은 프레임 주파수로 구동될 때 상기 제2 서브 픽셀 어레이의 프레임 스킵 구간에 상기 제1 그룹의 데이터 라인들에 데이터 전압이 인가되고,
상기 프레임 스킵 구간 직전의 버티컬 블랭크 구간 또는 상기 프레임 스킵 구간 동안 상기 제2 그룹의 데이터 라인들이 미리 설정된 전압까지 방전되는 표시장치.
제 14 항에 있어서,
상기 제1 및 제2 서브 픽셀 어레이의 픽셀들 각각은,
발광 소자; 및
게이트-소스간 전압에 따라 상기 발광 소자에 전류를 공급하는 구동 소자를 포함하고,
상기 미리 설정된 전압이 상기 구동 소자의 오프 조건 전압으로 설정되는 표시장치.
제 1 항에 있어서,
상기 제1 그룹의 스캔 라인들과 상기 제2 그룹의 스캔 라인들은,
상기 제1 및 제2 서브 픽셀 어레이들 간에 연결되어 제1 및 제2 서브 픽셀들 사이에서 공유되는 복수의 공유 스캔 라인들; 및
상기 제1 및 제2 서브 픽셀 어레이들 간의 경계에서 분리되는 복수의 분할 스캔 라인들을 포함하는 표시장치.
제 16 항에 있어서,
상기 제1 서브 픽셀 어레이의 제1 픽셀 회로와, 상기 제2 서브 픽셀 어레이의 제2 픽셀 회로는 상기 제1 서브 픽셀 어레이와 상기 제2 서브 픽셀 어레이를 가로 지르는 픽셀 라인에 배치되고,
상기 제1 및 제2 픽셀 회로들이 상기 공유 스캔 라인에 공통으로 연결되고,
상기 제1 픽셀 회로에 상기 제1 서브 픽셀 어레이의 분할 스캔 라인에 연결되고, 상기 제2 픽셀 회로에 상기 제2 서브 픽셀 어레이의 분할 스캔 라인에 연결되는 표시장치.
제 16 항에 있어서,
상기 공유 스캔 라인에 상기 픽셀 회로들의 데이터 기입용 스캔 신호가 인가되고,
상기 분할 스캔 라인에 상기 픽셀 회로들의 초기화용 스캔 신호가 인가되는 표시장치.
제1 그룹의 데이터 라인들에 연결된 복수의 픽셀 회로들이 배치된 제1 서브 픽셀 어레이와, 제2 그룹의 데이터 라인들에 연결된 복수의 픽셀 회로들이 배치된 서브 픽셀 어레이를 포함한 표시장치의 구동 방법에 있어서,
제1 프레임 주파수로 상기 제1 서브 픽셀 어레이를 구동하여 상기 제1 서브 픽셀 어레이에 제1 영상을 표시하는 단계; 및
상기 제1 프레임 주파수와 같거나 다른 제2 프레임 주파수로 제2 서브 픽셀 어레이를 구동하여 상기 제2 서브 픽셀 어레이에 제2 영상을 표시하는 단계를 포함하고,
상기 제2 서브 픽셀 어레이가 상기 제1 서브 픽셀 어레이의 프레임 주파수보다 낮은 프레임 주파수로 구동될 때 상기 제2 서브 픽셀 어레이의 프레임 스킵 구간에 상기 제1 그룹의 데이터 라인들에 데이터 전압이 인가되고,
상기 프레임 스킵 구간 직전의 버티컬 블랭크 구간 또는 상기 프레임 스킵 구간 동안 상기 제2 그룹의 데이터 라인들이 미리 설정된 전압까지 방전되는 표시장치의 구동 방법.