KR20210144400A - 게이트 구동회로 및 이를 이용한 표시장치 - Google Patents
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Abstract
본 발명은 게이트 구동회로와 이를 이용한 표시장치에 관한 것으로, 이 게이트 구동회로는 복수의 신호 전달부들을 이용하여 게이트 펄스를 순차적으로 출력하는 시프트 레지스터; 및 상기 신호 전달부들 각각의 스타트 신호 입력 노드와 출력 노드에 연결되고, 상기 신호 전달부들 각각의 스타트 신호 입력 노드에 스타트 펄스, 캐리 신호, 및 게이트 오프 전압 중 어느 하나를 선택적으로 공급하고 상기 신호 전달부들의 출력 노드로부터 상기 캐리 신호를 입력 받는 게이트 제어부를 포함한다.
Description
본 발명은 게이트 구동회로와 이를 이용한 표시장치에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.
유기 발광 표시장치는 백라이트 유닛(Backlight unit)이 필요 없고, 플렉시블(flexible) 소재인 플라스틱 기판, 박형 유리 기판, 금속 기판 상에 구현될 수 있다. 따라서, 플렉시블 디스플레이는 유기 발광 표시 장치로 구현될 수 있다.
플렉시블 디스플레이는 플렉시블 패널을 감거나 접고 구부리는 방법으로 화면의 크기가 가변될 수 있다. 플렉시블 디스플레이는 롤러블 디스플레이(rollable display), 폴더블 디스플레이(foldable display), 벤더블(bendable) 디스플레이, 슬라이더블 디스플레이(slidable display) 등으로 구현될 수 있다. 이러한 플렉시블 디스플레이는 스마트폰과 태블릿 PC와 같은 모바일 기기뿐만 아니라 TV, 자동차 디스플레이, 웨어러블 기기 등에 적용될 수 있고 그 응용 분야가 확대되고 있다.
플렉시블 디스플레이는 유연한 패널 구조를 이용하여 화면의 크기를 가변할 수 있는 구조로 정보 기기에 결합될 수 있다. 정보 기기는 플렉시블 디스플레이를 채용하여 화면의 크기가 커질 수 있기 때문에 둘 이상의 어플리케이션이나 컨텐츠를 실행하여 멀티 태스킹(Multi-tasking)을 가능하게 하고, 많은 정보를 화면에 동시에 표시할 수 있다. 화면 상에 서로 다른 영상을 표시하거나 영상의 프레임 주파수를 다르게 제어할 필요가 있을 수 있다. 이 경우, 게이트 구동회로의 출력이 화면 내에서 영역별로 독립적으로 제어되어한다. 이 경우에 게이트 구동회로가 커지고 그 제어 회로가 복잡하게 된다.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.
본 발명은 화면 내에서 영상이 표시되는 활성화 영역을 자유롭게 조정할 수 있고, 활성화 영역들 간의 프레임 주파수를 독립적으로 제어 가능하게 하도록 한 게이트 구동회로와 이를 이용한 표시장치를 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 게이트 구동회로는 복수의 신호 전달부들을 이용하여 게이트 펄스를 순차적으로 출력하는 시프트 레지스터; 및 상기 신호 전달부들 각각의 스타트 신호 입력 노드와 출력 노드에 연결되고, 상기 신호 전달부들 각각의 스타트 신호 입력 노드에 스타트 펄스, 캐리 신호, 및 게이트 오프 전압 중 어느 하나를 선택적으로 공급하고 상기 신호 전달부들의 출력 노드로부터 상기 캐리 신호를 입력 받는 게이트 제어부를 포함한다.
상기 신호 전달부들 각각이 상기 스타트 펄스와 상기 캐리 신호 중 어느 하나의 게이트 온 전압에 따라 충전되는 제1 제어 노드와, 상기 제1 제어 노드가 충전된 상태에서 상기 게이트 펄스를 출력하는 풀업 트랜지스터를 포함한다.
본 발명의 표시장치는 데이터 라인들과 게이트 라인들이 교차되고 입력 영상의 픽셀 데이터가 기입되는 픽셀들이 배치된 화면을 포함하여 서로 다른 두 개 이상의 영상이 표시 가능한 표시패널; 상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동부; 및 상기 시프트 레지스터와 상기 게이트 제어부를 이용하여 게이트 라인들에 게이트 펄스를 공급하는 게이트 구동부를 포함한다.
본 발명은 화면을 분할하고 분할된 영역 각각을 게이트 제어부를 이용하여 서로 다른 프레임 주파수로 구동할 수 있다. 게이트 제어부는 활성화 영역의 스타트 라인(Start Line)과 엔드 라인(End Line)을 선택 가능하게 함으로써 차량의 인포테인먼트 시스템 Infotainment system), 폴더블 디스플레이, 롤러블 디스플레이의 다양한 화면 구동 모드에 대응할 수 있고 화면 상에서 분할된 영역들 각각의 해상도 변화 및 주파수 분배의 최적 구동 솔루션(Solution)을 제공 할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1a 및 도 1b는 픽셀 어레이의 일부를 개략적으로 보여 주는 도면들이다.
도 2는 게이트 구동부의 시프트 레지스터를 개략적으로 보여 주는 도면이다.
도 3a 및 도 3b는 패스 게이트 회로와 에지 트리거 회로를 개략적으로 보여 주는 도면들이다.
도 4는 제i 신호 전달부의 제1 제어 노드 전압, 제2 제어 노드 전압 및 출력 전압을 보여 주는 파형도이다.
도 5는 양방향 시프트 레지스터를 보여 주는 도면이다.
도 6a 및 도 6b는 게이트 펄스의 양방향 시프트를 보여 주는 파형도들이다.
도 7은 스캔 구동부와 EM 구동부를 개략적으로 보여 주는 도면이다.
도 8은 본 발명의 표시장치가 차량의 인포테인먼트 시스템에 적용된 예를 보여 주는 도면이다.
도 9는 도 8에서 화면의 영역별 프레임 주파수를 보여 주는 파형도이다.
도 10은 본 발명의 표시장치가 화면이 확장 가능한 플렉시블 디스플레이에 적용된 예를 보여 주는 도면이다.
도 11은 도 10에서 화면의 영역별 프레임 주파수를 보여 주는 파형도이다.
도 12는 1 프레임 기간의 액티브 기간과 버티컬 블랭크 기간을 상세히 보여 주는 도면이다.
도 13은 본 발명의 실시예에 따른 표시장치의 구동 방법을 보여 주는 흐름도이다.
도 14a 및 도 14b는 본 발명의 실시예에 따른 게이트 제어부를 보여 주는 블록도이다.
도 15 내지 도 17은 게이트 제어부를 상세히 보여 주는 도면들이다.
도 18a 내지 도 20b는 본 발명의 실시예에 따른 게이트 구동회로의 동작을 예시한 도면들이다.
도 21은 화면이 세 개의 영역으로 분할 구동될 때 1 프레임 기간 동안 활성화 영역에 선택되는 예를 보여 주는 도면들이다.
도 22 내지 도 27은 도 21의 예에서 1 프레임 기간 동안 활성화 영역에 인가되는 게이트 구동부의 제어신호를 보여 주는 도면들이다.
도 28은 롤러블 디스플레이의 활성화 영역의 크기가 가변되는 예를 보여 주는 도면이다.
도 29a 내지 도 29d는 롤러블 디스플레이의 다양한 화면 모드를 보여 주는 도면들이다.
도 30은 롤러블 디스플레이에서 잔상 방지 방법의 일 예를 보여 주는 도면이다.
도 31은 롤러블 디스플레이에서 화면의 분할 구동 예를 보여 주는 도면이다.
도 32는 게이트 제어부의 다른 실시예를 보여 주는 회로도이다.
도 33은 게이트 구동부의 제어신호를 보여 주는 파형도이다.
도 34a 및 도 34b는 활성화 영역의 크기가 점진적으로 확대 및 축소될 때 게이트 구동부의 제어 방법을 보여 주는 도면들이다.
도 35는 활성화 영역의 크기가 가변될 때 활성화 영역의 구동 주파수가 가변되는 예를 보여 주는 도면이다.
도 36은 롤러블 디스플레이에서 잔상을 방지하기 위하여 활성화 영역이 위아래로 이동되는 예를 보여 주는 도면이다.
도 37은 화면이 위아래로 이동될 때 게이트 구동부의 제어 방법을 보여 주는 도면이다.
도 38은 블랙 계조 삽입 모드에서 발생되는 게이트 펄스의 일 예를 보여 주는 파형도이다.
도 39는 스캔 구동부의 신호 전달부를 상세히 보여 주는 회로도이다.
도 40은 도 39에 도시된 신호 전달부의 입출력 신호를 보여 주는 파형도이다.
도 41은 EM 구동부의 신호 전달부를 상세히 보여 주는 회로도이다.
도 42는 도 40에 도시된 신호 전달부의 입출력 신호를 보여 주는 파형도이다.
도 43은 본 발명의 일 실시예에 따른 폴더블 디스플레이를 보여 주는 블록도이다.
도 44a 및 도 44b는 플렉시블 디스플레이가 접히는 예를 보여 주는 도면들이다.
도 45는 드라이브 IC 구성을 보여 주는 블록도이다.
도 46은 픽셀 회로의 일 예를 보여 주는 회로도이다.
도 47은 도 46에 도시된 픽셀 회로의 구동 방법을 보여 주는 도면이다.
도 48 내지 도 50은 폴더블 디스플레이의 폴딩 및 언폴딩시에 화면 구동 방법을 보여 주는 도면들이다.
도 2는 게이트 구동부의 시프트 레지스터를 개략적으로 보여 주는 도면이다.
도 3a 및 도 3b는 패스 게이트 회로와 에지 트리거 회로를 개략적으로 보여 주는 도면들이다.
도 4는 제i 신호 전달부의 제1 제어 노드 전압, 제2 제어 노드 전압 및 출력 전압을 보여 주는 파형도이다.
도 5는 양방향 시프트 레지스터를 보여 주는 도면이다.
도 6a 및 도 6b는 게이트 펄스의 양방향 시프트를 보여 주는 파형도들이다.
도 7은 스캔 구동부와 EM 구동부를 개략적으로 보여 주는 도면이다.
도 8은 본 발명의 표시장치가 차량의 인포테인먼트 시스템에 적용된 예를 보여 주는 도면이다.
도 9는 도 8에서 화면의 영역별 프레임 주파수를 보여 주는 파형도이다.
도 10은 본 발명의 표시장치가 화면이 확장 가능한 플렉시블 디스플레이에 적용된 예를 보여 주는 도면이다.
도 11은 도 10에서 화면의 영역별 프레임 주파수를 보여 주는 파형도이다.
도 12는 1 프레임 기간의 액티브 기간과 버티컬 블랭크 기간을 상세히 보여 주는 도면이다.
도 13은 본 발명의 실시예에 따른 표시장치의 구동 방법을 보여 주는 흐름도이다.
도 14a 및 도 14b는 본 발명의 실시예에 따른 게이트 제어부를 보여 주는 블록도이다.
도 15 내지 도 17은 게이트 제어부를 상세히 보여 주는 도면들이다.
도 18a 내지 도 20b는 본 발명의 실시예에 따른 게이트 구동회로의 동작을 예시한 도면들이다.
도 21은 화면이 세 개의 영역으로 분할 구동될 때 1 프레임 기간 동안 활성화 영역에 선택되는 예를 보여 주는 도면들이다.
도 22 내지 도 27은 도 21의 예에서 1 프레임 기간 동안 활성화 영역에 인가되는 게이트 구동부의 제어신호를 보여 주는 도면들이다.
도 28은 롤러블 디스플레이의 활성화 영역의 크기가 가변되는 예를 보여 주는 도면이다.
도 29a 내지 도 29d는 롤러블 디스플레이의 다양한 화면 모드를 보여 주는 도면들이다.
도 30은 롤러블 디스플레이에서 잔상 방지 방법의 일 예를 보여 주는 도면이다.
도 31은 롤러블 디스플레이에서 화면의 분할 구동 예를 보여 주는 도면이다.
도 32는 게이트 제어부의 다른 실시예를 보여 주는 회로도이다.
도 33은 게이트 구동부의 제어신호를 보여 주는 파형도이다.
도 34a 및 도 34b는 활성화 영역의 크기가 점진적으로 확대 및 축소될 때 게이트 구동부의 제어 방법을 보여 주는 도면들이다.
도 35는 활성화 영역의 크기가 가변될 때 활성화 영역의 구동 주파수가 가변되는 예를 보여 주는 도면이다.
도 36은 롤러블 디스플레이에서 잔상을 방지하기 위하여 활성화 영역이 위아래로 이동되는 예를 보여 주는 도면이다.
도 37은 화면이 위아래로 이동될 때 게이트 구동부의 제어 방법을 보여 주는 도면이다.
도 38은 블랙 계조 삽입 모드에서 발생되는 게이트 펄스의 일 예를 보여 주는 파형도이다.
도 39는 스캔 구동부의 신호 전달부를 상세히 보여 주는 회로도이다.
도 40은 도 39에 도시된 신호 전달부의 입출력 신호를 보여 주는 파형도이다.
도 41은 EM 구동부의 신호 전달부를 상세히 보여 주는 회로도이다.
도 42는 도 40에 도시된 신호 전달부의 입출력 신호를 보여 주는 파형도이다.
도 43은 본 발명의 일 실시예에 따른 폴더블 디스플레이를 보여 주는 블록도이다.
도 44a 및 도 44b는 플렉시블 디스플레이가 접히는 예를 보여 주는 도면들이다.
도 45는 드라이브 IC 구성을 보여 주는 블록도이다.
도 46은 픽셀 회로의 일 예를 보여 주는 회로도이다.
도 47은 도 46에 도시된 픽셀 회로의 구동 방법을 보여 주는 도면이다.
도 48 내지 도 50은 폴더블 디스플레이의 폴딩 및 언폴딩시에 화면 구동 방법을 보여 주는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명의 플렉시블 디스플레이에서 픽셀 회로와 게이트 구동부는 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 TFT 또는 n 채널 TFT로 구현될 수 있다. 실시예에서 픽셀 회로의 트랜지스터들이 p 채널 TFT로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 펄스는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.
본 발명의 게이트 구동 회로는 게이트 펄스를 시프트시키기 위하여 게이트 구동 회로가 필요한 평판 표시 장치(Flat panel display, FPD)에 적용될 수 있다. 게이트 펄스는 적어도 스캔 펄스(또는 주사 신호)를 포함할 수 있다. 게이트 펄스는 발광 제어 펄스(이하, "EM 펄스"라 함)를 더 포함할 수 있다. 예를 들어, 본 발명은 게이트 구동 회로가 필요한 어떠한 표시장치 예를 들어, 액정표시장치(Liquid Crystal Display, LCD), 유기 발광 표시장치(Organic Light Emitting Display, OLED Display) 등에 적용 가능하다. 이하의 실시예에서 플렉시블 디스플레이는 폴더블 디스플레이와 롤러블 디스플레이를 예시하였으나 본 발명은 이에 한정되지 않는다.
이하의 실시예에서 설명되는 활성화 영역, 비활성화 영역, 고속 구동 영역, 및 저속 구동 영역을 정의하면 다음과 같다.
활성화 영역은 픽셀들에 스캔 펄스의 펄스와 픽셀 데이터가 인가되어 영상이 표시되는 화면의 일부 또는 전체 영역일 수 있다. 비활성화 영역은 게이트 펄스가 인가되지 않기 때문에 픽셀 데이터가 픽셀들에 기입되지 않는 화면의 일부 또는 전체 영역일 수 있다. 비활성화 영역은 블랙 계조를 표시하거나 이전 프레임에 기입된 영상을 유지한다. 활성화 영역과 비활성화 영역 각각은 입력 영상에 따라 그 크기가 가변되고, 활성화 영역과 비활성화 영역은 입력 영상에 따라 하나의 활성화 영역 또는 비활성화 영역으로 통합되어 확장될 수 있다. 고속 구동 영역은 미리 설정된 기준 프레임 주파수 보다 높은 높은 프레임 주파수로 입력 영상의 픽셀 데이터가 기입되는 활성화 영역이다. 저속 구동 영역은 기준 프레임 주파수 보다 낮은 프레임 주파수로 구동되는 활성화 영역 또는 비활성화 영역이다.
고속 구동 영역에서 픽셀들의 스캐닝 속도(또는 데이터 어드레싱 속도)는 저속 구동 영역 보다 빠르다. 반면, 저속 구동 영역에서 픽셀들의 스캐닝 속도 (또는 데이터 어드레싱 속도)는 고속 구동 영역 보다 느리거나 스캔 펄스가 시프트되지 않는다.
고속 구동 영역은 영상 변화가 많은 동영상 또는 움직임이 빠른 영상이 표시되는 활성화 영역이다. 저속 구동 영역은 영상 변화가 적은 정지 영상 또는 상대적으로 움직임이 늦은 영상이 표시되는 활성화 영역과, 영상이 표시되지 않는 비활성화 영역을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1a 및 도 1b를 참조하면, 본 발명의 표시장치는 입력 영상이 표시되는 표시패널과, 표시패널을 구동하기 위한 표시패널 구동부를 포함한다.
표시패널에서 입력 영상이 재현되는 화면은 데이터 라인들(DL1~DL6), 데이터 라인들(DL1~DL6)과 교차되는 게이트 라인들(GL1, GL2), 및 픽셀들(P)이 매트릭스 형태로 배치된 픽셀 어레이를 포함한다. 픽셀 어레이는 입력 영상에 따라 활성화 영역 또는 비활성화 영역으로 구동된다. 픽셀 어레이은 입력 영상에 따라 프레임 주파수가 적응적으로 가변되는 복수의 서브 픽셀 어레이들로 나뉘어질 수 있다. 픽셀 어레이는 표시패널의 리지드(rigid) 기판 또는 플렉시블(flexible) 기판 상에 배치될 수 있다.
픽셀들(P) 각각은 컬러 구현을 위하여 컬러가 다른 서브 픽셀들을 포함한다. 서브 픽셀들은 적색(Red, 이하 “R 서브 픽셀”이라 함), 녹색(Green, 이하 “G 서브 픽셀”이라 함), 및 청색(Blue, 이하 “B 서브 픽셀”이라 함)을 포함한다. 도시하지 않았으나 백색 서브 픽셀이 더 포함될 수 있다. 이하에서 픽셀은 별도의 정의가 없으면 서브 픽셀로 해석될 수 있다. 서브 픽셀들 각각은 픽셀 회로를 포함할 수 있다.
액정표시장치(LCD)의 픽셀 회로는 액정층에 전계를 인가하기 위한 픽셀 전극 및 공통 전극, 게이트 펄스의 게이트 온 전압에 응답하여 데이터 라인과 픽셀 전극 사이에 연결되어 데이터 전압을 픽셀 전극에 공급하는 스위치 소자, 및 픽셀 전극의 전압을 1 프레임 기간 동안 유지하는 커패시터 등를 포함할 수 있다. 유기 발광 표시장치(OLED Display)의 픽셀 회로는 발광 소자, 발광 소자에 전류를 공급하는 구동 소자, 구동 소자의 도통 조건을 프로그래밍하고 구동 소자와 발광 소자의 전류 패스(current path)를 스위칭하는 복수의 스위치 소자, 구동 소자의 게이트 전압을 유지하는 커패시터 등을 포함할 수 있다.
픽셀들(P)은 도 1a에 도시된 리얼(real) 컬러 픽셀(P)과, 도 1b에 도시된 펜타일(pentile) 픽셀(P)로 구현될 수 있다. 리얼 컬러 픽셀(P)은 의 경우, 하나의 픽셀(P)이 도 5에 도시된 바와 같이 R, G 및 B 서브 픽셀로 구성된다. 펜타일 픽셀은 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀로 구성하여 리얼 컬러 픽셀 보다 높은 해상도를 구현할 수 있다. 픽셀 렌더링 알고리즘은 픽셀들(P) 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상한다.
픽셀 어레이의 해상도가 m*n 일 때, 픽셀 어레이는 m 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 n 개의 픽셀 라인들을 포함한다. 픽셀 컬럼은 Y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 X축 방향을 따라 배치된 픽셀들을 포함한다. 1 수평 기간(1H)은 1 프레임 기간을 n 개의 픽셀 라인 개수로 나눈 시간이다. 도 1a 및 도 1b에서, #1~#4는 픽셀 라인 번호를 나타낸다.
표시패널 구동부는 입력 영상의 픽셀 데이터를 픽셀들(P)에 기입한다. 표시패널 구동부는 픽셀 데이터의 데이터 전압을 데이터 라인들(DL1~DL4)에 공급하는 데이터 구동부(10)와, 게이트 펄스(GATE1~GATE4)를 게이트 라인들(GL1~GL4)에 순차적으로 공급하는 게이트 구동부(20)를 포함한다.
도 2는 게이트 구동부(20)의 시프트 레지스터(shift register)를 개략적으로 보여 주는 도면이다. 도 3a 및 도 3b는 패스 게이트 회로와 에지 트리거 회로를 개략적으로 보여 주는 도면들이다.
도 2를 참조하면, 게이트 구동부(20)는 시프트 레지스터를 포함할 수 있다. 시프트 레지스터는 종속적으로 연결된 신호 전달부들[ST(i-1)~ST(i+2)]을 포함한다. 신호 전달부들[ST(i-1)~ST(i+2)] 각각은 스타트 신호 입력 노드(31), 클럭 입력 노드(32), 및 출력 노드(33)를 포함한다.
본 발명은 신호 전달부들[ST(i-1)~ST(i+2)] 각각의 스타트 신호 입력 노드(31)에 인가되는 전압을 선택하여 활성화 영역, 비활성화 영역, 고속 구동 영역, 저속 구동 영역을 제어한다. 스타트 신호 입력 노드(31)에 게이트 온 전압(VGL)의 스타트 펄스(VST), 캐리 신호(CAR), 또는 게이트 하이 전압(VGH)이 인가될 수 있다.
신호 전달부들[ST(i-1)~ST(i+2)] 각각은 스타트 신호 입력 노드(31)에 게이트 온 전압(VGL)의 스타트 펄스(VST)가 입력될 때 활성화 영역에서 게이트 펄스를 출력할 수 있다. 제1 제어 노드(Q)가 스타트 펄스(VST)의 게이트 온 전압(VGL)에 의해 프리 차징(pre-charging)된 상태에서 게이트 온 전압(VGL) 또는 게이트 온 전압(VGL)의 시프트 클럭이 입력될 때 풀-업 트랜지스터(pull-up transistor)가 턴온되어 게이트 온 전압(VGL)이 출력 노드를 통해 출력된다. 따라서, 스타트 펄스(VST)가 입력되는 신호 전달부는 전체 화면에서 제1 게이트 펄스의 출력하는 제1 신호 전달부 또는, 화면이 분할 구동되는 경우에 분할 영역별로 제1 게이트 펄스를 출력하는 제1 신호 전달부일 수 있다.
게이트 펄스는 스캔 펄스 및/또는 EM 펄스일 수 있다. 게이트 펄스는 게이트 온 전압(VGL)으로 발생되어 픽셀 회로의 스위치 소자를 턴온시킨다. 고속 구동 영역은 주파수가 높은 스타트 펄스(VST)가 입력되어 높은 프레임 주파수로 구동된다. 저속 구동 영역은 주파수가 낮은 스타트 펄스(VST)가 입력되어 낮은 프레임 주파수로 구동된다.
신호 전달부들[ST(i-1)~ST(i+2)] 각각은 스타트 신호 입력 노드(31)에 게이트 온 전압(VGL)의 캐리 신호(CAR)가 입력될 때 앞선 신호 전달부가 게이트 펄스를 출력한 후에 다음 펄스를 출력할 수 있다. 제1 제어 노드(Q)가 게이트 온 전압(VGL)의 캐리 신호(CAR)에 의해 프리 차징된 상태에서 게이트 온 전압(VGL) 또는 게이트 온 전압(VGL)의 시프트 클럭이 풀-업 트랜지스터(pull-up transistor)에 입력될 때 풀-업 트랜지스터가 턴온되어 게이트 온 전압(VGL)이 출력 노드를 통해 출력된다. 따라서, 캐리 신호(CAR)가 입력되는 신호 전달부는 전체 화면에서 제1 게이트 펄스 이후에 순차적으로 게이트 펄스를 출력하는 신호 전달부이거나, 화면이 분할 구동되는 경우에 분할 영역별로 제1 게이트 펄스 이후에 순차적으로 게이트 펄스를 출력하는 신호 전달부일 수 있다.
신호 전달부들[ST(i-1)~ST(i+2)] 각각은 입력 노드(31)에 스타트 펄스(VST)와 캐리 신호(CAR) 없이 게이트 오프 전압(VGH)이 입력될 때 게이트 온 전압을 출력할 수 없다. 이는 제1 제어 노드(Q)가 프리 차징될 수 없어 풀-업 트랜지스터가 턴온될 수 없기 때문이다. 따라서, 1 프레임 기간 동안 스타트 펄스(VST)와 캐리 신호(CAR) 없이 게이트 오프 전압(VGH)이 입력되는 신호 전달부에 연결된 픽셀은 새로운 픽셀 데이터로 업데이트되지 않기 때문에 이전 프레임 기간에 충전하였던 픽셀 데이터의 데이터 전압을 유지하는 저속 구동 영역의 픽셀이거나, 블랙 계조를 표시하는 비활성화 영역의 픽셀이다.
시프트 클럭(CLK1~CLK4)은 클럭 입력 노드(32)를 통해 신호 전단부들[ST(i-1)~ST(i+2)]에 입력된다. 제n-1 신호 전달부[ST(n-1)]에 제1 시프트 클럭(CLK1)이 입력되고, 제n 신호 전달부[ST(n)]에 제2 시프트 클럭(CLK2)이 입력될 수 있다. 제n+1 신호 전달부[ST(n+1)]에 제3 시프트 클럭(CLK3)이 입력되고, 제n+2 신호 전달부[ST(n+2)]에 제4 시프트 클럭(CLK4)이 입력될 수 있다. 순방향 모드에서 시프트 클럭은 도 6a에 도시된 바와 같이 CLK1, CLK2, CLK3, CLK4의 순서로 위상이 시프트될 수 있다. 역방향 모드에서 시프트 클럭은 도 6b에 도시된 바와 같이 CLK4, CLK3 CLK2, CLK1의 순서로 위상이 시프트될 수 있다.
신호 전달부들[ST(i-1)~ST(i+2)] 각각은 출력 노드(33)를 통해 게이트 펄스[SRO(i-1))~SRO(i+2)]를 출력한다. 신호 전달부들[ST(i-1)~ST(i+2)] 각각에 제1 제어 노드(Q)의 전압이 프리 차징되어야만 출력 노드(33)를 통해 게이트 온 전압(VGL)이 출력될 수 있다.
게이트 구동부로부터 게이트 펄스가 순차적으로 출력되는 구동 프레임 기간 동안, 시프트 레지스터는 스타트 펄스(VST) 또는 이전 신호 전달부로부터 수신된 캐리 신호(CAR~CAR4)를 입력 받고 시프트 클럭(CLK1~CLK4)의 라이징 에지에 동기하여 게이트 펄스[SRO(i-1))~SRO(i+2)]를 출력하고, 시프트 클럭의 라이징 에지에 동기하여 게이트 펄스[SRO(i-1))~SRO(i+2)]를 시프트한다.
시프트 레지스터의 신호 전달부들 각각은 도 3a와 같은 패스 게이트(pass-gate) 회로 또는 도 3b와 같은 에지 트리거(Edge trigger) 회로로 구현될 수 있다.
패스 게이트 회로에서, 제1 제어 노드(Q)의 전압에 따라 온/오프되는 풀업 트랜지스터(Tup)에 클럭(CLK)이 입력된다. 이에 비하여, 에지 트리거 회로의 풀업 트랜지스터(Tup)에 게이트 온 전압(VGL)이 공급되고 스타트 펄스(VST)와 시프트 클럭(CLK1~CLK4)이 입력된다. 풀다운 트랜지스터(Tdn)는 제2 제어 노드(QB)의 전압에 따라 턴온/오프(turn-on/off)된다. 패스 게이트 회로에서,
제1 제어 노드(Q)는 스타트 신호에 따라 프리 차징(pre-charging)된 상태에서 플로팅(floating)된다. 제1 제어 노드(Q)가 플로팅된 상태에서 클럭(CLK)이 풀업 트랜지스터(Tup)에 인가될 때, 부트스트래핑(bootstrapping)에 의해 도 4에 도시된 바와 같이 제1 제어 노드(Q) 전압이 게이트 온 전압(VGL) 보다 큰 전압(2VGL)으로 부스트(boost)하여 출력 신호[SRO(i)]의 전압이 게이트 온 전압(VGL)으로 변한다.
에지 트리거 회로는 클럭(CLK)의 에지에 동기되어 스타트 신호의 전압으로 출력 신호[SRO(i)]의 전압이 변하기 때문에 스타트 신호의 위상과 동일한 파형으로 출력 신호[SRO(i)]를 생성한다. 스타트 신호 파형을 변경하면, 그에 따라 출력 신호의 파형도 변경된다. 에지 트리거 회로에서 입력 신호는 출력 신호와 오버랩(overlap)될 수 있다.
도 5는 양방향 시프트 레지스터를 보여 주는 도면이다. 도 6a는 게이트 펄스의 순방향 시프트를 보여 주는 파형도이다. 도 6b는 게이트 펄스의 역방향 시프트를 보여 주는 파형도이다.
도 5 내지 도 7을 참조하면, 게이트 구동부는 양방향 시프트 레지스터를 이용하여 게이트 펄스를 순방향 또는 역방향으로 시프트할 수 있다. 타이밍 콘트롤러는 게이트 구동부의 순방향 모드와 역방향 모드를 지시한다.
순방향 모드에서, 스타트 펄스(VST_F)는 제1 신호 전달부(ST1)에 입력되고, 시프트 클럭(CLK1~CLK4)의 위상이 CLK1 부터 CLK4의 순서로 시프트된다. 이 때, 양방향 시프트 레지스터로부터 출력되는 게이트 펄스(SRO1~SROn)는 SRO1, SRO2,… SRO(n-10), SROn의 순서로 순차적으로 시프트된다.
역방향 모드에서, 스타트 펄스(VST_R)는 제n 신호 전달부(STn)에 입력되고, 시프트 클럭(CLK1~CLK4)의 위상이 CLK4 부터 CLK1의 순서로 시프트된다. 이 때, 도 양방향 시프트 레지스터로부터 출력되는 게이트 펄스(SRO1~SROn)는 SROn, SRO(n-1), … SRO2, SRO1의 순서로 순차적으로 시프트된다.
유기 발광 표시장치(OLED Display)의 게이트 구동부는 도 7에 도시된 바와 같이 제1 및 제2 시프트 레지스터(SR1, SR2)를 포함할 수 있다.
도 7을 참조하면, 게이트 구동부는 스캔 펄스를 순차적으로 출력하는 스캔 구동부(SR1)와, EM 펄스를 순차적으로 출력하는 EM 구동부(SR2)를 포함한다.
스캔 구동부(SR1)는 스타트 펄스(GVST)와 시프트 클럭(GCLK)을 입력 받는 시프트 레지스터를 이용하여 스캔 펄스(SCAN1~SCANn)를 순차적으로 출력할 수 있다. 스캔 펄스(SCAN1~SCANn)는 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에 스윙한다. 스캔 구동부(SR1)의 신호 전달부들 각각에서 제1 제어 노드(Q)가 게이트 온 전압(VGL)으로 충전되어야만 게이트 온 전압(VGL)을 출력할 수 있다.
EM 구동부(SR2)는 스타트 펄스(EVST)와 시프트 클럭(ECLK)을 입력 받는 제2 시프트 레지스터를 이용하여 EM 펄스(EM1~EMn)를 순차적으로 출력할 수 있다. EM 펄스(SCAN1~EMn)는 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에 스윙한다. EM 구동부(SR2)의 신호 전달부들 각각에서 제1 제어 노드(Q)가 게이트 온 전압(VGL)으로 충전되어야만 게이트 온 전압(VGL)을 출력할 수 있다.
스캔 구동부(SR1)와 EM 구동부(SR2) 각각의 시프트 레지스터는 양방향 시프트 레지스터로 구현될 수 있다.
본 발명의 표시장치는 복수의 어플리케이션의 영상이나 복수의 컨텐츠 영상을 화면 상에 동시에 표시할 수 있다.
도 8은 본 발명의 표시장치가 차량의 인포테인먼트 시스템 Infotainment system)에 적용된 예를 보여 주는 도면이다. 도 9는 도 8에서 화면의 영역별 프레임 주파수를 보여 주는 파형도이다.
도 8 및 도 9를 참조하면, 본 발명의 표시장치는 차량의 인포테인먼트(시스템에 적용된 예에서, 화면 상에 사이드 미러 영상, 네비게이션 영상, 날씨 정보와 같은 부가 서비스 정보 등이 동시에 표시될 수 있다. 사이드 미러 영상은 주행 안정성을 확보하기 위하여 높은 프레임 주파수로 고속 구동으로 재현되어야 한다. 이에 비하여, 날씨 정보는 업데이트 주기가 길기 때문에 저속 구동으로 재현될 수 있고 저속 구동 방법으로 소비 전력을 줄일 수 있다.
화면은 제1 영상(사이드 미러 영상)이 표시되는 A 영역, 제2 영상(네비게이션 영상)이 표시되는 B 영역, 및 제3 영상(날씨 정보)가 표시되는 C 영역으로 분할 구동될 수 있다. A 영역의 픽셀들은 90Hz의 프레임 주파수로 영상이 업데이트되는 고속 구동 영역이다. B 영역의 픽셀들은 60Hz의 기준 프레임 주파수로 영상이 업데이트되는 정상 구동 영역이다. C 영역의 픽셀들은 30Hz의 프레임 주파수로 영상이 업데이트되는 저속 구동 영역이다. 도 9에서, FR1~FR90은 프레임 번호이다. A1~A90는 90Hz의 프레임 주파수로 구동되는 A 영역의 제1 내지 제90 프레임을 나타낸다. B1~B60은 60Hz의 프레임 주파수로 구동되는 B 영역의 제1 내지 제60 프레임을 나타낸다. C1~C30은 30Hz의 프레임 주파수로 구동되는 C 영역의 제1 내지 제30 프레임을 나타낸다.
롤러블 디스플레이(rollable display), 폴더블 디스플레이(foldable display), 벤더블(bendable) 디스플레이, 슬라이더블 디스플레이(slidable display) 등의 플렉시블 디스플레이는 화면이 확장될 때 도 화면 상에 복수의 어플리케이션의 영상이나 복수의 컨텐츠 영상이 동시에 분할 표시될 수 있다.
도 10은 본 발명의 표시장치가 화면이 확장 가능한 플렉시블 디스플레이에 적용된 예를 보여 주는 도면이다. 도 11은 도 10에서 화면의 영역별 프레임 주파수를 보여 주는 파형도이다.
도 10 및 도 11을 참조하면, 플렉시블 디스플레이 화면은 영역별로 분할 구동되어 둘 이상의 영상을 동시에 표시할 수 있다. 도 10의 예에서, 화면은 저속 구동되어 제1 영상(날씨 정보)가 표시되는 A 영역, 고속 구동되어 제2 영상(영화)이 표시되는 B 영역, 및 기준 프레임 주파수로 정상 구동되어 제3 영상(네비게이션 영상)이 표시되는 C 영역으로 나뉘어 구동될 수 있다. A 영역의 픽셀들은 30Hz의 프레임 주파수로 구동될 수 있다. B 영역의 픽셀들은 90Hz의 프레임 주파수로 구동될 수 있다. C 영역의 픽셀들은 60Hz의 프레임 주파수로 구동될 수 있다. 도 11에서, 상단의 타이밍도는 A, B 및 C 영역이 60Hz의 프레임 주파수로 구동되는 예이다. 하단의 타이밍되는 A 영역의 프레임 주파수가 30Hz, B 영역의 프레임 주파수가 90Hz, C 영역의 프레임 주파수가 60Hz인 예이다.
화면 상의 분할 영역들은 입력 영상의 컨텐츠 또는 어플리케이션에 따라 프레임 주파수가 가변될 수 있다. 타이밍 콘트롤러는 입력 영상의 프레임 주파수를 카운트하여 영역별 프레임 주파수로 데이터 구동부와 게이트 구동부를 동기시켜 픽셀들의 구동 주파수를 영역별로 독립적으로 제어할 수 있다.
도 12는 1 프레임 기간의 액티브 기간과 버티컬 블랭크 기간을 상세히 보여 주는 도면이다.
도 12를 참조하면, 1 프레임 기간(1 Frame)은 입력 영상의 픽셀 데이터가 입력되는 액티브 기간(Active interval, AT)과, 픽셀 데이터가 없는 버티컬 블랭크 기간(VB)으로 나뉘어진다.
액티브 기간(AT) 동안 화면(A, B, C)의 픽셀들에 기입될 1 프레임 분량의 픽셀 데이터가 데이터 구동부에 수신되어 픽셀들(P)에 기입된다. 프레임 주파수가 높아지면 1 프레임 기간의 액티브 기간(AT)이 감소하는 반면, 프레임 주파수가 낮아지면 1 프레임 기간의 액티브 기간(AT)이 증가한다.
버티컬 블랭크 기간(VB)은 제N-1(N은 자연수) 프레임 기간의 액티브 기간(AT)과 제N 프레임 기간의 액티브 기간(AT) 사이에서 픽셀 데이터가 타이밍 콘트롤러에 수신되지 않는 블랭크 기간이다. 버티컬 블랭크 기간(VB)은 버티컬 싱크 시간(Vertical sync time, VS), 버티컬 프론트 포치(Vertical Front Porch, FP), 및 버티컬 백 포치(Vertical Back Porch, BP)를 포함할 수 있다.
버티컬 블랭크 기간(VB)은 제N-1 프레임 기간에 수신되는 데이터 인에이블 신호(DE)에서 마지막 펄스의 폴링 에지(falling edge)부터 제N 프레임 기간에 수신되는 데이터 인에이블 신호(DE)에서 제1 펄스의 라이징 에지(rising edge) 사이의 시간이다. 제N 프레임 기간의 시작 시점은 데이터 인에이블 신호(DE)의 제1 펄스의 라이징 타이밍이다.
수직 동기신호(Vsync)는 1 프레임 기간과 프레임 주파수를 정의한다. 수평 동기신호(Hsync)는 1 수평 기간(Horizontal time)을 정의한다. 데이터 인에이블 신호(DE)는 화면에 표시될 픽셀 데이터를 포함한 유효 데이터의 기입 기간을 정의한다. 호스트 시스템은 화면의 영역별 프레임 주파수에 따라 수직 동기신호(Vsync)를 변경할 수 있다.
데이터 인에이블 신호(DE)의 펄스는 표시패널의 픽셀들에 기입될 픽셀 데이터와 동기된다. 데이터 인에이블 신호(DE)의 1 펄스 주기는 1 수평 기간(1H)이다.
도 13은 본 발명의 실시예에 따른 표시장치의 구동 방법을 보여 주는 흐름도이다.
도 13을 참조하면, 타이밍 콘트롤러는 호스트 시스템으로부터 입력 영상의 픽셀 데이터와, 픽셀 데이터에 동기되는 타이밍 신호(Vsync, Hsync, DE)를 수신 받는다(S01). 타이밍 콘트롤러는 데이터 인에이블 신호(DE)를 카운트하여 수직 동기신호(Vsync)와 수평 동기신호(Hsync)를 생성할 수 있다. 이 경우, 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 타이밍 콘트롤러에 수신되지 않을 수 있다.
타이밍 콘트롤러는 수직 동기신호(Vsync)를 카운트하여 입력 영상의 프레임 주파수를 판단하고 입력 영상을 화면의 영역별로 분리하여 데이터 구동부로 전송한다(S02 및 S03). 타이밍 콘트롤러는 데이터 구동부와 게이트 구동부를 제어하기 위한 타이밍 신호를 발생한다. 게이트 구동부의 타이밍 신호는 스타트 펄스(VST)와 시프트 클럭(CLK1~CLK4)을 포함할 수 있다. 스타트 펄스(VST)는 1 프레임 기간 동안 프레임 기간의 초기에 1회 발생되어 수직 동기신호(Vsync)의 주파수와 실질적으로 동일하게 발생할 수 있다. 수직 동기신호(Vsync)와 스타트 펄스(VST)의 주파수는 프레임 주파수와 같다. 수직 동기신호(Vsync)와 스타트 펄스(VST)의 1 주기는 1 프레임 기간과 같다. 화면의 영역별로 프레임 주파수가 가변될 때, 수직 동기신호(Vsync)와 스타트 펄스(VST)의 주파수가 변경된다.
타이밍 콘트롤러는 데이터 구동부와 게이트 구동부의 구동 타이밍을 동기시키고, 화면의 영역별 프레임 주파수에 따라 데이터 구동부와 게이트 구동부의 구동 주파수를 가변한다. 데이터 구동부와 게이트 구동부는 타이밍 콘트롤러의 제어 하여 화면의 영역별로 픽셀 데이터를 기입한다.
게이트 구동부는 타이밍 콘트롤러의 제어 하에 고속 구동 영역에서 구동될 때 기준 프레임 주파수 보다 높은 프레임 주파수로 구동되고(S04 및 S05), 저속 구동 영역에서 구동될 때 기준 프레임 주파수 보다 낮은 프레임 주파수로 구동된다(S06 및 SO7). 게이트 구동부는 타이밍 콘트롤러의 제어 하에 정상 구동 영역에서 구동될 때 기준 프레임 주파수로 구동된다(S08).
도 14a 및 도 14b는 본 발명의 실시예에 따른 게이트 제어부를 보여 주는 블록도이다. 도 14a는 게이트 구동부의 순방향 모드에서 캐리 신호의 전달 방향을 보여 준다. 도 14b는 게이트 구동부의 역방향 모드에서 캐리 신호의 전달 방향을 보여 준다.
도 14a 및 도 14b를 참조하면, 게이트 구동부는 게이트 제어부(140)와, 시프트 레지스터(150)를 포함한다.
시프트 레지스터(150)는 게이트 제어부(140)와 게이트 라인들 사이에 연결된 다수의 신호 전달부들(ST1~STn)을 포함할 수 있다. 신호 전달부들(ST1~STn) 각각은 게이트 제어부(140)로부터 스타트 펄스(VST), 캐리 신호(CAR), 게이트 오프 전압(VGH)를 입력 받는 스타트 신호 입력 노드, 클럭 신호가 입력되는 클럭 입력 노드, 및 게이트 펄스(SRO1~SROn)가 출력되는 출력 노드를 포함한다.
게이트 제어부(140)는 신호 전달부들(ST1~STn) 각각의 스타트 신호 입력 노드(31)와, 출력 노드(33)에 연결된다. 게이트 제어부(140)는 화면의 분할 영역들 각각에서 제1 게이트 펄스를 출력하는 스테이지의 스타트 신호 입력 노드(31)에 스타트 펄스(VST)를 공급한다. 게이트 제어부(140)는 화면의 분할 영역들 각각에서 제1 게이트 펄스 이후에 출력되는 게이트 펄스를 출력하는 스테이지의 스타트 신호 입력 노드(31)에 캐리 신호(CAR)를 공급한다. 게이트 제어부(140)는 분할 영역들 각각에서 게이트 펄스가 출력되지 않는 스테이지의 스타트 신호 입력 노드(31)에 게이트 오프 전압(VGH)을 공급한다.
신호 전달부들(ST1~STn)은 분리된 출력 노드들을 통해 게이트 펄스를 제1 출력 노드를 통해 출력하고, 캐리 신호를 제2 출력 노드를 통해 이 경우, 게이트 제어부(140)는 캐리 신호가 출력되는 제2 출력 노드로부터 캐리 신호(CAR)를 입력 받는다.
도 15 내지 도 17은 게이트 제어부(140)를 상세히 보여 주는 도면들이다.
도 15 내지 도 17을 참조하면, 게이트 제어부(140)는 스타트 라인 선택부(141)와, 스위치 제어신호 발생부(142), 및 복수의 스타트 신호 선택부(1401~1402)를 포함한다.
스타트 라인 선택부(141)는 선택 신호가 입력되는 제어 노드, 스타트 펄스(VST)가 입력되는 입력 노드, 및 상기 스타트 펄스(VST)가 출력되는 다수의 출력 노드를 포함한다. 스타트 라인 선택부(141)는 선택 신호의 논리값에 따라 선택된 하나의 이상의 출력 노드를 통해 스타트 펄스(VST)를 출력한다. 스타트 라인 선택부(141)로부터 출력된 스타트 펄스(VST)는 스타트 신호 전택부들을 통해 선택된 하나 이상의 신호 전달부(ST1~STn)에 공급된다. 선택 신호는 표시장치의 타이밍 콘트롤러 또는 호스트 시스템으로부터 발생되어 스타트 라인 선택부(141)에 입력될 수 있다. 스타트 펄스는 타이밍 콘트롤러로부터 발생되어 레벨 시프터(level shifter)를 통해 스타트 라인 선택부(141)에 입력될 수 있다.
한 프레임 기간에 화면의 분할 영역들 중 하나의 활성화 영역이 구동될 때, 스타트 라인 선택부(141)는 그 활성화 영역에서 제1 게이트 펄스를 출력하는 제1 신호 전달부의 스타트 신호 입력 노드(31)에 스타트 펄스(VST)를 인가할 수 있다. 두 개 이상의의 활성화 영역이 동시에 구동될 때, 스타트 라인 선택부(141)는 그 활성화 영역들 각각의 제1 스테이지의 스타트 신호 입력 노드(31)에 동시에 스타트 펄스(VST)를 인가할 수 있다.
스위치 제어신호 발생부(142)는 스타트 신호 선택부들(1401, 1402)을 제어하기 위한 제1 내지 제3 제어신호들(SW1, SW2, SW3)을 발생한다. 제1 제어신호(SW1)는 이전 게이트 펄스에 이어서 게이트 펄스를 출력하는 시프트 레지스터의 시프트 타이밍을 제어한다. 제1 제어신호(SW1)의 펄스는 캐리 신호(CAR)에 동기된다. 제2 제어신호(SW2)의 펄스는 게이트 펄스(SR01~SROn)의 시프트를 멈추는 시프트 레지스터의 시프트 엔드 타이밍(shift end timing)과 활성화 영역의 엔드 라인(end line)을 제어한다. 제3 제어신호(SW3)의 펄스는 스타트 라인 선택부(141)로부터 출력되는 스타트 펄스(VST)에 동기되어 활성화 영역 각각에서 제1 게이트 펄스가 출력되는 제1 신호 전달부를 지시하여 시프트 레지스터의 스타트 타이밍(start timing)과 활성화 영역의 스타트 라인을 제어한다. 제1 내지 제3 제어신호들(SW1, SW2, SW3) 각각은 게이트 온 전압(VGL)의 펄스로 발생된다.
제1 제어신호(SW1)는 제1 제어신호 라인(41)을 통해 스타트 신호 선택부들(1401~1402)에 공통으로 인가된다. 제2 제어신호(SW2)는 제2 제어신호 라인(42)을 통해 스타트 신호 선택부들(1401~1402)에 공통으로 인가된다. 제3 제어신호(SW3)는 제3 제어신호 라인(43)을 통해 스타트 신호 선택부들(1401~1402)에 공통으로 인가된다. 제어신호들(SW1, SW2, SW3) 각각이 하나의 배선을 통해 모든 스타트 신호 선택부들(1401~1402)에 입력되기 때문에 표시패널 상에서 제어신호 배선이 점유하는 비표시 영역의 증가가 거의 없다.
활성화 영역의 스타트 라인은 활성화 영역의 픽셀 라인들 중에서 제1 게이트 펄스에 의해 픽셀 데이터가 기입되는 제1 픽셀 라인이다. 활성화 영역의 엔드 라인은 마지막 게이트 펄스가 인가되는 마지막 픽셀 라인이다.
스타트 신호 선택부들(1401~1402)은 시프트 레지스터의 신호 전달부들(ST1~STn) 각각에 대응한다. 스타트 신호 선택부들(1401~1402) 각각은 스타트 라인 선택부(141)와 스위치 제어신호 발생부(142)에 공통으로 연결되고, 대응하는 하나의 신호 전달부에 연결된다. 예를 들어, 제1 스타트 신호 선택부(1401)는 스타트 라인 선택부(141)와 스위치 제어신호 발생부(142)에 연결되고, 제1 신호 전달부(ST1)의 스타트 신호 입력 노드(31) 및 출력 노드(33)에 연결된다. 제2 스타트 신호 선택부(1402)는 스타트 라인 선택부(141)와 스위치 제어신호 발생부(142)에 연결되고, 제2 신호 전달부(ST2)의 스타트 신호 입력 노드(31) 및 출력 노드(33)에 연결된다. 제n 스타트 신호 선택부(140n)는 스타트 라인 선택부(141)와 스위치 제어신호 발생부(142)에 연결되고, 제n 신호 전달부(STn)의 스타트 신호 입력 노드(31) 및 출력 노드(33)에 연결된다.
스타트 신호 선택부들(1401~1402) 각각은 제1 제어신호(SW1)의 펄스에 응답하여 캐리 신호(CAR)를 출력하고, 제2 제어신호(SW2)의 펄스에 응답하여 게이트 오프 전압(VGH)을 출력한다. 그리고 스타트 신호 선택부들(1401~1402) 각각은 제3 제어신호(SW3)의 펄스에 응답하여 스타트 펄스(VST)를 출력한다. 스타트 신호 선택부들(1401~1402) 각각은 출력 노드는 대응하는 신호 전달부의 스타트 신호 입력 노드(31)에 입력된다. 따라서, 스타트 신호 선택부들(1401~1402)로부터 출력된 스타트 펄스(VST), 캐리 신호(CAR), 및 게이트 오프 전압(VGH)은 시프트 레지스터(150)에서 대응하는 하나의 신호 전달부의 스타트 신호 입력 노드(31)에 인가된다.
예를 들어, 제1 스타트 신호 선택부(1401)는 스위치 제어신호 발생부(142)의 제어 하에 스타트 펄스(VST), 캐리 신호(CAR), 및 게이트 오프 전압(VGH) 중 선택된 어느 하나를 제1 신호 전달부(ST1)의 스타트 신호 입력 노드(31)에 인가한다. 제2 스타트 신호 선택부(1402)는 스위치 제어신호 발생부(142)의 제어 하에 스타트 펄스(VST), 캐리 신호(CAR), 및 게이트 오프 전압(VGH) 중 선택된 어느 하나를 제2 신호 전달부(ST2)의 스타트 신호 입력 노드(31)에 인가한다.
제n-1 스타트 신호 선택부[1401(n-1)]는 스위치 제어신호 발생부(142)의 제어 하에 스타트 펄스(VST), 캐리 신호(CAR), 및 게이트 오프 전압(VGH) 중 선택된 어느 하나를 제n-1 신호 전달부[ST(n-1)]의 스타트 신호 입력 노드(31)에 인가한다. 제n 스타트 신호 선택부(140n)는 스위치 제어신호 발생부(142)의 제어 하에, 스타트 펄스(VST), 캐리 신호(CAR), 및 게이트 오프 전압(VGH) 중 선택된 어느 하나를 제n 신호 전달부(STn)의 스타트 신호 입력 노드(31)에 인가한다.
시프트 레지스터(150)의 신호 전달부들(ST1~STn) 각각은 스타트 펄스(VST)의 게이트 온 전압(VGL)으로 제1 제어 노드(Q)가 충전될 때 게이트 펄스를 출력할 수 있다. 신호 전달부들(ST1~STn) 각각은 캐리 신호(CAR)의 게이트 온 전압(VGL)으로 제1 제어 노드(Q)가 충전될 때 게이트 펄스를 출력하여 게이트 펄스를 시프트할 수 있다. 신호 전달부들(ST1~STn) 각각은 게이트 오프 전압(VGH)이 입력될 때 제1 제어 노드(Q)가 게이트 온 전압(VGL)으로 충전되지 않기 때문에 게이트 오프 전압(VGH)을 출력하여 게이트 펄스의 시프트를 멈춘다. 신호 전달부(ST1~STn)의 스타트 신호 입력 노드(31)에 커패시터(C)가 연결될 수 있다.
스타트 라인 선택부(141)는 도 16 및 도 17에 도시된 바와 같이 디멀티플렉서(demultiplexer, DEMUX)(160)를 포함할 수 있다. 디멀티플렉서(160)는 스타트 펄스(VST)를 입력 받고, 선택 신호(SEL)의 논리값이 지시하는 출력 노드를 통해 스타트 펄스(VST)를 출력한다. 따라서, 스타트 라인 선택부(141)는 시프트 레지스터의 신호 전달부들(ST1~STn) 중 화면의 분할 영역들 중에서 제1 게이트 펄스를 출력하는 제1 신호 전달부에 스타트 펄스(VST)를 입력하여 분할 영역들의 스타트 위치를 정의한다.
선택 신호(SEL)는 호스트 시스템 또는 표시장치의 타이밍 콘트롤러에서 발생될 수 있다. 선택 신호(SEL)는 디지털 데이터로 발생되거나 아날로그 전압으로 발생될 수 있다. 선택 신호(SEL)가 아날로그 전압으로 발생되면, 도 17에 도시된 바와 같이 디멀티플렉서(160)의 제어 노드에 아날로그-디지털 변환기(Analog to Digital Converter, 이하 “ADC”라 함)(161)를 통해 선택 신호(SEL)가 디지털 데이터로 변환될 수 있다. 선택 신호(SEL)를 아날로그 전압으로 변환하면, 스타트 라인 선택부(141)에 연결된 선택 신호 배선 개수를 한 개로 줄일 수 있다.
스타트 라인 선택부(141)는 호스트 시스템 또는 타이밍 콘트롤러에 내장되거나 별도의 회로로 구성되어 PCB(Printed Circuit Board) 또는 FPC(Flexible Printed Circuit) 상에 실장될 수 있다. 스위치 제어신호 발생부(142)는 타이밍 콘트롤러에 내장될 수 있다.
스타트 신호 선택부들(1401~1402) 각각은 제1 내지 제3 스위치 소자들(M1, M2, M3)를 포함한다. 제1 스위치 소자(M1)는 제1 제어신호(SW1)의 전압 레벨에 따라 온/오프된다. 제2 스위치 소자(M2)는 제2 제어신호(SW2)의 전압 레벨에 따라 온/오프된다. 제3 스위치 소자(M3)는 제3 제어신호(SW3)의 전압 레벨에 따라 온/오프된다. 스위치 소자들(M1, M2, M3)은 표시패널 상에 형성되는 p 채널 트랜지스터로 구현될 수 있다. 스위치 소자들(M1, M2, M3)은 픽셀 회로의 트랜지스터들과, 시프트 레지스터(150)의 트랜지스터들과 함께 표시패널 상에 형성될 수 있다.
제1 스위치 소자(M1)는 제1 제어신호(SW1)의 게이트 온 전압(VGL)에 따라 턴온되어 이전 신호 전달부의 출력 노드로부터 입력된 캐리 신호(CAR)를 대응하는 제2 내지 제n 신호 전달부(ST2~STn)의 스타트 신호 입력 노드(31)에 인가한다. 제1 신호 전달부(ST1) 앞에 신호 전달부가 없기 때문에 제1 신호 전달부(ST1)에 연결된 제1 스위치 소자(M1)에는 캐리 신호(CAR) 대신에 스타트 펄스(VST)가 입력된다. 제2 내지 제n 신호 전달부들에 각각 연결된 제1 신호 전달부들(ST2~STn)에 연결된 제1 스위치 소자(M1)에는 이전 신호 전달부로부터의 캐리 신호(CAR)가 입력된다. 제1 스위치 소자(M1)는 화면의 분할 영역들 각각에서 캐리 신호를 다음 스테이지로 전달한다. 제1 스위치 소자(M1)가 턴오프될 때, 게이트 펄스가 더 이상 시프트되지 않는다. 제1 스위치 소자(M1)는 제1 제어신호(SW1)가 입력되는 제1 제어신호 라인(41)에 연결된 게이트, 캐리 신호(또는 스타트 펄스)가 입력되는 제1 전극, 및 대응하는 하나의 신호 전달부(ST1~STn)의 스타트 신호 입력 노드(31)에 연결된 제2 전극을 포함한다.
제2 스위치 소자(M2)는 제2 제어신호(SW2)의 게이트 온 전압(VGL)에 따라 턴온되어 게이트 오프 전압(VGH)을 신호 전달부들(ST1~STn)의 스타트 신호 입력 노드(31)에 인가한다. 제2 스위치 소자(M2)가 턴온될 때 신호 전달부(ST1~STn)의 제1 제어 노드(Q)가 충전되지 않기 때문에 해당 신호 전달부로부터 게이트 펄스가 출력되지 않는다. 반면에, 제2 스위치 소자(M2)가 턴오프될 때 스타트 펄스(VST) 또는 캐리 신호(CAR)가 해당 신호 전달부에 입력되어 게이트 펄스가 출력될 수 있다. 따라서, 제2 스위치 소자(M2)는 화면의 영역별로 엔드 라인의 위치를 정의한다. 제2 스위치 소자(M2)는 제2 제어신호(SW2)가 입력되는 제2 제어신호 라인(42)에 연결된 게이트, 게이트 하이 전압(VGH)이 입력되는 제1 전극, 및 대응하는 하나의 신호 전달부(ST1~STn)의 스타트 신호 입력 노드(31)에 연결된 제2 전극을 포함한다.
제3 제어신호(SW3)는 화면의 분할 영역들 각각에서 제1 게이트 펄스가 출력되는 제1 신호 전달부의 위치를 정의한다. 제2 제어신호(SW2)는 화면의 분할 영역들 각각에서 마지막 게이트 펄스가 출력되는 마지막 신호 전달부의 위치를 정의한다. 따라서, 제2 및 제3 제어신호들(SW2, SW3)은 분할 영역 각각의 스타트 위치와 엔드 위치, 그리고 분할 영역의 크기를 정의할 수 있다.
제3 스위치 소자(M3)는 제3 제어신호(SW3)의 게이트 온 전압(VGL)에 따라 턴온되어 스타트 라인 선택부(141)로부터의 스타트 펄스(VST)를 대응하는 신호 전달부(ST1~STn)의 스타트 신호 입력 노드(31)에 인가한다. 디멀티플렉서(160)의 선택 신호(SEL)와 제3 스위치 소자(M3)가 동기되기 때문에 디멀티플렉서(160)로부터 스타트 펄스(VST)가 출력됨과 동시에 제3 스위치 소자(M3)가 턴온되어 원하는 위치의 신호 전달부에 스타트 펄스(VST)가 공급된다. 제3 스위치 소자(M3)는 제3 제어신호(SW3)가 입력되는 제3 제어신호 라인(43)에 연결된 게이트, 스타트 라인 선택부(141)의 출력 노드에 연결된 제1 전극, 및 대응하는 하나의 신호 전달부(ST1~STn)의 스타트 신호 입력 노드(31)에 연결된 제2 전극을 포함한다.
제1 내지 제3 제어신호(SW1, SW2, SW3)는 게이트 구동부의 스타트, 시프트, 엔드 타이밍 각각에서 하나씩 게이트 온 전압(VGL)의 펄스로 발생된다. 다시 말하여, 제1 내지 제3 제어신호(SW1, SW2, SW3) 중 둘 이상이 동시게 게이트 온 전압(VGL)의 펄스로 발생되지 않는다. 따라서, 특정 시점에서 임의의 신호 전달부에 스타트 펄스(VST), 캐리 신호(CAR), 게이트 오프 전압(VGH) 중 어느 하나가 입력된다.
도 18a 내지 도 20b는 본 발명의 실시예에 따른 게이트 구동회로의 동작을 예시한 도면들이다.
도 18a 및 도 18b를 참조하면, 스타트 펄스(VST)가 발생되기 전의 t0 시점에 제2 제어신호(SW2)는 게이트 온 전압(VGL)의 펄스로 발생된다. 이 때, 제1 및 제3 제어신호(SW1, SW3)는 게이트 오프 전압(VGH)으로 발생된다. t0 시점에 신호 전달부들(ST1~ST4)은 신호 전달부들(ST1~ST4)의 스타트 신호 입력 노드(31)에 게이트 오프 전압(VGH)이 인가된다. 따라서, 신호 전달부들(ST1~ST4)의 제1 제어 노드(Q)는 t0 시점에 게이트 온 전압(VGL)으로 충전될 수 없기 때문에 신호 전달부들(ST1~ST4)의 출력 전압은 게이트 오프 전압(VGH)이다.
도 19a 및 도 19b를 참조하면, 스타트 펄스(VST)는 t1 시점에 디멀티플렉서(160)의 제2 출력 노드를 통해 출력되고, 이와 동기되어 제3 제어신호(SW3)가 게이트 온 전압(VGL)의 펄스로 발생된다. 이 때, 제1 및 제2 제어신호(SW1, SW2)는 게이트 오프 전압(VGH)으로 발생된다. t1 시점에 디멀티플렉서(16)로부터 출력된 스타트 펄스(VST)의 게이트 온 전압(VGL)이 제2 신호 전달부(ST2)의 스타트 신호 입력 노드(31)에 인가되어 제2 신호 전달부(ST2)의 제1 제어 노드(Q)가 충전된다. 따라서, 제2 신호 전달부(ST2)의 풀업 트랜지스터는 제1 제어 노드(Q)의 전압에 따라 턴온되어 제2 신호 전달부(ST2)는 게이트 펄스의 전압을 게이트 온 전압(VGL)으로 라이징(rising)시킨다. 제1, 제3 및 제4 신호 전달부들(ST1, ST3, ST4)은 t1 시점에 제1 제어 노드(Q)의 전압이 게이트 온 전압(VGL) 보다 낮기 때문에 그 출력 전압이 게이트 오프 전압(VGH)을 유지한다.
t2 시점에 제1 제어신호(SW1)가 게이트 온 전압(VGL)으로 반전된다. 이 때, 제3 제어신호(SW3)는 게이트 오프 전압(VGH)으로 반전되고 제2 제어신호(SW2)는 게이트 오프 전압(VGH)을 유지한다. T2 시점에 제2 신호 전달부(ST2)의 출력 노드(33)로부터의 캐리 신호(CAR)가 제1 스위치 소자(M1)를 통해 제3 신호 전달부(ST3)의 스타트 신호 입력 노드(31)에 인가되어 제3 신호 전달부(ST2)의 제1 제어 노드(Q)가 충전된다. 따라서, 제3 신호 전달부(ST3)의 풀업 트랜지스터는 제1 제어 노드(Q)의 전압에 따라 턴온되어 제3 신호 전달부(ST3)는 게이트 펄스의 전압을 게이트 온 전압(VGL)으로 라이징시킨다. t2 시점에 제2 신호 전달부(ST2)의 제1 제어 노드(Q)의 전압은 제1 스위치 소자(M1)를 통해 인가되는 게이트 오프 전압(VGL)으로 변하여 제2 신호 전달부(ST1)의 출력 전압은 게이트 오프 전압(VGH)으로 반전된다. 제1 및 제4 신호 전달부들(ST1, ST4)은 t2 시점에 제1 제어 노드(Q)의 전압이 게이트 온 전압(VGL) 보다 낮기 때문에 그 출력 전압이 게이트 오프 전압(VGH)을 유지한다.
도 20a 및 도 20b를 참조하면, 제2 제어신호(SW2)는 시프트 레지스터의 시프트 동작을 멈추기 위하여 t3 시점에 게이트 온 전압(VGL)의 펄스로 발생된다. 이 때, 제1 제어신호(SW1)는 게이트 오프 전압(VGH)으로 반전되어 제3 제어신호(SW3)는 게이트 오프 전압(VGH)을 유지한다. t3 시점에 제2 스위치 소자(M2)를 통해 제1 내지 제4 신호 전달부들(ST1~ST4)의 스타트 신호 입력 노드(31)에 게이트 오프 전압(VGH)이 인가되어 제2 신호 전달부(ST2)의 제1 제어 노드(Q)의 전압이 게이트 오프 전압(VGH)이다. 따라서, 신호 전달부(ST1~ST4)은 t3 시점에 게이트 오프 전압(VGH)을 출력한다.
도 18a 내지 도 20d의 예에서 활성화 영역은 제2 및 제3 신호 전달부들(ST1, ST3)의 출력 노드에 연결된 제2 및 제3 픽셀 라인을 포함한다.
도 8 및 도 9에 도시된 바와 같이 화면이 프레임 주파수가 다른 제1 내지 제3 영역(A, B, C)으로 분할 구동되어 서로 다른 컨텐츠의 영상이 표시될 수 있다. 제1 내지 제3 영역(A, B, C)이 프레임 주파수가 다른 활성화 영역으로 영상을 표시할 때, 제1 내지 제3 영역(A, B, C)의 구동 프레임은 도 21 내지 도 27과 같은 여섯 개일 수 있으나 이에 한정되지 않는다. 도 21 내지 제27에서, 제1 내지 제3 영역(A, B, C)의 구동 프레임을 제1 내지 제6 경우로 예시한 것이다. 각 영역들의 프레임 주파수에 따라 프레임 순서가 변경될 수 있다. 따라서, 프레임 순서가 도 21 내지 도 27에 한정되지 않는다는 것에 주의하여야 한다.
임의의 1 프레임 기간 동안, 도 21 및 도 22에 도시된 바와 같이 제1 영역(A)의 픽셀들에만 픽셀 데이터가 기입될 수 있다(Case 1). 제1 영역(A)이 제1 내지 제k(k는 2 이상의 양의 정수) 픽셀 라인을 포함한다고 가정한다. 이 프레임 기간 동안, 제1 영역(A)의 픽셀 라인들에 연결된 신호 전달부들을 통해 데이터 전압에 동기되는 게이트 온 전압(VGL)의 스캔 펄스가 순차적으로 발생되고, 제2 및 제3 영역(B, C)의 픽셀 라인들에 연결된 신호 전달부들은 게이트 오프 전압(VGH)을 출력한다. 이 프레임 기간의 초기에 제3 제어신호(SW3)가 게이트 온 전압(VGL)의 펄스에 응답하여 디멀티플렉서(160)와 제3 스위치 소자(M3)를 통해 스타트 펄스(VST)가 제1 픽셀 라인에 연결된 제1 신호 전달부(ST1)의 스타트 신호 입력 노드(31)에 입력되어 제1 신호 전달부로부터 제1 스캔 펄스가 발생된다. 제1 제어신호(SW1)는 제2 내지 제k 픽셀 라인들에 픽셀 데이터가 어드레싱(addressing)되는 동안 게이트 온 전압(VGL)의 펄스로 발생되어 제2 내지 제k 신호 전달부들의 스타트 신호 입력 노드(31)에 캐리 신호(CAR)가 순차적으로 입력되고, 그 결과 제1 영역(A)에서 스캔 펄스가 시프트된다. 이 프레임 기간 동안, 제2 내지 제k 신호 전달부들로부터 데이터 전압에 동기되는 스캔 펄스가 순차적으로 출력된다. 제1 영역(A)의 엔드 라인에서 스캔 펄스의 시프트를 멈추기 위하여, 제k 신호 전달부로부터 스캔 펄스가 발생된 직후에 제2 제어신호(SW2)의 펄스가 발생된다. 따라서, 도 22에 도시된 바와 같이 제1 영역(A)의 제1 내지 제k 픽셀 라인들에 제1 영상의 픽셀 데이터가 순차적으로 기입되어 제1 영상이 표시되고, 제2 및 제3 영역들(B, C)은 블랙 컬러를 표시하거나 이전 영상을 유지한다. 제2 제어신호(SW2)에 응답하여 게이트 오프 전압(VGH)이 제2 및 제3 영역(B, C)의 픽셀 라인들에 연결된 신호 전달부들의 스타트 신호 입력 노드(31)에 동시에 입력된다.
임의의 1 프레임 기간 동안, 도 21 및 도 23에 도시된 바와 같이 제2 영역(B)의 픽셀들에만 픽셀 데이터가 기입될 수 있다(Case 2). 제2 영역(B)이 제k+1 내지 제2k 픽셀 라인을 포함한다고 가정한다. 이 프레임 기간 동안, 제2 영역(B)의 픽셀 라인들에 연결된 신호 전달부들을 통해 데이터 전압에 동기되는 게이트 온 전압(VGL)의 스캔 펄스가 순차적으로 발생되고, 제1 및 제3 영역(A, C)의 픽셀 라인들에 연결된 신호 전달부들은 게이트 오프 전압(VGH)을 출력한다. 이 프레임 기간의 초기에 제3 제어신호(SW3)의 펄스에 응답하여 스타트 펄스(VST)가 디멀티플렉서(160)와 제3 스위치 소자(M3)를 통해 제k+1 픽셀 라인에 연결된 제k+1 신호 전달부(STk+1)에 입력되어 제1 스캔 펄스가 발생된다. 제1 제어신호(SW1)는 제k+2 내지 제2k 픽셀 라인들에 픽셀 데이터가 어드레싱되는 동안 게이트 온 전압(VGL)의 펄스로 발생되어 제k+2 내지 제2k 신호 전달부들의 스타트 신호 입력 노드(31)에 캐리 신호(CAR)가 순차적으로 입력되고, 그 결과 제2 영역(B)에서 스캔 펄스가 시프트된다. 이 프레임 기간 동안, 제k+2 내지 제2k 신호 전달부들로부터 데이터 전압에 동기되는 스캔 펄스가 순차적으로 출력된다. 제2 영역(B)의 엔드 라인에서 스캔 펄스의 시프트를 멈추기 위하여, 제2k 신호 전달부로부터 스캔 펄스가 발생된 직후에 제2 제어신호(SW2)의 펄스가 발생된다. 따라서, 도 23에 도시된 바와 같이 제2 영역(B)의 제k+1 내지 제2k 픽셀 라인들에 제2 영상의 픽셀 데이터가 순차적으로 기입되어 제2 영상이 표시되고, 제1 및 제3 영역들(A, C)은 블랙 컬러를 표시하거나 이전 영상을 유지한다. 제2 제어신호(SW2)에 응답하여 게이트 오프 전압(VGH)이 제1 및 제3 영역(A, C)의 픽셀 라인들에 연결된 신호 전달부들의 스타트 신호 입력 노드(31)에 동시에 입력된다.
임의의 1 프레임 기간 동안, 도 21 및 도 24에 도시된 바와 같이 제3 영역(C)의 픽셀들에만 픽셀 데이터가 기입될 수 있다(Case 3). 제3 영역(C)이 제2k+1 내지 제3k 픽셀 라인을 포함한다고 가정한다. 이 프레임 기간 동안, 제3 영역(C)의 픽셀 라인들에 연결된 신호 전달부들을 통해 데이터 전압에 동기되는 게이트 온 전압(VGL)의 스캔 펄스가 순차적으로 발생되고, 제1 및 제2 영역(A, B)의 픽셀 라인들에 연결된 신호 전달부들은 게이트 오프 전압(VGH)을 출력한다. 이 프레임 기간의 초기에 제3 제어신호(SW3)의 펄스에 응답하여 디멀티플렉서(160)와 제3 스위치 소자(M3)를 통해 스타트 펄스(VST)가 제2k+1 픽셀 라인(ST2k+1)에 연결된 제2k+1 신호 전달부에 입력되어 제1 스캔 펄스가 발생된다. 제1 제어신호(SW1)의 펄스가 제2k+2 내지 제3k 픽셀 라인들에 픽셀 데이터가 어드레싱되는 동안 발생되어 제2k+2 내지 제3k 신호 전달부들에 캐리 신호(CAR)가 순차적으로 입력되고, 그 결과 제3 영역(C)에서 스캔 펄스가 시프트된다. 이 프레임 기간 동안, 제2k+2 내지 제3k 신호 전달부들로부터 데이터 전압에 동기되는 스캔 펄스가 순차적으로 출력된다. 제3 영역(C)의 엔드 라인에서 스캔 펄스의 시프트를 멈추기 위하여, 제3k 신호 전달부로부터 스캔 펄스가 발생된 직후에 제2 제어신호(SW2)의 펄스가 발생된다. 따라서, 도 24에 도시된 바와 같이 제3 영역(C)의 제2k+1 내지 제3k 픽셀 라인들에 제2 영상의 픽셀 데이터가 순차적으로 기입되어 제3 영상이 표시되고, 제1 및 제2 영역들(A, B)은 블랙 컬러를 표시하거나 이전 영상을 유지한다. 제2 제어신호(SW2)에 응답하여 게이트 오프 전압(VGH)이 제1 및 제2 영역(A, B)의 픽셀 라인들에 연결된 신호 전달부들의 스타트 신호 입력 노드(31)에 동시에 입력된다.
임의의 1 프레임 기간 동안, 도 21 및 도 25에 도시된 바와 같이 제1 및 제2 영역(A, B)의 픽셀들에만 픽셀 데이터가 기입될 수 있다(Case 4). 이 프레임 기간 동안, 제1 및 제2 영역(A, B)의 픽셀 라인들에 연결된 신호 전달부들을 통해 데이터 전압에 동기되는 게이트 온 전압(VGL)의 스캔 펄스가 순차적으로 발생되고, 제3 영역(C)의 픽셀 라인들에 연결된 신호 전달부들은 게이트 오프 전압(VGH)을 출력한다. 이 프레임 기간의 초기에 도 25에 도시된 바와 같이 제3 제어신호(SW3)의 펄스에 응답하여 디멀티플렉서(160)와 제3 스위치 소자(M3)를 통해 스타트 펄스(VST)가 제1 신호 전달부(ST1)에 입력되어 제1 영역(A)에서 제1 스캔 펄스가 발생된다. 제1 제어신호(SW1)의 펄스가 제2 내지 제2k 픽셀 라인들에 픽셀 데이터가 어드레싱되는 동안 발생되어 제2 내지 제2k 신호 전달부들에 캐리 신호(CAR)가 순차적으로 입력되고, 그 결과 제1 및 제2 영역(A, B)에서 스캔 펄스가 시프트된다. 이 프레임 기간 동안, 제2 내지 제2k 신호 전달부들로부터 데이터 전압에 동기되는 스캔 펄스가 순차적으로 출력된다. 제2 영역(B)의 엔드 라인에서 스캔 펄스의 시프트를 멈추기 위하여, 제2k 신호 전달부로부터 스캔 펄스가 발생된 직후에 제2 제어신호(SW2)의 펄스가 발생된다. 따라서, 도 25에 도시된 바와 같이 제1 및 제2 영역(A, B)의 제1 내지 제2k 픽셀 라인들에 제1 및 제2 영상의 픽셀 데이터가 순차적으로 기입되어 제1 및 제2 영상이 표시되고, 제3 영역(C)은 블랙 컬러를 표시하거나 이전 영상을 유지한다. 제2 제어신호(SW2)에 응답하여 게이트 오프 전압(VGH)이 제3 영역(C)의 픽셀 라인들에 연결된 신호 전달부들의 스타트 신호 입력 노드(31)에 동시에 입력된다.
임의의 1 프레임 기간 동안, 도 21 및 도 26에 도시된 바와 같이 제2 및 제3 영역(B, C)의 픽셀들에만 픽셀 데이터가 기입될 수 있다(Case 5). 이 프레임 기간 동안, 제2 및 제3 영역(B, C)의 픽셀 라인들에 연결된 신호 전달부들을 통해 데이터 전압에 동기되는 게이트 온 전압(VGL)의 스캔 펄스가 순차적으로 발생되고, 제1 영역(A)의 픽셀 라인들에 연결된 신호 전달부들은 게이트 오프 전압(VGH)을 출력한다. 이 프레임 기간의 초기에 도 26에 도시된 바와 같이 제3 제어신호(SW3)의 펄스에 응답하여 디멀티플렉서(160)와 제3 스위치 소자(M3)를 통해 스타트 펄스(VST)가 제2k+1 신호 전달부(STk+1)에 입력되어 제2 영역(B)에서 제1 스캔 펄스가 발생된다. 제1 제어신호(SW1)의 펄스가 제k+1 내지 제3k 픽셀 라인들에 픽셀 데이터가 어드레싱되는 동안 발생되어 제k+1 내지 제3k 신호 전달부들에 캐리 신호(CAR)가 순차적으로 입력되고, 그 결과 제2 및 제3 영역(B, C)에서 스캔 펄스가 시프트된다. 이 프레임 기간 동안, 제k+1 내지 제3k 신호 전달부들로부터 데이터 전압에 동기되는 스캔 펄스가 순차적으로 출력된다. 제3 영역(C)의 엔드 라인에서 스캔 펄스의 시프트를 멈추기 위하여, 제3k 신호 전달부로부터 스캔 펄스가 발생된 직후에 제2 제어신호(SW2)의 펄스가 발생된다. 따라서, 도 26에 도시된 바와 같이 제2 및 제3 영역(B, C)의 제k+1 내지 제3k 픽셀 라인들에 제2 및 제3 영상의 픽셀 데이터가 순차적으로 기입되어 제2 및 제3 영상이 표시되고, 제1 영역(A)은 블랙 컬러를 표시하거나 이전 영상을 유지한다. 제2 제어신호(SW2)에 응답하여 게이트 오프 전압(VGH)이 제1 영역(A)의 픽셀 라인들에 연결된 신호 전달부들의 스타트 신호 입력 노드(31)에 동시에 입력된다.
도 25 및 도 26에서 알 수 있는 바와 같이 두 개의 활성화 영역이 구동될 때 스타트 펄스가 픽셀 데이터가 기입되기 시작하는 픽셀 라인에 연결된 신호 전달부에 입력되어 게이트 펄스(스캔 펄스)가 순차적으로 시프트된다. 1 프레임 기간에 두 개의 활성화 영역이 구동되면 게이트 펄스가 두 영역에서 시프트될 수 있도록 제3 제어신호(SW3)에 의해 스타트 펄스가 하나의 신호 전달부에 입력되고 제1 제어신호(SW1)에 의해 캐리 신호가 두 영역의 신호 전달부들에 전달된다. 따라서, 1 프레임 기간에 구동되는 두 개의 활성화 영역은 캐리 신호가 전달될 수 있도록 이웃한다.
임의의 1 프레임 기간 동안, 도 21 및 도 27에 도시된 바와 같이 제2 및 제3 영역(B, C)의 픽셀들에만 픽셀 데이터가 기입될 수 있다(Case 6). 이 프레임 기간 동안, 제1 내지 제3 영역(A, B, C)의 픽셀 라인들에 연결된 신호 전달부들을 통해 데이터 전압에 동기되는 게이트 온 전압(VGL)의 스캔 펄스가 순차적으로 발생된다. 이 프레임 기간의 초기에 도 27에 도시된 바와 같이 제3 제어신호(SW3)의 펄스에 응답하여 디멀티플렉서(160)와 제3 스위치 소자(M3)를 통해 스타트 펄스(VST)가 제1 신호 전달부(ST1)에 입력되어 제1 영역(A)에서 제1 스캔 펄스가 발생된다. 제1 제어신호(SW1)의 펄스가 제2 내지 제3k 픽셀 라인들에 픽셀 데이터가 어드레싱되는 동안 발생되어 제2 내지 제3k 신호 전달부들에 캐리 신호(CAR)가 순차적으로 입력되고, 그 결과 제1 내지 제3 영역(A, B, C)에서 스캔 펄스가 시프트된다. 이 프레임 기간 동안, 제1 내지 제3k 신호 전달부들로부터 데이터 전압에 동기되는 스캔 펄스가 순차적으로 출력된다. 제3 영역(C)의 마지막 픽셀 라인에서 스캔 펄스의 시프트를 멈추기 위하여, 제3k 신호 전달부로부터 스캔 펄스가 발생된 직후에 제2 제어신호(SW2)의 펄스가 발생된다. 따라서, 도 27에 도시된 바와 같이 제1 내지 제3 영역(A, B, C)의 제1 내지 제3k 픽셀 라인들에 제1, 제2 및 제3 영상의 픽셀 데이터가 순차적으로 기입된다.
도 28은 롤러블 디스플레이의 활성화 영역의 크기가 가변되는 예를 보여 주는 도면이다. 도 29a 내지 도 29d는 롤러블 디스플레이의 다양한 화면 모드를 보여 주는 도면들이다.
도 28을 참조하면, 본 발명의 롤러블 디스플레이는 플렉시블 패널(100)과, 플렉시블 패널(100)이 감겨지는 롤러(101, 102)를 포함한다. 플렉시블 패널(100)의 화면은 복수의 데이터 라인들, 데이터 라인들과 교차되는 복수의 게이트 라인들, 및 매트릭스 형태로 배치된 픽셀들이 배치된 픽셀 어레이를 포함한다. 플렉시블 패널(100)의 화면은 영역별로 구동되어 서로 다른 영상을 영역별로 표시할 수 있다. 분할 구동되는 영역들의 프레임 주파수가 다를 수 있다.
롤러(101, 102)는 플렉시블 패널(100)의 상단 또는 하단에 연결되거나 상단과 하단에 연결될 수 있다. 롤러들(101, 102) 중 적어도 하나는 모터에 의해 양방향으로 회전될 수 있다. 롤러들(101, 102)이 회전되어 플렉시블 패널(100)의 활성화 영역(100A)이 확대되거나 축소될 수 있고, 그 위치가 이동될 수 있다.
활성화 영역(100A)은 프레임 주파수가 다른 영상들이 동시에 표시될 수 있도록 두 개 이상의 영역들로 분할 구동될 수 있다. 비활성화 영역(100B)은 도시되지 않은 롤러(101, 102)가 내장된 케이스 내에서 롤러(101, 102)에 감겨지거나 화면 상에서 노출될 수 있다. 비활성화 영역(100B)은 블랙 계조를 표시하거나 이전 영상을 유지할 수 있다.
본 발명의 롤러블 디스플레이는 도 29a 내지 도 29d에 도시된 바와 같이 활성화 영역(100A)의 크기가 서로 다르게 설정된 다양한 화면 모드를 제공할 수 있다. 도 29a는 풀 스크린 모드(full screen mode 또는 액자 모드)의 화면 크기를 보여 주는 도면이다. 도 29b 내지 도 29d는 다양한 파셜 모드(partial mode)에서 화면 크기를 보여 주는 도면들이다.
호스트 시스템은 영상 컨텐츠나 사용자 명령에 따라 다양한 파셜 모드를 제공할 수 있다. 활성화 영역(100A)의 화면 크기는 모터의 회전수에 따라 가변될 수 있다. 따라서, 호스트 시스템은 모터의 회전수를 카운트하여 활성화 영역(100A)의 크기 및 이동 위치를 판단할 수 있다. 호스트 시스템은 다양한 파셜 모드들의 모드 별로 노출 구동 영역(NA)의 화면 크기로 영상 데이터를 스케일링(scaling)하여 롤러블 디스플레이의 표시패널 구동부로 전송한다.
호스트 시스템은 입력 영상의 컨텐츠나 사용자 명령에 따라 파셜 모드로 전환할 수 있다. 호스트 시스템은 TV 신호가 수신되거나 사용자가 TV 모드를 선택하면 따라 모터를 구동하여 도 29b에 도시된 바와 같이 TV 모드의 화면비(x : y)를 16:9로 자동으로 조절할 수 있다. TV 모드에서 활성화 영역(100A)은 전체 화면 대비 56.25% 일 수 있다.
호스트 시스템은 영상 컨텐츠가 영화이거나 사용자가 영화 모드를 선택하면 모터를 구동하여 도 29c에 도시된 바와 같이 화면비(x : y)를 영화 모드의 화면비 21:9로 자동으로 조절할 수 있다. 영화 모드에서 활성화 영역(100A)은 전체 화면 대비 42.86% 일 수 있다.
호스트 시스템은 입력 신호가 영상 신호 없이 텍스트 정보만을 포함하거나 사용자가 정보 표시 모드를 선택하면 모터를 구동하여 도 29d에 도시된 바와 같이 화면비(x : y)를 정보 표시 모드의 화면비 10:1로 자동으로 조절할 수 있다. 정보 표시 모드에서 활성화 영역(100A) 은 전체 화면 대비 10% 일 수 있다.
활성화 영역(100A)이 장시간 구동되면 활성화 영역(100A)의 픽셀들의 스트레스가 누적된다. 이 경우, 고정 패턴이 아닌 영상에서도 활성화 영역(100A)에서 픽셀들의 수명이 저하되고 휘도 저하, 잔상 등의 화질 문제가 초래될 수 있다. 예를 들어, 사용자가 영화 모드를 주로 이용하여 21:9 의 화면비를 갖는 활성화 영역(100A)에서 장시간 영화를 표시하면 이 활성화 영역(100A)의 픽셀들만 열화가 가속된다. 사용자가 TV 모드로 전환하여 16:9의 화면비로 활성화 영역(100A)을 확장하면 영화 모드에서 설정된 활성화 영역(100A)과 비활성화 영역(100B) 간에 휘도차가 보일 수 있다.
본 발명은 활성화 영역(100A)의 픽셀들과 비활성화 영역(100B)의 픽셀들 간의 열화 차이를 줄이기 위하여 모터를 구동하여 활성화 영역(100B)의 위치를 도 30에 도시된 바와 같이 소정의 시간 주기로 위아래로 이동시키거나 왕복 이동시킬 수 있다. 이 경우에, 본 발명은 제어신호들(SW1, SW2, SW3)을 이용하여 전술한 실시예와 같이 게이트 펄스의 스타트 타이밍, 시프트 타이밍, 및 시프트엔드 타이밍을 자유롭게 조절하여 활성화 영역(100A)의 크기 가변이나 위치 이동을 가능하게 할 수 있다. 따라서, 본 발명은 활성화 영역(100A)의 픽셀들에 누적되는 스트레스가 분산되어 화면 상에서 잔상, 얼룩, 휘도 편차 등을 방지할 수 있다.
도 31은 롤러블 디스플레이에서 화면의 분할 구동 예를 보여 주는 도면이다.
도 31을 참조하면, 본 발명의 롤러블 디스플레이는 활성화 영역을 둘 이상으로 분할하여 서로 다른 영상이나 정보를 표시할 수 있고, 표시되는 영상이나 정보에 따라 프레임 주파수를 가변할 수 있다. 예를 들어, 제1 영역(A)은 영화가 표시되는 고속 구동 영역일 수 있고, 제2 영역(B)은 부가 정보가 표시되는 저속 구동 영역일 수 있다.
제1 영역(A)의 픽셀 어레이는 제1 내지 제k 픽셀 라인들을 포함하고, 제2 영역(B)은 제k+1 내지 제2k 픽셀 라인들을 포함한 예를 가정한다. 제3 제어신호(SW3)는 스타트 펄스(VST)와 동기되어 각 영역들(A, B)의 스타트 라인 위치를 지시한다. 제1 제어신호(SW1)는 게이트 펄스가 시프트되는 구간 즉, 캐리 신호 전달 구간을 지시한다. 제2 제어신호(SW2)는 게이트 펄스의 시프트를 멈추는 엔드 라인을 지시한다.
임의의 1 프레임 기간 동안 제1 및 제2 영역들(A, B)의 픽셀들이 구동될 수 있다. 영역들(A, B) 각각이 독립적으로 스캐닝될 수 있도록 제어신호들(SW1, SW2, SW3)의 펄스가 영역별로 발생될 수 있다. 예를 들어, 제3 제어신호(SW3)의 제1 펄스(1a)는 t01 구간에 제1 신호 전달부(ST1)의 스타트 신호 입력 노드(31)에 입력된다. 제1 제어신호(SW1)의 제1 펄스(1a)에 응답하여 제1 신호 전달부(ST1)는 게이트 펄스를 제1 영역(A)의 제1 픽셀 라인에 인가한다. 제1 제어신호(SW1)의 제1 펄스(1a)는 t02 구간에 발생된다. 제2 내지 제k-1 신호 전달부들은 t02 구간에 캐리 신호를 전달 받아 게이트 펄스를 순차적으로 출력한다. 이 때, 제1 영역(A)의 제2 내지 제4 픽셀 라인들에 게이트 펄스가 순차적으로 인가된다. 제2 제어신호(SW2)의 제1 펄스(3a)는 t03 구간에 발생된다. 제k 신호 전달부는 t03에 입력되는 게이트 하이 전압에 따라 게이트 오프 전압(VGH)을 출력한다. 이 때, 제1 영역에서 게이트 펄스의 시프트가 끝난다.
제2 영역(B)의 시작 라인에서 게이트 펄스가 다시 인가되기 시작한다. 시작 라인에서 제3 제어신호(SW3)의 제2 펄스(2b)가 발생된다. 이어서, 제1 제어신호(SW1)의 제2 펄스(2b)가 발생된 다음, 제2 영역(B)의 엔드 라인에서 제2 제어신호(SW2)의 제2 펄스(3b)가 발생된다.
도 32는 게이트 제어부의 다른 실시예를 보여 주는 회로도이다. 도 32에서 전술한 실시예와 실질적으로 동일한 구성 요소에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.
도 32를 참조하면, 게이트 제어부(140)는 스타트 및 엔드 라인 제어부(320)를 포함한다.
스타트 및 엔드 라인 제어부(320)는 제1 제어부(321), 제2 제어부(322), 제3 제어부(323), 스타트 라인 선택부(324)를 포함한다. 스타트 및 엔드 라인 제어부(320)는 스타트 펄스(VST)와, 제어신호들(SW1, SW2, SW3)을 발생한다.
제1 제어부(321)는 입력 데이터(SDATA)에 따라 활성화 영역의 스타트 라인 위치와 엔드 라인 위치를 지시하는 제어신호를 발생한다. 입력 데이터(SDATA)는 롤러블 디스플레이의 패널 변위 정보와 입력 영상의 해상도 정보 중 하나 이상을 포함할 수 있다. 패널 변위 정보는 모터의 회전수를 바탕으로 얻어질 수 있고 롤러가 회전될 플렉시블 패널(100)의 이동양 정보를 포함할 수 있다. 입력 영상의 해상도 정보는 호스트 시스템으로부터 발생되거나 입력 영상의 픽셀 데이터를 카운트한 결과로 얻어질 수 있다. 입력 영상의 해상도 정보는 활성화 영역의 크기, 활성화 영역의 스타트 라인 및 엔드 라인 등의 정보를 포함할 수 있다.
제1 제어부(321)는 스타트 라인의 구동 타이밍에서 스타트 펄스와 스타트 데이터를 발생하고, 엔드 라인의 구동 타이밍에서 엔드 데이터를 발생할 수 있다. 제1 제어부(321)는 스타트 라인 선택부(324)를 제어하는 선택 신호를 발생할 수 있다.
제2 제어부(322)는 제1 제어부(321)로부터의 스타트 데이터에 응답하여 제3 제어신호(SW3)를 발생한다. 제3 제어부(323)는 제1 제어부(321)로부터의 엔드 데이터에 응답하여 제2 제어신호(SW2)를 발생한다. 제2 및 제3 제어부(322, 323) 중 어느 하나는 제1 제어신호(SW1)를 발생할 수 있다. 제2 및 제3 제어부(322, 323)는 양방향 시프트 레지스터를 이용하여 제어신호들(SW1, SW1, SW3)을 시프트할 수 있다.
스타트 라인 선택부(324)는 선택 신호가 지시하는 출력 노드를 통해 스타트 펄스(VST)를 출력한다. 활성화 영역의 스타트 라인이 구동될 때 스타트 라인 선택부(324)으로부터 스타트 펄스가 출력된다. 이 스타트 펄스(VST)는 제3 스위치 소자(SW3)를 통해 스타트 라인에 연결된 신호 전달부에 입력된다. 스타트 라인 선택부(324)는 디멀티플렉서를 통해 스타트 펄스(VST)를 선택된 하나 이상의 신호 전달부로 출력할 수 있다.
스타트 펄스(VST)에 동기되어 제3 제어신호(SW3)가 게이트 온 전압(VGL)의 펄스로 발생되고 활성화 영역의 스타트 라인에 연결된 신호 전달부에만 스타트 펄스가 입력될 수 있다. 선택된 신호 전달부는 스타트 펄스(VST)에 응답하여 게이트 펄스를 출력하고, 이 게이트 펄스가 인가되는 활성화 영역의 스타트 라인부터 영상의 픽셀 데이터가 기입되기 시작한다. 활성화 영역의 엔드 라인까지 게이트 펄스가 시프트된 후에 제2 제어신호(SW2)에 의해 제2 스위치 소자(M2)가 턴온되면, 엔드 라인 이후에 게이트 펄스가 시프트되지 않는다. 제2 및 제3 제어부(322, 323)는 플렉시블 패널이 롤링될 때 도 33에 도시된 바와 같이 제2 및 제3 제어신호(SW2, SW3)를 시프트하여 활성화 영역의 스타트 라인과 엔드 라인의 위치를 변경한다.
표시패널의 변위가 발생될 때 제2 및 제3 제어신호들(SW2, SW3) 중 적어도 하나가 시프트될 수 있다. 제3 제어신호(SW3)의 펄스에 이어서, 제1 제어신호(SW1)의 펄스가 발생되기 때문에 제3 제어신호(SW3)와 제1 제어신호(SW1)는 동시에 시프트될 수 있다.
도 34a 및 도 34b는 활성화 영역의 크기가 점진적으로 확대 및 축소될 때 게이트 구동부의 제어 방법을 보여 주는 도면들이다.
롤러블 디스플레이에서, 플렉시블 패널이 롤러에 감길 때 활성화 영역이 작아질 수 있다. 활성화 영역이 세로 방향으로 축소될 때 플렉시블 패널의 노출 화면이 축소되어 스타트 라인이 아래로 이동되고, 엔드 라인이 위로 이동되어 활성화 영역의 세로 해상도가 감소될 수 있다. 제2 제어부(322)는 도 34a에 도시된 바와 같이 제3 제어신호(SW3)를 매 프레임 기간마다 플렉시블 패널 상에서 아래로 시프트시킨다. 제3 제어부(323)는 제2 제어신호(SW2)를 매 프레임 기간마다 플렉시블 패널 상에서 위로 시프트시킨다. 이 때, 활성화 영역의 스타트 라인은 시간축 상에서 아래로 시프트되고, 엔드 라인은 위로 시프트된다. 스타트 라인과 엔드 라인은 플렉시블 패널이 롤링되는 동안 매 프레임 기간(FR1~FR7) 마다 이동될 수 있다.
롤러블 디스플레이에서, 플렉시블 패널이 롤러로부터 풀려질 때 활성화 영역이 커질 수 있다. 활성화 영역이 세로 방향으로 확장될 때 플렉시블 패널의 노출 화면이 커져, 스타트 라인이 위로 이동되고, 엔드 라인이 아래로 이동되어 활성화 영역의 세로 해상도가 증가될 수 있다. 제2 제어부(322)는 도 34b에 도시된 바와 같이 제3 제어신호(SW3)를 매 프레임 기간마다 플렉시블 패널 상에서 위로 시프트시킨다. 제3 제어부(323)는 제2 제어신호(SW2)를 매 프레임 기간마다 플렉시블 패널 상에서 아래로 시프트시킨다. 이 때, 활성화 영역의 스타트 라인은 시간축 상에서 위로 시프트되고, 엔드 라인은 아래로 시프트된다. 스타트 라인과 엔드 라인은 플렉시블 패널이 롤링되는 동안 매 프레임 기간(FR1~FR7) 마다 이동될 수 있다.
플렉시블 패널이 롤링되어 활성화 영역이 작아질 때 활성화 영역의 해상도와 1 프레임 기간이 감소된다. 따라서, 스타트 및 엔드 라인 제어부(320)는 도 35에 도시된 바와 같이 활성화 영역이 작아질 때 1 수평 기간을 변경하지 않고 활성화 영역의 프레임 주파수를 높여 활성화 영역을 고속 구동할 수 있다. 도 35에서 FR1~FR60은 60Hz의 프레임 주파수에서 제1 내지 제60 프레임 기간을 나타낸다. FR1~FR90은 90Hz의 프레임 주파수에서 제1 내지 제90 프레임 기간을 나타낸다.
도 36은 롤러블 디스플레이에서 잔상을 방지하기 위하여 활성화 영역이 위아래로 이동되는 예를 보여 주는 도면이다. 도 37은 화면이 위아래로 이동될 때 게이트 구동부의 제어 방법을 보여 주는 도면이다.
도 36 및 도 37을 참조하면, 영상이 표시되는 활성화 영역(100A)이 플렉시블 패널(100)의 화면 상에서 위아래로 이동될 수 있다. 활성화 영역(100B)은 플렉시블 패널(100)이 롤러에 의해 위로 또는 아래로 이동될 때 그 이동 방향의 반대 방향으로 이동된다. 플렉시블 패널(100)의 물리적 이동 방향과 반대 방향으로 활성화 영역(100A)이 이동되기 때문에 사용자가 바라 보는 활성화 영역(100A)의 절대 위치가 고정되어 있다. 따라서, 사용자는 활성화 영역(100A)의 위치 변화를 인지하지 못한다. 사용자가 바라 보는 활성화 영역(100B)은 절대 위치가 변하지 않지만 플렉시블 패널(100) 상에서 활성화 영역(100B)이 위아래로 이동되기 때문에 픽셀들의 스트레스가 분산될 수 있다.
제2 제어부(322)는 도 37에 도시된 바와 같이 플렉시블 패널(100)이 위로 이동되는 프레임 기간에 제3 제어신호(SW3)를 플렉시블 패널(100)의 이동양만큼 아래로 시프트시킨다. 제2 제어부(322)는 플렉시블 패널(100)이 아래로 이동되는 프레임 기간에 제3 제어신호(SW3)를 플렉시블 패널(100)의 이동양만큼 위로 시프트시킨다. 제3 제어부(323)는 플렉시블 패널(100)이 위로 이동되는 프레임 기간에 제2 제어신호(SW2)를 플렉시블 패널(100)의 이동양만큼 아래로 시프트시킨다. 제3 제어부(323)는 플렉시블 패널(100)이 아래로 이동되는 프레임 기간에 제2 제어신호(SW2)를 플렉시블 패널(100)의 이동양만큼 위로 시프트시킨다. 이 때, 활성화 영역의 크기는 변하지 않고 스타트 라인과 엔드 라인이 동일한 방향으로 시프트될 수 있다. 스타트 라인과 엔드 라인은 플렉시블 패널(100)이 위아래로 이동될 때 그 반대 방향으로 매 프레임 기간(FR1~FR7) 마다 이동될 수 있다.
잔상을 방지하기 위하여, 도 7은 매 프레임 기간마다 제어신호들(SW2, SW3)이 위로 또는 아래로 시프트되는 예를 도시하였지만 이에 한정되지 않는다. 예를 들어, 제어신호들(SW2, SW3)은 N(N은 2 이상의 양의 정수) 프레임 기간 단위 또는 수초 단위로 시프트 방향을 변경하여 활성화 영역이 표시패널의 이동 방향과 반대 방향으로 왕복 이동될 수 있다. 픽셀들의 누적 스트레스량의 센싱 결과나, 누적 스트레시의 예상치에 도달할 때 잔상을 방지하기 위하여 제어신호들(SW1, SW3)이 시프트되기 시작할 수 있다.
도 34a, 도 34b, 및 도 37에 게이트 제어 방법에 따르면, 게이트 구동부(20)는 표시패널이 이동되는 동안, 화면 상에서 영상이 표시되는 영역의 스타트 라인과 엔드 라인에 인가되는 게이트 펄스들의 위치를 매 프레임 기간마다 시프트한다.
게이트 구동부(20)는 도 34a 및 도 34b의 게이트 제어 방법에 따르면 표시패널이 이동되는 동안, 영상이 표시되는 영역의 스타트 라인을 매 프레임 기간마다 시프트하고, 영역의 엔드 라인에 인가되는 게이트 펄스들의 위치를 스타트 라인에 인가되는 게이트 펄스의 시프트 방향과 반대 방향으로 시프트할 수 있다.
게이트 구동부(20)는 도 37의 게이트 제어 방법에 따르면, 스타트 라인의 게이트 라인에 인가되는 게이트 펄스를 위아래로 시프트하고, 엔드 라인의 게이트 라인에 인가되는 게이트 펄스를 스타트 라인의 게이트 라인에 인가되는 게이트 펄스과 같은 방향으로 시프트할 수 있다. 스타트 라인에 인가되는 게이트 펄스와 상기 엔드 라인에 인가되는 게이트 펄스는 표시패널의 이동 방향의 반대 방향으로 시프트될 수 있다.
픽셀들의 동영상 응답시간(Motion Picture Response Time, 이하 MPRT)을 단축하기 위하여 블랙 계조 삽입 모드에서 블랙 계조의 전압이 픽셀들에 인가될 수 있다. 블랙 계조 삽입 모드는 픽셀들에 블랙 계조 전압을 공급하여 이전 프레임의 영상을 소거(erase)한다. 블랙 계조 삽입 모드에서, 픽셀들의 발광 소자가 소등되어 블랙 계조를 표시한다. 게이트 펄스(SR01~SRO4)는 블랙 계조 삽입 모드에서 도 38에 도시된 바와 같이 블록 순차 방식으로 위상이 시프트되어 픽셀 라인들이 복수 개씩 동시에 선택된다. 게이트 펄스는 블랙 계조 전압(Vblack)과 동기된다. 게이트 제어부(140)는 블랙 계조 삽입 모드에서 게이트 펄스를 블록 단위로 시프트될 수 있도록 신호 전달부들을 제어할 수 있다. 블랙 계조 삽입 모드에서 2 수평 기간(2H) 동안 픽셀들에 데이터 구동부에서 출력 가능한 최대 전압이 픽셀들에 인가된 후에, 블랙 계조 전압(Vblack)이 픽셀들에 인가될 수 있다. 도 38에서, IDW는 픽셀들에 입력 영상의 픽셀 데이터가 기입되어 픽셀들이 발광되는 노멀 구동 기간이다. BDI는 픽셀들이 소등되는 블랙 계조 삽입 기간이다.
블랙 계조 삽입 기간 동안, 제1 및 제3 제어신호(SW1, SW2)가 동시에 게이트 온 전압(VGL)의 펄스로 발생되어 제1 및 제3 스위치 소자들(M1,M3)이 동시에 턴온될 수 있다. 이 때 스타트 라인 선택부(141)는 제1 및 제3 제어신호(SW1, SW2)의 펄스와 동기되어 두 개 이상의 출력 노드에 스타트 펄스(VST)를 출력할 수 있다.
도 39는 스캔 구동부(SR1)의 신호 전달부를 상세히 보여 주는 회로도이다. 도 40은 도 39에 도시된 신호 전달부의 입출력 신호를 보여 주는 파형도이다. 스캔 구동부(SR1)의 신호 전달부 회로는 도 39에 한정되지 않는다는 것에 주의하여야 한다.
도 39 및 도 40을 참조하면, 제n 신호 전달부는 제1 내지 제8 트랜지스터(T1~T8)을 포함한다. 트랜지스터들(T1~T8)은 p 채널 TFT로 구현될 수 있다. 신호 전달부는 제1 및 제2 시프트 클럭(GCLK1, GCLK2), 게이트 온 전압(VGL), 게이트 오프 전압(VGH), 및 스타트 신호 입력 노드(31)를 통해 스타트 펄스(GVST) 또는 캐리 신호(CAR)를 입력 받는다. 제2 시프트 클럭(GCLK2)은 제1 시프트 클럭(GCLK1)에 비하여 위상이 180° 지연된다. 제n 신호 전달부에서 제1 시프트 클럭(GCLK1)이 제1 클럭 입력 노드(32a)에 입력되고, 제2 시프트 클럭(GCLK2)이 제2 클럭 입력 노드(32b)에 입력될 수 있다. 제n+1 신호 전달부에서 제1 시프트 클럭(GCLK1)이 제2 클럭 입력 노드(32b)에 입력되고, 제2 시프트 클럭(GCLK2)이 제1 클럭 입력 노드(32a)에 입력될 수 있다.
제1 트랜지스터(T1)는 제2 시프트 클럭(GCLK2)의 게이트 온 전압(VGL)에 따라 턴온되어 스타트 펄스(GVST) 또는 캐리 신호(CAR)의 게이트 온 전압(VGL)으로 제1 제어 노드(Q, Q1)를 충전한다. 제1 제어 노드는 제8 트랜지스터(T8)를 사이에 두고 분리된 제1-1 제어 노드(Q)와, 제1-2 제어 노드(Q1)를 포함한다. 노말 구동시에 제8 트랜지스터(T8)가 턴온될 때 제1-1 제어 노드(Q)와 제1-2 제어 노드(Q1)가 연결된다. 제1 트랜지스터(T1)는 제2 시프트 클럭(GCLK1)이 입력되는 제2 클럭 입력 노드(32b)에 연결된 게이트, 스타트 신호 입력 노드(31)에 연결된 제1 전극, 및 제1-1 제어 노드(Q)에 연결된 제2 전극을 포함한다.
제2 제어 노드는 제2-1 제어 노드(QP)와 제2-2 제어 노드(QB)로 나뉘어질 수 있다. 제2 트랜지스터(T2a, T2b)는 제2-1 제어 노드(QP)가 게이트 온 전압(VGL)으로 충전될 때 턴온되어 제1 시프트 클럭(GCLK1)이 입력되는 제1 클럭 입력 노드(32a)를 제2-2 제어 노드(QB)에 연결한다. 제2 트랜지스터(T2a, T2b)가 턴온되고 제1 시프트 클럭(GCLK1)이 게이트 온 전압(VGL)일 때 제3 트랜지스터(T3)가 턴온되어 제1-1 제어 노드(Q)의 전압이 게이트 오프 전압(VGH)으로 변한다.
제2 트랜지스터(T2a,T2b)는 오프 상태에서 누설 전류를 줄이기 위하여 듀얼 게이트로 연결된 제2-1 및 제2-2 트랜지스터(T2a, T2b)를 포함할 수 있다. 제2-1 트랜지스터(T2a)는 제2-1 제어 노드(QP)에 연결된 게이트, 제1 클럭 입력 노드(32a)에 연결된 제1 전극, 및 제2-2 트랜지스터(T2b)의 제1 전극에 연결된 제2 전극을 포함한다. 제2-2 트랜지스터(T2b)는 제2-1 제어 노드(QP)에 연결된 게이트, 제2-1 트랜지스터(T2a)의 제2 전극에 연결된 제1 전극, 및 제2-2 제어 노드(QB)에 연결된 제2 전극을 포함한다.
제3 트랜지스터(T3)는 제2-2 제어 노드(QB)의 게이트 온 전압(VGL)에 따라 턴온되어 제1-1 제어 노드(Q)를 VGH 노드에 연결한다. 제3 트랜지스터(T3)는 제2-2 제어 노드(QB)에 연결된 게이트, 제1-1 제어 노드(Q)에 연결된 제1 전극, 게이트 오프 전압(VGH)이 인가되는 VGH 노드에 연결된 제2 전극을 포함한다. 제2-1 제어 노드(QP)와 제2-2 제어 노드(QB) 사이에 커패시터(CP)가 연결될 수 있다. 커패시터(CP)는 제2-1 제어 노드(QP)와 제2-2 제어 노드(QB)의 차 전압을 충전하여 시프트 클럭(GCLK1, GCLK2)의 전압에 따라 제2-1 제어 노드(QP)가 부트스트래핑(bootstrapping)될 때 제2 트랜지스터(T2a, T2b)의 온/오프를 제어하는 전압을 설정할 수 있다.
제4 트랜지스터(T4)는 제2 시프트 클럭(GCLK2)이 게이트 온 전압(VGL)일 때 턴온되어 VGL 노드를 제2-1 제어 노드(QP)에 연결한다. 제4 트랜지스터(T4)는 제2 클럭 입력 노드(32b)에 연결된 게이트, 게이트 온 전압(VGL)이 인가되는 VGL 노드에 연결된 제1 전극, 및 제2-1 제어 노드(QP)에 연결된 제2 전극을 포함한다.
제5 트랜지스터(T5a, T5b)는 제1-1 제어 노드(Q)가 게이트 온 전압(VGL)일 때 턴온되어 제2 클럭 입력 노드(32b)를 제2-1 제어 노드(QP)에 연결한다. 제5 트랜지스터(T5a, T5b)는 오프 상태에서 누설 전류를 줄이기 위하여 듀얼 게이트로 연결된 제5-1 및 제5-2 트랜지스터들(T5a, T5b)를 포함할 수 있다. 제5-1 트랜지스터(T5a)는 제1-1 제어 노드(Q)에 연결된 게이트, 제2 클럭 입력 노드(32b)에 연결된 제1 전극, 및 제5-2 트랜지스터(T5b)의 제1 전극에 연결된 제2 전극을 포함한다. 제5-2 트랜지스터(T5b)는 제1-1 제어 노드(Q)에 연결된 게이트, 제5-1 트랜지스터(T5a)의 제2 전극에 연결된 제1 전극, 및 제2-2 제어 노드(QP)에 연결된 제2 전극을 포함한다.
제1-2 제어 노드(Q1)가 게이트 온 전압(VGL)으로 충전된 상태에서 제1 시프트 클럭(GCLK1)이 게이트 온 전압(VGL)으로 변할 때, 부트스트래핑에 의해 제1-2 제어 노드(Q1)의 전압이 게이트 온 전압(VGL) 보다 더 낮은 전압으로 변한다. 이 때, 제6 트랜지스터(T6)가 턴온되어 출력 노드(33)의 전압이 게이트 온 전압(VGL)으로 변하여 스캔 펄스(SCAN)가 발생된다. 제6 트랜지스터(T6)는 제1-2 제어 노드(Q1)의 전압이 부트스트래핑에 의해 VGL 보다 더 낮은 전압으로 부스팅될 때 턴온되는 풀업 트랜지스터이다. 제6 트랜지스터(T6)는 제1-2 제어 노드(Q1)에 연결된 게이트, 제1 클럭 입력 노드(32a)에 연결된 제1 전극, 및 출력 노드(33)에 연결된 제2 전극을 포함한다. 제1-2 제어 노드(Q1)와 출력 노드(33) 사이에 커패시터(CQ)가 연결될 수 있다. 커패시터(CQ)는 제1-2 제어 노드(Q1)와 출력 노드(33)의 차 전압을 충전한다. 제1 시프트 클럭(GCLK1)에 의해 부트스트래핑이 발생될 때 제6 트랜지스터(T6)은 커패시터(CQ)의 전압으로 온 상태를 유지한다.
제7 트랜지스터(T7)는 제2-1 제어 노드(QP)가 게이트 온 전압(VGL)일 때 턴온되어 출력 노드(33)를 VGH 노드에 연결하는 풀다운 트랜지스터이다. 제7 트랜지스터(T7)는 제2-1 제어 노드(QP)에 연결된 게이트, 출력 노드(33)에 연결된 제1 전극, 및 VGH 노드에 연결된 제2 전극을 포함한다.
제8 트랜지스터(T8)는 게이트 온 전압(VGL)에 따라 턴온되어 제1-1 제어 노드(Q)를 제1-2 제어 노드(Q)에 연결한다. 제8 트랜지스터(T8)는 VGL 노드에 연결된 게이트, 제1-1 제어 노드(Q)에 연결된 제1 전극, 및 제1-2 제어 노드(Q1)에 연결된 제2 전극을 포함한다. 제1-1 제어 노드(Q)의 전압이 제2 시프트 클럭(GCLK2)에 의해 부트스트래핑되어 게이트 온 전압(VGL) 보다 낮은 전압으로 부스팅될 수 있다. 이 때, 제8 트랜지스터(T8)는 턴오프되어 제1-1 제어 노드(Q)와 제1-2 제어 노드(Q1)를 분리함으로써 제6 트랜지스터(T6)의 열화를 줄일 수 있다.
스타트 펄스(GVST) 또는 캐리 신호(CAR)가 제n 신호 전달부에 입력되기 전에, 제2 트랜지스터(T2a, T2b)는 온 상태이다. 이 때, 제3 트랜지스터(T3)는 제2 트랜지스터(T2a, T2b)를 통해 공급되는 제1 시프트 클럭(GCLK1)의 게이트 온 전압(VGL)에 따라 턴온되어 제1-1 제어 노드(Q)의 전압을 게이트 오프 전압(VGH)으로 리프레쉬(refresth)하여 제1-1 및 제1-2 제어 노드(Q, Q1)의 전압을 게이트 오프 전압(VGH)으로 안정화하고 제6 트랜지스터(T6)를 오프 상태로 유지시킨다. 제4 트랜지스터(T4)는 스타트 펄스(GVST)가 발생되기 전에 제2 시프트 클럭(GCLK2) 주기로 턴온되어 게이트 온 전압(VGL)을 제2-1 제어 노드(QP)에 인가하여 제2 및 제7 트랜지스터(T2a, T2b, T7)을 온 상태로 제어한다. 스타트 펄스(GVST) 또는 캐리 신호(CAR)가 제n 신호 전달부에 입력되기 전에 제5 트랜지스터(T5a, T5b)는 오프 상태를 유지한다. 따라서, 스타트 펄스(GVST)가 입력되기 전에 출력 노드(33)의 전압은 게이트 오프 전압(VGH)이다.
스타트 펄스(GVST) 또는 캐리 신호(CAR)가 제n 스테이지에 입력될 때(①), 제5 트랜지스터(T5a, T5b)가 턴온되어 제2-1 제어 노드(QP)가 게이트 온 전압(VGL)으로 충전되어 제2 트랜지스터(T2a, T2b)와 제7 트랜지스터(T7)가 턴온된다.
제1-1 및 제1-2 제어 노드(Q, Q1)가 스타트 펄스(GVST) 또는 캐리 신호(CAR)의 게이트 온 전압(VGL)으로 충전된 상태에서(②), 제1 시프트 클럭(GCLK1)의 게이트 온 전압(VGL)으로 발생되어 부트스트래핑으로 인하여 제1-2 제어 노드(Q1)가 게이트 온 전압(VGL) 보다 낮은 전압으로 부스팅된다. 이 때, 제6 트랜지스터(T6)가 턴온되어 출력 노드(33)의 전압이 게이트 온 전압(VGL)으로 변하여 스캔 펄스(SCAN)가 라이징된다.
이어서, 제1 시프트 클럭(GCLK1)이 게이트 오프 전압(VGH)으로 반전되고 제2 시프트 클럭(GCLK2)이 게이트 온 전압(VGL)으로 반전될 때(③), 제2 트랜지스터(T2a, T2b)와 제7 트랜지스터(T3)가 제2-1 제어 노드(QP)의 게이트 온 전압(VGL)에 따라 턴온되어 출력 노드(33)의 전압이 게이트 오프 전압(VGH)으로 반전된다.
도 41은 EM 구동부의 신호 전달부를 상세히 보여 주는 회로도이다. 도 42는 도 40에 도시된 신호 전달부의 입출력 신호를 보여 주는 파형도이다. EM 구동부(SR2)의 신호 전달부 회로는 도 41에 한정되지 않는다는 것에 주의하여야 한다. 신호 전달부는 제1 시프트 클럭(ECLK1), 게이트 온 전압(VEL), 게이트 오프 전압(VEH), 및 스타트 신호 입력 노드(31)를 통해 스타트 펄스(EVST) 또는 캐리 신호(CAR)를 입력 받는다. 제n 신호 전달부에서 제1 시프트 클럭(ECLK1)이 입력되고, 제n+1 신호 전달부에 도시하지 않은 제2 시프트 클럭이 입력될 수 있다.
제1 트랜지스터(T21)는 시프트 클럭(ECLK1)의 게이트 온 전압(VEL)에 따라 턴온되어 제6 트랜지스터(T26)가 온 상태일 때 스타트 펄스(EVST) 또는 캐리 신호(CAR)의 게이트 온 전압(VEL)으로 제1 제어 노드(Q)를 충전한다. 제1 트랜지스터(T21)는 시프트 클럭(ECLK1)이 입력되는 클럭 입력 노드에 연결된 게이트, 스타트 신호 입력 노드(31)에 연결된 제1 전극, 및 제1 제어 노드(Q)에 연결된 제2 전극을 포함한다.
제2 트랜지스터(T22)는 제1' 제어 노드(Q')가 게이트 온 전압(VGL)으로 충전될 때 턴온되어 시프트 클럭(GCLK1)이 입력되는 클럭 입력 노드(32)를 제2 제어 노드(QB)에 연결한다. 제2 트랜지스터(T22)는 제1' 제어 노드(Q')에 연결된 게이트, 클럭 입력 노드(32)에 연결된 제1 전극, 및 제2 제어 노드(QB)에 연결된 제2 전극을 포함한다.
제3 트랜지스터(T23)는 제1 제어 노드(Q)의 게이트 온 전압(VGL)에 따라 턴온되어 제1' 제어 노드(Q')를 VEH 노드에 연결한다. 제3 트랜지스터(T23)는 제1 제어 노드(Q)에 연결된 게이트, 제1' 제어 노드(Q')에 연결된 제1 전극, 게이트 오프 전압(VEH)이 인가되는 VEH 노드에 연결된 제2 전극을 포함한다. 클럭 입력 노드(32)와 제1' 제어 노드(Q') 사이에 커패시터(CQ')가 연결될 수 있다. 커패시터(CQ')는 클럭 입력 노드(32)와 제1' 제어 노드(Q')의 차 전압을 충전하여 시프트 클럭(ECLK1)의 전압이 게이트 온 전압(VEL)으로 변할 때 발생되는 부트스트래핑으로 제2 트랜지스터(T22)의 온/오프를 제어하는 전압을 설정할 수 있다.
제4 트랜지스터(T24)는 제1 제어 노드(Q)의 전압이 게이트 온 전압(VEL)일 때 턴온되어 제2 제어 노드(QB)를 VEH 노드에 연결한다. 제4 트랜지스터(T24)는 제1 제어 노드(Q)에 연결된 게이트, 제2 제어 노드(QB)에 연결된 제1 전극, 및 VEH 노드에 연결된 제2 전극을 포함한다.
제5 트랜지스터(T25)는 출력 노드(33)의 전압이 게이트 온 전압(VEL)일 때 턴온되어 VEL 노드를 제8-1 트랜지스터(T28a)의 제2 전극과 제8-2 트랜지스터(T28b)의 제1 전극 사이의 노드에 연결한다. 제5 트랜지스터(T25)는 출력 노드(33)에 연결된 게이트, VEL 노드에 연결된 제1 전극, 및 제8-1 트랜지스터(T28a)의 제2 전극과 제8-2 트랜지스터(T28b)의 제1 전극 사이의 노드에 연결된 제2 전극을 포함한다.
제6 트랜지스터(T26)는 게이트 온 전압(VEL)에 따라 턴온되어 클럭 입력 노드(32)와 제7 트랜지스터(T27)의 게이트 사이에서 Q 노드를 연결한다. 제5 트랜지스터(T25)는 VEL 노드에 연결된 게이트, 제1 트랜지스터(T21)의 제2 전극에 연결된 제1 전극, 및 제1 노드(Q)에 연결된 제2 전극을 포함한다.
제7 트랜지스터(T27)는 제1 제어 노드(Q)의 전압이 부트스트래핑에 의해 VGL 보다 더 낮은 전압으로 부스팅될 때 턴온되는 풀업 트랜지스터이다. 제7 트랜지스터(T27)는 제1 제어 노드(Q)에 연결된 게이트, VEL 노드에 연결된 제1 전극, 및 출력 노드(33)에 연결된 제2 전극을 포함한다. 제1 제어 노드(Q)와 출력 노드(33) 사이에 커패시터(CB)가 연결될 수 있다. 커패시터(CB)는 제1 제어 노드(Q)와 출력 노드(33)의 차 전압을 충전하여 이 노드들의 전압을 안정화한다.
제8 트랜지스터(T28a, T28b)는 제2 제어 노드(QQ)가 게이트 온 전압(VGL)일 때 턴온되어 출력 노드(33)를 VEH 노드에 연결하는 풀다운 트랜지스터이다. 제8 트랜지스터(T28a)는 듀얼 게이트로 연결된 제8-1 및 제8-2 트랜지스터들(T28a, T28b)를 포함할 수 있다. 제8-1 트랜지스터(T28a)는 제2 제어 노드(QB)에 연결된 게이트, 출력 노드(33)에 연결된 제1 전극, 및 제5 트랜지스터(T25)의 제2 전극과 제8-2 트랜지스터(T8b)의 제1 전극에 연결된 제2 전극을 포함한다. 제8-2 트랜지스터(T28b)는 제2 제어 노드(QB)에 연결된 게이트, 제5 트랜지스터(T25)의 제2 전극과 제8-1 트랜지스터(T8b)의 제2 전극에 연결된 제1 전극, 및 VEH 노드에 연결된 제2 전극을 포함한다.
시프트 클럭(ELCK1)이 게이트 온 전압(VEL)으로 변할 때 커패시터(CQ')의 부트스트래핑에 의해 제1' 제어 노드(Q')의 전압이 게이트 온 전압(VEL)으로 낮아져 제2 트랜지스터(T23)가 턴온되어 제2 제어 노드(QB)의 전압이 게이트 온 전압(VEL)으로 변한다. 이 때, 제8 트랜지스터(T28a, T28b)이 턴온되어 출력 노드(33)의 전압이 게이트 오프 전압(VEH)으로 변한다.
시프트 클럭(ELCK1)이 게이트 온 전압(VEL)으로부터 게이트 오프 전압(VEH)으로 변할 때 커패시터(CQ')의 부트스트래핑에 의해 제1' 제어 노드(Q')의 전압이 게이트 오프 전압(VEH)으로 높아져 제2 트랜지스터(T23)가 턴오프되어 제2 제어 노드(QB)가 플로팅된다. 이 때, 제8 트랜지스터(T28a, T28b)는 플로팅된 제2 제어 노드(QB)의 전압에 의해 온 상태로 유지되어 출력 노드(33)의 전압이 게이트 오프 전압(VEH)으로 유지된다.
스타트 펄스(EVST) 또는 캐리 신호(CAR)가 게이트 온 전압(VEL)일 때 제3 트랜지스터(T23)가 턴온되어 제1' 제어 노드(Q)의 전압이 게이트 오프 전압(VEH)으로 상승한다. 스타트 펄스(EVST) 또는 캐리 신호(CAR)가 게이트 오프 전압(VEH)으로 반전되면, 제3 트랜지스터(T23)가 턴오프되고 제1' 제어 노드(Q')의 전압이 상승하여 제2 트랜지스터(T28)가 턴오프된다. 이 때, 제8 트랜지스터(T8a, T8b)는 턴오프되고, 제1 및 제6 트랜지스터(T21, T26)가 턴온되면 제7 트랜지스터(T27)가 턴온된다.
도 43 내지 도 45를 참조하면, 폴더블 디스플레이는 플렉시블 패널(600)과, 표시패널 구동부(520, 300)를 포함한다.
표시패널 구동부(520, 300)는 플렉시블 패널(600)이 펴질 때 플렉시블 패널(600)의 화면 전체가 활성화되어 최대 화면 상에 영상을 표시한다. 표시패널 구동부(520, 300)는 플렉시블 패널(600)이 접혀질 때 화면의 일부가 활성화되어 최대 화면 보다 작은 활성화 영역 상에 영상을 표시하고 비활성화 영역 상에 블랙(black)을 표시하거나 이전 영상을 유지할 수 있다.
표시패널 구동부(520, 300)는 데이터 구동부((506), 게이트 구동부(520), 및 데이터 구동부(506)와 게이트 구동부(520)의 동작 타이밍을 제어하는 타이밍 콘트롤러(503)를 포함한다. 데이터 구동부(506)와 타이밍 콘트롤러(503)는 드라이브 IC(Integrated Circuit, 300)에 집적될 수 있다.
타이밍 콘트롤러(503)는 호스트 시스템(400)으로부터의 인에이블 신호(EN)를 바탕으로 플렉시블 패널(600)의 폴딩 및 언폴딩 상태를 판단할 수 있고 나아가, 플렉시블 패널(600)의 폴딩 각도를 알 수 있다. 타이밍 콘트롤러(503)는 플렉시블 패널(600)의 언폴딩 상태에서 활성화 영역의 크기 및 해상도를 최대 화면 및 최대 해상도를 제어할 수 있다. 언폴딩 상태의 화면은 제1 및 제2 영역(A, B)이 실질적으로 같은 평면 상에 놓여진 상태이다.
플렉시블 패널(600)은 도 44a에 도시된 인 폴딩(infolding) 방식 또는 도 44b에 도시된 아웃 폴딩(out folding) 방식으로 접혀질 수 있다. 인폴딩 방법에서 화면의 제1 및 제3 영역(A, C)은 접혀진 플렉시블 패널(600)의 안쪽면에서 서로 맞댄다. 인폴딩 방법에서 화면의 제1 및 제3 영역(A, C)은 접혀진 플렉시블 패널(600)의 안쪽면이기 때문에 외부에 노출되지 않는다.
아웃폴딩 방법에서 플렉시블 패널(600)은 도 44b와 같이 제1 영역(A)과 제3 영역(C)이 배면을 맞댄 형태로 접혀진다. 따라서, 아웃폴딩 폴더블 디스플레이가 접혀질 때 영역(A, B, C)이 외부로 노출된다.
제1 영역(A)과 제3 영역(C) 사이에 제2 영역(B)이 폴딩 경계부일 수 있다. 플렉시블 패널(600)의 화면에서 복수의 영역이 폴딩 경계부일 수 있다.
폴딩 경계부(C)에 픽셀들(P)이 배치될 수 있다. 이 경우, 폴딩 경계부의 픽셀들에도 입력 영상이나 정보가 표시될 수 있다. 폴딩 경계부에 픽셀들(P)이 배치되기 때문에 제1 및 제3 영역(A, C)이 펼쳐진 언폴딩 상태에서 제1 및 제3 영역(A, C) 사이에 영상이 끊기는 부분이 없다. 폴딩 경계부의 곡률은 플렉시블 패널(600)의 폴딩 각도에 따라 달라질 수 있다. 폴딩 경계부의 해상도와 크기는 폴딩 경계부의 곡률 반경에 비례한다.
플렉시블 패널(600)이 펴지고 제1 영역(A), 제2 영역(B) 및 폴딩 경계부(C) 모두가 구동되면, 화면(A, B, C)의 크기와 해상도가 최대일 수 있다. 플렉시블 패널(600)이 폴딩 경계부를 사이에 두고 반으로 접히고 제1 영역(A) 또는 제3 영역(C) 중 어느 하나가 구동될 때, 화면의 크기와 해상도가 감소된다.
드라이브 IC(500)는 영상이나 정보를 표시하는 영역(A, B, C)의 픽셀 어레이를 구동한다.
플렉시블 패널(600)은 플라스틱 OLED 패널로 구현될 수 있다. 플라스틱 OLED 패널은 백 플레이트(Back plate) 상에 접착된 유기 박막 필름 상에 픽셀 어레이를 포함한다. 픽셀 어레이 위에 터치 센서 어레이가 형성될 수 있다.
백 플레이트는 PET(Polyethylene terephthalate) 기판일 수 있다. 백 플레이트 상에 유기 박막 필름이 형성된다. 유기 박막 필름 상에 픽셀 어레이와 터치 센서 어레이가 형성될 수 있다. 백 플레이트는 픽셀 어레이가 습도에 노출되지 않도록 유기 박막 필름을 향하는 투습을 차단한다. 유기 박막 필름은 얇은 PI(Polyimide) 필름 기판일 수 있다. 유기 박막 필름 상에 도시하지 않은 절연 물질로 다층의 버퍼막이 형성될 수 있다. 유기 박막 필름 상에 픽셀 어레이와 터치 센서 어레이에 인가되는 전원이나 신호를 공급하기 위한 배선들이 형성될 수 있다.
플렉시블 패널(600)의 기판에는 픽셀 어레이와 함께 게이트 구동부(520)가 실장될 수 있다. 게이트 구동부(520)는 도 14a 및 도 14b에 도시된 게이트 제어부(140)와, 시프트 레지스터(150)를 포함할 수 있다. 시프트 레지스터(150)는 스캔 펄스를 출력하는 스캔 구동부(SR1)와, EM 신호를 출력하는 EM 구동부(SR2)를 포함할 수 있다.
게이트 구동부(520)는 제1 내지 제3 제어신호들(SW1, SW2, SW3)에 응답하여 각 영역의 스타트 라인과 엔드 라인을 선택하여 게이트 펄스를 게이트 라인들에 인가할 수 있다. 게이트 구동부(520)는 플렉시블 패널(600) 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다.
드라이브 IC(500)는 데이터 출력 채널들을 통해 데이터 라인들(DL1~DL6)에 연결되어 데이터 라인들에 데이터 신호의 전압을 공급한다. 드라이브 IC(500)는 게이트 타이밍 신호 출력 채널들을 통해 게이트 구동부(520)를 제어하기 위한 게이트 타이밍 신호를 출력할 수 있다.
드라이브 IC(500)는 호스트 시스템(400), 제1 메모리(501), 및 플렉시블 패널(600)에 연결된다. 드라이브 IC(500)는 데이터 수신 및 연산부(508), 타이밍 콘트롤러(503), 및 데이터 구동부(506)를 포함한다.
드라이브 IC(500)는 감마 보상 전압 발생부(505), 전원부(504), 제2 메모리(502), 게이트 제어부(507) 등을 더 포함할 수 있다. 게이트 제어부(507)는 전술한 게이트 제어부와, 도면에서 생략된 레벨 시프터(Level shifter)를 포함할 수 있다.
데이터 수신 및 연산부(508)는 호스트 시스템(400)으로부터 디지털 신호로 입력된 픽셀 데이터를 수신하는 수신부(RX)와, 수신부(RX)를 통해 입력된 픽셀 데이터를 처리하여 화질을 향상시키는 데이터 연산부를 포함한다. 데이터 연산부는 압축된 픽셀 데이터를 디코딩(Decoding)하여 복원하는 데이터 복원부와, 미리 설정된 광학 보상값을 픽셀 데이터에 더하는 광학 보상부 등을 포함할 수 있다. 광학 보상값은 제조 공정에서 촬영된 카메라 영상을 바탕으로 측정된 화면의 휘도를 바탕으로 픽셀 데이터 각각의 휘도를 보정하기 위한 값으로 설정될 수 있다.
타이밍 콘트롤러(503)는 호스트 시스템(400)으로부터 수신되는 입력 영상의 픽셀 데이터를 데이터 구동부(506)에 제공한다. 타이밍 콘트롤러(503)는 게이트 구동부(520)를 제어하기 위한 게이트 타이밍 신호와, 데이터 구동부(506)를 제어하기 위한 소스 타이밍 신호를 발생하여 게이트 구동부(520)와 데이터 구동부(506)의 동작 타이밍을 제어한다. 타이밍 콘트롤러(503)는 전술한 스타트 라인 선택부(141)와, 스위치 제어신호 발생부(142), 및 복수의 스타트 신호 선택부(1401~140n)를 포함할 수 있다.
데이터 구동부(506)는 디지털-아날로그 변환기(Digital to Analog converter, 이하 "DAC"라 함)를 통해 타이밍 콘트롤러(503)로부터 수신된 픽셀 데이터(디지털 신호)를 감마 보상 전압으로 변환하여 데이터 신호(DATA1~DATA6)의 전압(이하, "데이터 전압"이라 함)을 출력한다. 데이터 구동부(506)로부터 출력된 데이터 전압은 드라이브 IC(500)의 데이터 채널에 연결된 출력 버퍼(Source AMP)를 통해 픽셀 어레이의 데이터 라인들(DL1~DL6)에 공급된다.
감마 보상 전압 발생부(505)는 전원부(504)로부터의 감마 기준 전압을 분압 회로를 통해 분배하여 계조별 감마 보상 전압을 발생한다. 감마 보상 전압은 픽셀 데이터의 계조별로 전압이 설정된 아날로그 전압이다. 감마 보상 전압 발생부(505)로부터 출력된 감마 보상 전압은 데이터 구동부(506)에 제공된다.
게이트 제어부(507)는 전술한 실시예에서 설명된 구성과 실질적으로 동일한 회로 구성을 포함한다. 레벨 시프터는 게이트 타이밍 신호의 로우 레벨 전압(low level voltage)을 게이트 온 전압(VGL/VEL)으로 변환하고, 게이트 타이밍 신호의 하이 레벨 전압(high level voltage)을 게이트 오프 전압(VGH/VEH)으로 변환한다. 게이트 타이밍 신호는 스타트 펄스, 시프트 클럭, 제1 내지 제3 제어신호(SW1, SW2, SW3) 등을 포함한다.
전원부(504)는 직류-직류 변환기(DC-DC Converter)를 이용하여 플렉시블 패널(600)의 픽셀 어레이, 게이트 구동부(520), 및 드라이브 IC(500)의 구동에 필요한 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(504)는 호스트 시스템(400)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압, 게이트 온 전압(VGL). 게이트 오프 전압(VGH), 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vini) 등의 직류 전원을 발생할 수 있다. 감마 기준 전압은 감마 보상 전압 발생부(505)에 공급된다. 게이트 온 전압(VGL)과 게이트 오프 전압(VGH)은 레벨 시프터(507)와 게이트 구동부(520)에 공급된다. 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vini) 등의 픽셀 전원은 픽셀들(P)에 공통으로 공급된다.
초기화 전압(Vini)은 픽셀 구동 전압(ELVDD)보다 낮고 발광 소자(OLED)의 문턱 전압 보다 낮은 직류 전압으로 설정되어 발광 소자(OLED)의 발광을 억제한다. 초기화 전압(Vini)은 비활성화된 픽셀에 1 프레임 기간 이상 연속으로 발광 소자(OLED)의 애노드에 인가될 수 있다. 발광 소자(OLED)는 초기화 전압(Vini)이 애노드에 인가될 때 초기화된다.
제2 메모리(502)는 드라이브 IC(500)에 전원이 입력될 때 제1 메모리(501)로부터 수신된 보상값, 레지스터 설정 데이터 등을 저장한다. 보상값은 화질 향상을 한 다양한 알고리즘에 적용될 수 있다. 보상값은 광학 보상값을 포함할 수 있다.
레지스터 설정 데이터는 데이터 구동부(506), 타이밍 콘트롤러(503), 감마 보상 전압 발생부(505) 등의 동작을 정의한다. 제1 메모리(501)는 플래시 메모리(Flash memory)를 포함할 수 있다. 제2 메모리(502)는 SRAM(Static RAM)을 포함할 수 있다.
호스트 시스템(400)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(400)은 MIPI(Mobile Industry Processor Interface)를 통해 드라이브 IC(500)에 입력 영상의 픽셀 데이터를 전송할 수 있다. 호스트 시스템(400)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit)(310)를 통해 드라이브 IC(500)에 연결될 수 있다.
호스트 시스템(400)은 플렉시블 패널(600)의 폴딩 여부에 따라 드라이브 IC(400)의 구동을 제어하는 인에이블 신호(EN)를 출력할 수 있다. 인에이블 신호(EN)는 플렉시블 패널(600)의 폴딩 여부와, 폴딩 각도를 지시하는 정보를 포함할 수 있다.
호스트 시스템(400)은 기울기 센서를 이용하여 폴더블 디스플레이의 자세 변화를 감지할 수 있다. 호스트 시스템(400)은 기울기 센서의 출력 신호에 응답하여 드라이브 IC(500)를 제어 하여 화면 상에서 분할된 영역들(A, B, C) 각각의 온/오프(ON/OFF)를 제어할 수 있다. 기울기 센서는 자이로 센서 또는 가속도 센서를 포함할 수 있다. 호스트 시스템(400)은 폴더블 표시패널의 기울기 정보를 드라이브 IC(500)로 전송할 수 있다. 호스트 시스템(400)은 가속도 센서의 출력 신호에 응답하여 드라이브 IC(500)를 제어할 수 있다.
사용자가 폴더블 디스플레이를 접고 제1 영역(A)을 바라 보면, 드라이브 IC(500)는 호스트 시스템(400)의 제어 하에 제1 영역(A)을 활성화하여 제1 영역(A)에 영상을 표시하는 반면, 반대측의 제3 영역(C)을 비활성화하여 제1 화면을 블랙 계조를 표시하는 비활성화 영역으로 제어할 수 있다. 반대로, 사용자가 폴더블 디스플레이를 접고 제3 영역(C)을 바라 보면, 드라이브 IC(500)는 호스트 시스템(400)의 제어 하에 제3 영역(C)을 활성화하여 제3 영역(C)에 영상을 표시하는 반면, 제1 영역(A)을 비활성화 영역으로 제어할 수 있다. 사용자가 폴더블 디스플레이를 펴고 제1 및 제3 영역(A, C)을 바라 보면, 드라이브 IC(500)는 호스트 시스템(400)의 제어 하에 제1 영역(A), 제2 영역(B), 및 제3 영역(C)을 활성화하여 전체 화면을 활성화 영역으로 구동할 수 있다. 이 때, 컨텐츠나 어플리케이션에 따라 각 영역(A, B, C)의 프레임 주파수가 달라질 수 있다.
도 46은 픽셀 회로의 일 예를 보여 주는 회로도이다. 도 47은 도 46에 도시된 픽셀 회로의 구동 방법을 보여 주는 도면이다. 본 발명의 픽셀 회로는 도 46에 한정되지 않는다.
도 46 및 도 47을 참조하면, 픽셀 회로는 발광 소자(OLED), 발광 소자(OLED)에 전류를 공급하는 구동 소자(DT), 및 복수의 스위치 소자들(M01~M06)을 이용하여 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하여 구동 소자(DT)의 문턱 전압(Vth)만큼 구동 소자(DT)의 게이트 전압을 보상하는 내부 보상 회로를 포함한다. 구동 소자(DT)와 스위치 소자들(M01~M06) 각각은 p 채널 TFT로 구현될 수 있다.
내부 보상 회로의 동작은 제N-1 스캔 펄스[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 제5 및 제6 스위치 소자들(M05, M06)이 턴-온되어 픽셀 회로를 초기화하는 초기화 기간, 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 따라 제1 및 제2 스위치 소자들(M01, M02)이 턴-온되어 구동 소자(DT)의 문턱 전압이 샘플링되어 커패시터(Cst)에 저장되는 샘플링 기간, 제1 내지 제6 스위치 소자들(M01~M06)이 오프 상태를 유지하는 데이터 기입 기간, 및 제3 및 제4 스위치 소자들(M01, M02)이 턴-온되어 발광 소자(OLED)가 발광되는 발광 기간으로 나뉘어진다. 발광 기간은 저 계조의 휘도를 정밀하게 EM 신호[EM(N)]의 듀티비(duty ration)로 정밀하게 표현하기 위하여, EM 신호[EM(N)]가 게이트 온 저압(VGL)과 게이트 오프 전압(VGH) 사이에서 소정의 듀티비로 스윙하여 제3 및 제4 스위치 소자들(M01, M02)이 온/오프를 반복할 수 있다.
발광 소자(OLED)는 유기 발광 다이오드로 구현되거나 무기 발광 다이오드로 구현될 수 있다. 이하에서 발광 소자(OLED)가 유기 발광 다이오드로 구현된 예를 설명하기로 한다.
발광 소자(OLED)는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함할 수 있다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(OLED)의 애노드는 제4 및 제6 스위치 소자들(M04, M06) 사이의 제4 노드(n4)에 연결된다. 제4 노드(n4)는 발광 소자(OLED)의 애노드, 제4 스위치 소자(M04)의 제2 전극, 및 제6 스위치 소자(M06)의 제2 전극에 연결된다. 발광 소자(OLED)의 캐소드는 저전위 전원 전압(VSS)이 인가되는 VSS 전극(106)에 연결된다. 발광 소자(OLED)는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 흐르는 전류(Ids)로 발광된다. 발광 소자(OLED)의 전류 패스는 제3 및 제4 스위치 소자(M03, M04)에 의해 스위칭된다.
스토리지 커패시터(Cst)는 VDD 라인(104)과 제1 노드(n1) 사이에 연결된다. 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상된 데이터 전압(Vdata)이 스토리지 커패시터(Cst)에 충전된다. 서브 픽셀들 각각에서 데이터 전압(Vdata)이 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상되기 때문에 서브 픽셀들에서 구동 소자(DT)의 특성 편차가 보상된다.
제1 스위치 소자(M01)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)와 제3 노드(n3)를 연결한다. 제2 노드(n2)는 구동 소자(DT)의 게이트, 스토리지 커패시터(Cst)의 제1 전극, 및 제1 스위치 소자(M01)의 제1 전극에 연결된다. 제3 노드(n3)는 구동 소자(DT)의 제2 전극, 제1 스위치 소자(M01)의 제2 전극, 및 제4 스위치 소자(M04)의 제1 전극에 연결된다. 제1 스위치 소자(M01)의 게이트는 제1 게이트 라인(31)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급 받는다. 제1 스위치 소자(M01)의 제1 전극은 제2 노드(n2)에 연결되고, 제1 스위치 소자(M01)의 제2 전극은 제3 노드(n3)에 연결된다.
제2 스위치 소자(M02)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다. 제2 스위치 소자(M02)의 게이트는 제1 게이트 라인(31)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급 받는다. 제2 스위치 소자(M02)의 제1 전극은 제1 노드(n1)에 연결된다. 제2 스위치 소자(M02)의 제2 전극은 데이터 전압(Vdata)이 인가되는 데이터 라인(102)에 연결된다. 제1 노드(n1)는 제2 스위치 소자(M02)의 제1 전극, 제3 스위치 소자(M02)의 제2 전극, 및 구동 소자(DT)의 제1 전극에 연결된다.
제3 스위치 소자(M03)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 VDD 라인(104)을 제1 노드(n1)에 연결한다. 제3 스위치 소자(M03)의 게이트는 제3 게이트 라인(33)에 연결되어 EM 신호[EM(N)]를 공급 받는다. 제3 스위치 소자(M03)의 제1 전극은 VDD 라인(104)에 연결된다. 제3 스위치 소자(M03)의 제2 전극은 제1 노드(n1)에 연결된다.
제4 스위치 소자(M04)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제3 노드(n3)를 발광 소자(OLED)의 애노드에 연결한다. 제4 스위치 소자(M04)의 게이트는 제3 게이트 라인(33)에 연결되어 EM 신호[EM(N)]를 공급 받는다. 제4 스위치 소자(M04)의 제1 전극은 제3 노드(n3)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.
EM 신호[EM(N)]는 제3 및 제4 스위치 소자들(M03, M04)의 온/오프를 제어하여 발광 소자(OLED)의 전류 패스(current path)를 스위칭함으로써 발광 소자(OLED)의 점소등 시간을 제어한다.
제5 스위치 소자(M05)는 제N-1 스캔 펄스[SCAN(N-1)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)를 Vini 라인(105)에 연결한다. 제5 스위치 소자(M05)의 게이트는 제2a 게이트 라인(32a)에 연결되어 제N-1 스캔 펄스[SCAN(N-1)]를 공급 받는다. 제5 스위치 소자(M05)의 제1 전극은 제2 노드(n2)에 연결되고, 제2 전극은 Vini 라인(105)에 연결된다.
제6 스위치 소자(M06)는 제N-1 스캔 펄스[SCAN(N-1)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 Vini 라인(105)을 제4 노드(n4)에 연결한다. 제6 스위치 소자(M06)의 게이트는 제2b 게이트 라인(32b)에 연결되어 제N-1 스캔 펄스[SCAN(N-1)]를 공급 받는다. 제6 스위치 소자(M06)의 제1 전극은 Vini 라인(105)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.
구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(OLED)에 흐르는 전류(Ids)를 조절하여 발광 소자(OLED)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.
초기화 기간(Tini) 동안 제N-1 스캔 펄스[SCAN(N-1)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 펄스[SCAN(N)]와 EM 신호[EM(N)]는 초기화 기간(Tini) 동안 게이트 오프 전압(VGH)을 유지한다. 따라서, 초기화 기간(Tini) 동안 제5 및 제6 스위치 소자들(M05, M06)이 턴-온(turn-on)되어 제2 및 제4 노드(n2, n4)가 Vini로 초기화된다. 초기화 기간(Tini)과 샘플링 기간(Tsam) 사이에 홀드 기간(Th)이 설정될 수 있다. 홀드 기간(Th)에서 게이트 펄스[SCAN(N-1), SCAN(N), EM(N)]는 이전 상태를 유지한다.
샘플링 기간(Tsam) 동안 제N 스캔 펄스[SCAN(N)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 펄스[SCAN(N)]의 펄스는 제N 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N-1 스캔 펄스[SCAN(N-1)]와 EM 신호[EM(N)]는 샘플링 기간(Tsam) 동안 게이트 오프 전압(VGH)을 유지한다. 따라서, 샘플링 기간(Tsam) 동안 제1 및 제2 스위치 소자들(M01, M01)이 턴-온된다.
샘플링 기간(Tsam) 동안 구동 소자(DT)의 게이트 전압(DTG)이 제1 및 제2 스위치 소자(M01, M02)를 통해 흐르는 전류에 의해 상승된다. 구동 소자(DT)가 턴-오프될 때 구동 소자(DT)가 턴-오프(turn-off)되기 때문에 게이트 노드 전압(DTG)이 Vdata - |Vth|이다. 이 때, 제1 노드(n)의 전압도 Vdata - |Vth|이다. 샘플링 기간(Tsam)에 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 |Vgs| = Vdata -(Vdata-|Vth|) = |Vth|이다.
데이터 기입 기간(Twr) 동안 제N 스캔 펄스[SCAN(N)]가 게이트 오프 전압(VGH)으로 반전된다. 제N-1 스캔 펄스[SCAN(N-1)]와 EM 신호[EM(N)]는 데이터 기입 기간(Twr) 동안 게이트 오프 전압(VGH)을 유지한다. 따라서, 데이터 기입 기간(Twr) 동안 모든 스위치 소자들(M01~M06)이 오프 상태를 유지한다.
발광 기간(Tem) 동안, EM 신호[EM(N)]가 게이트 오프 전압(VGH)으로 발생될 수 있다. 발광 기간(Tem) 동안, 저계조 표현력을 개선하기 위하여 EM 신호[EM(N)]가 소정의 듀티비로 온/오프되어 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙(swing)할 수 있다. 따라서, EM 신호[EM(N)]는 발광 기간(Tem)의 적어도 일부 기간 동안 게이트 온 전압(VGL)으로 발생될 수 있다.
EM 신호[EM(N)]가 게이트 온 전압(VGL)일 때 ELVDD와 발광 소자(OLED) 사이에 전류가 흘러 발광 소자(OLED)가 발광될 수 있다. 발광 기간(Tem) 동안, 제N-1 및 제N 스캔 펄스[SCAN(N-1), SCAN(N)는 게이트 오프 전압(VGH)을 유지한다. 발광 기간(Tem) 동안, 제3 및 제4 스위치 소자들(M03, M04)은 EM 신호(EM)의 전압 따라 온/오프를 반복한다. EM 신호[EM(N)]가 게이트 온 전압(VGL)일 때 제3 및 제4 스위치 소자들(M03, M04)이 턴-온되어 발광 소자(OLED)에 전류가 흐른다. 이 때, 구동 소자(DT)의 Vgs는 |Vgs| = ELVDD - (Vdata-|Vth|)이고, 발광 소자(OLED)에 흐르는 전류는 K(ELVDD-Vdata)2이다. K는 구동 소자(DT)의 전하 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 비례 상수이다.
제5 및 제6 스위치 소자들(M05, M06)의 게이트들이 서로 다른 게이트 라인(32a, 32b)에 연결될 수 있다. 제6 스위치 소자(M06)의 제어신호가 도 7a 및 도 18과 같이 활성화 영역과 비활성화 영역에서 달라질 수 있다. 활성화 영역의 경우, 도 7a에 도시된 바와 같이 제6 스위치 소자(M06)의 게이트에 제N-1 스캔 펄스[SCAN(N-1)]가 인가될 수 있다. 비활성화 영역의 경우, 도 18에 도시된 바와 같이 제6 스위치 소자(M06)의 게이트에 제N 스캔 펄스[SCAN(N)]가 인가될 수 있다.
활성화 영역의 픽셀에서, 제5 및 제6 스위치 소자들(M05, M06)의 게이트에는 제N-1 스캔 펄스[SCAN(N-1)]가 인가된다. 반면에, 비활성화 영역의 경우에 도 18에 도시된 바와 같이 제5 스위치 소자(M05)의 게이트에 제N-1 스캔 펄스[SCAN(N-1)]가 인가된 후에, 제6 스위치 소자(M06)에 제N 스캔 펄스[SCAN(N)]가 인가된다.
비활성화 영역에서 제6 스위치 소자(M06)는 제N 스캔 펄스[SCAN(N)]에 응답하여 발광 소자(OLED)의 애노드 전압을 초기화 전압(Vini)으로 낮추어 발광 소자(OLED)의 발광을 억제한다. 그 결과, 비활성화 영역의 픽셀들은 픽셀들이 발광하지 않기 때문에 블랙(black) 계조의 휘도를 유지한다. 본 발명은 샘플링 기간(Tsam) 동안 제6 스위치 소자(M06)를 턴-온시켜 초기화 전압(Vini)을 발광 소자(OLED)의 애노드에 인가하는 것만으로 비활성화 영역의 휘도를 블랙 계조의 휘도로 제어할 수 있다. 이 때, 발광 소자(OLED)의 애노드에 연결된 다른 노드들의 영향을 차단하기 위하여, 도 18에 도시된 바와 같이 제3 및 제4 스위치 소자(M03, M04)가 턴-오프되는 것이 바람직하다.
도 48 내지 도 50은 폴더블 디스플레이의 폴딩 및 언폴딩시에 화면 구동 방법을 보여 주는 도면들이다.
도 48을 참조하면, 플렉시블 패널(600)이 접혀질 때 드라이브 IC(500)는 작은 해상도의 화면을 구동한다(S131 및 S132). 작은 해상도의 화면은 제1 및 제2 영역(A, B) 중에서 사용자가 바라 보는 활성화 영역일 수 있다. 작은 해상도의 화면은 기준 프레임 주파수로 구동되거나 기준 프레임 주파수와 다른 주파수로 구동될 수 있다. 여기서, 기준 프레임 주파수와 다른 주파수는 기준 프레임 주파수 보다 높거나 작은 프레임 주파수를 의미한다.
플렉시블 패널(600)의 화면이 펴진 언폴딩(Unfolding) 상태에서, 드라이브 IC(500)는 큰 해상도의 화면을 구동한다(S131 및 S133). 큰 해상도의 화면은 제1 영역(A), 제2 영역(B), 및 제3 영역(C)을 합한 최대 화면의 활성화 영역일 수 있다. 큰 해상도의 화면은 기준 프레임 주파수로 구동되거나 기준 프레임 주파수와 다른 주파수로 구동될 수 있다.
도 49를 참조하면, 플렉시블 패널(600)이 접혀질 때 드라이브 IC(500)는 작은 해상도의 화면을 구동한다(S141 내지 S144). 폴딩 상태에서, 드라이브 IC(500)에 입력되는 영상 신호의 프레임 주파수가 변할 수 있다. 이 경우, 드라이브 IC(500)는 입력 영상 신호의 프레임 주파수를 감지하여 작은 해상도의 화면을 변경된 주파수로 구동한다(S142 및 S143). 변경된 주파수는 기준 프레임 주파수와 다른 프레임 주파수를 의미한다. 폴딩 상태에서 드라이브 IC(500)의 입력 주파수가 변하지 않으면, 드라이브 IC(500)는 작은 해상도의 화면을 기준 프레임 주파수로 구동한다(S142 및 S144).
플렉시블 패널(600)이 접히지 않은 언폴딩(Unfolding) 상태이면, 드라이브 IC(500)는 큰 해상도의 화면을 구동한다(S145 내지 S147). 언폴딩 상태에서, 드라이브 IC(500)에 입력되는 영상 신호의 프레임 주파수가 변할 수 있다. 이 경우, 드라이브 IC(500)는 입력 영상 신호의 프레임 주파수를 감지하여 큰 해상도의 화면을 변경된 프레임 주파수로 구동한다(S145 및 S146). 언폴딩 상태에서 드라이브 IC(500)의 입력 주파수가 변하지 않으면, 드라이브 IC(500)는 큰 해상도의 화면을 기준 프레임 주파수로 구동한다(S145 및 S147).
본 발명의 폴더블 디스플레이는 폴딩 상태에서 어느 한 화면을 VR(Virtual reality) 모드로 구동할 수 있다. VR 모드에서 사용자가 멀미와 피로감을 느끼지 않도록 사용자가 움직일 때 높은 프레임 주파수로 사용자의 움직임을 실시간 반영하여 영상을 이동시킬 필요가 있다.
도 50을 참조하면, 플렉시블 패널(600)이 폴딩되면 드라이브 IC(500)는 작은 해상도의 화면을 구동한다(S151 내지 S154).
폴딩 상태에서, 사용자가 폴더블 디스플레이를 접은 상태에서 VR 모드를 선택할 수 있다. 이 때, 호스트 시스템(400)은 사용자에 의해 선택된 VR 컨텐츠의 영상 신호를 드라이브 IC(500)로 전송한다. 호스트 시스템(2000은 기울기 센서의 출력 신호에 응답하여 사용자의 움직임을 반영하여 픽셀 데이터를 렌더링(rendering)하여 높은 프레임 주파수의 영상 신호를 발생하여 드라이브 IC(500)로 전송할 수 있다. 드라이브 IC(500)는 VR 모드에서 기준 프레임 주파수 보다 높은 주파수의 입력 영상 신호를 수신하여 높은 주파수로 작은 해상도의 화면을 구동한다. 높은 주파수는 520Hz의 프레임 주파수일 수 있다(S152 및 S153). 폴딩 상태에서, VR 모드가 아니면 드라이브 IC(500)는 작은 해상도의 화면을 기준 프레임 주파수로 구동한다(S152 및 S153).
플렉시블 패널(600)이 접히지 않은 언폴딩 상태이면, 드라이브 IC(500)는 큰 해상도의 화면을 기준 프레임 주파수로 구동한다(S151 내지 S155).
본 발명의 다양한 실시예들에 따른 게이트 구동회로는 다음과 같이 설명될 수 있다.
실시예1: 게이트 구동회로는 도 14a 및 도 14b에 도시된 바와 같이 복수의 신호 전달부들(ST1~STn)을 이용하여 게이트 펄스를 순차적으로 출력하는 시프트 레지스터(150); 및 상기 신호 전달부들(ST1~STn) 각각의 스타트 신호 입력 노드(31)와 출력 노드(33)에 연결되고, 상기 신호 전달부들 각각의 스타트 신호 입력 노드(31)에 스타트 펄스(VST), 캐리 신호(CAR), 및 게이트 오프 전압(VGH) 중 어느 하나를 선택적으로 공급하고 상기 신호 전달부들(ST1~STn)의 출력 노드(33)로부터 상기 캐리 신호를 입력 받는 게이트 제어부(140)를 포함한다.
상기 신호 전달부들 각각(ST1~STn)이 상기 스타트 펄스와 상기 캐리 신호 중 어느 하나의 게이트 온 전압에 따라 충전되는 제1 제어 노드와, 상기 제1 제어 노드가 충전된 상태에서 상기 게이트 펄스를 출력하는 풀업 트랜지스터를 포함한다.
실시예2: 상기 게이트 제어부(140)는 도 15에 도시된 바와 같이 입력된 스타트 펄스를 선택 신호의 논리값에 따라 선택된 하나 이상의 출력 노드를 통해 출력하는 스타트 라인 선택부(141); 상기 시프트 레지스터의 시프트 타이밍을 제어하는 제1 제어신호, 상기 시프트 레지스터의 시프트 엔드 타이밍을 제어하는 제2 제어신호, 및 상기 시프트 레지스터의 스타트 타이밍을 제어하는 제3 제어신호를 발생하는 스위치 제어신호 발생부(142); 및 상기 스타트 라인 선택부와 상기 스위치 제어신호 발생부에 공통으로 연결되고, 대응하는 하나의 신호 전달부에 연결되는 복수의 스타트 신호 선택부(1401~1402)를 포함할 수 있다.
상기 복수의 스타트 신호 선택부(1401~1402) 각각은 상기 제1 내지 제3 제어신호에 응답하여 대응하는 신호 전달부의 스타트 신호 입력 노드에 상기 스타트 펄스(VST), 상기 캐리 신호(CAR), 및 상기 게이트 오프 전압(VGH) 중 선택된 어느 하나를 인가할 수 있다.
실시예3: 상기 스타트 신호 발생부(141)는 도 16 및 도 17에 도시된 바와 같이 상기 선택 신호의 논리값이 지시하는 하나 이상의 출력 노드를 통해 상기 스타트 펄스를 출력하는 디멀티플렉서를 포함할 수 있다.
실시예4: 상기 게이트 제어부(140)는 도 32에 도시된 바와 같이 표시패널의 이동양 정보와 입력 영상의 해상도 정보를 입력 받아 상기 표시패널에서 입력 영상이나 정보가 표시되는 활성화 영역의 스타트 라인을 지시하는 스타트 데이터, 상기 활성화 영역의 엔드 라인을 지시하는 엔드 데이터, 상기 스타트 펄스, 및 선택 신호를 출력하는 제1 제어부(321); 상기 스타트 데이터에 응답하여 제1 및 제3 제어신호(SW1, SW3)를 발생하는 제2 제어부(322); 상기 엔드 데이터에 응답하여 제2 제어신호(SW2)를 발생하는 제3 제어부(323); 상기 제1 제어부로부터 입력된 스타트 펄스를 상기 선택 신호의 논리값에 따라 선택된 하나 이상의 출력 노드를 통해 출력하는 스타트 라인 선택부(324); 및 상기 스타트 라인 선택부와 상기 제2 및 제3 제어부들에 공통으로 연결되고, 대응하는 하나의 신호 전달부에 연결되는 복수의 스타트 신호 선택부(1401~1402)를 포함할 수 있다.
상기 제1 제어신호는 시프트 레지스터의 시프트 타이밍을 제어할 수 있다. 상기 제2 제어시호는 상기 시프트 레지스터의 시프트 엔드 타이밍을 제어할 수 있다. 상기 제3 제어신호는 상기 시프트 레지스터의 스타트 타이밍을 제어할 수 있다. 상기 복수의 스타트 신호 선택부(1401~1402) 각각은 상기 제1 내지 제3 제어신호에 응답하여 대응하는 신호 전달부의 스타트 신호 입력 노드에 상기 스타트 펄스(VST), 상기 캐리 신호(CAR), 및 상기 게이트 오프 전압(VGH) 중 선택된 어느 하나를 인가할 수 있다.
실시예5: 상기 스타트 신호 선택부들(1401~1402) 각각은 도 16, 도 17, 및 도 32에 도시된 바와 같이, 상기 제1 제어신호의 전압 레벨에 따라 온/오프되는 제1 스위치 소자, 상기 제2 제어신호의 전압 레벨에 따라 온/오프되는 제2 스위치 소자, 및 상기 제3 제어신호의 전압 레벨에 따라 온/오프되는 제3 스위치 소자를 포함할 수 있다.
제1 스타트 신호 선택부의 제1 스위치 소자는 상기 제1 제어신호의 게이트 온 전압에 따라 턴-온되어 상기 스타트 펄스를 제1 신호 전달부의 스타트 신호 입력 노드에 인가할 수 있다. 제2 내지 제n(n은 3 이상의 자연수) 스타트 신호 선택부들 각각의 제1 스위치 소자는 상기 제1 제어신호의 게이트 온 전압에 따라 턴-온되어 이전 신호 전달부의 출력 노드로부터 입력된 상기 캐리 신호를 대응하는 신호 전달부의 스타트 신호 입력 노드에 인가할 수 있다. 상기 제1 내지 제n 스타트 신호 선택부들 각각에서, 상기 제2 스위치 소자는 상기 제2 제어신호의 게이트 온 전압에 따라 턴-온되어 상기 게이트 오프 전압을 대응하는 신호 전달부의 스타트 신호 입력 노드에 인가할 수 있다. 상기 제1 내지 제n 스타트 신호 선택부들 각각에서, 상기 제3 스위치 소자는 상기 제3 제어신호의 게이트 온 전압에 따라 턴-온되어 상기 스타트 신호 발생부로부터의 상기 스타트 펄스를 대응하는 신호 전달부의 스타트 신호 입력 노드에 인가할 수 있다.
실시예6: 도 16, 도 17, 및 도 32에 도시된 바와 같이 상기 표시패널의 변위가 발생될 때 상기 제2 및 제3 제어신호들 중 적어도 하나가 시프트될 수 있다.
실시예7: 상기 제2 제어부(322)는 도 34a, 도 34b 및 도 37에 도시된 바와 같이 양방향 시프트 레지스터를 이용하여 상기 제1 및 제3 제어신호들(SW1,SW3)을 시프트하고, 상기 제3 제어부(323)는 양방향 시프트 레지스터를 이용하여 상기 제2 제어신호(SW2)를 시프트할 수 있다.
실시예8: 상기 제2 제어부(322)는 도 34에 도시된 바와 같이 상기 표시패널이 이동되는 동안 상기 제1 및 제3 제어신호들(SW1,SW3)을 매 프레임 기간마다 시프트하고, 상기 제3 제어부(323)는 상기 표시패널이 이동되는 동안 상기 제1 및 제3 제어신호들(SW1,SW3)의 시프트 방향과 반대 방향으로 상기 제2 제어신호(SW2)를 시프트할 수 있다.
실시예9: 상기 제2 제어부(322)는 도 37에 도시된 바와 같이 상기 제1 및 제3 제어신호들(SW1,SW3)를 위아래로 시프트하고, 상기 제3 제어부(323)는 상기 제1 및 제3 제어신호들(SW1,SW3)의 시프트 방향과 같은 방향으로 상기 제2 제어신호(SW2)를 위아래로 시프트할 수 있다.
실시예10: 상기 제1, 제2 및 제3 제어신호들은 도 36 및 도 37에 도시된 바와 같이 상기 표시패널의 이동 방향의 반대 방향으로 시프트될 수 있다.
실시예11: 상기 게이트 제어부는 도 38에 도시된 바와 같이 BDI 구간에서 상기 스타트 펄스를 하나 이상의 상기 신호 전달부들에 동시에 인가하여 블랙 계조 전압에 동기되는 게이트 펄스를 이웃한 게이트 라인들에 동시에 인가할 수 있다.
본 발명의 다양한 실시예들에 따른 표시장치는 다음과 같이 설명될 수 있다.
실시예1: 표시장치는 데이터 라인들과 게이트 라인들이 교차되고 입력 영상의 픽셀 데이터가 기입되는 픽셀들이 배치된 화면을 포함하여 서로 다른 두 개 이상의 영상이 표시 가능한 표시패널(100, 600); 상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동부(10, 506); 및 상기 게이트 제어부와 상기 시프트 레지스터를 이용하여 상기 게이트 라인들에 게이트 펄스를 공급하는 게이트 구동부(20, 520)를 포함한다.
실시예2: 상기 화면은 도 21 내지 도 27에 도시된 바와 같이 제1 영상이 표시되는 제1 영역; 및 제2 영상이 표시되는 제2 영역을 포함할 수 있다. 상기 제1 및 제2 영상의 프레임 주파수가 상기 게이트 제어부에 의해 서로 다르게 제어될 수 있다.
실시예3: 표시장치는 도 22 내지 도 24에 도시된 바와 같이 상기 제1 영상의 픽셀 데이터만 상기 제1 영역의 픽셀들에 기입되는 1 프레임 기간 동안, 상기 제2 영역이 블랙 계조를 표시하거나 이전 영상을 표시할 수 있다. 상기 스타트 펄스가 제1 영역의 제1 픽셀 라인에 연결된 신호 전달부의 스타트 신호 입력 노드에 입력되고, 상기 제1 영역의 나머지 픽셀 라인들에 연결된 신호 전달부들의 스타트 신호 입력 노드에 상기 캐리 신호가 순차적으로 입력될 수 있다. 상기 제2 영역의 픽셀 라인들에 연결된 신호 전달부들의 스타트 신호 입력 노드에 상기 게이트 오프 전압이 동시에 입력될 수 있다.
실시예4: 도 25 내지 도 27에 도시된 바와 같이 상기 제1 영상의 픽셀 데이터가 상기 제1 영역의 픽셀들에 기입되고, 상기 제2 영상의 픽셀 데이터가 상기 제2 영역의 픽셀들에 기입되는 1 프레임 기간 동안, 상기 스타트 펄스가 제1 영역의 제1 픽셀 라인에 연결된 신호 전달부의 스타트 신호 입력 노드에 입력되고, 상기 제1 영역의 나머지 픽셀 라인들과 상기 제2 영역의 픽셀 라인들에 연결된 신호 전달부들의 스타트 신호 입력 노드에 상기 캐리 신호가 순차적으로 입력될 수 있다.
실시예5: 상기 게이트 구동부는 도 34a, 도 34b 및 도 37에 도시된 바와 같이 상기 표시패널이 이동되는 동안, 상기 화면 상에서 영상이 표시되는 영역의 스타트 라인과 엔드 라인의 게이트 라인들에 인가되는 게이트 펄스들의 위치를 매 프레임 기간마다 시프트할 수 있다.
실시예6: 상기 게이트 구동부는 도 34a 및 도 34b에 도시된 바와 같이 상기 표시패널이 이동되는 동안, 상기 영상이 표시되는 영역의 스타트 라인의 게이트 라인에 인가되는 게이트 펄스를 매 프레임 기간마다 시프트하고, 상기 엔드 라인의 게이트 라인에 인가되는 게이트 펄스들의 위치를 상기 스타트 라인의 게이트 라인에 인가되는 게이트 펄스의 시프트 방향과 반대 방향으로 시프트할 수 있다.
실시예7: 상기 게이트 구동부는 도 36 및 도 37에 도시된 바와 같이 상기 스타트 라인의 게이트 라인에 인가되는 게이트 펄스를 위아래로 시프트하고, 상기 엔드 라인의 게이트 라인에 인가되는 게이트 펄스를 상기 스타트 라인의 게이트 라인에 인가되는 게이트 펄스과 같은 방향으로 시프트할 수 있다.
실시예8: 도 36 및 도 37에 도시된 바와 같이 상기 스타트 라인에 인가되는 게이트 펄스와 상기 엔드 라인에 인가되는 게이트 펄스는 상기 표시패널의 이동 방향의 반대 방향으로 시프트될 수 있다.
실시예9: 상기 게이트 제어부는 도 38에 도시된 같이 상기 스타트 펄스를 하나 이상의 상기 신호 전달부들에 동시에 인가하여 블랙 계조 전압에 동기되는 게이트 펄스를 이웃한 게이트 라인들에 동시에 인가할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 데이터 구동부
20: 게이트 구동부
140: 게이트 제어부 141, 324: 스타트 라인 선택부
142: 스위치 제어신호 발생부 1401~140n: 스타트 신호 선택부
150: 시프트 레지스터 SW1, SW2, SW3: 제어신호
M1, M2, M3: 스위치 소자 321: 제1 제어부
322: 제2 제어부 323: 제3 제어부
ST1~STn: 신호 전달부 SR1: 스캔 구동부
SR2: EM 구동부 31: 스타트 신호 입력 노드
32: 클럭 입력 노드 33: 출력 노드
100, 600 : 플렉시블 패널
140: 게이트 제어부 141, 324: 스타트 라인 선택부
142: 스위치 제어신호 발생부 1401~140n: 스타트 신호 선택부
150: 시프트 레지스터 SW1, SW2, SW3: 제어신호
M1, M2, M3: 스위치 소자 321: 제1 제어부
322: 제2 제어부 323: 제3 제어부
ST1~STn: 신호 전달부 SR1: 스캔 구동부
SR2: EM 구동부 31: 스타트 신호 입력 노드
32: 클럭 입력 노드 33: 출력 노드
100, 600 : 플렉시블 패널
Claims (20)
- 복수의 신호 전달부들을 이용하여 게이트 펄스를 순차적으로 출력하는 시프트 레지스터; 및
상기 신호 전달부들 각각의 스타트 신호 입력 노드와 출력 노드에 연결되고, 상기 신호 전달부들 각각의 스타트 신호 입력 노드에 스타트 펄스, 캐리 신호, 및 게이트 오프 전압 중 어느 하나를 선택적으로 공급하고 상기 신호 전달부들의 출력 노드로부터 상기 캐리 신호를 입력 받는 게이트 제어부를 포함하고,
상기 신호 전달부들 각각이 상기 스타트 펄스와 상기 캐리 신호 중 어느 하나의 게이트 온 전압에 따라 충전되는 제1 제어 노드와, 상기 제1 제어 노드가 충전된 상태에서 상기 게이트 펄스를 출력하는 풀업 트랜지스터를 포함하는 게이트 구동회로. - 제 1 항에 있어서,
상기 게이트 제어부는,
입력된 스타트 펄스를 선택 신호의 논리값에 따라 선택된 하나 이상의 출력 노드를 통해 출력하는 스타트 라인 선택부;
상기 시프트 레지스터의 시프트 타이밍을 제어하는 제1 제어신호, 상기 시프트 레지스터의 시프트 엔드 타이밍을 제어하는 제2 제어신호, 및 상기 시프트 레지스터의 스타트 타이밍을 제어하는 제3 제어신호를 발생하는 스위치 제어신호 발생부; 및
상기 스타트 라인 선택부와 상기 스위치 제어신호 발생부에 공통으로 연결되고, 대응하는 하나의 신호 전달부에 연결되는 복수의 스타트 신호 선택부를 포함하고,
상기 복수의 스타트 신호 선택부 각각은 상기 제1 내지 제3 제어신호에 응답하여 대응하는 신호 전달부의 스타트 신호 입력 노드에 상기 스타트 펄스, 상기 캐리 신호, 및 상기 게이트 오프 전압 중 선택된 어느 하나를 인가하는 게이트 구동회로. - 제 2 항에 있어서,
상기 스타트 신호 발생부는,
상기 선택 신호의 논리값이 지시하는 하나 이상의 출력 노드를 통해 상기 스타트 펄스를 출력하는 디멀티플렉서를 포함하는 게이트 구동회로. - 제 1 항에 있어서,
상기 게이트 제어부는,
표시패널의 이동양 정보와 입력 영상의 해상도 정보를 입력 받아 상기 표시패널에서 입력 영상이나 정보가 표시되는 활성화 영역의 스타트 라인을 지시하는 스타트 데이터, 상기 활성화 영역의 엔드 라인을 지시하는 엔드 데이터, 상기 스타트 펄스, 및 선택 신호를 출력하는 제1 제어부;
상기 스타트 데이터에 응답하여 제1 및 제3 제어신호를 발생하는 제2 제어부;
상기 엔드 데이터에 응답하여 제2 제어신호를 발생하는 제3 제어부;
상기 제1 제어부로부터 입력된 스타트 펄스를 상기 선택 신호의 논리값에 따라 선택된 하나 이상의 출력 노드를 통해 출력하는 스타트 라인 선택부; 및
상기 스타트 라인 선택부와 상기 제2 및 제3 제어부들에 공통으로 연결되고, 대응하는 하나의 신호 전달부에 연결되는 복수의 스타트 신호 선택부를 포함하고,
상기 제1 제어신호는 시프트 레지스터의 시프트 타이밍을 제어하고,
상기 제2 제어시호는 상기 시프트 레지스터의 시프트 엔드 타이밍을 제어하고,
상기 제3 제어신호는 상기 시프트 레지스터의 스타트 타이밍을 제어하며,
상기 복수의 스타트 신호 선택부 각각은 상기 제1 내지 제3 제어신호에 응답하여 대응하는 신호 전달부의 스타트 신호 입력 노드에 상기 스타트 펄스, 상기 캐리 신호, 및 상기 게이트 오프 전압 중 선택된 어느 하나를 인가하는 게이트 구동회로. - 제 2 항 또는 제 4 항에 있어서,
상기 스타트 신호 선택부들 각각은 상기 제1 제어신호의 전압 레벨에 따라 온/오프되는 제1 스위치 소자, 상기 제2 제어신호의 전압 레벨에 따라 온/오프되는 제2 스위치 소자, 및 상기 제3 제어신호의 전압 레벨에 따라 온/오프되는 제3 스위치 소자를 포함하고,
제1 스타트 신호 선택부의 제1 스위치 소자는 상기 제1 제어신호의 게이트 온 전압에 따라 턴-온되어 상기 스타트 펄스를 제1 신호 전달부의 스타트 신호 입력 노드에 인가하고,
제2 내지 제n(n은 3 이상의 자연수) 스타트 신호 선택부들 각각의 제1 스위치 소자는 상기 제1 제어신호의 게이트 온 전압에 따라 턴-온되어 이전 신호 전달부의 출력 노드로부터 입력된 상기 캐리 신호를 대응하는 신호 전달부의 스타트 신호 입력 노드에 인가하고,
상기 제1 내지 제n 스타트 신호 선택부들 각각에서, 상기 제2 스위치 소자는 상기 제2 제어신호의 게이트 온 전압에 따라 턴-온되어 상기 게이트 오프 전압을 대응하는 신호 전달부의 스타트 신호 입력 노드에 인가하고,
상기 제1 내지 제n 스타트 신호 선택부들 각각에서, 상기 제3 스위치 소자는 상기 제3 제어신호의 게이트 온 전압에 따라 턴-온되어 상기 스타트 신호 발생부로부터의 상기 스타트 펄스를 대응하는 신호 전달부의 스타트 신호 입력 노드에 인가하는 게이트 구동회로. - 제 4 항에 있어서,
상기 표시패널의 변위가 발생될 때 상기 제2 및 제3 제어신호들 중 적어도 하나가 시프트되는 게이트 구동회로. - 제 4 항에 있어서,
상기 제2 제어부는 양방향 시프트 레지스터를 이용하여 상기 제1 및 제3 제어신호들을 시프트시키고,
상기 제3 제어부는 양방향 시프트 레지스터를 이용하여 상기 제2 제어신호를 시프트시키는 게이트 구동회로. - 제 7 항에 있어서,
상기 제2 제어부는 상기 표시패널이 이동되는 동안 상기 제1 및 제3 제어신호들을 매 프레임 기간마다 시프트하고,
상기 제3 제어부는 상기 표시패널이 이동되는 동안 상기 제1 및 제3 제어신호들의 시프트 방향과 반대 방향으로 상기 제2 제어신호를 시프트하는 게이트 구동회로. - 제 7 항에 있어서,
상기 제2 제어부는 상기 제1 및 제3 제어신호들를 위아래로 시프트하고,
상기 제3 제어부는 상기 제1 및 제3 제어신호들의 시프트 방향과 같은 방향으로 상기 제2 제어신호를 위아래로 시프트하는 게이트 구동회로. - 제 9 항에 있어서,
상기 제1, 제2 및 제3 제어신호들은 상기 표시패널의 이동 방향의 반대 방향으로 시프트되는 게이트 구동회로. - 제 2 항에 있어서,
상기 게이트 제어부는,
상기 스타트 펄스를 하나 이상의 상기 신호 전달부들에 동시에 인가하는 게이트 구동회로. - 데이터 라인들과 게이트 라인들이 교차되고 입력 영상의 픽셀 데이터가 기입되는 픽셀들이 배치된 화면을 포함하여 서로 다른 두 개 이상의 영상이 표시 가능한 표시패널;
상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동부; 및
상기 게이트 라인들에 게이트 펄스를 공급하는 게이트 구동부를 포함하고,
상기 게이트 구동부는,
복수의 신호 전달부들을 이용하여 게이트 펄스를 순차적으로 출력하는 시프트 레지스터; 및
상기 신호 전달부들 각각의 스타트 신호 입력 노드와 출력 노드에 연결되고, 상기 신호 전달부들 각각의 스타트 신호 입력 노드에 스타트 펄스, 캐리 신호, 및 게이트 오프 전압 중 어느 하나를 선택적으로 공급하고 상기 신호 전달부들의 출력 노드로부터 상기 캐리 신호를 입력 받는 게이트 제어부를 포함하고,
상기 신호 전달부들 각각이 상기 스타트 펄스와 상기 캐리 신호 중 어느 하나의 게이트 온 전압에 따라 충전되는 제1 제어 노드와, 상기 제1 제어 노드가 충전된 상태에서 상기 게이트 펄스를 출력하는 풀업 트랜지스터를 포함하는 표시장치. - 제 12 항에 있어서,
상기 화면은,
제1 영상이 표시되는 제1 영역; 및
제2 영상이 표시되는 제2 영역을 포함하고,
상기 제1 및 제2 영상의 프레임 주파수가 서로 다른 표시장치. - 제 13 항에 있어서,
상기 제1 영상의 픽셀 데이터만 상기 제1 영역의 픽셀들에 기입되는 1 프레임 기간 동안, 상기 제2 영역이 블랙 계조를 표시하거나 이전 영상을 표시하고,
상기 스타트 펄스가 제1 영역의 제1 픽셀 라인에 연결된 신호 전달부의 스타트 신호 입력 노드에 입력되고, 상기 제1 영역의 나머지 픽셀 라인들에 연결된 신호 전달부들의 스타트 신호 입력 노드에 상기 캐리 신호가 순차적으로 입력되고,
상기 제2 영역의 픽셀 라인들에 연결된 신호 전달부들의 스타트 신호 입력 노드에 상기 게이트 오프 전압이 동시에 입력되는 표시장치. - 제 13 항에 있어서,
상기 제1 영상의 픽셀 데이터가 상기 제1 영역의 픽셀들에 기입되고, 상기 제2 영상의 픽셀 데이터가 상기 제2 영역의 픽셀들에 기입되는 1 프레임 기간 동안, 상기 스타트 펄스가 제1 영역의 제1 픽셀 라인에 연결된 신호 전달부의 스타트 신호 입력 노드에 입력되고, 상기 제1 영역의 나머지 픽셀 라인들과 상기 제2 영역의 픽셀 라인들에 연결된 신호 전달부들의 스타트 신호 입력 노드에 상기 캐리 신호가 순차적으로 입력되는 표시장치. - 제 12 항에 있어서,
상기 게이트 구동부는,
상기 표시패널이 이동되는 동안, 상기 화면 상에서 영상이 표시되는 영역의 스타트 라인과 엔드 라인의 게이트 라인들에 인가되는 게이트 펄스들의 위치를 매 프레임 기간마다 시프트하는 표시장치. - 제 16 항에 있어서,
상기 게이트 구동부는,
상기 표시패널이 이동되는 동안, 상기 영상이 표시되는 영역의 스타트 라인의 게이트 라인에 인가되는 게이트 펄스를 매 프레임 기간마다 시프트하고,
상기 엔드 라인의 게이트 라인에 인가되는 게이트 펄스들의 위치를 상기 스타트 라인의 게이트 라인에 인가되는 게이트 펄스의 시프트 방향과 반대 방향으로 시프트하는 표시장치. - 제 16 항에 있어서,
상기 게이트 구동부는,
상기 스타트 라인의 게이트 라인에 인가되는 게이트 펄스를 위아래로 시프트하고,
상기 엔드 라인의 게이트 라인에 인가되는 게이트 펄스를 상기 스타트 라인의 게이트 라인에 인가되는 게이트 펄스과 같은 방향으로 시프트하는 표시장치. - 제 18 항에 있어서,
상기 스타트 라인에 인가되는 게이트 펄스와 상기 엔드 라인에 인가되는 게이트 펄스는 상기 표시패널의 이동 방향의 반대 방향으로 시프트되는 표시장치. - 제 12 항에 있어서,
상기 게이트 제어부는,
상기 스타트 펄스를 하나 이상의 상기 신호 전달부들에 동시에 인가하는 표시장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200061709A KR20210144400A (ko) | 2020-05-22 | 2020-05-22 | 게이트 구동회로 및 이를 이용한 표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200061709A KR20210144400A (ko) | 2020-05-22 | 2020-05-22 | 게이트 구동회로 및 이를 이용한 표시장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210144400A true KR20210144400A (ko) | 2021-11-30 |
Family
ID=78722601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200061709A KR20210144400A (ko) | 2020-05-22 | 2020-05-22 | 게이트 구동회로 및 이를 이용한 표시장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20210144400A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024131143A1 (zh) * | 2022-12-23 | 2024-06-27 | 荣耀终端有限公司 | 一种折叠屏的显示方法及电子设备 |
-
2020
- 2020-05-22 KR KR1020200061709A patent/KR20210144400A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024131143A1 (zh) * | 2022-12-23 | 2024-06-27 | 荣耀终端有限公司 | 一种折叠屏的显示方法及电子设备 |
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