KR20210134215A - 에어 갭을 가지는 후면 유전체 층을 갖는 집적 회로 구조체 - Google Patents

에어 갭을 가지는 후면 유전체 층을 갖는 집적 회로 구조체 Download PDF

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KR20210134215A
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Abstract

집적 회로(IC) 구조체는 게이트 구조체, 소스 에피택셜 구조체, 드레인 에피택셜 구조체, 전면 상호연결 구조체, 후면 유전체 층 및 후면 비아를 포함한다. 소스 에피택셜 구조체와 드레인 에피택셜 구조체는 제각기 게이트 구조체의 양측에 있다. 전면 상호연결 구조체는 소스 에피택셜 구조체의 전면 및 드레인 에피택셜 구조체의 전면 상에 있다. 후면 유전체 층은 소스 에피택셜 구조체의 후면 및 드레인 에피택셜 구조체의 후면 상에 있으며 내부에 에어 갭을 갖는다. 후면 비아는 후면 유전체 층을 관통하여 소스 에피택셜 구조체 및 드레인 에피택셜 구조체의 첫 번째 것까지 연장된다.

Description

에어 갭을 가지는 후면 유전체 층을 갖는 집적 회로 구조체{INTEGRATED CIRCUIT STRUCTURE WITH BACKSIDE DIELECTRIC LAYER HAVING AIR GAP}
우선권 주장
본 출원은 2020년 4월 29일자로 출원되고 발명의 명칭이 “Backside Air Dielectric Structure”인 미국 가출원 제63/017,141호의 이익을 주장하며, 이 미국 가출원은 이로써 참조에 의해 포함된다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 발전함에 따라, 제조 및 설계 이슈 둘 모두로부터의 도전 과제는 핀 FET(Fin FET) 및 게이트 올 어라운드(gate-all-around, GAA) FET를 포함한, 다중 게이트 전계 효과 트랜지스터(FET)와 같은 3차원 설계의 개발을 가져왔다. Fin FET에서, 게이트 전극은 채널 영역의 3개의 측면 표면에 인접해 있으며 게이트 전극과 채널 영역 사이에 게이트 유전체 층이 개재되어 있다. 게이트 구조체가 3개의 표면에서 핀을 둘러싸기(감싸기) 때문에, 트랜지스터는 기본적으로 핀 또는 채널 영역을 통과하는 전류를 제어하는 3개의 게이트를 갖는다. 안타깝게도, 채널의 하부 부분인 제4 측면은 게이트 전극으로부터 멀리 떨어져 있으며 따라서 면밀한 게이트 제어 하에 있지 않다. 이와 달리, GAA FET에서는, 채널 영역의 모든 측면 표면이 게이트 전극에 의해 둘러싸이고, 이는 채널 영역에서의 더 완전한 고갈을 가능하게 하고 더 급격한 문턱 전압 미만 전류 스윙(sub-threshold current swing, SS) 및 더 작은 드레인 유도 장벽 저하(drain induced barrier lowering, DIBL)로 인해 더 적은 단채널 효과(short-channel effect)를 가져온다.
본 개시의 양태는 첨부 도면을 보면서 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피처가 일정한 축척으로 그려져 있지 않음에 유의한다. 실제로, 논의의 명확성을 위해 다양한 피처의 치수가 임의로 증가되거나 감소될 수 있다.
도 1a 내지 도 1c는 일부 실시예에 따른 집적 회로 구조체를 형성하는 방법을 예시하는 플로차트이다.
도 2, 도 3, 도 4, 도 5a, 도 6a, 도 7a 및 도 8a는 도 1a 내지 도 1c의 방법의 중간 스테이지에서의 집적 회로 구조체의 일부 실시예의 사시도이다.
도 5b, 도 6b, 도 7b, 도 8b, 도 9 내지 도 13, 도 14a, 도 15 내지 도 25는 제1 절단면(cut)을 따른 도 1a 내지 도 1c의 방법의 중간 스테이지에서의 집적 회로 구조체의 일부 실시예의 단면도이다.
도 14b는 제2 절단면을 따른 도 1a 내지 도 1c의 방법의 중간 스테이지에서의 집적 회로 구조체의 일부 실시예의 단면도이다.
도 26 내지 도 33은 본 개시의 일부 다른 실시예에 따른 집적 회로 구조체를 제조하기 위한 다양한 스테이지의 단면도이다.
이하의 개시는 제공된 주제의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 이들은, 물론, 예에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다. 추가적으로, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 미치지 않는다.
게다가, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)" "상부의(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는, 본 명세서에서 설명의 용이함을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 기술하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향 외에도 사용 또는 동작 중의 디바이스의 상이한 배향을 포괄하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로 있음), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다. 본 명세서에서 사용되는 바와 같이, "대략", "약", "대략적으로" 또는 "실질적으로"는 일반적으로 주어진 값 또는 범위의 20% 이내, 또는 10% 이내, 또는 5% 이내를 의미할 것이다. 본 명세서에서 주어진 수치적 양은 대략적이며, 이는 "대략", "약", "대략적으로" 또는 "실질적으로"라는 용어가 명시적으로 언급되지 않더라도 추론될 수 있음을 의미한다.
본 개시는 일반적으로 집적 회로 구조체 및 이를 형성하는 방법에 관한 것이며, 더 상세하게는 게이트 올 어라운드(GAA) 트랜지스터의 소스 영역 및/또는 드레인 영역 아래에 후면 비아를 갖는 GAA 트랜지스터를 제조하는 것에 관한 것이다. 또한 본 개시가 다중 게이트 트랜지스터의 형태로 실시예를 제시한다는 점에 유의한다. 다중 게이트 트랜지스터는 채널 영역의 적어도 2개의 측면에 게이트 구조체가 형성된 그러한 트랜지스터를 포함한다. 이러한 다중 게이트 디바이스는 p형 금속 산화물 반도체 디바이스 또는 n형 금속 산화물 반도체 디바이스를 포함할 수 있다. 특정 예가 제시되며, 그의 핀형 구조로 인해, 본 명세서에서 FINFET이라고 지칭될 수 있다. 또한 게이트 올 어라운드(GAA) 디바이스라고 지칭되는 다중 게이트 트랜지스터 유형의 실시예가 본 명세서에서 제시된다. GAA 디바이스는 게이트 구조체 또는 그의 일 부분이 채널 영역의 4개의 측면에 형성된(예를 들면, 채널 영역의 일 부분을 둘러싸는) 임의의 디바이스를 포함한다. 본 명세서에서 제시된 디바이스는 나노시트 채널(들), 나노와이어 채널(들) 및/또는 다른 적합한 채널 구성으로 배치된 채널 영역을 갖는 실시예를 또한 포함한다. 단일의 연속적인 게이트 구조체와 연관된 하나 이상의 채널 영역(예를 들면, 나노시트)을 가질 수 있는 디바이스의 실시예가 본 명세서에서 제시된다. 그렇지만, 통상의 기술자는 본 교시가 단일 채널(예를 들면, 단일 나노시트) 또는 임의의 수의 채널에 적용될 수 있음을 인식할 것이다. 통상의 기술자는 본 개시의 양태로부터 이익을 얻을 수 있는 반도체 디바이스의 다른 예를 인식할 수 있다.
핀 전계 효과 트랜지스터(FinFET)에서의 핀 폭의 스케일이 감소함에 따라, 채널 폭 변동은 이동성 손실을 야기할 수 있다. 핀 전계 효과 트랜지스터의 대안으로서 나노시트 트랜지스터와 같은 GAA 트랜지스터가 연구되고 있다. 나노시트 트랜지스터에서는, 채널이 게이트에 의해 둘러싸이거나 캡슐화되도록, 채널(예를 들면, 나노시트 채널 또는 나노와이어 채널) 둘레 전부에 트랜지스터의 게이트가 만들어진다. 그러한 트랜지스터는 게이트에 의한 채널의 정전기 제어를 개선하는 이점이 있으며, 이는 또한 누설 전류를 완화시킨다.
많은 수의 GAA 트랜지스터를 갖는 집적 회로(IC) 구조체를 위한 더 많은 라우팅 공간을 생성하기 위해, 후면 금속 비아를 사용하여 GAA 트랜지스터의 소스 영역의 후면에 연결된 후면 전력 레일이 트랜지스터의 소스 영역의 전면 상에 형성된 전면 전력 레일에 대한 대안으로서 연구되고 있다. 그렇지만, 후면 금속 비아들 사이의 단축된 거리로 인해 저항 커패시턴스(RC) 시간 지연이 증가하고, 이에 의해 GAA 트랜지스터의 디바이스 성능을 저하시킬 수 있다. 따라서, 본 개시의 일부 실시예에서, 하나 이상의 에어 갭을 가지는 후면 층간 유전체(ILD) 층이 후면 금속 비아 주위에 형성된다. 에어 갭을 가지는 하나의 유리한 특징은 에어 갭 내의 공기가 1과 거의 동일한 비유전율(또는 유전 상수라고 함)을 나타낸다는 것이다. 그러한 낮은 유전 상수는 인접한 후면 비아들 사이의 용량성 결합을 감소시키는 데 도움이 된다. 그러한 감소된 용량성 결합은 신뢰성 특성을 개선시키는 데 도움이 될 수 있다.
다중 게이트 디바이스를 갖는 집적 회로 구조체의 제조를 포함한 반도체 제조 방법(M1)이 도 1a 내지 도 1c에 예시되어 있다. 본 명세서에서 사용되는 바와 같이, "다중 게이트 디바이스"라는 용어는 적어도 일부 게이트 재료가 디바이스의 적어도 하나의 채널의 다수의 측면 상에 배치되어 있는 디바이스(예를 들면, 반도체 트랜지스터)를 가리키는 데 사용된다. 일부 예에서, 다중 게이트 디바이스는 게이트 재료가 디바이스의 적어도 하나의 채널의 적어도 4개의 측면 상에 배치된 GAA 디바이스 또는 나노시트 디바이스로 지칭될 수 있다. 채널 영역은 "나노와이어"로 지칭될 수 있으며, 나노와이어는, 본 명세서에서 사용되는 바와 같이, 다양한 기하학적 형태(예를 들면, 원통형, 막대형) 및 다양한 치수의 채널 영역을 포함한다.
도 2, 도 3, 도 4, 도 5a, 도 6a, 도 7a 및 도 8a는 도 1a 내지 도 1c의 방법(M1)의 중간 스테이지에서의 집적 회로 구조체(100)의 일부 실시예의 사시도이다. 도 5b, 도 6b, 도 7b, 도 8b, 도 9 내지 도 13, 도 14a, 도 15 내지 도 25는, 채널의 길이 방향을 따라 있고 기판의 상부 표면에 수직인, 제1 절단면(예를 들면, 도 5a에서의 절단면(X-X))을 따른 방법(M1)의 중간 스테이지에서의 집적 회로 구조체(100)의 일부 실시예의 단면도이다. 도 14b는, 게이트 영역에 있고 채널의 길이 방향에 수직인, 제2 절단면(예를 들면, 도 5a에서의 절단면(Y-Y))을 따른 방법(M1)의 중간 스테이지에서의 집적 회로 구조체(100)의 일부 실시예의 단면도이다.
본 명세서에서 논의된 다른 방법 실시예 및 예시적인 디바이스와 마찬가지로, 집적 회로 구조체(100)의 일부가 CMOS 기술 프로세스 흐름에 의해 제조될 수 있고, 따라서 일부 프로세스가 본 명세서에서 단지 간략하게 설명된다는 것이 이해되어야 한다. 게다가, 예시적인 집적 회로 구조체는 다양한 다른 디바이스 및 피처, 예컨대, 추가적인 트랜지스터, 바이폴라 접합 트랜지스터, 저항기, 커패시터, 인덕터, 다이오드, 퓨즈, 정적 랜덤 액세스 메모리(SRAM) 및/또는 다른 로직 회로 등과 같은 다른 유형의 디바이스를 포함할 수 있지만, 본 개시의 개념의 더 나은 이해를 위해 단순화되어 있다. 일부 실시예에서, 예시적인 집적 회로 구조체는 상호 연결될 수 있는, PFET, NFET 등을 포함한, 복수의 반도체 디바이스(예를 들면, 트랜지스터)를 포함한다. 더욱이, 본 개시에서 제공된 방법 및 예시적인 도면의 나머지에서와 같이, 도 2 내지 도 25를 참조하여 주어진 임의의 설명을 포함한 방법(M1)의 프로세스 단계가 단지 예시적이고 이하의 청구범위에서 구체적으로 언급된 것을 넘어서 제한하는 것으로 의도되지 않음에 유의한다.
도 1a를 참조하면, 방법(M1)은 하나 이상의 에피택셜 층이 기판 상에서 성장되는 단계(S101)에서 시작된다. 도 2의 예를 참조하면, 단계(S101)의 일부 실시예에서, 에피택셜 스택(120)이 기판(110) 위에 형성된다. 일부 실시예에서, 기판(110)은 실리콘(Si)을 포함할 수 있다. 대안적으로, 기판(110)은 게르마늄(Ge), 실리콘 게르마늄(SiGe), III-V족 재료(예를 들면, GaAs, GaP, GaAsP, AlInAs, AlGaAs, GaInAs, InAs, GaInP, InP, InSb 및/또는 GaInAsP; 또는 이들의 조합) 또는 다른 적절한 반도체 재료를 포함할 수 있다. 일부 실시예에서, 기판(110)은 매립 유전체 층과 같은 SOI(semiconductor-on-insulator) 구조체를 포함할 수 있다. 또한 대안적으로, 기판(110)은, SIMOX(separation by implantation of oxygen) 기술, 웨이퍼 본딩, SEG, 또는 다른 적절한 방법으로 지칭되는 방법에 의해 형성된 것과 같은, 매립 산화물(BOX) 층과 같은 매립 유전체 층을 포함할 수 있다.
에피택셜 스택(120)은 제2 조성의 에피택셜 층(124)이 개재되어 있는 제1 조성의 에피택셜 층(122)을 포함한다. 제1 조성과 제2 조성은 상이할 수 있다. 일부 실시예에서, 에피택셜 층(122)은 SiGe이고 에피택셜 층(124)은 실리콘(Si)이다. 그렇지만, 상이한 산화 속도 및/또는 에칭 선택도를 갖는 제1 조성 및 제2 조성을 제공하는 것을 포함하는 다른 실시예가 가능하다. 일부 실시예에서, 에피택셜 층(122)이 SiGe를 포함하고 에피택셜 층(124)이 Si를 포함하는 경우, 에피택셜 층(124)의 Si 산화 속도는 에피택셜 층(122)의 SiGe 산화 속도보다 낮다.
에피택셜 층(124) 또는 그 일부는 다중 게이트 트랜지스터의 나노시트 채널(들)을 형성할 수 있다. 나노시트라는 용어는 본 명세서에서 나노스케일 또는 심지어 마이크로스케일 치수를 갖고, 이 부분의 단면 형상에 관계없이, 세장형 형상을 갖는 임의의 재료 부분을 가리키는 데 사용된다. 따라서, 이 용어는 원형 및 실질적으로 원형 단면의 세장형 재료 부분과, 예를 들어, 원통형 형상 또는 실질적으로 직사각형 단면을 포함한 빔 또는 막대형 재료 부분 둘 모두를 가리킨다. 디바이스의 채널 또는 채널들을 규정하기 위해 에피택셜 층(124)을 사용하는 것은 아래에서 더 논의된다.
에피택셜 층(122)의 3개의 층과 에피택셜 층(124)의 3개의 층이 도 2에 예시된 바와 같이 교호하여 배열되며, 이는 단지 예시를 위한 것이며 청구범위에 구체적으로 언급된 것을 넘어서 제한하는 것으로 의도되지 않음에 유의한다. 임의의 수의 에피택셜 층이 에피택셜 스택(120)에 형성될 수 있고; 층의 수는 트랜지스터에 대한 원하는 채널 영역의 수에 의존한다는 것이 이해될 수 있다. 일부 실시예에서, 에피택셜 층(124)의 수는 2 내지 10이다.
일부 실시예에서, 각각의 에피택셜 층(122)은 약 1 나노미터(nm) 내지 약 10 nm 범위의 두께를 갖지만, 다른 범위가 본 개시의 다양한 실시예의 범위 내에 있다. 에피택셜 층(122)은 두께가 실질적으로 균일할 수 있다. 일부 실시예에서, 각각의 에피택셜 층(124)은 약 1 nm 내지 약 10 nm 범위의 두께를 갖지만, 다른 범위가 본 개시의 다양한 실시예의 범위 내에 있다. 일부 실시예에서, 스택의 에피택셜 층(124)은 두께가 실질적으로 균일하다. 아래에서 더 상세히 설명되는 바와 같이, 에피택셜 층(124)은 후속적으로 형성되는 다중 게이트 디바이스에 대한 채널 영역(들)으로서 역할할 수 있고 두께는 디바이스 성능 고려 사항에 기초하여 선택된다. 채널 영역(들)에서의 에피택셜 층(122)은 궁극적으로 제거될 수 있고, 후속적으로 형성되는 다중 게이트 디바이스에 대한 인접 채널 영역(들) 사이의 수직 거리를 규정하는 역할을 할 수 있으며, 두께는 디바이스 성능 고려 사항에 기초하여 선택된다. 따라서, 에피택셜 층(122)은 희생 층이라고도 지칭될 수 있고, 에피택셜 층(124)은 채널 층이라고도 지칭될 수 있다.
예로서, 스택(120)의 층의 에피택셜 성장은 분자 빔 에피택시(MBE) 프로세스, MOCVD(metalorganic chemical vapor deposition) 프로세스, 및/또는 다른 적합한 에피택셜 성장 프로세스에 의해 수행될 수 있다. 일부 실시예에서, 에피택셜 층(124)과 같은 에피택셜적으로 성장된 층은 기판(110)과 동일한 재료를 포함한다. 일부 실시예에서, 에피택셜적으로 성장된 층(122 및 124)은 기판(110)과 상이한 재료를 포함한다. 위에서 언급된 바와 같이, 적어도 일부 예에서, 에피택셜 층(122)은 에피택셜적으로 성장된 실리콘 게르마늄(SiGe) 층을 포함하고 에피택셜 층(124)은 에피택셜적으로 성장된 실리콘(Si) 층을 포함한다. 대안적으로, 일부 실시예에서, 에피택셜 층(122 및 124) 중 어느 하나는 게르마늄, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체, 또는 이들의 조합과 같은 다른 재료를 포함할 수 있다. 논의된 바와 같이, 에피택셜 층(122 및 124)의 재료는 상이한 산화 및/또는 에칭 선택도 속성을 제공하는 것에 기초하여 선택될 수 있다. 일부 실시예에서, 예를 들어, 에피택셜 성장 프로세스 동안 의도적인 도핑이 수행되지 않는 경우, 에피택셜 층(122 및 124)은 실질적으로 도펀트가 없다(즉, 약 0 cm3　내지 약 1×1018　cm3의 외인성 도펀트 농도를 가짐).
이어서, 방법(M1)은 패터닝에 의해 반도체 핀이 형성되는 단계(S102)로 진행한다. 도 3의 예를 참조하면, 블록(S102)의 일부 실시예에서, 기판(110)으로부터 연장되는 복수의 반도체 핀(130)이 형성된다. 다양한 실시예에서, 핀(130) 각각은 기판(110)으로부터 형성된 기판 부분(112) 및 에피택셜 층(122 및 124)을 포함하는 에피택셜 스택의 에피택셜 층 각각의 부분을 포함한다. 핀(130)은 이중 패터닝 또는 다중 패터닝 프로세스를 포함한 적합한 프로세스를 사용하여 제조될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 프로세스와 자기 정렬 프로세스를 조합하여, 예를 들어, 단일의 직접 포토리소그래피 프로세스를 사용하여 달리 획득 가능한 것보다 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여, 패터닝된 희생 층과 나란히 스페이서가 형성된다. 이어서 희생 층이 제거되고, 남아 있는 스페이서 또는 맨드릴은 이어서 초기 에피택셜 스택(120)을 에칭하는 것에 의해 핀(130)을 패터닝하는 데 사용될 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(RIE) 및/또는 다른 적합한 프로세스를 포함할 수 있다.
도 2 및 도 3에 예시된 바와 같은 예시된 실시예에서, 핀(130)을 패터닝하기 전에 에피택셜 스택(120) 위에 하드 마스크(HM) 층(910)이 형성된다. 일부 실시예에서, HM 층은 산화물 층(912)(예를 들면, SiO2를 포함할 수 있는 패드 산화물 층) 및 산화물 층 위에 형성된 질화물 층(914)(예를 들면, Si3N4를 포함할 수 있는 패드 질화물 층)을 포함한다. 산화물 층(912)은 에피택셜 스택(120)과 질화물 층(914) 사이의 접착 층으로서 작용할 수 있고, 질화물 층(914)을 에칭하는 것에 대한 에칭 정지 층으로서 작용할 수 있다. 일부 예에서, HM 산화물 층(912)은 열적으로 성장된 산화물, CVD(chemical vapor deposition)로 퇴적된 산화물 및/또는 ALD(atomic layer deposition)로 퇴적된 산화물을 포함한다. 일부 실시예에서, HM 질화물 층(914)은 CVD 및/또는 다른 적합한 기술에 의해 HM 산화물 층(912) 상에 퇴적된다.
핀(130)은 포토리소그래피 및 에칭 프로세스를 포함한 적합한 프로세스를 사용하여 후속적으로 제조될 수 있다. 포토리소그래피 프로세스는 HM 층(910) 위에 포토레지스트 층(도시되지 않음)을 형성하는 것, 패턴에 따라 포토레지스트를 노광시키는 것, 노광후 베이킹(post-exposure bake) 프로세스를 수행하는 것, 및 레지스트를 현상하여 레지스트를 포함한 패터닝된 마스크를 형성하는 것을 포함할 수 있다. 일부 실시예에서, 레지스트를 패터닝하여 패터닝된 마스크 요소를 형성하는 것은 전자 빔(e-빔) 리소그래피 프로세스 또는, 예를 들어, 약 1 내지 100 nm의 파장을 갖는 극자외선(EUV) 영역의 광을 사용하는 EUV 리소그래피 프로세스를 사용하여 수행될 수 있다. 이어서 패터닝된 마스크는 기판(110)의 영역과 그 위에 형성된 층을 보호하는 데 사용될 수 있는 반면, 에칭 프로세스는 보호되지 않은 영역에서 HM 층(910)을 관통하여, 에피택셜 스택(120)을 관통하여 그리고 기판(110) 내로 트렌치(102)를 형성하며, 이에 의해 복수의 연장되는 핀(130)을 남긴다. 트렌치(102)는 건식 에칭(예를 들면, 반응성 이온 에칭), 습식 에칭 및/또는 이들의 조합을 사용하여 에칭될 수 있다. 예를 들어, (예를 들면, 마스크 또는 격리 영역에 의해) 핀 영역을 규정하는 것 및 핀(130)의 형태로 에피택셜 스택(120)을 에피택셜적으로 성장시키는 것을 포함한, 기판 상에 핀을 형성하는 방법의 수많은 다른 실시예가 또한 사용될 수 있다.
도 1a 및 도 4를 참조하면, 방법(M1)은 핀(130)을 개재하는 얕은 트렌치 격리(shallow trench isolation, STI) 피처(140)를 형성하는 단계(S103)로 진행한다. 제한이 아닌 예로서, 유전체 층이 먼저 기판(110) 위에 퇴적되어, 트렌치(102)를 유전체 재료로 충전한다. 일부 실시예에서, 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 플루오르 도핑된 실리케이트 유리(FSG), 로우-k(low-k) 유전체, 이들의 조합, 및/또는 다른 적합한 재료를 포함할 수 있다. 다양한 예에서, 유전체 층은 CVD 프로세스, 대기압 미만(subatmospheric) CVD(SACVD) 프로세스, 유동성 CVD 프로세스, ALD 프로세스, 물리적 기상 퇴적(PVD) 프로세스 및/또는 다른 적합한 프로세스에 의해 퇴적될 수 있다. 일부 실시예에서, 유전체 층의 퇴적 이후에, 집적 회로 구조체(100)는, 예를 들어, 유전체 층의 품질을 개선시키기 위해 어닐링될 수 있다. 일부 실시예에서, 유전체 층(및 후속적으로 형성되는 STI 피처(140))은, 예를 들어, 하나 이상의 라이너 층을 갖는 다층 구조체를 포함할 수 있다.
격리(STI) 피처를 형성하는 일부 실시예에서, 유전체 층의 퇴적 이후에, 퇴적된 유전체 재료는, 예를 들어, 화학적 기계적 폴리싱(CMP) 프로세스에 의해 박형화되고 평탄화된다. 일부 실시예에서, (도 3에 예시된 바와 같은) HM 층(910)은 CMP 정지 층으로서 기능한다. 핀(130)을 개재하는 STI 피처(140)가 리세싱된다. 도 4의 예를 참조하면, STI 피처(140)가 리세싱되어, STI 피처(140)보다 위로 연장되는 핀(130)을 제공한다. 일부 실시예에서, 리세싱 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 및/또는 이들의 조합을 포함할 수 있다. HM 층(910)은 또한 STI 피처(140)의 리세싱 이전, 그 동안 및/또는 그 이후에 제거될 수 있다. HM 층(910)의 질화물 층(914)은, 예를 들어, H3PO4 또는 다른 적합한 에천트를 사용하는 습식 에칭 프로세스에 의해 제거될 수 있다. 일부 실시예에서, HM 층(910)의 산화물 층(912)은 STI 피처(140)를 리세싱하는 데 사용되는 동일한 에천트에 의해 제거된다. 일부 실시예에서, 핀(130)의 노출된 상부 부분의 원하는 높이를 얻기 위해 (예를 들면, 에칭 시간을 제어하는 것에 의해) 리세싱 깊이가 제어된다. 예시된 실시예에서, 원하는 높이는 핀(130) 내의 에피택셜 스택(120)의 층 각각을 노출시킨다.
이어서 방법(M1)은 희생 층/피처, 상세하게는 더미 게이트 구조체가 형성되는 단계(S104)로 진행한다. 본 논의가 더미 게이트 구조체가 형성되고 후속적으로 대체되는 대체 게이트 프로세스에 관한 것이지만, 다른 구성이 가능할 수 있다.
도 5a 및 도 5b를 참조하면, 게이트 구조체(150)가 형성된다. 일부 실시예에서, 게이트 구조체(150)는 후속적으로 제거되는 더미(희생) 게이트 구조체이다. 따라서, 게이트 라스트 프로세스(gate-last process)를 사용하는 일부 실시예에서, 게이트 구조체(150)는 더미 게이트 구조체이고 집적 회로 구조체(100)의 후속 프로세싱 스테이지에서 최종 게이트 구조체로 대체될 것이다. 상세하게는, 더미 게이트 구조체(150)가 아래에서 논의되는 바와 같이 추후 프로세싱 스테이지에서 하이-k(high-k) 유전체 층(HK) 및 금속 게이트 전극(MG)으로 대체될 수 있다. 일부 실시예에서, 더미 게이트 구조체(150)는 기판(110) 위에 형성되고 적어도 부분적으로 핀(130) 위에 배치된다. 더미 게이트 구조체(150) 아래에 놓인 핀(130)의 부분은 채널 영역으로 지칭될 수 있다. 더미 게이트 구조체(150)는 또한 핀(130)의 소스/드레인(S/D) 영역, 예를 들어, 채널 영역의 대향 측면에서 그에 인접해 있는 핀(130)의 영역을 규정할 수 있다.
예시된 실시예에서, 단계(S104)는 먼저 핀(130) 위에 더미 게이트 유전체 층(152)을 형성한다. 일부 실시예에서, 더미 게이트 유전체 층(152)은 SiO2, 실리콘 질화물, 하이-k 유전체 재료 및/또는 다른 적합한 재료를 포함할 수 있다. 다양한 예에서, 더미 게이트 유전체(152)은 CVD 프로세스, 대기압 미만 CVD(SACVD) 프로세스, 유동성 CVD 프로세스, ALD 프로세스, PVD 프로세스 또는 다른 적합한 프로세스에 의해 퇴적될 수 있다. 예로서, 더미 게이트 유전체 층(152)은 후속 프로세스(예를 들면, 더미 게이트 구조체의 후속 형성)에 의한 핀(130)에 대한 손상을 방지하기 위해 사용될 수 있다. 후속적으로, 단계(S104)는 더미 게이트 전극 층(154)과 다수의 층(156 및 158)(예를 들면, 산화물 층(156) 및 질화물 층(158))을 포함할 수 있는 하드 마스크를 포함하는 더미 게이트 구조체(150)의 다른 부분을 형성한다. 일부 실시예에서, 더미 게이트 구조체(150)는 층 퇴적, 패터닝, 에칭은 물론, 다른 적합한 프로세싱 단계와 같은 다양한 프로세스 단계에 의해 형성된다. 예시적인 층 퇴적 프로세스는 CVD(저압 CVD 및 플라스마 강화 CVD 둘 모두를 포함함), PVD, ALD, 열 산화, e-빔 증발, 또는 다른 적합한 퇴적 기술, 또는 이들의 조합을 포함한다. 예를 들어, 게이트 구조체를 형성할 때, 패터닝 프로세스는 리소그래피 프로세스(예를 들면, 포토리소그래피 또는 e-빔 리소그래피)를 포함하고, 리소그래피 프로세스는 포토레지스트 코팅(예를 들면, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광후 베이킹, 포토레지스트 현상, 헹굼, 건조(예를 들면, 스핀 건조 및/또는 하드 베이킹), 다른 적합한 리소그래피 기술 및/또는 이들의 조합을 추가로 포함할 수 있다. 일부 실시예에서, 에칭 프로세스는 건식 에칭(예를 들면, RIE 에칭), 습식 에칭 및/또는 다른 에칭 방법을 포함할 수 있다. 일부 실시예에서, 더미 게이트 전극 층(154)은 다결정 실리콘(폴리실리콘)을 포함할 수 있다. 일부 실시예에서, 하드 마스크는 SiO2를 포함할 수 있는 패드 산화물 층과 같은 산화물 층(156) 및 Si3N4 및/또는 실리콘 산질화물을 포함할 수 있는 패드 질화물 층과 같은 질화물 층(158)을 포함한다. 일부 실시예에서, 더미 게이트 전극 층(154)을 패터닝한 후에, 더미 게이트 유전체 층(152)이 핀(130)의 S/D 영역으로부터 제거된다. 에칭 프로세스는 습식 에칭, 건식 에칭 및/또는 이들의 조합을 포함할 수 있다. 에칭 프로세스는 핀(130), 더미 게이트 전극 층(154), 산화물 층(156) 및 질화물 층(158)을 실질적으로 에칭하지 않으면서 더미 게이트 유전체 층(152)을 선택적으로 에칭하도록 선택된다.
도 1a를 참조하면, 이어서 방법(M1)은 게이트 스페이서가 더미 게이트 구조체의 측벽 상에 형성되는 단계(S105)로 진행한다. 도 5a 및 도 5b에 예시된 바와 같이, 단계(S105)의 일부 실시예에서, 스페이서 재료 층이 기판 상에 퇴적된다. 스페이서 재료 층은 게이트 측벽 스페이서를 형성하기 위해 후속적으로 에치백되는 컨포멀 층일 수 있다. 예시된 실시예에서, 스페이서 재료 층(160)은 더미 게이트 구조체(150)의 상부 및 측벽 상에 컨포멀하게 배치된다. 스페이서 재료 층(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, SiCN 막, 실리콘 산탄화물, SiOCN 막 및/또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 일부 실시예에서, 스페이서 재료 층(160)은 제1 스페이서 층(162) 및 제1 스페이서 층(162) 위에 형성된 제2 스페이서 층(164)(도 5b에 예시됨)과 같은 다수의 층을 포함한다. 예로서, 스페이서 재료 층(160)은 CVD 프로세스, 대기압 미만 CVD(SACVD) 프로세스, 유동성 CVD 프로세스, ALD 프로세스, PVD 프로세스 또는 다른 적합한 프로세스와 같은 프로세스를 사용하여 게이트 구조체(150) 위에 유전체 재료를 퇴적시키는 것에 의해 형성될 수 있다. 이어서 (예를 들면, 핀(130)의 소스/드레인 영역에서) 더미 게이트 구조체(150)에 의해 덮이지 않은 핀(130)의 부분을 노출시키기 위해, 퇴적된 스페이서 재료 층(160)에 대해 이방성 에칭 프로세스가 수행된다. 이러한 이방성 에칭 프로세스에 의해 더미 게이트 구조체(150) 바로 위의 스페이서 재료 층의 부분이 완전히 제거될 수 있다. 더미 게이트 구조체(150)의 측벽 상의 스페이서 재료 층의 부분이 남아서, 간략함을 위해 게이트 스페이서(160)로서 표기되는 게이트 측벽 스페이서를 형성할 수 있다. 게이트 스페이서(160)가 도 5b의 단면도에서 다층 구조체이지만, 간략함을 위해 도 5a의 사시도에서 단일 층 구조체로 예시되어 있음에 유의한다.
도 1a를 참조하면, 이어서 방법(M1)은 핀의 노출된 부분이 제거되는 단계(S106)로 진행한다. 도 6a 및 도 6b를 참조하면, 단계(S106)의 일부 실시예에서, (예를 들면, 핀(130)의 소스/드레인 영역에서) 게이트 스페이서(160)를 넘어 측방으로 연장되는 반도체 핀(130)의 노출된 부분이, 예를 들어, 더미 게이트 구조체(150) 및 게이트 스페이서(160)를 에칭 마스크로서 사용하는 이방성 에칭 프로세스를 사용하여 에칭되어, 대응하는 더미 게이트 구조체(150) 사이에 반도체 핀(130) 내로의 리세스(R1)를 결과한다. 이방성 에칭 이후에, 희생 층(122) 및 채널 층(124)의 단부 표면은 이방성 에칭으로 인해 게이트 스페이서(160)의 각자의 최외측 측벽과 정렬된다. 일부 실시예에서, 이방성 에칭은 플라스마 소스 및 반응 가스를 사용한 건식 화학적 에칭에 의해 수행될 수 있다. 플라스마 소스는 유도 결합 플라스마(inductively coupled plasma, ICR) 소스, 변압기 결합 플라스마(transformer coupled plasma, TCP) 소스, 전자 사이클로트론 공명(electron cyclotron resonance, ECR) 소스 등일 수 있고, 반응 가스는, 예를 들어, 플루오르계 가스(예컨대, SF6, CH2F2, CH3F, CHF3 등), 염화물계 가스(예를 들면, Cl2), 브롬화수소 가스(HBr), 산소 가스(O2) 등, 또는 이들의 조합일 수 있다.
도 1a를 참조하면, 이어서 방법(M1)은 희생 층(122)이 측방으로 리세싱되는 단계(S107)로 진행한다. 도 7a 및 도 7b를 참조하면, 단계(S107)의 일부 실시예에서, 희생 층(122)이 적합한 에칭 기술을 사용하여 측방으로 또는 수평으로 리세싱되어, 각각이 대응하는 채널 층(124) 사이에 수직으로 있는 측방 리세스(R2)를 결과한다. 단계(S107)는 선택적 에칭 프로세스를 사용하여 수행될 수 있다. 제한이 아닌 예로서, 희생 층(122)은 SiGe이고 채널 층(124)은 실리콘이어서, 희생 층(122)의 선택적 에칭을 가능하게 한다. 일부 실시예에서, 선택적 습식 에칭은 Si를 에칭하는 것보다 빠른 에칭 속도로 SiGe를 에칭하는 APM 에칭(예를 들면, 암모니아 수산화물-과산화수소-물 혼합물)을 포함한다. 일부 실시예에서, 선택적 에칭은 SiGe 산화에 이어 SiGeOx 제거를 포함한다. 예를 들어, 산화는 O3　세정에 의해 제공될 수 있고, 이어서 SiGeOx가 Si를 에칭하는 것보다 빠른 에칭 속도로 SiGeOx를 선택적으로 에칭하는 NH4OH와 같은 에천트에 의해 제거될 수 있다. 더욱이, Si의 산화 속도가 SiGe의 산화 속도보다 훨씬 더 낮기(때때로 30배 더 낮기) 때문에, 채널 층(124)은 희생 층(122)을 측방으로 리세싱하는 프로세스에 의해 크게 에칭되지 않는다. 그 결과, 채널 층(124)은 희생 층(122)의 대향 단부 표면을 지나 측방으로 연장된다.
도 1a를 참조하면, 이어서 방법(M1)은 내부 스페이서가 측방으로 리세싱된 희생 층의 대향 단부 표면 상에 형성되는 단계(S108)로 진행한다. 도 8a 및 도 8b에 예시된 바와 같이, 단계(S108)의 일부 실시예에서, 내부 스페이서 재료 층(170)이 도 7a 및 도 7b를 참조하여 위에서 논의된 희생 층(122)의 측방 에칭에 의해 남겨진 리세스(R2)를 충전하도록 형성된다. 내부 스페이서 재료 층(170)은 SiO2, SiN, SiCN, 또는 SiOCN과 같은 로우-k 유전체 재료일 수 있고, ALD와 같은 적합한 퇴적 방법에 의해 형성될 수 있다. 내부 스페이서 재료 층(170)의 퇴적 이후에, 희생 층(122)의 측방 에칭에 의해 남겨진 리세스(R2)를 충전하는 퇴적된 내부 스페이서 재료(170)의 부분만이 남겨지도록, 퇴적된 내부 스페이서 재료(170)를 트리밍하기 위해 이방성 에칭 프로세스가 수행될 수 있다. 트리밍 프로세스 이후에, 퇴적된 내부 스페이서 재료의 남아 있는 부분은 간략함을 위해 내부 스페이서(170)로 표기된다. 내부 스페이서(170)는 후속 프로세싱에서 형성되는 소스/드레인 영역으로부터 금속 게이트를 격리시키는 역할을 한다. 도 8a 및 도 8b의 예에서, 내부 스페이서(170)의 측벽은 채널 층(124)의 측벽과 정렬된다.
도 1a를 참조하면, 이어서 방법(M1)은 핀의 소스 영역이 추가로 리세싱되는 단계(S109)로 진행한다. 도 9를 참조하면, 단계(S109)의 일부 실시예에서, 패터닝된 마스크(P1)가 먼저 핀(130)의 드레인 영역(D)을 덮지만 핀(130)의 소스 영역(S)을 덮지 않도록 형성되고, 이어서 핀(130)의 소스 영역(S)이 리세싱되어, 반도체 핀(130)에 소스 영역 리세스(R3)를 결과한다. 일부 실시예에서, 패터닝된 마스크(P1)는 적합한 포토리소그래피 프로세스에 의해 형성된 포토레지스트 마스크일 수 있다. 예를 들어, 포토리소그래피 프로세스는 도 8a 및 도 8b에 예시된 바와 같이 구조체 위에 포토레지스트 층을 스핀 온 코팅하는 것, 노광후 베이킹 프로세스를 수행하는 것, 및 포토레지스트 층을 현상하여 패터닝된 마스크(P1)를 형성하는 것을 포함할 수 있다. 일부 실시예에서, 레지스트를 패터닝하여 패터닝된 마스크 요소를 형성하는 것은 전자 빔(e-빔) 리소그래피 프로세스 또는 극자외선(EUV) 리소그래피 프로세스를 사용하여 수행될 수 있다.
일단 패터닝된 마스크(P1)가 형성되면, 예를 들어, 이방성 에칭 프로세스를 사용하여 소스 영역(S)에 소스 영역 리세스(R3)가 형성될 수 있다. 일부 실시예에서, 이방성 에칭은 플라스마 소스 및 반응 가스를 사용한 건식 화학적 에칭에 의해 수행될 수 있다. 제한이 아닌 예로서, 플라스마 소스는 유도 결합 플라스마(ICR) 소스, 변압기 결합 플라스마(TCP) 소스, 전자 사이클로트론 공명(ECR) 소스 등일 수 있고, 반응 가스는 플루오르계 가스(예컨대, SF6, CH2F2, CH3F, CHF3 등), 염화물계 가스(예를 들면, Cl2), 브롬화수소 가스(HBr), 산소 가스(O2) 등, 또는 이들의 조합일 수 있다.
소스 영역 리세스(R3)는, 아래에서 더 상세히 논의될 것인 바와 같이, 후속적으로 형성되는 후면 ILD 층에 에어 갭이 형성될 수 있게 하기에 충분히 깊은 깊이(T3)를 갖는다. 달리 말하면, 소스 영역 리세스(R3)가 깊을수록, 후면 ILD 층에의 에어 갭의 형성이 더 쉬워진다. 그 결과, 소스 영역 리세스(R3)의 깊이(T3)는 후속 프로세싱에서의 에어 갭 형성을 가능하게 하도록 선택된다. 예로서, 소스 영역 리세스(R3)의 깊이(T3)는 약 30 nm 내지 약 100 nm의 범위에 있다. 소스 영역 리세스(R3)의 깊이(T3)가 지나치게 작은 경우, z 방향으로 (도 20에 예시된 바와 같은) 후속적으로 형성되는 갭(G4)의 갭 높이가 충분하지 않은 것으로 인해 에어 갭(예를 들면, 도 21에 예시된 에어 갭(272))이 잘 형성되지 않을 수 있다. 소스 영역 리세스(R3)의 깊이(T3)가 지나치게 큰 경우, (도 21에 예시된 바와 같은) 후속적으로 형성되는 후면 ILD 층(270)에서의 등가 k 값(즉, 유전 상수)은 후면 ILD 층(270) 내의 공기 공간이 충분하지 않기 때문에 그만큼 낮지 않을 수 있다. 그렇지만, 후면 ILD 층에 에어 갭이 형성될 수 있는 한, 소스 영역 리세스(R3)의 깊이(T3)의 다른 범위가 본 개시의 다양한 실시예의 범위 내에 있다. 더욱이, 소스 영역 리세스들(R3) 사이의 측방 거리(D3)가 짧을수록, 후면 ILD 층에의 에어 갭의 형성이 더 쉬워진다. 그 결과, 소스 영역 리세스들(R3) 사이의 측방 거리(D3)는 후속 프로세싱에서의 에어 갭 형성을 가능하게 하도록 선택된다. 예로서, 소스 영역 리세스들(R3) 사이의 측방 거리(D3)는 약 50 nm 내지 약 100 nm의 범위에 있다. 소스 영역 리세스들(R3) 사이의 측방 거리(D3)가 지나치게 작은 경우, 공기 공간이 너무 작을 수 있기 때문에, (도 21에 예시된 바와 같은) 후속적으로 형성되는 후면 ILD 층(270)에서의 등가 유전 상수가 충분히 낮지 않을 것인데, 이는 후면 ILD 층(270)의 퇴적 동안 퇴적된 유전체의 조기 병합에 기인한다. 소스 영역 리세스들(R3) 사이의 측방 거리(D3)가 지나치게 큰 경우, (도 21에 예시된 바와 같은) 에어 갭(272)이 잘 형성되지 않을 것이다. 그렇지만, 후면 ILD 층에 에어 갭이 형성될 수 있는 한, 소스 영역 리세스들(R3) 사이의 측방 거리(D3)의 다른 범위가 본 개시의 다양한 실시예의 범위 내에 있다.
소스 영역 리세스(R3)를 형성하기 위한 에칭 시간/지속기간은 소스 영역 리세스(R3)의 깊이(T3)가 위에서 논의된 바와 같은 범위 내의 목표 값을 충족시키는 것을 가능하게 하도록 선택된다. 제한이 아닌 예로서, 소스 영역 리세스(R3)를 형성하기 위한 에칭 시간/지속기간은 약 30초 내지 약 300초의 범위에 있다. 소스 영역 리세스(R3)를 형성하기 위한 에칭 시간/지속기간이 지나치게 짧은 경우, 소스 영역 리세스(R3)의 깊이(T3)가 후면 ILD 층에의 에어 갭 형성을 가능하게 하기에 불충분할 수 있다. 소스 영역 리세스(R3)를 형성하기 위한 에칭 시간/지속기간이 지나치게 긴 경우, 소스 영역 리세스(R3)의 깊이(T3)가 너무 깊을 수 있으며, 따라서 후면 ILD 층(270)에서의 공기 공간이 충분하지 않기 때문에 후속적으로 형성되는 후면 ILD 층(270)에서의 등가 유전 상수가 충분히 낮지 않을 수 있다.
도 9에 예시된 바와 같은 일부 실시예에서, 소스 영역 리세스(R3)는 내부 스페이서(170)의 최외측 측벽으로부터 측방으로 오프셋된 측벽을 가질 수 있다. 이러한 이유는 에천트 이온을 더미 게이트 구조체들(150) 사이의 깊은 리세스(R1) 내로 향하게 하는 것으로 인한 섀도잉 효과(shadowing effect) 때문이다. 그렇지만, 일부 다른 실시예에서, 소스 영역 리세스(R3)의 측벽은 내부 스페이서(170)의 최외측 측벽과 정렬될 수 있다.
도 1b를 참조하면, 이어서 방법(M1)은 희생 에피택셜 플러그가 각자의 소스 영역 리세스에 형성되는 단계(S110)로 진행한다. 도 10을 참조하면, 단계(S110)의 일부 실시예에서, 패터닝된 마스크(P1)를 제자리에 둔 상태에서, 에피택셜 재료가 희생 에피택셜 플러그(180)를 빌드업(build up)하여 소스 영역 리세스(R3)를 충전할 때까지 소스 영역 리세스(R)에 에피택셜 재료를 성장시키기 위해 에피택셜 성장 프로세스가 수행된다. 에피택셜 재료는 기판(110)과 상이한 조성을 가지며, 따라서 희생 에피택셜 플러그(180)와 기판(110) 사이에 상이한 에칭 선택도를 결과한다. 예를 들어, 기판(110)은 Si이고 희생 에피택셜 플러그(180)는 SiGe이다. 일부 실시예에서, 희생 에피택셜 플러그(180)가 후속 프로세싱에서 제거되고 최종 IC 제품에서 트랜지스터의 소스 단자로서 역할하지 않을 것이기 때문에, 희생 에피택셜 플러그(180)는 p형 도펀트(예를 들면, 붕소) 및 n형 도펀트(예를 들면, 인)가 없는 SiGe이다. 일부 실시예에서, 희생 에피택셜 플러그(180) 각각은 제1 SiGe 층(182) 및 제1 SiGe 층(182) 위의 제2 SiGe 층(184)을 갖는다. 제1 SiGe 층(182)과 제2 SiGe 층(184)은 적어도 게르마늄 원자 퍼센트(Ge%)가 상이하며, 이는 차례로 제1 SiGe 층(182)과 제2 SiGe 층(184) 사이에 상이한 에칭 선택도를 가능하게 한다. 특정 실시예에서, 제1 SiGe 층(182)은 제2 SiGe 층(184)보다 높은 게르마늄 원자 퍼센트를 갖는다. 제한이 아닌 예로서, 제1 SiGe 층(182)에서의 게르마늄 원자 퍼센트는 약 20% 내지 약 50%의 범위에 있고, 제2 SiGe 층(184)에서의 게르마늄 원자 퍼센트는 약 5% 내지 약 20%의 범위에 있다. 일단 희생 에피택셜 플러그(180)의 형성이 완료되면, 패터닝된 마스크(P1)가, 예를 들어, 애싱에 의해 제거된다.
SiGe가 Si 채널 층(124)의 단부 표면 상에 부주의로 형성되는 것을 방지하기 위해, SiGe 플러그(180)가 본 개시의 일부 실시예에 따라 상향식 방식으로 성장될 수 있다. 제한이 아닌 예로서, SiGe 플러그(180)는, 에피택셜 퇴적/부분 에칭 프로세스를 적어도 한 번 반복하는, 에피택셜 퇴적/부분 에칭 프로세스에 의해 성장될 수 있다. 그러한 반복된 퇴적/부분 에칭 프로세스는 CDE(cyclic deposition-etch) 프로세스라고도 한다. 일부 실시예에서, 이러한 SiGe 플러그(180)는, 제1 결정면과 상이한 제2 결정면을 갖는 채널 층(124)의 수직 단부 표면으로부터가 아니라 제1 결정면을 갖는 소스 영역 리세스(R3)의 바닥 표면으로부터의 실리콘 게르마늄의 선택적 성장을 촉진시키기 위해 에칭 가스가 첨가되는, 선택적 에피택셜 성장(SEG)에 의해 성장된다. 예를 들어, SiGe 플러그(180)는 에칭 가스로서의 HCl, Ge 전구체 가스로서의 GeH4, Si 전구체 가스로서의 DCS 및/또는 SiH4, 캐리어 가스로서의 H2 및/또는 N2와 같은 반응 가스를 사용하여 에피택셜적으로 성장된다. 일부 실시예에서, 에칭 가스는 Cl2, BCl3, BiCl3, BiBr3 등과 같은 다른 염소 함유 가스 또는 브롬 함유 가스일 수 있다.
소스 영역 리세스(R3)의 바닥 표면과 채널 층(124)의 수직 단부 표면이 상이한 결정 배향면을 갖기 때문에, 소스 영역 리세스(R3)의 바닥 표면에서의 SiGe 성장 속도가 채널 층(124)의 수직 단부 표면에서의 SiGe 성장 속도보다 빠르도록 하는 방식으로 (예를 들면, Ge 전구체 가스, Si 전구체 가스 및 캐리어 가스 간의 유량 비를 튜닝하는 것에 의해) SiGe 퇴적 조건이 제어된다. 따라서, 에칭 단계를 포함하는 SiGe 퇴적 단계는 상향식 SiGe 성장을 촉진시킨다. 예를 들어, SiGe는 채널 층(124)의 단부 표면으로부터보다 빠른 속도로 소스 영역 리세스(R3)의 바닥 표면으로부터 성장된다. 에칭 가스는 채널 층(124)의 단부 표면으로부터 성장된 SiGe는 물론 소스 영역 리세스(R3)의 바닥 표면으로부터 성장된 SiGe를 비슷한 에칭 속도로 에칭한다. 그렇지만, 소스 영역 리세스(R3)의 바닥 표면으로부터의 SiGe 성장 속도가 채널 층(124)의 단부 표면으로부터보다 빠르기 때문에, 순 효과는 SiGe가 상향식 방식으로 소스 영역 리세스(R3)의 바닥 표면으로부터 실질적으로 성장할 것이라는 점이다. 제한이 아닌 예로서, CDE 프로세스의 각각의 퇴적-에칭 사이클에서, 일단 채널 층(124)의 단부 표면이 노출되면 에칭 단계가 중지되고, 소스 영역 리세스(R3)의 바닥 표면으로부터 성장된 SiGe는 채널 층(124)의 단부 표면으로부터 성장된 SiGe보다 두껍기 때문에 소스 영역 리세스(R3)에 남아 있다. 이러한 방식으로, 상향식 성장이 실현될 수 있다. 위에서 논의된 바와 같은 CDE 프로세스는 Si 채널 층(124)의 단부 표면에는 없지만 소스 영역 리세스(R3)에는 SiGe 플러그(180)를 형성하는 방법을 설명하기 위한 일 예에 불과하며, 다른 적합한 기술이 또한 SiGe 플러그(180)를 형성하는 데 사용될 수 있다.
제1 SiGe 층(182)과 제2 SiGe 층(184)에서 상이한 게르마늄 원자 퍼센트를 달성하기 위해, Ge 전구체 가스(예를 들면, GeH4)의 유량 대 Si 전구체 가스(예를 들면, SiH4)의 유량의 비가 그 각자의 성장 프로세스에 대해 달라진다. 예를 들어, 제1 SiGe 층(182)의 에피택셜 성장 동안의 Ge 대 Si 전구체 유량 비는 제2 SiGe 층(184)에 대한 것보다 크다. 이러한 방식으로, 제1 SiGe 층(182)의 게르마늄 원자 퍼센트는 제2 SiGe 층(184)에 대한 것보다 더 크다.
도 1b를 참조하면, 이어서 방법(M1)은 소스 에피택셜 구조체가 희생 에피택셜 플러그 위에 형성되고 드레인 에피택셜 구조체가 핀의 드레인 영역 위에 형성되는 단계(S111)로 진행한다. 도 11의 예를 참조하면, 단계(S111)의 일부 실시예에서, 소스 에피택셜 구조체(190S)는 각자의 희생 에피택셜 플러그(180) 위에 형성되고, 드레인 에피택셜 구조체(190D)는 반도체 핀(130)의 드레인 영역(D) 위에 형성된다. 소스/드레인 에피택셜 구조체(190S/190D)는 희생 에피택셜 플러그(180) 및 핀(130) 상에 에피택셜 재료를 제공하는 에피택셜 성장 프로세스를 수행하는 것에 의해 형성될 수 있다. 에피택셜 성장 프로세스 동안, 더미 게이트 구조체(150) 및 게이트 측벽 스페이서(160)는 소스/드레인 에피택셜 구조체(190S/190D)를 소스/드레인 영역(S/D)으로 제한한다. 적합한 에피택셜 프로세스는 CVD 퇴적 기술(예를 들면, 기상 에피택시(VPE) 및/또는 초고진공 CVD(UHV-CVD)), 분자 빔 에피택시 및/또는 다른 적합한 프로세스를 포함한다. 에피택셜 성장 프로세스는 핀(130), 희생 에피택셜 플러그(180) 및 채널 층(124)의 반도체 재료의 조성과 상호작용하는 기체 및/또는 액체 전구체를 사용할 수 있다.
일부 실시예에서, 소스/드레인 에피택셜 구조체(190S/190D)는 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP, 또는 다른 적합한 재료를 포함할 수 있다. 소스/드레인 에피택셜 구조체(190S/190D)는 붕소 또는 BF2와 같은 p형 도펀트; 인 또는 비소와 같은 n형 도펀트; 및/또는 이들의 조합을 포함한 다른 적합한 도펀트를 포함하는 도핑 종(doping species)을 도입함으로써 에피택셜 프로세스 동안 인시츄 도핑될 수 있다. 소스/드레인 에피택셜 구조체(190S/190D)가 인시츄 도핑되지 않은 경우, 소스/드레인 에피택셜 구조체(190S/190D)를 도핑하기 위해 주입 프로세스(즉, 접합 주입 프로세스)가 수행된다. 일부 예시적인 실시예에서, NFET 디바이스에서의 소스/드레인 에피택셜 구조체(190S/190D)는 SiP를 포함하는 반면, PFET 디바이스에서의 것은 GeSnB 및/또는 SiGeSnB를 포함한다.
일부 실시예에서, 소스/드레인 에피택셜 구조체(190S/190D) 각각은 제1 에피택셜 층(192) 및 제1 에피택셜 층(192) 위의 제2 에피택셜 층(194)을 포함한다. 제1 에피택셜 층(192)과 제2 에피택셜 층(194)은 적어도 게르마늄 원자 퍼센트(Ge%) 또는 인 농도(P%)가 상이할 수 있다. 묘사된 실시예에서, 제1 에피택셜 층(192)은 희생 에피택셜 플러그(180) 및 핀(130)의 상부 표면으로부터 성장될 수 있을 뿐만 아니라 채널 층(124)의 단부 표면으로부터도 성장될 수 있다. 이러한 이유는 소스/드레인 에피택셜 구조체(190S/190D)의 형성이 희생 에피택셜 플러그(180)와 관련하여 이전에 논의된 바와 같은 상향식 접근법을 필요로 하지 않기 때문이다.
소스/드레인 에피택셜 구조체(190S/190D)가 PFET를 형성하기 위한 GeSnB 및/또는 SiGeSnB를 포함하는 일부 실시예에서, 제1 에피택셜 층(192)과 제2 에피택셜 층(194)은 적어도 게르마늄 원자 퍼센트(Ge%)가 상이하다. 특정 실시예에서, 제1 SiGe 층(192)은 제2 SiGe 층(194)보다 낮은 게르마늄 원자 퍼센트를 갖는다. 제1 SiGe 층(192)에서의 낮은 게르마늄 원자 퍼센트는 핀(130)에서의 도핑되지 않은 Si로 쇼트키 장벽을 감소시키는 데 도움이 된다. 제2 SiGe 층(194)에서의 높은 게르마늄 원자 퍼센트는 소스/드레인 접촉 저항을 감소시키는 데 도움이 된다. 제한이 아닌 예로서, 제1 SiGe 층(192)에서의 게르마늄 원자 퍼센트는 약 5% 내지 약 20%의 범위에 있고, 제2 SiGe 층(194)에서의 게르마늄 원자 퍼센트는 약 30% 내지 약 50%의 범위에 있다. 일부 실시예에서, 제2 SiGe 층(194)은 경사(gradient) 게르마늄 원자 퍼센트를 가질 수 있다. 예를 들어, 제2 SiGe 층(194)에서의 게르마늄 원자 퍼센트는 제1 SiGe 층(192)으로부터의 거리가 증가할수록 증가한다.
소스/드레인 에피택셜 구조체(190S/190D)가 NFET를 형성하기 위한 SiP를 포함하는 일부 실시예에서, 제1 SiP 층(192)과 제2 SiP 층(194)은 적어도 인 농도(P%)가 상이하다. 특정 실시예에서, 제1 SiP 층(192)은 제2 SiP 층(194)보다 낮은 인 농도를 갖는다. 제1 SiP 층(192)에서의 낮은 인 농도는 핀(130)에서의 도핑되지 않은 Si로 쇼트키 장벽을 감소시키는 데 도움이 된다. 제2 SiP 층(194)에서의 높은 인 농도는 소스/드레인 접촉 저항을 감소시키는 데 도움이 된다. 제한이 아닌 예로서, 제1 SiP 층(192)에서의 인 농도는 약 10% 내지 약 30%의 범위에 있고, 제2 SiP 층(194)에서의 인 농도는 약 20% 내지 약 60%의 범위에 있다. 일부 실시예에서, 제2 SiP 층(194)은 경사 인 농도를 가질 수 있다. 예를 들어, 제2 SiP 층(194)에서의 인 농도는 제1 SiP 층(192)으로부터의 거리가 증가할수록 증가한다.
일단 소스/드레인 에피택셜 구조체(190S/190D)가 형성되면, 소스/드레인 에피택셜 구조체(190S/190D) 내의 p형 도펀트 또는 n형 도펀트를 활성화시키기 위해 어닐링 프로세스가 수행될 수 있다. 어닐링 프로세스는, 예를 들어, 급속 열 어닐링(rapid thermal anneal, RTA), 레이저 어닐링, 밀리초 열 어닐링(millisecond thermal annealing, MSA) 프로세스 등일 수 있다.
도 1b 및 도 12를 참조하면, 이어서 방법(M1)은 기판(110) 상에 전면 ILD 층(210)이 형성되는 단계(S112)로 진행한다. ILD 층(210)은 다중 게이트 트랜지스터의 전면(즉, 게이트가 소스/드레인 영역(190S/190D)으로부터 돌출되는 다중 게이트 트랜지스터의 측면) 상에 형성되기 때문에 이 맥락에서 "전면" ILD 층이라고 지칭된다. 일부 실시예에서, ILD 층(210)을 형성하기 전에 콘택트 에칭 정지 층(contact etch stop layer, CESL)(200)이 또한 형성된다. 일부 예에서, CESL은 실리콘 질화물 층, 실리콘 산화물 층, 실리콘 산질화물 층, 및/또는 전면 ILD 층(210)과 상이한 에칭 선택도를 갖는 다른 적합한 재료를 포함한다. CESL은 플라스마 강화 화학적 기상 퇴적(PECVD) 프로세스 및/또는 다른 적합한 퇴적 또는 산화 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 전면 ILD 층(210)은 테트라에틸오소실리케이트(TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 보로포스포실리케이트 유리(BPSG), 용융 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG)와 같은 도핑된 실리콘 산화물, 및/또는 CESL(200)과 상이한 에칭 선택도를 갖는 다른 적합한 유전체 재료와 같은 재료를 포함한다. 전면 ILD 층(210)은 PECVD 프로세스 또는 다른 적합한 퇴적 기술에 의해 퇴적될 수 있다. 일부 실시예에서, 전면 ILD 층(210)의 형성 이후에, 집적 회로 구조체(100)는 전면 ILD 층(210)을 어닐링하기 위해 높은 열 버짓의 프로세스(high thermal budget process)를 거칠 수 있다.
일부 예에서, 전면 ILD 층을 퇴적시킨 후에, 전면 ILD 층의 잉여 재료를 제거하기 위해 평탄화 프로세스가 수행될 수 있다. 예를 들어, 평탄화 프로세스는 더미 게이트 구조체(150) 위에 놓인 전면 ILD 층(210)(및 존재하는 경우, CESL 층)의 부분을 제거하고 집적 회로 구조체(100)의 상부 표면을 평탄화하는 화학적 기계적 평탄화(CMP) 프로세스를 포함한다. 일부 실시예에서, CMP 프로세스는 또한 (도 11에 도시된 바와 같은) 하드 마스크 층(156, 158)을 제거하고 더미 게이트 전극 층(154)을 노출시킨다.
도 1b를 참조하면, 이어서 방법(M1)은 (도 12에 도시된 바와 같은) 더미 게이트 구조체(150)가 먼저 제거되고 이어서 희생 층(122)이 제거되는 단계(S113)로 진행한다. 결과적인 구조체는 도 13에 예시되어 있다. 예시된 실시예에서, 단계(S113)는 먼저 다른 재료(예를 들면, 게이트 측벽 스페이서(160), CESL(200) 및/또는 전면 ILD 층(210))를 에칭하는 것보다 빠른 에칭 속도로 더미 게이트 구조체(150)에서의 재료를 에칭하는 선택적 에칭 프로세스(예를 들면, 선택적 건식 에칭, 선택적 습식 에칭 또는 이들의 조합)를 사용하여 더미 게이트 구조체(150)를 제거하고, 따라서 대응하는 게이트 측벽 스페이서들(160) 사이에 게이트 트렌치(GT1)를 결과하며 게이트 트렌치(GT1)에서 희생 층(122)이 노출되어 있다. 후속적으로, 단계(S113)는 채널 층(124)을 에칭하는 것보다 빠른 에칭 속도로 희생 층(122)을 에칭하는 다른 선택적 에칭 프로세스를 사용하여 게이트 트렌치(GT1)에서의 희생 층(122)을 제거하며, 따라서 이웃하는 채널 층들(124) 사이에 개구부(O1)를 형성한다. 이러한 방식으로, 채널 층(124)은 소스/드레인 에피택셜 구조체들(190S/190D) 사이에서 기판(110) 위에 현수되는 나노시트가 된다. 이 단계는 채널 해제(channel release) 프로세스라고도 한다. 이 중간 프로세싱 단계에서, 나노시트들(124) 사이의 개구부(119)는 주변 환경 조건(예를 들면, 공기, 질소 등)으로 충전될 수 있다. 일부 실시예에서, 나노시트(124)는 그의 기하학적 형태에 따라 나노와이어, 나노슬래브 및 나노링으로 상호 교환 가능하게 지칭될 수 있다. 예를 들어, 일부 다른 실시예에서, 채널 층(124)은 희생 층(122)을 완전히 제거하기 위한 선택적 에칭 프로세스로 인해 실질적으로 둥근 형상(즉, 원통형)을 갖도록 트리밍될 수 있다. 그 경우에, 결과적인 채널 층(124)은 나노와이어라고 불릴 수 있다.
일부 실시예에서, 희생 층(122)은 선택적 습식 에칭 프로세스를 사용하여 제거된다. 일부 실시예에서, 희생 층(122)은 SiGe이고 채널 층(124)은 실리콘이어서 희생 층(122)의 선택적 제거를 가능하게 한다. 일부 실시예에서, 선택적 습식 에칭은 APM 에칭(예를 들면, 암모니아 수산화물-과산화수소-물 혼합물)을 포함한다. 일부 실시예에서, 선택적 제거는 SiGe 산화에 이어 SiGeOx 제거를 포함한다. 예를 들어, 산화는 O3　세정에 의해 제공될 수 있고, 이어서 SiGeOx가 Si를 에칭하는 것보다 빠른 에칭 속도로 SiGeOx를 선택적으로 에칭하는 NH4OH와 같은 에천트에 의해 제거될 수 있다. 더욱이, Si의 산화 속도가 SiGe의 산화 속도보다 훨씬 더 낮기(때때로 30배 더 낮기) 때문에, 채널 층(124)은 채널 해제 프로세스에 의해 크게 에칭되지 않을 수 있다. 채널 해제 단계와 희생 층을 측방으로 리세싱하는 이전 단계(즉, 단계(S107)) 둘 모두가 Si를 에칭하는 것보다 빠른 에칭 속도로 SiGe를 에칭하는 선택적 에칭 프로세스를 사용하며, 따라서 이 두 단계는 일부 실시예에서 동일한 에천트 화학물(etchant chemistry)을 사용할 수 있다. 이 경우에, 채널 해제 단계의 에칭 시간/지속기간은, 희생 SiGe 층을 완전히 제거하기 위해, 희생 층을 측방으로 리세싱하는 이전 단계의 에칭 시간/지속기간보다 길다.
도 1b 및 도 14a, 도 14b를 참조하면, 이어서 방법(M1)은 대체 게이트 구조체(220)가 게이트 트렌치(GT1)에 현수된 나노시트(124) 각각을 둘러싸도록 게이트 트렌치(GT1)에 제각기 형성되는 단계(S114)로 진행한다. 게이트 구조체(220)는 GAA FET의 최종 게이트일 수 있다. 최종 게이트 구조체는 하이-k/금속 게이트 스택일 수 있지만, 다른 조성이 가능하다. 일부 실시예에서, 게이트 구조체(220) 각각은 복수의 나노시트(124)에 의해 제공되는 다중 채널과 연관된 게이트를 형성한다. 예를 들어, 하이-k/금속 게이트 구조체(220)가 나노시트(124)의 해제에 의해 제공되는 (도 13에 예시된 바와 같은) 개구부(O1) 내에 형성된다. 다양한 실시예에서, 하이-k/금속 게이트 구조체(220)는 나노시트(124) 주위에 형성된 게이트 유전체 층(222), 게이트 유전체 층(222) 주위에 형성된 일함수 금속 층(224), 및 일함수 금속 층(224) 주위에 형성되어 나머지 게이트 트렌치(GT1)를 충전하는 충전 금속(226)을 포함한다. 게이트 유전체 층(222)은 계면 층(예를 들면, 실리콘 산화물 층) 및 계면 층 위의 하이-k 게이트 유전체 층을 포함한다. 하이-k 게이트 유전체는, 본 명세서에서 사용되고 설명되는 바와 같이, 높은 유전 상수를 갖는, 예를 들어, 열 실리콘 산화물의 유전 상수(~ 3.9)보다 큰 유전체 재료를 포함한다. 하이-k/금속 게이트 구조체(220) 내에서 사용되는 일함수 금속 층(224) 및/또는 충전 금속 층(226)은 금속, 금속 합금 또는 금속 실리사이드를 포함할 수 있다. 하이-k/금속 게이트 구조체(220)의 형성은 다양한 게이트 재료, 하나 이상의 라이너 층을 형성하기 위한 퇴적, 및 잉여 게이트 재료를 제거하기 위한 하나 이상의 CMP 프로세스를 포함할 수 있다. 하이-k/금속 게이트 구조체(220)의 종방향 축을 따라 취해진 도 14b의 단면도에 예시된 바와 같이, 하이-k/금속 게이트 구조체(220)는 나노시트(124) 각각을 둘러싸고, 따라서 GAA FET의 게이트라고 지칭된다.
일부 실시예에서, 게이트 유전체 층(222)의 계면 층은 실리콘 산화물(SiO2), HfSiO 또는 실리콘 산질화물(SiON)과 같은 유전체 재료를 포함할 수 있다. 계면 층은 화학적 산화, 열 산화, 원자 층 퇴적(ALD), 화학적 기상 퇴적(CVD) 및/또는 다른 적합한 방법에 의해 형성될 수 있다. 게이트 유전체 층(222)의 하이-k 유전체 층은 하프늄 산화물(HfO2)을 포함할 수 있다. 대안적으로, 게이트 유전체 층(222)은 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 란탄 산화물(LaO), 지르코늄 산화물(ZrO), 티타늄 산화물(TiO), 탄탈 산화물(Ta2O5), 이트륨 산화물(Y2O3), 스트론튬 티타늄 산화물(SrTiO3, STO), 바륨 티타늄 산화물(BaTiO3, BTO), 바륨 지르코늄 산화물(BaZrO), 하프늄 란탄 산화물(HfLaO), 란탄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 알루미늄 산화물(Al2O3), 실리콘 질화물(Si3N4), 산질화물(SiON) 및 이들의 조합과 같은 다른 하이-k 유전체를 포함할 수 있다.
일함수 금속 층(224)은 하이-k/금속 게이트 구조체(220)에 적합한 일함수를 제공하기 위해 일함수 금속을 포함할 수 있다. n형 GAA FET의 경우, 일함수 금속 층(224)은 하나 이상의 n형 일함수 금속(N 금속)을 포함할 수 있다. n형 일함수 금속은 예시적으로 티타늄 알루미나이드(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈 탄질화물(TaCN), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 금속 탄화물(예를 들면, 하프늄 탄화물(HfC), 지르코늄 탄화물(ZrC), 티타늄 탄화물(TiC), 알루미늄 탄화물(AlC)), 알루미나이드 및/또는 다른 적합한 재료를 포함할 수 있지만, 이에 제한되지 않는다. 다른 한편으로, p형 GAA FET의 경우, 일함수 금속 층(224)은 하나 이상의 p형 일함수 금속(P 금속)을 포함할 수 있다. p형 일함수 금속은 예시적으로 티타늄 질화물(TiN), 텅스텐 질화물(WN), 텅스텐(W), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 전도성 금속 산화물 및/또는 다른 적합한 재료를 포함할 수 있지만, 이에 제한되지 않는다.
일부 실시예에서, 충전 금속(226)은 예시적으로 텅스텐, 알루미늄, 구리, 니켈, 코발트, 티타늄, 탄탈, 티타늄 질화물, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TaC, TaSiN, TaCN, TiAl, TiAlN 또는 다른 적합한 재료를 포함할 수 있지만, 이에 제한되지 않는다.
도 1b를 참조하면, 이어서 방법(M1)은 드레인 에피택셜 구조체 위에 드레인 콘택트가 형성되는 단계(S115)로 진행한다. 도 15를 참조하면, 일부 실시예에서, 단계(S115)는 먼저 적합한 포토리소그래피 및 에칭 기술을 사용하여 전면 ILD 층(210) 및 CESL(200)을 관통하게 드레인 콘택트 개구부를 형성하여 드레인 에피택셜 구조체(190D)를 노출시킨다. 후속적으로, 단계(S115)는 실리사이드화 프로세스(silicidation process)를 사용하여 드레인 에피택셜 구조체(190D)의 전면 상에 드레인 실리사이드 영역(230)을 형성하고 뒤이어서 드레인 실리사이드 영역(230) 위에 드레인 콘택트(240)를 형성한다. 실리사이드화는 노출된 드레인 에피택셜 구조체(190D) 위에 금속 층(예를 들면, 니켈 층 또는 코발트 층)을 퇴적시키는 것, 금속 층이 드레인 에피택셜 구조체(190D) 내의 실리콘(및 존재하는 경우 게르마늄)과 반응하여 금속 실리사이드 영역(230)(예를 들면, 니켈 실리사이드 또는 코발트 실리사이드)을 형성하도록 금속 층을 어닐링하는 것, 및 그 후에 반응되지 않은 금속 층을 제거하는 것에 의해 형성될 수 있다. 드레인 콘택트(240)는 적합한 퇴적 기술(예를 들면, CVD, PVD, ALD 등 또는 이들의 조합)을 사용하여 하나 이상의 금속 재료(예를 들면, 텅스텐, 코발트, 구리 등 또는 이들의 조합)를 퇴적시켜 드레인 콘택트 홀을 충전하는 것에 이어 드레인 콘택트 개구부 외부의 잉여 금속 재료를 제거하기 위한 CMP 프로세스에 의해 형성될 수 있다.
도 1b 및 도 16을 참조하면, 이어서 방법(M1)은 기판(110) 위에 전면 다층 상호연결(multilayer interconnection, MLI) 구조체(250)가 형성되는 단계(S116)로 진행한다. 전면 MLI 구조체(250)는 복수의 전면 금속화 층(252)을 포함할 수 있다. 전면 금속화 층(252)의 수는 집적 회로 구조체(100)의 설계 사양에 따라 달라질 수 있다. 간략함을 위해 2개의 전면 금속화 층(252)만이 도 16에 예시되어 있다. 전면 금속화 층(252) 각각은 제1 전면 금속간 유전체(inter-metal dielectric, IMD) 층(253) 및 제2 전면 IMD 층(254)을 포함한다. 제2 전면 IMD 층(254)은 대응하는 제1 전면 IMD 층(253) 위에 형성된다. 전면 금속화 층(252)은 제2 전면 IMD 층(254)에서 수평으로 또는 측방으로 제각기 연장되는 전면 금속 라인(255)과 같은 하나 이상의 수평 인터커넥트 및 제1 전면 IMD 층(253)에서 수직으로 제각기 연장되는 전면 전도성 비아(256)와 같은 하나 이상의 수직 인터커넥트를 포함한다.
일부 실시예에서, 최하부 전면 금속화 층(252)에서의 전면 전도성 비아(256)는 게이트 구조체(220)에 대한 전기적 연결을 이루기 위해 게이트 구조체(220)와 접촉하고, 최하부 전면 금속화 층에서의 전면 전도성 비아(256)는 드레인 에피택셜 구조체(190D)에 대한 전기적 연결을 이루기 위해 드레인 콘택트(240)와 접촉한다.
전면 금속 라인(255) 및 전면 금속 비아(256)는, 예를 들어, 싱글 다마신 프로세스, 듀얼 다마신 프로세스 등 또는 이들의 조합을 사용하여 형성될 수 있다. 일부 실시예에서, 전면 IMD 층(253 및 254)은, 예를 들어, 그러한 전도성 피처들 사이에 배치된 약 4.0 또는 심지어 2.0보다 낮은 k 값을 갖는 로우-k 유전체 재료를 포함할 수 있다. 일부 실시예에서, 전면 IMD 층은, 예를 들어, 스핀 온 코팅, 화학적 기상 퇴적(CVD), 플라스마 강화 CVD(PECVD) 등과 같은 임의의 적합한 방법에 의해 형성된, 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 플루오로실리케이트 유리(FSG), SiOxCy, 스핀-온-글라스(Spin-On-Glass), 스핀-온-폴리머(Spin-On-Polymers), 실리콘 산화물, 실리콘 산질화물, 이들의 조합 등으로 제조될 수 있다. 전면 금속 라인 및 비아(255 및 256)는 구리, 알루미늄, 텅스텐, 이들의 조합 등과 같은 금속 재료를 포함할 수 있다. 일부 실시예에서, 전면 금속 라인 및 비아(255 및 256)는 금속 확산(예를 들면, 구리 확산) 및 금속 포이즈닝(metallic poisoning)으로부터 각자의 전면 IMD 층(253 및 254)을 보호하기 위해 하나 이상의 장벽/접착 층(도시되지 않음)을 추가로 포함할 수 있다. 하나 이상의 장벽/접착 층은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있고, 물리적 기상 퇴적(PVD), CVD, ALD 등을 사용하여 형성될 수 있다.
도 1b 및 도 17을 참조하면, 이어서 방법(M1)은 본 개시의 일부 실시예에 따라 캐리어 기판(260)이 전면 MLI 구조체(250)에 본딩되는 단계(S117)로 진행한다. 캐리어 기판(260)은 도핑되거나 도핑되지 않은 실리콘일 수 있거나, 또는 게르마늄과 같은 다른 반도체 재료; 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 캐리어 기판(260)은 집적 회로 구조체(100)의 후면에 대한 후속 프로세싱 동안 구조적 지지를 제공할 수 있고 일부 실시예에서 최종 제품에 남아 있을 수 있다. 일부 다른 실시예에서, 캐리어 기판(260)은 집적 회로 구조체(100)의 후면에 대한 후속 프로세싱이 완료된 후에 제거될 수 있다. 일부 실시예에서, 캐리어 기판(260)은, 예를 들어, 용융 본딩에 의해 MLI 구조체(250)의 최상부 유전체 층에 본딩된다. 그 후에, 집적 회로 구조체(100)는, 도 18에 예시된 바와 같이, 기판(110)의 후면 표면이 위쪽을 향하도록 거꾸로 플리핑된다.
도 1b 및 도 19를 참조하면, 이어서 방법(M1)은 기판(110)이 희생 에피택셜 플러그(180)를 노출시키도록 박형화되는 단계(S118)로 진행한다. 일부 실시예에서, 박형화는 CMP 프로세스, 그라인딩 프로세스 등에 의해 달성된다.
도 1b를 참조하면, 이어서 방법(M1)은 기판(110)이 제거되는 단계(S119)로 진행한다. 도 20을 참조하면, 단계(S119)의 일부 실시예에서, Si 기판(110)이 SiGe 플러그(180)를 에칭하는 것보다 빠른 에칭 속도로 Si를 에칭하는 선택적 에칭 프로세스를 사용하여 제거된다. 일부 실시예에서, Si 기판(110)을 선택적으로 제거하기 위한 선택적 에칭 프로세스는 테트라메틸암모늄 하이드록사이드(TMAH), 칼륨 수산화물(KOH), NH4OH 등 또는 이들의 조합과 같은 습식 에칭 용액을 사용하는 습식 에칭 프로세스일 수 있다.
선택적 에칭 프로세스의 결과, 희생 에피택셜 플러그(180)는 소스 에피택셜 구조체(190S)의 후면으로부터 돌출 높이(H4)만큼 돌출되고, 측방 거리(D4)만큼 서로 분리된다. 희생 에피택셜 플러그(180)가 (도 9에 예시된 바와 같이) 소스 영역 리세스(R3)의 기하학적 형태를 물려받기 때문에, 희생 에피택셜 플러그(180)의 돌출 높이(H4)가 소스 영역 리세스(R3)의 깊이(T3)와 실질적으로 동일하고, 희생 에피택셜 플러그들(180) 사이의 측방 거리(D4)가 또한 소스 영역 리세스들(R3) 사이의 측방 거리(D3)와 동일하다. 제한이 아닌 예로서, 희생 에피택셜 플러그(180)의 돌출 높이(H4)는 약 30 nm 내지 약 100 nm의 범위에 있고, 희생 에피택셜 플러그들(180) 사이의 측방 거리(D4)는 약 50 nm 내지 약 100 nm의 범위에 있다.
도 1c를 참조하면, 이어서 방법(M1)은 하나 이상의 에어 갭을 갖는 후면 ILD 층이 희생 에피택셜 플러그(180) 주위에 형성되는 단계(S120)로 진행한다. 도 21을 참조하면, 일부 실시예에서, 단계(S120)는 먼저 CVD와 같은 컨포멀 퇴적 기술과 같은 적합한 퇴적 기술을 사용하여 희생 에피택셜 플러그(180) 위에 후면 ILD 층(270)의 유전체 재료를 퇴적시킨다. 후속적으로, 단계(S120)는 희생 에피택셜 플러그(180)가 후면 ILD 층(270)으로부터 노출될 때까지, 예를 들어, 에치백 프로세스, CMP 프로세스 등을 사용하여 퇴적된 유전체 재료를 박형화한다. ILD 층(270)은 대체 게이트(220)가 소스/드레인 영역(190S/190D)로부터 돌출되는 다중 게이트 트랜지스터의 전면과 반대편인 다중 게이트 트랜지스터의 후면 상에 형성되기 때문에 이 맥락에서 "후면" ILD 층이라고 지칭된다.
희생 에피택셜 플러그들(180) 사이의 (도 20에 표시된 바와 같은) 좁은 갭(G4)에 유전체 재료를 퇴적시키는 것은 희생 에피택셜 플러그들(180) 사이의 갭(G4)의 높은 애스팩트 비(즉, 갭 높이(즉, 희생 에피택셜 플러그(180)의 돌출 높이(H4)) 대 갭 폭(즉, 희생 에피택셜 플러그들 사이의 측방 거리(D4))의 비)로 인해 결과적인 후면 ILD 층(270)에 하나 이상의 에어 갭(272)(즉, 공기로 충전된 갭)을 결과한다. 더 상세히, 희생 에피택셜 플러그들(180) 사이의 갭(G4)의 높은 애스팩트 비는 컨포멀 퇴적 프로세스 동안 희생 에피택셜 플러그들(180) 사이의 갭(G4)의 상부 부분에 (도 20에 예시된 바와 같은) 오버행(overhang)(271)이 형성되는 것을 결과할 수 있다. 그러한 오버행(271)은 유전체 재료(270)가 희생 에피택셜 플러그들(180) 사이의 갭(G4)을 완전히 충전하는 것을 방지할 수 있으며, 따라서 도 21에 도시된 바와 같이 결과적인 후면 ILD 층(270)에 에어 갭(272)이 남겨져 밀봉된다. 일부 실시예에서, 컨포멀 퇴적 프로세스는 열 CVD 프로세스 등과 같은 플라스마 없는 퇴적(plasma-free deposition)이다. 이러한 이유는 퇴적 프로세스(예를 들면, 고밀도 플라스마(HDP) CVD)에서 사용되는 플라스마가 퇴적 동안 스퍼터 에칭을 초래할 수 있고, 이는 차례로 희생 에피택셜 플러그들(180) 사이의 갭(G4)의 상부 부분에 형성되는 오버행(271)을 억제할 수 있으며, 이는 차례로 후면 ILD 층(270)에서의 에어 갭(272)의 형성을 억제할 수 있기 때문이다.
도 21에 묘사된 바와 같은 일부 실시예에서, 에어 갭(272)은 드레인 에피택셜 구조체(190D)로부터의 거리가 증가함에 따라 폭이 감소하는 테이퍼형 프로파일을 가질 수 있다. 이러한 이유는 오버행의 형성이 희생 에피택셜 플러그들(180) 사이의 갭(G4)의 상부 부분으로부터 시작되기 때문이다. 그렇지만, 도 21에 도시된 형상이 순전히 설명 목적으로 선택되고 본 개시의 다양한 실시예를 제한하도록 의도되지 않는다는 점에 유의한다. 예를 들어, 에어 갭(272)이 직사각형, 타원형, 정사각형, 사다리꼴, 삼각형 등과 같은, 그러나 이에 제한되지 않는 다른 형상을 포함하는 것은 본 개시의 범위 및 사상 내에 있다. 일부 실시예에서, 오버행의 형성이 소스 에피택셜 구조체(190S)로부터 연장되는 희생 에피택셜 플러그(180)의 상부 부분으로부터 시작되기 때문에 에어 갭(272)은 드레인 에피택셜 구조체(190D)와 중첩할 수 있다.
일부 실시예에서, 후면 ILD 층(270)은 테트라에틸오소실리케이트(TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 보로포스포실리케이트 유리(BPSG), 용융 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG)와 같은 도핑된 실리콘 산화물, 및/또는 다른 적합한 유전체 재료와 같은 재료를 포함한다. 일부 실시예에서, 후면 ILD 층(270)은 전면 ILD 층(210)과 동일한 재료를 갖는다.
도 1c 및 도 22를 참조하면, 이어서 방법(M1)은 소스 에피택셜 구조체(190S)의 후면을 노출시키도록 후면 ILD 층(270)을 관통하여 연장되는 후면 비아 개구부(O5)를 형성하기 위해 희생 에피택셜 플러그(180)가 제거되는 단계(S121)로 진행한다. 단계(S121)의 일부 실시예에서, 희생 에피택셜 플러그(180)는 후면 ILD 층(270)의 유전체 재료를 에칭하는 것보다 빠른 에칭 속도로 희생 에피택셜 플러그(180)의 SiGe를 에칭하는 선택적 에칭 프로세스를 사용하여 제거된다. 달리 말하면, 선택적 에칭 프로세스는 SiGe를 침식하고 후면 ILD 층(270)을 거의 침식하지 않는 에천트를 사용한다. 따라서, 선택적 에칭 프로세스가 완료된 후에, 에어 갭(272)은 후면 ILD(270)에서 밀봉된 상태로 유지된다. 제한이 아닌 예로서, 희생 에피택셜 플러그(180)는 유전체 재료를 에칭하는 것보다 빠른 에칭 속도로 SiGe를 선택적으로 에칭하는 APM 에칭(예를 들면, 암모니아 수산화물-과산화수소-물 혼합물)과 같은 선택적 습식 에칭에 의해 제거된다.
이전에 논의된 바와 같이, 제2 SiGe 층(184)은 제1 SiGe 층(182)보다 낮은 게르마늄 원자 농도를 가지며, 따라서 제1 SiGe 층(182)과 제2 SiGe 층(184) 사이에 상이한 에칭 선택도를 가능하게 한다. 그 결과, 일부 실시예에서, SiGe 선택적 에칭 프로세스는 제1 SiGe 층(182)을 에칭하는 것보다 느린 에칭 속도로 제2 SiGe 층(184)을 에칭할 수 있다. 따라서, 제2 SiGe 층(184)은 SiGe 선택적 에칭 리세싱을 늦출 수 있고, 따라서 소스 에피택셜 구조체(190S)가 SiGe 선택적 에칭 프로세스에 의해 침식되는 것을 방지하기 위해 SiGe 선택적 에칭 프로세스에서 검출 가능한 에칭 종점(etch end point)으로서 작용한다. 이러한 방식으로, 소스 에피택셜 구조체(190S)는 본 개시의 일부 실시예에서 SiGe 선택적 에칭 프로세스 이후에 실질적으로 온전한 상태로 유지될 수 있다. 일부 다른 실시예에서, 소스 에피택셜 구조체(190S)의 후면은 SiGe 선택적 에칭 프로세스로 인해 리세싱된다. 그 경우에, 후면 비아 개구부(O5)의 바닥에서 제2 에피택셜 층(194)(제1 에피택셜 층(192)보다 높은 Ge% 또는 P%를 가짐)이 노출될 수 있도록, 후면 비아 개구부(O5)의 바닥에 있는 소스 에피택셜 구조체(190S)의 제1 에피택셜 층(192)이 에칭 스루(etch through)될 수 있다.
도 1c를 참조하면, 이어서 방법(M1)은 후면 비아의 금속 재료 층이 후면 개구부에 형성되는 단계(S122)로 진행한다. 도 23을 참조하면, 일부 실시예에서, 단계(S122)는 먼저 실리사이드화 프로세스를 사용하여 소스 에피택셜 구조체(190S) 각각의 후면 상에 소스 실리사이드 영역(280)을 형성하고 뒤이어서 소스 실리사이드 영역(280) 위에 금속 재료 층(290)을 퇴적시킨다. 실리사이드화는 소스 에피택셜 구조체(190S)의 노출된 후면 위에 금속 층(예를 들면, 니켈 층 또는 코발트 층)을 퇴적시키는 것, 금속 층이 소스 에피택셜 구조체(190S) 내의 실리콘(및 존재하는 경우 게르마늄)과 반응하여 금속 실리사이드 영역(280)(예를 들면, 니켈 실리사이드 또는 코발트 실리사이드)을 형성하도록 금속 층을 어닐링하는 것, 및 그 후에 반응되지 않은 금속 층을 제거하는 것에 의해 형성될 수 있다. 일단 소스 실리사이드 영역(280)의 형성이 완료되면, 적합한 퇴적 기술(예를 들면, CVD, PVD, ALD 등 또는 이들의 조합)을 사용하여 후면 비아 개구부(O5)를 과충전하는 금속 재료 층(290)을 형성하기 위해 하나 이상의 금속 재료(텅스텐, 코발트, 구리 등 또는 이들의 조합)가 퇴적된다.
도 1c 및 도 24를 참조하면, 이어서 방법(M1)은 후면 비아 개구부(O5)에 후면 비아(292)를 형성하기 위해 금속 재료 층(290)이 박형화되는 단계(S123)로 진행한다. 단계(S123)의 일부 실시예에서, 후면 비아(292)로서 역할하도록 후면 비아 개구부(O5) 내의 금속 재료(290)의 개별 부분을 남겨 두면서, 후면 ILD 층(270)이 노출될 때까지 (도 23에 예시된 바와 같은) 금속 재료 층(290)을 박형화하기 위해 CMP 프로세스가 수행된다. 일부 실시예에서, CMP 프로세스는 폴리싱 종점의 결정이 더 명확하게 이루어지도록 금속 재료(290)와 후면 ILD 층(270)의 유전체 재료 사이에 높은 제거 선택도를 갖는 고 선택도 슬러리(high-selectivity slurry, HSS)를 사용한다. 더 상세하게는, HSS를 사용하는 CMP 프로세스에서, 후면 ILD 층(270)이 CMP 프로세스를 늦추거나 심지어 중지시킬 수 있고 따라서 후면 ILD 층(270)이 CMP 프로세스에서 검출 가능한 폴리싱 종점으로서 작용하도록, 금속 재료(290)는 후면 ILD 층(270)의 유전체 재료보다 빠른 제거 속도(removal rate, RR)를 갖는다. 이러한 방식으로, 에어 갭(272)이 후면 ILD 층(270)에서 밀봉된 상태로 유지되도록, 후면 ILD 층(270)은 CMP 프로세스 이후에 실질적으로 온전한 상태로 유지될 수 있다. 밀봉된 에어 갭(272) 내의 공기가 대략 1과 동일한 비유전율(또는 유전 상수라고 함)을 나타내기 때문에, 인접한 후면 비아들(292) 사이의 용량성 결합이 RC 시간 지연을 감소시키기 위해 감소될 수 있으며, 이는 차례로 집적 회로(100)의 동작 속도를 개선시킨다. 일부 실시예에서, 이 CMP 프로세스에서 사용되는 HSS는, 제한이 아닌 예로서, 알루미늄 산화물, 칼륨 수산화물, 말론산, 질산철, 탈이온수, 또는 이들의 조합을 포함한다.
도 1c 및 도 25를 참조하면, 이어서 방법(M1)은 후면 MLI 구조체(300)가 후면 비아(292) 및 후면 ILD 층(270) 위에 형성되는 단계(S124)로 진행한다. 후면 MLI 구조체(300)는 최하부 후면 금속화 층(301) 및 최하부 후면 금속화 층(301) 위의 복수의 상부 후면 금속화 층(302)을 포함할 수 있다. 상부 후면 금속화 층(302)의 수는 집적 회로 구조체(100)의 설계 사양에 따라 달라질 수 있다. 간략함을 위해 2개의 후면 금속화 층(302)(후면 M1 층 및 후면 M2 층이라고도 함)만이 도 25에 예시되어 있다.
최하부 후면 금속화 층(301)(후면 M0 층이라고도 함)은 후면 ILD 층(270) 위의 후면 IMD 층(303) 및 후면 IMD 층(303)에서 수평으로 또는 측방으로 제각기 연장되는 후면 금속 라인(305)과 같은 하나 이상의 수평 인터커넥트를 포함한다. 최하부 후면 금속화 층(301)에서의 금속 라인(305)은 하나 이상의 소스 에피택셜 구조체(190S)에 대한 전기적 연결을 이루기 위해 하나 이상의 소스 후면 비아(292)를 가로질러 연장되고 이들과 접촉하는 전력 레일이다. 전력 레일이 후면 MLI 구조체(300)에 형성되기 때문에, 집적 회로 구조체(100)를 위한 더 많은 라우팅 공간이 제공될 수 있다.
후면 금속화 층(예를 들면, 후면 M1 층 및 M2 층)(302) 각각은 제1 후면 금속간 유전체(IMD) 층(304) 및 제2 후면 IMD 층(306)을 포함한다. 제2 후면 IMD 층(306)은 대응하는 제1 후면 IMD 층(304) 위에 형성된다. 후면 금속화 층(302)은 제2 후면 IMD 층(306)에서 수평으로 또는 측방으로 제각기 연장되는 후면 금속 라인(307)과 같은 하나 이상의 수평 인터커넥트 및 제1 후면 IMD 층(304)에서 수직으로 제각기 연장되는 후면 비아(308)와 같은 하나 이상의 수직 인터커넥트를 포함한다.
일부 실시예에서, 후면 비아(308)는 IC 구조체(100)가 거꾸로 플리핑된 후에 후면 IMD 층(304)에 비아 개구부를 에칭하는 특성으로 인해 후면 ILD 층(270)으로부터의 거리가 감소함에 따라 폭이 감소하는 (파선으로 표시된 바와 같은) 테이퍼형 프로파일을 갖는다. 더욱이, 후면 비아(292)는 IC 구조체(100)가 거꾸로 플리핑되기 전에 (도 9에 예시된 바와 같은) 소스 영역 리세스(R3)를 에칭하는 특성으로 인해, 소스 에피택셜 구조체(190S)로부터의 거리가 증가함에 따라 폭이 감소하는 테이퍼 형프로파일을 갖는다. 따라서, 후면 비아(292)는 후면 비아(308)가 좁아지는 방향과 반대 방향으로 좁아진다. 더 구체적으로, 후면 비아(292)는 후면 MLI 구조체(300)를 향하는 방향으로 좁아지고, 후면 비아(308)는 전면 MLI 구조체(250)를 향하는 방향으로 좁아진다.
도 26 내지 도 33은 본 개시의 일부 다른 실시예에 따른 집적 회로 구조체(100')를 제조하기 위한 다양한 스테이지의 예시적인 단면도를 예시한다. 도 26 내지 도 33에 의해 도시된 프로세스 이전에, 그 동안에, 및 그 이후에 추가적인 동작이 제공될 수 있고, 방법의 추가적인 실시예에 대해, 아래에서 설명되는 동작들 중 일부가 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 상호 교환 가능할 수 있다. 도 2 내지 도 25에서 설명된 것과 동일하거나 유사한 구성, 재료, 프로세스 및/또는 동작이 이하의 실시예에서 이용될 수 있으며, 상세한 설명은 생략될 수 있다.
도 19에 도시된 바와 같은 구조체가 형성된 후에, 희생 에피택셜 플러그(180)의 상부 부분이 에치백된 기판(110a)으로부터 돌출되도록 기판(110)이 에치백된다. 결과적인 구조체는 도 26에 예시되어 있다. 일부 실시예에서, Si 기판(110)이 SiGe 플러그(180)를 에칭하는 것보다 빠른 에칭 속도로 Si를 에칭하는 선택적 에칭 프로세스를 사용하여 에치백된다. 일부 실시예에서, Si 기판(110)을 선택적으로 제거하기 위한 선택적 에칭 프로세스는 테트라메틸암모늄 하이드록사이드(TMAH), 칼륨 수산화물(KOH), NH4OH 등 또는 이들의 조합과 같은 습식 에칭 용액을 사용하는 습식 에칭 프로세스일 수 있다. 에치백이 완료된 후에 Si 기판(110)의 하부 부분(110a)이 희생 에피택셜 플러그(180) 주위에 남아 있도록 에칭 시간/지속기간이 제어된다.
다음으로, 희생 에피택셜 플러그(180)의 돌출 부분 상에 희생 에피택셜 캡(400)이 형성된다. 결과적인 구조체는 도 27에 예시되어 있다. 일부 실시예에서, 희생 에피택셜 캡(400)이 후속 프로세싱에서 제거되고 최종 IC 제품에서 트랜지스터의 소스 단자로서 역할하지 않을 것이기 때문에, 희생 에피택셜 캡(400)은 p형 도펀트(예를 들면, 붕소) 및 n형 도펀트(예를 들면, 인)가 없는 SiGe이다. 희생 에피택셜 캡(400)과 희생 에피택셜 플러그(180)의 결합 구조체는 단면도에서 해머 형상일 수 있고 따라서 희생 해머형 비아(409)로 지칭되며, 희생 해머형 비아(409)는 후속 프로세싱에서 해머형 후면 비아로 대체될 것이다. 일부 실시예에서, 희생 SiGe 캡(400)은 희생 SiGe 플러그(180)의 제2 SiGe 층(184)보다 높은 게르마늄 원자 농도를 가지며, 이는 차례로 후속하는 후면 비아 개구부 에칭에서 제2 SiGe 층(184)을 에칭하는 것보다 빠른 에칭 속도로 SiGe 캡(400)을 에칭할 수 있게 한다. 제한이 아닌 예로서, 희생 SiGe 캡(400)에서의 게르마늄 원자 퍼센트는 약 20% 내지 약 50%의 범위에 있다. 일부 실시예에서, 희생 SiGe 캡(400)은 희생 SiGe 플러그(180)의 제1 SiGe 층(182)의 것과 비슷한 게르마늄 원자 퍼센트를 갖는데, 그 이유는 제1 SiGe 층(182)이 후속하는 후면 비아 개구부 에칭에서 에칭 종점으로서 역할하지 않기 때문이다.
희생 에피택셜 플러그(180)의 상이한 표면의 상이한 결정면 상에서의 상이한 성장 속도로 인해, 희생 에피택셜 캡(400)의 성장은 측방 성장 및 수직 성장을 포함한다. 따라서 희생 캡(400)의 표면으로서 패싯이 형성된다. 제한이 아닌 예로서, 도 27의 단면도에서, 희생 에피택셜 캡(400) 각각은 상부에 있는 수평 패싯(401), 기판(110a)으로부터 멀어지는 쪽으로 향해 있고 수평 패싯(401)의 양측으로부터 일정 각도로 연장되는 한 쌍의 상향 경사(up-slant) 패싯(402), 한 쌍의 상향 경사 패싯(402)의 하부 에지로부터 제각기 연장되는 한 쌍의 수직 패싯(403), 및 기판(110a)을 향해 있고 한 쌍의 수직 패싯(403)의 하부 에지로부터 일정 각도로 제각기 연장되는 한 쌍의 하향 경사(down-slant) 패싯(404)을 포함하는 해머 헤드 프로파일 또는 팔각형 프로파일을 갖는다. 희생 에피택셜 캡(400)의 측방 성장은 희생 해머형 비아들(409) 사이의 갭(G6)의 측방 거리(D6)를 감소시키고, 희생 에피택셜 캡(400)의 수직 성장은 희생 해머형 비아(409)의 높이(H6)를 증가시킨다. 그 결과, 희생 에피택셜 캡(400)은 희생 해머형 비아들(409) 사이의 갭(G6)의 애스팩트 비를 증가시킬 수 있으며, 이는 차례로 후속적으로 형성되는 후면 ILD 층에서의 에어 갭 형성에 도움이 된다.
일부 실시예에서, 희생 에피택셜 캡(400)은, 에피택셜 퇴적/부분 에칭 프로세스를 적어도 한 번 반복하는, 에피택셜 퇴적/부분 에칭 프로세스에 의해 성장될 수 있다. 그러한 반복된 퇴적/부분 에칭 프로세스는 퇴적 단계와 에칭 단계의 한 번 이상의 반복을 포함하는 순환 퇴적 에칭(cyclic deposition-etch, CDE) 프로세스라고도 불린다. 예를 들어, CDE 프로세스는 퇴적 단계에 이어 에칭 단계를 수행할 수 있고, 이어서 퇴적 및 세정 단계를 반복할 수 있다. 희생 에피택셜 캡(400)이 SiGe인 일부 예시적인 실시예에서, SiGe 캡(400)은 에칭 가스로서의 HCl, Ge 전구체 가스로서의 GeH4, Si 전구체 가스로서의 DCS 및/또는 SiH4, 캐리어 가스로서의 H2 및/또는 N2와 같은 반응 가스를 사용하여 에피택셜적으로 성장될 수 있다. 일부 실시예에서, 에칭 가스는 Cl2, BCl3, BiCl3, BiBr3 등과 같은 다른 염소 함유 가스 또는 브롬 함유 가스일 수 있다.
SiGe 플러그(180)의 표면이 에치백된 Si 기판(110a)의 후면 표면과 상이한 결정 배향면을 갖기 때문에, SiGe 플러그(180)의 표면에서의 SiGe 성장 속도가 에치백된 Si 기판(110a)의 후면 표면에서의 SiGe 성장 속도보다 빠르도록 하는 방식으로 (예를 들면, Ge 전구체 가스, Si 전구체 가스 및 캐리어 가스 간의 유량 비를 튜닝하는 것에 의해) SiGe 퇴적 조건이 제어될 수 있다. 더욱이, 에칭 가스는, SiGe 플러그(180)로부터 성장된 SiGe를 에칭하는 것과 비슷한 에칭 속도로, 에치백된 Si 기판(110a)으로부터 성장된 SiGe를 에칭한다. CDE 프로세스의 순 효과는, Si 기판(110a)의 후면 표면을 노출된 채로 두면서, SiGe 캡(400)이 SiGe 플러그(180)로부터 선택적으로 성장할 것이라는 점이다. 제한이 아닌 예로서, CDE 프로세스의 각각의 퇴적-에칭 사이클에서, 일단 Si 기판(110a)의 후면 표면이 노출되면 에칭 단계가 중지되는 반면, SiGe 플러그(180)로부터 성장된 SiGe는 Si 기판(110a)의 후면 표면으로부터 성장된 SiGe보다 두껍기 때문에 SiGe 플러그(180) 상에 남아 있다.
위에서 논의된 바와 같은 CDE 프로세스는 Si 기판(110a)의 후면 표면에는 없지만 SiGe 플러그(180) 상에는 SiGe 캡(400)을 형성하는 방법을 설명하기 위한 일 예에 불과하며, 다른 적합한 기술이 또한 SiGe 캡(400)을 형성하는 데 사용될 수 있다. 예를 들어, 일부 다른 실시예에서, 패터닝된 마스크가 Si 기판(110a)의 후면 표면 상에서의 SiGe 성장을 방지할 수 있도록, 패터닝된 마스크(예를 들면, 산화물 마스크)가 SiGe 캡(400)을 형성하기 전에 Si 기판(110a)의 후면 표면 위에 형성될 수 있다. 패터닝된 마스크는, 예를 들어, Si 기판(110a)의 후면 표면 위에 및 또한 SiGe 플러그(180) 위에 유전체 재료를 퇴적시킨 다음, SiGe 플러그(180)의 상부 부분이 에치백된 유전체 재료보다 위로 돌출되도록 유전체 재료를 에치백하는 것에 의해 형성될 수 있다. 패터닝된 마스크가 제자리에 있는 상태에서, MOCVD, MBE 및/또는 다른 적합한 에피택셜 성장 프로세스를 사용하여 SiGe 플러그(180) 상에 SiGe 캡(400)이 형성될 수 있다. 이어서, 패터닝된 마스크는 SiGe 캡(400)을 형성한 후에 Si 기판(110a)의 후면 표면으로부터 제거되고, SiGe 캡(400)의 최하부 단부와 Si 기판(110a)의 후면 표면 사이에 갭을 남긴다. 그 경우에, SiGe 캡(400)은 패터닝된 마스크의 제거에 의해 남겨진 갭으로 인해 Si 기판(110a)으로부터 완전히 분리된다.
희생 에피택셜 캡(400)의 형성이 완료된 후에, 기판(110)은 선택적 에칭 프로세스를 사용하여 제거되고, 따라서 희생 해머형 비아들(409) 사이에 높은 애스팩트 비를 갖는 갭(G6)을 남긴다. 결과적인 구조체는 도 28에 예시되어 있다. 예를 들어, 기판(110)이 Si이고 희생 해머형 비아(409)가 SiGe인 일부 실시예에서, Si 기판(110)은 SiGe 비아 구조체(409)를 에칭하는 것보다 빠른 에칭 속도로 Si를 에칭하는 선택적 에칭 프로세스를 사용하여 제거된다. 일부 실시예에서, Si 기판(110)을 선택적으로 제거하기 위한 선택적 에칭 프로세스는 테트라메틸암모늄 하이드록사이드(TMAH), 칼륨 수산화물(KOH), NH4OH 등 또는 이들의 조합과 같은 습식 에칭 용액을 사용하는 습식 에칭 프로세스일 수 있다.
선택적 에칭 프로세스의 결과, 희생 해머형 비아(409)는 소스 에피택셜 구조체(190S)의 후면으로부터 돌출 높이(H6)만큼 돌출되고, 측방 거리(D6)만큼 서로 분리된다. 제한이 아닌 예로서, 희생 해머형 비아(409)의 돌출 높이(H6)는 약 40 nm 내지 약 150 nm의 범위에 있고, 희생 해머형 비아들(409) 사이의 측방 거리(D6)는 약 20 nm 내지 약 80 nm의 범위에 있다.
다음으로, 도 29에 예시된 바와 같이, 후면 ILD 층(410)이 CVD와 같은 컨포멀 퇴적 기술과 같은 적합한 퇴적 기술을 사용하여 희생 해머형 비아(409), 소스/드레인 에피택셜 구조체(190S/190D), 대체 게이트 구조체(220) 및 내부 스페이서(170) 위에 형성된다. 희생 해머형 비아들(409) 사이의 (도 28에 표시된 바와 같은) 좁은 갭(G6)에 유전체 재료를 퇴적시키는 것은 희생 해머형 비아들(409) 사이의 갭(G6)의 높은 애스팩트 비(즉, 갭 높이(즉, 희생 해머형 비아(409)의 돌출 높이(H6)) 대 갭 폭(즉, 희생 해머형 비아들(409) 사이의 측방 거리(D6))의 비)로 인해 결과적인 후면 ILD 층(410)에 하나 이상의 에어 갭(412)(즉, 공기로 충전된 갭)을 결과한다. 더 상세히, 높은 애스팩트 비를 갖는 갭(G6)은 컨포멀 퇴적 프로세스 동안 희생 해머형 비아들(409) 사이의 G6의 상부 부분에 오버행이 형성되는 것을 결과할 수 있으며, 이는 차례로 유전체 재료(410)가 희생 해머형 비아들(409) 사이의 갭(G6)을 완전히 충전하는 것을 방지하며, 따라서 결과적인 후면 ILD 층(410)에 하나 이상의 에어 갭(412)을 남긴다.
일부 실시예에서, 후면 ILD 층(410)을 형성하기 위한 컨포멀 퇴적 프로세스는 열 CVD 등과 같은 플라스마 없는 퇴적이며, 이는 오버행 형성 및 따라서 에어 갭 형성에 도움이 될 수 있다. 묘사된 실시예에서, 에어 갭(412)은 드레인 에피택셜 구조체(190D)로부터의 거리가 증가함에 따라 감소하는 폭을 가질 수 있다. 그렇지만, 도 29에 도시된 형상이 순전히 설명 목적으로 선택되고 본 개시의 다양한 실시예를 제한하도록 의도되지 않는다는 점에 유의한다. 예를 들어, 에어 갭(412)이 직사각형, 타원형, 정사각형, 사다리꼴, 삼각형 등과 같은, 그러나 이에 제한되지 않는 다른 형상을 포함하는 것은 본 개시의 범위 및 사상 내에 있다. 일부 실시예에서, 에어 갭(412)은 드레인 에피택셜 구조체(190D)와 중첩할 수 있다.
일부 실시예에서, 후면 ILD 층(410)은 테트라에틸오소실리케이트(TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 보로포스포실리케이트 유리(BPSG), 용융 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG)와 같은 도핑된 실리콘 산화물, 및/또는 다른 적합한 유전체 재료와 같은 재료를 포함한다. 일부 실시예에서, 후면 ILD 층(410)은 전면 ILD 층(210)과 동일한 재료를 갖는다.
일단 후면 ILD 층(410)의 퇴적이 완료되면, 희생 해머형 비아(409)가 노출될 때까지 후면 ILD 층(410)이 박형화된다. 박형화는 에치백 프로세스, CMP 프로세스 등에 의해 달성될 수 있다. 에치백 프로세스를 예로 들면, 희생 해머형 비아(409)가 후면 ILD 층(410)의 유전체 재료와 상이한 SiGe로 형성되기 때문에, 에치백 프로세스에서 사용되는 에천트는 희생 해머형 비아(409)가 후면 ILD 층(410)보다 느린 에칭 속도를 갖도록 하는 방식으로 선택될 수 있다. 이러한 방식으로, 해머형 비아(409)는 검출 가능한 에칭 종점으로서 작용할 수 있으며, 이는 차례로, 에치백 프로세스가 완료된 후에 에어 갭(412)이 후면 ILD 층(410)에 밀봉된 상태로 유지되도록, 후면 ILD 층(410)을 오버 에칭하는 것을 방지한다.
묘사된 실시예에서, 에치백 프로세스는 오버 에칭으로 인해 에어 갭(412)이 노출될 수 있는 위험을 낮추기 위해 희생 에피택셜 캡(400)의 상부 수평 패싯(401)의 레벨 높이에서 중지된다. 그렇지만, 일부 다른 실시예에서, 희생 에피택셜 캡(400)의 상부 부분은 후면 ILD 층(410)으로부터 돌출될 수 있는 반면, 에어 갭(412)은 에치백 프로세스가 완료된 후에 밀봉된 상태로 유지되도록, 에치백 시간/지속기간은 약간 더 낮은 레벨 높이에서, 예컨대, 수직 패싯(403)의 최상부 위치와 최하부 위치 사이의 레벨 높이(403h)에서 정지하도록 미세 튜닝될 수 있다.
다음으로, 소스 에피택셜 구조체(190S)의 후면을 노출시키도록 후면 ILD 층(410)을 관통하여 연장되는 후면 비아 개구부(O7)를 형성하기 위해 노출된 희생 해머형 비아(409)가 제거된다. 결과적인 구조체는 도 31에 예시되어 있다. 후면 비아 개구부(O7)는, 희생 해머형 비아(409)의 기하학적 형태를 물려받기 때문에, 단면도에서 해머 형상일 수 있다. 더 상세히, 후면 비아 개구부(O7) 각각은 소스 에피택셜 구조체(190S)로부터의 거리가 증가함에 따라 폭이 감소하는 테이퍼형 프로파일을 갖는 제1 부분(O71); 제1 부분(O71) 위에 있고 소스 에피택셜 구조체(190S)로부터의 거리가 감소함에 따라 폭이 감소하는 테이퍼형 프로파일을 갖는 제1 부분(O72); 제2 부분(O72) 위에 있고 수직 측벽 및 소스 에피택셜 구조체(190S)로부터의 거리가 증가함에 따라 균일하게 유지되는 폭을 갖는 제3 부분(O73); 및 제3 부분(O73) 위에 있고 소스 에피택셜 구조체(190S)로부터의 거리가 증가함에 따라 폭이 감소하는 테이퍼형 프로파일을 갖는 제4 부분(O74)을 갖는다.
후면 ILD 층(410)에 대해 수행된 이전의 에치백 프로세스가 수직 패싯(403)의 최상부 위치와 최하부 위치 사이의 레벨 높이(403h)에서 중지되는 일부 실시예에서, 후면 비아 개구부(O7)는 제4 테이퍼형 부분(O74)이 없다. 그 시나리오에서, 후면 비아 개구부(O7)의 상부 부분은 수직 측벽 및 가장 큰 폭을 갖는 제3 부분(O73)이며, 이는 차례로 후속적으로 형성되는 후면 비아에 대한 접촉 면적을 증가시키고, 따라서 접촉 저항을 감소시키며 RC 시간 지연을 추가로 감소시킨다.
다음으로, 도 32에 예시된 바와 같이, 소스 실리사이드 영역(420)이 실리사이드화 프로세스를 사용하여 소스 에피택셜 구조체(190S)의 후면 상에 제각기 형성되고, 이어서 금속 재료 층(430)이 소스 실리사이드 영역(280) 위에 퇴적된다. 소스 실리사이드 영역(420) 및 금속 재료 층(430)의 형성 방법과 재료는 도 23에 예시된 바와 같이 실리사이드 영역(280) 및 금속 재료 층과 관련하여 이전에 논의되었으며, 따라서 간결함을 위해 본 명세서에서 반복되지 않는다.
이어서 금속 재료 층(430)은 후면 ILD 층(410)이 노출될 때까지, 예를 들면, CMP를 사용하여 박형화된다. CMP 프로세스가 완료된 후에, 금속 재료 층(430)의 부분은 각자의 후면 비아 개구부(O7)에 남아 있고 후면 비아(432)로서 역할한다. 후속적으로, 후면 MLI 구조체(300)가 후면 비아(432) 및 후면 ILD 층(410) 위에 형성된다. 결과적인 구조체는 도 33에 예시되어 있다. 후면 비아(432)를 형성하기 위한 CMP 프로세스의 예시적인 세부 사항은 도 24에 예시된 바와 같이 후면 비아(292)를 형성하기 위한 것과 관련하여 이전에 논의되었으며, 따라서 간결함을 위해 본 명세서에서 반복되지 않는다. 후면 MLI 구조체(300)의 예시적인 형성 방법과 재료는 도 25와 관련하여 이전에 논의되었으며, 따라서 간결함을 위해 본 명세서에서 반복되지 않는다.
도 34의 묘사된 실시예에서, 후면 비아(432) 각각은 소스 에피택셜 구조체(190S)로부터의 거리가 증가함에 따라 폭이 감소하는 테이퍼형 프로파일을 갖는 제1 부분(4321); 제1 부분(4321) 위에 있고 소스 에피택셜 구조체(190S)로부터의 거리가 감소함에 따라 폭이 감소하는 테이퍼형 프로파일을 갖는 제1 부분(4322); 제2 부분(4322) 위에 있고 수직 측벽 및 소스 에피택셜 구조체(190S)로부터의 거리가 증가함에 따라 균일하게 유지되는 폭을 갖는 제3 부분(4323); 및 제3 부분(4323) 위에 있고 소스 에피택셜 구조체(190S)로부터의 거리가 증가함에 따라 폭이 감소하는 테이퍼형 프로파일을 갖는 제4 부분(4324)을 갖는다.
후면 ILD 층(410)에 대해 수행된 이전의 에치백 프로세스가 수직 패싯(403)(도 30 참조)의 최상부 위치와 최하부 위치 사이의 레벨 높이(403h)에서 중지되는 일부 실시예에서, 후면 비아(432)는 제4 테이퍼형 부분(4324)이 없다. 그 시나리오에서, 후면 비아(432)의 상부 부분은 수직 측벽 및 가장 큰 폭을 갖는 제3 부분(4323)이며, 이는 차례로 후면 전력 레일(305)과의 접촉 면적을 증가시키고, 따라서 접촉 저항을 감소시키며 RC 시간 지연을 추가로 감소시킨다.
이상의 논의에 기초하여, 본 개시가 장점을 제공함을 알 수 있다. 그렇지만, 다른 실시예가 추가적인 장점을 제공할 수 있고 모든 장점이 본 명세서에서 반드시 개시되는 것은 아니며 모든 실시예에 대해 특별한 장점이 요구되는 것은 아님이 이해된다. 한 가지 장점은 후면 비아 및 후면 금속 라인(예를 들면, 후면 전력 레일)이 트랜지스터의 후면 상에 형성될 수 있으며, 이는 차례로 더 많은 라우팅 공간 및 따라서 더 높은 라우팅 밀도를 가능하게 한다는 것이다. 다른 장점은 후면 비아 및/또는 후면 금속 라인을 측방으로 둘러싸는 하나 이상의 후면 유전체 층이 내부에 하나 이상의 에어 갭을 가지며, 이는 차례로 후면 비아들 및/또는 후면 금속 라인들 사이의 용량성 결합을 감소시키며, 따라서 감소된 RC 시간 지연을 결과한다는 것이다.
일부 실시예에서, 집적 회로(IC) 구조체는 게이트 구조체, 소스 에피택셜 구조체, 드레인 에피택셜 구조체, 전면 상호연결 구조체, 후면 유전체 층 및 후면 비아를 포함한다. 소스 에피택셜 구조체와 드레인 에피택셜 구조체는 제각기 게이트 구조체의 양측에 있다. 전면 상호연결 구조체는 소스 에피택셜 구조체의 전면 및 드레인 에피택셜 구조체의 전면 상에 있다. 후면 유전체 층은 소스 에피택셜 구조체의 후면 및 드레인 에피택셜 구조체의 후면 상에 있으며 내부에 에어 갭을 갖는다. 후면 비아는 후면 유전체 층을 관통하여 소스 에피택셜 구조체 및 드레인 에피택셜 구조체의 첫 번째 것(first one)까지 연장된다.
일부 실시예에서, IC 구조체는 복수의 제1 채널 층, 복수의 제2 채널 층, 제1 게이트 구조체, 제2 게이트 구조체, 제1 및 제2 소스 에피택셜 구조체, 드레인 에피택셜 구조체, 전면 상호연결 구조체, 제1 및 제2 후면 비아, 및 유전체 층을 포함한다. 복수의 제1 채널 층은 이격된 방식으로 서로 차곡차곡(one above another) 배열되고, 복수의 제2 채널 층도 이격된 방식으로 서로 차곡차곡 배열된다. 제1 게이트 구조체는 복수의 제1 채널 층 각각을 둘러싸고, 제2 게이트 구조체는 복수의 제2 채널 층 각각을 둘러싼다. 제1 소스 에피택셜 구조체 및 드레인 에피택셜 구조체는 제각기 복수의 제1 채널 층의 대향 단부 표면 상에 있다. 제2 소스 에피택셜 구조체 및 드레인 에피택셜 구조체는 제각기 복수의 제2 채널 층의 대향 단부 표면 상에 있다. 전면 상호연결 구조체는 제1 소스 에피택셜 구조체의 전면, 드레인 에피택셜 구조체의 전면 및 제2 소스 에피택셜 구조체의 전면 상에 있다. 제1 후면 비아 및 제2 후면 비아는 제각기 제1 소스 에피택셜 구조체의 후면 및 제2 소스 에피택셜 구조체의 후면 상에 있다. 유전체 층은 제1 후면 비아 및 제2 후면 비아를 측방으로 둘러싸고 제1 후면 비아와 제2 후면 비아 사이에 측방으로 에어 갭을 갖는다.
일부 실시예에서, 방법은 기판에 리세스를 에칭하는 단계; 기판에서의 리세스에 희생 에피택셜 플러그를 형성하는 단계; 기판 위에 소스 에피택셜 구조체 및 드레인 에피택셜 구조체를 형성하는 단계 - 소스 에피택셜 구조체 및 드레인 에피택셜 구조체 중 하나는 희생 플러그 위에 형성됨 -; 소스 에피택셜 구조체와 드레인 에피택셜 구조체 사이에 측방으로 게이트 구조체를 형성하는 단계; 희생 에피택셜 플러그가 소스 에피택셜 구조체 및 드레인 에피택셜 구조체 중 하나의 후면으로부터 돌출되도록 기판을 제거하는 단계; 희생 에피택셜 플러그 위에 유전체 층을 형성하는 단계 - 유전체 층은 내부에 에어 갭을 가짐 - ; 유전체 층을 관통하여 연장되는 후면 비아 개구부를 형성하기 위해 희생 에피택셜 플러그를 제거하는 단계; 및 후면 비아 개구부에 후면 비아를 형성하는 단계를 포함한다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경, 대체, 및 수정을 행할 수 있음을 또한 인식할 것이다.
실시예들
실시예 1. 집적 회로(IC) 구조체에 있어서,
게이트 구조체;
상기 게이트 구조체의 양측 상에 각각 있는 소스 에피택셜 구조체 및 드레인 에피택셜 구조체;
상기 소스 에피택셜 구조체의 전면 및 상기 드레인 에피택셜 구조체의 전면 상의 전면 상호연결 구조체;
상기 소스 에피택셜 구조체의 후면 및 상기 드레인 에피택셜 구조체의 후면 상에 있고 내부에 에어 갭을 갖는 후면 유전체 층; 및
상기 후면 유전체 층을 관통하여 상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 첫 번째 것(first one)까지 연장되는 후면 비아
를 포함하는, IC 구조체.
실시예 2. 실시예 1에 있어서,
상기 에어 갭은 상기 전면 상호연결 구조체로부터의 거리가 증가함에 따라 감소하는 폭을 갖는 것인, IC 구조체.
실시예 3. 실시예 1에 있어서,
상기 에어 갭은 상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 두 번째 것(second one)과 중첩하는 것인, IC 구조체.
실시예 4. 실시예 1에 있어서.
상기 후면 비아는 상기 전면 상호연결 구조체로부터의 거리가 증가함에 따라 폭이 감소하는 테이퍼형(tapered) 프로파일을 갖는 것인, IC 구조체.
실시예 5. 실시예 1에 있어서,
상기 후면 비아는 상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 상기 첫 번째 것 위의 제1 부분, 및 상기 제1 부분 위의 제2 부분을 포함하고, 상기 제1 부분은 상기 전면 상호연결 구조체로부터의 거리가 증가함에 따라 감소하는 폭을 가지며, 상기 제2 부분은 상기 전면 상호연결 구조체로부터의 거리가 증가함에 따라 증가하는 폭을 가지는 것인, IC 구조체.
실시예 6. 실시예 5에 있어서,
상기 후면 비아는 상기 제2 부분 위의 제3 부분을 더 포함하고, 상기 제3 부분은 상기 전면 상호연결 구조체로부터의 거리가 증가함에 따라 균일한 폭을 가지는 것인, IC 구조체.
실시예 7. 실시예 6에 있어서,
상기 후면 비아는 상기 제3 부분 위의 제4 부분을 더 포함하고, 상기 제4 부분은 상기 전면 상호연결 구조체로부터의 거리가 증가함에 따라 감소하는 폭을 가지는 것인, IC 구조체.
실시예 8. 실시예 1에 있어서,
상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 상기 첫 번째 것은 상기 소스 에피택셜 구조체인 것인, IC 구조체.
실시예 9. 실시예 1에 있어서,
상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 두 번째 것은 상기 후면 유전체 층에서 연장되는 후면 비아가 없는 것인, IC 구조체.
실시예 10. 실시예 9에 있어서,
상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 상기 두 번째 것은 상기 드레인 에피택셜 구조체인 것인, IC 구조체.
실시예 11. 실시예 1에 있어서,
상기 후면 유전체 층의 후면 상의 후면 상호연결 구조체를 더 포함하는, IC 구조체.
실시예 12. 집적 회로(IC) 구조체에 있어서,
이격된 방식으로 서로 차곡차곡(one above another) 배열된 복수의 제1 채널 층, 및 이격된 방식으로 서로 차곡차곡 배열된 복수의 제2 채널 층;
상기 복수의 제1 채널 층 각각을 둘러싸는 제1 게이트 구조체, 및 상기 복수의 제2 채널 층 각각을 둘러싸는 제2 게이트 구조체;
상기 복수의 제1 채널 층의 대향 단부 표면 상에 각각 있는 제1 소스 에피택셜 구조체 및 드레인 에피택셜 구조체;
상기 복수의 제2 채널 층의 대향 단부 표면 상에 각각 있는 제2 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체;
상기 제1 소스 에피택셜 구조체의 전면, 상기 드레인 에피택셜 구조체의 전면, 및 상기 제2 소스 에피택셜 구조체의 전면 상에 있는 전면 상호연결 구조체;
상기 제1 소스 에피택셜 구조체의 후면 및 상기 제2 소스 에피택셜 구조체의 후면 상에 각각 있는 제1 후면 비아 및 제2 후면 비아; 및
상기 제1 후면 비아 및 상기 제2 후면 비아를 측방으로 둘러싸는 유전체 층 ― 상기 유전체 층은 상기 제1 후면 비아와 상기 제2 후면 비아 사이에 측방으로 에어 갭을 가짐 ―
을 포함하는, IC 구조체.
실시예 13. 실시예 12에 있어서,
상기 제1 소스 에피택셜 구조체의 후면 및 상기 제2 소스 에피택셜 구조체의 후면 상에 각각 있는 실리사이드 영역을 더 포함하는, IC 구조체.
실시예 14. 실시예 13에 있어서,
상기 드레인 에피택셜 구조체의 후면은 실리사이드 영역이 없는 것인, IC 구조체.
실시예 15. 실시예 12에 있어서,
상기 에어 갭은 상기 드레인 에피택셜 구조체와 중첩하는 것인, IC 구조체.
실시예 16. 실시예 15에 있어서,
상기 에어 갭은 상기 드레인 에피택셜 구조체로부터의 거리가 증가할수록 감소하는 폭을 가지는 것인, IC 구조체.
실시예 17. 반도체 디바이스를 형성하는 방법에 있어서,
기판에 리세스를 에칭하는 단계;
상기 기판에서의 상기 리세스에 희생 에피택셜 플러그를 형성하는 단계;
상기 기판 위에 소스 에피택셜 구조체 및 드레인 에피택셜 구조체를 형성하는 단계 ― 상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 하나는 상기 희생 에피택셜 플러그 위에 형성됨 ― ;
상기 소스 에피택셜 구조체와 상기 드레인 에피택셜 구조체 사이에 측방으로 게이트 구조체를 형성하는 단계;
상기 희생 에피택셜 플러그가 상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 상기 하나의 후면으로부터 돌출되도록 상기 기판의 적어도 일 부분을 제거하는 단계;
상기 희생 에피택셜 플러그 위에 유전체 층을 형성하는 단계 ― 상기 유전체 층은 내부에 에어 갭을 가짐 ― ;
상기 유전체 층을 관통하여 연장되는 후면 비아 개구부를 형성하기 위해 상기 희생 에피택셜 플러그를 제거하는 단계; 및
상기 후면 비아 개구부에 후면 비아를 형성하는 단계
를 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 18. 실시예 17에 있어서,
상기 희생 에피택셜 플러그를 형성하는 단계는, 상기 기판에서의 상기 리세스의 하부 부분에 제1 실리콘 게르마늄 층이 형성되고, 상기 기판에서의 상기 리세스의 상부 부분에 제2 실리콘 게르마늄 층이 형성되도록 수행되며, 상기 제2 실리콘 게르마늄 층은 상기 제1 실리콘 게르마늄 층보다 낮은 게르마늄 원자 퍼센트를 가지는 것인, 반도체 디바이스를 형성하는 방법.
실시예 19. 실시예 18에 있어서,
상기 희생 에피택셜 플러그를 제거하는 단계는 상기 제2 실리콘 게르마늄 층을 에칭하는 것보다 빠른 에칭 속도로 상기 제1 실리콘 게르마늄 층을 에칭하는 선택적 에칭 프로세스를 사용하여 수행되는 것인, 반도체 디바이스를 형성하는 방법.
실시예 20. 실시예 17에 있어서,
상기 유전체 층을 형성하는 동안 상기 희생 에피택셜 플러그의 상부 부분 상에 오버행이 형성되는 것인, 반도체 디바이스를 형성하는 방법.

Claims (10)

  1. 집적 회로(IC) 구조체에 있어서,
    게이트 구조체;
    상기 게이트 구조체의 양측 상에 각각 있는 소스 에피택셜 구조체 및 드레인 에피택셜 구조체;
    상기 소스 에피택셜 구조체의 전면 및 상기 드레인 에피택셜 구조체의 전면 상의 전면 상호연결 구조체;
    상기 소스 에피택셜 구조체의 후면 및 상기 드레인 에피택셜 구조체의 후면 상에 있고 내부에 에어 갭을 갖는 후면 유전체 층; 및
    상기 후면 유전체 층을 관통하여 상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 첫 번째 것(first one)까지 연장되는 후면 비아
    를 포함하는, IC 구조체.
  2. 제1항에 있어서,
    상기 에어 갭은 상기 전면 상호연결 구조체로부터의 거리가 증가함에 따라 감소하는 폭을 갖는 것인, IC 구조체.
  3. 제1항에 있어서,
    상기 에어 갭은 상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 두 번째 것(second one)과 중첩하는 것인, IC 구조체.
  4. 제1항에 있어서,
    상기 후면 비아는 상기 전면 상호연결 구조체로부터의 거리가 증가함에 따라 폭이 감소하는 테이퍼형(tapered) 프로파일을 갖는 것인, IC 구조체.
  5. 제1항에 있어서,
    상기 후면 비아는 상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 상기 첫 번째 것 위의 제1 부분, 및 상기 제1 부분 위의 제2 부분을 포함하고, 상기 제1 부분은 상기 전면 상호연결 구조체로부터의 거리가 증가함에 따라 감소하는 폭을 가지며, 상기 제2 부분은 상기 전면 상호연결 구조체로부터의 거리가 증가함에 따라 증가하는 폭을 가지는 것인, IC 구조체.
  6. 제5항에 있어서,
    상기 후면 비아는 상기 제2 부분 위의 제3 부분을 더 포함하고, 상기 제3 부분은 상기 전면 상호연결 구조체로부터의 거리가 증가함에 따라 균일한 폭을 가지는 것인, IC 구조체.
  7. 제6항에 있어서,
    상기 후면 비아는 상기 제3 부분 위의 제4 부분을 더 포함하고, 상기 제4 부분은 상기 전면 상호연결 구조체로부터의 거리가 증가함에 따라 감소하는 폭을 가지는 것인, IC 구조체.
  8. 제1항에 있어서,
    상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 두 번째 것은 상기 후면 유전체 층에서 연장되는 후면 비아가 없는 것인, IC 구조체.
  9. 집적 회로(IC) 구조체에 있어서,
    이격된 방식으로 서로 차곡차곡(one above another) 배열된 복수의 제1 채널 층, 및 이격된 방식으로 서로 차곡차곡 배열된 복수의 제2 채널 층;
    상기 복수의 제1 채널 층 각각을 둘러싸는 제1 게이트 구조체, 및 상기 복수의 제2 채널 층 각각을 둘러싸는 제2 게이트 구조체;
    상기 복수의 제1 채널 층의 대향 단부 표면 상에 각각 있는 제1 소스 에피택셜 구조체 및 드레인 에피택셜 구조체;
    상기 복수의 제2 채널 층의 대향 단부 표면 상에 각각 있는 제2 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체;
    상기 제1 소스 에피택셜 구조체의 전면, 상기 드레인 에피택셜 구조체의 전면, 및 상기 제2 소스 에피택셜 구조체의 전면 상에 있는 전면 상호연결 구조체;
    상기 제1 소스 에피택셜 구조체의 후면 및 상기 제2 소스 에피택셜 구조체의 후면 상에 각각 있는 제1 후면 비아 및 제2 후면 비아; 및
    상기 제1 후면 비아 및 상기 제2 후면 비아를 측방으로 둘러싸는 유전체 층 ― 상기 유전체 층은 상기 제1 후면 비아와 상기 제2 후면 비아 사이에 측방으로 에어 갭을 가짐 ―
    을 포함하는, IC 구조체.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    기판에 리세스를 에칭하는 단계;
    상기 기판에서의 상기 리세스에 희생 에피택셜 플러그를 형성하는 단계;
    상기 기판 위에 소스 에피택셜 구조체 및 드레인 에피택셜 구조체를 형성하는 단계 ― 상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 하나는 상기 희생 에피택셜 플러그 위에 형성됨 ― ;
    상기 소스 에피택셜 구조체와 상기 드레인 에피택셜 구조체 사이에 측방으로 게이트 구조체를 형성하는 단계;
    상기 희생 에피택셜 플러그가 상기 소스 에피택셜 구조체 및 상기 드레인 에피택셜 구조체 중 상기 하나의 후면으로부터 돌출되도록 상기 기판의 적어도 일 부분을 제거하는 단계;
    상기 희생 에피택셜 플러그 위에 유전체 층을 형성하는 단계 ― 상기 유전체 층은 내부에 에어 갭을 가짐 ― ;
    상기 유전체 층을 관통하여 연장되는 후면 비아 개구부를 형성하기 위해 상기 희생 에피택셜 플러그를 제거하는 단계; 및
    상기 후면 비아 개구부에 후면 비아를 형성하는 단계
    를 포함하는, 반도체 디바이스를 형성하는 방법.
KR1020210034106A 2020-04-29 2021-03-16 에어 갭을 가지는 후면 유전체 층을 갖는 집적 회로 구조체 KR102511810B1 (ko)

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US17/149,918 US11450559B2 (en) 2020-04-29 2021-01-15 Integrated circuit structure with backside dielectric layer having air gap
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