KR20210115118A - 박막트랜지스터 기판 및 이를 구비한 디스플레이 장치 - Google Patents

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KR20210115118A
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김근우
강태욱
김두나
성범모
이도경
주재환
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Abstract

본 발명은 화소회로의 고속구동 및 화소의 휘도 저하를 개선하는 박막트랜지스터 기판 및 이를 구비한 디스플레이 장치를 위하여, 기판 상에 배치되는, 반도체층; 상기 반도체층 상에 배치되는, 게이트절연층; 상기 게이트절연층을 사이에 두고 상기 반도체층과 적어도 일부 중첩되어 배치되는, 제1 전극; 상기 제1 전극 상에 배치되는, 복수개의 박막층; 및 상기 복수개의 박막층을 사이에 두고 상기 제1 전극과 적어도 일부 중첩되어 배치되는, 제2 전극;을 포함하며, 상기 복수개의 박막층 중 적어도 어느 하나는 비정질 실리콘을 포함하는, 박막트랜지스터 기판을 제공한다.

Description

박막트랜지스터 기판 및 이를 구비한 디스플레이 장치{Thin film transistor substrate and display apparatus comprising the same}
본 발명은 박막트랜지스터 기판 및 이를 구비한 디스플레이 장치에 관한 것으로서, 더 상세하게는 화소회로의 고속구동 및 화소의 휘도 저하를 개선하는 박막트랜지스터 기판 및 이를 구비한 디스플레이 장치에 관한 것이다.
디스플레이 장치는 데이터를 시각적으로 표시하는 장치이다. 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이부로 사용되기도 한다.
디스플레이 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 발광소자를 포함하며, 예컨대 유기발광 디스플레이 장치의 경우 유기발광다이오드(OLED)를 발광소자로 포함한다. 일반적으로 유기발광 디스플레이 장치는 기판 상에 박막트랜지스터 및 유기발광다이오드를 형성하고, 유기발광다이오드가 스스로 빛을 발광하여 작동한다.
최근 디스플레이 장치는 그 용도가 다양해지면서 디스플레이 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
본 발명의 실시예들은 스토리지 커패시터의 제1 전극 및 제2 전극 사이에 비정질 실리콘(a-Si)을 포함하는 박막층을 포함할 수 있다. 이를 통해 스토리지 커패시터의 전기용량이 가변할 수 있으며, 화소회로의 고속구동 및 화소의 휘도 저하를 개선하는 박막트랜지스터 기판 및 이를 구비한 디스플레이 장치를 제공하고자 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판 상에 배치되는, 반도체층; 상기 반도체층 상에 배치되는, 게이트절연층; 상기 게이트절연층을 사이에 두고 상기 반도체층과 적어도 일부 중첩되어 배치되는, 제1 전극; 상기 제1 전극 상에 배치되는, 복수개의 박막층; 및 상기 복수개의 박막층을 사이에 두고 상기 제1 전극과 적어도 일부 중첩되어 배치되는, 제2 전극;을 포함하며, 상기 복수개의 박막층 중 적어도 어느 하나는 비정질 실리콘을 포함하는, 박막트랜지스터 기판이 제공된다.
본 실시예에 따르면, 상기 복수개의 박막층은 순차적으로 적층되는 제1 박막층, 제2 박막층 및 제3 박막층을 포함하고, 상기 제2 박막층은 비정질 실리콘을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 박막층 및 상기 제3 박막층은 서로 다른 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 박막층 및 상기 제3 박막층은 동일 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 복수개의 박막층은 순차적으로 적층되는 제1 박막층 및 제2 박막층을 포함하고, 상기 제1 박막층 또는 상기 제2 박막층은 비정질 실리콘을 포함할 수 있다.
본 실시예에 따르면, 상기 복수개의 박막층 중 비정질 실리콘을 포함하는 상기 박막층을 제외한 나머지 상기 박막층은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 전극 및 상기 제2 전극을 포함하는 스토리지 커패시터의 전기용량은 가변할 수 있다.
본 실시예에 따르면, 상기 제1 전극에 걸리는 전압이 충전되는 동안 상기 스토리지 커패시터의 전기용량은 감소할 수 있다.
본 실시예에 따르면, 상기 반도체층 및 상기 제1 전극을 게이트전극으로 포함하는 박막트랜지스터 및 상기 제1 전극 및 상기 제2 전극을 포함하는 스토리지 커패시터를 더 구비하며, 상기 박막트랜지스터와 상기 스토리지 커패시터는 중첩될 수 있다.
본 실시예에 따르면, 상기 게이트전극은 아일랜드 형상일 수 있다.
본 실시예에 따르면, 상기 반도체층은 실리콘 반도체 물질 또는 산화물 반도체 물질을 포함할 수 있다.
본 발명의 다른 관점에 따르면, 기판 상에 배치되는 스토리지 커패시터, 박막트랜지스터 및 상기 박막트랜지스터에 전기적으로 연결된 표시요소를 포함하고, 상기 스토리지 커패시터는 적어도 일부가 중첩하도록 배치된 제1 전극 및 제2 전극을 구비하며, 상기 제1 전극 및 상기 제2 전극 사이에는 복수개의 박막층이 배치되고, 상기 복수개의 박막층 중 적어도 어느 하나는 비정질 실리콘을 포함하는, 디스플레이 장치가 제공된다.
본 실시예에 따르면, 상기 스토리지 커패시터의 전기용량은 가변할 수 있다.
본 실시예에 따르면, 상기 표시요소가 발광하는 동안 상기 스토리지 커패시터의 전기용량은 증가될 수 있다.
본 실시예에 따르면, 상기 박막트랜지스터에 걸리는 전압이 충전될 때 상기 스토리지 커패시터의 제1 전기용량은 상기 표시요소가 발광할 때 상기 스토리지 커패시터의 제2 전기용량보다 작을 수 있다.
본 실시예에 따르면, 상기 박막트랜지스터는 반도체층 및 게이트전극을 포함하고, 상기 박막트랜지스터는 상기 스토리지 커패시터와 중첩되며, 상기 게이트전극은 상기 제1 전극으로의 기능을 수행할 수 있다.
본 실시예에 따르면, 상기 복수개의 박막층은 순차적으로 적층되는 제1 박막층, 제2 박막층 및 제3 박막층을 포함하고, 상기 제2 박막층은 비정질 실리콘을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 박막층 및 상기 제3 박막층은 서로 다른 물질을 포함하거나 동일 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 복수개의 박막층 중 비정질 실리콘을 포함하는 상기 박막층을 제외한 나머지 상기 박막층은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다.
본 실시예에 따르면, 상기 복수개의 박막층은 순차적으로 적층되는 제1 박막층 및 제2 박막층을 포함하고, 상기 제1 박막층 또는 상기 제2 박막층은 비정질 실리콘을 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 화소회로의 고속구동 및 화소의 휘도 저하가 개선된 박막트랜지스터 기판 및 이를 구비한 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 패널을 개략적으로 도시한 평면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예들에 따른 디스플레이 장치에 포함된 박막트랜지스터 기판의 일부분을 개략적으로 도시한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소의 등가회로도이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소의 등가회로도이다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 한 화소회로를 나타낸 평면도이다.
도 7은 도 6의 II-II'선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 8은 도 6의 II-II'선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 9는 도 8의 일부분을 확대하여 도시한 확대도이다.
도 10은 본 발명의 일 실시예에 따른 스토리지 커패시터의 전기용량의 변화를 설명하기 위한 그래프이다.
도 11은 본 발명의 일 실시예에 따른 휘도 변화를 나타낸 그래프이다.
도 12는 본 발명의 일 실시예에 따른 보상시간 변화를 나타낸 그래프이다.
도 13는 본 발명의 일 실시예에 따른 순간잔상 변화를 나타낸 그래프이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
이하에서는 첨부된 도면을 참조로 본 발명의 바람직한 실시예들에 대하여 보다 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 평면도이다.
도 1을 참조하면, 디스플레이 장치(1)는 이미지를 구현하는 표시영역(DA)과 표시영역(DA) 주변에 배치되는 주변영역(PA)을 포함한다. 디스플레이 장치(1)는 표시영역(DA)에서 방출되는 빛을 이용하여 외부로 이미지를 제공할 수 있다.
기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재를 포함할 수 있다. 여기서, 플렉서블 소재란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 플렉서블 소재의 기판(100)은 초박형 유리, 금속 또는 플라스틱으로 구성될 수 있다.
기판(100)의 표시영역(DA)에는 유기발광다이오드(organic light-emitting diode, OLED)와 같은 다양한 표시요소(display element)를 구비한 화소(PX)들이 배치될 수 있다. 화소(PX)는 복수로 구성되며, 복수의 화소(PX)는 스트라이프 배열, 펜타일 배열, 모자익 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다.
표시영역(DA)을 평면 형상으로 볼 때, 상기 표시영역(DA)는 도 1과 같이 직사각형 형상으로 구비될 수 있다. 또 다른 실시예로, 표시영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등으로 구비될 수 있다.
기판(100)의 주변영역(PA)은 표시영역(DA) 주변에 배치되는 영역으로, 화상이 표시되지 않는 영역일 수 있다. 주변영역(PA)에는 표시영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들, 인쇄회로기판이나 드라이버 IC칩이 부착되는 패드들이 위치할 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 패널을 개략적으로 도시한 평면도이다.
도 2를 참조하면, 디스플레이 패널(10)은 표시영역(DA) 및 주변영역(PA)을 포함하며, 표시영역(DA)에 배치된 복수의 화소(PX)들을 포함한다. 복수의 화소(PX)들은 각각 유기발광다이오드(OLED)와 같은 표시요소를 포함할 수 있다. 각 화소(PX)는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 이하 본 명세서에서, 각 화소(PX)는 각각 서로 다른 색을 발광하는 부화소(Sub-Pixel)을 의미하며, 각 화소(PX)는 예컨대 적색(R) 부화소, 녹색(G) 부화소 및 청색(B) 부화소 중 하나일 수 있다. 표시영역(DA)은 봉지부재(미도시)로 커버되어 외기 또는 수분 등으로부터 보호될 수 있다.
각 화소(PX)는 주변영역(PA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(PA)에는 제1 스캔구동회로(130), 제2 스캔구동회로(131), 발광제어구동회로(133), 단자(140), 데이터구동회로(150), 제1 전원공급배선(160) 및 제2 전원공급배선(170)이 배치될 수 있다.
제1 스캔구동회로(130) 및 제2 스캔구동회로(131)는 스캔선(SL)을 통해 각 화소(PX)에 스캔신호를 제공할 수 있다. 제2 스캔구동회로(131)는 표시영역(DA)을 사이에 두고 제1 스캔구동회로(130)와 나란하게 배치될 수 있다. 표시영역(DA)에 배치된 화소(PX)들 중 일부는 제1 스캔구동회로(130)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔구동회로(131)에 연결될 수 있다. 다른 실시예로, 제2 스캔구동회로(131)는 생략될 수 있다.
발광제어구동회로(133)는 발광제어선(EL)을 통해 각 화소(PX)에 발광제어 신호를 제공할 수 있다.
단자(140)는 기판(100)의 일 측에 배치될 수 있다. 단자(140)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 단자(PCB-P)는 디스플레이 패널(10)의 단자(140)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 제어부(미도시)의 신호 또는 전원을 디스플레이 패널(10)로 전달한다.
제어부에서 생성된 제어 신호는 인쇄회로기판(PCB)을 통해 제1 및 제2 스캔 구동회로(130, 131)에 각각 전달될 수 있다. 제어부는 제1 및 제2 연결배선(161, 171)을 통해 제1 및 제2 전원공급배선(160, 170)에 각각 제1 및 제2 전원전압을 제공할 수 있다. 제1 전원전압은 제1 전원공급배선(160)과 연결된 구동전압선(PL)을 통해 각 화소(PX)에 제공되고, 제2 전원전압은 제2 전원공급배선(170)과 연결된 각 화소(PX)의 대향전극(230, 후술할 도 7 참조)에 제공될 수 있다.
데이터구동회로(150)는 데이터라인(DL)에 전기적으로 연결된다. 데이터구동회로(150)의 데이터신호는 단자(140)에 연결된 연결배선(151) 및 연결배선(151)과 연결된 데이터라인(DL)을 통해 각 화소(PX)에 제공될 수 있다. 도 2는 데이터구동회로(150)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 다른 실시예로, 데이터구동회로(150)는 기판(100) 상에 배치될 수 있다. 예컨대, 데이터구동회로(150)는 단자(140)와 제1 전원공급배선(160) 사이에 배치될 수 있다.
제1 전원공급배선(160)은 표시영역(DA)을 사이에 두고 x방향을 따라 나란하게 연장된 제1 서브배선(162) 및 제2 서브배선(163)을 포함할 수 있다. 제2 전원공급배선(170)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예들에 따른 디스플레이 장치에 포함된 박막트랜지스터 기판의 일부분을 개략적으로 도시한 단면도들이다. 도 3b는 도 3a의 일부 변형 실시예에 해당하는 바, 도 3a를 기준으로 설명하며, 도 3b에 대해서는 도 3a와의 차이점을 중심으로 서술하고자 한다.
도 3a를 참조하면, 본 발명의 일 실시예에 따른 박막트랜지스터 기판(TB)은 반도체층(A)과 게이트전극(G)을 갖는 박막트랜지스터(TFT) 및 제1 전극(CE1)과 제2 전극(CE2)을 갖는 스토리지 커패시터(Cst)를 포함할 수 있다.
반도체층(A)은 채널영역(C), 소스영역(S) 및 드레인영역(D)을 가지며, 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 제2 전극(CE2) 사이에는 복수개의 박막층(113)이 배치될 수 있다. 이 때, 복수개의 박막층(113) 중 적어도 어느 하나는 비정질 실릴콘(a-Si)을 포함할 수 있다.
이하, 도 3a를 참조하여 박막트랜지스터 기판(TB)에 포함된 구성을 적층 순서에 따라 보다 구체적으로 설명한다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)은 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(100)은 유기물/무기물/유기물의 구조를 가질 수 있다.
버퍼층(110)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(110)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
반도체층(A)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 폴리 실리콘 물질은 전자이동도가 높아(100cm2/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하다. 다른 예로, 반도체층(A)은 비정질 실리콘(a-Si) 및/또는 산화물 반도체로 형성될 수도 있다.
반도체층(A) 상에는 게이트절연층(111)이 위치할 수 있다. 게이트절연층(111)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
게이트절연층(111) 상에는 반도체층(A)과 적어도 일부 중첩되도록 게이트전극(G)이 배치될 수 있다.
일 실시예에 있어서, 스토리지 커패시터(Cst)는 제1 전극(CE1) 및 제2 전극(CE2)로 구비되며, 도 3a에 도시한 바와 같이 박막트랜지스터(TFT)와 중첩될 수 있다. 예컨대, 박막트랜지스터(TFT)의 게이트전극(G)은 스토리지 커패시터(Cst)의 제1 전극(CE1)으로의 기능을 수행할 수 있다. 이와 다르게 스토리지 커패시터(Cst)는 박막트랜지스터(TFT)와 중첩되지 않고, 따로 존재할 수도 있다.
박막트랜지스터(TFT)의 게이트전극(G), 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 스토리지 커패시터(Cst)의 제2 전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
스토리지 커패시터(Cst)의 제2 전극(CE2)은 복수개의 박막층(113)을 사이에 두고 제1 전극(CE1)과 중첩하며, 커패시턴스을 형성한다. 이 경우, 복수개의 박막층(113)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다.
도 3a에 도시된 것처럼, 박막층(113)은 제1 박막층(113a) 및 제2 박막층(113b)을 포함하여 총 두 개의 층으로 이루어질 수 있으며, 제1 박막층(113a) 및 제2 박막층(113b) 중 적어도 어느 하나는 비정질 실리콘(a-Si)을 포함할 수 있다.
또한, 복수개의 박막층(113) 중 비정질 실리콘(a-Si)을 포함하는 박막층(113)을 제외한 나머지 박막층(113)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
일 예로, 제1 박막층(113a)은 비정질 실리콘(a-Si)을 포함하고, 제2 박막층(113b)은 실리콘산화물(SiOx) 또는 실리콘질화물(SiNx)을 포함할 수 있다. 다른 예로, 제1 박막층(113a)은 실리콘산화물(SiOx) 또는 실리콘질화물(SiNx)을 포함하고, 제2 박막층(113b)은 비정질 실리콘(a-Si)을 포함할 수 있다.
다른 실시예에 있어서, 도 3b에 도시된 것처럼, 박막층(113)은 제1 박막층(113a), 제2 박막층(113b) 및 제3 박막층(113c)을 포함하여 총 세 개의 층으로 이루어질 수 있으며, 제1 박막층(113a), 제2 박막층(113b) 및 제3 박막층(113c) 중 적어도 어느 하나는 비정질 실리콘(a-Si)을 포함할 수 있다. 또한, 비정질 실리콘(a-Si)을 포함하는 박막층(113)을 제외한 나머지 박막층(113)은 서로 다른 물질을 포함하거나 동일 물질을 포함할 수 있다.
일 예로, 제2 박막층(113b)은 비정질 실리콘(a-Si)을 포함하며 제1 박막층(113a)은 실리콘산화물(SiOx)을 포함하고, 제3 박막층(113c)은 실리콘질화물(SiNx)을 포함할 수 있다.
다른 예로, 제2 박막층(113b)은 비정질 실리콘(a-Si)을 포함하며, 제1 박막층(113a) 및 제3 박막층(113c)은 실리콘산화물(SiOx) 또는 실리콘질화물(SiNx)을 포함할 수 있다.
도 3a 및 도 3b에서는 박막층(113)이 2개 또는 3개의 박막층(113)을 포함하는 것으로 도시하고 있으나, 박막층(113)은 4개 이상의 박막층(113)을 포함할 수 있으며, 복수개의 박막층(113) 중 적어도 어느 하나는 비정질 실리콘(a-Si)을 포함할 수 있다. 일 예로, 박막층(113)은 5개의 박막층(113)을 포함할 수 있다.
본 발명의 일 실시예에 따르면 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 스토리지 커패시터(Cst)의 제2 전극(CE2) 사이에는 복수개의 박막층(113)이 포함될 수 있으며, 복수개의 박막층(113) 중 적어도 어느 하나는 비정질 실리콘(a-Si)을 포함할 수 있다. 이러한 경우, 화소회로(PC, 도 4 참조)가 구동될 때 유리한 방향으로 스토리지 커패시터(Cst)의 전기용량이 가변할 수 있다. 예를 들면, 유기발광다이오드(OLED)가 발광할 때 스토리지 커패시터(Cst)의 전기용량이 커질 수 있고 유기발광다이오드(OLED)의 휘도 저하가 개선되어 100%에 가까운 휘도가 발광 구간이 진행되는 동안 유지될 수 있다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소의 등가회로도이다.
도 4를 참조하면, 각 화소(PX)는 스캔선(SL) 및 데이터라인(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다.
화소회로(PC)는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2) 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(T2)는 스캔선(SL) 및 데이터라인(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔신호(Sn)에 따라 데이터라인(DL)을 통해 입력된 데이터신호(Dm)를 구동 박막트랜지스터(T1)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 구동전압(ELVDD)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
일 실시예에 있어서, 화소회로(PC)에 포함되는 스토리지 커패시터(Cst)의 전기 용량은 가변할 수 있다. 예컨대, 스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 구동전압(ELVDD)의 차이에 해당하는 전압을 저장할 때, 제1 전기용량을 가질 수 있다. 또한, 스토리지 커패시터(Cst)는 유기발광다이오드(OLED)가 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 때, 제2 전기용량을 가질 수 있다.
일 실시예에 있어서, 스토리지 커패시터(Cst)의 제1 전기용량 및 스토리지 커패시터(Cst)의 제2 전기용량은 상이할 수 있으며, 일 예로, 스토리지 커패시터(Cst)의 제1 전기용량은 스토리지 커패시터(Cst)의 제2 전기용량보다 작을 수 있다.
도 4에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 화소회로(PC)는 3개 이상의 박막트랜지스터 및/또는 2개 이상의 스토리지 커패시터를 포함할 수 있다. 일 실시예로, 화소회로(PC)는 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함할 수도 있다. 이는 도 5에서 설명하고자 한다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소의 등가회로도이며, 도 6은 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 한 화소회로를 나타낸 평면도이다. 또한, 도 7 및 도 8은 도 6의 II-II'선을 따라 취한 단면을 개략적으로 도시한 단면도들이다.
도 5 및 도 6을 참조하면, 하나의 화소(PX)는 화소회로(PC) 및 화소회로(PC)에 전기적으로 연결된 유기발광다이오드(OLED)를 포함할 수 있다.
일 예로, 화소회로(PC)는, 도 5에 도시된 바와 같이, 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)는 신호선들(SL, SL-1, SL+1, EL, DL), 제1 초기화전압선(VL1), 제2 초기화전압선(VL2) 및 구동전압선(PL)에 연결될 수 있다.
신호선들(SL, SL-1, SL+1, EL, DL)은 스캔신호(Sn)를 전달하는 스캔선(SL), 제1 초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SL-1), 제2 초기화 박막트랜지스터(T7)에 스캔신호(Sn)를 전달하는 이후 스캔선(SL+1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(EL), 스캔선(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터라인(DL)을 포함할 수 있다. 구동전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 제1 초기화전압선(VL1)은 제1 초기화 박막트랜지스터(T4)에 초기화전압(Vint)을 전달하고, 제2 초기화전압선(VL2)은 제2 초기화 박막트랜지스터(T7)에 초기화전압(Vint)을 전달할 수 있다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1 전극(CE1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 메인 유기발광다이오드(OLED)의 화소전극(210, 도 6 참조)과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔선(SL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터라인(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터라인(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔선(SL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극(210)과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 제1 전극(CE1), 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트전극(G4)은 이전 스캔선(SL-1)에 연결되어 있고, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4)은 제1 초기화전압선(VL1)에 연결되어 있으며, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 제1 전극(CE1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 하부 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7) 및 유기발광다이오드(OLED)의 화소전극(210)에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 메인 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트전극(G7)은 이후 스캔선(SL+1)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 메인 유기발광다이오드(OLED)의 화소전극(210)에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)은 제2 초기화전압선(VL2)에 연결되어 있다.
한편, 스캔선(SL)과 이후 스캔선(SL+1)은 서로 전기적으로 연결됨으로써, 스캔선(SL)과 이후 스캔선(SL+1)에는 동일한 스캔신호(Sn)가 인가될 수 있다. 따라서, 제2 초기화 박막트랜지스터(T7)는 이후 스캔선(SL+1)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 유기발광다이오드(OLED)의 화소전극(210)을 초기화시키는 동작을 수행할 수 있다.
스토리지 커패시터(Cst)의 제2 전극(CE2)은 구동전압선(PL)에 연결되어 있으며, 유기발광다이오드(OLED)의 공통전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 5에서는 보상 박막트랜지스터(T3)와 제1 초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 보상 박막트랜지스터(T3)와 제1 초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
이하에서는 도 6, 도 7 및 도 8을 참조하여 일 화소(PX)의 구조를 보다 상세히 설명한다. 도 8은 도 7의 일부 변형 실시예에 해당하는 바, 도 7을 기준으로 설명하며, 도 8에 대해서는 도 7과의 차이점을 중심으로 서술하고자 한다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)는 반도체층(1130)을 따라 배치되며, 반도체층(1130)의 일부 영역들은, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)의 반도체층들을 이룰 수 있다.
반도체층(1130)은 기판(100) 상에 형성될 수 있으며, 도 7에 도시된 바와 같이 기판(100) 상에 버퍼층(110)이 형성되고, 반도체층(1130)은 버퍼층(110) 상에 형성될 수 있다.
기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
버퍼층(110)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(110)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
기판(100)과 버퍼층(110) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(100) 등으로부터의 불순물이 반도체층(1130)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
반도체층(1130)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 폴리 실리콘 물질은 전자이동도가 높아(100cm2/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하다.
다른 예로, 반도체층(1130)은 비정질 실리콘(a-Si) 및/또는 산화물 반도체로 형성될 수도 있으며, 복수의 박막트랜지스터들 중 일부 반도체층은 저온 폴리 실리콘(LTPS)으로 형성되고, 다른 일부 반도체층은 비정질 실리콘(a-Si) 및/또는 산화물 반도체로 형성될 수도 있다. 이러한 경우, 반도체층(1130)은 복수일 수 있으며, 서로 다른 층에 각각 존재할 수 있다.
반도체층(1130) 상에는 게이트절연층(111)이 위치하며, 게이트절연층(111) 상에는 스캔선(SL), 이전 스캔선(SL-1), 이후 스캔선(SL+1) 및 발광제어선(EL)이 위치할 수 있다.
게이트절연층(111)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
한편, 스캔선(SL) 중 스위칭 및 보상 박막트랜지스터(T2, T3)의 채널영역들과 중첩하는 영역은 각각 스위칭 및 보상 게이트전극(G2, G3)이 되고, 이전 스캔선(SL-1) 중 제1 초기화 박막트랜지스터(T4)의 채널영역과 중첩하는 영역이 제1 초기화 게이트전극(G4)이 되며, 이후 스캔선(SL+1) 중 제2 초기화 박막트랜지스터(T7)의 채널영역과 중첩하는 영역이 제2 초기화 게이트전극(G7)이 되고, 발광제어선(EL) 중 동작제어 및 발광제어 박막트랜지스터(T5, T6)의 채널영역들과 중첩하는 영역이 각각 동작제어 및 발광제어 게이트전극(G5, G6)일 수 있다.
스캔선(SL), 이전 스캔선(SL-1), 이후 스캔선(SL+1) 및 발광제어선(EL) 상에는 박막층(113)이 구비될 수 있으며, 박막층(113)은 복수일 수 있다.
도 7에 도시된 것처럼, 박막층(113)은 제1 박막층(113a) 및 제2 박막층(113b)을 포함하여 총 두 개의 층으로 이루어질 수 있으며, 제1 박막층(113a) 및 제2 박막층(113b) 중 적어도 어느 하나는 비정질 실리콘(a-Si)을 포함할 수 있다.
또한, 복수개의 박막층(113) 중 비정질 실리콘(a-Si)을 포함하는 박막층(113)을 제외한 나머지 박막층(113)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
일 예로, 제1 박막층(113a)은 비정질 실리콘(a-Si)을 포함하고, 제2 박막층(113b)은 실리콘산화물(SiOx) 또는 실리콘질화물(SiNx)을 포함할 수 있다. 다른 예로, 제1 박막층(113a)은 실리콘산화물(SiOx) 또는 실리콘질화물(SiNx)을 포함하고, 제2 박막층(113b)은 비정질 실리콘(a-Si)을 포함할 수 있다.
복수개의 박막층(113) 상에는 전극전압라인(HL), 제1 초기화전압선(VL1) 및 제2 초기화전압선(VL2)이 배치될 수 있다. 전극전압라인(HL)은 구동 게이트전극(G1)의 적어도 일부를 커버하며, 구동 게이트전극(G1)과 함께 스토리지 커패시터(Cst)를 형성할 수 있다.
스토리지 커패시터(Cst)의 제1 전극(CE1)은 구동 박막트랜지스터(T1)의 게이트전극(G1)과 일체(一體)로 형성될 수 있다. 예컨대, 구동 박막트랜지스터(T1)의 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1 전극(CE1)으로의 기능을 수행할 수 있다. 전극전압라인(HL) 중 구동 게이트전극(G1)과 중첩하는 영역은 스토리지 커패시터(Cst)의 제2 전극(CE2)이 될 수 있다. 따라서, 복수개의 박막층(113)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다.
도 7에서는 스토리지 커패시터(Cst)의 제1 전극(CE1)이 구동 박막트랜지스터(T1)의 게이트전극(G1)과 일체로 형성되도록 도시하고 있으나, 스토리지 커패시터(Cst)의 제1 전극(CE1)은 구동 박막트랜지스터(T1)의 게이트전극(G1)과 일체로 형성되지 않고 별도로 형성될 수 있다. 일 예로, 스토리지 커패시터(Cst)의 제1 전극(CE1)은 구동 박막트랜지스터(T1)의 게이트전극(G1)과 동일한 층에 별도로 형성될 수 있다.
일 실시예에 있어서, 도 6에 도시된 것처럼, 구동 박막트랜지스터(T1)의 게이트전극(G1)은 아일랜드 형상일 수 있다.
구동 박막트랜지스터(T1)의 게이트전극(G1), 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 스토리지 커패시터(Cst)의 제2 전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
전극전압라인(HL), 제1 초기화전압선(VL1) 및 제2 초기화전압선(VL2) 상에는 층간절연층(115)이 위치한다. 층간절연층(115)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
층간절연층(115) 상에는 데이터라인(DL), 구동전압선(PL), 제1 및 제2 초기화연결선들(1173a, 1173b), 노드연결선(1174) 및 전극층(1175)이 배치될 수 있다. 데이터라인(DL), 구동전압선(PL), 노드연결선(1174) 및 전극층(1175)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 데이터라인(DL), 구동전압선(PL), 노드연결선(1174) 및 전극층(1175)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
데이터라인(DL)은 콘택홀(1154)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스영역(S2)에 접속될 수 있다. 데이터라인(DL)의 일부는 스위칭 소스전극으로 이해될 수 있다.
구동전압선(PL)은 층간절연층(115)에 형성된 콘택홀(1158)을 통해 스토리지 커패시터(Cst)의 제2 전극(CE2)과 접속될 수 있다. 따라서, 전극전압라인(HL)은 구동전압선(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다. 또한, 구동전압선(PL)은 콘택홀(1155)을 통해 동작제어 소스영역(S5)에 접속될 수 있다.
제1 초기화전압선(VL1)은 제1 초기화연결선(1173a)을 통해 제1 초기화 박막트랜지스터(T4)에 연결되고, 제2 초기화전압선(VL2)은 제2 초기화연결선(1173b)을 통해 제2 초기화 박막트랜지스터(T7)에 연결될 수 있다. 한편, 제1 초기화전압선(VL1)과 제2 초기화전압선(VL2)은 동일한 정전압(예컨대, -2V 등)을 가질 수 있다.
노드연결선(1174)의 일단은 콘택홀(1156)을 통해 보상 드레인영역(D3)에 연결되고, 타단은 콘택홀(1157)을 통해 구동 게이트전극(G1)에 접속할 수 있다.
전극층(1175)은 층간절연층(115), 복수개의 박막층(113) 및 게이트절연층(111)을 관통하는 콘택홀(1153)을 통해서 발광제어 박막트랜지스터(T6)의 반도체층과 접속된다. 전극층(1175)을 통해서 발광제어 박막트랜지스터(T6)은 유기발광다이오드(OLED)의 화소전극(210)과 전기적으로 연결될 수 있다.
데이터라인(DL), 구동전압선(PL), 제1 및 제2 초기화연결선들(1173a 1173b), 노드연결선(1174) 및 전극층(1175) 상에는 평탄화층(117)이 위치하며, 평탄화층(117) 상에 유기발광다이오드(OLED)가 위치할 수 있다.
한편, 도 5 및 도 6에서는 하나의 화소회로(PC)에 대한 구조를 설명하고 있지만, 동일한 화소회로(PC)를 가지는 복수의 화소(PX)들이 x방향 및 y방향을 따라 배열되며, 이때 제1 초기화전압선(VL1), 이전 스캔선(SL-1), 제2 초기화전압선(VL2) 및 이후 스캔선(SL+1)은 y방향을 따라 인접하게 배치된 두 개의 화소회로(PC)들에서 공유될 수 있다.
즉, 제1 초기화전압선(VL1)과 이전 스캔선(SL-1)은, 도면을 기준으로 y방향을 따라 도 6에 도시된 화소회로(PC)의 상부에 배치된 다른 화소회로(PC)의 제2 초기화 박막 트랜지스터에 전기적으로 연결될 수 있다. 따라서, 이전 스캔선(SL-1)에 인가되는 이전 스캔신호는 상기 다른 화소회로(PC)의 제2 초기화 박막 트랜지스터에 이후 스캔신호로서 전달될 수 있다. 이와 마찬가지로, 제2 초기화전압선(VL2)과 이후 스캔선(SL+1)은, 도면을 기준으로 y방향을 따라 도 6에 도시된 화소회로(PC)의 하부에 인접하여 배치된 또 다른 화소회로(PC)의 제1 초기화 박막 트랜지스터에 전기적으로 연결되어 이전 스캔신호와 초기화전압을 전달할 수 있다.
다시 도 7을 참조하면, 평탄화층(117)은 화소전극(210)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다. 평탄화층(117)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 이러한, 평탄화층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PXMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 평탄화층(117)은 무기 물질을 포함할 수 있다. 이러한, 평탄화층(117)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다. 평탄화층(117)이 무기 물질로 구비되는 경우, 경우에 따라서 화학적 평탄화 폴리싱을 진행할 수 있다. 한편, 평탄화층(117)은 유기물질 및 무기물질을 모두 포함할 수도 있다.
유기발광소자(OLED)는 화소전극(210), 대향전극(230) 및 이들 사이에 위치하고 발광층을 구비한 중간층(220)을 포함할 수 있다.
화소전극(210)은 콘택홀(1163)을 통해 전극층(1175)에 접속되고, 전극층(1175)은 콘택홀(1153)을 통해 발광제어 드레인영역에 접속할 수 있다.
화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소전극(210)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.
평탄화층(117) 상에는 화소정의막(119)이 배치될 수 있으며, 화소정의막(119)은 화소전극(210)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소의 발광영역을 정의하는 역할을 할 수 있다. 또한, 화소정의막(119)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(119)는 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
중간층(220)은 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 중간층(220)은 복수의 화소전극(210) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않으며, 중간층(220)에 포함된 층들 중 적어도 일부층은 복수의 화소전극(210)에 걸쳐서 일체로 형성될 수 있다.
대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 한편, 대향전극(230)은 복수의 화소전극(210)에 대응하도록 일체(一體)로 형성되어 될 수 있다.
본 발명의 일 실시예에 따른 디스플레이 장치(1)는 제1 전극(CE1) 및 제2 전극(CE2)을 갖는 스토리지 커패시터(Cst)를 포함하며, 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 스토리지 커패시터(Cst)의 제2 전극(CE2) 사이에는 복수개의 박막층(113)을 포함할 수 있다.
또한, 복수개의 박막층(113) 중 적어도 어느 하나는 비정질 실리콘(a-Si)을 포함할 수 있으며, 비정질 실리콘(a-Si)을 포함하는 박막층(113)을 제외한 나머지 박막층(113)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
도 7에 도시된 것처럼, 박막층(113)은 제1 박막층(113a) 및 제2 박막층(113b)을 포함하여 총 두 개의 층으로 이루어질 수 있으며, 제1 박막층(113a) 및 제2 박막층(113b) 중 적어도 어느 하나는 비정질 실리콘(a-Si)을 포함할 수 있다.
일 예로, 제1 박막층(113a)은 비정질 실리콘(a-Si)을 포함하고, 제2 박막층(113b)은 실리콘산화물(SiOx) 또는 실리콘질화물(SiNx)을 포함할 수 있다. 다른 예로, 제1 박막층(113a)은 실리콘산화물(SiOx) 또는 실리콘질화물(SiNx)을 포함하고, 제2 박막층(113b)은 비정질 실리콘(a-Si)을 포함할 수 있다.
다른 실시예에 있어서, 도 8에 도시된 것처럼, 박막층(113)은 제1 박막층(113a), 제2 박막층(113b) 및 제3 박막층(113c)을 포함하여 총 세 개의 층으로 이루어질 수 있으며, 제1 박막층(113a), 제2 박막층(113b) 및 제3 박막층(113c) 중 적어도 어느 하나는 비정질 실리콘(a-Si)을 포함할 수 있다.
일 예로, 제2 박막층(113b)은 비정질 실리콘(a-Si)을 포함하고, 제1 박막층(113a) 및 제3 박막층(113c)은 실리콘산화물(SiOx) 또는 실리콘질화물(SiNx)을 포함할 수 있다.
도 7 및 도 8에서는 박막층(113)이 2개 또는 3개의 박막층(113)을 포함하는 것으로 도시하고 있으나, 박막층(113)은 4개 이상의 박막층(113)을 포함할 수 있으며, 복수개의 박막층(113) 중 적어도 어느 하나는 비정질 실리콘(a-Si)을 포함할 수 있다. 일 예로, 박막층(113)은 5개의 박막층(113)을 포함할 수 있다.
비교예로, 스토리지 커패시터의 하부전극 및 상부전극 사이에 배치된 박막층은 단층일 수 있으며, 스토리지 커패시터의 하부전극 및 상부전극 사이에 배치된 박막층은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다.
이러한 경우, 스토리지 커패시터의 전기용량은 일정하게 유지된다. 디스플레이 장치에 포함된 화소회로는 순차적으로 초기화 구간, 문턱전압 보상 구간, 데이터 기입 구간 및 발광 구간을 가질 수 있다. 문턱전압 보상 구간에서는 스토리지 커패시터의 전기용량이 작고, 발광 구간에서는 스토리지 커패시터의 전기용량이 클 때 화소회로의 고속구동 및 화소의 휘도 저하 개선 등에 유리하다.
다만, 스토리지 커패시터의 하부전극 및 상부전극 사이에 배치된 박막층이 단층인 경우 스토리지 커패시터의 전기용량은 일정하며 문턱전압 보상 구간 및 발광 구간 중 어느 하나만 효율이 개선도록 스토리지 커패시터의 전기용량이 형성될 수 있었다.
반면, 본 발명의 일 실시예에 따르면 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 스토리지 커패시터(Cst)의 제2 전극(CE2) 사이에는 복수개의 박막층(113)이 포함될 수 있다. 또한, 복수개의 박막층(113) 중 적어도 어느 하나는 비정질 실리콘(a-Si)을 포함할 수 있으며, 비정질 실리콘(a-Si)을 포함하는 박막층(113)을 제외한 나머지 박막층(113)은 실리콘산화물(SiOx) 또는 실리콘질화물(SiNx) 등을 포함할 수 있다.
이러한 경우, 화소회로(PC) 구동 시 문턱전압 보상 구간에서 구동 박막트랜지스터(T1)의 충전 강화를 위해 스토리지 커패시터(Cst)의 전기용량이 감소되고, 발광 구간에서 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압 유지 강화를 위해 스토리지 커패시터(Cst)의 전기용량이 증가할 수 있다.
즉, 스토리지 커패시터(Cst)의 전기용량은 가변할 수 있다. 스토리지 커패시터(Cst)의 전기용량이 작아야 화소회로(PC)의 구동 효율이 개선되는 경우에는 스토리지 커패시터(Cst)의 전기용량이 작을 수 있으며, 스토리지 커패시터(Cst)의 전기용량이 커져야 화소회로(PC)의 구동 효율이 개선되는 경우에는 스토리지 커패시터(Cst)의 전기용량이 커질 수 있다.
구체적으로, 발광 구간에서 스토리지 커패시터(Cst)의 전기용량이 커짐에 따라 유기발광다이오드(OLED)의 휘도 저하가 개선되어 100%에 가까운 휘도가 발광 구간이 진행되는 동안 유지될 수 있다. 문턱전압 보상 구간에서 스토리지 커패시터(Cst)의 전기용량이 작아짐에 따라 구동 박막트랜지스터(T1)의 충전 시간이 단축되어 화소회로(PC)의 고속구동이 가능하고, 표시영역(DA, 도 1 참조)에서 순간잔상이 표출되는 시간이 단축될 수 있다. 이에 대해서는 도 11 내지 도 13에서 자세히 서술하고자 한다.
도 9는 도 8의 일부분을 확대하여 도시한 확대도이며, 도 10은 본 발명의 일 실시예에 따른 스토리지 커패시터의 전기용량의 변화를 설명하기 위한 그래프이다.
구체적으로, 도 9는 도 8에 도시된 스토리지 커패시터(Cst) 및 복수개의 박막층(113)의 일부분(AR)을 확대한 것이다. 박막층(113)은 제1 박막층(113a), 제2 박막층(113b) 및 제3 박막층(113c)을 포함하여 총 세 개의 층으로 이루어질 수 있으며, 제1 박막층(113a), 제2 박막층(113b) 및 제3 박막층(113c) 중 적어도 어느 하나는 비정질 실리콘(a-Si)을 포함할 수 있다. 일 예로, 제2 박막층(113b)은 비정질 실리콘(a-Si)을 포함하고, 제1 박막층(113a) 및 제3 박막층(113c)은 실리콘산화물(SiOx) 또는 실리콘질화물(SiNx)을 포함할 수 있다.
제2 박막층(113b)이 비정질 실리콘(a-Si)을 포함할 때 스토리지 커패시터(Cst)의 전기용량은 제1 박막층(113a)의 제1 두께(ta), 제2 박막층(113b)의 제2 두께(tb), 제3 박막층(113c)의 제3 두께(tc), 제1 박막층(113a)과 제3 박막층(113c)의 제1 유전률(ε1) 및 제2 박막층(113b)의 제2 유전률(ε2)을 이용하여 계산할 수 있으며, 이는 수학식 1 및 수학식 2와 같다.
Figure pat00001
Figure pat00002
수학식 1은 발광 구간일 때 적용되는 식이며, 제2 박막층(113b)에 포함된 비정질 실리콘(a-Si)이 축적상태(accumulation)인 경우에 해당한다. 수학식 2는 문턱전압 보상구간일 때 적용되는 식이며, 제2 박막층(113b)에 포함된 비정질 실리콘(a-Si)이 공핍상태(depletion)인 경우에 해당한다. 여기서, 수학식 1 및 수학식 2에 포함된 A는 도 6에 표시된 스토리지 커패시터(Cst)의 면적에 해당한다.
또한, 제1 박막층(113a) 및 제3 박막층(113c)이 동일 물질을 포함하는 것을 예시로 들어 제1 박막층(113a) 및 제3 박막층(113c)의 유전률이 제1 유전률(ε1)로 동일하나, 제1 박막층(113a) 및 제3 박막층(113c)은 서로 다른 물질을 포함할 수 있으며 이러한 경우, 제1 박막층(113a) 및 제3 박막층(113c)의 유전률은 상이할 수 있다. 일 예로, 제1 박막층(113a)은 실리콘산화물을 포함하고, 제3 박막층(113c)은 실리콘질화물을 포함할 수 있으며, 제3 박막층(113c)의 유전률은 제1 박막층(113a)의 유전률보다 클 수 있다.
발광 구간일 때에는 문턱전압 보상 구간일 때보다 지속시간이 길며, 지속시간 동안 스토리지 커패시터(Cst)에 일정 전압을 가해주게 된다. 이러한 경우, 제2 박막층(113b)에 포함된 비정질 실리콘(a-Si)은 축적상태가 되며, 금속과 유사한 성질을 가지게 된다. 따라서, 수학식 1에서 스토리지 커패시터(Cst)의 제1 전기용량(Cst')을 근사값으로 계산할 때 제2 박막층(113b)의 제2 두께(tb)는 제외될 수 있다.
문턱전압 보상 구간일 때에는 발광 구간일 때보다 지속시간이 짧고, 스토리지 커패시터(Cst)에도 더 낮은 전압이 가해지게 된다. 이러한 경우, 제2 박막층(113b)에 포함된 비정질 실리콘(a-Si)은 공핍상태가 되며, 유전체의 성질을 가지게 된다. 따라서, 수학식 2에서 스토리지 커패시터(Cst)의 제2 전기용량(Cst'')을 근사값으로 계산할 때 제2 박막층(113b)의 제2 두께(tb)는 포함될 수 있다.
상술한 바와 같이 도출된 수학식 1과 수학식 2를 비교해보면, 수학식 1에 의한 스토리지 커패시터(Cst)의 제1 전기용량(Cst')은 수학식 2에 의한 스토리지 커패시터(Cst)의 제2 전기용량(Cst'')보다 클 수 있다. 이는, 수학식 2에는 수학식 1에 포함되지 않은 분모항인 제2 박막층(113b)의 제2 두께(tb)가 더 존재하므로 전반적인 제2 전기용량(Cst'')의 값은 감소하기 때문이다. 따라서, 제1 전기용량(Cst')이 제2 전기용량(Cst'')보다 클 수 있다.
도 10을 참조하면, 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 제2 전극(CE2) 사이에 복수개의 박막층(113)이 배치되고, 복수개의 박막층(113) 중 적어도 어느 하나는 비정질 실리콘(a-Si)을 포함할 때, 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 제2 전극(CE2)에 가해진 전압에 따른 스토리지 커패시터(Cst)의 전기용량 값을 알 수 있다.
구체적으로, 도 10에 표시된 제1 영역(AR1)은 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 제2 전극(CE2)에 가해진 전압이 약 -10V로 발광 구간에 해당하며, 제2 영역(AR2)은 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 제2 전극(CE2)에 가해진 전압이 약 +10V로 문턱전압 보상 구간에 해당한다.
제1 영역(AR1)을 참조하면, 발광 구간에 해당하는 경우 스토리지 커패시터(Cst)의 전기용량은 약 10-14F이다. 또한, 제2 영역(AR2)을 참조하면, 문턱전압 보상 구간에 해당하는 경우 스토리지 커패시터(Cst)의 전기용량은 약 8x10-15F이다.
즉, 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 제2 전극(CE2) 사이에 비정질 실리콘(a-Si)을 포함하는 박막층(113)을 포함하는 경우, 발광 구간에서의 스토리지 커패시터(Cst)의 전기용량은 문턱전압 보상 구간에서의 스토리지 커패시터(Cst)의 전기용량보다 클 수 있다. 이는, 도 9에서 설명한 수학식 1 및 수학식 2에 의해 도출된 결과와 일치함을 알 수 있다.
발광 구간에서 스토리지 커패시터(Cst)의 전기용량이 크고, 문턱전압 보상 구간에서의 스토리지 커패시터(Cst)의 전기용량이 작을 때 화소회로(PC) 구동 시 개선된 점을 도 11 내지 도 14에서 서술하고자 한다.
도 11은 본 발명의 일 실시예에 따른 휘도 변화를 나타낸 그래프이다.
구체적으로, 발광 구간에 따른 휘도 변화를 알 수 있다. 여기서, 발광 구간과 다음 발광 구간까지 걸리는 시간은 약 33ms에 해당하며, 스토리지 커패시터(Cst)의 전기용량은 기존의 전기용량보다 약 10% 이상 증가한 경우에 해당한다.
도 11을 참조하면, 스토리지 커패시터(Cst)의 전기용량이 증가한 경우 발광 구간 동안 유기발광다이오드(OLED)가 방출하는 휘도의 변화가 미세함을 알 수 있다. 즉, 약 33ms 동안 휘도는 100%에 가까운 수치로 유지될 수 있다. 일 예로, 스토리지 커패시터(Cst)의 전기용량은 약 55 내지 75 fF일 수 있다.
스토리지 커패시터(Cst)가 구동 박막트랜지스터(T1)와 연결되므로 데이터라인(DL)에 전압이 순간적으로 흐르지 않아도 스토리지 커패시터(Cst)가 구동 박막트랜지스터(T1)의 전압을 유지시켜주므로 유기발광다이오드(OLED)가 지속적으로 빛을 낼 수 있다. 이 때, 스토리지 커패시터(Cst)의 전기용량이 클수록 구동 박막트랜지스터(T1)의 전압 유지에 유리하며, 이를 통해 유기발광다이오드(OLED)가 방출하는 휘도의 변화가 미세할 수 있다.
도 12는 본 발명의 일 실시예에 따른 보상시간 변화를 나타낸 그래프이며, 도 13은 본 발명의 일 실시예에 따른 순간잔상 변화를 나타낸 그래프이다.
도 12를 참조하면, 화소회로(PC)는 순차적으로 초기화 구간, 문턱전압 보상 구간, 데이터 기입 구간 및 발광 구간을 가질 수 있으며 그 중 문턱전압 보상 구간에서 스토리지 커패시터(Cst)의 전기용량에 따른 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압(Vg)이 데이터라인(DL)에서 인가된 전압(Vd)에서 문턱전압(Vth)을 뺀 전압까지 도달하는 시간(보상시간)을 확인할 수 있다.
스토리지 커패시터(Cst)가 제1 전기용량(Cst1)을 가질 때 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압(Vg) 변화(도 12의 실선에 해당)와 스토리지 커패시터(Cst)가 제2 전기용량(Cst2)을 가질 때 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압(Vg) 변화(도 12의 점선에 해당)를 비교한 것이다. 이 때, 제1 전기용량(Cst1)은 제2 전기용량(Cst2)보다 크다.
스토리지 커패시터(Cst)가 제2 전기용량(Cst2)을 가질 때 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압(Vg)이 데이터라인(DL)에서 인가된 전압(Vd)에서 문턱전압(Vth)을 뺀 전압까지 도달하는 시간(보상시간)은 1/f1 sec 또는 1/f2 sec이다.
스토리지 커패시터(Cst)가 제1 전기용량(Cst1)을 가질 때 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압(Vg)이 데이터라인(DL)에서 인가된 전압(Vd)에서 문턱전압(Vth)을 뺀 전압까지 도달하는 시간(보상시간)은 1/f3 sec이다. 스토리지 커패시터(Cst)가 각각 제1 전기용량(Cst1) 및 제2 전기용량(Cst2)을 가질 때 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압(Vg)이 데이터라인(DL)에서 인가된 전압(Vd)에서 문턱전압(Vth)을 뺀 전압까지 도달하는 시간(보상시간)을 비교하면, 스토리지 커패시터(Cst)가 제2 전기용량(Cst2)을 가질 때 구동 게이트전극(G1)의 전압(Vg)이 데이터라인(DL)에서 인가된 전압(Vd)에서 문턱전압(Vth)을 뺀 전압까지 도달하는 시간(보상시간)이 훨씬 짧음을 알 수 있다.
스토리지 커패시터(Cst)의 전기용량이 작을수록 구동 게이트전극(G1)의 전압(Vg)이 데이터라인(DL)에서 인가된 전압(Vd)에서 문턱전압(Vth)을 뺀 전압까지 도달하는 시간이 짧아진다. 즉, 스토리지 커패시터(Cst)의 전기용량이 작을수록 구동 게이트전극(G1)의 전압(Vg) 충전이 빠르며 화소회로(PC)의 고속구동시 유리하게 된다.
도 13을 참조하면, 스토리지 커패시터(Cst)의 전기용량에 따른 순간잔상 시간 변화를 알 수 있다. 제1 제품(Ex1.) 및 제2 제품(Ex2.)을 이용하여 스토리지 커패시터(Cst)의 전기용량에 따른 순간잔상 시간을 측정하였으며, 제2 제품(EX2.)은 제1 제품(Ex1.)에서 광차단층이 더 포함된 경우에 해당한다.
스토리지 커패시터(Cst)의 전기용량에 따른 순간잔상 시간에 대한 경향성을 살펴보면, 전기용량이 증가할수록 순간잔상 시간이 길어짐을 알 수 있다. 즉, 도 13에 표시된 제3 영역(AR3)을 보면, 스토리지 커패시터(Cst)의 전기용량이 기 설정된 전기용량(Ref) 보다 약 10% 감소한 경우, 제1 제품(Ex1.)은 약 12.95 sec 동안 순간잔상이 유지되며 제2 제품(Ex2.)은 약 8.156 sec 동안 순간잔상이 유지됨을 알 수 있다.
스토리지 커패시터(Cst)의 전기용량이 기 설정된 전기용량(Ref) 보다 약 20% 감소한 경우, 제1 제품(Ex1.)은 약 12.605 sec 동안 순간잔상이 유지되며 제2 제품(Ex2.)은 약 6.045 sec 동안 순간잔상이 유지됨을 알 수 있다.
즉, 스토리지 커패시터(Cst)의 전기용량이 기 설정된 전기용량(Ref) 보다 약 10% 내지 20% 감소한 경우 제1 제품(Ex1.) 및 제2 제품(Ex2.) 모두 순간잔상 시간이 줄어듦을 알 수 있다. 이를 통해, 스토리지 커패시터(Cst)의 전기용량이 작을수록 순간잔상이 표출되는 시간이 줄어듦을 알 수 있다.
본 발명의 일 실시예에 따르면 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 스토리지 커패시터(Cst)의 제2 전극(CE2) 사이에는 복수개의 박막층(113)이 포함될 수 있으며, 복수개의 박막층(113) 중 적어도 어느 하나는 비정질 실리콘(a-Si)을 포함할 수 있다. 이러한 경우, 화소회로(PC)가 구동될 때 유리한 방향으로 스토리지 커패시터(Cst)의 전기용량이 가변할 수 있다.
지금까지는 디스플레이 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 디스플레이 장치를 제조하기 위한 디스플레이 장치 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 디스플레이 장치
10: 디스플레이 패널
100: 기판
110: 버퍼층
111: 게이트절연층
113a, 113b, 113c: 제1 박막층, 제2 박막층, 제3 박막층
115: 층간절연층
117: 평탄화층
119: 화소정의막
210: 화소전극
220: 중간층
230: 대향전극
TFT: 박막트랜지스터
Cst: 스토리지 커패시터
CE1, CE2: 제1 전극, 제2 전극

Claims (20)

  1. 기판 상에 배치되는, 반도체층;
    상기 반도체층 상에 배치되는, 게이트절연층;
    상기 게이트절연층을 사이에 두고 상기 반도체층과 적어도 일부 중첩되어 배치되는, 제1 전극;
    상기 제1 전극 상에 배치되는, 복수개의 박막층; 및
    상기 복수개의 박막층을 사이에 두고 상기 제1 전극과 적어도 일부 중첩되어 배치되는, 제2 전극;을 포함하며,
    상기 복수개의 박막층 중 적어도 어느 하나는 비정질 실리콘을 포함하는, 박막트랜지스터 기판.
  2. 제1항에 있어서,
    상기 복수개의 박막층은 순차적으로 적층되는 제1 박막층, 제2 박막층 및 제3 박막층을 포함하고, 상기 제2 박막층은 비정질 실리콘을 포함하는, 박막트랜지스터 기판.
  3. 제2항에 있어서,
    상기 제1 박막층 및 상기 제3 박막층은 서로 다른 물질을 포함하는, 박막트랜지스터 기판.
  4. 제2항에 있어서,
    상기 제1 박막층 및 상기 제3 박막층은 동일 물질을 포함하는, 박막트랜지스터 기판.
  5. 제1항에 있어서,
    상기 복수개의 박막층은 순차적으로 적층되는 제1 박막층 및 제2 박막층을 포함하고, 상기 제1 박막층 또는 상기 제2 박막층은 비정질 실리콘을 포함하는, 박막트랜지스터 기판.
  6. 제1항에 있어서,
    상기 복수개의 박막층 중 비정질 실리콘을 포함하는 상기 박막층을 제외한 나머지 상기 박막층은 실리콘산화물 또는 실리콘질화물을 포함하는, 박막트랜지스터 기판.
  7. 제1항에 있어서,
    상기 제1 전극 및 상기 제2 전극을 포함하는 스토리지 커패시터의 전기용량은 가변하는, 박막트랜지스터 기판.
  8. 제7항에 있어서,
    상기 제1 전극에 걸리는 전압이 충전되는 동안 상기 스토리지 커패시터의 전기용량은 감소한, 박막트랜지스터 기판.
  9. 제1항에 있어서,
    상기 반도체층 및 상기 제1 전극을 게이트전극으로 포함하는 박막트랜지스터 및 상기 제1 전극 및 상기 제2 전극을 포함하는 스토리지 커패시터를 더 구비하며,
    상기 박막트랜지스터와 상기 스토리지 커패시터는 중첩된, 박막트랜지스터 기판.
  10. 제9항에 있어서,
    상기 게이트전극은 아일랜드 형상인, 박막트랜지스터 기판.
  11. 제1항에 있어서,
    상기 반도체층은 실리콘 반도체 물질 또는 산화물 반도체 물질을 포함하는, 박막트랜지스터 기판.
  12. 기판 상에 배치되는 스토리지 커패시터, 박막트랜지스터 및 상기 박막트랜지스터에 전기적으로 연결된 표시요소를 포함하고,
    상기 스토리지 커패시터는 적어도 일부가 중첩하도록 배치된 제1 전극 및 제2 전극을 구비하며,
    상기 제1 전극 및 상기 제2 전극 사이에는 복수개의 박막층이 배치되고, 상기 복수개의 박막층 중 적어도 어느 하나는 비정질 실리콘을 포함하는, 디스플레이 장치.
  13. 제12항에 있어서,
    상기 스토리지 커패시터의 전기용량은 가변하는, 디스플레이 장치.
  14. 제13항에 있어서,
    상기 표시요소가 발광하는 동안 상기 스토리지 커패시터의 전기용량은 증가된, 디스플레이 장치.
  15. 제13항에 있어서,
    상기 박막트랜지스터에 걸리는 전압이 충전될 때 상기 스토리지 커패시터의 제1 전기용량은 상기 표시요소가 발광할 때 상기 스토리지 커패시터의 제2 전기용량보다 작은, 디스플레이 장치.
  16. 제12항에 있어서,
    상기 박막트랜지스터는 반도체층 및 게이트전극을 포함하고, 상기 박막트랜지스터는 상기 스토리지 커패시터와 중첩되며, 상기 게이트전극은 상기 제1 전극으로의 기능을 수행하는, 디스플레이 기판.
  17. 제12항에 있어서,
    상기 복수개의 박막층은 순차적으로 적층되는 제1 박막층, 제2 박막층 및 제3 박막층을 포함하고, 상기 제2 박막층은 비정질 실리콘을 포함하는, 디스플레이 장치.
  18. 제17항에 있어서,
    상기 제1 박막층 및 상기 제3 박막층은 서로 다른 물질을 포함하거나 동일 물질을 포함하는, 디스플레이 장치.
  19. 제12항에 있어서,
    상기 복수개의 박막층 중 비정질 실리콘을 포함하는 상기 박막층을 제외한 나머지 상기 박막층은 실리콘산화물 또는 실리콘질화물을 포함하는, 디스플레이 장치.
  20. 제12항에 있어서,
    상기 복수개의 박막층은 순차적으로 적층되는 제1 박막층 및 제2 박막층을 포함하고, 상기 제1 박막층 또는 상기 제2 박막층은 비정질 실리콘을 포함하는, 디스플레이 장치.
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