KR20210121851A - 이미지 센싱 장치 - Google Patents
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Abstract
본 기술의 일 실시예에 따른 이미지 센싱 장치는 제 1 면 및 상기 제 1 면과 대향되는 제 2 면을 포함하는 반도체 기판 내에 위치하며, 상기 제 1 면을 통해 입사되는 입사광을 광전변환하여 광전하를 생성하는 제 1 불순물 영역, 상기 제 1 불순물 영역과 다른 타입의 불순물들을 포함하며 상기 제 1 불순물 영역 상부에 위치하는 제 2 불순물 영역; 상기 반도체 기판의 제 2 면에 형성되는 플로팅 디퓨전 영역 및 상기 제 1 불순물 영역에서 생성된 광전하를 상기 플로팅 디퓨전 영역으로 전송하는 트랜스퍼 게이트를 포함할 수 있으며, 상기 제 1 불순물 영역은 상기 트랜스퍼 게이트와 접하지 않으며 상부면 중 일부 영역이 상기 제 2 불순물 영역과 접하도록 위치할 수 있다.
Description
본 발명은 이미지 센싱 장치에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 집적도 및 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
본 발명의 실시예는 이미지 센싱 장치의 동작 특성을 향상시키고자 한다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 이미지 센싱 장치는 제 1 면 및 상기 제 1 면과 대향되는 제 2 면을 포함하는 반도체 기판 내에 위치하며, 상기 제 1 면을 통해 입사되는 입사광을 광전변환하여 광전하를 생성하는 제 1 불순물 영역, 상기 제 1 불순물 영역과 다른 타입의 불순물들을 포함하며 상기 제 1 불순물 영역 상부에 위치하는 제 2 불순물 영역, 상기 반도체 기판의 상기 제 2 면에 형성되는 플로팅 디퓨전 영역 및 상기 제 1 불순물 영역에서 생성된 광전하를 상기 플로팅 디퓨전 영역으로 전송하는 트랜스퍼 게이트를 포함할 수 있으며, 상기 제 1 불순물 영역은 상기 트랜스퍼 게이트와 접하지 않으며 상부면 중 일부 영역이 상기 제 2 불순물 영역과 접하도록 위치할 수 있다.
본 발명의 다른 실시예에 따른 이미지 센싱 장치는 입사광을 그에 대응되는 전기 신호로 변환하는 복수의 유닛 픽셀들이 배열된 픽셀 어레이를 포함할 수 있으며, 상기 유닛 픽셀은 제 1 타입의 불순물들을 포함하며 상기 입사광을 광전변환하여 광전하를 생성하는 제 1 불순물 영역, 상기 제 1 타입과 다른 제 2 타입의 불순물들을 포함하며 상기 제 1 불순물 영역 상부에 위치하는 제 2 불순물 영역을 포함할 수 있으며, 상기 제 1 불순물 영역은 상부면 중 일부 영역만이 상기 제 2 불순물 영역과 접하도록 위치할 수 있다.
본 발명의 실시예에 따른 이미지 센싱 장치는 광전변환영역에서 생성된 광전하의 전송 특성을 향상시킬 수 있다.
또한, 본 발명의 일실시예에 따른 이미지 센싱 장치는 광전변환영역에서의 BV(Breakdown Voltage) 특성이 저하되는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 블럭도.
도 2는 도 1에서 A-A‘의 절취선을 따라 절단된 단면의 구조를 예시적으로 보여주는 도면.
도 3은 도 2에서의 n형 광전변환소자 영역이 서로 다른 농도의 n형 불순물 영역들의 조합으로 이루어진 모습을 예시적으로 보여주는 도면.
도 4는 도 3에서 저농도의 n형 불순물 영역의 평면적 구조를 예시적으로 보여주는 도면.
도 5a 내지 도 5d는 도 3의 구조를 형성하는 과정을 예시적으로 보여주는 공정 단면도들.
도 6은 본 발명의 다른 실시예에 따른 유닛 픽셀의 단면 구조를 예시적으로 보여주는 도면.
도 7은 도 6에서의 n형 광전변환소자 영역이 서로 다른 농도의 n형 불순물 영역들의 조합으로 이루어진 모습을 예시적으로 보여주는 도면.
도 2는 도 1에서 A-A‘의 절취선을 따라 절단된 단면의 구조를 예시적으로 보여주는 도면.
도 3은 도 2에서의 n형 광전변환소자 영역이 서로 다른 농도의 n형 불순물 영역들의 조합으로 이루어진 모습을 예시적으로 보여주는 도면.
도 4는 도 3에서 저농도의 n형 불순물 영역의 평면적 구조를 예시적으로 보여주는 도면.
도 5a 내지 도 5d는 도 3의 구조를 형성하는 과정을 예시적으로 보여주는 공정 단면도들.
도 6은 본 발명의 다른 실시예에 따른 유닛 픽셀의 단면 구조를 예시적으로 보여주는 도면.
도 7은 도 6에서의 n형 광전변환소자 영역이 서로 다른 농도의 n형 불순물 영역들의 조합으로 이루어진 모습을 예시적으로 보여주는 도면.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 블럭도이다.
도 1을 참조하면, 이미지 센싱 장치는 픽셀 어레이(pixel array, 100), 상관 이중 샘플러(correlated double sampler, CDS, 200), 아날로그-디지털 컨버터(analog digital converter, ADC, 300), 버퍼(Buffer, 400), 로우 드라이버(row driver, 500), 타이밍 제너레이터(timing generator, 600), 제어 레지스터(control register, 700) 및 램프 신호 제너레이터(ramp signal generator, 800)를 포함할 수 있다.
픽셀 어레이(100)는 2차원 구조로 연속적으로 배열된(예를 들어, 제 1 방향 및 제 1 방향과 교차되는 제 2 방향으로 연속적으로 배열된) 복수의 유닛 픽셀들(PX)을 포함할 수 있다. 복수의 유닛 픽셀(PX)들은 각각 입사된 광을 그에 대응되는 전기 신호로 변환하여 픽셀 신호를 생성하고 이를 컬럼 라인들(column lines)을 통해 상관 이중 샘플러(200)로 출력할 수 있다. 기판은 광이 입사되는 제 1 면 및 제 1 면과 대향되는 제 2 면을 포함하는 반도체 기판을 포함할 수 있다. 각 유닛 픽셀(PX)은 기판 내에 형성된 광전변환영역 및 광전변환영역에서 생성된 광전하(전자)를 플로팅 디퓨전 영역으로 전송하기 위한 리세스 타입의 트랜스퍼 게이트를 포함할 수 있다. 이때, 트랜스퍼 게이트는 그 하부면이 광전변환영역과 접하지 않도록 형성될 수 있다. 광전변환영역은 고농도의 n형 불순물 영역과 저농도 n형 불순물 영역이 조합된 분포 구조를 포함할 수 있다. 광전변환영역 상부에는 픽셀 트랜지스터들의 웰 영역으로서의 기능하며 광전변환영역과 플로팅 디퓨전 영역을 아이솔레이션 시켜주는 p형 불순물 영역이 형성될 수 있다. 이처럼, 광전변환영역이 고농도의 불순물 영역과 저농도의 불순물 영역의 조합된 구조를 가짐으로써 광전하들의 전송 특성을 향상시 킬 수 있다. 또한, n형 불순물 영역인 광전변환영역과 그 상부의 p형 불순물 영역 간의 정션 브레이크다운 전압(junction breakdown voltage)이 열화되는 것을 방지할 수 있다. 이러한 광전변환영역의 불순물 분포 구조에 대해서는 상세하게 후술된다.
상관 이중 샘플러(200)는 픽셀 어레이(100)의 유닛 픽셀(PX)들로부터 수신된 전기적 이미지 신호를 유지(hold) 및 샘플링할 수 있다. 예를 들어, 상관 이중 샘플러(200)는 타이밍 제너레이터(600)로부터 제공된 클럭 신호에 따라 기준 전압 레벨과 수신된 전기적 이미지 신호의 전압 레벨을 샘플링하여 그 차이에 해당하는 아날로그적 신호를 아날로그-디지털 컨버터(300)로 전송할 수 있다.
아날로그-디지털 컨버터(300)는 램프 신호 제너레이터(800)로부터 출력된 램프 신호와 상관 이중 샘플러(200)로부터 출력되는 샘플링 신호를 서로 비교하여 비교 신호를 출력할 수 있다. 아날로그-디지털 컨버터(300)는 타이밍 제너레이터(600)로부터 제공되는 클럭 신호에 따라 비교 신호의 레벨 전이(transition) 시간을 카운트하고, 카운트 값을 버퍼(400)로 출력할 수 있다.
버퍼(400)는 아날로그-디지털 컨버터(300)로부터 출력된 복수의 디지털 신호 각각을 저장한 후 이들 각각을 감지 증폭하여 출력할 수 있다. 따라서, 버퍼(400)는 메모리(미도시)와 감지증폭기(미도시)를 포함할 수 있다. 메모리는 카운트 값을 저장하기 위한 것이며, 카운트 값은 복수의 유닛 픽셀(PX)들로부터 출력된 신호에 연관된 카운트 값을 의미한다. 감지증폭기는 메모리로부터 출력되는 각각의 카운트 값을 감지하여 증폭할 수 있다.
로우 드라이버(500)는 타이밍 제너레이터(600)의 신호에 따라 픽셀 어레이(100)를 로우라인(row line) 단위로 구동할 수 있다. 예를 들어, 로우 드라이버(500)는 복수의 로우라인(row line)들 중에서 어느 하나의 로우라인(row line)을 선택할 수 있는 선택 신호를 생성할 수 있다.
타이밍 제너레이터(600)는 로우 드라이버(500), 상관 이중 샘플링(200), 아날로그-디지털 컨버터(300) 및 램프 신호 제너레이터(800)의 동작을 제어하기 위한 타이밍 신호를 생성할 수 있다.
제어 레지스터(700)는 램프 신호 제너레이터(800), 타이밍 제너레이터(600) 및 버퍼(400)의 동작을 제어하기 위한 제어 신호들을 생성할 수 있다.
램프 신호 제너레이터(800)는 제어 레지스터(700)의 제어 신호와 타이밍 제너레이터(600)의 타이밍 신호에 근거하여 버퍼(400)로부터 출력되는 이미지 신호를 제어하기 위한 램프 신호를 생성할 수 있다.
도 2는 도 1에서 A-A‘의 절취선을 따라 절단된 단면의 구조를 예시적으로 보여주는 단면도로, 유닛 픽셀의 단면 구조를 예시적으로 보여주는 도면이다.
도 2를 참조하면, 유닛 픽셀(PX)은 광전변환영역(110), 웰(well) 및 아이솔레이션 영역(120), 플로팅 디퓨전 영역(130) 및 픽셀 트랜지스터들(140)을 포함할 수 있다.
광전변환영역(110)은 반도체 기판(10)의 제 1 면을 통해 입사된 광을 광전변환하여 광전하를 생성할 수 있다. 이러한 광전변환영역(110)은 소자분리막(130)에 의해 정의된 유닛 픽셀(PX) 영역의 반도체 기판(10) 내에 형성된 n형 불순물 영역을 포함할 수 있다.
광전변환영역(110)은 웰 및 아이솔레이션 영역(120) 하부에 위치하되, 광전변환영역(110)의 상부면 중 일부 영역은 웰 및 아이솔레이션 영역(120)과 접하도록 위쪽으로 돌출되는 형태로 형성되고 다른 일부 영역은 웰 및 아이솔레이션 영역(120)과 접하지 않도록 아래쪽으로 오목한 형태로 형성될 수 있다. 예를 들어, 광전변환영역(110)의 상부면 중 트랜스퍼 게이트(TG) 하부에 위치하는 영역은 웰 및 아이솔레이션 영역(120)과 접하지 않도록 웰 및 아이솔레이션 영역(120)과 일정 거리 이격되게 형성될 수 있다. 또한, 광전변환영역(110n)의 상부면 중 트랜스퍼 게이트(TG) 하부에 위치하는 영역은 트랜스퍼 게이트(TG)와도 접하지 않도록 형성될 수 있다. 예를 들어, 트랜스퍼 게이트(TG)는 그 하부면이 웰 및 아이솔레이션 영역(120)의 하부면 보다 더 아래쪽으로 돌출되게 형성될 수 있으며, 광전변환영역(110)의 상부면 중 트랜스퍼 게이트(TG) 하부에 위치하는 영역은 트랜스퍼 게이트(TG)의 하부면과도 접하지 않도록 형성될 수 있다.
광전변환영역(110)의 상부면 중 트랜스퍼 게이트(TG) 하부에 위치하는 영역 이외의 영역은 웰 및 아이솔레이션 영역(120)의 하부면과 접하도록 형성될 수 있다. 예를 들어, 광전변환영역(110)과 웰 및 아이솔레이션 영역(120)은 p형 불순물 영역과 n형 불순물 영역이 접하는 pn 접합 구조를 가지되, n형 불순물 영역(110)이 트랜스퍼 게이트(TG)와는 접하지 않는 구조를 가질 수 있다. 이때, n형 불순물 영역(110) 중 적어도 플로팅 디퓨전 영역(130) 하부에 위치하는 영역이 위쪽으로 돌출되어 웰 및 아이솔레이션 영역(120)과 접하면서 트랜스퍼 게이트(TG)의 채널 영역과 접하도록 형성됨으로써, 광전변환영역(110)으로부터 플로팅 디퓨전 영역(130)으로의 광전하의 전송 경로가 형성될 수 있다.
이러한 광전변환영역(110)은 서로 다른 농도를 갖는 복수의 n형 불순물 영역들이 조합된 구조를 포함할 수 있다. 또는, 광전변환영역(110)은 n형 불순물들이 전체적으로 균일한 농도로 분포된 구조를 포함할 수도 있다.
웰 및 아이솔레이션 영역(120)은 제 1 면과 대향되는 반도체 기판(10)의 제 2 면과 접하며 제 2 면으로부터 일정 깊이만큼 p형 불순물들이 주입된 p형 불순물 영역을 포함할 수 있다. 웰 및 아이솔레이션 영역(120)은 유닛 픽셀(PX) 내에 형성되는 픽셀 트랜지스터들(130)의 p웰(well) 영역이 될 수 있다. 또한, 웰 및 아이솔레이션 영역 (120) 중 플로팅 디퓨전 영역(130) 하부에 위치하는 영역은 트랜스퍼 게이트(TG)에 트랜스퍼 제어신호가 인가되지 않을 때 광전변환영역(110)과 플로팅 디퓨전 영역(130) 사이를 아이솔레이션시키는 역할을 수행할 수 있다. 웰 및 아이솔레이션 영역(120)은 반도체 기판(10)에 포함되는 p형 불순물들보다 높은 농도의 p형 불순물들을 포함할 수 있다. 또는 웰 및 아이솔레이션 영역(120)은 기판(10)에 주입되는 p형 불순물들로 이루어질 수도 있다.플로팅 디퓨전 영역(130)은 트랜스퍼 게이트(TG)에 의해 광전변환영역(110)으로부터 전송된 광전하(전자)를 임시 저장할 수 있다. 플로팅 디퓨전 영역(130)은 반도체 기판(10)의 제 2 면과 접하면서 제 2 면으로부터 일정 깊이만큼 n형 불순물이 주입된 불순물 영역을 포함할 수 있다. 플로팅 디퓨전 영역(130)은 웰 및 아이솔레이션 영역(120) 상부에 위치할 수 있다. 예를 들어, 플로팅 디퓨전 영역(130)은 웰 및 아이솔레이션 영역(120)에 의해 광전변환영역(110n)과 전기적으로 분리될 수 있다.
픽셀 트랜지스터들(140)은 트랜스퍼 트랜지스터(142), 소스 팔로워 트랜지스터(144) 및 선택 트랜지스터(146)를 포함할 수 있다.
트랜스퍼 트랜지스터(142)는 광전변환영역(110)에 의해 생성된 광전하(전자)를 트랜스퍼 제어신호에 근거하여 플로팅 디퓨전 영역(130)으로 전송할 수 있다. 이러한 트랜스퍼 트랜지스터(142)는 광전변환영역(110)과 플로팅 디퓨전 영역(130) 사이에 형성된 트랜스퍼 게이트(TG)를 포함할 수 있다. 즉, 트랜스퍼 트랜지스터(142)는 광전변환영역(110)과 플로팅 디퓨전 영역(130)을 소오스/드레인 영역으로 하는 트랜지스터일 수 있다.
트랜스퍼 게이트(TG)는 적어도 일부 영역이 반도체 기판(10)에 매립된 리세스 게이트 구조를 포함할 수 있다. 예를 들어, 트랜스퍼 트랜지스터(142)는 광전변환영역(110)과 플로팅 디퓨전 영역(130) 사이에 수직한 방향으로 채널이 형성되는 수직 채널 트랜스퍼 트랜지스터일 수 있다. 또한, 트랜스퍼 게이트(TG)는 수직 방향으로 웰 및 아이솔레이션 영역(120)을 관통하는 길이로 형성될 수 있다. 예를 들어, 트랜스퍼 게이트(TG)의 하부 영역은 웰 및 아이솔레이션 영역(120)의 하부면 보다 밑으로 더 돌출되는 형태로 형성될 수 있다.
이처럼, 트랜스퍼 게이트(TG)가 수직 채널을 갖는 리세스 게이트 구조로 형성되는 경우, 광전변환영역에서 플로팅 디퓨전 영역으로 전송되는 전자의 양을 증가시키기 위해서는 광전변환영역의 n형 불순물의 농도를 증가시킬 필요가 있다.
그런데, 높은 농도의 n형 불순물이 트랜스퍼 게이트의 채널 영역과 접하게 형성되면, 포텐셜 포켓(Pocket) 현상으로 인해 전송 특성이 저하될 수 있다. 예를 들어, 트랜스퍼 트랜지스터가 턴온되는 경우, 트랜스퍼 게이트의 채널 영역과 광전변환소자의 n형 불순물 영역이 연결되는 부분에 포텐셜 포켓(Pocket)이 형성될 수 있다. 포텐셜 포켓이 형성되면, 광전변환소자에서 생성된 광전하들 중 일부는 플로팅 디퓨전 영역으로 전달되지 못하고 포텐셜 포켓에 축적될 수 있다. 즉, 광전하의 일부가 트랜스퍼 게이트의 하부에 잔류할 수 있다.
이처럼 광전하가 포텐셜 포켓에 축적된 상태에서, 트랜스퍼 트랜지스터가 턴오프 되면, 포텐셜 포켓에 축적되었던 광전하들의 일부 또는 전부는 다시 광전변환소자 쪽으로 이동하게 되는 스필백(Spill back) 현상이 발생할 수 있다. 이러한 포텐셜 포캣에 의한 전송 특성 저하는 트랜스퍼 게이트와 접하는 n형 불순물의 농도가 높을수록 크게 발생할 수 있다.
따라서, 본 실시예에서는 n형 불순물 영역인 광전변환영역(110)이 트랜스퍼 게이트(TG)와 접하지 않도록 형성됨으로써 포텐셜 포켓에 의한 전송 특성의 저하를 최소화할 수 있다.
소스 팔로워 트랜지스터(144)는 플로팅 디퓨전 영역(130)에 저장된 전하량의 크기에 대응되는 신호를 출력할 수 있다. 선택 트랜지스터(146)는 소스 팔로워 트랜지스터(144)로부터 출력되는 신호를 제공받고 이를 선택 신호에 근거하여 컬럼 라인을 통해 출력할 수 있다. 이러한 선택 트랜지스터(144) 및 소스 팔로워 트랜지스터(146)는 광전변환영역(110)과 수직 방향으로 중첩되게 광전변환영역(110)의 상부에 형성될 수 있다.
도 3은 도 2에서의 광전변환영역이 서로 다른 농도의 n형 불순물 영역들의 조합으로 이루어진 모습을 예시적으로 보여주는 도면이다.
도 3을 참조하면, 광전변환영역(110)은 서로 다른 불순물 농도들을 갖는 복수의 n형 불순물 영역들(112, 114, 116)을 포함할 수 있다.
n형 불순물 영역(112)은 반도체 기판(10) 내에서 웰 및 아이솔레이션 영역(120) 하부에 위치하되, 웰 및 아이솔레이션 영역(120)과 접하지 않도록 웰 및 아이솔레이션 영역(120)과 일정 거리 이격되게 위치할 수 있다. 또한, n형 불순물 영역(112)은 트랜스퍼 게이트(TG)(또는 트랜스퍼 게이트(TG)의 채널 영역)과 접하지 않도록 형성될 수 있다. 즉, n형 불순물 영역(112)은 웰 및 아이솔레이션 영역(120) 및 트랜스퍼 게이트(TG) 모두와 접하지 않도록 형성될 수 있다.
n형 불순물 영역(114)은 웰 및 아이솔레이션 영역(120)과 접하도록 웰 및 아이솔레이션 영역(120)과 n형 불순물 영역(112) 사이에 위치할 수 있다. n형 불순물 영역(114)은 트랜스퍼 게이트(TG)와는 접하지 않도록 형성될 수 있다. 다만, n형 불순물 영역(114) 중 플로팅 디퓨전 영역(130) 하부에 위치하는 영역은 트랜스퍼 게이트(TG)의 채널 영역과는 접하도록 형성됨으로써, 광전변환영역(110)으로부터 플로팅 디퓨전 영역(130)으로의 광전하의 전송 경로를 형성할 수 있다.
n형 불순물 영역들(112, 114)은 일부 영역(도 3에서 빗금쳐진 영역)이 겹쳐지도록 형성될 수도 있다. 예를 들어, n형 불순물 영역(112)이 먼저 형성된 후에 n형 불순물 영역(114)이 형성되는 경우, n형 불순물 영역(114)을 형성하기 위한 불순물 주입 과정에서 일부 불순물들이 n형 불순물 영역(112)에 주입될 수도 있다. n형 불순물 영역들(112, 114)이 서로 겹쳐지는 영역은 실제 공정에 따라 형성될 수도 있고 그렇지 않을 수도 있으므로, 이하의 설명에서 n형 불순물 영역(114)은 n형 불순물 영역(112)과 겹쳐지지 않은 영역 즉, n형 불순물 영역(112)의 상부에 위치하는 영역을 의미할 수 있다.
n형 불순물 영역(114)은 n형 불순물 영역(112) 보다 불순물의 농도가 낮은 영역일 수 있다. 즉, 광전변환영역(110)은 웰 및 아이솔레이션 영역(120)과 접하는 저농도의 n형 불순물 영역(114)과 웰 및 아이솔레이션 영역(120)과 접하지 않는 고농도의 n형 불순물 영역(112)이 적층되는 구조를 포함할 수 있다.
도 3에서는 n형 불순물 영역(114)이 서로 분리된 별개의 영역들과 같이 도시되어 있으나, n형 불순물 영역(114)은, 도 4에서와 같이, 평면적으로 볼 때는 트랜스퍼 게이트(TG)가 형성되는 영역이 오픈된 링 형태의 하나의 영역으로 형성될 수 있다.
n형 불순물 영역(116)은 n형 불순물 영역(112) 내에 위치할 수 있다. n형 불순물 영역(116)은 n형 불순물 영역(114)이 형성될 때 함께 형성될 수 있다. 예를 들어, n형 불순물 영역(116)은 n형 불순물 영역(114)이 형성될 때 주입된 n형 불순물들이 n형 불순물 영역(112) 내에도 추가적으로 주입된 영역일 수 있다. 따라서, n형 불순물 영역(116)은 n형 불순물 영역(112) 보다 불순물의 농도가 더 높은 영역이 될 수 있다. n형 불순물 영역(116)은 n형 불순물 영역(112) 내에서 트랜스퍼 게이트(TG)와 수직 방향으로 중첩되는 영역에 위치할 수 있다. n형 불순물 영역(116)은 n형 불순물 영역(114)을 형성할 때 함께 형성되지 않도록 할 수도 있다.
도 3에서와 같은 광전변환영역(110)의 불순물 분포 구조에 대한 효과를 설명하면 다음과 같다.
상술한 도 2에서와 같은 광전변환영역(110)의 불순물 분포 구조에서는, 광전변환영역(110)이 트랜스퍼 게이트(TG)와 접하지 않도록 형성됨으로써 광전변환영역(110)의 불순물 농도를 높이더라도 포텐셜 포켓에 의한 스필백 현상을 줄일 수 있어 전송 특성을 향상시킬 수 있다. 그런데, 광전변환영역(110)의 불순물 농도가 높아지게 되면, 광전변환영역(110)과 웰 및 아이솔레이션 영역(120) 사이의 불순물 농도 차이가 증가하게 되어 pn 접합 영역에서의 BV(Breakdown Voltage) 특성이 저하될 수 있다.
따라서, 본 실시예에서는 광전변환영역(110)을 웰 및 아이솔레이션 영역(120)과 접하는 상부 n형 불순물 영역(114)과 그 하부에 있는 하부 n형 불순물 영역(112)으로 구분하여, 상부 n형 불순물 영역(114)은 저농도의 불순물 영역(114)이 되도록 하고 하부 n형 불순물 영역(112)은 고농도의 불순물 영역(112)이 되도록 할 수 있다. 즉, 광전변환영역(110)은 고농도의 하부 n형 불순물 영역(112) 상부에 저농도의 상부 n형 불순물 영역(114)이 적층되는 구조를 포함할 수 있다.
이러한 구조에서는, 웰 및 아이솔레이션 영역(120)과 접하는 상부 n형 불순물 영역(114)은 저농도의 불순물 영역으로 형성되면서 하부 n형 불순물 영역(112)은 고농도의 불순물 영역으로 형성될 수 있다. 예를 들어, 상부 n형 불순물 영역(114)이 일정 수준의 저농도 상태로 유지되도록 함으로써, 하부 n형 불순물 영역(112)의 농도를 고농도로 하더라도 광전변환영역(110)과 웰 및 아이솔레이션 영역(120) 사이의 pn 접합 영역에서의 불순물 농도 차는 증가되지 않도록 할 수 있다. 따라서, 하부 n형 불순물 영역(112)의 농도를 높게 하더라도 광전변환영역(110)과 웰 및 아이솔레이션 영역(120) 사이의 BV 특성이 저하되는 것을 방지할 수 있다.
또한, 트랜스퍼 게이트(TG) 하부에는 저농도의 상부 n형 불순물 영역(114)이 형성되지 않고 고농도의 하부 n형 불순물 영역(112)이 트랜스퍼 게이트(TG)에 노출되도록 함으로써, 고농도의 하부 n형 불순물 영역(112)에 의해 트랜스퍼 게이트(TG)에 의한 전송 특성이 향상되도록 할 수 있다.
도 5a 내지 도 5d는 도 3의 구조를 형성하는 과정을 예시적으로 보여주는 공정 단면도들이다.
도 5a를 참조하면, 제 1 면 및 제 1 면과 대향되는 제 2 면을 갖는 반도체 기판(10)의 하부 영역에 n형 불순물을 주입하여 고농도의 하부 n형 불순물 영역(112)을 형성할 수 있다. 예를 들어, 반도체 기판(10)의 제 2 면을 통해 반도체 기판(10)에 고농도의 n형 불순물을 주입함으로써 반도체 기판(10)의 하부 영역에 하부 n형 불순물 영역(112)을 형성할 수 있다.
다음에, 제 2 면을 통해 반도체 기판(10)에 p형 불순물을 주입함으로써 제 2 면과 접하면서 제 2 면으로부터 일정 깊이를 갖는 p형 불순물 영역(120)을 형성할 수 있다. p형 불순물 영역(120)은 하부 n형 불순물 영역(112)으로부터 일정 거리 이격되도록 형성될 수 있다.
이어서, 반도체 기판(10)을 식각하여 픽셀 영역(PX)을 정의하는 트렌치를 형성한 후 트렌치가 매립되도록 절연막을 형성함으로써 소자분리막(20)을 형성할 수 있다. 소자분리막(20)은 DTI(Deep Trench Isolation) 구조를 포함할 수 있으며, 반도체 기판(10)을 관통하도록 형성될 수 있다.
도 5b를 참조하면, 반도체 기판(10)의 제 2 면에서 트랜스퍼 게이트(TG)가 형성될 영역을 일정 깊이만큼 식각하여 트랜스퍼 게이트용 트렌치(148)를 형성할 수 있다.
트랜스퍼 게이트용 트렌치(148)는 p형 불순물 영역(120)을 관통하도록 형성되되 그 바닥면이 하부 n형 불순물 영역(112)과는 접하지 않고 일정 거리 이격되게 형성될 수 있다. 예를 들어, 트랜스퍼 게이트용 트렌치(148)는 그 바닥면이 p형 불순물 영역(120)과 하부 n형 불순물 영역(112) 사이에 위치할 정도의 깊이로 형성될 수 있다.
도 5c를 참조하면, 반도체 기판(10)의 제 2 면을 통해 n형 불순물들을 주입함으로써 p형 불순물 영역(120)과 하부 n형 불순물 영역(112) 사이에 n형 불순물 영역(114)을 형성하면서, 하부 n형 불순물 영역(112) 내에 n형 불순물 영역(116)을 형성할 수 있다.
이때 주입되는 n형 불순물의 농도는 하부 n형 불순물 영역(112)을 형성시에 주입되는 n형 불순물의 농도보다 낮을 수 있다. 즉, 상부 n형 불순물 영역(114)은 하부 n형 불순물 영역(112) 보다 낮은 불순물 농도를 가질 수 있다.
그러나, n형 불순물을 주입하는 공정 중 트랜스퍼 게이트용 트렌치(148)를 통해 반도체 기판(10)에 주입된 n형 불순물들은 그렇지 않은 n형 불순물들보다 트렌치(148)의 깊이만큼 더 깊게 주입됨으로써 하부 n형 불순물 영역(112) 내에 주입될 수 있다. 즉, n형 불순물 영역(116)은 하부 n형 불순물 영역(112) 내에 형성될 수 있으며, n형 불순물 영역(112)에 추가적으로 n형 불순물이 주입됨으로써 하부 n형 불순물 영역(112) 보다 더 높은 불순물 농도를 가질 수 있다.
도 5d를 참조하면, 반도체 기판(10)의 제 2 면 상부 및 트랜스퍼 게이트용 트렌치(138) 내에 게이트 절연막과 게이트용 도전막을 순차적으로 형성한 후 이를 패터닝함으로써 픽셀 트랜지스터들(142, 144, 146)을 형성할 수 있다.
그리고, p형 불순물 영역(120)에서 플로팅 디퓨전 영역이 형성될 영역에 n형 불순물을 주입함으로써 트랜스퍼 게이트(TG)의 일측에 플로팅 디퓨전 영역(130)을 형성할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 유닛 픽셀의 단면 구조를 예시적으로 보여주는 도면이며, 도 7은 도 6에서의 광전변환영역이 서로 다른 농도의 n형 불순물 영역들의 조합으로 이루어진 모습을 예시적으로 보여주는 도면이다.
도 6 및 도 7의 구성 요소들 중 상술한 도 2 및 도 3에서와 동일한 구성 요소들에는 동일한 참조번호들을 부여하고 이에 대한 설명은 생략할 수 있다.
도 6 및 도 7을 참조하면, 광전변환영역(110')은, 도 2 및 도 3에서와 달리, 플로팅 디퓨전 영역(130)의 하부에서만 웰 및 아이솔레이션 영역(120)과 접하도록 형성될 수 있다.
예를 들어, 광전변환영역(110')은 고농도의 하부 n형 불순물 영역(112) 및 저농도의 상부 n형 불순물 영역(114')을 포함할 수 있다. 고농도의 하부 n형 불순물 영역(112)은 웰 및 아이솔레이션 영역(120) 및 트랜스퍼 게이트(TG)와 접하지 않도록 웰 및 아이솔레이션 영역(120)과 일정 거리 이격되게 웰 및 아이솔레이션 영역(120) 하부에 위치할 수 있다. 저농도의 상부 n형 불순물 영역(114')은 웰 및 아이솔레이션 영역(120)과 접하도록 플로팅 디퓨전 영역(130) 하부에 형성될 수 있다. 저농도의 상부 n형 불순물 영역(114')은 트랜스퍼 게이트(TG)와는 접하지 않도록 위치하되, 트랜스퍼 게이트(TG)의 채널 영역과는 접하도록 형성됨으로써 광전변환영역(110)으로부터 플로팅 디퓨전 영역(130)으로의 광전하의 전송 경로를 형성할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 반도체 기판
20: 소자분리막
100: 픽셀 어레이
110: 광전변환영역
120: 웰 및 아이솔레이션 영역
130: 플로팅 디퓨전 영역
140: 픽셀 트랜지스터들
200: 상관 이중 샘플러
300: 아날로그-디지털 컨버터
400: 버퍼
500: 로우 드라이버
600: 타이밍 제너레이터
700: 제어 레지스터
800: 램프 신호 제너레이터
20: 소자분리막
100: 픽셀 어레이
110: 광전변환영역
120: 웰 및 아이솔레이션 영역
130: 플로팅 디퓨전 영역
140: 픽셀 트랜지스터들
200: 상관 이중 샘플러
300: 아날로그-디지털 컨버터
400: 버퍼
500: 로우 드라이버
600: 타이밍 제너레이터
700: 제어 레지스터
800: 램프 신호 제너레이터
Claims (19)
- 제 1 면 및 상기 제 1 면과 대향되는 제 2 면을 포함하는 반도체 기판 내에 위치하며, 상기 제 1 면을 통해 입사되는 입사광을 광전변환하여 광전하를 생성하는 제 1 불순물 영역;
상기 제 1 불순물 영역과 다른 타입의 불순물들을 포함하며, 상기 제 1 불순물 영역 상부에 위치하는 제 2 불순물 영역;
상기 반도체 기판의 상기 제 2 면에 형성되는 플로팅 디퓨전 영역; 및
상기 제 1 불순물 영역에서 생성된 광전하를 상기 플로팅 디퓨전 영역으로 전송하는 트랜스퍼 게이트를 포함하며,
상기 제 1 불순물 영역은
상기 트랜스퍼 게이트와 접하지 않으며, 상부면 중 일부 영역이 상기 제 2 불순물 영역과 접하도록 위치하는 이미지 센싱 장치. - 청구항 1에 있어서, 상기 제 1 불순물 영역은
상기 상부면 중 상기 플로팅 디퓨전 영역 하부에 위치하는 영역에서만 상기 제 2 불순물 영역과 접하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 1에 있어서, 상기 제 1 불순물 영역은
상기 상부면 중 상기 트랜스퍼 게이트 하부에 위치하는 영역이 상기 제 2 불순물 영역의 하부면과 일정 거리 이격되게 형성되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 1에 있어서, 상기 제 1 불순물 영역은
서로 다른 불순물 농도를 갖는 복수의 불순물 영역들을 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 1에 있어서, 상기 제 1 불순물 영역은
제 1 농도를 가지며 상기 제 1 불순물 영역과 일정 거리 이격되게 위치하는 하부 불순물 영역; 및
상기 제 1 농도보다 낮은 제 2 농도를 가지며 상기 하부 불순물 영역 및 상기 제 2 불순물 영역과 접하도록 상기 하부 불순물 영역과 상기 제 2 불순물 영역 사이에 위치하는 상부 불순물 영역을 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 5에 있어서, 상기 상부 불순물 영역은
상기 트랜스퍼 게이트와 수직 방향으로 중첩되는 영역이 오픈되어 상기 하부 불순물 영역을 노출시키는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 6에 있어서, 상기 상부 불순물 영역은
상기 트랜스퍼 게이트와 수직 방향으로 중첩되는 영역이 오픈된 링 형태로 형성되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 5에 있어서, 상기 상부 불순물 영역은
상기 플로팅 디퓨전 영역 하부에만 위치하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 5에 있어서,
상기 하부 불순물 영역 내에 위치하며, 상기 제 1 농도보다 높은 제 3 농도를 가지는 제 3 불순물 영역을 더 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 9에 있어서, 상기 제 3 불순물 영역은
상기 트랜스퍼 게이트와 수직 방향으로 중첩되는 영역에 위치하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 1에 있어서, 상기 트랜스퍼 게이트는
적어도 일부분이 상기 반도체 기판에 매립된 리세스 게이트를 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 11에 있어서, 상기 트랜스퍼 게이트는
하부 영역이 상기 제 2 불순물 영역의 하부면보다 아래쪽으로 더 돌출되도록 형성되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 1에 있어서,
상기 플로팅 디퓨전 영역에 저장된 전하량의 크기에 대응되는 신호를 출력하는 소스 팔로워 트랜지스터; 및
상기 소스 팔로워 트랜지스터에서 출력되는 신호를 선택신호에 근거하여 컬럼 라인에 출력하는 선택 트랜지스터를 더 포함하며,
상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터는 상기 제 1 불순물 영역과 수직 방향으로 중첩되도록 상기 제 1 불순물 영역 상부에 위치하는 것을 특징으로 하는 이미지 센싱 장치. - 입사광을 그에 대응되는 전기 신호로 변환하는 복수의 유닛 픽셀들이 배열된 픽셀 어레이를 포함하며,
상기 유닛 픽셀은
제 1 타입의 불순물들을 포함하며, 상기 입사광을 광전변환하여 광전하를 생성하는 제 1 불순물 영역; 및
상기 제 1 타입과 다른 제 2 타입의 불순물들을 포함하며, 상기 제 1 불순물 영역 상부에 위치하는 제 2 불순물 영역을 포함하며,
상기 제 1 불순물 영역은
상부면 중 일부 영역만이 상기 제 2 불순물 영역과 접하도록 위치하는 이미지 센싱 장치. - 청구항 14에 있어서, 상기 제 1 불순물 영역은
서로 다른 불순물 농도를 갖는 복수의 불순물 영역들을 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 14에 있어서, 상기 제 1 불순물 영역은
제 1 농도를 가지며 상기 제 2 불순물 영역과 일정 거리 이격되게 위치하는 하부 불순물 영역; 및
상기 제 1 농도보다 낮은 제 2 농도를 가지며 상기 하부 불순물 영역 및 상기 제 2 불순물 영역과 접하도록 상기 하부 불순물 영역과 상기 제 2 불순물 영역 사이에 위치하는 상부 불순물 영역을 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 16에 있어서, 상기 상부 불순물 영역은
상기 하부 불순물 영역이 일부 노출되도록 일부 영역이 오픈된 링 형태로 형성되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 17에 있어서,
상기 하부 불순물 영역 내에 위치하며, 상기 제 1 타입의 불순물들이 상기 제 1 농도보다 높은 제 3 농도로 형성되는 제 3 불순물 영역을 더 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 18에 있어서, 상기 제 3 불순물 영역은
상기 링 형태에서 오픈된 일부 영역과 수직 방향으로 중첩된 영역에 위치하는 것을 특징으로 하는 이미지 센싱 장치.
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