KR20210117728A - 수직형 메모리 소자 - Google Patents

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KR20210117728A
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임종호
조후성
김홍수
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Abstract

수직형 메모리 소자는, 기판 상에, 페리 회로를 구성하고 하부 도전 패턴을 포함하는 회로 패턴들이 구비된다. 상기 회로 패턴들 상에, 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격되면서 적층되는 게이트 전극들이 포함되고, 상기 기판 상면에 수평한 제1 방향으로 서로 이격되는 셀 적층 구조물들이 구비된다. 상기 셀 적층 구조물들 및 셀 적층 구조물들 사이를 덮는 제1 층간 절연막이 구비된다. 상기 셀 적층 구조물들 사이의 제1 층간 절연막을 관통하여 상기 하부 도전 패턴의 상부면과 접하는 관통 비아 콘택이 구비된다. 상기 셀 적층 구조물들 사이의 제1 층간 절연막을 관통하고, 상기 관통 비아 콘택과 이웃하여 배치되는 더미 관통 비아 콘택이 구비된다. 상기 관통 비아 콘택 상에 상부 배선을 포함된다. 상기 관통 비아 콘택은 낫오픈 불량이 감소될 수 있다.

Description

수직형 메모리 소자{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 소자에 관한 것이다. 보다 상세하게는, 씨오피 구조의 수직형 메모리 소자에 관한 것이다.
최근, 기판 상에 페리 회로가 형성되고, 페리 회로 상에 메모리 셀이수직하게 배치되는 씨오피 구조의 수직형 메모리 소자가 개발되고 있다. 상기 수직형 메모리 소자는 메모리 셀을 덮는 층간 절연막을 관통하여 페리 회로의 배선과 접하는 관통 비아 콘택이 구비될 수 있다.
본 발명의 일 과제는 배선 불량이 감소되는 수직형 메모리 소자를 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 소자는, 기판 상에, 페리 회로를 구성하고 하부 도전 패턴을 포함하는 회로 패턴들이 구비된다. 상기 회로 패턴들 상에 구비되고, 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격되면서 적층되는 게이트 전극들이 포함되고, 상기 기판 상면에 수평한 제1 방향으로 서로 이격되는 셀 적층 구조물들이 구비된다. 상기 셀 적층 구조물들 및 셀 적층 구조물들 사이를 덮는 제1 층간 절연막이 구비된다. 상기 셀 적층 구조물들 사이의 제1 층간 절연막을 관통하여 상기 하부 도전 패턴의 상부면과 접하는 관통 비아 콘택이 구비된다. 상기 셀 적층 구조물들 사이의 제1 층간 절연막을 관통하고, 상기 관통 비아 콘택과 이웃하여 배치되는 더미 관통 비아 콘택이 구비된다. 상기 관통 비아 콘택 상에 상부 배선을 포함한다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 소자는, 기판 상에, 하부 트랜지스터 및 하부 도전 패턴을 포함하는 회로 패턴들이 구비된다. 상기 회로 패턴들 상에 구비되고, 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격되면서 적층되는 게이트 전극들이 포함되고, 상기 기판 상면에 수평한 제1 방향으로 서로 이격되는 셀 적층 구조물들이 구비된다. 상기 셀 적층 구조물들 및 셀 적층 구조물들 사이를 덮는 제1 층간 절연막이 구비된다. 상기 셀 적층 구조물들 사이의 제1 층간 절연막을 관통하여 상기 하부 도전 패턴의 상부면과 접하고, 상기 하부 트랜지스터와 전기적으로 연결되는 관통 비아 콘택이 구비된다. 상기 셀 적층 구조물들 사이의 제1 층간 절연막을 관통하고, 상기 관통 비아 콘택과 이웃하여 배치되고, 상기 하부 트랜지스터와 전기적으로 절연되는 더미 관통 비아 콘택이 구비된다. 그리고, 상기 관통 비아 콘택 상에 상부 배선을 포함한다. 상기 관통 비아 콘택은 상기 관통 비아 콘택의 상부 직경과, 상기 관통 비아 콘택과 상기 더미 관통 비아 콘택 간의 이격 거리의 비는 1: 0.5 내지 10 의 범위 내에 있을 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 소자는, 기판 상에, 하부 트랜지스터 및 하부 도전 패턴을 포함하는 회로 패턴들이 구비된다. 상기 회로 패턴들 상에 베이스 반도체 패턴들이 구비된다. 상기 베이스 반도체 패턴들 상에 셀 적층 구조물들이 구비된다. 상기 셀 적층 구조물들 및 셀 적층 구조물들 사이를 덮는 제1 층간 절연막이 구비된다. 상기 셀 적층 구조물들 사이의 제1 층간 절연막을 관통하여 상기 하부 도전 패턴의 상부면과 접하고, 상기 하부 트랜지스터와 전기적으로 연결되는 관통 비아 콘택이 구비된다. 상기 셀 적층 구조물들 사이의 제1 층간 절연막을 관통하고, 상기 제1 관통 비아 콘택과 이웃하여 배치되고, 상기 하부 트랜지스터와 전기적으로 절연되는 복수의 더미 관통 비아 콘택들이 구비된다. 상기 관통 비아 콘택과 전기적으로 연결되고, 상기 더미 관통 비아 콘택과 전기적으로 절연되도록 배치되는 상부 배선을 포함된다. 상기 복수의 더미 관통 비아 콘택들은 상기 하나의 관통 비아 콘택과 점 대칭되도록 배치될 수 있다.
상기 수직형 메모리 소자는 관통 비아 콘택과 이웃하여 더미 관통 비아 콘택이 배치될 수 있다. 따라서, 상기 관통 비아 콘택의 낫 오픈 불량이 감소될 수 있다.
도 1a 및 도 2는 예시적인 실시예들에 따른 수직형 메모리 소자를 설명하기 위한 단면도 및 평면도이다.
도 1b는 예시적인 실시예들에 따른 수직형 메모리 소자를 설명하기 위한 단면도이다.
도 3 내지 도 11은 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도이다.
도 13은 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도이다.
도 14는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도이다.
도 15는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도이다.
도 16은 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도이다.
도 17 및 도 18은 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도 및 평면도이다.
도 19 내지 도 21은 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 22 및 도 23은 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도 및 평면도이다.
도 24는 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 나타내는 단면도이다.
도 25는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도이다.
도 26은 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
이하에서는, 기판 상면에 실질적으로 수직한 방향을 수직 방향으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 수직하는 두 방향들을 각각 제1 및 제2 방향들로 정의한다.
도 1a 및 도 2는 예시적인 실시예들에 따른 수직형 메모리 소자를 설명하기 위한 단면도 및 평면도이다. 도 1b는 예시적인 실시예들에 따른 수직형 메모리 소자를 설명하기 위한 단면도이다.
구체적으로, 도 1a는 도 2의 A-A'선을 따라 절단한 단면도이다.
도 1a 및 도 2를 참조하면, 상기 수직형 메모리 소자는 기판(100) 상에 형성되는 회로 패턴, 회로 패턴 상에 형성되는 셀 적층 구조물들(182), 채널 구조물(170), 셀 콘택 플러그(184), 관통 비아 콘택(194) 및 더미 관통 비아 콘택(196)이 포함될 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
상기 기판(100) 상에는 메모리 셀을 구동시키는 주변 회로를 구성하는 회로 패턴들이 형성될 수 있다. 상기 회로 패턴들은 하부 트랜지스터들(102), 하부 콘택 플러그들(104a, 106a, 108a), 하부 도전 패턴들(104b, 106b, 108b) 등을 포함할 수 있다. 상기 기판(100) 상에는 상기 회로 패턴들을 덮는 제1 하부 층간 절연막(120)이 구비될 수 있다.
예시적인 실시예에서, 상기 하부 콘택 플러그들(104a, 106a, 108a), 및 하부 도전 패턴들(104b, 106b, 108b)은 다층으로 형성될 수 있다. 예시적인 실시예에서, 상기 하부 콘택 플러그(104a, 106a, 108a) 및 하부 도전 패턴들(104b, 106b, 108b)은 상기 하부 트랜지스터들(102)과 전기적으로 연결될 수 있다.
일 예로, 제1 하부 콘택 플러그(104a) 및 상기 제1 하부 콘택 플러그(104a)와 접하는 제1 하부 도전 패턴(104b), 제2 하부 콘택 플러그(106a) 및 상기 제2 하부 콘택 플러그(106a)와 접하는 제2 하부 도전 패턴(106b), 제3 하부 콘택 플러그(108a) 및 상기 제3 하부 콘택 플러그(108a)와 접하는 제3 하부 도전 패턴(108b)이 각각 구비될 수 있다.
이하에서는, 상기 제1 내지 제3 하부 콘택 플러그들(104a, 106a, 108a) 및 제1 내지 제3 하부 도전 패턴들(104b, 106b, 108b) 을 포함하는 구조에 대해서 설명한다. 이 경우, 상기 제3 하부 도전 패턴들(108b)은 베이스 반도체 패턴(130) 아래에 형성되는 하부 배선들 중 최 상부에 위치하는 배선일 수 있다.
예시적인 실시예에서, 상기 제3 하부 도전 패턴들(108b)의 적어도 일부는 이 후에 설명되는 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택(196)의 저면과 접촉하는 패드 패턴으로 제공될 수 있다. 따라서, 상기 제3 하부 도전 패턴들(108b)의 적어도 일부는 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택(196)이 형성되는 부위와 수직 방향으로 서로 대향하도록 배치될 수 있다. 예를들어, 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택(196)은 이 후에 설명되는 상기 셀 적층 구조물들(182)의 제1 방향의 사이 부위에 형성되므로, 상기 제3 하부 도전 패턴(108b)은 상기 셀 적층 구조물들(182)의 제1 방향의 사이 부위와 수직 방향으로 대향하도록 배치될 수 있다.
예시적인 실시예에서, 상기 제3 하부 도전 패턴(108b)과 상기 관통 비아 콘택(194)이 서로 접함으로써, 하부 트랜지스터들(102)과 상부 배선들이 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 하부 트랜지스터들(102)은 상기 제1 하부 콘택 플러그(104a) 및 제1 하부 도전 패턴(104b)에 의해 직렬 또는 병렬로 서로 연결되는 구조를 가질 수 있다. 또한, 상기 관통 비아 콘택(194)으로부터 상기 제3 하부 도전 패턴(108b)을 통해 제1 하부 도전 패턴(104b)으로 인가되는 전압에 의해 상기 서로 연결된 하부 트랜지스터들(102)을 콘트롤할 수 있다. 즉, 하나의 관통 비아 콘택(194)을 통해 인가되는 전압을 이용하여 복수의 하부 트랜지스터들(102)이 콘트롤될 수 있다.
예시적인 실시예에서, 상기 제3 하부 도전 패턴들(108b)의 상부면 및 상기 제1 하부 층간 절연막(120)의 상부면은 동일한 평면에 위치할 수 있다.
상기 제3 하부 도전 패턴들(108b) 및 상기 제1 하부 층간 절연막(120)의 상에 식각 저지막(122)이 구비될 수 있다. 상기 식각 저지막(122)은 실리콘 질화물을 포함할 수 있다. 상기 식각 저지막(122) 상에 제2 하부 층간 절연막(124)이 구비될 수 있다.
상기 제2 하부 층간 절연막(124) 상에는 베이스 반도체 패턴들(130)이 구비될 수 있다. 예시적인 실시예에서, 상기 베이스 반도체 패턴들(130)은 폴리실리콘층 또는 단결정 실리콘을 포함할 수 있다. 예시적인 실시예에서, 각 베이스 반도체 패턴(130)은 셀 적층 구조물(182)이 형성되기 위한 영역과 수직 방향으로 대향하게 배치될 수 있다. 상기 베이스 반도체 패턴들(130) 사이의 영역 상에는 상기 셀 적층 구조물(182)이 구비되지 않을 수 있다.
예시적인 실시예에서, 상기 베이스 반도체 패턴(130)의 저면에는 하부 도전 패턴(도시안됨)이 구비될 수 있다. 상기 하부 도전 패턴은 금속 또는 금속 실리사이드를 포함할 수 있다. 상기 하부 도전 패턴은 공통 소오스 라인(CSL)으로 제공될 수 있다.
상기 베이스 반도체 패턴(130) 상에 복수의 메모리 셀들을 포함하는 셀 적층 구조물(182)이 구비될 수 있다. 상기 셀 적층 구조물(182)은 복수개가 구비될 수 있다. 상기 셀 적층 구조물들(182)은 상기 제1 방향으로 연장될 수 있다. 상기 셀 적층 구조물들(182)은 상기 제1 방향으로 서로 이격되면서 나란하게 반복 배치될 수 있다. 도시되지는 않았지만, 상기 셀 적층 구조물들(182)은 상기 제2 방향으로도 나란하게 배치될 수 있다.
상기 셀 적층 구조물(182)의 상기 제1 방향의 가장자리 부위는 계단 형상을 가질 수 있다. 상기 셀 적층 구조물(182)에서 계단 형상을 갖는 부위를 패드 영역이라 하고, 상기 계단 형상을 갖지 않는 부위를 셀 영역이라 한다.
상기 셀 적층 구조물(182)은 채널 연결 패턴(172), 상기 채널 연결 패턴(172) 상에 구비되고, 수직 방향으로 이격된 복수의 게이트 전극들(180), 게이트 전극들(180) 사이에 형성된 절연 패턴들(150)을 포함할 수 있다. 상기 채널 연결 패턴(172)은 상기 베이스 반도체 패턴(130) 상부면과 직접 접촉될 수 있다. 상기 채널 연결 패턴(172) 상에 상기 게이트 전극(180) 및 절연 패턴(150)은 상기 수직 방향으로 번갈아 반복 배치될 수 있다.
상기 게이트 전극(180)은 금속 물질을 포함할 수 있다. 상기 게이트 전극(180)은 베리어 패턴 및 금속 패턴을 포함할 수 있다. 상기 금속 패턴은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금, 코발트 등의 전기 저항이 낮은 금속을 포함할 수 있고, 상기 베리어 패턴은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
상기 셀 적층 구조물(182)의 셀 영역에는 상기 게이트 전극들(180) 및 절연 패턴(150)을 관통하는 채널 구조물(170)이 구비될 수 있다. 상기 채널 구조물(170)은 전하 저장 구조물(162), 채널(164), 매립 절연 패턴(166) 및 캡핑 패턴(168)을 포함할 수 있다. 도시하지는 않았지만, 상기 전하 저장 구조물(162)은 순차적으로 적층된 제1 블로킹 패턴, 전하 저장 패턴 및 터널 절연 패턴을 포함할 수 있다.
예시적인 실시예예서, 상기 채널 구조물(170)은 상기 게이트 전극들(180) 및 절연 패턴(150)을 관통하여 상기 베이스 반도체 패턴(130) 내부까지 연장될 수 있다. 이 때, 상기 전하 저장 구조물(162)은 상기 채널 연결 패턴(172) 부위에서 절단된 형상을 가질 수 있다. 상기 채널(164)의 측벽은 상기 채널 연결 패턴(172)과 접촉될 수 있다. 따라서, 상기 채널(164)은 상기 채널 연결 패턴(172)을 통해 상기 베이스 반도체 패턴(130)과 전기적으로 연결될 수 있다.
상기 셀 적층 구조물(182)의 패드 영역에 포함되는 각 게이트 전극들(180)의 상기 제1 방향의 가장자리 부위는 서로 다른 평면(즉, 레벨)에 위치할 수 있다.
상기 제1 방향으로 이웃하게 배치되는 셀 적층 구조물들(182) 사이에는 제2 하부 층간 절연막(124)이 배치될 수 있다.
상기 셀 적층 구조물들(182) 및 상기 셀 적층 구조물들(182) 사이의 제2 하부 층간 절연막(124) 및 베이스 반도체 패턴(130)을 덮는 제1 층간 절연막(178)이 구비될 수 있다. 상기 제1 층간 절연막(178)의 상부면은 실질적으로 평탄할 수 있다. 따라서, 상기 셀 적층 구조물(182)의 패드 영역 상에 배치되는 제1 층간 절연막(178)의 수직 두께는 상기 셀 적층 구조물(182)의 셀 영역 상에 배치되는 제1 층간 절연막(178)의 수직 두께보다 클 수 있다. 상기 제1 하부 층간 절연막(120) 상에 배치되는 제1 층간 절연막(178)의 수직 두께는 상기 셀 적층 구조물(182)의 패드 영역 상에 배치되는 제1 층간 절연막(178)의 수직 두께보다 클 수 있다.
상기 셀 적층 구조물(182)의 패드 영역 상에 배치되는 제1 층간 절연막(178)을 관통하여 각 게이트 전극(180)의 상부면 가장자리 부위와 접하는 셀 콘택 플러그들(184)이 구비될 수 있다. 상기 셀 콘택 플러그들(184)은 수직 높이가 각각 다를 수 있다.
상기 셀 적층 구조물들(182) 사이 부위를 덮는 제1 층간 절연막(178)과, 그 하부의 제2 하부 층간 절연막(124) 및 식각 저지막(122)을 관통하여 상기 제3 하부 도전 패턴(108b)과 접촉하는 상기 관통 비아 콘택(194)이 구비될 수 있다.
상기 셀 적층 구조물들(182) 사이 부위를 덮는 제1 층간 절연막(178)과, 그 하부의 제2 하부 층간 절연막(124) 및 식각 저지막(122)을 관통하여 상기 제3 하부 도전 패턴(108b)과 접촉하는 상기 더미 관통 비아 콘택(196)이 구비될 수 있다. 상기 관통 비아 콘택(194)은 상기 관통 비아 콘택(194)과 이웃하게 배치될 수 있다.
예시적인 실시예에서, 상기 관통 비아 콘택(194)과 접촉되는 제3 하부 도전 패턴(108b)은 고립된 패턴 형상을 가질 수 있다. 상기 더미 관통 비아 콘택(196)과 접촉되는 제3 하부 도전 패턴(108b)은 고립된 패턴 형상을 가질 수 있다. 상기 관통 비아 콘택(194)과 접촉되는 제3 하부 도전 패턴(108b)과 상기 더미 관통 비아 콘택(196)과 접촉되는 제3 하부 도전 패턴(108b)은 서로 이격되게 배치될 수 있다.
예시적인 실시예에서, 상기 관통 비아 콘택(194)과 접촉되는 제3 하부 도전 패턴(108b)은 제3 하부 콘택 플러그(108a) 및 그 하부의 제2 하부 도전 패턴(106b), 제2 하부 콘택 플러그(106a), 제1 하부 도전 패턴(104b) 및 제1 하부 콘택 플러그(104a)와 전기적으로 연결되는 구조를 가질 수 있다. 따라서, 상기 관통 비아 콘택(194)과 접촉되는 제3 하부 도전 패턴(108b)은 상기 페리 회로의 하부 트랜지스터들(102)들과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 더미 관통 비아 콘택(196)과 접촉되는 제3 하부 도전 패턴(108b)의 저면은 상기 제3 하부 콘택 플러그(108a)와 연결되지 않을 수 있다. 따라서, 상기 더미 관통 비아 콘택(196)과 접촉되는 제3 하부 도전 패턴(108b)은 페리 회로의 하부 트랜지스터들(102)과 전기적으로 연결되지 않을 수 있다.
상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택(196)의 수직 높이는 실질적으로 동일할 수 있다. 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택(196)의 수직 높이는 상기 셀 콘택 플러그(184)의 수직 높이보다 더 클 수 있다. 예시적인 실시예에서, 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택(196)의 수직 높이는 3㎛ 내지 20㎛를 가질 수 있다. 일 예로, 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택(196)의 수직 높이는 5 ㎛ 내지 10 ㎛를 가질 수 있다.
상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택(196)은 상부로부터 하부로 갈수록 폭이 좁아지도록 측벽 경사를 가질 수 있다. 그러므로, 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택(196)은 상부 직경(즉, 임계치수)은 하부 직경보다 더 클 수 있다.
예시적인 실시예에서, 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택들(196)의 상부 직경은 150nm 내지 400nm 일 수 있다.
예시적인 실시예에서, 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택들(196)의 하부 직경은 50nm 내지 200nm 일 수 있다.
예시적인 실시예에서, 각각의 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택(196)은 하부 직경을 기준으로 하는 종횡비(즉, 높이와 하부 직경의 비율)가 30 내지 200 : 1 일 수 있다. 일 예로, 각각의 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택(196)의 종횡비는 50 내지 100 :1 일 수 있다.
상기 더미 관통 비아 콘택(196)은 실질적인 전기적 신호를 전달하기 위한 것이 아니라, 상기 관통 비아 콘택(194)의 낫 오픈 불량을 방지하기 위하여 제공되는 것이다. 따라서, 상기 더미 관통 비아 콘택(196)은 상기 관통 비아 콘택(194)과 인접한 영역 내에 배치되는 것이 바람직할 수 있다.
예시적인 실시예에서, 하나의 관통 비아 콘택(194)이 구비되고, 상기 하나의 관통 비아 콘택(194)과 이웃하여 복수의 더미 관통 비아 콘택(196)이 구비될 수 있다. 예시적인 실시예에서, 상기 더미 관통 비아 콘택들(196)은 상기 관통 비아 콘택(194)을 중심으로 점 대칭되도록 배치될 수 있다.
예시적인 실시예에서, 상기 더미 관통 비아 콘택들(196)은 상기 관통 비아 콘택(194)의 제1 방향 및/또는 제2 방향의 양 측과 이격되어 배치될 수 있다. 예시적인 실시예에서, 상기 더미 관통 비아 콘택들(196)은 상기 관통 비아 콘택(194)을 중심으로 방사상으로 배치될 수 있다.
예시적인 실시예에서, 상기 더미 관통 비아 콘택(196)과 상기 더미 관통 비아 콘택(196) 간의 이격 거리와 상기 더미 관통 비아 콘택들(196) 간의 이격 거리는 서로 동일할 수 있다. 일부 예시적인 실시예에서, 예시적인 실시예에서, 상기 더미 관통 비아 콘택(196)과 상기 더미 관통 비아 콘택(196) 간의 이격 거리와 상기 더미 관통 비아 콘택들(196) 간의 이격 거리는 서로 다를 수 있다.
예시적인 실시예에서, 상기 관통 비아 콘택(194)의 상부 직경과, 상기 관통 비아 콘택(194)과 상기 더미 관통 비아 콘택(196) 간의 이격 거리(즉, 직경: 이격 거리)의 비는 1: 0.5 내지 10 의 범위 내이 있을 수 있다. 즉, 상기 더미 관통 비아 콘택(196)은 상기 관통 비아 콘택(194)의 상부 직경과, 상기 관통 비아 콘택(194)과 상기 더미 관통 비아 콘택(196) 간의 이격 거리의 비가 1: 0.5 내지 10 의 범위 내에 있도록 배치될 수 있다. 만일, 상기 더미 관통 비아 콘택(196)이 상기 관통 비아 콘택(194)의 직경의 10배 이상 떨어져서 멀리 배치되면, 상기 더미 관통 비아 콘택(196)에 의해 상기 관통 비아 콘택(194)의 낫오픈 불량을 방지하기 어려울 수 있다. 반면에, 상기 더미 관통 비아 콘택(196)이 상기 관통 비아 콘택(194)의 직경의 0.5배 이하로 가까이 배치되면, 관통 비아 콘택(194)과 더미 관통 비아 콘택(196)이 서로 연결될 수 있다.
예시적인 실시예에서, 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택(196)의 상부 직경은 서로 동일할 수 있다.
일부 예시적인 실시예에서, 도 1b에 도시된 것과 같이, 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택(196)의 상부 직경은 서로 다를 수 있다. 예를들어, 상기 더미 관통 비아 콘택(196)의 상부 직경은 상기 관통 비아 콘택(194)보다 클 수 있다. 다른 예로, 상기 더미 관통 비아 콘택(196)의 상부 직경은 상기 관통 비아 콘택(194)보다 작을 수 있다.
예시적인 실시예에서, 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택(196)은 베리어 패턴 및 금속 패턴을 포함할 수 있다. 상기 베리어 패턴은 상기 금속 패턴의 표면을 둘러싸는 형상을 가질 수 있다. 상기 금속 패턴은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금, 코발트 등의 전기 저항이 낮은 금속을 포함할 수 있고, 상기 베리어 패턴은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
상기 제1 층간 절연막(178) 상에는 제2 층간 절연막(200)이 구비될 수 있다.
상기 제2 층간 절연막(200)을 관통하여 제1 셀 상부 콘택(202) 및 제1 페리 상부 콘택(204)이 각각 구비될 수 있다. 상기 제1 셀 상부 콘택(202)은 상기 셀 콘택 플러그(184)의 상부면과 접촉할 수 있다. 상기 제1 페리 상부 콘택(204)은 상기 관통 비아 콘택(194)의 상부면과 접촉할 수 있다.
상기 제2 층간 절연막(200) 상에는 제3 층간 절연막(206)이 구비될 수 있다.
상기 제3 층간 절연막(206)을 관통하여 제2 셀 상부 콘택(212) 및 제2 페리 상부 콘택(210)이 각각 구비될 수 있다. 상기 제2 셀 상부 콘택(212)은 상기 제1 셀 상부 콘택(202)의 상부면과 접촉할 수 있다. 상기 제2 페리 상부 콘택(210)은 상기 제1 페리 상부 콘택(204)과 접촉할 수 있다.
예시적인 실시예에서, 도시된 것과 같이, 상기 셀 콘택 플러그(184) 및 상기 관통 비아 콘택(194)의 상부면에는 2개의 상부 콘택이 수직 적층된 구조가 형성될 수 있다. 그러나, 이와는 달리, 상기 셀 콘택 플러그(184) 및 상기 관통 비아 콘택(194)의 상부면에는 1개의 상부 콘택이 구비되거나 또는 3개 이상의 상부 콘택이 적층될 수도 있다.
상기 더미 관통 비아 콘택(196)의 상부면 상에는 별도의 상부 콘택이 구비되지 않을 수 있다. 즉, 상기 더미 관통 비아 콘택(196)의 상부면은 단지 절연 물질, 예를들어 제2 층간 절연막(200)과 접촉할 수 있다. 따라서, 상기 더미 관통 비아 콘택(196)을 통해서는 페리 회로의 상기 하부 트랜지스터들(102)에 전기적 신호가 전달되지 않을 수 있다.
상기 더미 관통 비아 콘택(196) 상에 별도의 상부 콘택 및 배선이 형성되는 경우, 상기 상부 콘택과 배선들의 배치에 따라 다른 주변 배선들의 설계에 제약이 발생될 수 있다. 그러나, 설명한 것과 같이, 상기 더미 관통 비아 콘택(196) 상에 별도의 상부 콘택 및 배선이 형성되지 않으므로, 상기 더미 관통 비아 콘택(196) 상에 형성되는 막 또는 패턴들의 배치 설계의 자유도가 높아질 수 있다.
상기 제3 층간 절연막(206) 상에 상기 제2 페리 상부 콘택(210)의 상부면과 접촉하는 제1 상부 도전 패턴(220)이 구비될 수 있다. 상기 제3 층간 절연막(206) 상에 상기 제2 셀 상부 콘택(212)의 상부면과 접촉하는 제2 상부 도전 패턴(222)이 구비될 수 있다.
따라서, 상기 제1 상부 도전 패턴(220)을 통해 인가되는 전압이 상기 관통 비아 콘택(194)을 통해 하부의 페리 회로의 하부 트랜지스터들(102)에 전달될 수 있다. 상기 관통 비아 콘택(194)은 낫 오픈 불량이 감소되므로, 상기 관통 비아 콘택(194)을 통해 서로 연결된 복수의 하부 트랜지스터들(102)을 콘트롤할 수 있다.
도 3 내지 도 11은 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 기판(100) 상에 페리 회로를 구성하는 회로 패턴들을 형성하고, 상기 회로 패턴들을 덮는 제1 하부 층간 절연막(120)을 형성한다. 상기 회로 패턴은 하부 트랜지스터들(102), 하부 콘택 플러그들(104a, 106a, 108a), 하부 도전 패턴들(104b, 106b, 108b) 등을 포함할 수 있다.
예시적인 실시예에서, 상기 하부 콘택 플러그(104a, 106a, 108a) 및 하부 도전 패턴들(104b, 106b, 108b)은 상기 하부 트랜지스터들(102)과 전기적으로 연결될 수 있다.
최상부에 형성되는 제3 하부 도전 패턴(108b)의 상부면은 상기 제1 하부 층간 절연막(120)의 상부면과 동일한 평면에 위치할 수 있다. 상기 제3 하부 도전 패턴들(108b) 중 일부는 이 후에 설명하는 관통 비아 콘택(194) 및 더미 관통 비아 콘택(196)이 형성되는 부위와 수직 방향으로 서로 대향하도록 배치될 수 있다.
상기 제1 층간 절연막(178) 상에 식각 저지막(122) 및 제2 하부 층간 절연막(124)을 형성한다.
상기 제2 하부 층간 절연막(124) 상에 베이스 반도체 패턴(130)을 형성한다. 상기 베이스 반도체 패턴(130) 사이에 제1 절연막 패턴(132)을 형성한다. 상기 베이스 반도체 패턴(130) 및 제1 절연막 패턴(132)의 상부면은 동일한 평면에 위치할 수 있다. 상기 베이스 반도체 패턴(130)은 셀 적층 구조물(182)의 형성 부위와 대향하도록 배치될 수 있다.
도 4를 참조하면, 상기 베이스 반도체 패턴(130) 및 제1 절연막 패턴(132) 상에 희생막 및 절연막을 교대로 반복적으로 적층할 수 있다. 상기 절연막은 실리콘 산화물을 포함할 수 있다. 상기 희생막은 상기 절연막에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 베이스 반도체 패턴(130) 상부면과 접촉되는 최하부에는 하부 희생막이 형성될 수 있다.
상기 희생막들 및 절연막들을 패터닝함으로써, 몰드 구조물들(160)을 형성한다. 상기 몰드 구조물(160)은 희생 패턴(152) 및 절연 패턴(150)이 반복 적층될 수 있다. 상기 몰드 구조물(160)의 최하부에는 최하부 희생 패턴(140)이 구비될 수 있다.
상기 몰드 구조물들(160)은 상기 베이스 반도체 패턴(130) 상에 각각 형성될 수 있다. 상기 몰드 구조물들(160)은 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 몰드 구조물들(160)은 상기 제1 방향으로 서로 이격되게 배치될 수 있다. 또한, 상기 몰드 구조물들(160)은 제1 방향의 가장자리 부위가 계단 형상을 가질 수 있다.
도 5를 참조하면, 상기 몰드 구조물들(160) 및 상기 몰드 구조물들 (160) 사이의 상기 베이스 반도체 패턴(130) 및 상기 제1 절연막 패턴(132)을 덮는 제2 절연막(174)을 형성한다. 평탄화 공정을 통해, 상기 제2 절연막(174)의 상부면을 평탄화할 수 있다. 이 후, 상기 제2 절연막(174) 상에 제3 절연막(176)을 형성한다. 상기 제1 절연막 패턴(132), 제2 절연막(174) 및 제3 절연막(176)은 실리콘 산화물을 포함할 수 있다. 상기 제1 절연막 패턴(132), 제2 절연막(174) 및 제3 절연막(176)은 동일한 물질을 포함하므로, 이들은 하나로 병합하여 제1 층간 절연막(178)으로 칭할 수 있다.
상기 셀 영역의 상기 제1 층간 절연막(178) 및 몰드 구조물(160)을 관통하여 상기 베이스 반도체 패턴(130)까지 연장되는 예비 채널 구조물을 형성한다. 상기 예비 채널 구조물은 예비 전하 저장 구조물, 채널(164), 매립 절연 패턴(166) 및 캡핑 패턴(168)을 포함할 수 있다.
상기 몰드 구조물(160)의 최하부 희생 패턴(140)을 제거하여 갭을 형성하고, 상기 갭 부위에 노출되는 예비 전하 저장 구조물을 제거하여 전하 저장 구조물(162)을 형성할 수 있다. 이 후, 상기 갭 내부에 채널 연결 패턴(172)을 형성한다. 상기 채널 연결 패턴(172)은 예를들어 폴리실리콘을 포함할 수 있다. 따라서, 상기 채널 연결 패턴(172)은 상기 채널(164)의 측벽과 접촉할 수 있다. 상기 채널(164)과 상기 채널 연결 패턴(172)과 전기적으로 연결될 수 있다. 또한, 상기 채널 연결 패턴(172)의 저면은 상기 베이스 반도체 패턴(130)의 상부면과 직접 접촉할 수 있다.
도 6을 참조하면, 상기 몰드 구조물들(160)에 포함되는 각 희생 패턴들(152)을 제거하여 상기 절연 패턴의 수직 방향 사이에 갭들을 각각 형성한다. 상기 갭들의 내부에 도전 물질을 채워서, 상기 갭들 내부에 게이트 전극(180)을 형성한다. 상기 도전 물질은 베리어 패턴 및 금속 패턴을 포함할 수 있다.
상기 공정에 의해, 상기 몰드 구조물들(160)은 셀 적층 구조물들(182)로 변환될 수 있다. 상기 셀 적층 구조물(182)은 채널 연결 패턴(172), 상기 채널 연결 패턴(172) 상에 구비되고, 수직 방향으로 이격된 복수의 게이트 전극들(180), 게이트 전극들(180) 사이에 형성된 절연 패턴들(150)을 포함할 수 있다. 상기 게이트 전극(180) 및 절연 패턴(150)은 상기 수직 방향으로 번갈아 반복 배치될 수 있다. 상기 셀 적층 구조물(182)의 상기 제1 방향의 가장자리 부위는 계단 형상을 가질 수 있다.
도 7을 참조하면, 상기 패드 영역에 위치하는 상기 제1 층간 절연막(178)을 관통하여 상기 게이트 전극(180)의 상부면의 가장자리를 각각 노출하는 제1 콘택홀들을 형성한다. 상기 제1 콘택홀들 내에 도전 물질을 채워넣어 상기 셀 적층 구조물(182) 내의 게이트 전극들(180)과 각각 접촉하는 셀 콘택 플러그들(184)을 형성한다.
도 8을 참조하면, 상기 셀 적층 구조물들(182) 사이 부위에 위치하는 제1 층간 절연막(178), 제2 하부 층간 절연막(124) 및 식각 저지막(122)을 차례로 식각하여 관통 비아홀(190) 및 더미 관통 비아홀(192)을 형성한다. 예시적인 실시예에서, 1개의 관통 비아홀(190)과 이웃하여 복수개의 더미 관통 비아홀들(192)이 형성될 수 있다.
구체적으로, 상기 제1 층간 절연막(178) 및 셀 콘택 플러그(184) 상에 하드 마스크막을 형성한다. 이 후, 상기 하드 마스크막 상에 포토레지스트막을 코팅하고 사진 공정을 수행하여 포토레지스트 패턴(188)을 형성한다. 상기 포토레지스트 패턴(188)은 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192)이 형성될 부위에 각각 개구부를 포함할 수 있다.
만일, 상기 관통 비아홀(190)과 이웃하여 상기 더미 관통 비아홀들(192)이 형성되지 않는다면, 상기 포토레지스트 패턴은 관통 비아홀(190)이 형성될 부위에만 고립된 1개의 개구부가 포함될 수 있다. 그런데, 고립된 1개의 개구부가 포함되는 포토레지스트 패턴을 형성하는 경우, 상기 개구부가 목표한 직경을 가지도록 상기 사진 공정을 콘트롤하는 것이 용이하지 않다. 따라서, 상기 포토레지스트 패턴을 사용하는 경우 상기 고립된 1개의 관통 비아홀은 목표한 직경을 가지기 어려울 수 있다.
그러나, 예시적인 실시예에서, 상기 포토레지스트 패턴(188)이 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192)이 형성될 부위에 각각 개구부들이 포함된다. 때문에, 복수의 개구부들이 각각 목표한 직경을 가지도록 용이하게 사진 공정이 수행될 수 있다. 그러므로, 상기 포토레지스트 패턴(188)을 사용하는 경우, 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192)은 각각 목표한 직경을 가질 수 있다.
상기 포토레지스트 패턴(188)을 식각 마스크로 사용하여 상기 하드 마스크막을 식각하여 하드 마스크(186)를 형성한다. 이 후, 상기 하드 마스크(186)를 식각 마스크로 사용하여 상기 셀 적층 구조물들(182) 사이 부위에 위치하는 제1 층간 절연막(178), 제2 하부 층간 절연막(124) 및 식각 저지막(122)을 차례로 식각한다. 상기 식각 공정에서, 상기 제3 하부 도전 패턴(108b)은 거의 식각되지 않을 수 있다. 따라서, 저면에 상기 제3 하부 도전 패턴들(108b)이 각각 노출되는 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192)을 형성한다. 예시적인 실시예에서, 상기 식각 공정을 수행하는 동안, 상기 하드 마스크(186)는 대부분 제거될 수 있다.
상기 식각 공정은 이방성 식각 공정을 포함할 수 있다. 상기 식각 공정은 식각 가스를 사용하는 플라즈마 식각을 포함할 수 있다.
예시적인 실시예에서, 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192)을 형성하기 위하여 식각되는 막들의 전체 수직 높이는 3 ㎛ 내지 20 ㎛일 수 있다. 일 예로, 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192)을 형성하기 위하여 식각되는 막들의 전체 수직 높이는 5 ㎛ 내지 10 ㎛일 수 있다.
상기 관통 비아홀(190) 및 더미 관통 비아홀들(192)은 하부로 갈수록 직경이 감소되도록 측벽 경사를 가질 수 있다. 예시적인 실시예에서, 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192)의 상부 직경은 150nm 내지 400nm 일 수 있다. 예시적인 실시예에서, 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192)의 하부 직경은 50nm 내지 200nm 일 수 있다.
예시적인 실시예에서, 각각의 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192)은 하부 직경을 기준으로 하는 종횡비가 30 내지 200 : 1 일 수 있다. 일 예로, 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192) 각각의 종횡비는 50 내지 100 :1 일 수 있다.
이와 같이, 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192)을 형성하기 위하여 식각되는 막들의 전체 수직 높이는 높고, 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192)의 상부 직경은 좁다.
만일, 상기 관통 비아홀(190)과 이웃하여 상기 더미 관통 비아홀들(192)이 형성되지 않는다면, 상기 플라즈마 식각 공정에서 고립된 1개의 관통 비아홀(190)이 형성될 수 있다. 그런데, 플라즈마 식각 공정을 통해 고립된 1개의 관통 비아홀(190)을 형성하는 경우, 상기 식각 가스가 유입되는 유입구(즉, 관통 비아홀 부위)의 수 및 면적이 작아서 상기 관통 비아홀(190) 저면부까지 식각 가스가 균일하게 유입되는 것이 용이하지 않다. 그러므로, 상기 고립된 1개의 관통 비아홀(190)의 하부가 용이하게 식각되지 않아서, 상기 고립된 1개의 관통 비아홀(190)의 저면에 상기 제3 하부 도전 패턴(108b)이 노출되지 못하는 낫 오픈 불량이 발생될 수 있다.
그러나, 예시적인 실시예에서, 상기 플라즈마 식각 공정에서 상기 관통 비아홀(190) 및 상기 더미 관통 비아홀들(192)이 함께 형성될 수 있다. 상기 플라즈마 식각 공정에서 상기 관통 비아홀(190) 부위 및 더미 관통 비아홀들(192) 부위에 각각 식각 가스가 유입된다. 그러므로, 상기 식각 가스가 유입되는 유입구(즉, 관통 비아홀 및 더미 관통 비아홀들 부위)의 수 및 면적이 증가되어, 상기 식각 가스는 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192)의 저면부까지 식각 가스가 균일하게 유입될 수 있다. 그러므로, 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192)의 저면에는 상기 제3 하부 도전 패턴(108b)이 용이하게 노출될 수 있고, 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192)의 낫 오픈 불량이 감소될 수 있다.
도 9를 참조하면, 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192) 내에 도전 물질을 채워 넣어, 상기 관통 비아홀(190) 내부에 관통 비아 콘택(194)을 형성하고, 상기 더미 관통 비아홀(192) 내부에 더미 관통 비아 콘택(196)을 형성한다. 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택(196)은 베리어 패턴 및 금속 패턴을 포함할 수 있다.
구체적으로, 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192) 내부 표면, 상기 제1 층간 절연막(178), 셀 콘택 플러그(184) 상에 컨포멀하게 베리어 금속막을 형성한다. 상기 베리어 금속막 상에, 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192) 내부를 완전히 채우도록 금속막을 형성한다. 이 후, 상기 제1 층간 절연막(178), 셀 콘택 플러그(184)의 상부면이 노출되도록 상기 금속막 및 베리어 금속막의 상부를 화학 기계적 연마 공정 및/또는 에치백 공정을 통해 제거한다. 따라서, 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택들(196)을 각각 형성할 수 있다.
도 10을 참조하면, 상기 제1 층간 절연막(178) 상에 제2 층간 절연막(200)을 형성한다.
상기 제2 층간 절연막(200)을 식각하여, 상기 제2 층간 절연막(200)을 관통하여 상기 셀 콘택 플러그(184)의 상부면을 노출하는 제1 홀 및 상기 관통 비아 콘택(194)의 상부면을 노출하는 제2 홀을 각각 형성한다. 상기 식각 공정에서, 상기 더미 관통 비아 콘택(196)의 상부면을 노출하는 홀은 형성되지 않을 수 있다.
상기 제1 및 제2 홀들 내부에 도전 물질을 채워넣어, 제1 셀 상부 콘택(202) 및 제1 페리 상부 콘택(204)을 각각 형성할 수 있다. 상기 제1 셀 상부 콘택(202)은 상기 셀 콘택 플러그(184)의 상부면과 접촉할 수 있다. 상기 제1 페리 상부 콘택(204)은 상기 관통 비아 콘택(194)의 상부면과 접촉할 수 있다.
상기 제2 층간 절연막(200) 상에는 제3 층간 절연막(206)을 형성한다.
도 11을 참조하면, 상기 제3 층간 절연막(206)을 식각하여, 상기 제3 층간 절연막(206)을 관통하여 상기 제1 셀 상부 콘택(202)의 상부면을 노출하는 제3 홀 및 상기 제1 페리 상부 콘택(204)의 상부면을 노출하는 제4 홀을 각각 형성한다.
상기 제3 및 제4 홀들 내부에 도전 물질을 채워넣어, 제2 셀 상부 콘택(212) 및 제2 페리 상부 콘택(210)을 각각 형성할 수 있다. 상기 제2 셀 상부 콘택(212)은 상기 제1 셀 상부 콘택(202)의 상부면과 접촉할 수 있다. 상기 제2 페리 상부 콘택(210)은 상기 제1 페리 상부 콘택(204)의 상부면과 접촉할 수 있다.
상기 제3 층간 절연막(206) 상에 상기 제2 페리 상부 콘택(210)의 상부면과 접촉하는 제1 상부 도전 패턴(220)을 형성한다. 상기 제3 층간 절연막(206) 상에 상기 제2 셀 상부 콘택(212)의 상부면과 접촉하는 제2 상부 도전 패턴(222)을 형성한다.
이하에서는, 관통 비아 콘택(194)과 이웃하여 더미 관통 비아 콘택들(196)이 구비되는 다양한 실시예들의 수직형 메모리 소자를 제시한다.
도 12는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도이다.
도 12에 도시된 수직형 메모리 소자는 상부 더미 콘택이 더 포함되는 것을 제외하고는 도 1a 및 도 2에 도시된 수직형 메모리 소자와 실질적으로 동일하다.
도 12를 참조하면, 상기 제2 층간 절연막(200)을 관통하여 제1 셀 상부 콘택(202), 제1 페리 상부 콘택(204) 및 상부 더미 콘택(203)이 각각 구비될 수 있다.
상기 제1 셀 상부 콘택(202)은 상기 셀 콘택 플러그(184)의 상부면과 접촉할 수 있다. 상기 제1 페리 상부 콘택(204)은 상기 관통 비아 콘택(194)의 상부면과 접촉할 수 있다. 또한, 상기 상부 더미 콘택(203)은 상기 더미 관통 비아 콘택(196)의 상부면과 접촉할 수 있다. 그러나, 상기 상부 더미 콘택(203) 상에는 별도의 콘택이 구비되지 않을 수 있다. 따라서, 상기 더미 관통 비아 콘택(196)은 전기적으로 플로팅되어 있다. 상기 상부 더미 콘택(203)의 상부면은 단지 절연 물질, 예를들어 제3 층간 절연막(206)과 접촉할 수 있다. 그러므로, 상기 상부 더미 콘택(203) 및 그 하부의 더미 관통 비아 콘택(196)을 통해서는 전기적 신호가 전달되지 않을 수 있다. 즉, 상기 더미 관통 비아 콘택(196) 및 상부 더미 콘택(203)은 실질적으로 하나의 더미 콘택 구조물의 기능을 할 수 있다.
도 13은 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도이다.
도 13에 도시된 수직형 메모리 소자는 일부의 제3 하부 도전 패턴의 형상을 제외하고는 도 1a 및 도 2에 도시된 수직형 메모리 소자와 실질적으로 동일하다.
도 13를 참조하면, 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택들(196)의 저면들은 하나의 제3 하부 도전 패턴(108b)과 접촉할 수 있다.
따라서, 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택들(196)은 상기 제3 하부 도전 패턴(108b)에 의해 서로 연결될 수 있다. 그러나, 상기 더미 관통 비아 콘택(196)의 상부에는 별도의 콘택이 구비되지 않을 수 있다. 상기 더미 관통 비아 콘택(196)은 전기적으로 플로팅되어 있으므로, 상기 더미 관통 비아 콘택(196)과 상기 하부 트랜지스터들(102)은 전기적으로 절연될 수 있다. 따라서, 상기 더미 관통 비아 콘택(196)을 통해서는 상기 페리 회로의 하부 트랜지스터들(102)에 전기적 신호가 전달되지 않을 수 있다.
도 14는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도이다.
도 14에 도시된 수직형 메모리 소자는 상부 연결 패턴이 더 포함되는 것을 제외하고는 도 1a 및 도 2에 도시된 수직형 메모리 소자와 실질적으로 동일하다.
도 14를 참조하면, 상기 관통 비아 콘택(194)의 상부면 및 더미 관통 비아 콘택들(194a)의 상부면과 접하는 하나의 상부 연결 패턴(204a)이 구비될 수 있다. 상기 상부 연결 패턴(204a)은 도전 물질을 포함할 수 있다. 따라서, 상기 상부 연결 패턴(204a)에 의해 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택들(194a)은 서로 전기적으로 연결될 수 있다.
상기 제1 페리 상부 콘택(204)은 상기 상부 연결 패턴(204a)의 상부면과 접할 수 있다.
도 14에 도시된 더미 관통 비아 콘택(194a)은 상기 관통 비아 콘택(194)과 전기적으로 연결된다. 예시적인 실시예에서, 상기 더미 관통 비아 콘택(194a) 하부에 연결 배선이 배치되지 않을 수 있다. 이 경우, 상기 관통 비아 콘택(194)에 불량이 발생되면, 상기 더미 관통 비아 콘택(194a)을 통해서 페리 회로의 하부 트랜지스터(102)에 전기적 신호가 전달되지 않을 수 있다.
예시적인 실시예에서, 상기 더미 관통 비아 콘택(194a) 하부에 연결 배선이 배치될 수 있다. 이 경우, 상기 더미 관통 비아 콘택(194a)을 통해서도 페리 회로의 하부 트랜지스터(102)에 전기적 신호가 전달될 수 있다. 그러므로, 더미 관통 비아 콘택(194a)은 보조적인 관통 비아 콘택으로 제공될 수 있다. 즉, 상기 더미 관통 비아 콘택(194a)을 통해서도 도전 경로가 생기므로, 상기 관통 비아 콘택(194)에 불량이 발생되더라도 전기적으로 불량이 발생되지 않을 수 있다.
도 15는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도이다.
도 15에 도시된 수직형 메모리 소자는 연결 패턴이 더 포함되는 것을 제외하고는 도 1a 및 도 2에 도시된 수직형 메모리 소자와 실질적으로 동일하다.
도 15를 참조하면, 상기 연결 패턴은 관통 비아 콘택(194)의 측벽 및 이웃하는 더미 관통 비아 콘택(194a)의 측벽을 서로 연결할 수 있다. 상기 더미 관통 비아 콘택은 제1 더미 관통 비아 콘택(194a) 및 제2 더미 관통 비아 콘택(196)을 포함할 수 있다. 상기 제1 페리 상부 콘택(204)은 상기 관통 비아 콘택(194)의 상부면과 접할 수 있다.
예시적인 실시예에서, 상기 연결 패턴은 상기 관통 비아 콘택(194)의 측벽과 제1 더미 관통 비아 콘택(194a)의 측벽과 접할 수 있다. 그러므로, 상기 관통 비아 콘택(194) 및 제1 더미 관통 비아 콘택들(194a)은 상기 연결 패턴(205)에 의해 전기적으로 연결될 수 있다. 그러나, 상기 연결 패턴(205)에 의해 상기 제2 더미 관통 비아 콘택(196)과 상기 관통 비아 콘택(194)은 서로 연결되지 않을 수 있다.
예시적인 실시예에서, 상기 제1 더미 관통 비아 콘택(194a) 하부에 연결 배선이 배치되지 않을 수 있다. 이 경우, 상기 관통 비아 콘택(194)에 불량이 발생되면, 상기 제1 더미 관통 비아 콘택(194a)을 통해서 페리 회로의 하부 트랜지스터(102)에 전기적 신호가 전달되지 않을 수 있다.
예시적인 실시예에서, 상기 제1 더미 관통 비아 콘택(194a) 하부에 연결 배선이 배치되지 않을 수 있다. 이 경우, 상기 제1 더미 관통 비아 콘택(194a)을 통해서도 페리 회로의 하부 트랜지스터(102)에 전기적 신호가 전달될 수 있다. 그러므로, 제1 더미 관통 비아 콘택(194a)은 보조적인 관통 비아 콘택으로 제공될 수 있다. 그러나, 상기 제2 더미 관통 비아 콘택(196)을 통해서는 하부의 페리 회로의 하부 트랜지스터(102)에 전기적 신호가 전달되지 않을 수 있다.
도 16은 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도이다.
도 16에 도시된 수직형 메모리 소자는 복수의 관통 비아 콘택이 포함되고 더미 관통 비아 콘택이 구비되지 않는 것을 제외하고는 도 1a 및 도 2에 도시된 수직형 메모리 소자와 실질적으로 동일하다.
도 16을 참조하면, 상기 셀 적층 구조물들(182) 사이 부위를 덮는 제1 층간 절연막(178)과, 그 하부의 제2 하부 층간 절연막(124) 및 식각 저지막(122)을 관통하여 상기 제3 하부 도전 패턴(108b)과 접촉하는 복수의 관통 비아 콘택들(198)이 구비될 수 있다.
예시적인 실시예에서, 복수의 관통 비아 콘택들(198)은 하나의 제3 하부 도전 패턴(108b)과 접할 수 있다. 일부 예시적인 실시예에서, 상기 관통 비아 콘택들(198) 중 하나는 하나의 제3 하부 도전 패턴(108b)과 접촉할 수 있다.
싱기 관통 비아 콘택들(198)과 접하는 제3 하부 도전 패턴들(108b) 하부면에는 각각 제3 하부 콘택 플러그들(108a)이 접촉될 수 있다.
상기 복수의 관통 비아 콘택들(198)의 상부면과 접촉하는 제1 페리 상부 콘택(204)이 구비될 수 있다. 예시적인 실시예에서, 하나의 제1 페리 상부 콘택(204)의 저면에는 하나의 관통 비아 콘택(198) 이 구비될 수 있다. 일부 예시적인 실시예에서, 하나의 제1 페리 상부 콘택(204)의 저면에는 복수의 관통 비아 콘택들(198) 이 구비될 수 있다.
상기 관통 비아 콘택들(198)이 복수개가 구비됨으로써, 상기 관통 비아 콘택들(198)의 낫오픈 불량이 감소될 수 있다. 또한, 상기 관통 비아 콘택들(198)을 통한 도전 경로가 증가될 수 있다. 따라서, 일부 관통 비아 콘택(198)에 불량이 발생되더라도 정상적인 관통 비아 콘택(198)을 통해 상기 페리 회로의 하부 트랜지스터(102)에 전기적 신호가 전달될 수 있다. 따라서, 수직형 메모리 소자에 전기적 불량이 감소될 수 있다.
도 17 및 도 18은 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도 및 평면도이다.
구체적으로, 도 17은 도 18의 B-B'선을 따라 절단한 단면도이다.
도 17 및 도 18에 도시된 수직형 메모리 소자는 베이스 반도체 패턴 및 더미 관통 비아 콘택을 제외하고는 도 1a 및 도 2에 도시된 수직형 메모리 소자와 실질적으로 동일하다.
도 17 및 도 18을 참조하면, 상기 셀 적층 구조물들(182)의 아래에 위치하는 상기 제2 하부 층간 절연막(124) 상에 각각 베이스 반도체 패턴(130)이 구비될 수 있다. 또한, 상기 제1 방향의 셀 적층 구조물들(182) 사이 부위에 위치하는 상기 제2 하부 층간 절연막(124) 상에 패드 반도체 패턴들(130a)이 구비될 수 있다.
상기 패드 반도체 패턴들(130a)은 상기 더미 관통 비아 콘택(196a)의 저면과 접촉하는 패드 패턴으로 제공될 수 있다. 따라서, 상기 패드 반도체 패턴들(130a)은 상기 더미 관통 비아 콘택(196a)이 형성되는 부위와 수직 방향으로 서로 대향하도록 배치될 수 있다. 그러나, 상기 패드 반도체 패턴들(130a)은 상기 관통 비아 콘택(194)이 형성되는 부위에는 배치되지 않을 수 있다.
상기 패드 반도체 패턴들(130a) 사이 부위에는 제1 절연막 패턴(132)이 구비될 수 있다. 상기 패드 반도체 패턴들(130a) 사이 부위에는 제1 절연막 패턴(132)에는 상기 관통 비아 콘택(194)이 배치될 수 있다.
상기 셀 적층 구조물들(182) 사이의 제1 층간 절연막(178)을 관통하여 상기 패드 반도체 패턴(130a)의 상부면과 접촉하는 더미 관통 비아 콘택들(196a)이 구비될 수 있다.
예시적인 실시예에서, 복수의 더미 관통 비아 콘택들(196a)은 하나의 패드 반도체 패턴(130a)과 접할 수 있다. 일부 예시적인 실시예에서, 상기 더미 관통 비아 콘택들(196a) 중 하나는 하나의 패드 반도체 패턴(130a)과 접촉할 수 있다.
상기 셀 적층 구조물들(182) 사이의 제1 층간 절연막(178)과 그 하부의 제2 하부 층간 절연막(124) 및 식각 저지막(122)을 관통하여 상기 제3 하부 도전 패턴(108b)과 접촉하는 관통 비아 콘택(194)이 구비될 수 있다.
예시적인 실시예에서, 하나의 관통 비아 콘택(194)이 구비되고, 상기 하나의 관통 비아 콘택(194)과 이웃하여 복수의 더미 관통 비아 콘택(196a)이 구비될 수 있다.
상기 관통 비아 콘택(194)의 수직 높이는 상기 더미 관통 비아 콘택(196a)의 수직 높이보다 더 클 수 있다.
예시적인 실시예에서, 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택(196a)의 상부 직경은 서로 동일할 수 있다. 일부 예시적인 실시예에서, 상기 관통 비아 콘택(194) 및 더미 관통 비아 콘택(196a)의 상부 직경은 서로 다를 수도 있다.
상기 더미 관통 비아 콘택(196a)의 저면은 상기 패드 반도체 패턴(130a)까지 연장되고, 상기 더미 관통 비아 콘택(196a)은 제3 하부 도전 패턴(108b)까지 연장되지 않는다. 때문에, 상기 더미 관통 비아 콘택(196a)을 통해서는 상기 페리 회로의 하부 트랜지스터(102)에 전기적 신호가 전달되지 않을 수 있다.
또한, 상기 더미 관통 비아 콘택들(196a)이 배치되더라도, 그 하부에 위치하는 상기 제3 하부 도전 패턴(108b)의 배치 설계에 제약이 발생되지 않을 수 있다. 예를들어, 상기 더미 관통 비아 콘택(196a)과 수직 방향으로 대향하는 부위에도 전기적 신호를 전달하기 위한 라인 또는 패턴 형상을 갖는 제3 하부 도전 패턴(108b)이 배치될 수 있다. 그러므로, 상기 제3 하부 패드 패턴(108b)의 배치 설계의 자유도가 높아질 수 있다.
도 19 내지 도 21은 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 19를 참조하면, 기판(100) 상에 페리 회로를 구성하는 회로 패턴들을 형성하고, 상기 회로 패턴들을 덮는 제1 하부 층간 절연막(120)을 형성한다. 상기 제1 하부 층간 절연막(120) 상에 식각 저지막(122) 및 제2 하부 층간 절연막(124)을 형성한다.
상기 제2 하부 층간 절연막(124) 상에 베이스 반도체 패턴(130) 및 패드 반도체 패턴들(130a)을 형성한다. 상기 제2 하부 층간 절연막(124) 상에, 상기 베이스 반도체 패턴들(130) 및 패드 반도체 패턴들(130a) 사이를 채우는 제1 절연막 패턴(132)을 형성한다. 상기 베이스 반도체 패턴(130), 패드 반도체 패턴(130a) 및 제1 절연막 패턴(132)의 상부면은 동일한 평면에 위치할 수 있다.
예시적인 실시예에서, 상기 제2 하부 층간 절연막(124) 상에 폴리 실리콘막을 형성하고 이를 패터닝함으로써, 상기 베이스 반도체 패턴(130) 및 패드 반도체 패턴(130a)을 각각 형성할 수 있다.
상기 베이스 반도체 패턴(130)은 셀 적층 구조물(182)의 형성 부위와 대향하도록 배치될 수 있다. 상기 패드 반도체 패턴들(130a)은 상기 베이스 반도체 패턴들(130) 사이 부위에 위치할 수 있다. 상기 패드 반도체 패턴들 (130a)은 상기 더미 관통 비아 콘택(196)의 형성 부위와 대향하도록 배치될 수 있다. 그러나, 상기 패드 반도체 패턴들(130a)은 상기 관통 비아 콘택(194)이 형성되는 부위에는 배치되지 않을 수 있다. 또한, 상기 패드 반도체 패턴들(130a) 사이의 제1 절연막 패턴(132) 부위는 상기 관통 비아 콘택(194)이 형성되는 부위와 대향하도록 배치될 수 있다.
이 후, 상기 베이스 반도체 패턴(130) 상에 몰드 구조물들(160)을 형성한다.
도 20을 참조하면, 도 5 내지 도 7을 참조로 설명한 공정을 동일하게 수행한다.
즉, 상기 몰드 구조물들(160) 및 상기 몰드 구조물들(160) 사이의 상기 베이스 반도체 패턴(130), 패드 반도체 패턴(130a) 및 상기 제2 하부 층간 절연막(124) 상에 제2 절연막을 형성한다. 상기 제2 절연막 상에 제3 절연막을 형성한다. 따라서, 상기 몰드 구조물(160)을 덮는 상기 제1 절연막 패턴, 제2 절연막 및 제3 절연막이 병합된 제1 층간 절연막(178)이 형성될 수 있다.
이 후, 채널 연결 패턴(172) 및 채널 구조물(170)을 형성한다. 또한, 상기 몰드 구조물들(160)을 셀 적층 구조물들(182)로 변환할 수 있다. 상기 셀 적층 구조물(182)의 상기 제1 방향의 가장자리 부위는 계단 형상을 가질 수 있다. 상기 제1 층간 절연막(178)을 관통하여 상기 셀 적층 구조물(182)의 게이트 전극들(180)의 상부면과 각각 접촉하는 셀 콘택 플러그들(184)을 형성한다.
도 21을 참조하면, 상기 셀 적층 구조물들(182) 사이 부위에 위치하는 제1 층간 절연막(178)을 식각하여 상기 패드 반도체 패턴(130a) 상부면을 노출하는 더미 관통 비아홀들(192a)을 형성한다. 또한, 상기 셀 적층 구조물들(182) 사이 부위에 위치하는 제1 층간 절연막(178), 제2 하부 층간 절연막(124) 및 식각 저지막(122)을 차례로 식각하여 상기 제3 하부 도전 패턴(108b)의 상부면을 노출하는 관통 비아홀(190)을 형성한다.
구체적으로, 상기 제1 층간 절연막(178) 및 셀 콘택 플러그(184) 상에 하드 마스크막을 형성한다. 이 후, 상기 하드 마스크막 상에 포토레지스트막을 코팅하고 사진 공정을 수행하여 포토레지스트 패턴(188)을 형성한다. 상기 포토레지스트 패턴(188)은 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192a)이 형성될 부위에 각각 개구부를 포함할 수 있다.
상기 포토레지스트 패턴(188)을 식각 마스크로 사용하여 상기 하드 마스크막을 식각하여 하드 마스크(186)를 형성한다.
이 후, 상기 하드 마스크(186)를 식각 마스크로 사용하여 상기 셀 적층 구조물들(182) 사이 부위에 위치하는 제1 층간 절연막(178), 제2 하부 층간 절연막(124) 및 식각 저지막(122)을 차례로 식각한다. 상기 식각 공정에서, 상기 패드 반도체 패턴(130a)은 거의 식각되지 않기 때문에 상기 더미 관통 비아홀(192a)의 저면에는 상기 패드 반도체 패턴(130a)이 노출될 수 있다. 또한, 상기 관통 비아홀(190)은 상기 패드 반도체 패턴(130a) 사이 부위를 관통하므로, 상기 관통 비아홀(190)의 저면에는 상기 제3 하부 도전 패턴(108b)의 상부면이 노출될 수 있다.
다시, 도 17을 참조하면, 상기 관통 비아홀(190) 및 더미 관통 비아홀들(192a) 내에 도전 물질을 채워 넣어, 상기 관통 비아홀(190) 내부에 관통 비아 콘택(194) 및 더미 관통 비아홀(192a) 내부에 더미 관통 비아 콘택(196a)을 형성한다. 게속하여, 도 10 및 도 11을 참조로 설명한 공정을 동일하게 수행함으로써, 도 17에 도시된 수직형 메모리 소자를 형성할 수 있다.
도 22 및 도 23은 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도 및 평면도이다.
구체적으로, 도 22는 도 23의 A-A'선 및 C-C'선을 따라 절단한 단면도이다.
도 22 및 도 23에 도시된 수직형 메모리 소자는 셀 적층 구조물, 제2 관통 비아 콘택 및 제2 관통 비아 콘택을 제외하고는 도 1a 및 도 2에 도시된 수직형 메모리 소자와 실질적으로 동일하다.
도 22 및 도 23을 참조하면, 상기 수직형 메모리 소자는 기판(100) 상에 형성되는 회로 패턴, 회로 패턴 상에 형성되는 셀 적층 구조물들(182a), 채널 구조물(170), 셀 콘택 플러그(184), 제1 관통 비아 콘택(194), 제2 관통 비아 콘택(234), 제1 더미 관통 비아 콘택(196) 및 제2 더미 관통 비아 콘택(236)이 포함될 수 있다.
상기 페리 회로들과 연결되는 하부 배선들 중 최 상부에 위치하는 제3 하부 도전 패턴들(108b) 중 적어도 일부는 상기 제1 관통 비아 콘택(194), 제2 관통 비아 콘택(234), 제1 더미 관통 비아 콘택(196) 및 제2 더미 관통 비아 콘택(236)의 저면과 접촉하는 패드 패턴으로 제공될 수 있다. 따라서, 상기 제3 하부 도전 패턴들(108b)의 적어도 일부는 제1 관통 비아 콘택(194), 제2 관통 비아 콘택(234), 제1 더미 관통 비아 콘택(196) 및 제2 더미 관통 비아 콘택(236)이 형성되는 부위와 수직 방향으로 서로 대향하도록 배치될 수 있다.
상기 제1 관통 비아 콘택(194)은 도 1a 및 도 2를 참조로 설명한 관통 비아 콘택과 동일할 수 있다. 상기 제1 더미 관통 비아 콘택(196)은 도 1a 및 도 2를 참조로 설명한 더미 관통 비아 콘택과 동일할 수 있다. 한편, 상기 제2 관통 비아 콘택(234) 및 제2 더미 관통 비아 콘택(236)은 상기 셀 적층 구조물들(182a)의 패드 영역의 몰드부(153)와 수직 방향으로 대향하도록 배치될 수 있다.
베이스 반도체 패턴(130)에서, 상기 셀 적층 구조물(182a)의 패드 영역의 몰드부(153)와 수직 방향으로 대향하는 부위는 개구부를 포함할 수 있다. 즉, 상기 셀 적층 구조물(182a)의 패드 영역의 몰드부(153)와 수직 방향으로 대향하는 부위에는 상기 베이스 반도체 패턴(130)이 배치되지 않고, 제1 절연막 패턴(132)이 배치될 수 있다.
상기 베이스 반도체 패턴(130) 상에 복수의 메모리 셀들을 포함하는 상기 셀 적층 구조물(182a)이 구비될 수 있다. 상기 셀 적층 구조물(182a)의 상기 제1 방향의 가장자리 부위는 계단 형상을 가질 수 있다. 상기 셀 적층 구조물(182a)에서 계단 형상을 갖는 부위를 패드 영역이라 하고, 상기 계단 형상을 갖지 않는 부위를 셀 영역이라 한다.
상기 셀 적층 구조물(182a)의 셀 영역은 도 1a 및 도 2를 참조로 설명한 것과 동일할 수 있다.
상기 셀 적층 구조물(182a)의 패드 영역은 연장부 및 몰드부(153)를 포함할 수 있다. 상기 연장부는 상기 셀 적층 구조물(182a)의 셀 영역의 게이트 전극(180)이 상기 패드 영역까지 연장되는 부위일 수 있다. 따라서, 상기 연장부는 게이트 전극(180) 및 절연 패턴(150)이 상기 수직 방향으로 번갈아 반복 배치될 수 있다.
상기 몰드부(153)는 상기 게이트 전극(180)이 구비되지 않을 수 있다. 즉, 상기 몰드부(153)는 희생 패턴(152) 및 절연 패턴(150)이 상기 수직 방향으로 번갈아 반복 배치될 수 있다. 상기 희생 패턴(152)은 실리콘 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 몰드부(153)는 상기 패드 영역의 중심 부위에 배치될 수 있다. 상기 연장부는 상기 몰드부(153)를 둘러싸도록 배치될 수 있다. 상기 연장부는 상기 패드 영역의 제1 및 제2 방향의 가장자리 부위에 배치될 수 있다.
상기 셀 적층 구조물들(182a) 및 상기 셀 적층 구조물들(182a) 사이의 제2 하부 층간 절연막(124) 및 베이스 반도체 패턴(130)을 덮는 제1 층간 절연막(178)이 구비될 수 있다.
상기 셀 적층 구조물(182a)의 패드 영역 상에 배치되는 제1 층간 절연막(178)을 관통하여 각 게이트 전극(180)의 상부면 가장자리 부위와 접하는 셀 콘택 플러그들(184)이 구비될 수 있다. 상기 셀 콘택 플러그들(184)은 연장부에 위치한 상기 게이트 전극(180) 상에 배치될 수 있다.
상기 셀 적층 구조물들(182a) 사이 부위를 덮는 제1 층간 절연막(178)과, 그 하부의 제2 하부 층간 절연막(124) 및 식각 저지막(122)을 관통하여 상기 제3 하부 도전 패턴(108b)과 접촉하는 상기 제1 관통 비아 콘택(194)이 구비될 수 있다. 상기 셀 적층 구조물들(182a) 사이 부위를 덮는 제1 층간 절연막(178)과, 그 하부의 제2 하부 층간 절연막(124) 및 식각 저지막(122)을 관통하여 상기 제3 하부 도전 패턴(108b)과 접촉하는 상기 제1 더미 관통 비아 콘택(196)이 구비될 수 있다.
상기 셀 적층 구조물(182a)의 패드 영역의 몰드부(153)와 그 하부의 제1 절연막 패턴(132), 제2 하부 층간 절연막(124) 및 식각 저지막(122)을 관통하여 상기 제3 하부 도전 패턴(108b)과 접촉하는 상기 제2 관통 비아 콘택(234)이 구비될 수 있다. 상기 셀 적층 구조물(182a)의 패드 영역의 몰드부(153)와 그 하부의 제1 절연막 패턴(132), 제2 하부 층간 절연막(124) 및 식각 저지막(122)을 관통하여 상기 제3 하부 도전 패턴(108b)과 접촉하는 상기 제2 더미 관통 비아 콘택(236)이 구비될 수 있다. 상기 제2 더미 관통 비아 콘택들(236)은 상기 제2 관통 비아 콘택(234)과 이웃하게 배치될 수 있다.
예시적인 실시예에서, 상기 제2 관통 비아 콘택(234)과 접촉되는 제3 하부 도전 패턴(108b)은 제3 하부 콘택 플러그(108a) 및 그 하부의 제2 하부 도전 패턴(106b)와, 제2 하부 콘택 플러그(106a), 제1 하부 도전 패턴(104b)및 제1 하부 콘택 플러그(104a)와 전기적으로 연결되는 구조를 가질 수 있다. 따라서, 상기 제2 관통 비아 콘택(234)과 접촉되는 제3 하부 도전 패턴(108b)은 상기 페리 회로들의 하부 트랜지스터(102)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 제2 더미 관통 비아 콘택(236)과 접촉되는 제3 하부 도전 패턴(108b)의 저면은 상기 제3 하부 콘택 플러그(108a)와 연결되지 않을 수 있다. 따라서, 상기 제2 더미 관통 비아 콘택(236)과 접촉되는 제3 하부 도전 패턴(108b)은 상기 더미 회로들과 전기적으로 연결되지 않을 수 있다.
상기 제2 층간 절연막(200)을 관통하여 제1 셀 상부 콘택(202) 및 제1 페리 상부 콘택(204)이 각각 구비될 수 있다. 상기 제1 셀 상부 콘택(202)은 상기 셀 콘택 플러그(184)의 상부면과 접촉할 수 있다. 상기 제1 페리 상부 콘택(204)은 상기 제1 및 제2 관통 비아 콘택들(194, 234)의 상부면과 각각 접촉할 수 있다.
상기 제1 및 제2 더미 관통 비아 콘택들(196, 236)의 상부면 상에는 별도의 상부 콘택이 구비되지 않을 수 있다. 즉, 상기 제1 및 제2 더미 관통 비아 콘택들(196, 236)의 상부면은 단지 절연 물질, 예를들어 제2 층간 절연막(200)과 접촉할 수 있다. 따라서, 상기 제1 및 제2 더미 관통 비아 콘택들(196, 236)을 통해서는 상기 페리 회로의 하부 트랜지스터(102)에 전기적 신호가 전달되지 않을 수 있다.
도 24는 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 나타내는 단면도이다.
먼저, 도 3 내지 도 7을 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다. 다만, 도 6을 참조로 설명한 공정에서, 패드 영역의 몰드 구조물들에 포함되는 각 희생 패턴들의 일부만을 제거하여 상기 절연 패턴의 수직 방향 사이에 갭들을 각각 형성한다. 이 후, 상기 갭들의 내부에 도전 물질을 채워서, 상기 갭들 내부에 게이트 전극을 형성하여 셀 적층 구조물을 형성한다. 그러므로, 상기 셀 적층 구조물의 패드 영역에는 몰드부 및 패드부를 포함할 수 있다.
도 24를 참조하면, 상기 셀 적층 구조물들(182a) 사이 부위에 위치하는 제1 층간 절연막(178), 제2 하부 층간 절연막(124) 및 식각 저지막(122)을 차례로 식각하여 제1 관통 비아홀(190) 및 제1 더미 관통 비아홀(192)을 형성한다. 또한, 상기 셀 적층 구조물(182a)의 패드 영역의 몰드부(153)와 그 하부의 제1 절연막 패턴(132), 제2 하부 층간 절연막(124) 및 식각 저지막(122)을 차례로 식각하여 제2 관통 비아홀(230) 및 제2 더미 관통 비아홀(232)을 형성한다. 즉, 상기 제1 관통 비아홀(190), 제1 더미 관통 비아홀(192), 제2 관통 비아홀(230) 및 제2 더미 관통 비아홀(232)은 동일한 식각 공정을 통해 형성될 수 있다.
이 후, 도 9 내지 도 11을 참조로 설명한 공정을 동일하게 수행함으로써, 도 22 및 도 23에 도시된 수직형 메모리 소자를 제조할 수 있다.
도 25는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도이다.
도 25에 도시된 수직형 메모리 소자는 베이스 반도체 패턴과 제1 및 제2 더미 관통 비아 콘택을 제외하고는 도 22에 도시된 수직형 메모리 소자와 실질적으로 동일하다.
도 25를 참조하면, 상기 제1 및 제2 더미 관통 비아 콘택들(196a, 236a)의 저면과 대향하는 부위에는 각각 패드 반도체 패턴들(130a)이 구비될 수 있다. 즉, 상기 제1 방향의 셀 적층 구조물들(182a) 사이 부위에 위치하는 상기 제2 하부 층간 절연막(124) 상에 패드 반도체 패턴들(130a)이 구비될 수 있다. 또한, 상기 셀 적층 구조물(182a)의 패드 영역의 몰드부(153)와 대향하는 상기 제2 하부 층간 절연막(124) 상에 패드 반도체 패턴들(130a)이 구비될 수 있다. 상기 패드 반도체 패턴(130a) 사이에는 제1 절연막 패턴(132)이 구비될 수 있다.
상기 셀 적층 구조물들(182a) 사이 부위를 덮는 제1 층간 절연막(178)과, 그 하부의 제2 하부 층간 절연막(124) 및 식각 저지막(122)을 관통하여 상기 제3 하부 도전 패턴(108b)과 접촉하는 상기 제1 관통 비아 콘택(194)이 구비될 수 있다. 상기 셀 적층 구조물들(182a) 사이 부위를 덮는 제1 층간 절연막(178)을 관통하여 상기 패드 반도체 패턴(130a)의 상부면과 접촉하는 제1 더미 관통 비아 콘택들(196a)이 구비될 수 있다.
상기 제1 관통 비아 콘택(194)은 도 21을 참조로 설명한 관통 비아 콘택과 동일할 수 있다. 상기 제1 더미 관통 비아 콘택(196a)은 도 21을 참조로 설명한 더미 관통 비아 콘택과 동일할 수 있다
상기 셀 적층 구조물(182a)의 패드 영역의 몰드부(153)와 그 하부의 제1 절연막 패턴(132), 제2 하부 층간 절연막(124) 및 식각 저지막(122)을 관통하여 상기 제3 하부 도전 패턴(108b)과 접촉하는 상기 제2 관통 비아 콘택(234)이 구비될 수 있다. 상기 셀 적층 구조물(182a)의 패드 영역의 몰드부(153)를 관통하여 상기 패드 반도체 패턴(130a)과 접촉하는 상기 제2 더미 관통 비아 콘택(236a)이 구비될 수 있다. 상기 제2 더미 관통 비아 콘택(236a)은 상기 제2 관통 비아 콘택(234)과 이웃하게 배치될 수 있다.
도 26은 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 나타내는 단면도이다.
먼저, 도 3 내지 도 7을 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다. 다만, 도 6을 참조로 설명한 공정에서, 패드 영역의 몰드 구조물들에 포함되는 각 희생막들의 일부만을 제거하여 상기 절연막의 수직 방향 사이에 갭들을 각각 형성한다. 이 후, 상기 갭들의 내부에 도전 물질을 채워서, 상기 갭들 내부에 게이트 전극을 형성하여 셀 적층 구조물을 형성한다. 그러므로, 상기 셀 적층 구조물의 패드 영역에는 몰드부 및 패드부를 포함할 수 있다.
도 26을 참조하면, 상기 셀 적층 구조물들(182a) 사이 부위에 위치하는 제1 층간 절연막(178)을 식각하여 상기 패드 반도체 패턴(130a) 상부면을 노출하는 제1 더미 관통 비아홀들(192a)을 형성한다. 상기 셀 적층 구조물들(182a) 사이 부위에 위치하는 제1 층간 절연막(178), 제2 하부 층간 절연막(124) 및 식각 저지막(122)을 차례로 식각하여 상기 제3 하부 도전 패턴(108b)의 상부면을 노출하는 제1 관통 비아홀(190)을 형성한다.
또한, 상기 셀 적층 구조물(182a)의 패드 영역의 몰드부(153)를 식각하여 상기 패드 반도체 패턴(130a)과 접촉하는 상기 제2 더미 관통 비아홀(232a)을 형성한다. 상기 셀 적층 구조물(182a)의 패드 영역의 몰드부(153)와 그 하부의 제1 절연막 패턴(132), 제2 하부 층간 절연막(124) 및 식각 저지막(122)을 식각하여 상기 제3 하부 도전 패턴(108b)과 접촉하는 상기 제2 관통 비아홀(232a)을 형성한다. 상기 제1 및 제2 관통 비아홀들(190, 230), 제1 및 제2 더미 관통 비아홀들(192a, 232a)은 동일한 식각 공정을 통해 형성될 수 있다.
이 후, 도 9 내지 도 11을 참조로 설명한 공정을 동일하게 수행함으로써, 도 26에 도시된 수직형 메모리 소자를 제조할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 108b : 제3 하부 도전 패턴
120 : 제1 하부 층간 절연막 124 : 제2 하부 층간 절연막
130 : 베이스 반도체 패턴 130a : 패드 반도체 패턴
160 : 몰드 구조물 170 : 채널 구조물
178 : 제1 층간 절연막 182, 182a : 셀 적층 구조물
194 : 관통 비아 콘택 196 : 더미 관통 비아 콘택
200 : 제2 층간 절연막 204 : 제1 페리 상부 콘택
206 : 제3 층간 절연막 210 : 제2 페리 상부 콘택
220 : 제1 상부 도전 패턴

Claims (20)

  1. 기판 상에 구비되고, 페리 회로를 구성하고 하부 도전 패턴을 포함하는 회로 패턴들;
    상기 회로 패턴들 상에 구비되고, 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격되면서 적층되는 게이트 전극들이 포함되고, 상기 기판 상면에 수평한 제1 방향으로 서로 이격되는 셀 적층 구조물들;
    상기 셀 적층 구조물들 및 셀 적층 구조물들 사이를 덮는 제1 층간 절연막;
    상기 셀 적층 구조물들 사이의 제1 층간 절연막을 관통하여 상기 하부 도전 패턴의 상부면과 접하는 관통 비아 콘택;
    상기 셀 적층 구조물들 사이의 제1 층간 절연막을 관통하고, 상기 관통 비아 콘택과 이웃하여 배치되는 더미 관통 비아 콘택; 및
    상기 관통 비아 콘택 상에 구비되는 상부 배선을 포함하는 수직형 메모리 소자.
  2. 제1 항에 있어서, 상기 관통 비아 콘택의 저면과 접하는 상기 하부 도전 패턴 아래에는 하부 배선이 연결되고, 상기 더미 관통 비아 콘택의 저면과 접하는 상기 하부 도전 패턴 아래에는 하부 배선이 연결되지 않고, 상기 하부 배선에 의해 상기 관통 비아 콘택과 상기 페리 회로가 전기적으로 연결되는 수직형 메모리 소자.
  3. 제1 항에 있어서, 하나의 관통 비아 콘택과 이웃하여 복수의 더미 관통 비아 콘택들이 구비되고, 상기 복수의 더미 관통 비아 콘택들은 상기 하나의 관통 비아 콘택과 점 대칭되도록 배치되는 수직형 메모리 소자.
  4. 제1 항에 있어서, 상기 관통 비아 콘택의 상부 직경과, 상기 관통 비아 콘택과 상기 더미 관통 비아 콘택 간의 이격 거리의 비는 1: 0.5 내지 10 의 범위 내에 있는 수직형 메모리 소자.
  5. 제1 항에 있어서, 각각의 상기 관통 비아 콘택 및 더미 관통 비아 콘택은 하부 직경을 기준으로 하는 종횡비가 30 내지 200 : 1 인 수직형 메모리 소자.
  6. 제1 항에 있어서, 상기 관통 비아 콘택의 상부 직경 및 상기 더미 관통 비아 콘택의 상부 직경은 서로 동일한 수직형 메모리 소자.
  7. 제1 항에 있어서, 상기 관통 비아 콘택의 상부 직경 및 상기 더미 관통 비아 콘택의 상부 직경은 서로 다른 수직형 메모리 소자.
  8. 제1 항에 있어서, 상기 더미 관통 비아 콘택의 저면은 상기 하부 도전 패턴의 상부면과 접하는 수직형 메모리 소자.
  9. 제1 항에 있어서, 상기 더미 관통 비아 콘택의 저면은 상기 하부 도전 패턴의 상부면보다 높게 배치되는 수직형 메모리 소자.
  10. 제1 항에 있어서, 상기 셀 적층 구조물들 하부면에 베이스 반도체 패턴들이 각각 구비되고, 상기 관통 비아 콘택 및 더미 관통 비아 콘택은 상기 베이스 반도체 패턴들 사이에 배치되는 수직형 메모리 소자.
  11. 제1 항에 있어서, 상기 셀 적층 구조물들 하부면과, 상기 셀 적층 구조물들 사이 부위에 베이스 반도체 패턴들이 각각 구비되고, 상기 관통 비아 콘택은 상기 베이스 반도체 패턴들 사이에 배치되고, 상기 더미 관통 비아 콘택은 상기 베이스 반도체 패턴들 상부면과 접하도록 배치되는 수직형 메모리 소자.
  12. 제1 항에 있어서, 상기 관통 비아 콘택의 수직 높이는 3㎛ 내지 20㎛인 수직형 메모리 소자.
  13. 제1 항에 있어서, 상기 더미 비아 콘택 플러그의 상부면은 절연 물질과 접촉되고, 상기 더미 관통 비아 콘택 상에는 상기 더미 관통 비아 콘택과 전기적으로 연결되는 상부 배선이 구비되지 않는 수직형 메모리 소자.
  14. 제1 항에 있어서,
    상기 게이트 전극과 절연되면서 상기 셀 적층 구조물을 관통하고, 상기 하부 도전 패턴의 상부면과 접하고, 상기 하부 트랜지스터와 전기적으로 연결되는 제2 관통 비아 콘택; 및
    상기 게이트 전극과 절연되면서 상기 셀 적층 구조물을 관통하고, 상기 하부 트랜지스터와 전기적으로 절연되는 제2 더미 관통 비아 콘택이 더 구비되는 수직형 메모리 소자.
  15. 기판 상에, 하부 트랜지스터 및 하부 도전 패턴을 포함하는 회로 패턴들;
    상기 회로 패턴들 상에 구비되고, 상기 기판 상면에 수직한 수직 방향을 따라 서로 이격되면서 적층되는 게이트 전극들이 포함되고, 상기 기판 상면에 수평한 제1 방향으로 서로 이격되는 셀 적층 구조물들;
    상기 셀 적층 구조물들 및 셀 적층 구조물들 사이를 덮는 제1 층간 절연막;
    상기 셀 적층 구조물들 사이의 제1 층간 절연막을 관통하여 상기 하부 도전 패턴의 상부면과 접하고, 상기 하부 트랜지스터와 전기적으로 연결되는 관통 비아 콘택;
    상기 셀 적층 구조물들 사이의 제1 층간 절연막을 관통하고, 상기 관통 비아 콘택과 이웃하여 배치되고, 상기 하부 트랜지스터와 전기적으로 절연되는 더미 관통 비아 콘택; 및
    상기 관통 비아 콘택 상에 구비되는 상부 배선을 포함하고,
    상기 관통 비아 콘택의 상부 직경과, 상기 관통 비아 콘택과 상기 더미 관통 비아 콘택 간의 이격 거리의 비는 1: 0.5 내지 10 의 범위 내에 있는 수직형 메모리 소자.
  16. 제15 항에 있어서, 상기 더미 비아 콘택 플러그의 상부면은 절연 물질과 접촉되는 수직형 메모리 소자.
  17. 제15 항에 있어서, 각각의 상기 관통 비아 콘택 및 더미 관통 비아 콘택은 하부 직경을 기준으로 하는 종횡비가 30 내지 200 : 1 인 수직형 메모리 소자.
  18. 제15 항에 있어서, 하나의 관통 비아 콘택과 이웃하여 복수의 더미 관통 비아 콘택들이 구비되고, 상기 복수의 더미 관통 비아 콘택들은 상기 하나의 관통 비아 콘택과 점 대칭되도록 배치되는 수직형 메모리 소자.
  19. 기판 상에, 하부 트랜지스터 및 하부 도전 패턴을 포함하는 회로 패턴들;
    상기 회로 패턴들 상에 구비되는 베이스 반도체 패턴들;
    상기 베이스 반도체 패턴들 상에 구비되는 셀 적층 구조물들;
    상기 셀 적층 구조물들 및 셀 적층 구조물들 사이를 덮는 제1 층간 절연막;
    상기 셀 적층 구조물들 사이의 제1 층간 절연막을 관통하여 상기 하부 도전 패턴의 상부면과 접하고, 상기 하부 트랜지스터와 전기적으로 연결되는 관통 비아 콘택;
    상기 셀 적층 구조물들 사이의 제1 층간 절연막을 관통하고, 상기 제1 관통 비아 콘택과 이웃하여 배치되고, 상기 하부 트랜지스터와 전기적으로 절연되는 복수의 더미 관통 비아 콘택들; 및
    상기 관통 비아 콘택과 전기적으로 연결되고, 상기 더미 관통 비아 콘택과 전기적으로 절연되도록 배치되는 상부 배선을 포함하고,
    상기 복수의 더미 관통 비아 콘택들은 상기 하나의 관통 비아 콘택과 점 대칭되도록 배치되는 수직형 메모리 소자.
  20. 제19 항에 있어서, 상기 관통 비아 콘택의 상부 직경과, 상기 관통 비아 콘택과 상기 더미 관통 비아 콘택 간의 이격 거리의 비는 1: 0.5 내지 10 의 범위 내에 있는 수직형 메모리 소자.
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