KR20210149364A - 수직형 메모리 소자 - Google Patents

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KR20210149364A
KR20210149364A KR1020200066297A KR20200066297A KR20210149364A KR 20210149364 A KR20210149364 A KR 20210149364A KR 1020200066297 A KR1020200066297 A KR 1020200066297A KR 20200066297 A KR20200066297 A KR 20200066297A KR 20210149364 A KR20210149364 A KR 20210149364A
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이정환
김현석
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삼성전자주식회사
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Abstract

수직형 메모리 소자는 제1 방향으로 배치되는 셀 영역 및 셀 배선 영역을 포함하고, 상기 제1 방향과 수직한 제2 방향으로 서로 이웃하게 배치되는 제1 및 제2 블록을 포함하는 기판이 구비된다. 상기 제1 블록 내에서 상기 셀 영역 및 셀 배선 영역의 기판 상에 구비되고, 게이트 전극 및 절연 패턴이 번갈아 반복 배치되고, 상기 셀 배선 영역에는 계단 형상을 갖는 패드 부위를 포함하는 제1 적층 구조물이 구비된다. 상기 제2 블록 내에서 상기 셀 영역 및 셀 배선 영역의 기판 상에 구비되고, 게이트 전극 및 절연 패턴이 번갈아 반복 배치되고, 상기 셀 배선 영역에는 더미 패드 부위를 포함하는 제2 적층 구조물이 구비된다. 상기 제1 및 제2 적층 구조물들을 덮는 제1 층간 절연막이 구비된다. 상기 제1 층간 절연막을 관통하여, 상기 셀 배선 영역의 제1 적층 구조물의 패드 부위와 접하는 셀 콘택 플러그들이 구비된다. 상기 제1 층간 절연막을 관통하여, 상기 셀 배선 영역의 제2 적층 구조물의 더미 패드 부위와 접하는 더미 콘택 플러그들을 포함한다. 상기 셀 콘택 플러그들은 상기 패드 부위 내에서 제1 배치 밀도를 갖도록 배치되고, 상기 더미 콘택 플러그들은 상기 더미 패드 부위 내에서 상기 제1 배치 밀도보다 낮은 제2 배치 밀도를 갖도록 배치된다.

Description

수직형 메모리 소자{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 소자에 관한 것이다. 보다 상세하게는, 수직형 메모리 소자의 배선에 관한 것이다.
최근, 메모리 셀이 수직하게 배치되는 수직형 메모리 소자가 개발되고 있다. 상기 메모리 셀의 수직 방향의 적층 수가 증가함에 따라, 메모리 셀의 워드 라인과 연결되는 콘택 플러그 및 상기 콘택 플러그 상에 형성되는 상부 배선의 수가 크게 증가될 수 있다. 따라서, 상기 콘택 플러그들 간의 간격이 좁아서, 상기 콘택 플러그와 이와 이웃하는 상부 배선들이 서로 브릿지되는 불량이 발생될 수 있다.
본 발명의 일 과제는 전기적 불량이 감소되는 수직형 메모리 소자를 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 소자는 제1 방향으로 배치되는 셀 영역 및 셀 배선 영역을 포함하고, 상기 제1 방향과 수직한 제2 방향으로 서로 이웃하게 배치되는 제1 및 제2 블록을 포함하는 기판이 구비된다. 상기 제1 블록 내에서 상기 셀 영역 및 셀 배선 영역의 기판 상에 구비되고, 게이트 전극 및 절연 패턴이 번갈아 반복 배치되고, 상기 셀 배선 영역에는 계단 형상을 갖는 패드 부위를 포함하는 제1 적층 구조물이 구비된다. 상기 제2 블록 내에서 상기 셀 영역 및 셀 배선 영역의 기판 상에 구비되고, 게이트 전극 및 절연 패턴이 번갈아 반복 배치되고, 상기 셀 배선 영역에는 더미 패드 부위를 포함하는 제2 적층 구조물이 구비된다. 상기 제1 및 제2 적층 구조물들을 덮는 제1 층간 절연막이 구비된다. 상기 제1 층간 절연막을 관통하여, 상기 셀 배선 영역의 제1 적층 구조물의 패드 부위와 접하는 셀 콘택 플러그들이 구비된다. 상기 제1 층간 절연막을 관통하여, 상기 셀 배선 영역의 제2 적층 구조물의 더미 패드 부위와 접하는 더미 콘택 플러그들을 포함한다. 상기 셀 콘택 플러그들은 상기 패드 부위 내에서 제1 배치 밀도를 갖도록 배치되고, 상기 더미 콘택 플러그들은 상기 더미 패드 부위 내에서 상기 제1 배치 밀도보다 낮은 제2 배치 밀도를 갖도록 배치된다.
상기 수직형 메모리 소자는 상기 더미 콘택 플러그들은 상기 셀 콘택 플러그들의 제1 배치 밀도보다 낮은 제2 배치 밀도를 가지므로, 상기 더미 콘택 플러그들 사이 부위 상에 더 많은 수의 배선들이 용이하게 배치될 수 있다.
도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 메모리 소자를 설명하기 위한 평면도, 단면도들이다.
도 4는 배선 적층 구조물을 설명하기 위한 사시도이다.
도 5 내지 7은 각각 예시적인 실시예들에 따른 수직형 메모리 소자들을 설명하기 위한 평면도들이다.
도 8 내지 도 20은 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
이하에서는, 기판 상면에 실질적으로 수직한 방향을 수직 방향으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 수직하는 두 방향들을 각각 제1 및 제2 방향들로 정의한다.
도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 메모리 소자를 설명하기 위한 평면도, 단면도들이다. 도 4는 배선 적층 구조물을 설명하기 위한 사시도이다.
도 2는 도 1의 I-I'선을 따라 절단한 단면도이고, 도 3은 도 1의 II-II'선을 따라 절단한 단면도이다. 즉, 도 2는 셀 콘택 플러그 부위를 절단한 단면도이고, 도 3은 더미 콘택 플러그 부위를 절단한 단면도이다. 도 4는 배선 적층 구조물의 계단 형상을 나타내며, 도면을 간단히 하기 위하여 배선 적층 구조물에 포함되는 게이트 전극 및 절연 패턴의 적층 구조는 도시되지 않는다.
도 1 내지 도 4를 참조하면, 상기 수직형 메모리 소자는 기판(100) 상에 형성되는 적층 구조물들(144), 채널 구조물(128), 셀 콘택 플러그(148), 더미 콘택 플러그(150) 및 제1 연결 라인(162)이 포함될 수 있다. 도 1에서, 상기 제1 연결 라인(162)은 간단히 하나의 선으로 도시되어 있다. 또한, 도 1에서, 일부의 제1 연결 라인만을 도시한다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
일부 예시적인 실시예에서, 도시하지는 않았지만, 상기 수직형 메모리 소자는 페리 회로 상에 메모리 셀이 수직하게 배치되는 씨오피 구조를 가질 수 있다. 이 경우, 상기 기판(100) 상에는 메모리 셀을 구동시키는 주변 회로를 구성하는 회로 패턴들, 상기 회로 패턴들을 덮는 하부 층간 절연막 및 베이스 반도체 패턴이 더 구비될 수 있다.
상기 기판(100)은 셀 영역(A) 및 셀 배선 영역(B)을 포함할 수 있고, 상기 셀 영역(A) 및 셀 배선 영역(B)의 기판(100) 상에 상기 적층 구조물(144)이 구비될 수 있다. 상기 셀 영역 및 셀 배선 영역은 제1 방향으로 이웃하게 배치될 수 있다. 상기 적층 구조물(144)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 예시적인 실시예에서, 복수의 적층 구조물들(144)이 상기 제2 방향으로 나란하게 배치될 수 있으며, 상기 적층 구조물들(144) 사이 및 상기 적층 구조물들(144)내의 일부분에는 상기 수직 방향으로 상기 기판(100) 표면까지 연장되고, 상기 제1 방향으로 연장되는 개구부(130)가 배치될 수 있다. 상기 개구부(130)는 워드 라인 컷팅 영역 또는 블록 컷팅 영역일 수 있다. 즉, 상기 기판은 각 블록들을 포함하고, 상기 각 블록들 상에 각각 적층 구조물이 구비될 수 있다. 상기 각 블록들은 상기 제1 방향과 수직한 제2 방향으로 서로 이격되면서 배치될 수 있다.
상기 적층 구조물(144)은 상기 셀 영역(A) 상에 형성되는 셀 적층 구조물(140) 및 상기 셀 배선 영역(B) 상에 형성되는 배선 적층 구조물(142)을 포함할 수 있다. 상기 셀 적층 구조물(140) 및 배선 적층 구조물(142)은 서로 연결되어 하나의 몸체를 가질 수 있다. 상기 배선 적층 구조물(142)은 상기 셀 적층 구조물(140)에 포함되는 게이트 전극들과 각각 연결되는 배선들을 배치시키기 위한 패드들이 포함될 수 있다.
상기 셀 적층 구조물(140)은 수직 방향으로 이격된 복수의 게이트 전극들(132), 게이트 전극들(132) 사이에 형성된 절연 패턴들(102)을 포함할 수 있다. 즉, 상기 기판(100) 상에 상기 게이트 전극(132) 및 절연 패턴(102)이 상기 수직 방향으로 번갈아 반복 배치될 수 있다. 상기 게이트 전극들(132)은 상기 제1 방향으로 연장됨으로써 메모리 셀들의 워드 라인으로 제공될 수 있다.
상기 게이트 전극(132)은 금속 물질을 포함할 수 있다. 상기 게이트 전극(132)은 베리어 패턴 및 금속 패턴을 포함할 수 있다.
상기 기판(100) 상에, 상기 적층 구조물들(144)을 덮는 제1 층간 절연막(112)이 구비될 수 있다. 상기 제1 층간 절연막(112)의 상부면은 실질적으로 평탄할 수 있다.
상기 셀 적층 구조물(140)에는 상기 게이트 전극들(132) 및 절연 패턴(102)을 관통하는 채널 구조물(128)이 구비될 수 있다. 상기 채널 구조물(128)은 전하 저장 구조물(120), 채널(122), 매립 절연 패턴(124) 및 캡핑 패턴(126)을 포함할 수 있다. 도시하지는 않았지만, 상기 전하 저장 구조물(120)은 순차적으로 적층된 제1 블로킹 패턴, 전하 저장 패턴 및 터널 절연 패턴을 포함할 수 있다.
예시적인 실시예에서, 상기 채널 구조물(128)의 저면과 상기 기판(100) 상부면 사이에는 반도체 패턴(118)이 더 구비될 수 있다. 상기 반도체 패턴(118)은 상기 채널(122)과 전기적으로 연결될 수 있다.
상기 배선 적층 구조물(142)은 상기 셀 적층 구조물(140)에 포함되는 게이트 전극들(132) 및 절연 패턴(102)이 상기 셀 배선 영역(B)까지 연장된 구조를 가질 수 있다.
일부 배선 적층 구조물(142)은 상기 셀 적층 구조물(140)에 포함되는 게이트 전극(132)과 배선들을 서로 전기적으로 연결하기 위한 패드를 포함하는 제1 패드 구조물(142a)일 수 있다. 상기 제1 패드 구조물(142a)은 패드 부위(C)에 형성될 수 있다. 일부 배선 적층 구조물(142)은 및 상기 셀 적층 구조물(140)에 포함되는 게이트 전극(132)과 배선들을 서로 전기적으로 연결되지 않는 더미 패드를 포함하는 제2 패드 구조물(142b)일 수 있다. 상기 제2 패드 구조물(142b)은 패드 부위(C)에 형성될 수 있다.
예시적인 실시예에서, 상기 기판(100)의 제1 블록에는 패드를 포함하는 상기 제1 패드 구조물(142a)이 구비될 수 있고, 상기 제1 블록과 상기 제2 방향으로 이웃하는 제2 블록에는 더미 패드를 포함하는 상기 제2 패드 구조물(142b)이 구비될 수 있다. 일 예로, 상기 제2 방향으로 차례로 배치되는 상기 제1 내지 제4 블록이 배치되는 경우, 제1 패드 구조물(142a), 제2 패드 구조물(142b), 제2 패드 구조물(142b) 및 제1 패드 구조물(142a)이 순차적으로 배치될 수 있다. 따라서, 상기 패드 구조물들은 상기 제2 및 제3 블록 사이의 개구부를 기준으로 대칭되는 형상을 가질 수 있다.
상기 제1 패드 구조물(142a)을 포함하는 적층 구조물을 제1 적층 구조물이라 칭하고, 상기 제2 패드 구조물(142b)을 포함하는 적층 구조물을 제2 적층 구조물이라 칭할 수 있다.
상기 제1 패드 구조물(142a)은 상기 셀 적층 구조물(140)에 포함되는 각 게이트 전극들(132)의 상기 제1 방향의 가장자리 부위의 상부면은 서로 다른 평면(즉, 수직 레벨)에 위치할 수 있다. 따라서, 상기 제1 패드 구조물(142a)의 상기 제1 방향의 가장자리 부위는 계단 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제1 패드 구조물(142a)은 상기 제1 방향 및 제2 방향으로 각각 계단을 포함할 수 있다. 일 예로, 도 4에 도시된 것과 같이, 상기 제2 방향으로 4층의 계단이 형성될 수 있다. 상기 각 계단들의 상부면은 배선들이 형성되기 위한 패드로 제공될 수 있다. 예시적인 실시예에서, 상기 패드들 상에 셀 콘택 플러그들(148)이 균일한 간격을 가지면서 규칙적으로 배치될 수 있도록, 상기 각 패드들은 규칙적으로 배치될 수 있다.
상기 제2 패드 구조물(142b)은 실질적으로 전기적 신호가 인가되지 않는 더미 패드로 제공될 수 있다. 따라서, 상기 제2 패드 구조물(142b)의 제1 방향의 가장자리 형상은 한정되지 않을 수 있다. 그러므로, 도 4에 도시된 것과 같이, 상기 제1 패드 구조물(142a)과 동일한 형상을 갖지 않을 수 있다. 상기 제2 패드 구조물(142b)은 상기 제1 패드 구조물(142a)보다 간단한 계단 구조를 가질 수 있다. 예시적인 실시예에서, 도 4에 도시된 것과 같이, 상기 제2 패드 구조물(142b)은 상기 제1 방향으로만 계단을 포함할 수 있다.
일부 예시적인 실시예에서, 도시하지는 않았지만, 상기 제2 패드 구조물(142b)은 제1 패드 구조물(142a)과 동일한 계단 구조를 가질 수도 있다.
상기 제1 층간 절연막(112) 상에 제2 층간 절연막(114)이 구비될 수 있다. 상기 제1 층간 절연막(112)의 상부면은 실질적으로 평탄할 수 있다.
상기 배선 적층 구조물(142) 상에 위치하는 제1 및 제2 층간 절연막(112, 114)을 관통하여 상기 제1 패드 구조물(142a)의 제1 방향의 가장자리의 상부면과 접하는 셀 콘택 플러그들(148)이 구비될 수 있다.
상기 배선 적층 구조물(142) 상에 위치하는 제1 및 제2 층간 절연막(112, 114)을 관통하여 상기 제2 패드 구조물(142b)의 제1 방향의 가장자리의 상부면과 접하는 더미 콘택 플러그들(150)이 구비될 수 있다.
상기 셀 콘택 플러그들(148)은 상기 제1 패드 구조물(142a)의 패드들의 상부면과 각각 접촉할 수 있다. 상기 셀 콘택 플러그들(148)은 상기 제1 및 제2 방향으로 규칙적으로 배치될 수 있다. 예시적인 실시예에서, 평면도에서 볼 때, 상기 셀 콘택 플러그들(148)은 상기 제1 방향 및 제2 방향으로 각각 나란하게 일렬로 배치될 수 있다. 일 예로, 상기 셀 콘택 플러그들(148)은 상기 제1 방향으로 제1 간격으로 이격되면서 배치될 수 있다. 상기 셀 콘택 플러그들(148)은 상기 제2 방향으로 제2 간격으로 이격되면서 배치될 수 있다. 상기 제2 간격은 상기 제1 간격과 동일하거나 또는 상기 제1 간격과 다를 수 있다.
평면도에서 볼 때, 상기 패드 부위(C)의 단위 면적 내에 제1 개수의 상기 셀 콘택 플러그들(148)이 배치되어서, 상기 셀 콘택 플러그들(148)은 제1 배치 밀도를 가질 수 있다.
상기 더미 콘택 플러그들(150)은 상기 제2 패드 구조물(142b)의 제1 방향의 가장자리의 상부면과 접촉할 수 있다. 상기 더미 콘택 플러그들(150)은 상기 제2 패드 구조물(142b)의 계단의 상부면과 접촉할 수 있다.
상기 더미 콘택 플러그들(150)은 상기 셀 콘택 플러그들(148)과 다른 배치 밀도를 가질 수 있다. 상기 더미 콘택 플러그들(150)은 상기 셀 콘택 플러그들(148)의 배치 밀도보다 낮은 제2 배치밀도를 가질 수 있다. 즉, 평면도에서 볼 때, 상기 더미 패드 부위(D)의 단위 면적 내에 상기 제1 개수보다 작은 제2 개수의 상기 더미 콘택 플러그들(150)이 배치될 수 있다.
상기 제2 패드 구조물(142b)의 계단 부위의 위치에 따라, 상기 더미 콘택 플러그들(150)의 배치가 달라질 수 있다. 상기 더미 콘택 플러그들(150)의 적어도 일부는 상기 셀 콘택 플러그들(148)과 다르게 배치될 수 있다.
예시적인 실시예에서, 상기 더미 콘택 플러그들(150)의 일부분은 상기 셀 콘택 플러그들(148)의 배치와 동일하게 배치되고, 상기 더미 콘택 플러그들(150)의 나머지 일부분은 상기 셀 콘택 플러그들(148)의 배치와 다르게 배치될 수 있다.
예시적인 실시예에서, 상기 제2 패드 구조물(142b)의 상부 계단과 접촉하는 더미 콘택 플러그들(150)과 상기 제2 패드 구조물(142b)의 하부 계단과 접촉하는 더미 콘택 플러그들(150)은 서로 다른 배치를 가질 수 있다. 상기 제2 패드 구조물(142b)의 상부 계단은 상기 제2 패드 구조물(142b)의 최상부 계단으로부터 제1 방향으로 적어도 2층 이상의 계단을 의미할 수 있다. 또한, 상기 제2 패드 구조물(142b)의 하부 계단은 상기 제2 패드 구조물(142b)의 상부 계단의 아래에 위치하는 계단을 의미할 수 있다.
일 예로, 도 1 및 도 3에 도시된 것과 같이, 상기 제2 패드 구조물(142b)의 상부 계단과 접촉하는 더미 콘택 플러그들(150)은 상기 셀 콘택 플러그들(148)과 동일한 배치를 가질 수 있다. 따라서, 상기 제2 패드 구조물(142b)의 상부 계단과 접촉하는 더미 콘택 플러그들(150)은 상기 제1 방향으로 제1 간격으로 이격되면서 배치되고, 상기 제2 방향으로 제2 간격으로 이격되면서 배치될 수 있다.
그러나, 상기 제2 패드 구조물(142b)의 하부 계단과 접촉하는 더미 콘택 플러그들(150)은 상기 셀 콘택 플러그들(148)과 다른 배치를 가질 수 있다. 상기 제2 패드 구조물(142b)의 하부 계단과 접촉하는 더미 콘택 플러그들(150)은 상기 상부 계단과 접촉하는 더미 콘택 플러그들(150)의 배치에서 일부 더미 콘택 플러그들이 제거된 것과 같은 형태로 배치될 수 있다.
예를들어, 상기 제2 패드 구조물(142b)의 하부 계단과 접촉하는 더미 콘택 플러그들(150)은 제1 방향으로 하나 이상의 열에 더미 콘택 플러그들(150)이 배치되지 않는 형태를 가질 수 있다. 도 1에 도시된 것과 같이, 상기 제2 패드 구조물(142b)의 하부 계단에서 상기 개구부(130)와 인접하는 부위의 하나 이상의 열에는 상기 더미 콘택 플러그들(150)이 배치되지 않을 수 있다.
이와 같이, 상기 더미 콘택 플러그들(150)의 일부분이 상기 셀 콘택 플러그들(148)의 배치와 동일하게 배치됨에 따라, 상기 셀 콘택 플러그(148)와 더미 콘택 플러그들(150) 간의 배치 밀도 차이에 의해 셀 콘택 플러그를 형성할 때 발생되는 식각 로딩에 의해 기인하는 셀 콘택 플러그(148)의 불량이 감소될 수 있다. 또한, 상기 더미 콘택 플러그들(150)의 나머지 부분은 상기 셀 콘택 플러그들(148)의 배치와 다르게 배치되고 배치 밀도가 낮으므로, 상기 제1 연결 라인들(162)과 더미 콘택 플러그들(150)이 서로 연결되는 브릿지 불량이 감소될 수 있다.
상기 제2 층간 절연막(114) 상에는 각각의 상기 셀 콘택 플러그들(148)과 연결되는 상기 제1 연결 라인들(162)이 구비될 수 있다. 하나의 제1 연결 라인(162)은 상기 셀 콘택 플러그들(148) 중 어느 하나인 타겟 셀 콘택 플러그의 상부면과 연결되면서 연장되며, 상기 타겟 셀 콘택 플러그 이외의 셀 콘택 플러그들(148) 및 더미 콘택 플러그들(150)과는 연결되지 않을 수 있다. 따라서, 상기 제1 연결 라인들(162)은 상기 셀 콘택 플러그들(148) 사이 부위 및 더미 콘택 플러그들(150)의 사이 부위 상에서 연장될 수 있다. 이 때, 상기 제1 연결 라인들(162)이 정상적인 위치에 배치되지 않을 경우, 상기 제1 연결 라인(162)과 이와 이웃하는 상기 더미 콘택 플러그들(150)이 서로 브릿지되는 불량이 발생될 수 있다.
상기 더미 콘택 플러그(150)에는 실질적으로 전기적 신호가 인가되지 않으므로, 상기 더미 콘택 플러그(150) 상에는 상기 제1 연결 라인들(162)이 접촉되지 않을 수 있다. 즉, 상기 더미 콘택 플러그(150)은 상기 제1 연결 라인(162)들과 전기적으로 연결되지 않을 수 있다.
예시적인 실시예에서, 상기 제1 연결 라인(162)의 일부는 상기 타겟 셀 콘택 플러그의 상부면으로부터 상기 더미 패드 부위(D) 상으로 연장된 후 상기 셀 영역(A)과 멀어지도록 제1 방향으로 연장되는 형상을 가질 수 있다. 따라서, 상기 제1 연결 라인들(162)은 상기 더미 패드 부위 (D) 상에 집중적으로 배치될 수 있다. 특히, 상기 제2 패드 구조물(142b)의 하부 계단 부위의 상에서 제1 연결 라인들(162)이 더 많이 배치될 수 있다.
그러나, 상기 더미 콘택 플러그들(150)의 제2 배치 밀도가 상기 콘택 플러그(148)의 제1 배치 밀도보다 낮으므로, 상기 제1 연결 라인(162)과 상기 더미 콘택 플러그(150)의 브릿지 불량이 감소될 수 있다. 도 1, 도 3 및 도 4에 도시된 것과 같이, 상기 제2 패드 구조물(142b)의 하부 계단 부위에서 일부 더미 콘택 플러그들이 제거된 형상을 가지므로, 상기 제2 패드 구조물(142b)의 하부 계단 부위의 상부에 배치되는 제1 연결 라인들(162)과 상기 더미 콘택 플러그들(150)이 서로 브릿지 되는 불량이 감소될 수 있다.
또한, 상기 더미 콘택 플러그들(150)의 제2 배치 밀도가 상기 셀 콘택 플러그(148)의 제1 배치 밀도보다 낮으므로, 상기 더미 콘택 플러그들(150) 사이 부위 상에 배치되는 제1 연결 라인들(162)의 수는 상기 셀 콘택 플러그들(148) 사이 부위 상에 배치되는 제1 연결 라인들(162)의 수와 동일하거나 더 많을 수 있다.
도 1, 도 3 및 도 4에 도시된 것과 같이, 상기 제2 패드 구조물(142b)의 하부 계단 부위에서 일부 더미 콘택 플러그들이 제거된 형상을 가지므로, 상기 더미 콘택 플러그들이 제거된 부위 상에 배치되는 제1 연결 라인들(162)의 수는 상기 셀 콘택 플러그들(148) 사이 부위의 상에 배치되는 제1 연결 라인(162)의 수 보다 더 많을 수 있다. 예를들어, 상기 셀 콘택 플러그들(148) 사이에는 2~3개의 제1 연결 라인들(162)이 배치되고, 상기 더미 콘택 플러그들(150) 사이에는 상기 셀 콘택 플러그(148) 사이보다 적어도 1개 이상 더 많은 수의 제1 연결 라인들(162)이 배치될 수 있다.
상기 제2 층간 절연막(114) 상에는 제3 층간 절연막(160)이 구비될 수 있다. 상기 제3 층간 절연막(160)에 포함된 트렌치 내부에 상기 제1 연결 라인들(162)이 구비될 수 있다. 따라서, 상기 제3 층간 절연막(160)은 상기 제1 연결 라인들(162) 사이를 채울 수 있다.
상기 제3 층간 절연막(160) 상에는 상기 제1 연결 라인들(162)을 덮는 제4 층간 절연막(164)이 구비될 수 있다.
상기 제4, 제3 및 제2 층간 절연막(164, 160, 114)을 관통하여 상기 셀 영역(A)의 채널 구조물(128)과 각각 연결되는 콘택 플러그(166)가 구비될 수 있다. 또한, 도시되지는 않았지만, 상기 제4 층간 절연막(164) 상에 상부 배선들이 더 구비될 수 있다. 상기 상부 배선은 상기 콘택 플러그(166)과 전기적으로 연결되는 배선 및 상기 제1 연결 라인들(162)과 연결되는 배선 등을 포함할 수 있다.
본 실시예에서, 상기 더미 콘택 플러그들의 배치의 일 예를 설명하였지만, 상기 더미 콘택 플러그들은 상기 셀 콘택 플러그들과 다른 배치 밀도를 갖도록 다양하게 배치될 수 있다. 이하에서는, 상기 더미 콘택 플러그들의 배치에 따른 수직형 메모리 소자들의 실시예들을 설명한다. 이하의 각 실시예들은 상기 더미 콘택 플러그들의 배치를 제외하고는 상기 도 1 내지 도 4를 참조로 설명한 것과 동일하다.
도 5는 예시적인 실시예들에 따른 수직형 메모리 소자를 설명하기 위한 평면도이다.
이하의 도 5 내지 도 7에서, 도면을 간단하게 하기 위하여, 제1 연결 라인은 도시하지 않는다.
도 5를 참조하면, 상기 제2 패드 구조물(142b)의 하부 계단 부위에서 일부 더미 콘택 플러그들이 제거된 형상을 가질 수 있다.
상기 제2 패드 구조물(142b)의 하부 계단과 접촉하는 더미 콘택 플러그들(150)은 제1 방향으로 하나 이상의 열에 더미 콘택 플러그들(150)이 배치되지 않는 형태를 가질 수 있다. 도시된 것과 같이, 상기 제2 패드 구조물(142b)의 하부 계단에서 상기 개구부(130)와 인접하는 부위의 하나 이상의 열에는 상기 더미 콘택 플러그들(150)이 배치될 수 있다. 그러나, 상기 더미 콘택 플러그들(150)은 상기 제2 패드 구조물의 하부 계단에서 상기 제2 방향의 중심 부위에서 상기 제1 방향으로 하나 이상의 열에 더미 콘택 플러그들이 배치되지 않는 형태를 가질 수 있다.
도시하지는 않았지만, 타겟 셀 콘택 플러그의 상부면과 연결되면서 연장되는 제1 연결 라인이 구비될 수 있다. 이 때, 상기 더미 콘택 플러그들이 제거된 부위 상에 배치되는 제1 연결 라인들(162)의 수는 상기 셀 콘택 플러그들(148) 사이 부위의 상에 배치되는 제1 연결 라인(162)의 수보다 더 많을 수 있다.
도 6은 예시적인 실시예들에 따른 수직형 메모리 소자를 설명하기 위한 평면도이다.
도 6을 참조하면, 상기 더미 콘택 플러그들(150)은 제2 패드 구조물(142b)의 제2 방향의 가장자리 부위에만 위치할 수 있다.
즉, 상기 개구부(130)와 인접하는 부위의 상기 제2 패드 구조물(142b) 상의 더미 콘택 플러그들(150)은 상기 셀 콘택 플러그들(148)과 동일한 배치를 가질 수 있다. 그러나, 상기 제2 패드 구조물(142b)의 제2 방향의 중심 부위에는 상기 더미 콘택 플러그들(150)이 배치되지 않을 수 있다.
도 7은 예시적인 실시예들에 따른 수직형 메모리 소자를 설명하기 위한 평면도이다.
도 7를 참조하면, 상기 더미 콘택 플러그들(150)은 제2 패드 구조물(142b)의 제2 방향의 중심 부위에만 위치할 수 있다.
즉, 상기 제2 패드 구조물(142b)의 제2 방향의 중심 부위에 배치되는더미 콘택 플러그(150)는 상기 셀 콘택 플러그들(148)과 동일한 배치를 가질 수 있다. 그러나, 상기 제2 패드 구조물(142b)의 제2 방향의 가장자리 부위,(즉, 개구부와 인접하는 부위)에는 상기 더미 콘택 플러그들(150)이 배치되지 않을 수 있다.
도 8 내지 도 20은 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
도 8, 10, 12, 14, 15. 17, 18, 19 및 도 20은 단면도들이고, 도 9, 11, 13, 8, 12, 16 및 14는 평면도들이다. 도 14, 17, 19는 셀 콘택 플러그 부위를 절단한 단면도들이고, 도 15, 18 및 20은 더미 콘택 플러그 부위를 절단한 단면도들이다.
도 8 및 도 9를 참조하면, 기판(100) 상에 희생막 및 절연막을 교대로 반복 적층한다. 상기 절연막은 실리콘 산화물을 포함할 수 있다. 상기 희생막은 상기 절연막에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 희생막들 및 절연막들을 패터닝함으로써, 상기 기판(100)의 셀 영역(A) 및 셀 배선 영역(B) 상에 예비 몰드 구조물(110)을 형성한다. 상기 예비 몰드 구조물(110)은 희생 패턴(104) 및 절연 패턴(102)이 수직 방향으로 번갈아 반복 적층될 수 있다.
상기 셀 배선 영역(B) 상의 상기 예비 몰드 구조물(110)은 가장자리 부위가 계단 형상을 가질 수 있다. 상기 셀 배선 영역(B) 내에서, 패드 부위(C)와 더미 패드 부위(D) 상의 예비 몰드 구조물(110)은 서로 다른 계단 형상을 가질 수 있다. 상기 예비 몰드 구조물(110)은 이 후에 형성되는 배선 적층 구조물(142)과 실질적으로 동일한 형상의 계단을 가질 수 있다.
도 10 및 도 11을 참조하면, 상기 기판(100) 상에 상기 예비 몰드 구조물(110)을 덮는 제1 층간 절연막(112)을 형성한다. 이 후, 평탄화 공정을 통해, 상기 제1 층간 절연막(112)의 상부면을 평탄화할 수 있다. 상기 제1 층간 절연막(112)은 실리콘 산화물을 포함할 수 있다.
상기 셀 영역(A) 상의 상기 제1 층간 절연막(112) 및 예비 몰드 구조물(110)을 관통하여 상기 기판(100)의 상부면을 노출하는 채널홀을 형성하고, 상기 채널홀 내에 상기 채널 구조물(128)을 형성한다. 예시적인 실시예에서, 상기 채널홀 저면에 노출된 상기 기판(100) 상부면에 반도체 패턴(118)을 더 형성할 수 있다.
상기 예비 몰드 구조물(110)의 일부분을 식각하여 상기 제1 방향으로 연장되는 개구부들(130)을 형성한다. 따라서, 상기 개구부(130)에 의해 상기 예비 몰드 구조물이 복수의 몰드 구조물(110a)로 변환될 수 있다. 상기 복수의 몰드 구조물들(110a)의 제2 방향 사이에는 상기 개구부(130)가 구비될 수 있다.
상기 개구부들(130)의 저면에는 상기 기판(100) 상부면이 노출될 수 있다. 상기 개구부(130)는 워드 라인 컷팅 영역 또는 블록 컷팅 영역으로 제공될 수 있다.
도 12 및 도 13을 참조하면, 상기 몰드 구조물들(110a)에 포함되는 각 희생 패턴들(104)을 제거하여 상기 절연 패턴들(102)의 수직 방향 사이에 갭들을 각각 형성한다.
예시적인 실시예에서, 도시되지는 않았지만, 상기 희생 패턴들(104)의 일부를 제거하는 공정에서, 상기 셀 배선 영역(B)의 일부 영역에 형성된 희생 패턴들(104)은 제거되지 않고 남아있을 수 있다.
상기 갭들의 내부에 도전 물질을 채워서, 상기 갭들 내부에 게이트 전극(132)을 형성한다. 상기 도전 물질은 베리어 패턴 및 금속 패턴을 포함할 수 있다. 예시적인 실시예에서, 상기 게이트 전극(132)은 텅스텐을 포함할 수 있다.
상기 공정에 의해, 상기 몰드 구조물(110a)은 적층 구조물(144)로 변환될 수 있다. 상기 셀 영역(A) 상의 몰드 구조물(110a)은 셀 적층 구조물들(140)로 변환되고, 상기 셀 배선 영역(B) 상의 몰드 구조물(110a)은 배선 적층 구조물(142)로 변환될 수 있다.
상기 배선 적층 구조물(142)은 제1 및 제2 패드 구조물들(142a, 142b)을 포함한다. 상기 제1 패드 구조물(142a)은 상기 셀 배선 영역(B) 내의 패드 부위(C)에 배치되고, 상기 제2 패드 구조물(142b)은 상기 셀 배선 영역(B) 내의 더미 패드 부위(D)에 배치될 수 있다.
또한, 상기 개구부(130) 내부에 형성되는 도전 물질을 모두 제거한다. 따라서, 상기 개구부(130) 저면에는 상기 기판(100)이 노출될 수 있다.
도 14, 15 및 도 16을 참조하면, 상기 제1 층간 절연막(112) 상에 제2 층간 절연막(114)을 형성한다.
상기 제2 층간 절연막(114) 상에 식각 마스크를 형성한다. 상기 식각 마스크를 이용하여 상기 셀 배선 영역(B) 상의 상기 제2 층간 절연막(114) 및 제1 층간 절연막(112)을 식각함으로써, 상기 배선 적층 구조물(142)의 계단 상부면을 노출하는 콘택홀들(146a) 및 더미 콘택홀들(146b)을 형성한다.
구체적으로, 상기 콘택홀들(146a)은 상기 제1 패드 구조물(142a)의 계단의 상부면을 노출하도록 형성되고, 상기 더미 콘택홀들(146b)은 상기 제2 패드 구조물(142b)의 계단의 상부면을 노출하도록 형성될 수 있다.
예시적인 실시예에서, 상기 콘택홀들(146a)의 배치는 도 1을 참조로 설명한 상기 셀 콘택 플러그들(148)의 배치와 동일할 수 있다. 상기 더미 콘택홀들(146b)의 배치는 도 1을 참조로 설명한 더미 콘택 플러그들(150)의 배치와 동일할 수 있다.
즉, 평면도에서 볼 때, 상기 콘택홀들(146a)은 균일한 간격을 가지면서 규칙적으로 배치될 수 있다. 또한, 평면도에서 볼 때, 상기 콘택홀들(146a)은 제1 배치 밀도를 가질 수 있다.
도 15 및 도 16에 도시된 것과 같이, 상기 더미 콘택홀들(146b)은 상기 콘택홀들(146a)과 다른 배치 밀도를 가질 수 있다. 상기 더미 콘택홀들(146b)은 상기 콘택홀들(146a)의 배치 밀도보다 낮은 제2 배치밀도를 가질 수 있다. 예시적인 실시예에서, 상기 제2 패드 구조물(142b)의 계단 부위의 위치에 따라, 상기 더미 콘택홀들(146b)의 배치가 달라질 수 있다.
일부 예시적인 실시예에서, 상기 더미 콘택홀들(146b)의 배치는 도 5 내지 도 7을 참조로 설명한 상기 더미 콘택 플러그들의 배치 중 어느 하나와 동일할 수도 있다.
도 17 및 도 18을 참조하면, 상기 콘택홀들(146a) 및 더미 콘택홀들(146b) 내부를 채우도록 도전막을 형성한다. 이 후, 상기 콘택홀들(146a) 및 더미 콘택홀들(146b) 내부에만 상기 도전막이 남아있도록 상기 도전막을 평탄화한다. 따라서, 상기 제1 패드 구조물(142a)의 계단 부위와 접하는 셀 콘택 플러그들(148) 및 상기 제2 패드 구조물(142b)의 계단 부위와 접하는 더미 콘택 플러그들(150)을 각각 형성할 수 있다. 상기 평탄화 공정에서 상기 제2 층간 절연막(114)의 상부면이 노출될 수 있다.
도 19, 도 20 및 도 1을 참조하면, 상기 제2 층간 절연막(114) 상에 제3 층간 절연막(160)을 형성한다. 상기 제3 층간 절연막(160)의 일부분을 식각하여 제1 연결 라인들(162)을 형성하기 위한 트렌치를 형성한다.
상기 트렌치 내에 도전막을 형성한다. 이 후, 상기 트렌치 내부에만 상기 도전막이 남아있도록 상기 도전막을 평탄화한다. 따라서, 상기 제2 층간 절연막(114) 상에는 타겟 셀 콘택 플러그들과 연결되는 제1 연결 라인들(162)을 형성할 수 있다.
하나의 제1 연결 라인(162)은 하나의 타겟 셀 콘택 플러그의 상부면과 접촉하면서 연장되며, 상기 타겟 셀 콘택 플러그 이외의 셀 콘택 플러그(148) 및 더미 콘택 플러그(150)와는 연결되지 않을 수 있다. 따라서, 상기 제1 연결 라인들(162)은 상기 셀 콘택 플러그들(148) 사이 부위 및 더미 콘택 플러그들(150)의 사이 부위 상에서 연장될 수 있다.
상기 더미 콘택 플러그들(150)은 상기 셀 콘택 플러그(148)보다 낮은 제2 배치 밀도를 가질 수 있다. 따라서, 평면도에서 볼 때, 낮은 배치 밀도를 갖는 더미 콘택 플러그들(150)의 사이에는 더 많은 수의 제1 연결 라인들(162)이 배치될 수 있다. 예시적인 실시예에서, 상기 더미 콘택 플러그들(150) 사이 부위에 배치되는 제1 연결 라인(162)의 수는 상기 셀 콘택 플러그들(148) 사이 부위에 배치되는 제1 연결 라인(162)의 수 보다 더 많을 수 있다. 일 예로, 상기 더미 콘택 플러그가 제거된 것과 같은 형태를 갖는 부위에는 다른 부위에 비해 더 많은 수의 상기 제1 연결 라인(162)이 배치될 수 있다.
다시, 도 2 및 도 3를 참조하면, 상기 제3 층간 절연막(160) 상에 제4 층간 절연막(164)을 형성한다. 상기 제4, 제3 및 제2 층간 절연막들(164, 160, 114)을 관통하여 상기 셀 영역(A)의 채널 구조물(128)과 각각 연결되는 콘택 플러그(166)을 형성할 수 있다. 상기 공정을 통해 수직형 메모리 소자가 제조될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 102 : 절연 패턴
104 : 희생 패턴 112 : 제1 층간 절연막
114 : 제2 층간 절연막 128 : 채널 구조물
132 : 게이트 전극들 140 : 셀 적층 구조물
142 : 배선 적층 구조물 142a : 제1 패드 구조물
142b : 제2 패드 구조물 144 : 적층 구조물들
148 : 셀 콘택 플러그 150 : 더미 콘택 플러그
160 : 제3 층간 절연막 162 : 제1 연결 라인
164 : 제4 층간 절연막

Claims (10)

  1. 제1 방향으로 배치되는 셀 영역 및 셀 배선 영역을 포함하고, 상기 제1 방향과 수직한 제2 방향으로 서로 이웃하게 배치되는 제1 및 제2 블록을 포함하는 기판;
    상기 제1 블록 내에서 상기 셀 영역 및 셀 배선 영역의 기판 상에 구비되고, 게이트 전극 및 절연 패턴이 번갈아 반복 배치되고, 상기 셀 배선 영역에는 계단 형상을 갖는 패드 부위를 포함하는 제1 적층 구조물;
    상기 제2 블록 내에서 상기 셀 영역 및 셀 배선 영역의 기판 상에 구비되고, 게이트 전극 및 절연 패턴이 번갈아 반복 배치되고, 상기 셀 배선 영역에는 더미 패드 부위를 포함하는 제2 적층 구조물;
    상기 제1 및 제2 적층 구조물들을 덮는 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하여, 상기 셀 배선 영역의 제1 적층 구조물의 패드 부위와 접하는 셀 콘택 플러그들; 및
    상기 제1 층간 절연막을 관통하여, 상기 셀 배선 영역의 제2 적층 구조물의 더미 패드 부위와 접하는 더미 콘택 플러그들을 포함하고,
    상기 셀 콘택 플러그들은 상기 패드 부위 내에서 제1 배치 밀도를 갖도록 배치되고, 상기 더미 콘택 플러그들은 상기 더미 패드 부위 내에서 상기 제1 배치 밀도보다 낮은 제2 배치 밀도를 갖도록 배치되는 수직형 메모리 소자.
  2. 제1 항에 있어서, 상기 제1 적층 구조물의 계단 형상과 상기 제2 적층 구조물의 계단 형상은 서로 다른 수직형 메모리 소자.
  3. 제2 항에 있어서, 상기 제1 적층 구조물의 계단은 상기 기판 상면과 평행하고 서로 수직한 제1 방향 및 제2 방향으로 각각 계단을 포함하는 형상을 갖고, 상기 제2 적층 구조물의 계단은 상기 제1 방향으로 계단을 포함하는 형상을 갖는 수직형 메모리 소자.
  4. 제1 항에 있어서, 상기 제2 적층 구조물의 최상부로부터 하방으로 2층 이상의 계단인 상부 계단과 접촉하는 더미 콘택 플러그들의 배치는 상기 제2 적층 구조물의 상부 계단 아래에 위치하는 계단인 하부 계단과 접촉하는 더미 콘택 플러그들의 배치와 다른 수직형 메모리 소자.
  5. 제4 항에 있어서, 상기 제2 적층 구조물의 하부 계단과 접촉하는 더미 콘택 플러그들은 상기 더미 패드 형성 부위 상의 적층 구조물의 상부 계단과 접촉하는 더미 콘택 플러그들의 배치에서 일부 더미 콘택 플러그들이 제거된 것과 같은 형태로 배치되는 수직형 메모리 소자.
  6. 제1 항에 있어서, 상기 셀 콘택 플러그들은 상기 기판 상부면과 평행하고 서로 수직한 제1 방향 및 제2 방향으로 규칙적으로 배치되고, 상기 더미 콘택 플러그들의 적어도 일부는 상기 셀 콘택 플러그들과 다르게 배치되는 수직형 메모리 소자.
  7. 제1 항에 있어서, 상기 더미 콘택 플러그 상에는 연결 라인들이 접촉되지 않아서, 상기 더미 콘택 플러그는 상기 연결 라인과 전기적으로 연결되지 않는 수직형 메모리 소자.
  8. 제1 항에 있어서, 상기 셀 콘택 플러그들 중 하나와 접하고, 상기 셀콘택 플러그들 사이 부위 및 상기 더미 콘택 플러그들 사이 부위 상에서 연장되는 연결 라인이 구비되는 수직형 메모리 소자.
  9. 제8 항에 있어서, 상기 더미 콘택 플러그들 사이 부위 상에 배치되는 연결 라인의 수는 상기 셀 콘택 플러그들 사이 부위 상에 배치되는 연결 라인의 수와 동일하거나 더 많은 수직형 메모리 소자.
  10. 제8 항에 있어서, 상기 셀 콘택 플러그의 배치와 다르게 배치되는 부위의 더미 콘택 플러그들 사이 부위 상에 배치되는 연결 라인의 수는 상기 셀 콘택 플러그들 사이 부위 상에 배치되는 연결 라인의 수보다 더 많은 수직형 메모리 소자.
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