KR20210105723A - 칩-온-필름 패키지, 및 이를 포함하는 디스플레이 모듈 및 전자 장치 - Google Patents

칩-온-필름 패키지, 및 이를 포함하는 디스플레이 모듈 및 전자 장치 Download PDF

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KR20210105723A
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Abstract

칩-온-필름(chip-on-film, COF) 패키지가 제공된다. 이 칩-온-필름 패키지는 칩 마운팅 영역, 보강 영역, 및 굽힘(bending) 영역을 가지는 필름, 상기 필름의 상기 칩 마운팅 영역, 상기 보강 영역, 및 상기 굽힘 영역 상의 전도성 패턴 층, 상기 필름의 상기 칩 마운팅 영역 상의 상기 전도성 패턴 층의 부분 상의 칩, 상기 필름의 상기 보강 영역 상의 상기 전도성 패턴 층의 부분을 덮는 제1 절연 층, 상기 필름의 상기 굽힘 영역 상의 상기 전도성 패턴 층의 부분을 덮는 제2 절연 층을 포함하고, 상기 제1 절연층의 탄성 계수(elastic modulus)는 상기 제2 절연 층의 탄성 계수보다 크고, 상기 필름의 상기 칩 마운팅 영역은 상기 필름을 두께 방향으로 관통하는 홀을 포함하지 않을 수 있다.

Description

칩-온-필름 패키지, 및 이를 포함하는 디스플레이 모듈 및 전자 장치 {Chip-on-film package, and display module and electronic device comprising the same}
본 개시는 칩-온-필름 패키지에 관한 것이다. 보다 구체적으로는 적어도 일부가 굽혀질 수 있는 칩-온-필름 패키지에 관한 것이다.
디스플레이 드라이버 집적 회로 칩은 테이프-캐리어-패키지(tape-carrier-package, TCP) 또는 칩-온-필름(chip-on-film, COF) 패키지로 패키징될 수 있다. TCP와 COF 모두 전도성 패턴이 형성된 필름 상에 칩을 실장하는 구조이다. TCP의 경우, 필름의 칩 마운팅 영역에 홀이 형성되어 홀 위로 연장되는 전도성 패턴의 부분(예를 들어, 이너-리드(inner-lead))은 필름에 의해 지지되지 않는다. 반면, COF의 경우, 필름의 칩 마운팅 영역에 홀이 형성되지 않으며, 따라서 전도성 패턴은 필름에 의해 지지될 수 있다. 따라서 COF는 TCP보다 전도성 패턴의 미세화에 유리할 수 있다.
본 개시가 해결하고자 하는 과제는 감소된 베젤 길이를 가지는 전자 장치를 구현할 수 있는 COF 패키지를 제공하는 것이다. 본 개시가 해결하고자 하는 과제는 디스플레이 패널과의 부착 길이가 감소되더라도 탄성력에 의한 디스플레이 패널로부터의 떨어짐이 방지되는 COF 패키지를 제공하는 것이다. 본 개시가 해결하고자 하는 과제는 필름의 두께가 얇아지더라도 패키징 동안 필름의 핸들링 및 조립을 용이하게 하는 COF 패키지를 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 개시의 일 실시예에 의한 COF 패키지는 칩 마운팅 영역, 보강 영역, 및 굽힘(bending) 영역을 가지는 필름, 상기 필름의 상기 칩 마운팅 영역, 상기 보강 영역, 및 상기 굽힘 영역 상의 전도성 패턴 층, 상기 필름의 상기 칩 마운팅 영역 상의 상기 전도성 패턴 층의 부분 상의 칩, 상기 필름의 상기 보강 영역 상의 상기 전도성 패턴 층의 부분을 덮는 제1 절연 층, 상기 필름의 상기 굽힘 영역 상의 상기 전도성 패턴 층의 부분을 덮는 제2 절연 층을 포함하고, 상기 제1 절연층의 탄성 계수(elastic modulus)는 상기 제2 절연 층의 탄성 계수보다 크고, 상기 필름의 상기 칩 마운팅 영역은 상기 필름을 두께 방향으로 관통하는 홀을 포함하지 않을 수 있다.
본 개시의 일 실시예에 의한 COF 패키지는 필름의 일 단에 위치하는 제1 패드 영역, 상기 필름의 타 단에 위치하는 제2 패드 영역, 상기 제1 패드 영역과 상기 제2 패드 영역 사이의 칩 마운팅 영역, 상기 칩 마운팅 영역과 상기 제1 패드 영역 사이의 제1 보강 영역, 상기 칩 마운팅 영역과 상기 제2 패드 영역 사이의 제2 보강 영역, 및 상기 제2 보강 영역과 상기 제2 패드 영역 사이의 굽힘 영역을 포함하는 필름, 상기 필름의 상기 제1 패드 영역 상의 복수의 제1 전도성 패드들, 상기 필름의 상기 제2 패드 영역 상의 복수의 제2 전도성 패드들, 상기 필름의 상기 칩 마운팅 영역으로부터 상기 필름의 상기 제1 보강 영역을 거쳐 연장되어 상기 복수의 제1 전도성 패드들에 각각 연결되는 복수의 제1 전도성 라인들, 상기 필름의 상기 칩 마운팅 영역으로부터 상기 필름의 상기 제2 보강 영역 및 상기 굽힘 영역을 거쳐 연장되어 상기 복수의 제2 전도성 패드들에 각각 연결되는 복수의 제2 전도성 라인들, 상기 필름의 상기 칩 마운팅 영역 상의 상기 복수의 제1 전도성 라인들의 부분들 및 상기 복수의 제2 전도성 라인들의 부분들 상의 칩, 상기 복수의 제1 전도성 라인들과 상기 칩 사이 및 상기 복수의 제2 전도성 라인들과 상기 칩 사이의 복수의 전도성 범프들, 상기 필름의 상기 칩 마운팅 영역의 상면을 덮으며 상기 복수의 전도성 범프들을 둘러싸는 밀봉부, 상기 필름의 상기 제1 보강 영역 상의 상기 복수의 제1 전도성 라인들의 부분들 및 상기 필름의 상기 제2 보강 영역 상의 상기 복수의 제2 전도성 라인들의 부분들을 덮으며 상기 복수의 제1 전도성 패드들을 노출시키는 제1 절연 층, 상기 필름의 상기 굽힘 영역 상의 상기 복수의 제2 전도성 라인들의 부분들을 덮으며 상기 복수의 제2 전도성 패드들을 노출시키는 제2 절연 층을 포함하고, 상기 제1 절연 층의 탄성 계수는 상기 제2 절연 층의 탄성 계수보다 크고, 상기 밀봉부는 상기 필름의 상기 칩 마운팅 영역의 하면과 접촉하지 않을 수 있다.
본 개시의 일 실시예에 의한 COF 패키지는 필름, 상기 필름의 상면 상의 제1 전도성 패턴 층, 상기 필름의 하면 상의 제2 전도성 패턴 층, 상기 필름을 관통하며 상기 제1 전도성 패턴 층과 상기 제2 전도성 패턴 층 사이를 연결하는 관통 비아, 상기 제1 전도성 패턴 층 상의 칩, 상기 필름의 상기 상면 및 상기 하면 중 하나의 상기 칩에 인접한 부분을 덮는 제1 절연 층, 상기 필름의 상기 상면 및 상기 하면 중 상기 하나의 상기 칩으로부터 떨어진 부분을 덮는 제2 절연 층, 및 상기 필름의 상기 상면 및 상기 하면 중 다른 하나를 덮는 제3 절연 층을 포함하고, 상기 제1 절연 층의 탄성 계수는 상기 제2 절연 층의 탄성 계수보다 클 수 있다.
본 개시에 따르면, 필름의 보강 영역 상의 전도성 패턴 층의 부분은 제1 절연 층에 의해 덮일 수 있고, 필름의 굽힘 영역 상의 전도성 패턴 층의 부분은 제2 절연 층에 의해 덮일 수 있다. 또한 제1 절연 층의 탄성 계수는 제2 절연 층의 탄성 계수보다 클 수 있다. 따라서 필름의 두께가 얇아지더라도 비교적 높은 탄성 계수를 가지는 제1 절연 층으로 인해 COF 패키지의 조립 및 핸들링이 용이해질 수 있다. 반면, COF 패키지와 디스플레이 패널 사이의 부착 길이가 감소되더라도 비교적 낮은 탄성 계수를 가지는 제2 절연 층 및 감소된 두께를 가지는 필름으로 인해 디스플레이 패널로부터 COF 패키지의 떨어짐이 방지될 수 있다. 따라서 COF 패키지가 디스플레이 패널로부터 떨어지는 것을 방지하면서 COF 패키지와 디스플레이 패널 사이의 부착 길이를 감소시킬 수 있다. 따라서 감소된 길이의 베젤을 가지는 전자 장치가 제공될 수 있다. 또한, 예를 들어 폴리이미드를 포함하는 제1 절연 층은 기존에 COF에서 절연 층으로서 사용되던 물질(예를 들어, 폴리우레탄)보다 화학 물질(예를 들어, 디스플레이 모듈을 세정하기 위한 유리 세정제)에 대한 저항성이 높을 수 있어 COF 패키지를 포함하는 디스플레이 모듈 및 전자 장치의 신뢰성이 향상될 수 있다.
도 1은 본 개시의 일 실시예에 따른 COF 패키지를 나타낸 평면도이다.
도 2는 도 1의 A-A' 선을 따라 본 개시의 일 실시예에 따른 COF 패키지를 나타낸 단면도이다.
도 3은 본 개시의 일 실시예에 따른 COF 패키지를 나타낸 단면도이다.
도 4는 본 개시의 일 실시예에 따른 COF 패키지를 나타낸 단면도이다.
도 5는 본 개시의 일 실시예에 따른 COF 패키지를 나타낸 단면도이다.
도 6a는 본 개시의 일 실시예에 따른 COF 패키지를 나타낸 단면도이다.
도 6b는 본 개시의 일 실시예에 따른 COF 패키지를 나타낸 단면도이다.도 7a는 본 개시의 일 실시예에 따른 COF 패키지를 나타낸 단면도이다.
도 7b는 본 개시의 일 실시예에 따른 COF 패키지를 나타낸 단면도이다.
도 8은 본 개시의 일 실시예에 따른 디스플레이 모듈을 나타낸 평면도이다.
도 9는 본 개시의 일 실시예에 따른 디스플레이 모듈을 나타낸 평면도이다.
도 10은 본 개시의 일 실시예에 따른 전자 장치를 나타낸 평면도이다.
도 11은 도 10의 B-B' 선을 따라 본 개시의 일 실시예에 따른 전자 장치를 나타내며 도 10의 B-B' 선을 따른 단면도이다.
도 12a는 본 개시의 일 실시예에 따른 전자 장치를 나타낸 단면도이다.
도 12b는 본 개시의 일 실시예에 따른 전자 장치를 나타낸 단면도이다.
도 1은 본 개시의 일 실시예에 따른 칩-온-필름(chip-on-film, COF) 패키지(100)를 나타낸 평면도이다. 도 2는 도 1의 A-A' 선을 따라 본 개시의 일 실시예에 따른 COF 패키지(100)를 나타낸 단면도이다.
도 1 및 도 2를 참조하면, COF 패키지(100)는 필름(110), 필름(110) 상의 전도성 패턴 층(120), 전도성 패턴 층(120) 상의 칩(130), 전도성 패턴 층(120) 상의 제1 절연 층(160), 및 전도성 패턴 층(120) 상의 제2 절연 층(170)을 포함할 수 있다. 일부 실시예에서, COF 패키지(100)는 칩(130)과 전도성 패턴 층(120) 사이의 전도성 범프(140)를 더 포함할 수 있다. 일부 실시예에서, COF 패키지(100)는 전도성 범프(140)를 둘러싸는 밀봉부(150)를 더 포함할 수 있다.
필름(110)은 필름의 일 단에 위치하는 제1 패드 영역(R1), 필름(110)의 타 단에 위치하는 제2 패드 영역(R6), 제1 패드 영역(R1)과 제2 패드 영역(R6) 사이의 칩 마운팅 영역(R3), 칩 마운팅 영역과 제1 패드 영역(R1) 사이의 제1 보강 영역(R2), 칩 마운팅 영역(R3)과 제2 패드 영역(R6) 사이의 제2 보강 영역(R4), 및 제2 보강 영역(R4)과 제2 패드 영역(R6) 사이의 굽힘(bending) 영역(R5)을 포함할 수 있다. 달리 말해, 제1 보강 영역(R2) 및 제2 보강 영역(R4)은 칩 마운팅 영역(R3)에 인접할 수 있고, 제1 패드 영역(R1)은 제1 보강 영역(R2)에 인접할 수 있고, 굽힘 영역(R5)은 제2 보강 영역(R4)에 인접할 수 있고, 제2 패드 영역(R6)은 굽힘 영역(R5)에 인접할 수 있다. 도 1에는 제1 보강 영역(R2)과 제2 보강 영역(R4)이 서로 이격되는 것으로 도시되었으나, 다른 실시예에서, 제1 보강 영역(R2)과 제2 보강 영역(R4)은 서로 인접하며 함께 칩 마운팅 영역(R3)을 둘러쌀 수 있다.
도 11을 참조하여 보다 상세히 설명될 바와 같이, 필름(110)의 탄성에 의해 COF 패키지(100)가 디스플레이 패널로부터 떨어지는 것을 방지하기 위하여 필름(110)의 두께(t1)는 통상적인 COF 패키지에서 필름(110)의 두께인 35μm보다 작을 수 있다. 예를 들어, 현재 시중에서 구할 수 있는 가장 얇은 COF 패키지용 필름(110) 인 25μm 두께의 폴리이미드 필름이 사용될 수 있다. 필름(110)의 두께(t1)는 약 10μm 내지 약 30μm 범위일 수 있다. 필름(110)의 두께(t1)가 약 10μm 보다 작은 경우, COF 패키지(100)의 조립 및 핸들링이 어려워질 수 있고, 필름(110)의 두께(t1)가 약 30μm보다 큰 경우, 필름(110)의 탄성에 의해 COF 패키지(100)가 디스플레이 패널로부터 떨어질 수 있다. 본 명세서에서, 층 또는 필름의 두께는 평균 두께를 의미한다. 즉, 층 또는 필름의 부피를 층 또는 필름의 평면적으로 나눈 값을 의미한다.
필름(110)은 절연성 및 가요성을 가지는 임의의 물질을 포함할 수 있다. 필름(110)은 예를 들어 폴리이미드, 폴리에스터, 또는 이들의 조합을 포함할 수 있으나, 일반적으로 폴리이미드를 포함한다. 필름(110)은 전도성 패턴 층(120)이 형성된 상면 및 상면과 대향하는 하면을 가질 수 있다.
전도성 패턴 층(120)은 필름(110)의 상면 상에 위치할 수 있다. 일부 실시예에서, 전도성 패턴 층(120)은 복수의 제1 전도성 패드(P1), 복수의 제1 전도성 라인(L1), 복수의 제2 전도성 라인(L2), 및 복수의 제2 전도성 패드(P2)를 포함할 수 있다. 복수의 제1 전도성 패드(P1)는 필름(110)의 제1 패드 영역(R1) 상에 위치할 수 있다. 복수의 제2 전도성 패드(P2)는 필름(110)의 제2 패드 영역(R6) 상에 위치할 수 있다. 복수의 제1 전도성 라인(L1)은 필름(110)의 칩 마운팅 영역(R3)으로부터 필름(110)의 제1 보강 영역(R2)을 거쳐 연장되어 복수의 제1 전도성 패드(P1)에 각각 연결될 수 있다. 복수의 제2 전도성 라인(L2)은 필름(110)의 칩 마운팅 영역(R3)으로부터 필름(110)의 제2 보강 영역(R4) 및 굽힘 영역(R5)을 거쳐 연장되어 복수의 제2 전도성 패드(P2)에 연결될 수 있다. 전도성 패턴 층(120), 예를 들어, 복수의 제1 전도성 패드(P1), 복수의 제1 전도성 라인(L1), 복수의 제2 전도성 라인(L2), 및 복수의 제2 전도성 패드(P2)는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 티타늄(Ti), 텅스텐(W), 또는 이들의 조합을 포함하는 전도성 물질을 포함할 수 있다. 일부 실시예에서, 전도성 패턴 층(120)의 두께는 약 5μm 내지 약 15 μm, 예컨대 약 8μm일 수 있다. 전도성 패턴 층(120)의 두께가 약 5μm보다 작은 경우 전도성 패턴 층(120)의 저항이 증가하고 미세 패터닝이 어려울 수 있고, 전도성 패턴 층(120)의 두께가 약 15μm보다 큰 경우, COF 패키지의 가요성이 감소되고 두께가 증가될 수 있다.
칩(130)은 필름(110)의 칩 마운팅 영역(R3) 상의 전도성 패턴 층(120)의 부분 상에 위치할 수 있다. 예를 들어, 칩(130)은 필름(110)의 칩 마운팅 영역(R3) 상의 복수의 제1 전도성 라인(L1)의 부분들 및 복수의 제2 전도성 라인(L2)의 부분들 상에 위치할 수 있다. 일부 실시예에서, 칩(130)은 디스플레이 드라이버 집적 회로(display driver integrated circuit, DDI) 칩일 수 있다. 칩(130)은 디스플레이 패널의 픽셀들을 작동 및 제어할 수 있다. 칩(130)은 게이트 라인을 구동하기 위한 게이트 구동 집적 회로 및/또는 데이터 라인을 구동하기 위한 데이터 구동 집적 회로를 포함할 수 있다. 일부 실시예에서, 칩(130)은 디스플레이 드라이버 집적 회로에 더하여 타이밍 컨트롤러, 그래픽 RAM(GRAM), 및 전력 구동부를 더 포함할 수 있다.
일부 실시예에서, 복수의 전도성 범프(140)가 칩(130)과 전도성 패턴 층(120) 사이에 위치할 수 있다. 예를 들어, 복수의 전도성 범프(140)가 복수의 제1 전도성 라인(L1)과 칩(130) 사이 및 복수의 제2 전도성 라인(L2)과 칩(130) 사이에 위치할 수 있다. 전도성 범프(140)는 주석(Sn), 납(Pb), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 티타늄(Ti), 텅스텐(W), 또는 이들의 조합을 포함하는 전도성 물질을 포함할 수 있다. 칩(130)은 복수의 전도성 범프(140) 및 복수의 제1 전도성 라인(L1)을 통해 복수의 제1 전도성 패드(P1)에 연결될 수 있고, 칩(130)은 복수의 전도성 범프(140) 및 복수의 제2 전도성 라인(L2)을 통해 복수의 제2 전도성 패드(P2)에 연결될 수 있다.
일부 실시예에서, 밀봉부(150)는 복수의 전도성 범프(140)를 둘러쌀 수 있다. 밀봉부(150)는 필름(110)의 칩 마운팅 영역(R3)의 상면, 필름(110)의 칩 마운팅 영역(R3) 상의 복수의 제1 전도성 라인(L1)의 부분들 및 복수의 제2 전도성 라인(L2)의 부분들을 덮을 수 있다. 일부 실시예에서, 밀봉부(150)는 제1 절연 층(160)을 적어도 부분적으로 더 덮을 수 있다. 밀봉부(150)는 예를 들어 에폭시, 실리콘(silicone), 폴리메틸메타크릴레이트(polymethyl methacrylate, PMMA), 폴리에틸렌(polyethylene), 폴리스티렌(polystyrene), 또는 이들의 조합을 포함할 수 있으나, 일반적으로 에폭시를 포함할 수 있다. TCP와 달리, COF 패키지(100)에서 필름(110)의 칩 마운팅 영역(R3)은 필름(110)을 두께(t1) 방향으로 관통하는 홀을 포함하지 않을 수 있다. 따라서 밀봉부(150)는 상기 홀을 관통하지 않으며 필름(110)의 칩 마운팅 영역(R3)의 하면과 접촉하지 않을 수 있다.
제1 절연 층(160)은 필름(110)의 제1 보강 영역(R2) 및 제2 보강 영역(R4) 및 필름(110)의 제1 보강 영역(R2) 및 제2 보강 영역(R4) 상의 전도성 패턴 층(120)의 부분을 덮을 수 있다. 예를 들어, 제1 절연 층(160)은 필름(110)의 제1 보강 영역(R2), 필름(110)의 제1 보강 영역(R2) 상의 복수의 제1 전도성 라인들(L1)의 부분들, 필름(110)의 제2 보강 영역(R4), 및 필름(110)의 제2 보강 영역(R4) 상의 복수의 제2 전도성 라인들(L2)의 부분들을 덮을 수 있다. 반면, 제1 절연 층(160)은 복수의 제1 전도성 패드(P1)를 노출시킬 수 있다. 제2 절연 층(170)은 필름(110)의 굽힘 영역(R5) 및 필름(110)의 굽힘 영역(R5) 상의 전도성 패턴 층(120)의 부분을 덮을 수 있다. 예를 들어, 제2 절연 층(170)은 필름(110)의 굽힘 영역(R5) 및 필름(110)의 굽힘 영역(R5) 상의 복수의 제2 전도성 라인(L2)의 부분들을 덮을 수 있다. 반면, 제2 절연 층(170)은 복수의 제2 전도성 패드(P2)를 노출시킬 수 있다. 달리 말해, 필름(110)의 제1 보강 영역(R2) 상의 복수의 제1 전도성 라인(L1)의 부분들은 제1 절연 층(160)에 의해 덮일 수 있으며, 필름(110)의 제2 보강 영역(R4) 상의 복수의 제2 전도성 라인(L2)의 부분들은 제1 절연 층(160)에 의해 덮일 수 있으며, 필름(110)의 굽힘 영역(R5) 상의 복수의 제2 전도성 라인(L2)의 부분들은 제2 절연 층(170)에 의해 덮일 수 있다.
제1 절연 층(160)의 탄성 계수(elastic modulus)는 제2 절연 층(170)의 탄성 계수보다 클 수 있다. 예를 들어, 제1 절연 층(160)의 탄성 계수는 약 5GPa 내지 약 20GPa일 수 있고, 제2 절연 층(170)의 탄성 계수는 약 0.5GPa 내지 약 2GPa일 수 있다. 비교적 높은 탄성 계수를 가지는 제1 절연 층(160)은 COF 패키지(100)의 조립 및 핸들링 동안 필름(110)의 손상을 방지하고 필름(110)의 핸들링을 용이하게 할 수 있다. 비교적 낮은 탄성 계수를 가지는 제2 절연 층(170)은, 도 11을 참조하여 보다 상세히 설명될 바와 같이, 필름(110)의 굽힘 영역(R5)의 굽힘을 용이하게 하고, COF 패키지와 디스플레이 패널 사이의 부착 길이가 감소하더라도 디스플레이 패널로부터 COF 패키지의 떨어짐을 방지할 수 있다. 제1 절연 층(160)의 탄성 계수가 약 5GPa보다 작은 경우, COF 패키지(100)의 조립 및 핸들링 동안 필름(110)이 손상될 수 있다. 제1 절연 층(180)의 탄성 계수가 약 20GPa보다 큰 경우, 필름(110)의 굽힘 영역(R5)의 굽힘이 용이하지 않을 수 있다. 제2 절연 층(170)의 탄성 계수가 약 0.5GPa보다 작은 경우, COF 패키지(100)의 조립 및 핸들링 동안 필름(110)이 손상될 수 있다. 제2 절연층(170)의 탄성 계수가 약 2GPa보다 큰 경우, 필름(110)의 굽힘 영역(R5)의 굽힘이 용이하지 않을 수 있다.
제1 절연 층(160)에 포함되는 물질은 제2 절연 층(170)에 포함되는 물질과 다를 수 있다. 제1 절연 층(160)은 예를 들어 폴리이미드를 포함하고, 제2 절연 층(170)은 예를 들어 종래 COF 패키지에서 절연 물질로 사용되던 폴리우레탄을 포함할 수 있다. 폴리이미드는 종래 COF 패키지에서 절연 층으로서 사용되던 폴리우레탄보다 높은 탄성 계수를 가질 수 있으며, 화학 물질(예를 들어, 유리 세정제)에 대한 높은 저항성을 가질 수 있다. 따라서 COF 패키지의 신뢰성이 향상될 수 있다.
일부 실시예에서, 제1 절연 층(160)의 두께(t6) 및 제2 절연 층(170)의 두께(t7) 각각은 약 5μm 내지 약 35μm일 수 있다. 제1 절연 층(160)의 두께(t6) 및 제2 절연 층(170)의 두께(t7)가 약 5μm 보다 작은 경우, 제1 절연 층(160) 및 제2 절연 층(170)은 충분한 절연을 제공하지 못할 수 있다. 제1 절연 층(160)의 두께(t6) 및 제2 절연 층(170)의 두께(t7)가 약 35μm 보다 큰 경우, COF 패키지(100)의 전체 두께가 너무 증가하고 COF 패키지(100)의 가요성이 감소되고 COF 패키지(100)가 디스플레이 패널로부터 떨어질 수 있다. 일부 실시예에서, 제1 절연 층(160)의 두께(t6)는 제2 절연 층(170)의 두께(t7)와 동일할 수 있다. 통상적으로, 제2 절연 층(170)의 두께(t7)는 약 10μm 또는 약 20μm일 수 있다. 일부 실시예에서, 제2 절연 층(170)의 길이(d7)는 약 1.5mm 내지 약 3.0mm일 수 있다. 제2 절연 층(170)의 길이(d7)가 약 3.0mm보다 크면 전자 장치의 베젤의 크기가 너무 커질 수 있으며, 제2 절연 층(170)의 길이(d7)가 약 1.5mm 미만이면 필름(110)의 굽힘 영역(R5)의 길이가 짧아져 탄성력에 의해 디스플레이 패널로부터 COF 패키지(100)가 떨어질 수 있다.
도 3은 본 개시의 일 실시예에 따른 COF 패키지(100a)를 나타낸 단면도이다. 이하에서는 도 1 및 도 2에 도시된 실시예에 따른 COF 패키지(100)와 도 3에 도시된 실시예에 따른 COF 패키지(100a) 사이의 차이점이 설명된다.
도 3을 참조하면, 제1 절연 층(160a)의 두께(t6a)는 제2 절연 층(170)의 두께(t7a)보다 클 수 있다. 일부 실시예에서, 제1 절연 층(160a)의 두께(t6a)는 약 15μm 내지 약 25μm이고, 제2 절연 층(170a)의 두께는 약 5μm 내지 약 15μm일 수 있다. COF 패키지에서 필름(110) 상에 통상적으로 절연 층이 10μm 또는 20μm 두께로 형성되므로, 예를 들어, 제2 절연 층(170a)의 두께(t7a)는 약 10μm일 수 있는 반면, 제1 절연 층(160a)의 두께(t6a)는 약 20μm일 수 있다. 제1 절연 층(160a)이 제2 절연 층(170)보다 두꺼운 경우, 비교적 두꺼운 제1 절연 층(160)은 COF 패키지(100)의 조립 및 핸들링 동안 필름(110)의 손상을 방지하고 필름(110)의 핸들링을 용이하게 할 수 있다. 비교적 얇은 제2 절연 층(170)은, 도 11을 참조하여 보다 상세히 설명될 바와 같이, 필름(110)의 굽힘 영역(R5)의 굽힘을 용이하게 하고, COF 패키지(100a)와 디스플레이 패널 사이의 부착 길이가 감소하더라도 디스플레이 패널로부터 COF 패키지(100a)의 떨어짐을 방지할 수 있다.
제1 절연 층(160a)의 두께(t6a)가 15μm보다 작은 경우, COF 패키지(100)의 조립 및 핸들링 동안 필름(110)의 손상을 방지하기 어려울 수 있고, 필름(110)의 핸들링을 용이하게 하기 어려울 수 있다. 제1 절연 층(160a)의 두께(t6a)가 25μm보다 큰 경우, COF 패키지(100a)의 전체 두께가 너무 증가할 수 있다. 제2 절연 층(160b)의 두께(t6b)가 15μm보다 큰 경우, 필름(110)의 굽힘 영역(R5)의 굽힘을 용이하게 하기 어려울 수 있고, 디스플레이 패널로부터 COF 패키지(100a)가 떨어질 수 있다. 제2 절연 층(160b)의 두께(t6b)가 5μm보다 작은 경우, 제2 절연 층(160b)을 균일한 두께로 형성하기 어려울 수 있다.
도 4는 본 개시의 일 실시예에 따른 COF 패키지(100b)를 나타낸 단면도이다. 이하에서는 도 1 및 도 2에 도시된 실시예에 따른 COF 패키지(100)와 도 4에 도시된 실시예에 따른 COF 패키지(100b) 사이의 차이점이 설명된다.
도 4를 참조하면, 제2 절연 층(170b)은 필름(110)의 제1 보강 영역(R2) 및/또는 제2 보강 영역(R4) 상의 전도성 패턴 층(120)의 부분 상에 더 연장될 수 있다. 일부 실시예에서, 제2 절연 층(170b)은 전도성 패턴 층(120)과 제1 절연 층(160b) 사이에 더 연장될 수 있다. 즉, 제1 절연 층(160b)은 제2 절연 층(170b)의 상면 상에 위치할 수 있다. 따라서 필름(110)의 제1 보강 영역(R2) 및/또는 제2 보강 영역(R4)은 가요성이 감소하여 COF 패키지(100b)의 조립 및 핸들링이 용이해질 수 있는 반면, 필름(110)의 굽힘 영역(R5)은 상대적으로 쉽게 굽혀질 수 있고 디스플레이 패널로부터 COF 패키지(100b)가 탄성에 의해 떨어지는 것을 방지할 수 있다.
도 5는 본 개시의 일 실시예에 따른 COF 패키지(100c)를 나타낸 단면도이다. 이하에서는 도 1 및 도 2에 도시된 실시예에 따른 COF 패키지(100)와 도 5에 도시된 실시예에 따른 COF 패키지(100c) 사이의 차이점이 설명된다.
도 5를 참조하면, 제2 절연 층(170c)은 필름(110)의 제1 보강 영역(R2) 및/또는 제2 보강 영역(R4) 상의 전도성 패턴 층(120)의 부분 상에 더 연장될 수 있다. 일부 실시예에서, 제2 절연 층(170c)은 제1 절연 층(160c)의 상면 상에 더 연장될 수 있다. 즉, 제1 절연 층(160c)은 전도성 패턴 층(120)과 제2 절연 층(170c)의 하면 사이에 연장될 수 있다. 따라서 필름(110)의 제1 보강 영역(R2) 및/또는 제2 보강 영역(R4)은 가요성이 감소하여 COF 패키지(100c)의 조립 및 핸들링이 용이해질 수 있는 반면, 필름(110)의 굽힘 영역(R5)은 상대적으로 쉽게 굽혀질 수 있고 디스플레이 패널로부터 COF 패키지(100c)가 탄성에 의해 떨어지는 것을 방지할 수 있다.
도 6a는 본 개시의 일 실시예에 따른 COF 패키지(200)를 나타낸 단면도이다. 이하에서는 도 1 및 도 2에 도시된 실시예에 따른 COF 패키지(100)와 도 6a에 도시된 실시예에 따른 COF 패키지(200) 사이의 차이점이 설명된다.
도 6a를 참조하면, COF 패키지(200)는 필름(110), 필름(110)의 상면 상의 제1 전도성 패턴 층(120a), 필름(110)의 하면 상의 제2 전도성 패턴 층(120b), 필름(110)을 관통하는 관통 비아들(190a 내지 190c), 제1 전도성 패턴 층(120a) 상의 칩(130), 제1 전도성 패턴 층(120a)의 칩(130)에 인접한 부분을 덮는 제1 절연 층(160), 제1 전도성 패턴 층(120a)의 칩(130)으로부터 떨어진 부분을 덮는 제2 절연 층(170), 및 제1 필름(110)의 하면 및 제2 전도성 패턴 층(120b)을 덮는 제3 절연 층(180)을 포함할 수 있다.
관통 비아들(190a 내지 190c)은 제1 전도성 패턴 층(120a)과 제2 전도성 패턴 층(120b) 사이를 연결할 수 있다. 관통 비아들(190a 내지 190c)은 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 티타늄(Ti), 텅스텐(W), 또는 이들의 조합을 포함하는 전도성 물질을 포함할 수 있다.
일부 실시예에서, 제1 절연 층(160)은 필름(110)의 제1 보강 영역(R2) 및 제2 보강 영역(R4)의 상면 상의 제1 전도성 패턴 층(120a)의 부분을 덮을 수 있다. 그러나, 제1 절연 층(160)은 제1 전도성 패드(P1)를 노출시킬 수 있다. 일부 실시예에서, 제2 절연 층(170)은 필름(110)의 굽힘 영역(R5) 및 제2 패드 영역(R6)의 상면 상의 상기 제1 전도성 패턴 층(120a)의 부분을 덮을 수 있다. 제3 절연 층(180)은 필름(110)의 제1 패드 영역(R1), 제1 보강 영역(R2), 칩 마운팅 영역(R3), 제2 보강 영역(R4), 및 굽힘 영역(R5)의 하면 상의 제2 전도성 패턴 층(120b)의 부분을 덮을 수 있다. 제3 절연 층(180)은 필름(110)의 하면을 더 덮을 수 있다. 그러나, 제3 절연 층(180)은 제2 전도성 패드(P2)를 노출시킬 수 있다.
일부 실시예에서, 제3 절연 층(180)의 탄성 계수는 제1 절연 층(160)의 탄성 계수보다 작을 수 있다. 따라서 필름(110)의 굽힘 영역(R5)의 굽힘을 용이하게할 수 있다. 예를 들어, 제3 절연 층(180)은 제2 절연 층(170)과 동일한 물질, 예를 들어 폴리우레탄을 포함할 수 있다. 일부 실시예에서, 제3 절연 층(180)의 두께(t8)는 약 5μm 내지 약 15μm일 수 있다. 제3 절연 층(180)의 두께(t8)가 약 5μm 보다 작은 경우 균일한 두께로 제3 절연 층(180)을 형성하지 못할 수 있으며, 제3 절연 층(180)의 두께(t8)가 약 15μm 보다 큰 경우 필름(110)의 굽힘 영역(R5)의 굽힘이 용이하지 않을 수 있다. 일부 실시예에서, 제3 절연 층(180)의 두께(t8)는 제2 절연 층(170)의 두께(t7)와 동일할 수 있다. 예를 들어, 제3 절연 층(180)의 두께(t8)와 제2 절연 층(170)의 두께(t7) 모두는 약 10μm일 수 있다. 제3 절연 층(180)의 두께(t8)는 제1 절연 층(160)의 두께(t6)와 같거나 그보다 작을 수 있다.
도 6b는 본 개시의 일 실시예에 따른 COF 패키지(200a)를 나타낸 단면도이다. 이하에서는 도 1 및 도 2에 도시된 실시예에 따른 COF 패키지(100)와 도 6b에 도시된 실시예에 따른 COF 패키지(200a) 사이의 차이점이 설명된다.도 6b를 참조하면, 제1 전도성 패턴 층(120a)은 예를 들어 필름(110)의 제1 패드 영역(R1)의 상면 상의 제1 전도성 패드(P1), 필름(110)의 칩 마운팅 영역(R3)의 상면 상에 위치하는 제1 전도성 라인(L1) 및 제2 전도성 라인(L2)을 포함할 수 있다. 제1 전도성 라인(L1) 및 제2 전도성 라인(L2)은 전도성 범프(140)를 통해 칩(130)에 연결될 수 있다. 제2 전도성 패턴 층(120b)은 예를 들어 필름(110)의 제2 패드 영역(R6)의 하면 상의 제2 전도성 패드(P2)를 포함할 수 있다. 일부 실시예에서, 제2 전도성 패턴 층(120b)은 제2 전도성 패턴 층(120b)의 제2 전도성 패드(P2)와 제1 전도성 패턴 층(120a)의 제2 전도성 라인(L2) 사이를 연결하는 제4 전도성 라인(L4)을 더 포함할 수 있다. 일부 실시예에서, 제2 전도성 패턴 층(120b)은 제1 전도성 패턴 층(120a)의 제1 전도성 패드(P1)와 제1 전도성 패턴 층(120a)의 제1 전도성 라인(L1) 사이를 연결하는 제3 전도성 라인(L3)을 더 포함할 수 있다.
제1 전도성 라인(L1)은 제1 전도성 패드(P1)에 전기적으로 연결될 수 있다. 일부 실시예에서, 제1 전도성 라인(L1)은 제1 관통 비아(190a), 제2 전도성 패턴 층(120b)의 제3 전도성 라인(L3), 및 제2 관통 비아(190b)를 통해 제1 전도성 패드(P1)에 전기적으로 연결될 수 있다. 다른 실시예에서, 도 6b에 도시된 바와 달리, 제1 전도성 라인(L1)은 제2 전도성 패턴 층(120b) 및 관통 비아들(190a 및 190b)을 통해 제1 전도성 패드(P1)에 연결되지 않고 필름(110)의 제1 보강 영역(R2)의 상면 상에 더 연장되어 제1 전도성 패드(P1)에 바로 연결될 수 있다.
제2 전도성 라인(L2)은 제2 전도성 패드(P2)에 전기적으로 연결될 수 있다. 일부 실시예에서, 제2 전도성 라인(L2)은 제3 관통 비아(190c) 및 제2 전도성 패턴 층(120b)의 제4 전도성 라인(L4)을 통해 제2 전도성 패턴 층(120b)의 제2 전도성 패드(P2)에 연결될 수 있다. 도 6b에 도시된 바와 달리, 제2 전도성 라인(L2)이 필름(110)의 제2 보강 영역(R4), 굽힘 영역(R5) 및 제2 패드 영역(R6) 상에 더 연장되고 제3 관통 비아(190c)가 필름(110)의 제2 패드 영역(R6)을 관통하는 일부 실시예에서, 제2 전도성 라인(L2)은 제4 전도성 라인(L4)을 통해 제2 전도성 패드(P2)에 연결되지 않고 제3 관통 비아(190c)만을 통해 제2 전도성 패드(P2)에 연결될 수 있다.
관통 비아들(190a 내지 190c)은 제1 전도성 패턴 층(120a)과 제2 전도성 패턴 층(120b) 사이를 연결할 수 있다. 예를 들어, 제1 관통 비아(190a)는 제1 전도성 패턴 층(120a)의 제1 전도성 라인(L1)과 제2 전도성 패턴 층(120b)의 제3 전도성 라인(L3) 사이를 연결할 수 있다. 또한, 제2 관통 비아(190b)는 제2 전도성 패턴 층(120b)의 제3 전도성 라인(L3)과 제1 전도성 패턴 층(120a)의 제1 전도성 패드(P1) 사이를 연결할 수 있다. 또한, 제3 관통 비아(190c)는 제1 전도성 패턴 층(120a)의 제2 전도성 라인(L2)과 제2 전도성 패턴 층(120b)의 제4 전도성 라인(L4) 사이를 연결할 수 있다.
도 6b에는 제1 관통 비아(190a)가 필름(110)의 칩 마운팅 영역(R3) 내에 위치하는 것으로 도시되었으나, 일부 실시예들에서, 제1 관통 비아(190a)는 필름(110)의 제1 보강 영역(R2) 내에 위치할 수 있다. 이러한 실시예들에서, 제1 전도성 라인(L1)은 필름(110)의 제1 보강 영역(R2) 상까지 더 연장될 수 있다. 또한, 도 6에는 제2 관통 비아(190b)가 필름(110)의 제1 패드 영역(R1) 내에 위치하는 것으로 도시되었으나, 일부 실시예들에서, 제2 관통 비아(190b)는 필름(110)의 제1 보강 영역(R2) 내에 위치할 수 있다. 이러한 실시예들에서, 제1 전도성 패턴 층(120a)은 필름(110)의 제1 보강 영역(R2)의 상면 상에 위치하며 제1 전도성 패드(P1)와 제2 관통 비아(190b) 사이를 연결하는 제5 전도성 라인을 더 포함할 수 있다.
또한, 도 6b에는 제3 관통 비아(190c)는 필름(110)의 칩 마운팅 영역(R3) 내에 있고, 제2 전도성 라인(L2)은 필름(110)의 칩 마운팅 영역(R3)의 상면 상에만 연장되는 것으로 도시되었다. 그러나, 다른 실시예에서, 제3 관통 비아(190c)는 필름(110)의 제2 보강 영역(R4) 내에 위치할 수 있다. 이러한 실시예에서, 제2 전도성 라인(L2)은 필름(110)의 제2 보강 영역(R4)의 상면 상에 더 연장될 수 있다. 또한, 다른 실시예에서, 제3 관통 비아(190c)는 필름(110)의 굽힘 영역(R5) 내에 위치할 수 있다. 이러한 실시예에서, 제2 전도성 라인(L2)은 필름(110)의 굽힘 영역(R5)의 상면 상에 더 연장될 수 있다. 또한, 다른 실시예에서, 제3 관통 비아(190c)는 필름(110)의 제2 패드 영역(R6) 내에 위치할 수 있다. 이러한 실시예에서, 제2 전도성 라인(L2)은 제2 패드 영역(R6)의 상면 상에 더 연장될 수 있고, 제2 전도성 라인(L2)은 제4 전도성 라인(L4)를 통해 제2 전도성 패드(P2)에 연결되지 않고 제3 관통 비아(190c)만을 통해 제2 전도성 패드(P2)에 연결될 수 있다.
일부 실시예에서, 제1 절연 층(160)은 필름(110)의 제1 보강 영역(R2) 및 제2 보강 영역(R4)의 상면을 덮을 수 있다. 일부 실시예에서, 제1 절연 층(160)은 제1 전도성 패턴 층(120a)을 더 덮을 수 있다. 그러나 제1 절연 층(160)은 제1 전도성 패드(P1)를 노출시킬 수 있다. 일부 실시예에서, 제2 절연 층(170)은 필름(110)의 굽힘 영역(R5) 및 제2 패드 영역(R6)의 상면을 덮을 수 있다. 일부 실시예에서, 제2 절연 층(170)은 제1 전도성 패턴 층(120a)을 더 덮을 수 있다. 제3 절연 층(180)은 필름(110)의 제1 패드 영역(R1), 제1 보강 영역(R2), 칩 마운팅 영역(R3), 제2 보강 영역(R4), 및 굽힘 영역(R5)의 하면 및 제2 전도성 패턴 층(120b)을 덮을 수 있다. 그러나, 제3 절연 층(180)은 제2 전도성 패드(P2)를 노출시킬 수 있다.
도 7a는 본 개시의 일 실시예에 따른 COF 패키지(200b)를 나타낸 단면도이다. 이하에서는 도 6a에 도시된 실시예에 따른 COF 패키지(200)와 도 7a에 도시된 실시예에 따른 COF 패키지(200b) 사이의 차이점이 설명된다.
도 7a를 참조하면, 제1 절연 층(160) 및 제2 절연 층(170)은 필름(110)의 하면 및 제2 전도성 패턴 층(120b)을 덮는 반면, 제3 절연 층(180)은 제1 전도성 패턴층(120a)을 덮을 수 있다. 그러나 제2 절연 층(170)은 제2 전도성 패드(P2)를 노출시킬 수 있고, 제3 절연 층(180)은 제1 전도성 패드(P1)를 노출시킬 수 있다.
일부 실시예에서, 도 6a와 도 7a의 실시예에 따른 COF 패키지들(200 및 200b)이 결합된 COF 패키지도 고려될 수 있다. 즉, 제1 절연 층(160)은 필름(110)의 제1 보강 영역(R2) 및 제2 보강 영역(R4)의 상면 상의 제1 전도성 패턴 층(120a)의 부분뿐만 아니라 필름(110)의 칩 마운팅 영역(R3)의 하면, 및 필름(110)의 제1 패드 영역(R1), 제1 보강 영역(R2), 칩 마운팅 영역(R3), 및 제2 보강 영역(R4)의 하면 상의 제2 전도성 패턴 층(120b)의 부분을 덮을 수 있다. 제2 절연 층(170)은 필름(110)의 굽힘 영역(R5) 및 제2 패드 영역(R6)의 상면 상의 제1 전도성 패턴 층(120a)의 부분뿐만 아니라 필름(110)의 굽힘 영역(R5)의 하면 상의 제2 전도성 패턴 층(120b)의 부분을 덮을 수 있다. 그러나 여전히 제1 절연 층(160)은 제1 전도성 패드(P1)를 노출시키고, 제2 절연 층(170)은 제2 전도성 패드(P2)를 노출시킬 수 있다.
도 7b는 본 개시의 일 실시예에 따른 COF 패키지(200c)를 나타낸 단면도이다. 이하에서는 도 6b에 도시된 실시예에 따른 COF 패키지(200a)와 도 7b에 도시된 실시예에 따른 COF 패키지(200c) 사이의 차이점이 설명된다.
도 7b를 참조하면, 제1 절연 층(160) 및 제2 절연 층(170)은 제2 전도성 패턴 층(120b)을 덮는 반면, 제3 절연 층(180)은 제1 전도성 패턴 층(120a)을 덮을 수 있다. 예를 들어, 제1 절연 층(160)은 필름(110)의 제1 패드 영역(R1). 제1 보강 영역(R2), 칩 마운팅 영역(R3), 및 제2 보강 영역(R4)의 하면 상의 제2 전도성 패턴 층(120b)의 부분을 덮을 수 있다. 일부 실시예에서, 제2 절연 층(170)은 필름(110)의 굽힘 영역(R5)의 하면 상의 제2 전도성 패턴 층(120b)의 부분을 덮을 수 있다. 그러나 제2 절연 층(170)은 제2 전도성 패드(P2)를 노출시킬 수 있다. 일부 실시예에서, 제3 절연 층(180)은 필름(110)의 제1 보강 영역(R2), 제2 보강 영역(R4), 굽힘 영역(R5), 및 제2 패드 영역(R6)의 상면을 덮을 수 있다. 일부 실시예에서, 제3 절연 층(170)은 제1 전도성 패턴 층(120a)을 더 덮을 수 있다. 그러나 제3 절연 층(180)은 제1 전도성 패드(P1)를 노출시킬 수 있다.
일부 실시예에서, 도 6b와 도 7b의 실시예에 따른 COF 패키지들(200a 및 200c)이 결합된 COF 패키지도 고려될 수 있다. 즉, 제1 절연 층(160)은 필름(110)의 제1 보강 영역(R2) 및 제2 보강 영역(R4)의 상면뿐만 아니라 필름(110)의 칩 마운팅 영역(R3)의 하면, 및 필름(110)의 제1 패드 영역(R1), 제1 보강 영역(R2), 칩 마운팅 영역(R3), 및 제2 보강 영역(R4)의 하면 상의 제2 전도성 패턴 층(120b)의 부분을 덮을 수 있다. 제2 절연 층(170)은 필름(110)의 굽힘 영역(R5) 및 제2 패드 영역(R6)뿐만 아니라 필름(110)의 굽힘 영역(R5)의 하면 상의 제2 전도성 패턴 층(120b)의 부분을 덮을 수 있다. 그러나 여전히 제1 절연 층(160)은 제1 전도성 패드(P1)를 노출시키고, 제2 절연 층(170)은 제2 전도성 패드(P2)를 노출시킬 수 있다.
도 8은 본 개시의 일 실시예에 따른 디스플레이 모듈(1000)을 나타낸 평면도이다.
도 8을 참조하면, 디스플레이 모듈(1000)은 COF 패키지(1100), COF 패키지(1100)의 일 단에 연결된 디스플레이 패널(1202), 및 COF 패키지(1100)의 타 단에 연결된 회로 기판(1300)을 포함할 수 있다. 일부 실시예에서, 디스플레이 모듈(1000)은 디스플레이 패널(1202)의 상면 상의 보호 층(1201)을 더 포함할 수 있다. 일부 실시예에서, 디스플레이 모듈(1000)은 디스플레이 패널(1202)과 보호 층(1201) 사이의 터치 패널을 더 포함할 수 있다.
COF 패키지(1100)는 도 1 내지 도 7b를 참조하여 설명한 실시예들에 따른 COF 패키지들(100, 100a, 100b, 100c, 200, 200a, 200b, 200c) 중 하나일 수 있다. COF 패키지(1100)의 복수의 제2 전도성 패드(P2, 도 1 내지 도 7b 참조)는 디스플레이 패널(1202)의 상면에 부착되어 연결될 수 있다. COF 패키지(1100)의 복수의 제1 전도성 패드(P1, 도 1 내지 도 7b 참조)는 회로 기판(1300)에 부착되어 연결될 수 있다.
디스플레이 패널(1202)은 액정 디스플레이 패널 및 유기 발광 다이오드 패널을 포함하는 임의의 종류의 디스플레이 패널일 수 있다. 디스플레이 패널(1202)이 액정 디스플레이 패널인 일부 실시예에서, 디스플레이 패널(1202)은 서로 대향하는 박막 트랜지스터 기판 및 컬러 필터 기판을 포함할 수 있으며, 상기 박막 트랜지스터 기판과 상기 컬러 필터 기판 사이에 액정이 주입될 수 있다. 디스플레이 패널(1202)은 박막 트랜지스터를 스위칭 소자로 사용하여 상기 액정의 광 투과율을 조절함으로써 화상을 디스플레이할 수 있다. 일부 실시예에서, 백라이트 어셈블리가 더 제공되어 디스플레이 패널(1202)에 광을 공급할 수 있다. 디스플레이 패널(1202)이 유기 발광 다이오드 패널인 일부 실시예에서, 디스플레이 패널(1202)은 수동 매트릭스(passive-matrix)형 또는 능동 매트릭스(active-matrix)형 유기 발광 다이오드 패널일 수 있다.
회로 기판(1300)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 회로 기판(1300)은 강성(rigid) PCB 또는 연성 인쇄 회로 기판(flexible PCB, FPCB)일 수 있다. 회로 기판(1300)은 외부 회로로부터 각종 신호를 입력 받아 각종 제어 신호를 출력할 수 있다. COF 패키지(1100)는 회로 기판(1300)으로부터 입력된 제어 신호에 응답하여 디스플레이 패널(1202)을 구동하는 구동 신호를 출력할 수 있다. 디스플레이 패널(1202)은 COF 패키지(1100)로부터 입력된 구동 신호에 응답하여 영상을 디스플레이할 수 있다.
보호 층(1201)은 디스플레이 패널(1202)을 물리적 및/또는 화학적 환경으로부터 보호할 수 있다. 터치 패널은 디스플레이 패널(1202)과 보호 층(1201) 사이에 위치할 수 있다. 상기 터치 패널은 복수의 터치 감지 소자들을 포함할 수 있고, 상기 터치 감지 소자들은 복수의 터치 구동 전극들과 전도성 매트릭스를 포함할 수 있다. 상기 터치 패널의 일 단에는 터치 구동부가 배치될 수 있다. 상기 터치 구동부는 터치 패널을 제어하는 터치 패널 칩 및 상기 터치 패널 칩과 상기 터치 패널을 연결하는 터치 패널 연결부를 포함할 수 있다.
도 9는 본 개시의 일 실시예에 따른 디스플레이 모듈(1000a)을 나타낸 평면도이다. 이하에서는 도 8에 도시된 실시예에 따른 디스플레이 모듈(1000)과 도 9에 도시된 실시예에 따른 디스플레이 모듈(1000a) 사이의 차이점이 설명된다.
도 9를 참조하면, 디스플레이 패널(1202)이 비교적 큰 경우, 복수의 COF 패키지(1100)가 디스플레이 패널(1202)에 부착되어 연결될 수 있다. 일부 실시예에서, 복수의 COF 패키지(1100) 중 몇몇은 하나의 회로 기판(1300a)에 연결되고, 복수의 COF 패키지(1100) 중 다른 몇몇은 다른 회로 기판(1300b)에 연결될 수 있다. 도 9에는 6개의 COF 패키지(1100)가 제1 회로 기판(1300a)에 연결되고, 3개의 COF 패키지(110)가 제2 회로 기판(1300b)에 연결되는 것으로 도시되었으나, 디스플레이 모듈(1000a)에 포함되는 회로 기판의 수와 COF 패키지(1000)의 수는 각각 2 및 9로 제한되지 않으며, 디스플레이 모듈(1000a)은 그보다 더 많거나 더 적은 수의 회로 기판 및 COF 패키지(1000)를 포함할 수 있다.
도 10은 본 개시의 일 실시예에 따른 전자 장치(10000)를 나타낸 평면도이다. 도 11은 도 10의 B-B' 선을 따라 본 개시의 일 실시예에 따른 전자 장치(10000)를 나타내며 도 10의 B-B' 선을 따른 단면도이다.
도 10 및 도 11을 참조하면, 전자 장치(10000)는 예를 들어, 스마트폰 또는 테블릿과 같은 휴대용 전자 장치, 스마트 글라스 또는 스마크 워치와 같은 웨어러블 전자 장치, 냉장고, 텔레비젼, 모니터, 노트북 컴퓨터, 청소기와 같은 가전 제품을 포함하는 임의의 종류의 전자 장치일 수 있다. 전자 장치(10000)는 하우징(12000) 및 하우징(12000) 내의 디스플레이 모듈(11000)을 포함할 수 있다.
하우징(12000)은 디스플레이 모듈(11000) 및 다른 전자 부품들, 예를 들어 회로 기판, 배터리, 메모리, 프로세서, 적외선 센서, 지문 센서, 자이로 센서, 카메라, 스피커 등을 수용할 수 있다. 도 10 및 도 11에는 하우징(12000)이 일체로 형성되는 것으로 도시되었으나, 하우징(12000)은 복수의 부분을 조립함으로써 형성될 수 있다. 예를 들어, 하우징(12000)은 후면부, 전면부, 및 상기 후면부와 상기 전면부 사이의 측벽부에 의해 형성되거나, 전면부, 및 바닥 및 측벽을 가지는 나머지 부분에 의해 형성될 수 있다. 하우징(12000)은 디스플레이 모듈(11000)이 노출되는 윈도우를 가질 수 있다. 하우징(12000)의 전면은 디스플레이 모듈(11000)이 노출되는 윈도우 영역(ED) 및 윈도우 영역(ED) 주위의 베젤 영역(BZ)을 포함할 수 있다.
디스플레이 모듈(11000)은 도 8 및 도 9를 참조하여 설명한 디스플레이 모듈들(1000 및 1000a) 중 하나일 수 있다. COF 패키지(1100)는 도 1 내지 도 5에 도시된 실시예들에 따른 COF 패키지들(100, 100a, 100b, 및 100c) 중 하나일 수 있다. 디스플레이 모듈들(1000 및 1000a)에서, 복수의 제1 전도성 패드(P1)는 회로 기판(1300)에 부착되며, 복수의 제2 전도성 패드(P2)는 디스플레이 패널(1202)의 상면에 부착될 수 있다. 디스플레이 모듈(11000)은 복수의 제1 전도성 패드(P1)를 회로 기판(1300)에 부착시키는 제1 접착부(AH1) 및 복수의 제2 전도성 패드(P2)를 디스플레이 패널(1202)의 상면에 부착시키는 제2 접착부(AH2)를 포함할 수 있다. 일부 실시예에서, 제2 접착부(AH2)는 제2 전도성 패드(P2)뿐만 아니라 제2 절연 층(170)의 일부와 더 접촉할 수 있다. 일부 실시예에서, 제1 접착부(AH1) 및 제2 접착부(AH2)는 이방성 전도성 필름(anisotropic conductive film, ACF)으로 형성될 수 있다. 상기 이방성 전도성 필름은 전기적 통로를 형성하는 도전성 입자들과 도전성 입자들을 고정하는 절연 물질을 포함할 수 있다.
하우징(12000)의 베젤 영역(BZ) 내에 필름(110)의 제2 패드 영역(R6) 및 굽힘 영역(R5)이 위치할 수 있다. 필름(110)의 제1 패드 영역(R1), 제1 보강 영역(R2), 칩 마운팅 영역(R3), 및 제2 보강 영역(R4)은 윈도우 영역(ED) 내에 위치할 수 있다. 제2 전도성 패드(P2)가 디스플레이 패널(1202)의 상면에 부착되고 칩(130)이 필름(110)의 칩 마운팅 영역(R3)과 디스플레이 패널(1202)의 하면 사이에 배치되도록 필름(110)의 굽힘 영역(R5)은 굽혀질 수 있다. 필름(110)의 굽힘 영역(R5)의 굽힘 반경(r1)은 약 200μm 내지 약 800μm, 예를 들어 약 400μm일 수 있다. 필름(110)의 굽힘 영역(R5)의 굽힘 반경(r1)이 약 800μm보다 큰 경우, 베젤 영역(BZ)의 길이가 너무 길어질 수 있다. 필름(110)의 굽힘 영역(R5)의 굽힘 반경(r1)이 약 200μm보다 작은 경우, 탄성에 의해 COF 패키지(1100)가 디스플레이 패널(1202)로부터 떨어질 수 있다.
하우징(12000)의 베젤 영역(BZ)의 길이를 감소시키기 위하여, 디스플레이 패널(1202)과 COF 패키지(1100) 사이의 부착 길이(d2)는 감소될 수 있다. 일부 실시예에서, 부착 길이(d2)는 약 200μm 내지 약 600μm일 수 있다. 부착 길이(d2)가 600μm보다 길면, 베젤 영역(BZ) 길이가 너무 길어지고, 부착 길이(d2)가 200μm 이하이면 약한 부착력 및 탄성력으로 인해 COF 패키지(1100)가 디스플레이 패널(1202)로부터 떨어질 수 있다. 예를 들어, 디스플레이 패널(1202)과 COF 패키지(1100) 사이의 부착 길이(d2)는 종래 길이인 850μm의 절반 이하인 약 400μm일 수 있다.
본 개시에 따르면, 제1 절연 층(160)의 탄성 계수는 제2 절연 층(170)의 탄성 계수보다 클 수 있다. 따라서 필름(110)의 두께가 얇아지더라도 비교적 높은 탄성 계수를 가지는 제1 절연 층(160)으로 인해 COF 패키지(1100)의 조립 및 핸들링 동안 필름(110)이 손상되는 것이 방지될 수 있다. 또한, 비교적 낮은 탄성 계수를 가지는 제2 절연 층(170) 및 감소된 두께를 가지는 필름(110)으로 인해 COF 패키지(1100)와 디스플레이 패널(1202) 사이의 부착 길이(d2)가 감소되더라도 디스플레이 패널(1202)로부터 COF 패키지(1100)의 떨어짐이 방지될 수 있다. 따라서 감소된 길이의 베젤 영역(BZ)을 가지는 전자 장치(10000)가 제공될 수 있다. 또한, 제1 절연 층(160)은 기존에 COF 패키지(1100)에서 절연 층으로서 사용되던 물질(예를 들어, 폴리우레탄)보다 전자 장치(10000)를 세정하기 위한 물질, 예를 들어 유리 세정제에 대한 저항성이 높을 수 있다. 따라서 COF 패키지(1100) 및 이를 포함하는 디스플레이 모듈(11000) 및 전자 장치(10000)의 신뢰성이 향상될 수 있다.
도 12a는 본 개시의 일 실시예에 따른 전자 장치(10000a)를 나타낸 단면도이다. 도 12b는 본 개시의 일 실시예에 따른 전자 장치(10000b)를 나타낸 단면도이다. 이하에서는 도 11에 도시된 실시예에 따른 전자 장치(10000)와 도 12a에 도시된 실시예에 따른 전자 장치(10000a) 및 도 12b에 도시된 실시예에 따른 전자 장치(10000b) 사이의 차이점이 설명된다.
도 12a 및 도 12b를 참조하면, 도 12a 도시된 COF 패키지(1100a)는 도 6a 및 도 7a에 도시된 실시예들에 따른 COF 패키지들(200, 및 200b) 중 하나일 수 있고, 도 12b에 도시된 COF 패키지(1100b)는 도 6b 및 도 7b에 도시된 실시예들에 따른 COF 패키지들(200a, 및 200c) 중 하나일 수 있다. 일부 실시예에서, 디스플레이 패널(1202)은 제2 전도성 패턴 층(120b)의 제2 전도성 패드(P2)에 부착될 수 있고, 회로 기판(1300)은 제1 전도성 패턴 층(120a)의 제1 전도성 패드(P1)에 부착될 수 있다. 제2 전도성 패턴 층(120b)이 디스플레이 패널(1202)의 상면에 부착되고, 제1 전도성 패턴 층(120a)이 회로 기판(1300)에 부착되고, 필름(110)의 칩 마운팅 영역(R3)이 칩(130)과 디스플레이 패널(1202) 사이에 배치되도록 필름(110)의 굽힘 영역(R5)이 굽혀질 수 있다.
본 개시에 개시된 실시예들은 본 개시의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 100a, 100b, 100c, 200, 200a, 200b, 200c, 1100, 1100a, 1100b: COF 패키지, 110: 필름, 120, 120a, 120b: 전도성 패턴 층, 130: 칩, 140: 전도성 범프, 150: 밀봉부, 160, 160a, 160b, 160c: 제1 절연 층, 170, 170a, 170b, 170c: 제2 절연 층, 180: 제3 절연 층, 190a, 190b: 관통 비아, 1000, 1000a, 11000: 디스플레이 모듈, 1201: 보호 층, 1202: 디스플레이 패널, 1300, 1300a, 1300b: 회로 기판, 10000, 10000a, 10000b: 전자 장치, 12000: 하우징, R1: 제1 패드 영역, R2: 제1 보강 영역, R3: 칩 마운팅 영역, R4: 제2 보강 영역, R5: 굽힘 영역, R6: 제2 패드 영역, P1, P2: 전도성 패드, L1, L2, L3, L4: 전도성 라인

Claims (10)

  1. 칩 마운팅 영역, 보강 영역, 및 굽힘(bending) 영역을 가지는 필름;
    상기 필름의 상기 칩 마운팅 영역, 상기 보강 영역, 및 상기 굽힘 영역 상의 전도성 패턴 층;
    상기 필름의 상기 칩 마운팅 영역 상의 상기 전도성 패턴 층의 부분 상의 칩;
    상기 필름의 상기 보강 영역 상의 상기 전도성 패턴 층의 부분을 덮는 제1 절연 층;
    상기 필름의 상기 굽힘 영역 상의 상기 전도성 패턴 층의 부분을 덮는 제2 절연 층;을 포함하고,
    상기 제1 절연층의 탄성 계수(elastic modulus)는 상기 제2 절연 층의 탄성 계수보다 크고,
    상기 필름의 상기 칩 마운팅 영역은 상기 필름을 두께 방향으로 관통하는 홀을 포함하지 않는 것을 특징으로 하는 칩-온-필름(chip-on-film, COF) 패키지.
  2. 제1 항에 있어서,
    상기 필름의 두께는 10μm 내지 30μm인 것을 특징으로 하는 칩-온-필름 패키지.
  3. 제1 항에 있어서,
    상기 제1 절연 층은 폴리이미드를 포함하고, 상기 제2 절연 층은 폴리우레탄을 포함하는 것을 특징으로 하는 칩-온-필름 패키지.
  4. 제1 항에 있어서,
    상기 제1 절연 층의 두께는 상기 제2 절연 층의 두께보다 큰 것을 특징으로 하는 칩-온-필름 패키지.
  5. 제1 항에 있어서,
    상기 제2 절연 층은 상기 필름의 상기 보강 영역 상의 상기 전도성 패턴 층의 부분 상에 더 연장되는 것을 특징으로 하는 칩-온-필름 패키지.
  6. 필름의 일 단에 위치하는 제1 패드 영역, 상기 필름의 타 단에 위치하는 제2 패드 영역, 상기 제1 패드 영역과 상기 제2 패드 영역 사이의 칩 마운팅 영역, 상기 칩 마운팅 영역과 상기 제1 패드 영역 사이의 제1 보강 영역, 상기 칩 마운팅 영역과 상기 제2 패드 영역 사이의 제2 보강 영역, 및 상기 제2 보강 영역과 상기 제2 패드 영역 사이의 굽힘 영역을 포함하는 필름;
    상기 필름의 상기 제1 패드 영역 상의 복수의 제1 전도성 패드들;
    상기 필름의 상기 제2 패드 영역 상의 복수의 제2 전도성 패드들;
    상기 필름의 상기 칩 마운팅 영역으로부터 상기 필름의 상기 제1 보강 영역을 거쳐 연장되어 상기 복수의 제1 전도성 패드들에 각각 연결되는 복수의 제1 전도성 라인들;
    상기 필름의 상기 칩 마운팅 영역으로부터 상기 필름의 상기 제2 보강 영역 및 상기 굽힘 영역을 거쳐 연장되어 상기 복수의 제2 전도성 패드들에 각각 연결되는 복수의 제2 전도성 라인들;
    상기 필름의 상기 칩 마운팅 영역 상의 상기 복수의 제1 전도성 라인들의 부분들 및 상기 복수의 제2 전도성 라인들의 부분들 상의 칩;
    상기 복수의 제1 전도성 라인들과 상기 칩 사이 및 상기 복수의 제2 전도성 라인들과 상기 칩 사이의 복수의 전도성 범프들;
    상기 필름의 상기 칩 마운팅 영역의 상면을 덮으며 상기 복수의 전도성 범프들을 둘러싸는 밀봉부;
    상기 필름의 상기 제1 보강 영역 상의 상기 복수의 제1 전도성 라인들의 부분들 및 상기 필름의 상기 제2 보강 영역 상의 상기 복수의 제2 전도성 라인들의 부분들을 덮으며 상기 복수의 제1 전도성 패드들을 노출시키는 제1 절연 층;
    상기 필름의 상기 굽힘 영역 상의 상기 복수의 제2 전도성 라인들의 부분들을 덮으며 상기 복수의 제2 전도성 패드들을 노출시키는 제2 절연 층;을 포함하고,
    상기 제1 절연 층의 탄성 계수는 상기 제2 절연 층의 탄성 계수보다 크고,
    상기 밀봉부는 상기 필름의 상기 칩 마운팅 영역의 하면과 접촉하지 않는 것을 특징으로 하는 칩-온-필름 패키지.
  7. 제6 항에 따른 상기 칩-온-필름 패키지;
    상기 복수의 제1 전도성 패드들에 부착된 회로 기판; 및
    상기 복수의 제2 전도성 패드들에 부착된 디스플레이 패널;을 포함하는 것을 특징으로 하는 디스플레이 모듈.
  8. 제7 항에 있어서,
    상기 복수의 제1 전도성 패드들을 상기 회로 기판에 부착시키는 제1 접착부; 및
    상기 복수의 제2 전도성 패드들을 상기 디스플레이 패널에 부착시키는 제2 접착부를 더 포함하는 것을 특징으로 하는 디스플레이 모듈.
  9. 제6 항에 있어서,
    상기 칩-온-필름 패키지와 상기 디스플레이 패널 사이의 부착 길이는 200μm 내지 600μm인 것을 특징으로 하는 디스플레이 모듈.
  10. 필름;
    상기 필름의 상면 상의 제1 전도성 패턴 층;
    상기 필름의 하면 상의 제2 전도성 패턴 층;
    상기 필름을 관통하며 상기 제1 전도성 패턴 층과 상기 제2 전도성 패턴 층 사이를 연결하는 관통 비아;
    상기 제1 전도성 패턴 층 상의 칩;
    상기 필름의 상기 상면 및 상기 하면 중 하나의 상기 칩에 인접한 부분을 덮는 제1 절연 층;
    상기 필름의 상기 상면 및 상기 하면 중 상기 하나의 상기 칩으로부터 떨어진 부분을 덮는 제2 절연 층; 및
    상기 필름의 상기 상면 및 상기 하면 중 다른 하나를 덮는 제3 절연 층;을 포함하고,
    상기 제1 절연 층의 탄성 계수는 상기 제2 절연 층의 탄성 계수보다 큰 것을 특징으로 하는 칩-온-필름 패키지.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112909062B (zh) * 2021-02-03 2024-03-15 京东方科技集团股份有限公司 一种显示模组的制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW565728B (en) 1997-10-15 2003-12-11 Sharp Kk Tape-carrier-package semiconductor device and a liquid crystal panel display using such a device as well as a method for testing the disconnection thereof
KR100589459B1 (ko) 1998-12-04 2006-11-30 삼성전자주식회사 테이프 캐리어 패키지 및 그 제조 방법_
TWI286629B (en) 2000-07-20 2007-09-11 Samsung Electronics Co Ltd Liquid crystal display device and flexible circuit board
JP4146990B2 (ja) 2000-09-01 2008-09-10 三井金属鉱業株式会社 フィルムキャリア
JP3722223B2 (ja) 2003-10-27 2005-11-30 セイコーエプソン株式会社 半導体装置及びその製造方法、電子モジュール並びに電子機器
JP2006073966A (ja) 2004-09-06 2006-03-16 Mitsui Mining & Smelting Co Ltd プリント配線基板および半導体装置
KR20060134698A (ko) 2005-06-23 2006-12-28 엘지전자 주식회사 테이프 캐리어 패키지용 탭 테이프 및 그 제조방법
JP5095460B2 (ja) 2008-01-17 2012-12-12 シャープ株式会社 半導体装置および表示装置
JP5236377B2 (ja) 2008-07-16 2013-07-17 シャープ株式会社 半導体装置および表示装置
US8756567B2 (en) 2011-10-14 2014-06-17 Sap Ag Profile based version comparison
KR101838736B1 (ko) 2011-12-20 2018-03-15 삼성전자 주식회사 테이프 배선 기판 및 이를 포함하는 칩 온 필름 패키지
KR101991892B1 (ko) 2013-02-18 2019-06-24 삼성디스플레이 주식회사 테이프 패키지 및 이를 구비한 평판 표시 장치
KR20140123852A (ko) 2013-04-15 2014-10-23 삼성디스플레이 주식회사 칩 온 필름 및 이를 포함하는 표시 장치
KR101726262B1 (ko) * 2015-01-02 2017-04-13 삼성전자주식회사 패키지 기판용 필름, 이를 사용한 반도체 패키지 및 반도체 패키지를 포함하는 표시 장치
KR102243669B1 (ko) * 2015-01-26 2021-04-23 삼성전자주식회사 칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치
US9978674B2 (en) 2016-04-05 2018-05-22 Samsung Electronics Co., Ltd. Chip-on-film semiconductor packages and display apparatus including the same
KR20180073742A (ko) * 2016-12-22 2018-07-03 삼성디스플레이 주식회사 플렉서블 표시패널, 플렉서블 표시패널 제조방법, 및 플렉서블 표시패널 제조장치
KR20200069799A (ko) * 2018-12-07 2020-06-17 엘지디스플레이 주식회사 폴더블 표시장치

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