CN113111024A - 存储装置、存储***和及操作存储装置的方法 - Google Patents

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CN113111024A CN202110019267.5A CN202110019267A CN113111024A CN 113111024 A CN113111024 A CN 113111024A CN 202110019267 A CN202110019267 A CN 202110019267A CN 113111024 A CN113111024 A CN 113111024A
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Abstract

公开了存储装置、存储***和操作存储装置的方法。存储装置包括：接口电路，接口电路与主机装置交换数据；以及电力管理单元，所述电力管理单元向所述接口电路供应电力。所述接口电路包括：第一输入端子，所述第一输入端子从所述主机装置接收第一信号；第二输入端子，所述第二输入端子从所述主机装置接收与所述第一信号互补的第二信号；接收模块，所述接收模块处理所述第一信号和所述第二信号；静噪电路，所述静噪电路检测所述第一信号的电平和所述第二信号的电平；以及参考时钟检测器，所述参考时钟检测器检测是否接收到用于使所述存储装置操作的参考时钟。所述电力管理单元基于所述参考时钟检测器的检测结果来选择性地向所述静噪电路供应电力。

Description

存储装置、存储***和及操作存储装置的方法
相关申请的交叉引用
本申请要求于2020年1月10日在韩国知识产权局提交的韩国专利申请No.10-2020-0003793的优先权，其公开内容通过引用整体合并于此。
技术领域
本文描述的本公开的示例实施例涉及存储装置。例如，至少一些示例实施例涉及被配置为基于从主机装置接收的参考时钟改变电力状态的存储装置。
背景技术
在半导体存储装置当中，即使电源被切断也保持存储在其中的数据的非易失性存储装置的示例是闪存装置、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。为了改善半导体存储器的性能，已经进行了各种尝试来改善存储装置和主机装置之间的接口的性能。作为尝试的示例，采用了用于要求低功耗的存储装置或移动装置的通用闪存(universal flash storage，UFS)协议。
除了采用诸如UFS的协议之外，持续地进行着研发以进一步降低电子装置的功耗，特别是在空闲模式下的功耗。通常，可以基于在静噪电路处检测到的输入到UFS存储装置的输入端子的信号的电平变化的结果来触发UFS存储装置的电力状态的切换。然而，即使在UFS存储装置处于空闲状态的情况下，静噪电路也会需要被通电以执行电平变化的检测，从而导致不必要的功耗。
发明内容
本公开的实施例涉及存储装置。
在一些示例实施例中，所述存储装置包括接口电路和电力管理器。所述接口电路可以被配置为与主机装置交换数据，所述接口电路包括：第一输入端子，所述第一输入端子被配置为从所述主机装置接收第一信号；第二输入端子，所述第二输入端子被配置为从所述主机装置接收第二信号，所述第二信号与所述第一信号是互补的；静噪电路，所述静噪电路被配置为检测所述第一信号的电平和所述第二信号的电平；以及参考时钟检测器，所述参考时钟检测器被配置为检测来自所述主机装置的参考时钟的接收。所述电力管理器可以被配置为向所述接口电路供应电力，使得所述电力管理器基于所述参考时钟检测器是否检测到来自所述主机装置的所述参考时钟的所述接收来选择性地向所述静噪电路供应所述电力。
本发明构思的一些示例实施例涉及存储***。
在一些示例实施例中，所述存储***包括主机装置和存储装置。所述主机装置可以具有第一接口电路，所述第一接口电路包括被配置为发送第一信号和第二信号的发送信道，所述第二信号与所述第一信号是互补的。所述存储装置可以具有第二接口电路，所述第二接口电路包括：接收信道，所述接收信道被配置为接收所述第一信号和所述第二信号；静噪电路，所述静噪电路被配置为检测所述第一信号的电平和所述第二信号的电平；以及参考时钟检测器，所述参考时钟检测器被配置为检测来自所述主机装置的参考时钟的接收。在一些示例实施例中，所述存储装置的操作模式基于所述参考时钟检测器是否检测到来自所述主机装置的所述参考时钟的所述接收在活动模式和空闲模式之间变化。
一些示例实施例涉及一种操作存储装置的方法，所述存储装置包括接口电路，所述接口电路具有接收信道和静噪电路，所述接收信道被配置为从主机装置接收第一信号和第二信号，所述静噪电路被配置为检测所述第一信号的电平和所述第二信号的电平，所述第二信号与所述第一信号是互补的。
在一些示例实施例中，所述方法包括：由参考时钟检测器检测来自所述主机装置的参考时钟的接收；以及由电力管理器基于所述参考时钟检测器是否检测到来自所述主机装置的所述参考时钟的所述接收来选择性地向所述静噪电路供应电力。
附图说明
通过参照附图详细描述本公开的一些示例实施例，本公开的示例实施例的上述以及其他目的和特征将变得容易理解。
图1示出了应用了根据本公开的示例实施例的存储装置的***。
图2示出了根据本公开的实施例的UFS***的配置。
图3示出了在图2的UFS***中在UFS主机的UIC层和UFS装置的UIC层之间交换的信号。
图4示出了符合可应用于图2和图3的存储***的接口协议的层结构。
图5示出了图2至图4的UFS装置的操作方法。
图6示出了图2至图4的UFS装置的操作方法。
图7A和图7B示出了图2至图4的UIC层的状态机。
图8A和图8B示出了图2至图4的UIC层的状态机。
图9和图10示出了根据本公开的实施例的UFS装置的示例配置。
图11示出了根据本公开的示例实施例的与存储装置相关联的信号的波形。
图12示出了根据本公开的示例实施例的UFS***的操作方法。
图13示出了根据本公开的示例实施例的UFS***的操作方法。
图14示出了根据本公开的示例实施例的存储***。
图15是示出了根据本公开的示例实施例的存储***的框图。
图16示出了图15的存储装置的示例配置。
图17是用于描述可应用于根据本公开的示例实施例的UFS装置的3D V-NAND结构的图。
图18是用于描述可应用于根据本公开的示例实施例的UFS装置的3D V-NAND结构的图。
具体实施方式
下面，可以以使得本领域普通技术人员容易地实现本公开的程度来详细且清楚地描述本公开的实施例。
在详细描述中参照术语“单元”、“模块”、“块”，“器或件”等描述的组件以及附图中示出的功能块将用软件、硬件或它们的组合来实现。例如，软件可以是机器代码、固件、嵌入式代码和应用软件。例如，硬件可以包括电路、电子电路、处理器、计算机、集成电路、集成电路核心、压力传感器、惯性传感器、微机电***(MEMS)、无源元件或它们的组合。
图1示出了应用了根据本公开的实施例的存储装置的***。图1的***1000可以是移动***，诸如移动电话、智能电话、平板个人计算机(PC)、可穿戴装置、医疗装置或物联网(IoT)装置。然而，图1的***1000不限于移动***。例如，***1000可以是个人计算机、膝上型计算机、服务器、诸如媒体播放器或导航***的汽车装置等。
参照图1，***1000可以包括主处理器1100、存储器1200a和1200b以及存储装置1300a和1300b。***1000还可以包括图像捕获装置1410、用户输入装置1420、传感器1430、通信装置1440、显示器1450、扬声器1460、供电装置1470和连接接口1480中的一种或更多种。
主处理器1100可以控制***1000的整体操作，详细地，可以控制***1000的其余组件的操作。例如，主处理器1100可以用通用处理器、专用处理器、应用处理器等来实现。
主处理器1100可以包括一个或更多个CPU核心1110，并且还可以包括用于控制存储器1200a和1200b和/或存储装置1300a和1300b的控制器1120。在示例实施例中，主处理器1100还可以包括加速器块1130，该加速器块1130是用于诸如人工智能(AI)数据计算的高速数据计算的专用电路。加速器块1130可以包括图形处理单元(GPU)、神经处理单元(NPU)和/或数据处理单元(DPU)，并且可以用物理上独立于主处理器1100的任何其他组件的单独的芯片来实现。
存储器1200a和1200b可以用作***1000的主存储装置，并且可以包括易失性存储器，例如静态随机存取存储器(SRAM)和/或动态随机存取存储器(DRAM)。然而，存储器1200a和1200b可以包括非易失性存储器，例如闪存、相变RAM(PRAM)和/或电阻RAM(RRAM)。可以在与主处理器1100相同的封装件中实现存储器1200a和1200b。
存储装置1300a和1300b可以用作不论是否被供电都能存储数据的非易失性存储装置，并且与存储器1200a和1200b相比可以具有相对大的存储容量。存储装置1300a可以包括存储控制器1310a和在存储控制器1310a的控制下存储数据的非易失性存储(NVM)存储器1320a，并且存储装置1300b可以包括存储控制器1310b和在存储控制器1310b的控制下存储数据的非易失性存储(NVM)存储器1320b。非易失性存储存储器1320a和1320b均可以包括二维(2D)结构的闪存或三维结构的V-NAND闪存，或者可以包括不同种类的非易失性存储器，例如PRAM或RRAM。
存储装置1300a和1300b可以以与主处理器1100在物理上分开的状态被包括在***1000中，或者可以被实现在与主处理器1100相同的封装件内。或者，存储装置1300a和1300b可以以固态硬盘(SSD)或存储卡的形式实现。在这种情况下，存储装置1300a和1300b可以通过稍后将描述的接口(诸如连接接口1480)与***1000的任何其他组件可移除地连接。存储装置1300a和1300b可以包括但不限于应用了诸如通用闪存(UFS)的标准的装置。
图像捕获装置1410可以捕获静止图像或运动图像，并且可以包括相机、便携式摄像机和/或网络摄像头。
用户输入装置1420可以接收由***1000的用户输入的各种类型的数据，并且可以包括触摸板、键区、键盘、鼠标和/或麦克风。
传感器1430可以检测能够从***1000的外部获得的各种类型的物理量，并且可以将检测到的物理量转换为电信号。传感器1430可以包括温度传感器、压力传感器、照度传感器、位置传感器、加速度传感器、生物传感器和/或陀螺仪传感器。
通信装置1440可以根据各种通信协议向***1000的外部装置发送信号和从***1000的外部装置接收信号。通信装置1440可以被实现为包括天线、收发器和/或调制解调器。
显示器1450和扬声器1460可以用作分别向***1000的用户输出视觉信息和听觉信息的输出装置。
供电装置1470可以适当地转换从嵌入在***1000中的电池(未示出)和/或外部电源供应的电力，以供应到***1000的每个组件。
当能够与***1000交换数据的外部装置与***1000连接时，连接接口1480可以在***1000和该外部装置之间提供连接。连接接口1480可以用诸如ATA(高级技术附件)接口、SATA(串行ATA)接口、e-SATA(外部SATA)接口、SCSI(小型计算机小型接口)接口、SAS(串行连接SCSI)接口、PCI(***组件互连)接口、PCIe(PCI express)接口、NVMe(NVM express)接口、IEEE 1394接口、USB(通用串行总线)接口、SD(安全数字)卡接口、MMC(多媒体卡)接口、eMMC(嵌入式多媒体卡)接口、UFS(通用闪存)接口、eUFS(嵌入式通用闪存)接口和CF(紧凑式闪存)卡接口之类的各种接口来实现。
图2示出了根据本公开的示例实施例的UFS***2000的配置。作为符合由JEDEC(联合电子装置工程委员会)发布的UFS标准的***的UFS***2000可以包括UFS主机2100、UFS装置2200和UFS接口2300。除非与以下参照图2给出的描述矛盾，否则与图1的***1000相关联的以上描述可以应用于图2的UFS***2000。
参照图2，UFS主机2100和UFS装置2200可以通过UFS接口2300互连。在图1的主处理器1100是应用处理器的情况下，UFS主机2100可以实现为应用处理器的一部分。UFS主机控制器2110和主机存储器2140可以分别对应于图1的主处理器1100的控制器1120以及存储器1200a和1200b。UFS装置2200可以对应于图1的存储装置1300a和1300b，并且UFS装置控制器2210和非易失性存储存储器2220可以分别对应于图1的存储控制器1310a和1310b以及非易失性存储存储器1320a和1320b。
UFS主机2100可以包括UFS主机控制器2110、应用2120、UFS驱动器2130、主机存储器2140和UFS互连(UIC)层2150。UFS装置2200可以包括UFS装置控制器2210、非易失性存储存储器2220、存储器接口2230、装置存储器2240、UIC层2250和调节器2260。非易失性存储存储器2220可以由多个存储部件2221组成，并且每个存储部件2221可以包括二维(2D)结构的闪存或三维结构的V-NAND闪存，或者可以包括不同种类的非易失性存储器，例如PRAM或RRAM。UFS装置控制器2210和非易失性存储存储器2220可以通过存储器接口2230互连。存储器接口2230可以被实现为符合诸如Toggle或ONFI(开放式NAND闪存接口)的标准。
应用2120可以表示想要与UFS装置2200通信以使用UFS装置2200的功能的程序。对于与UFS装置2200相关联的输入/输出，应用2120可以将输入-输出请求IOR传送到UFS驱动器2130。输入-输出请求IOR可以表示但不限于读取数据的请求、写入数据的请求和/或丢弃数据的请求。
UFS驱动器2130可以通过UFS-HCI(主机控制器接口)来管理UFS主机控制器2110。UFS驱动器2130可以将由应用2120生成的输入-输出请求转换为由UFS标准定义的UFS命令，并且可以将UFS命令传送到UFS主机控制器2110。一个输入-输出请求可以被转换为多个UFS命令。UFS命令可以基本上是由SCSI标准定义的命令，但也可以是UFS标准专用的命令。
UFS主机控制器2110可以通过UIC层2150和UFS接口2300将由UFS驱动器2130转换的UFS命令传送到UFS装置2200的UIC层2250。在该过程中，UFS主机控制器2110的UFS主机寄存器2111可以执行命令队列(CQ)的角色。
UFS主机2100的UIC层2150可以包括MIPI M-PHY 2151和MIPI UniPro2152，并且UFS装置2200的UIC层2250也可以包括MIPI M-PHY 2251和MIPI UniPro 2252。
UFS接口2300可以包括传送参考时钟REF_CLK的线、传送用于UFS装置2200的硬件复位信号RESET_n的线、传送差分输入信号对DIN_t和DIN_c的一对线以及传送差分输出信号对DOUT_t和DOUT_c的一对线。
从UFS主机2100提供给UFS装置2200的参考时钟的频率值可以是但不限于以下频率值之一：19.2MHz、26MHz、38.4MHz和52MHz。即使在操作中，即，即使在UFS主机2100和UFS装置2200之间交换数据时，UFS主机2100也可以改变参考时钟的频率值。UFS装置2200可以通过使用锁相环(PLL)等从UFS主机2100提供的参考时钟生成各种频率的时钟。而且，UFS主机2100可以通过参考时钟的频率值来设置UFS主机2100和UFS装置2200之间的数据速率的值。即，可以根据参考时钟的频率值来确定数据速率的值。
UFS接口2300可以支持多个信道，并且每个信道可以用差分对实现。例如，UFS接口2300可以包括一个或更多个接收信道和一个或更多个发送信道。在图2中，传送差分输入信号对DIN_T和DIN_C的一对线可以构成接收信道，并且传送差分输出信号对DOUT_T和DOUT_C的一对线可以构成发送信道。在图2中示出了一个发送信道和一个接收信道，但是发送信道和接收信道的数目可以改变。
接收信道和发送信道可以允许以串行通信方式进行数据传输，并且接收信道和发送信道彼此分离的结构使得UFS主机2100和UFS装置2200可以彼此以全双工的方式通信。即，在UFS装置2200通过接收信道从UFS主机2100接收数据的同时，UFS装置2200可以通过发送信道将数据发送到UFS主机2100。而且，从UFS主机2100到UFS装置2200的控制数据(诸如命令)以及UFS主机2100想要写入UFS装置2200的非易失性存储存储器2220中或想要从其非易失性存储存储器2220读取的用户数据可以通过同一信道进行传送。这样，除了一个接收信道和一个发送信道之外，还可以在UFS主机2100和UFS装置2200之间提供用于数据传输的单独的信道。
UFS装置2200的UFS装置控制器2210可以总体上控制UFS装置2200的操作。UFS装置控制器2210可以通过作为逻辑数据存储部件的逻辑单元(LU)2211来管理非易失性存储存储器2220。LU 2211的数目可以是但不限于“8”。UFS装置控制器2210可以包括闪存转换层(FTL)，并且可以通过使用FTL的地址映射信息将从UFS主机2100传送的逻辑数据地址(即，逻辑块地址(LBA))转换为物理数据地址(例如，物理块地址(PBA))。在UFS***2000中，用于存储用户数据的逻辑块可以具有给定范围的大小。例如，逻辑块的最小大小可以被设置为4千字节。
当来自UFS主机2100的命令通过UIC层2250输入到UFS装置2200时，UFS装置控制器2210可以执行与输入命令对应的操作；当操作完成时，UFS装置控制器2210可以将完成响应传送到UFS主机2100。
在示例实施例中，当UFS主机2100想要在UFS装置2200中写入用户数据时，UFS主机2100可以将数据写入命令传送到UFS装置2200。当从UFS装置2200接收到指示准备传送的响应时，UFS主机2100可以将用户数据传送到UFS装置2200。UFS装置控制器2210可以将接收到的用户数据临时存储在装置存储器2240中，并且可以基于FTL的地址映射信息，将临时存储在装置存储器2240中的用户数据存储在非易失性存储存储器2220的选定位置处。
在示例实施例中，当UFS主机2100想要读取存储在UFS装置2200中的用户数据时，UFS主机2100可以将数据读取命令传送到UFS装置2200。UFS装置控制器2210可以基于数据读取命令从非易失性存储存储器2220读取用户数据，并且可以将读取的用户数据临时存储在装置存储器2240中。在该读取过程中，UFS装置控制器2210可以通过使用嵌入式纠错码(ECC)引擎(未示出)来检测并校正读取的用户数据的错误。UFS装置控制器2210可以将临时存储在装置存储器2240中的用户数据传送到UFS主机2100。UFS装置控制器2210还可以包括高级加密标准(AES)引擎(未示出)。AES引擎可以通过使用对称密钥算法对输入数据执行加密操作和解密操作中的至少一种。
UFS主机2100可以根据顺序将要传送到UFS装置2200的命令存储在能够用作命令队列的UFS主机寄存器2111中，并且可以根据顺序将命令发送到UFS装置2200。在这种情况下，即使UFS装置2200仍在处理先前发送的命令，即，即使在未接收到指示UFS装置2200完全处理了先前发送的命令的通知之前，UFS主机2100也可以将在命令队列中排队的下一个命令发送到UFS装置2200，因此，即使在处理先前发送的命令的同时，UFS装置2200也可以从UFS主机2100接收下一个命令。能够存储在命令队列中的命令的最大数目(即，队列深度)可以为例如32。命令队列可以以分别通过头指针和尾指针指示在其中排队的命令的开始和结束的循环队列的类型来实现。
多个存储部件2221中的每个存储部件可以包括存储单元阵列(未示出)和控制该存储单元阵列的操作的控制电路(未示出)。存储单元阵列可以包括二维存储单元阵列或三维存储单元阵列。存储单元阵列可以包括多个存储单元，并且每个存储单元可以是存储1位信息的单级单元(single level cell，SLC)，或者可以是存储两位或更多位的信息的单元，例如多级单元(multi-level cell，MLC)、三级单元(triple level cell，TLC)或四级单元(quadruple level cell，QLC)。三维存储单元阵列可以包括垂直取向的垂直NAND串，使得至少一个存储单元设置在另一存储单元上方。
作为电源电压，可以向UFS装置2200输入VCC、VCCQ1、VCCQ2等。作为UFS装置2200的主电源电压的电源电压VCC可以具有2.4V至3.6V的值。作为用于供应低范围电压的电源电压的电源电压VCCQ1可以主要用于UFS装置控制器2210，并且可以具有1.14V至1.26V的值。小于电源电压VCC但与电源电压VCCQ1相比作为用于供应高范围电压的电源电压的电源电压VCCQ2可以具有1.7V至1.95V的值。可以通过调节器2260将电源电压VCC、VCCQ1和VCCQ2供应到UFS装置2200的组件。调节器2260可以用一组单元调节器来实现，每个单元调节器与上述电源电压中的不同电源电压连接。
调节器2260可以管理提供给UFS装置2200的组件的电源电压。在实施例中，调节器2260可以与电源管理集成电路(PMIC)(未示出)分开地实现，或者可以被实现为电源管理集成电路的一部分。调节器2260可以根据操作模式阻止供应到UFS装置2200的一些组件的电源电压。调节器2260可以选择性地向检测UFS装置2200从空闲模式切换至活动(active)模式的静噪电路施加电源电压。例如，在UFS装置2200的空闲模式下，调节器2260可以阻止电源电压被供应到静噪电路。
UFS装置2200可以从UFS装置2200的外部(例如，从UFS主机2100)接收参考时钟REF_CLK，并且可以用于使UFS装置2200操作。例如，在构成UFS装置2200的各种组件中的至少一者中包括的锁相环(未示出)可以基于参考时钟REF_CLK生成时钟以使UFS装置2200操作。
同时，在UFS装置2200进入空闲模式的情况下，UFS主机2100可以不向UFS装置2200提供参考时钟REF_CLK。UIC层2250可以检测到未提供参考时钟REF_CLK。UIC层2250可以基于检测结果生成用于使UFS装置2200进入空闲模式的触发信号。如下面讨论的，在示例实施例中，调节器2260可以阻止施加到UFS装置2200的至少一些组件的电源电压。特别地，调节器2260可以阻止施加到UIC层2250的静噪电路的电源电压。
此外，如下面在示例实施例中讨论的，在UFS装置2200从空闲模式进入活动模式的情况下，UFS主机2100可以向UFS装置2200提供参考时钟REF_CLK，并且UIC层2250可以检测参考时钟REF_CLK。UIC层2250可以基于检测结果生成用于使UFS装置2200进入活动模式的触发信号。调节器2260可以再次将电源电压施加到UFS装置2200的组件(例如，UIC层2250的静噪电路、UFS装置控制器2210和非易失性存储存储器2220)。
传统地，UIC层2250的静噪电路可以被通电而不管UFS装置2200是否进入空闲模式，从而使静噪电路检测输入到存储装置的输入端子的信号的电平变化。然而，这样的配置在空闲模式下可能难以管理电力。相比之下，根据一个或更多个示例实施例，静噪电路可以在空闲模式下被断电，并且基于检测参考时钟REF_CLK是被供应还是被阻止来进行空闲模式和活动模式之间的模式切换。因此，可以高效地管理UFS装置2200在空闲模式下的功耗。
图3示出了在图2的UFS***2000中在UFS主机2100的UIC层2150和UFS装置2200的UIC层2250之间交换的信号。
UIC层2150的物理层(M-PHY)2151可以通过输出端子DOUT_t和DOUT_c将信号传送到UIC层2250。输出端子DOUT_t和DOUT_c可以构成UIC层2150的发送信道M-TX。例如，通过输出端子DOUT_t和DOUT_c传送的信号可以是一对差分信号。即，通过输出端子DOUT_c传送的信号可以与通过输出端子DOUT_t传送的信号互补。
UIC层2150的物理层(M-PHY)2151可以通过输入端子DIN_t和DIN_c从UIC层2250接收信号。输入端子DIN_t和DIN_c可以构成UIC层2150的接收信道M-RX。例如，通过输入端子DIN_t和DIN_c接收的信号可以是一对差分信号。即，通过输入端子DIN_c接收的信号可以与通过输入端子DIN_t接收的信号互补。
可以根据给定的协议将输出端子DOUT_t和DOUT_c以及输入端子DIN_t和DIN_c控制为各种状态之一。例如，输出端子DOUT_t和DOUT_c以及输入端子DIN_t和DIN_c均可以被控制为正状态DIF-P、负状态DIF-N、基态DIF-Z或浮置状态DIF-Q。
当第一输出端子DOUT_t的输出信号的电平(例如，电压电平)高于第二输出端子DOUT_c的输出信号的电平时，输出端子DOUT_t和DOUT_c可以处于正状态DIF-P。当第一输出端子DOUT_t的输出信号的电平低于第二输出端子DOUT_c的输出信号的电平时，输出端子DOUT_t和DOUT_c可以处于负状态DIF-N。当第一输出端子DOUT_t和第二输出端子DOUT_c被浮置时，输出端子DOUT_t和DOUT_c可以处于浮置状态DIF-Q。当第一输出端子DOUT_t的电平和第二输出端子DOUT_c的电平相等时，输出端子DOUT_t和DOUT_c可以处于基态DIF-Z。
当第一输入端子DIN_t的输入信号的电平高于第二输入端子DIN_c的输入信号的电平时，输入端子DIN_t和DIN_c可以处于正状态DIF-P。当第一输入端子DIN_t的输入信号的电平低于第二输入端子DIN_c的输入信号的电平时，输入端子DIN_t和DIN_c可以处于负状态DIF-N。当第一输入端子DIN_t和第二输入端子DIN_c与基态的端子连接时，输入端子DIN_t和DIN_c可以处于基态DIF-Z。当第一输入端子DIN_t和第二输入端子DIN_c被浮置时，输入端子DIN_t和DIN_c可以处于浮置状态DIF-Q。
UIC层2250的输出端子DOUT_t和DOUT_c可以对应于UIC层2150的输入端子DIN_t和DIN_c，并且UIC层2250的输入端子DIN_t和DIN_c可以对应于UIC层2150的输出端子DOUT_t和DOUT_c。
UIC层2250的物理层(M-PHY)2251可以通过输入端子DIN_t和DIN_c接收信号，并可以通过输出端子DOUT_t和DOUT_c传送信号。如在以上参照UIC层2150给出的描述中，UIC层2250的输出端子DOUT_t和DOUT_c以及输入端子DIN_t和DIN_c可以被控制为正状态DIF-P、负状态DIF-N、基态DIF-Z或浮置状态DIF-Q。
同时，根据MIPI M-PHY规范，UIC层2250的物理层(M-PHY)2251可以被配置为检测输入端子DIN_t和DIN_c的电平。在示例实施例中，作为检测端子的电平的方式，物理层(M-PHY)2251可以包括用于检测输入端子DIN_t和DIN_c的电平的静噪电路2254。另外，根据示例实施例的物理层(M-PHY)2251还可以包括参考时钟检测器2255。静噪电路2254和/或参考时钟检测器2255可以检测UFS装置2200在空闲模式和活动模式之间的变化。
当UFS装置2200不执行任何操作时，UFS装置2200可以处于第一空闲模式或第二空闲模式。当UFS装置2200处于第一空闲模式或第二空闲模式时，UIC层2150可以不将参考时钟REF_CLK传送到UIC层2250。当UFS装置2200从第一空闲模式和/或第二空闲模式切换到活动模式时，UIC层2250的输入端子DIN_t和DIN_c可以从浮置状态DIF-Q切换到负状态DIF-N。当UFS装置2200从第一空闲模式和/或第二空闲模式切换到活动模式时，UIC层2150可以恢复向UIC层2250传送参考时钟REF_CLK。
在示例实施例中，当UFS装置2200处于第一空闲模式时，静噪电路2254可以处于活动状态(即，处于向其供应电源电压的状态)。因此，当UFS装置2200从第一空闲模式切换到活动模式时，静噪电路2254可以检测到UIC层2250的输入端子DIN_t和DIN_c从浮置状态DIF-Q切换到负状态DIF-N。静噪电路2254可以基于检测结果生成用于使UFS装置2200进入活动模式的触发信号。
在示例实施例中，当UFS装置2200处于第二空闲模式时，静噪电路2254可以处于无源状态(即，处于不向其供应电源电压的状态)。而是，参考时钟检测器2255可以基于参考时钟REF_CLK的切换(toggling)来生成用于使UFS装置2200进入活动模式的触发信号。
通常，检测输入端子DIN_t和DIN_c从浮置状态DIF-Q到负状态DIF-N的切换会需要比用于检测时钟的切换的功耗大的功耗。因此，参考时钟检测器2255的功耗可以小于静噪电路2254的功耗。换言之，UFS装置2200在第二空闲模式下的功耗可以小于UFS装置2200在第一空闲模式下的功耗。
图4示出了符合可应用于图2和图3的存储***的接口协议的层结构。
参照图1至图3，出于执行应用AP-h、文件***FS-h、装置管理器DM-h、UFS应用层UAP-h、UFS传输协议层UTP-h和UFS互连层UIC-h的独特功能的目的，UFS主机2100可以包括物理硬件电路和/或处理器可执行的程序代码。
应用AP-h可以包括在UFS主机2100上驱动的各种应用程序、过程等。作为上层的应用AP-h可以处理来自***2000的用户的请求。应用AP-h可以处理诸如读取命令和写入命令的普通命令。应用AP-h可以提供对诸如查询请求的装置级别的控制。
文件***FS-h可以组织并管理由应用AP-h生成的各种数据(文件)。文件***FS-h可以生成与对UFS装置2200的访问请求(例如，写入请求等)相对应的逻辑地址。例如，文件***FS-h可以包括FAT(文件分配表)、FAT32、NTFS(NT文件***)、HFS(分层文件***)、JSF2(日志文件***2)、XFS、ODS-5(磁盘结构5)、UDF、ZFS、UFS(Unix文件***)、ext2、ext3、ext4、ReiserFS、Reiser4、ISO 9660、Gnome VFS、BFS、WinFS等。
UFS应用层UAP-h被配置为支持UFS主机2100和UFS装置2200之间的各种命令。例如，UFS应用层UAP-h可以包括输入/输出(I/O)流管理器IOSM-h和UFS命令集UCS-h。I/O流管理器IOSM-h被配置为管理来自应用AP-h或文件***FS-h的请求。
在示例实施例中，I/O流管理器IOSM-h可以被配置为识别来自应用AP-h或文件***FS-h的输入/输出的特定值。I/O流管理器IOSM-h可以被配置为管理来自应用AP-h或文件***FS-h的请求的优先级，或者支持与来自应用AP-h或文件***FS-h的请求相对应的各种功能。
UFS命令集UCS-h可以支持在UFS主机2100与UFS装置2200之间支持的各种命令集。例如，UFS命令集UCS-h可以包括UFS本机命令集和UFS SCSI命令集。UFS命令集UCS-h可以根据来自应用AP-h或文件***FS-h的请求来配置要传送到UFS装置2200的命令。
尽管在附图中未示出，但是UFS应用层UAP-h还可以包括处理用于控制命令队列的命令的任务管理器。
装置管理器DM-h可以管理装置级别的操作和装置级别的配置。例如，装置管理器DM-h可以管理用于设置或检查各种信息的查询请求。
UFS传输协议层UTP-h可以为上层提供服务。UFS传输协议层UTP-h可以以UPIU(UFS协议信息单元)包的形式生成从UFS应用层UAP-h提供的命令或信息、或者从装置管理器DM-h提供的查询请求。
在实施例中，UFS传输协议层UTP-h和装置管理器DM-h可以通过UDM-SAP(UDM-服务接入点)彼此通信。UFS传输协议层UTP-h和UFS应用层UAP-h可以通过UTP_CMD_SAP或UTP_TM_SAP彼此通信。
UFS互连层UIC-h可以管理与UFS装置2200的连接。UFS互连层UIC-h可以包括与UFS装置2200的UFS互连层UIC-d物理连接的硬件组件，例如MIPI Unipro和MIPI M-PHY。UFS互连层UIC-h和UFS传输协议层UTP-h可以通过UIC-SAP彼此通信，并且UFS互连层UIC-h和装置管理器DM-h可以通过UIO-SAP彼此通信。
尽管在附图中未示出，但是UFS主机2100还可以包括装置驱动器。装置驱动器可以控制包括在UFS主机2100中的器件和/或层。装置驱动器可以将由文件***FS-h生成的对UFS装置2200的请求(例如，写入请求等)转换为能够被UFS装置2200识别的命令。例如，文件***FS-h和装置驱动器可以被包括在操作***(OS)中，并且应用AP-h可以被安装在OS中。装置驱动器可以在管理硬件资源的同时控制与UFS装置2200的通信。
出于执行装置管理器DM-d、UFS应用层UAP-d、UFS传输协议层UTP-d和UFS互连层UIC-d的独特功能的目的，UFS装置2200可以包括物理硬件电路和/或处理器可执行的程序代码。UFS应用层UAP-d、UFS传输协议层UTP-d和UFS互连层UIC-d的配置可以被理解为与UFS主机2100的UFS应用层UAP-h、UFS传输协议层UTP-h和UFS互连层UIC-h的配置类似的配置，并且在相应的层之间执行逻辑通信，因此，将省略附加描述以避免冗余。
然而，与UFS互连层UIC-h的物理层M-PHY不同，UFS互连层UIC-d的物理层M-PHY可以监视从UFS主机2100接收的参考时钟REF_CLK。当监视结果指示在UFS装置2200的活动模式下参考时钟REF_CLK的输入被暂停时，可以阻止向UFS装置2200的至少一些组件(尤其是图2的静噪电路2254)提供的电源电压。当监视结果指示在UFS装置2200的空闲模式下检测到参考时钟REF_CLK的输入时，可以恢复向UFS装置2200的组件供应电源电压。
同时，UFS主机2100和UFS装置2200中的每一者的以上分层结构和功能是示例，并且有助于理解本公开。因此，本公开不限于此。
图5示出了图2至图4的UFS装置2200的操作方法。
参照图1至图4，在S110中，UFS装置2200(例如，参考时钟检测器2255)可以检测是否从UFS主机2100接收到参考时钟REF_CLK。当UFS装置2200处于活动模式时，UFS主机2100可以将参考时钟REF_CLK传送到UFS装置2200。然而，在UFS主机2100进入空闲模式的情况下，UFS主机2100可以不向UFS装置2200提供参考时钟REF_CLK。
在UFS装置2200处于活动模式时参考时钟REF_CLK的输入被暂停的情况下，这可能意味着UFS装置2200被调度为进入空闲模式。因此，参考时钟检测器2255可以响应于参考时钟REF_CLK的输入被暂停而生成与进入空闲模式相对应的第一触发信号。
在UFS装置2200处于空闲模式时参考时钟REF_CLK的输入被恢复的情况下，这可能意味着UFS装置2200被调度为进入活动模式。因此，参考时钟检测器2255可以响应于参考时钟REF_CLK的输入被恢复而生成与进入活动模式相对应的第二触发信号。
在操作S120中，UFS装置2200(例如，调节器2260)可以基于检测结果选择性地向静噪电路2254供电。例如，当UFS装置2200处于活动模式时，调节器2260(参见图2)可以响应于第一触发信号而暂停对UFS装置2200的至少一些组件的供电。特别地，调节器2260可以响应于第一触发信号而阻止电力被供应到静噪电路2254。例如，当UFS装置2200处于空闲模式时，调节器2260可以响应于第二触发信号而恢复对UFS装置2200的至少一些组件的供电。
图6示出了图2至图4的UFS装置2200的操作方法。
参照图1至图5，在操作S210中，UFS装置2200可以监视从UFS主机2100接收的参考时钟REF_CLK。当监视结果指示始终接收到参考时钟REF_CLK(是)时，监视结果可以意味着UFS装置2200处于活动模式。因此，UFS装置2200可以继续监视参考时钟REF_CLK。相反，当监视结果指示未接收到参考时钟REF_CLK(否)时，监视结果可以意味着UFS主机2100已经进入空闲模式并且UFS装置2200被调度为进入空闲模式。
在操作S220中，当在给定时间内未检测到参考时钟REF_CLK时，UFS装置2200可以进入空闲模式。例如，参考时钟检测器2255可以生成用于使UFS装置2200进入空闲模式的触发信号。电力管理单元(例如，图2的调节器2260)可以响应于触发信号而阻止电源电压被施加到UFS装置2200的至少一些组件(尤其是静噪电路2254)，并且UFS装置2200可以进入空闲模式。
例如，空闲模式可以对应于在MIPI M-PHY规范中调用的休眠状态HIBERN8。例如，空闲模式可以对应于在MIPI M-PHY规范中调用的暂停状态STALL或睡眠状态SLEEP。例如，休眠状态HIBERN8、暂停状态STALL和睡眠状态SLEEP可以被统称为“省电状态”。
然而，即使UFS装置2200处于空闲模式，也可以维持向UIC层2250的至少一些组件供应电源电压。因此，在空闲模式下，UIC层2150与UIC层2250之间的物理连接可以不完全断开。例如，可以无需用于物理连接的Unipro链路启动顺序。
当UFS装置2200进入空闲模式时，UIC层2250的输入端子DIN_t和DIN_c可以保持在浮置状态DIF-Q，并且UIC层2150可以不向UIC层2250传送参考时钟REF_CLK。
在操作S230中，参考时钟检测器2255可以始终监视是否从UFS主机2100接收到参考时钟REF_CLK。当未检测到参考时钟REF_CLK(在操作S230中为“否”)时，UFS装置2200可以确定UFS主机2100正保持在空闲模式下。相反，当检测到参考时钟REF_CLK(在操作S230中为“是”)时，UFS装置2200可以确定UFS主机2100进入活动模式。
在操作S240中，参考时钟检测器2255可以生成用于使UFS装置2200进入活动模式的触发信号。
在操作S250中，调节器2260(参见图2)可以响应于触发信号而恢复对UFS装置2200(尤其是对静噪电路2254)供应电源电压，并且UFS装置2200可以进入活动模式。
图7A和图7B示出了图1至图3的UIC层2250的状态机。详细地，图7A示出了UIC层2150的输出端子M-TX的状态机，图7B示出了UIC层2250的输入端子M-RX的状态机。例如，图7A和图7B的状态机可以与在M-PHY协议中定义的I型模块相关联。
参照图2至图4、图7A和图7B，M-PHY协议定义了UIC层2250的高速模式HS-MODE和低速模式LS-MODE。高速模式HS-MODE和低速模式LS-MODE均可以包括突发数据传输模式和省电状态。另外，M-PHY协议将休眠状态HIBERN8定义为超低电状态。高速模式HS-MODE的省电状态可以为暂停状态STALL，并且低速模式LS-MODE的省电状态可以为睡眠状态SLEEP。
例如，图7A和图7B的睡眠状态SLEEP和暂停状态STALL可以对应于参照图2至图6描述的活动模式，并且休眠状态HIBERN8可以对应于参照图2至图6描述的空闲模式。
UFS装置2200甚至可以在作为省电状态的睡眠状态SLEEP或暂停状态STALL与作为超低电状态的休眠状态HIBERN8之间执行模式切换。例如，在休眠状态HIBERN8下，可以不向UIC层2250的至少一些组件供应电源电压。然而，在休眠状态HIBERN8下，可以向UIC层2250的一些组件供应电源电压。即，休眠状态HIBERN8可以是不需要用于UIC层2150与UIC层2250之间的物理连接的Unipro链路启动顺序的状态。
如图所示，在UIC层2250处于休眠状态HIBERN8的情况下，UFS主机2100可以不向UFS装置2200提供参考时钟REF_CLK。在UIC层2250处于睡眠状态SLEEP或暂停状态STALL时，UFS主机2100可以向UFS装置2200提供参考时钟REF_CLK。
与通常情况不同，根据本公开，在UIC层2250处于休眠状态HIBERN8的情况下，可以不向静噪电路2254供应电源电压。因此，在从休眠状态HIBERN8切换到睡眠状态SLEEP或暂停状态STALL时，即使输出端子DOUT_t和DOUT_c的电平从DIF-Z变为DIF-N，静噪电路2254也无法检测到从DIF-Z到DIF-N的变化。相反，参考时钟检测器2255可以检测从UIC层2150接收的参考时钟REF_CLK的切换，并且可以基于检测结果生成用于使UFS装置2200进入活动模式的触发信号。
图8A和图8B示出了图2至图4的UIC层2250的状态机。详细地，图8A示出了UIC层2150的输出端子M-TX的状态机，图8B示出了UIC层2250的输入端子M-RX的状态机。例如，图8A和图8B的状态机可以与在M-PHY协议中定义的II型模块相关联。
除了未定义LINE-CFG状态之外，图8A和图8B的状态机与图7A和图7B的状态机大部分相似。例如，在UIC层2250处于休眠状态HIBERN8的情况下，UFS主机2100可以不向UFS装置2200提供参考时钟REF_CLK。在UIC层2250处于睡眠状态SLEEP或暂停状态STALL的情况下，UFS主机2100可以向UFS装置2200提供参考时钟REF_CLK。
本公开的参考时钟检测器2255检测从UIC层2150接收的参考时钟REF_CLK的切换，并基于检测结果生成用于改变UFS装置2200的操作模式的触发信号。在UIC层2250处于休眠状态HIBERN8的情况下，如参照图7A和图7B所描述的，不向静噪电路2254供电。
图9和图10示出了根据本公开的示例实施例的UFS装置2200的示例配置。例如，图9概念地示出了接口电路如何从活动模式进入空闲模式(例如，HIBERN8状态)，图10概念地示出了接口电路如何从空闲模式(例如，HIBERN8状态)进入活动模式。
参照图9和图10，UFS装置2200可以包括物理层2251、调节器2260和处理器2216。物理层2251可以包括M-PHY接收模块2253、静噪电路2254和参考时钟检测器2255。例如，物理层2251可以被包括在图2至图4的UIC层2250中，并且处理器2216可以被包括在图2的UFS装置控制器2210中。M-PHY接收模块2253可以包括用于处理从UFS主机2100(参见图2)接收的信号的电路(例如，模拟前端)。M-PHY接收模块2253可以通过输入端子DIN_t和DIN_c与线“LINE”连接。线“LINE”、输入端子DIN_t和DIN_c以及M-PHY接收模块2253可以被称为“通道(LANE)”。
在给定时间(或预定时段)期间未接收到参考时钟REF_CLK的情况下，UFS主机2100的UIC层2150(参见图2)可能已经进入休眠状态HIBERN8。在这种情况下，参考时钟检测器2255可以生成用于使UIC层2250进入休眠状态HIBERN8的触发信号，并可以将触发信号传送到调节器2260。
响应于触发信号，调节器2260可以控制提供到UFS装置2200的组件的电源电压。例如，调节器2260可以阻止电源电压PW1被输入到静噪电路2254，并可以阻止电源电压PW2被输入到处理器2216。因此，处理器2216(或受处理器2216控制的单独的***时钟生成器(未示出))可以不生成用于使UFS装置2200操作的***时钟SYS_CLK，并且静噪电路2254可以不工作。
参照图10，在UIC层2250处于休眠状态HIBERN8时，静噪电路2254可以不工作。相反，参考时钟检测器2255可以检测是否接收到参考时钟REF_CLK。参考时钟检测器2255检测参考时钟REF_CLK的边沿，并基于检测结果生成用于使UFS装置2200进入活动模式的触发信号。
调节器2260可以响应于触发信号向物理层M-PHY的断电组件(尤其是静噪电路2254)供应电源电压PW1。调节器2260还可以向处理器2216供应电源电压PW2。处理器2216(或由处理器2216控制的用于生成***时钟的组件(未示出))可以生成***时钟SYS_CLK，并且UFS装置2200可以进入活动模式。
图11示意性地示出了根据本公开的示例实施例的与存储装置相关联的信号的波形。
参照图3和图11，在休眠间隔THIBERN8期间，UIC层2150可以不向UIC层2250传送参考时钟REF_CLK。在休眠间隔THIBERN8期间，连接UIC层2150的输出端子DOUT_t和DOUT_c与UIC层2250的输入端子DIN_t和DIN_c的线“LINE”的状态可以为DIF-Z。在UIC层2250处于休眠间隔THIBERN8之外并且进入睡眠状态SLEEP或暂停状态STALL的情况下，线“LINE”的状态可以切换为DIF-N。
例如，UIC层2250的休眠状态HIBERN8可以对应于休眠间隔THIBERN8。在休眠间隔THIBERN8中，参考时钟检测器2255可以检测是否从UFS主机2100接收到参考时钟REF_CLK。在检测到参考时钟REF_CLK的时间t2，UIC层2250可以进入活动模式(例如，睡眠状态或暂停状态)。
图12示出了根据本公开的实施例的UFS***的操作方法。
参照图3和图12，在UFS主机2100不执行任何操作的情况下，UFS主机2100可以请求UFS装置2200进入空闲模式(S310)。当UFS装置2200准备进入空闲模式时，UFS装置2200向UFS主机2100传送指示***2000可以进入空闲模式的确认信号(S320)，并且UFS主机2100和UFS装置2200进入空闲模式(S330)。与进入空闲模式一起，阻止参考时钟REF_CLK从UFS主机2100到UFS装置2200的传送。
在UFS***2000进入空闲模式之后，参考时钟检测器2255可以监视是否从UFS主机2100接收到参考时钟REF_CLK。之后，当UFS主机2100进入活动模式(S340)时，UFS主机2100可以向UFS装置2200传送参考时钟REF_CLK，并且参考时钟检测器2255可以检测到参考时钟REF_CLK(S350)。参考时钟检测器2255可以基于检测结果生成用于使UFS装置2200进入活动模式的触发信号，并且当调节器2260可以恢复向UFS装置2200的供电时，UFS装置2200可以进入活动模式(S360)。
图13示出了根据本公开的实施例的UFS***的操作方法。图13的示例实施例与图12的实施例大部分类似。然而，UFS装置2200进入空闲模式的方式和UFS装置2200进入空闲模式的定时可以存在区别。
参照图3和图13，UFS主机2100请求UFS装置2200进入空闲模式(S410)，并且UFS装置2200向UFS主机2100传送空闲模式确认信号(S420)。UFS主机2100响应于空闲模式确认信号而进入空闲模式(S430)，并且参考时钟REF_CLK的传送被阻止。当UFS装置2200的参考时钟检测器2255检测到参考时钟REF_CLK的断开(S440)时，UFS装置2200进入空闲模式(S450)。
之后，当UFS主机2100进入活动模式(S460)时，UFS主机2100可以向UFS装置2200传送参考时钟REF_CLK，并且参考时钟检测器2255可以检测到参考时钟REF_CLK(S470)。参考时钟检测器2255可以基于检测结果生成用于使UFS装置2200进入活动模式的触发信号，并且当调节器2260可以恢复向UFS装置2200的供电时，UFS装置2200可以进入活动模式(S480)。
图14示出了根据本公开的实施例的存储***。参照图14，存储***10可以包括存储装置100和存储控制器200。存储***10可以支持多个信道CH1至CHm，并且存储装置100和存储控制器200可以通过多个信道CH1至CHm连接。例如，存储***10可以用诸如固态硬盘(SSD)的存储装置来实现。
存储装置100可以包括多个非易失性存储器件NVM11至NVMmn。非易失性存储器件NVM11至NVMmn中的每一个非易失性存储器件可以通过相关方式与多个信道CH1至CHm之一连接。例如，非易失性存储器件NVM11至NVM1n可以通过通路W11至W1n与第一信道CH1连接，并且非易失性存储器件NVM21至NVM2n可以通过通路W21至W2n与第二信道CH2连接。在实施例中，非易失性存储器件NVM11至NVMmn中的每一个非易失性存储器件可以利用能够根据来自存储控制器200的单独命令而操作的存储单元来实现。例如，非易失性存储器件NVM11至NVMmn中的每一个非易失性存储器件可以利用芯片或裸片(die)来实现，但是本公开不限于此。
存储控制器200可以通过多个信道CH1至CHm与存储装置100交换信号。例如，存储控制器200可以通过信道CH1至CHm将命令CMDa至CMDm、地址ADDRa至ADDRm以及数据DATAa至DATAm传送到存储装置100，或者可以从存储装置100接收数据DATAa至DATAm。
通过每个信道，存储控制器200可以选择与每个信道连接的非易失性存储器件之一，并且可以与选定的非易失性存储器件交换数据。例如，存储控制器200可以选择与第一信道CH1连接的非易失性存储器件NVM11至NVM1n中的非易失性存储器件NVM11。通过第一信道CH1，存储控制器200可以将命令CMDa、地址ADDRa和数据DATAa传送到选定的非易失性存储器件NVM11，或者可以从选定的非易失性存储器件NVM11接收数据DATAa。
存储控制器200可以通过不同的信道并行地与存储装置100交换信号。例如，在存储控制器200通过第一信道CH1将命令CMDa传送到存储装置100的同时，存储控制器200可以通过第二信道CH2将命令CMDb传送到存储装置100。例如，在存储控制器200通过第一信道CH1从存储装置100接收数据DATAa的同时，存储控制器200可以通过第二信道CH2从存储装置100接收数据DATAb。
存储控制器200可以控制存储装置100的整体操作。存储控制器200可以将信号传送到信道CH1至CHm，并且可以控制分别与信道CH1至CHm连接的非易失性存储器件NVM11至NVMmn。例如，存储控制器200可以将命令CMDa和地址ADDRa传送到第一信道CH1，并且可以控制从非易失性存储器件NVM11至NVM1n中选择的非易失性存储器件。
非易失性存储器件NVM11至NVMmn中的每一个非易失性存储器件可以在存储控制器200的控制下操作。例如，非易失性存储器件NVM11可以接收提供到第一信道CH1的命令CMDa、地址ADDRa和数据DATAa，并且可以基于命令CMDa和地址ADDRa对数据DATAa进行编程。例如，非易失性存储器件NVM21可以基于提供到第二信道CH2的命令CMDb和地址ADDRb来读取数据DATAb，并且可以将读取的数据DATAb传送到存储控制器200。
在图14中将实施例示出为存储装置100通过“m”条信道与存储控制器200通信并且存储装置100包括针对每个信道的“n”个非易失性存储器件，但是信道的数目和与一条通道连接的非易失性存储器件的数目可以进行各种改变。
图15是示出了根据本公开的实施例的存储***的框图。参照图15，存储***20可以包括存储装置300和存储控制器400。存储装置300可以对应于非易失性存储器件NVM11至NVMmn之一，其基于图14的多条信道CH1至CHm之一与存储控制器200通信。存储控制器400可以对应于图14的存储控制器200。
存储装置300可以包括第一引脚P11至第八引脚P18、存储器接口电路310、控制逻辑电路320和存储单元阵列330。
存储器接口电路310可以通过第一引脚P11从存储控制器400接收芯片使能信号nCE。存储器接口电路310可以根据芯片使能信号nCE通过第二引脚P12至第八引脚P18向存储控制器400发送信号/从存储控制器400接收信号。例如，当芯片使能信号nCE处于使能状态(例如，处于低电平)时，存储器接口电路310可以通过第二引脚P12至第八引脚P18向存储控制器400发送信号/从存储控制器400接收信号。
存储器接口电路310可以通过第二引脚P12至第四引脚P14从存储控制器400接收命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE。通过第七引脚P17，存储器接口电路310可以从存储控制器400接收数据信号DQ，或者可以将数据信号DQ传送到存储控制器400。命令CMD、地址ADDR和数据“DATA”可以通过数据信号DQ来传送。例如，数据信号DQ可以通过多条数据信号线传送。在这种情况下，第七引脚P17可以包括分别对应于多个数据信号的多个引脚。
存储器接口电路310可以基于写入使能信号nWE的切换定时，从在命令锁存使能信号CLE的使能时段(例如，处于高电平状态)中接收到的数据信号DQ获取命令CMD。存储器接口电路310可以基于写入使能信号nWE的切换定时，从在地址锁存使能信号ALE的使能时段(例如，处于高电平状态)中接收到的数据信号DQ获取地址ADDR。
在实施例中，写入使能信号nWE可以保持静态(例如，高电平或低电平)，然后可以在高电平和低电平之间切换。例如，写入使能信号nWE可以在传送命令CMD或地址ADDR的时段中切换。这样，存储器接口电路310可以基于写入使能信号nWE的切换定时来获取命令CMD或地址ADDR。
存储器接口电路310可以通过第五引脚P15从存储控制器400接收读取使能信号nRE。通过第六引脚P16，存储器接口电路310可以从存储控制器400接收数据选通信号DQS，或者可以将数据选通信号DQS传送到存储控制器400。
在存储装置300输出数据“DATA”的操作中，在输出数据“DATA”之前，存储器接口电路310可以通过第五引脚P15接收读取使能信号nRE的切换。存储器接口电路310可以基于读取使能信号nRE的切换生成数据选通信号DQS的切换。例如，存储器接口电路310可以生成数据选通信号DQS，数据选通信号DQS从读取使能信号nRE开始切换的时间起在给定的延迟(例如，tDQSRE)之后开始切换。存储器接口电路310可以基于数据选通信号DQS的切换定时来传送包括数据“DATA”的数据信号DQ。这样，数据“DATA”可以与数据选通信号DQS的切换定时一致，并且可以被传送到存储控制器400。
在存储装置300接收数据“DATA”的操作中，当从存储控制器400接收到包括数据“DATA”的数据信号DQ时，存储器接口电路310可以从存储控制器400接收数据选通信号DQS的切换以及数据“DATA”。存储器接口电路310可以基于数据选通信号DQS的切换定时从数据信号DQ获取数据“DATA”。例如，存储器接口电路310可以通过在数据选通信号DQS的上升沿和下降沿对数据信号DQ进行采样来获取数据“DATA”。
存储器接口电路310可以通过第八引脚P18将就绪/忙碌信号nR/B传送到存储控制器400。存储器接口电路310可以通过就绪/忙碌信号nR/B将存储装置300的状态信息传送到存储控制器400。当存储装置300处于忙碌状态时(即，当存储装置300的内部操作正在被执行时)，存储器接口电路310可以将指示忙碌状态的就绪/忙碌信号nR/B传送到存储控制器400。当存储装置300处于就绪状态时(即，当存储装置300的内部操作未被执行或完成时)，存储器接口电路310可以将指示就绪状态的就绪/忙碌信号nR/B传送到存储控制器400。例如，在存储装置300响应于页面读取命令从存储单元阵列330读取数据“DATA”的同时，存储器接口电路310可以将指示忙碌状态的就绪/忙碌信号nR/B(例如，低电平)传送到存储控制器400。例如，在存储装置300响应于编程命令对存储单元阵列330中的数据“DATA”进行编程的同时，存储器接口电路310可以将指示忙碌状态的就绪/忙碌信号nR/B传送到存储控制器400。
控制逻辑电路320可以控制存储装置300的各种操作。控制逻辑电路320可以接收由存储器接口电路310获得的命令/地址CMD/ADDR。控制逻辑电路320可以根据接收到的命令/地址CMD/ADDR生成用于控制存储装置300的其余组件的控制信号。例如，控制逻辑电路320可以生成用于对存储单元阵列330中的数据“DATA”进行编程或从存储单元阵列330读取数据“DATA”的各种控制信号。
存储单元阵列330可以在控制逻辑电路320的控制下存储由存储器接口电路310获得的数据“DATA”。在控制逻辑电路320的控制下，存储单元阵列330可以将存储在其中的数据“DATA”输出到存储器接口电路310。
存储单元阵列330可以包括多个存储单元。例如，多个存储单元可以是闪存单元。然而，本公开不限于此。例如，存储单元可以包括电阻随机存取存储器(RRAM)单元、铁电随机存取存储器(FRAM)单元、相变随机存取存储器(PRAM)单元、晶闸管随机存取存储器(TRAM)单元或磁性随机存取存储器(MRAM)单元。以下，将基于存储单元是NAND闪存单元的实施例来描述本公开的实施例。
存储控制器400可以包括第一引脚P21至第八引脚P28以及控制器接口电路410。第一引脚P21至第八引脚P28分别对应于存储装置300的第一引脚P11至第八引脚P18。
控制器接口电路410可以通过第一引脚P21将芯片使能信号nCE传送到存储装置300。控制器接口电路410可以通过第二引脚P22至第八引脚P28向通过芯片使能信号nCE选择的存储装置300发送信号/从该存储装置300接收信号。
控制器接口电路410可以通过第二引脚P22至第四引脚P24将命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE传送到存储装置300。通过第七引脚P27，控制器接口电路410可以将数据信号DQ传送到存储装置300，或者可以从存储装置300接收数据信号DQ。
控制器接口电路410可以将包括命令CMD或地址ADDR的数据信号DQ与写入使能信号nWE的切换一起传送到存储装置300。控制器接口电路410可以通过传送具有使能状态的命令锁存使能信号CLE将包括命令CMD的数据信号DQ传送到存储装置300，并且可以通过传送具有使能状态的地址锁存使能信号ALE将包括地址ADDR的数据信号DQ传送到存储装置300。
控制器接口电路410可以通过第五引脚P25将读取使能信号nRE传送到存储装置300。通过第六引脚P26，控制器接口电路410可以从存储装置300接收数据选通信号DQS，或者可以将数据选通信号DQS传送到存储装置300。
在从存储装置300输出数据“DATA”的操作中，控制器接口电路410可以生成读取使能信号nRE的切换，并且可以将读取使能信号nRE传送到存储装置300。例如，在从存储装置300输出数据“DATA”之前，控制器接口电路410可以生成从静态(例如，高电平或低电平)改变为切换状态的读取使能信号nRE。这样，可以在存储装置300中生成基于读取使能信号nRE而切换的数据选通信号DQS。控制器接口电路410可以从存储装置300接收包括数据“DATA”的数据信号DQ以及数据选通信号DQS的切换。控制器接口电路410可以基于数据选通信号DQS的切换定时从数据信号DQ获取数据“DATA”。
在将数据“DATA”输出到存储装置300的操作中，控制器接口电路410可以生成数据选通信号DQS的切换。例如，在将数据“DATA”传送到存储装置300之前，控制器接口电路410可以生成从静态(例如，高电平或低电平)改变为切换状态的数据选通信号DQS。控制器接口电路410可以基于数据选通信号DQS的切换定时将包括数据“DATA”的数据信号DQ传送到存储装置300。
控制器接口电路410可以通过第八引脚P28从存储装置300接收就绪/忙碌信号nR/B。控制器接口电路410可以基于就绪/忙碌信号nR/B来确定存储装置300的状态信息。
图16示出了图15的存储装置的配置。参照图16，存储装置300可以包括控制逻辑电路320、存储单元阵列330、页面缓冲单元340、电压发生器350和行译码器360。尽管在图16中未示出，但是存储装置300还可以包括图15所示的存储器接口电路310，并且还可以包括列译码器、预译码器(pre-decoder)、温度传感器、命令译码器、地址译码器等。
控制逻辑电路320可以控制存储装置300的各种操作。控制逻辑电路320可以响应于来自存储器接口电路310的命令CMD和/或地址ADDR而输出各种控制信号。例如，控制逻辑电路320可以输出电压控制信号CTRL_vol、行地址X-ADDR和列地址Y-ADDR。
存储单元阵列330可以包括多个存储块BLK1至BLKz(z是整数)，并且多个存储块BLK1至BLKz中的每一个存储块可以包括多个存储单元。存储单元阵列330可以通过位线BL与页面缓冲单元340连接，并且可以通过字线WL、串选择线SSL和接地选择线GSL与行译码器360连接。
在实施例中，存储单元阵列330可以包括三维存储单元阵列，并且三维存储单元阵列可以包括多个NAND串。每个NAND串可以包括与垂直堆叠在衬底上方的字线连接的存储单元。通过引用将以下专利文件并入本文：美国专利7,679,133；8,553,466；8,654,587；8,559,235；以及美国专利公布No.2011/0233648。在实施例中，存储单元阵列330可以包括二维存储单元阵列，并且二维存储单元阵列可以包括在行方向和列方向上布置的多个NAND串。
页面缓冲单元340可以包括多个页面缓冲器PB1至PBn(n为3或更大的整数)，并且多个页面缓冲器PB1至PBn可以通过位线BL与存储单元连接。页面缓冲单元340可以响应于列地址Y-ADDR选择至少一条位线BL。页面缓冲单元340可以根据操作模式而操作为写入驱动器或读出放大器。例如，在编程操作中，页面缓冲单元340可以将与要编程的数据相对应的位线电压施加到选定位线。在读取操作中，页面缓冲单元340可以通过感测选定位线的电流或电压来感测存储在存储单元中的数据。
电压发生器350可以基于电压控制信号CTRL_vol产生用于执行编程、读取和擦除操作的各种电压。例如，电压发生器350可以产生作为字线电压VWL的编程电压、读取电压、编程验证电压、擦除电压等。
响应于行地址X-ADDR，行译码器360可以选择字线WL之一，并且可以选择串选择线SSL之一。例如，行译码器360可以在编程操作中将编程电压/编程验证电压施加到选定字线，并且可以在读取操作中将读取电压施加到选定字线。
图17是用于描述可应用于根据本公开的实施例的UFS装置的3D V-NAND结构的图。在UFS装置的存储模块用3D V-NAND闪存实现的情况下，构成存储模块的多个存储块中的每一个存储块可以由图17所示的等效电路表示。
图17所示的存储块BLKi表示以三维结构形成在衬底上方的三维存储块。例如，可以在垂直于衬底的方向上形成包括在存储块BLKi中的多个NAND串。
参照图17，存储块BLKi可以包括连接在位线BL1、BL2和BL3与公共源极线CSL之间的多个存储NAND串NS11至NS33。多个存储NAND串NS11至NS33中的每一个存储NAND串可以包括串选择晶体管SST、多个存储单元MC1至MC8以及接地选择晶体管GST。在图17中将实施例示出为多个存储NAND串NS11至NS33中的每一个存储NAND串包括8个存储单元MC1至MC8，但是实施例不限于此。
存储NAND串NS11至NS33的串选择晶体管SST可以与串选择线SSL1、SSL2和SSL3连接。多个存储NAND串NS11至NS33的存储单元MC1至MC8可以与栅极线GTL1至GTL8连接。栅极线GTL1至GTL8可以对应于字线，并且栅极线GTL1至GTL8中的一部分栅极线可以对应于虚设字线。多个存储NAND串NS11至NS33的接地选择晶体管GST可以与接地选择线GSL1、GSL2和GSL3连接。多个存储NAND串NS11至NS33的串选择晶体管SST可以与位线BL1、BL2和BL3连接，并且多个存储NAND串NS11至NS33的接地选择晶体管GST可以与公共源极线CSL连接。
相同高度的栅极线(例如，GTL1)可以公共地连接，接地选择线GSL1、GSL2和GSL3可以彼此分开，并且串选择线SSL1、SSL2和SSL3可以彼此分开。在图17中将实施例示出为存储块BLKi与8条栅极线GTL1至GTL8和3条位线BL1至BL3连接，但是实施例不限于此。
图18是用于描述可应用于根据本公开的实施例的UFS装置的3D V-NAND结构的图。参照图18，存储装置1800可以具有芯片到芯片(C2C)结构。C2C结构可以指通过以下方式形成的结构：在第一晶片上制造包括单元区域CELL的上芯片；在不同于第一晶片的第二晶片上制造包括***电路区域PERI的下芯片；然后以接合(bonding)方式连接上芯片和下芯片。例如，接合方式可以包括电连接形成在上芯片的最上金属层中的接合金属和形成在下芯片的最上金属层中的接合金属的方法。例如，当接合金属由铜(Cu)形成时，接合方式可以是Cu-Cu接合方式，并且接合金属也可以由铝或钨形成。
存储装置1800的***电路区域PERI和单元区域CELL均可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
***电路区域PERI可以包括第一衬底210、层间绝缘层215、形成在第一衬底210上的多个电路元件220a、220b和220c、分别与多个电路元件220a、220b和220c连接的第一金属层230a、230b和230c以及形成在第一金属层230a、230b和230c上的第二金属层240a、240b和240c。在实施例中，第一金属层230a、230b和230c可以由具有相对高的电阻的钨形成，并且第二金属层240a、240b和240c可以由具有相对低的电阻的铜形成。
在本说明书中，虽然示出并描述了第一金属层230a、230b和230c以及第二金属层240a、240b和240c，但是第一金属层230a、230b和230c以及第二金属层240a、240b和240c不限于此，并且一个或更多个金属层可以进一步形成在第二金属层240a、240b和240c上。形成在第二金属层240a、240b和240c上的一个或更多个金属层中的至少一部分金属层可以由与形成第二金属层240a、240b和240c的铜的电阻相比具有更低电阻的铝等来形成。
层间绝缘层215可以设置在第一衬底210上，以覆盖多个电路元件220a、220b和220c、第一金属层230a、230b和230c以及第二金属层240a、240b和240c。层间绝缘层215可以包括诸如氧化硅、氮化硅等的绝缘材料。
下接合金属271b和272b可以形成在字线接合区域WLBA中的第二金属层240b上。在字线接合区域WLBA中，***电路区域PERI中的下接合金属271b和272b可以以接合方式与单元区域CELL中的上接合金属371b和372b电连接，并且下接合金属271b和272b以及上接合金属371b和372b可以由铝、铜、钨等形成。
单元区域CELL可以包括至少一个存储块。单元区域CELL可以包括第二衬底1810和公共源极线1820。在第二衬底1810上，多条字线331至338(即，1830)可以沿与第二衬底1810的上表面垂直的方向(即，Z轴方向)堆叠。串选择线和接地选择线可以分别布置在多条字线1830上和下方，并且多条字线1830可以设置在串选择线和接地选择线之间。
在位线接合区域BLBA中，沟道结构CH可以沿与第二衬底1810的上表面垂直的方向延伸，并且可以穿过多条字线1830、串选择线和接地选择线。沟道结构CH可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以与第一金属层350c和第二金属层360c电连接。例如，第一金属层350c可以是位线接触，并且第二金属层360c可以是位线。在实施例中，位线360c可以沿与第二衬底1810的上表面平行的第一方向(即，Y轴方向)延伸。
在图18所示的实施例中，设置了沟道结构CH、位线360c等的区域可以被定义为位线接合区域BLBA。在位线接合区域BLBA中，位线360c可以与构成***电路区域PERI中的页面缓冲器393的电路元件220c电连接。位线360c可以与单元区域CELL中的上接合金属371c和372c连接，并且上接合金属371c和372c可以连接到与页面缓冲器393的电路元件220c连接的下接合金属271c和272c。
在字线接合区域WLBA中，多条字线1830可以沿与第二衬底1810的上表面平行的第二方向(即，X轴方向)延伸，并且可以与多个单元接触插塞341至347(即，1840)连接。字线1830和单元接触插塞1840可以在由以不同长度沿第二方向延伸的多条字线1830中的至少一些字线提供的焊盘处彼此连接。第一金属层350b和第二金属层360b可以顺序地连接到与字线1830连接的每个单元接触插塞1840的上部。单元接触插塞1840可以在字线接合区域WLBA中通过单元区域CELL的上接合金属371b和372b以及***电路区域PERI的下接合金属271b和272b与***电路区域PERI连接。
单元接触插塞1840可以与***电路区域PERI中的提供行译码器394的电路元件220b电连接。在实施例中，提供行译码器394的电路元件220b的操作电压可以不同于提供页面缓冲器393的电路元件220c的操作电压。例如，提供页面缓冲器393的电路元件220c的操作电压可以大于提供行译码器394的电路元件220b的操作电压。
公共源极线接触插塞380可以设置在外部焊盘接合区域PA中。公共源极线接触插塞380可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以与公共源极线1820电连接。第一金属层350a和第二金属层360a可以顺序地堆叠在公共源极线接触插塞380的上部上。例如，设置了公共源极线接触插塞380、第一金属层350a和第二金属层360a的区域可以被定义为外部焊盘接合区域PA。
同时，输入/输出焊盘205和305可以设置在外部焊盘接合区域PA中。参照图18，覆盖第一衬底210的下表面的下绝缘膜201可以形成在第一衬底210下方，并且第一输入/输出焊盘205可以形成在下绝缘膜201上。第一输入/输出焊盘205可以通过第一输入/输出接触插塞203与设置在***电路区域PERI中的多个电路元件220a、220b和220c中的至少一个电路元件连接，并且可以通过下绝缘膜201与第一衬底210分开。另外，侧绝缘膜可以设置在第一输入/输出接触插塞203和第一衬底210之间，以使第一输入/输出接触插塞203和第一衬底210电隔离。
参照图18，覆盖第二衬底1810的上表面的上绝缘膜301可以形成在第二衬底1810上，并且第二输入/输出焊盘305可以设置在上绝缘膜301上。第二输入/输出焊盘305可以通过第二输入/输出接触插塞303与设置在***电路区域PERI中的多个电路元件220a、220b和220c中的至少一个电路元件连接。
根据实施例，第二衬底1810和公共源极线1820可以不设置在设置了第二输入/输出接触插塞303的区域中。而且，第二输入/输出焊盘305可以在第三方向(即，Z轴方向)上不与字线1830交叠。参照图18，第二输入/输出接触插塞303可以在与第二衬底1810的上表面平行的方向上与第二衬底1810分开，并可以穿过单元区域CELL的层间绝缘层315，并且可以与第二输入/输出焊盘305连接。
根据实施例，可以选择性地形成第一输入/输出焊盘205和第二输入/输出焊盘305。例如，存储装置1800可以仅包括设置在第一衬底210上的第一输入/输出焊盘205，或者可以仅包括设置在第二衬底1810上的第二输入/输出焊盘305。或者，存储装置1800可以包括第一输入/输出焊盘205和第二输入/输出焊盘305二者。
在单元区域CELL和***电路区域PERI各自包括的外部焊盘接合区域PA和位线接合区域BLBA中的每一者中，最上金属层中的金属图案可以设置为虚设图案，或者可以不存在最上金属层。
在外部焊盘接合区域PA中，存储装置1800可以在***电路区域PERI的最上金属层中包括与形成在单元区域CELL的最上金属层中的上金属图案372a对应并且与单元区域CELL的上金属图案372a具有相同形状的下金属图案273a。在***电路区域PERI中，形成在***电路区域PERI的最上金属层中的下金属图案273a可以不与接触连接。如在上面的描述中，在外部焊盘接合区域PA中，可以在单元区域CELL的最上金属层中形成与形成在***电路区域PERI的最上金属层中的下金属图案对应并且与***电路区域PERI的下金属图案具有相同形状的上金属图案。
下接合金属271b和272b可以形成在字线接合区域WLBA中的第二金属层240b上。在字线接合区域WLBA中，***电路区域PERI的下接合金属271b和272b可以通过Cu-Cu接合方式与单元区域CELL的上接合金属371b和372b电连接。
而且，在位线接合区域BLBA中，可以在单元区域CELL的最上金属层中形成与形成在***电路区域PERI的最上金属层中的下金属图案252对应并且与***电路区域PERI的下金属图案252具有相同形状的上金属图案392。可以在形成在单元区域CELL的最上金属层中的上金属图案392上不形成接触。
根据本公开，与基于输入到输入端子的包的电平变化来改变电力状态的常规方式不同，因为基于参考时钟改变电力状态，所以可以进一步减小存储装置在空闲模式下的功耗。
尽管已经参照本公开的实施例描述了本公开，但是对于本领域普通技术人员而言将显而易见的是，在不脱离如在所附权利要求中所阐述的本公开的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种存储装置，所述存储装置包括：
接口电路，所述接口电路被配置为与主机装置交换数据，所述接口电路包括：
第一输入端子，所述第一输入端子被配置为从所述主机装置接收第一信号，
第二输入端子，所述第二输入端子被配置为从所述主机装置接收第二信号，所述第二信号与所述第一信号是互补的，
静噪电路，所述静噪电路被配置为检测所述第一信号的电平和所述第二信号的电平，以及
参考时钟检测器，所述参考时钟检测器被配置为检测来自所述主机装置的参考时钟的接收；以及
电力管理器，所述电力管理器被配置为向所述接口电路供应电力，使得所述电力管理器基于所述参考时钟检测器是否检测到来自所述主机装置的所述参考时钟的所述接收来选择性地向所述静噪电路供应所述电力。
2.根据权利要求1所述的存储装置，其中，所述参考时钟检测器进一步被配置为，
在所述存储装置处于活动模式时检测所述参考时钟的所述接收的中断，并且
响应于检测到所述参考时钟的所述接收的所述中断，生成第一触发信号。
3.根据权利要求2所述的存储装置，其中，所述电力管理器进一步被配置为响应于所述第一触发信号阻止向所述静噪电路供应所述电力。
4.根据权利要求1所述的存储装置，其中，所述参考时钟检测器进一步被配置为，
在所述存储装置处于空闲模式时检测所述参考时钟的所述接收的恢复，并且
响应于检测到所述参考时钟的所述接收的所述恢复，生成第二触发信号。
5.根据权利要求4所述的存储装置，其中，所述电力管理器进一步被配置为响应于所述第二触发信号向所述静噪电路供应所述电力。
6.根据权利要求1所述的存储装置，其中，所述接口电路是用包括物理层的通用闪存互连层来实现的，所述物理层中包括所述静噪电路和所述参考时钟检测器。
7.根据权利要求2所述的存储装置，其中，所述第一触发信号指示所述接口电路从暂停状态或睡眠状态进入休眠状态。
8.根据权利要求4所述的存储装置，其中，所述第二触发信号指示所述接口电路从休眠状态进入暂停状态或睡眠状态。
9.根据权利要求1所述的存储装置，其中，所述接口电路按照通用闪存协议与所述主机装置通信。
10.一种存储***，所述存储***包括：
主机装置，所述主机装置包括第一接口电路，所述第一接口电路包括被配置为发送第一信号和第二信号的发送信道，所述第二信号与所述第一信号是互补的；以及
存储装置，所述存储装置包括第二接口电路，所述第二接口电路包括：
接收信道，所述接收信道被配置为接收所述第一信号和所述第二信号，
静噪电路，所述静噪电路被配置为检测所述第一信号的电平和所述第二信号的电平，以及
参考时钟检测器，所述参考时钟检测器被配置为检测来自所述主机装置的参考时钟的接收，其中，
所述存储装置的操作模式基于所述参考时钟检测器是否检测到来自所述主机装置的所述参考时钟的所述接收在活动模式和空闲模式之间变化。
11.根据权利要求10所述的存储***，其中，所述存储装置还包括：
电力管理器，所述电力管理器被配置为向所述第二接口电路供应电力。
12.根据权利要求11所述的存储***，其中，
所述参考时钟检测器进一步被配置为，在所述存储装置处于所述活动模式时，检测所述参考时钟的所述接收的中断，并且
所述电力管理器进一步被配置为，响应于所述参考时钟检测器检测到所述参考时钟的所述接收的所述中断，阻止所述电力被供应到所述静噪电路。
13.根据权利要求12所述的存储***，其中，在所述存储装置处于所述活动模式时所述参考时钟的所述接收的所述中断指示所述第二接口电路从暂停状态或睡眠状态进入休眠状态。
14.根据权利要求11所述的存储***，其中，
所述参考时钟检测器进一步被配置为，在所述存储装置处于所述空闲模式时，检测所述参考时钟的所述接收的恢复，并且
所述电力管理器进一步被配置为，响应于所述参考时钟检测器检测到所述参考时钟的所述接收的所述恢复，向所述静噪电路供应所述电力。
15.根据权利要求14所述的存储***，其中，在所述存储装置处于所述空闲模式时所述参考时钟的所述接收的所述恢复指示所述第二接口电路从休眠状态进入暂停状态或睡眠状态。
16.根据权利要求11所述的存储***，其中，所述第一接口电路和所述第二接口电路均是用包括物理层的通用闪存互连层来实现的。
17.一种操作存储装置的方法，所述存储装置包括接口电路，所述接口电路具有接收信道和静噪电路，所述接收信道被配置为从主机装置接收第一信号和第二信号，所述静噪电路被配置为检测所述第一信号的电平和所述第二信号的电平，所述第二信号与所述第一信号是互补的，所述方法包括：
由参考时钟检测器检测来自所述主机装置的参考时钟的接收；以及
由电力管理器基于所述参考时钟检测器是否检测到来自所述主机装置的所述参考时钟的所述接收来选择性地向所述静噪电路供应电力。
18.根据权利要求17所述的方法，其中，所述的选择性地向所述静噪电路供应电力包括：
响应于检测到所述参考时钟的所述接收的中断，暂停向所述静噪电路的供电。
19.根据权利要求17所述的方法，其中，所述的选择性地向所述静噪电路供应电力包括：
响应于检测到所述参考时钟的所述接收的恢复，恢复向所述静噪电路的供电。
20.根据权利要求17所述的方法，其中，所述接口电路是用包括物理层的通用闪存互连层来实现的，所述物理层中包括所述接收信道和所述静噪电路。
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