KR20210079615A - 표시 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 발광 영역 및 비발광 영역을 포함하는 기판, 상기 기판 상에 형성되고 회로 소자들이 배치되는 회로 소자층, 상기 회로 소자층을 커버하는 오버코트층, 상기 비발광 영역에서 상기 오버코트층 상에 형성되고, 반사층이 개재된 다중층으로 구성되는 보조 전극, 상기 보조 전극을 커버하는 전자 수송층 및 상기 전자 수송층 상에 형성되는 캐소드 전극을 포함하되, 상기 보조 전극은, 상기 다중층을 관통하는 전극홀을 포함하고, 상기 반사층은, 상기 전극홀의 측벽으로부터 내측을 향해 돌출되며, 상기 캐소드 전극과 컨택되는 적어도 하나의 돌기를 포함하는 표시 장치 및 그의 제조 방법에 관한 것이다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 다양한 형태의 표시 장치가 개발되고 있다. 최근에는 액정 표시 장치(Liquid Crystal Display; LCD), 플라즈마 표시 장치(Plasma Display Panel; PDP), 유기 발광 표시 장치(Organic Light Emitting Display; OLED)와 같은 여러 가지 표시 장치가 활용되고 있다.
유기 발광 표시 장치를 구성하는 유기 발광 소자는 자체 발광형으로서, 별도의 광원을 필요로 하지 않으므로 표시 장치의 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
실시 예들은 발광 소자의 애노드 전극을 구성하는 반사층의 이온 전이(ion migration)를 이용하여 발광 소자의 캐소드 전극과 보조 전극을 연결하는 표시 장치 및 그의 제조 방법을 제공한다.
일 실시 예에 따른 표시 장치는, 발광 영역 및 비발광 영역을 포함하는 기판, 상기 기판 상에 형성되고 회로 소자들이 배치되는 회로 소자층, 상기 회로 소자층을 커버하는 오버코트층, 상기 비발광 영역에서 상기 오버코트층 상에 형성되고, 반사층이 개재된 다중층으로 구성되는 보조 전극, 상기 보조 전극을 커버하는 전자 수송층 및 상기 전자 수송층 상에 형성되는 캐소드 전극을 포함하되, 상기 보조 전극은, 상기 다중층을 관통하는 전극홀을 포함하고, 상기 반사층은, 상기 전극홀의 측벽으로부터 내측을 향해 돌출되며, 상기 캐소드 전극과 컨택되는 적어도 하나의 돌기를 포함할 수 있다.
상기 적어도 하나의 돌기는, 비정형으로 형성될 수 있다.
상기 적어도 하나의 돌기는, 적어도 일 영역이 역테이퍼진 형태를 가질 수 있다.
상기 전자 수송층은, 상기 적어도 하나의 돌기 상에서 불연속적으로 형성되고, 상기 캐소드 전극은, 상기 적어도 하나의 돌기 상에서 연속적으로 형성될 수 있다.
상기 전자 수송층은, 상기 적어도 하나의 돌기의 일 영역을 커버하고 다른 영역을 노출하도록 형성될 수 있다.
상기 캐소드 전극은, 상기 적어도 하나의 돌기의 상기 노출된 다른 영역을 커버할 수 있다.
상기 보조 전극은, 은 또는 은 합금으로 구성될 수 있다.
상기 보조 전극은, 제1 투명 도전층, 상기 투명 도전층 상에 배치된 상기 반사층 및 상기 반사층 상에 배치된 제2 투명 도전층을 포함할 수 있다.
상기 회로 소자층은, 상기 기판 상에 형성되고 전원 라인에 연결되는 보조 배선, 상기 보조 배선을 커버하는 적어도 하나의 절연층 및 상기 적어도 하나의 절연층 상에 형성되고, 컨택홀을 통해 상기 보조 배선에 연결되는 브릿지 전극을 포함하고, 상기 보조 배선은, 상기 오버코트층을 관통하는 비아홀을 통해 상기 브릿지 전극에 연결될 수 있다.
상기 전극홀은, 상기 비아홀에 대응하는 영역에 형성될 수 있다.
상기 표시 장치는, 상기 발광 영역에서 상기 오버코트층 상에 형성되는 애노드 전극, 상기 오버코트층 상에 형성되고, 상기 애노드 전극 및 상기 보조 전극의 가장자리 영역을 커버하는 뱅크 및 상기 뱅크에 의해 커버되지 않은 상기 애노드 전극의 중앙 영역에 형성되는 발광층을 더 포함하되, 상기 전자 수송층 및 상기 캐소드 전극은, 상기 발광 영역 및 상기 비발광 영역 상에 넓게 형성될 수 있다.
상기 표시 장치는, 상기 애노드 전극 및 상기 발광층 사이에 개재되는 정공 주입층 및 정공 수송층 중 적어도 하나를 더 포함할 수 있다.
일 실시 예에 따른 표시 장치의 제조 방법은, 발광 영역 및 비발광 영역을 포함하는 기판 상에 회로 소자층을 형성하는 단계, 상기 회로 소자층을 커버하는 오버코트층을 형성하는 단계, 상기 비발광 영역에서 상기 오버코트층 상에, 반사층을 포함하는 다중층을 적층하여 보조 전극을 형성하는 단계, 상기 보조 전극에 상기 다중층을 관통하는 전극홀을 형성하는 단계, 상기 반사층의 이온 전이가 유도되도록 상기 기판을 처리하는 단계, 상기 보조 전극을 커버하는 전자 수송층을 형성하는 단계 및 상기 전자 수송층 상에 캐소드 전극을 형성하는 단계를 포함할 수 있다.
상기 기판을 처리하는 단계는, 상기 기판을 상온에 방치하는 단계 또는 상기 기판을 열, 오존 또는 황화 수소로 처리하는 단계를 포함할 수 있다.
상기 기판을 처리함에 따라, 상기 반사층에, 상기 전극홀의 측벽으로부터 내측으로 돌출된 적어도 하나의 돌기가 형성될 수 있다.
상기 전자 수송층을 형성하는 단계 및 상기 캐소드 전극을 형성하는 단계는, 증발 증착법 또는 물리적 기상 증착법을 통해 수행될 수 있다.
상기 전자 수송층은, 상기 적어도 하나의 돌기 상에서 불연속적으로 형성되고, 상기 캐소드 전극은, 상기 적어도 하나의 돌기 상에서 연속적으로 형성될 수 있다.
상기 캐소드 전극은, 상기 전자 수송층에 의해 커버되지 않은 상기 적어도 하나의 돌기의 노출된 영역을 커버할 수 있다.
상기 회로 소자층을 형성하는 단계는, 상기 기판 상에 보조 배선을 형성하는 단계, 상기 보조 배선을 커버하는 적어도 하나의 절연층을 형성하는 단계 및 상기 적어도 하나의 절연층 상에, 컨택홀을 통해 상기 보조 배선에 연결되는 브릿지 전극을 형성하는 단계를 포함할 수 있다.
상기 방법은, 상기 회로 소자층을 커버하는 오버코트층을 형성하는 단계 이후에, 상기 오버코트층에 비아홀을 형성하는 단계를 더 포함하고, 상기 보조 전극은, 상기 비아홀을 통해 상기 브릿지 전극에 연결될 수 있다.
실시 예들에 따른 표시 장치 및 그의 제조 방법은 발광 소자의 캐소드 전극과 보조 전극 사이의 연결 구조 및 연결 방법을 단순화하여 캐소드 전극과 보조 전극 사이의 저항을 감소시킬 수 있다.
실시 예들에 따른 표시 장치 및 그의 제조 방법은 소비 전력과 발열을 감소시키고 화질을 향상시킬 수 있다.
실시 예들에 따른 표시 장치 및 그의 제조 방법은 수명이 길고 효율이 높으며 균일도 있는 대면적 표시 패널의 구현을 가능하게 한다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 2는 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다.
도 3은 일 실시 예에 따른 표시 패널의 단면도이다.
도 4는 도 3의 AA 영역을 확대한 단면도이다.
도 5 내지 도 20은 일 실시 예에 따른 표시 장치의 제조 방법을 나타낸 도면들이다.
이하, 도면을 참조하여 다양한 실시 예들을 설명한다. 본 명세서에서, 어떤 구성 요소(또는 영역, 층, 부분 등)가 다른 구성 요소 "상에 있다.", "연결된다.", 또는 "결합된다."고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성 요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면 부호는 동일한 구성 요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 다양한 실시 예들의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
"아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다." 또는 "가지다." 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 1을 참조하면, 표시 장치(1)는 타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30), 전원 공급부(40) 및 표시 패널(50)을 포함한다.
타이밍 제어부(10)는 외부로부터 영상 신호(RGB) 및 제어 신호(CS)를 수신할 수 있다. 영상 신호(RGB)는 복수의 계조 데이터를 포함할 수 있다. 제어 신호(CS)는 예를 들어, 수평 동기 신호, 수직 동기 신호 및 메인 클럭 신호를 포함할 수 있다.
타이밍 제어부(10)는 영상 신호(RGB) 및 제어 신호(CS)를 표시 패널(50)의 동작 조건에 적합하도록 처리하여, 영상 데이터(DATA), 게이트 구동 제어 신호(CONT1), 데이터 구동 제어 신호(CONT2) 및 전원 공급 제어 신호(CONT3)를 생성 및 출력할 수 있다.
게이트 구동부(20)는 복수의 제1 게이트 라인들(GL11~GL1n)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 게이트 구동부(20)는 타이밍 제어부(10)로부터 출력되는 게이트 구동 제어 신호(CONT1)에 기초하여, 게이트 신호들을 생성할 수 있다. 게이트 구동부(20)는 생성된 게이트 신호들을 복수의 제1 게이트 라인들(GL11~GL1n)을 통해 화소(PX)들에 제공할 수 있다.
다양한 실시 예에서, 게이트 구동부(20)는 복수의 제2 게이트 라인들(GL21~GL2n)을 통해 표시 패널(50)의 화소(PX)들과 더 연결될 수 있다. 게이트 구동부(20)는 복수의 제2 게이트 라인들(GL21~GL2n)을 통해 센싱 신호를 화소(PX)들에 제공할 수 있다. 센싱 신호는 화소(PX)들 내부에 마련되는 구동 트랜지스터 및/또는 발광 소자의 특정을 측정하기 위해 공급될 수 있다.
데이터 구동부(30)는 복수의 데이터 라인들(DL1~DLm)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 데이터 구동부(30)는 타이밍 제어부(10)로부터 출력되는 영상 데이터(DATA) 및 데이터 구동 제어 신호(CONT2)에 기초하여, 데이터 신호들을 생성할 수 있다. 데이터 구동부(30)는 생성된 데이터 신호들을 복수의 데이터 라인들(DL1~DLm)을 통해 화소(PX)들에 제공할 수 있다.
다양한 실시 예에서, 데이터 구동부(30)는 복수의 센싱 라인들(또는, 레퍼런스 라인들)(SL1~SLm)을 통해 표시 패널(50)의 화소(PX)들과 더 연결될 수 있다. 데이터 구동부(30)는 복수의 센싱 라인들(SL1~SLm)을 통해 기준 전압(또는, 센싱 전압, 초기화 전압)을 화소(PX)들에 제공하거나, 화소(PX)들로부터 피드백되는 전기적 신호에 기초하여 화소(PX)들의 상태를 센싱할 수 있다.
전원 공급부(40)는 복수의 전원 라인들(PL1, PL2)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 전원 공급부(40)는 전원 공급 제어 신호(CONT3)에 기초하여 표시 패널(50)에 제공될 구동 전압을 생성할 수 있다. 구동 전압은 예를 들어 고전위 구동 전압(ELVDD) 및 저전위 구동 전압(ELVSS)을 포함할 수 있다. 전원 공급부(40)는 생성된 구동 전압들(ELVDD, ELVSS)을 대응되는 전원 라인(PL1, PL2)을 통해 화소(PX)들에 제공할 수 있다.
표시 패널(50)에는 복수의 화소(PX)(또는, 서브 화소로 명명됨)들이 배치된다. 화소(PX)들은 예를 들어, 표시 패널(50) 상에 매트릭스 형태로 배열될 수 있다.
각각의 화소(PX)는 대응되는 게이트 라인 및 데이터 라인에 전기적으로 연결될 수 있다. 이러한 화소(PX)들은 제1 게이트 라인들(GL11~GL1n) 및 데이터 라인들(DL1~DLm)을 통해 공급되는 게이트 신호 및 데이터 신호에 대응하는 휘도로 발광할 수 있다.
각각의 화소(PX)는 제1 내지 제3 색 중 어느 하나의 색을 표시할 수 있다. 일 실시 예에서, 각각의 화소(PX)는 레드, 그린 및 블루 중 어느 하나의 색을 표시할 수 있다. 다른 실시 예에서, 각각의 화소(PX)는 시안, 마젠타 및 옐로우 중 어느 하나의 색을 표시할 수 있다. 다양한 실시 예에서, 화소(PX)들은 4개 이상의 색들 중 어느 하나를 표시하도록 구성될 수 있다. 예를 들어, 각각의 화소(PX)는 레드, 그린, 블루 및 화이트 중 어느 하나의 색을 표시할 수도 있다.
타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30) 및 전원 공급부(40)는 각각 별개의 집적 회로(Integrated Circuit; IC)로 구성되거나 적어도 일부가 통합된 집적 회로로 구성될 수 있다. 예를 들어, 데이터 구동부(30) 및 전원 공급부(40) 중 적어도 하나가 타이밍 제어부(10)와 통합된 집적 회로로 구성될 수 있다.
또한, 도 1에서는 게이트 구동부(20)와 데이터 구동부(30)가 표시 패널(50)과 별개의 구성 요소로써 도시되지만, 게이트 구동부(20) 및 데이터 구동부(30) 중 적어도 하나는 표시 패널(50)과 일체로 형성되는 인 패널(In Panel) 방식으로 구성될 수 있다. 예를 들어, 게이트 구동부(20)는 게이트 인 패널(Gate In Panel; GIP) 방식에 따라 표시 패널(50)과 일체로 형성될 수 있다.
도 2는 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다. 도 2는 i번째 제1 게이트 라인(GL1i)과 j번째 데이터 라인(DLj)에 연결되는 화소(PXij)를 예로써 도시한다.
도 2를 참조하면, 화소(PX)는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 센싱 트랜지스터(SST), 스토리지 커패시터(Cst) 및 발광 소자(LD)를 포함한다.
스위칭 트랜지스터(ST)의 제1 전극(예를 들어, 소스 전극)은 j번째 데이터 라인(DLj)과 전기적으로 연결되고, 제2 전극(예를 들어, 드레인 전극)은 제1 노드(N1)와 전기적으로 연결된다. 스위칭 트랜지스터(ST)의 게이트 전극은 i번째 제1 게이트 라인(GL1i)과 전기적으로 연결된다. 스위칭 트랜지스터(ST)는 i번째 제1 게이트 라인(GL1i)으로 게이트 온 레벨의 게이트 신호가 인가될 때 턴 온되어, j번째 데이터 라인(DLj)으로 인가되는 데이터 신호를 제1 노드(N1)로 전달한다.
스토리지 커패시터(Cst)의 제1 전극은 제1 노드(N1)와 전기적으로 연결되고, 제2 전극은 발광 소자(LD)의 제1 전극에 연결된다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 인가되는 전압과 발광 소자(LD)의 제1 전극에 인가되는 전압의 차이에 대응하는 전압을 충전할 수 있다.
구동 트랜지스터(DT)의 제1 전극(예를 들어, 소스 전극)은 고전위 구동 전압(ELVDD)을 제공받도록 구성되고, 제2 전극(예를 들어, 드레인 전극)은 발광 소자(LD)의 제1 전극(예를 들어, 제1 전극)에 전기적으로 연결된다. 구동 트랜지스터(DT)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결된다. 구동 트랜지스터(DT)는 제1 노드(N1)를 통해 게이트 온 레벨의 전압이 인가될 때 턴 온되고, 게이트 전극에 제공되는 전압에 대응하여 발광 소자(LD)를 흐르는 구동 전류의 양을 제어할 수 있다.
센싱 트랜지스터(SST)의 제1 전극(예를 들어, 소스 전극)은 j번째 센싱 라인(SLj)과 전기적으로 연결되고, 제2 전극(예를 들어, 드레인 전극)은 발광 소자(LD)의 제1 전극(예를 들어, 제1 전극)에 전기적으로 연결된다. 센싱 트랜지스터(SST)의 게이트 전극은 i번째 제2 게이트 라인(GL2i)에 전기적으로 연결된다. 센싱 트랜지스터(SST)는 i번째 제2 게이트 라인(GL2i)으로 게이트 온 레벨의 센싱 신호가 인가될 때 턴 온되어, j번째 센싱 라인(SLj)으로 인가되는 기준 전압을 발광 소자(LD)의 제1 전극으로 전달한다.
발광 소자(LD)는 구동 전류에 대응하는 광을 출력한다. 발광 소자(LD)는 레드, 그린, 블루 및 화이트 중 어느 하나의 색에 대응하는 광을 출력할 수 있다. 발광 소자(LD)는 유기 발광 다이오드(Organic Light Emitting Diode; OLED), 또는 마이크로 내지 나노 스케일 범위의 크기를 가지는 초소형 무기 발광 다이오드일 수 있으나, 본 실시 예가 이에 한정되지 않는다. 이하에서는, 발광 소자(LD)가 유기 발광 다이오드로 구성되는 실시 예를 참조하여 본 실시 예의 기술적 사상을 설명한다.
본 실시 예에서 화소(PXij)들의 구조가 도 2에 도시된 것으로 한정되지 않는다. 실시 예에 따라, 화소(PXij)들은 구동 트랜지스터(DT)의 문턱 전압을 보상하거나, 구동 트랜지스터(DT)의 게이트 전극의 전압 및/또는 발광 소자(LD)의 제1 전극의 전압을 초기화하기 위한 적어도 하나의 소자를 더 포함할 수 있다.
도 2에서는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 센싱 트랜지스터(SST)가 NMOS 트랜지스터인 예가 도시되지만, 본 발명은 이로써 한정되지 않는다. 예를 들어, 각각의 화소(PX)를 구성하는 트랜지스터들 중 적어도 일부 또는 전부는 PMOS 트랜지스터로 구성될 수 있다. 다양한 실시 예에서, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 센싱 트랜지스터(SST) 각각은 저온 폴리 실리콘(Low Temperature Poly Silicon; LTPS) 박막 트랜지스터, 산화물 박막 트랜지스터 또는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막 트랜지스터로 구현될 수 있다.
도 3은 일 실시 예에 따른 표시 패널의 단면도이다. 도 4는 도 3의 AA 영역을 확대한 단면도이다.
도 3을 참조하면, 일 실시 예에 따른 화소(PX)는 기판(100), 기판(100) 상에 형성되고 적어도 하나의 회로 소자가 구비되는 회로 소자층 및 발광 소자(LD)가 구비되는 발광 소자층을 포함할 수 있다.
기판(100)은 표시 패널(50)의 베이스 기재로서, 투광성 기판일 수 있다. 기판(100)은 유리 또는 강화 유리를 포함하는 경성 기판(rigid substrate) 또는 플라스틱 재질의 가요성 기판(flexible substrate)일 수 있다. 예를 들어, 기판(100)은 폴리이미드(Polyimide), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate; PET), 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN), 폴리카보네이트(polycarbonate; PC) 등의 플라스틱 재료로 형성될 수 있다. 그러나 기판(100)의 재질이 이로써 한정되지 않는다. 이러한 기판(100)은 패드 영역(PA)과 표시 영역(AA)을 포함할 수 있다.
회로 소자층은 기판(100) 상에 형성되며, 화소(PX)를 구성하는 회로 소자들(예를 들어, 트랜지스터 및 커패시터 등) 및 배선들을 포함할 수 있다.
기판(100) 상에는 제1 도전층(120)이 배치될 수 있다. 제1 도전층(120)은 광 차단층(121), 스토리지 커패시터(Cst)의 하부 전극(122) 및 보조 배선(123)을 포함할 수 있다. 보조 배선(123)은 저전위 구동 전압(ELVSS)이 인가되는 제2 전원 라인(PL2)과 연결될 수 있다. 광 차단층(121)은 액티브층(140), 특히, 채널(141)과 평면 상에서 중첩되도록 배치되어, 외부광으로부터 산화물 반도체 소자를 보호할 수 있다. 스토리지 커패시터(Cst)의 하부 전극(122)은 광 차단층(121)과 하나의 패턴으로써 일체로 형성될 수 있다. 그러나 본 실시 예가 이로써 한정되지 않는다.
버퍼층(130)은 광 차단층(121) 및 보조 배선(123)을 커버하도록 기판(100) 상에 배치된다. 버퍼층(130)은 기판(100)으로부터 이온이나 불순물이 확산되는 것을 방지하고, 수분 침투를 차단할 수 있다. 또한, 버퍼층(130)은 기판(100)의 표면 평탄도를 향상시킬 수 있다. 버퍼층(130)은 산화물 및 질화물 등의 무기물, 유기물 또는 유무기 복합물을 포함할 수 있으며, 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 버퍼층(130)은 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 실리콘 옥사이드로 이루어진 삼중층 이상의 구조를 가질 수 있다.
버퍼층(130) 상에는 액티브층(140)이 형성될 수 있다. 액티브층(140)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 실리콘계 반도체 물질로는 비정질 실리콘(Amorphous Silicon) 또는 다결정 실리콘(Polycrystalline Silicon)이 이용될 수 있다. 산화물계 반도체 물질로는 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물(InSnGaZnO), 3원계 금속 산화물인 인듐 갈륨 아연 산화물(InGaZnO), 인듐 주석 아연 산화물(InSnZnO), 인듐 알루미늄 아연 산화물(InAlZnO), 주석 갈륨 아연 산화물(SnGaZnO), 알루미늄 갈륨 아연 산화물(AlGaZnO), 주석 알루미늄 아연 산화물(SnAlZnO), 2원계 금속 산화물인 인듐 아연 산화물(InZnO), 주석 아연 산화물(SnZnO), 알루미늄 아연 산화물(AlZnO), 아연 마그네슘 산화물(ZnMgO), 주석 마그네슘 산화물(SnMgO), 인듐 마그네슘 산화물(InMgO), 인듐 갈륨 산화물(InGaO), 인듐 산화물(InO), 주석 산화물(SnO), 아연 산화물(ZnO) 등이 이용될 수 있다.
액티브층(140)은 p형 또는 n형의 불순물을 포함하는 소스 영역(142)과 드레인 영역(143), 및 소스 영역(142) 및 드레인 영역(143) 사이에 형성된 채널(141)을 포함할 수 있다. 액티브층(140)의 일 영역은 스토리지 커패시터(Cst)의 중간 전극(144)을 형성할 수 있다. 중간 전극(144)은 하부 전극(122)과 적어도 일 영역이 중첩하도록 배치될 수 있다. 제1 도전층(120)에 형성된 하부 전극(122)과 액티브층(140)에 형성된 중간 전극(144) 사이에 전계가 형성되어 스토리지 커패시터(Cst)로 기능할 수 있다.
게이트 절연층(150)은 후술되는 게이트 전극(161) 및 패드(162)가 형성될 영역에 대응하여 배치될 수 있다. 예를 들어, 게이트 절연층(150)은 액티브층(140)의 채널(141) 상에 형성될 수 있다. 게이트 절연층(150)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
게이트 절연층(150) 상에는 제2 도전층(160)이 배치될 수 있다. 제2 도전층(160)은 게이트 전극(161)을 포함할 수 있다. 게이트 전극(161)은 액티브층(140)의 채널(141)에 대응하는 위치에 배치될 수 있다. 게이트 전극(161)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(161)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(161)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
제2 도전층(160)은 패드(162)를 더 포함할 수 있다. 패드(162)는 패드 영역(PA)에 배치될 수 있다. 이러한 패드(162)는 패드 영역(PA)에 마련되는 배선들을 통해 타이밍 제어부(10) 및/또는 전원 공급부(40) 등에 전기적으로 연결될 수 있다. 패드(162)는 게이트 전극(161)과 동일한 물질로 구성되고, 동일한 공정을 통해 형성될 수 있다. 그러나 본 발명이 이로써 한정되지 않는다.
제2 도전층(160) 상에는 층간 절연층(170)이 형성될 수 있다. 층간 절연층(170)은 제2 도전층(160)을 구성하는 게이트 전극(161)과 패드(162)를 커버한다. 층간 절연층(170)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다.
층간 절연층(170) 상에는 제3 도전층(180)이 형성될 수 있다. 제3 도전층(180)은 소스 전극(181) 및 드레인 전극(182)을 포함할 수 있다. 소스 전극(181) 및 드레인 전극(182)은 층간 절연층(170) 상에 소정 간격 이격되어 배치된다. 소스 전극(181) 및 드레인 전극(182)은 층간 절연층(170)을 관통하는 컨택홀을 통해 액티브층(140)의 소스 영역(142) 및 드레인 영역(143)에 각각 연결될 수 있다.
소스 전극(181) 및 드레인 전극(182)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 소스 전극(181) 및 드레인 전극(182)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다.
소스 전극(181), 드레인 전극(182), 게이트 전극(161) 및 이들에 대응되는 액티브층(140)은 트랜지스터를 구성할 수 있다. 트랜지스터는 예를 들어, 구동 트랜지스터(DT) 또는 스위칭 트랜지스터(ST)일 수 있다. 도 4에서는, 드레인 전극(182)이 발광 소자(LD)의 애노드 전극(210)에 연결되는 구동 트랜지스터(DT)가 예로써 도시되었다.
제3 도전층(180)은 스토리지 커패시터(Cst)의 상부 전극(183)을 더 포함할 수 있다. 일 실시 예에서, 상부 전극(183)은 구동 트랜지스터(DT)의 드레인 전극(182)과 일체로 형성될 수 있다. 그러나 본 실시 예가 이로써 한정되지 않는다. 상부 전극(183)은 중간 전극(144)과 적어도 일 영역이 중첩하여 배치될 수 있다. 액티브층(140)에 형성된 중간 전극(144)과 제3 도전층(180)에 형성된 상부 전극(183) 사이에 전계가 형성되어 스토리지 커패시터(Cst)로 기능할 수 있다.
상기와 같이 본 실시 예에서 스토리지 커패시터(Cst)는 하부 전극(122), 중간 전극(144) 및 상부 전극(183)으로 구성되는 이중층의 구성을 갖는다. 그러나 본 실시 예는 이로써 한정되지 않으며, 스토리지 커패시터(Cst)는 하부 전극(122), 중간 전극(144) 및 상부 전극(183) 중 어느 하나가 생략된 단일층으로 구성될 수 있다.
제3 도전층(180)은 브릿지 전극(184)을 더 포함할 수 있다. 브릿지 전극(184)은 층간 절연층(170) 및 버퍼층(130)을 관통하는 컨택홀을 통해 보조 배선(123)과 접속된다. 브릿지 전극(184)은 소스 전극(181) 및 드레인 전극(182)과 동일한 물질로 구성될 수 있으며, 단일층 또는 다중층으로 형성될 수 있다.
다양한 실시 예에서, 제3 도전층(180)은 패드 연결 전극(185)을 더 포함할 수 있다. 패드 연결 전극(185)은 층간 절연층(170)을 관통하는 컨택홀을 통해 패드(162)와 연결될 수 있다.
회로 소자층은 패시베이션층(191) 및 오버코트층(192)에 의해 커버될 수 있다.
구체적으로, 제3 도전층(180) 상에는 패시베이션층(191)이 형성될 수 있다. 패시베이션층(191)은 하부의 소자들을 보호하기 위한 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다.
패시베이션층(191) 상에는 오버코트층(192)이 형성될 수 있다. 오버코트층(192)은 표시 영역(AA)을 커버하도록 형성된다. 오버코트층(192)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 구성될 수 있다.
여기서, 패드 영역(PA)에 형성된 패드 연결 전극(185)은 패시베이션층(191) 및 오버코트층(192)에 의해 커버되지 않고 외부로 노출된다. 패드 연결 전극(185)은 패드 영역(PA)에 결합되는 집적 회로 등의 도전성 리드 라인에 연결되어 전기적 신호를 주고받을 수 있다.
발광 소자층은 오버코트층(192) 상에 형성되며, 발광 소자(LD)들을 포함한다. 발광 소자(LD)는 애노드 전극(210), 발광층(220) 및 캐소드 전극(230)을 포함한다.
애노드 전극(210) 및 캐소드 전극(230)은 중 적어도 하나는 투과형 전극이고 적어도 다른 하나는 반사형 전극일 수 있다. 예를 들어, 발광 소자(LD)가 배면 발광형인 경우, 애노드 전극(210)은 투과형 전극이고, 캐소드 전극(230)은 반사형 전극일 수 있다. 반대로, 발광 소자(LD)가 전면 발광형인 경우, 애노드 전극(210)은 반사형 전극이고, 캐소드 전극(230)은 투과형 전극일 수 있다. 다른 예에서, 발광 소자(LD)가 양면 발광형인 경우, 애노드 전극(210) 및 캐소드 전극(230)은 모두 투과형 전극일 수 있다. 이하에서는, 발광 소자(LD)가 전면 발광형인 경우를 예로 들어 발광 소자(LD)의 상세한 구성을 설명한다.
애노드 전극(210)은 오버코트층(192) 상에 형성된다. 애노드 전극(210)은 오버코트층(192)과 패시베이션층(191)을 관통하는 제1 비아홀(VIA1)을 통해 구동 트랜지스터(DT)의 드레인 전극(182)과 연결된다. 애노드 전극(210)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명 도전 물질로 구성될 수 있다. 애노드 전극(210)이 반사형 전극일 때, 애노드 전극(210)은 반사층을 포함할 수 있다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금과 같은 금속 물질로 이루어질 수 있다. 일 실시 예에서, 반사층은 APC(은/팔라듐/구리 합금)로 구성될 수 있다.
애노드 전극(210)이 반사층을 포함할 때, 애노드 전극(210)은 투명 도전층/반사층/투명 도전층으로 구성된 삼중층으로 형성될 수 있다. 예를 들어, 애노드 전극(210)은 ITO/Ag/ITO를 포함하는 삼중층으로 구성될 수 있다.
뱅크(250)는 오버코트층(192) 상에 형성될 수 있다. 뱅크(250)는 화소(PX)의 발광 영역(EA)을 정의하는 화소 정의막일 수 있다. 뱅크(250)는 애노드 전극(210)의 일부 영역, 예를 들어 중심 영역을 노출하되, 나머지 영역, 예를 들어 가장자리를 커버하도록 형성될 수 있다. 노출된 애노드 전극(210)의 면적은, 충분한 개구율을 확보할 수 있도록, 가능한 최대치로 설계하는 것이 바람직할 수 있다. 뱅크(250)에 의해 커버되지 않은 애노드 전극(210)의 노출 영역이 화소(PX)의 발광 영역(EA)으로 정의될 수 있다. 발광 영역(EA)에서 애노드 전극(210), 발광층(220) 및 캐소드 전극(230)은 직접 접촉되도록 적층된다. 뱅크(250)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
뱅크(250)로 둘러싸인 애노드 전극(210)의 노출 영역 상에 발광층(220)이 형성된다. 유기 발광층은 인광 또는 형광 물질을 포함하는 유기물질로 형성될 수 있다.
발광층(220)에서 생성되는 광의 색상은 레드, 그린 및 블루 중 하나일 수 있으나, 본 발명이 이로써 한정되는 것은 아니다. 예를 들어, 발광층(220)에서 생성되는 광의 색상은 마젠타, 시안, 옐로 중 하나일 수 있고, 또는 화이트일 수도 있다.
일 실시 예에서, 발광층(220)과 애노드 전극(210) 사이에는 정공 수송층(Hole Transport Layer; HTL), 정공 주입층(Hole Injection Layer; HIL) 등이 배치될 수 있다. 정공 수송층과 정공 주입층은 애노드 전극(210)으로부터 주입된 정공을 발광층(220)으로 원활하게 전달하는 역할을 한다.
캐소드 전극(230)은 발광층(220) 상에 형성된다. 캐소드 전극(230)은 발광층(220)을 커버하되 표시 영역(AA) 상에 넓게 형성될 수 있다. 캐소드 전극(230)은 광을 투과시킬 수 있는 투명한 금속 물질(Transparent Conductive Material; TCO) 또는 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금과 같은 반투과 금속 물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 캐소드 전극(230)이 반투과 금속물질로 형성되는 경우, 미세 공진(micro cavity)에 의해 출광 효율이 높아질 수 있다.
캐소드 전극(230)과 발광층(220) 사이에 전자 수송층(240)(Electron Transport Layer; ETL)이 배치될 수 있다. 전자 수송층(240)은 캐소드 전극(230)으로부터 주입된 전자를 발광층(220)으로 원활하게 전달하는 역할을 한다.
본 실시 예에서, 화소(PX)는 캐소드 전극(230)과 제2 전원 라인(PL2)을 전기적으로 연결시키기 위한 보조 전극(260)을 더 포함한다. 보조 전극(260)은 애노드 전극(210)과 동일한 레이어에 형성되며, 비발광 영역(NEA)에 배치될 수 있다. 이러한 보조 전극(260)은 오버코트층(192)과 패시베이션층(191)을 관통하는 제2 비아홀(VIA2)을 통해 브릿지 전극(184)에 연결될 수 있다. 브릿지 전극(184)이 보조 배선(123)을 경유하여 제2 전원 라인(PL2)에 연결되므로, 보조 전극(260)은 제2 전원 라인(PL2)에 전기적으로 연결될 수 있다.
보조 전극(260)은 애노드 전극(210)과 동일한 물질로 구성되고 동일한 공정을 통해 형성될 수 있다. 일 실시 예에서, 보조 전극(260)은 애노드 전극(210)과 동일하게 ITO/Ag/ITO로 구성된 삼중층으로 형성될 수 있다.
비발광 영역(NEA)에서 뱅크(250)는 보조 전극(260)의 중심 영역을 노출하고 가장자리를 커버하도록 형성될 수 있다. 캐소드 전극(230)은 표시 영역(AA)에 넓게 형성되므로, 노출된 보조 전극(260)의 중심 영역을 커버한다. 이러한 캐소드 전극(230)은 보조 전극(260), 브릿지 전극(184) 및 보조 배선(123)을 경유하여 제2 전원 라인(PL2)에 전기적으로 연결될 수 있다.
캐소드 전극(230)의 하부 레이어에 전자 수송층(240)이 형성될 때, 캐소드 전극(230)과 보조 전극(260)이 직접 컨택되지 못할 수 있다. 이러한 실시 예에서, 캐소드 전극(230)과 보조 전극(260) 사이의 전기적 연결은 전체 또는 부분적으로 끊어질 수 있다. 그에 따라, 캐소드 전극(230)과 제2 전원 라인(PL2) 사이의 통전을 방해하여, 캐소드 전극(230)에 저전위 구동 전압(ELVSS)이 공급되지 못한다.
본 실시 예에서는, 상기한 문제를 해결하기 위해, 금속 물질의 전이(migration)를 이용하여, 전자 수송층(240)의 존재에도 불구하고 캐소드 전극(230)과 보조 전극(260)이 안정적으로 컨택될 수 있는 구조를 제공한다.
구체적으로, 도 4를 참조하면, 본 실시 예에서 보조 전극(260)은 투명 도전층(261, 제1 투명 도전층)/반사층(262)/투명 도전층(263, 제2 투명 도전층)의 삼중층으로 구성된다. 일 실시 예에서, 반사층(262)은 이온 전이도가 높은 은(Ag) 또는 은 합금으로 구성될 수 있다.
전극홀(H)은 보조 전극(260)의 삼중층을 관통하여 브릿지 전극(184)을 노출시키는 전극홀(H)을 포함한다. 전극홀(H)은 제2 비아홀(VIA2)에 대응하는 영역(예를 들어, 제2 비아홀(VIA2)에 중첩하는 영역)에 형성될 수 있지만, 이로써 한정되지 않는다. 전극홀(H)의 측벽에서 보조 전극(260)을 구성하는 투명 도전층(261)/반사층(262)/투명 도전층(263)이 노출될 수 있다.
반사층(262)은 전극홀(H)의 측벽으로부터 내측을 향해 돌출된 적어도 하나의 돌기(PR)를 포함할 수 있다. 일 실시 예에서, 돌기(PR)는 오버코트층(192) 상에 투명 도전층(261)/반사층(262)/투명 도전층(263)을 적층한 이후에 식각하여 애노드 전극(210), 보조 전극(260) 및 보조 전극(260) 내의 전극홀(H)을 패터닝할 때, 식각액(etchant)에 노출된 반사층(262)에서 이온 전이가 발생하여 형성될 수 있다. 다른 실시 예에서, 돌기(PR)는 전극홀(H)이 형성된 이후에, 보조 전극(260)이 형성된 기판(110)을 상온에 방치하거나 열처리 또는 오존(O3)이나 황화 수소(H2S)로 처리함으로써, 반사층(262)에 이온 전이가 유도되어 형성될 수 있다. 이러한 돌기(PR)는 비정형으로 생성된다. 돌기(PR)의 단부는 곡면이거나 각진 형상을 가질 수 있으며, 적어도 일 영역이 역테이퍼진 형태로 형성될 수 있다.
애노드 전극(210)과 보조 전극(260) 상에 뱅크(250)와 발광층(220)이 형성된 이후에, 전자 수송층(240)은 열 증착과 같은 증발(evaporation) 증착법 또는 스퍼터링법(sputtering)과 같은 물리적 기상 증착법(physics vapor deposition)으로 형성될 수 있다. 이때, 전자 수송층(240)을 구성하는 유기 물질은 스텝 커버리지(step coverage) 특성에 따라 돌기(PR) 주변에서 끊어져 불연속적으로 증착될 수 있다. 전자 수송층(240)이 끊어짐에 따라, 돌기(PR)의 측면 및/또는 하부면은 전자 수송층(240)에 의해 커버되지 않고 외부로 노출될 수 있다.
캐소드 전극(230)은 열 증착과 같은 증발 증착법 또는 스퍼터링법과 같은 물리적 기상 증착법으로 형성될 수 있다. 캐소드 전극(230)은 전자 수송층(240)에 비해 스텝 커버리지 특성이 좋기 때문에, 돌기(PR) 주변에서 끊어지지 않고 연속적으로 형성된다. 이러한 캐소드 전극(230)은 전자 수송층(240)에 의해 커버되지 않고 노출된 돌기(PR)의 측면 및/또는 하부면을 커버하도록 형성될 수 있다.
이와 같이, 캐소드 전극(230)이 반사층(262)에 직접 컨택됨에 따라, 캐소드 전극(230)과 보조 전극(260) 사이의 전기적 연결이 안정적으로 형성될 수 있다. 캐소드 전극(230)은 보조 전극(260)을 경유하여 제2 전원 라인(PL2)에 안정적으로 연결될 수 있다.
다시 도 3을 참조하면, 캐소드 전극(230) 상에 봉지층(300)이 형성될 수 있다. 봉지층(300)은 외부의 수분이 발광층(220)으로 침투하는 것을 방지하는 역할을 한다. 봉지층(300)은 무기 절연물로 이루어질 수도 있고, 무기 절연물과 유기 절연물이 교대로 적층된 구조로 이루어질 수도 있지만, 반드시 그에 한정되는 것은 아니다.
봉지층(300)의 상부에는 커버 기판(410)이 형성될 수 있다. 커버 기판(410)은 기판(110)과 동일한 재료로 구성될 수 있다. 이러한 커버 기판(410)은 접착제 등을 통해 봉지층(300) 상에 접착될 수 있다. 그러나 커버 기판(410)의 결합 방식이 이로써 한정되지 않는다.
다양한 실시 예에서, 봉지층(300)과 커버 기판(410) 사이에는 컬러 필터(420)가 더 형성될 수 있다. 컬러 필터(420)는 발광 영역(EA)에 배치될 수 있다. 컬러 필터(420)는 특정 파장 대역의 광은 투과하고 다른 특정 파장 대역의 광은 차단하여 입사광의 일부 파장 대역만을 선택적으로 투과하는 파장-선택적 광학 필터로, 안료 또는 염료 등의 색제(colorant)를 포함하는 감광성 수지로 구성될 수 있다. 발광 소자(LD)에서 생성되어 컬러 필터(420)를 통과한 광은 레드, 그린, 블루 중 어느 하나의 색상을 가질 수 있다. 화소(PX)가 화이트 색상을 표시하는 경우, 해당 화소(PX)에 대하여 컬러 필터(420)는 생략될 수 있다.
도 5 내지 도 20은 일 실시 예에 따른 표시 장치의 제조 방법을 나타낸 도면들이다.
먼저, 도 5를 참조하면, 기판(110) 상에 광 차단층(121), 스토리지 커패시터(Cst)의 하부 전극(122) 및 보조 배선(123)을 포함하는 제1 도전층(120)이 형성될 수 있다. 광 차단층(121)과 스토리지 커패시터(Cst)의 하부 전극(122)은 하나의 패턴으로 형성될 수 있다. 제1 도전층(120) 상에 버퍼층(130)이 형성된다.
도 6을 참조하면, 버퍼층(130) 상에 액티브층(140)이 형성된다. 액티브층(140)에 p형 또는 n형의 불순물이 도핑되어 소스 영역(142) 및 드레인 영역(143)이 형성되고, 소스 영역(142)과 드레인 영역(143) 사이에 채널(141)이 형성될 수 있다. 실시 예에 따라, 액티브층(140)에 스토리지 커패시터(Cst)의 중간 전극(144)이 더 형성될 수 있다.
액티브층(140) 상에 게이트 절연층(150)이 형성된다. 게이트 절연층(150)은 게이트 전극(161) 및 패드(162)가 배치될 위치에 형성될 수 있다.
도 7을 참조하면, 게이트 절연층(150) 상에 제2 도전층(160)이 형성된다. 구체적으로, 표시 영역(AA)에서 게이트 절연층(150) 상에 게이트 전극(161)이 형성되고, 패드 영역(PA)에서 게이트 절연층(150) 상에 패드(162)가 형성될 수 있다. 제2 도전층(160) 상에는 층간 절연층(170)이 형성된다. 층간 절연층(170)은 제2 도전층(160), 게이트 절연층(150)과 제2 도전층(160)이 형성되지 않은 노출된 액티브층(140)의 영역들, 그리고 액티브층(140)이 형성되지 않은 노출된 버퍼층(120)의 영역들을 커버할 수 있다.
층간 절연층(170)이 형성된 이후에, 제1 도전층(120), 액티브층(140) 및 제2 도전층(160)을 상부 레이어와 컨택하기 위한 컨택홀들이 형성될 수 있다. 예를 들어, 패드(162)와 이후에 형성될 패드 연결 전극(185)을 컨택하기 위하여, 패드(162)의 일 영역을 노출하는 컨택홀이 형성될 수 있다. 또한, 액티브층(140)의 소스 영역(142)과 드레인 영역(143)을 이후에 형성될 소스 전극(181) 및 드레인 전극(182)과 각각 컨택하기 위하여, 소스 영역(142)과 드레인 영역(143)을 노출하는 컨택홀이 형성될 수 있다. 또한, 광 차단층(121)과 보조 배선(123)을 이후에 형성될 드레인 전극(182)과 브릿지 전극(184)에 각각 컨택하기 위하여, 광 차단층(121)과 보조 배선(123)의 일 영역을 각각 노출하는 컨택홀들이 형성될 수 있다.
도 8을 참조하면, 층간 절연층(170) 상에 제3 도전층(180)이 형성된다. 구체적으로, 표시 영역(AA)에서 층간 절연층(170) 상에 소스 전극(181) 및 드레인 전극(182)이 형성된다. 소스 전극(181)과 드레인 전극(182)은 컨택홀을 통하여 액티브층(140)의 소스 영역(142)과 드레인 영역(143)에 각각 연결된다. 제3 도전층(180)에는 스토리지 커패시터(Cst)의 상부 전극(183)이 더 형성될 수 있다. 상부 전극(183)은 드레인 전극(182)과 하나의 패턴으로 형성될 수 있다. 또한, 표시 영역(AA)에서 층간 절연층(170) 상에 브릿지 전극(184)이 더 형성된다. 브릿지 전극(184)은 컨택홀을 통하여 보조 배선(123)과 연결된다.
패드 영역(PA)에서 층간 절연층(170) 상에 패드 연결 전극(185)이 형성된다. 패드 연결 전극(185)은 컨택홀을 통해 패드(162)와 연결될 수 있다.
제3 도전층(180) 상에는 패시베이션층(191)이 형성된다. 패시베이션층(191)은 표시 패널(50) 상에 넓게 형성되며, 소스 전극(181), 드레인 전극(182), 스토리지 커패시터(Cst)의 상부 전극(183), 브릿지 전극(184)을 커버하도록 형성될 수 있다. 패시베이션층(191)에는 패드 영역(PA)에서 패드 연결 전극(185)의 일 영역을 외부로 노출하도록 컨택홀이 형성될 수 있다.
패시베이션층(191) 상에는 오버코트층(192)이 형성될 수 있다. 오버코트층(192)은 표시 영역(AA)에서 패시베이션층(191)의 전 영역을 커버하도록 형성된다.
오버코트층(192)이 형성된 이후에, 제3 도전층(180)을 상부 레이어와 컨택하기 위한 비아홀이 형성될 수 있다. 예를 들어, 드레인 전극(182)과 이후에 형성될 애노드 전극(210)을 컨택하기 위한 제1 비아홀(VIA1)이 형성될 수 있다. 또한, 브릿지 전극(184)과 이후에 형성될 보조 전극(260)을 컨택하기 위한 제2 비아홀이 형성될 수 있다. 제2 비아홀(VIA2)에 의해 브릿지 전극(184)의 일 영역이 외부로 노출될 수 있다.
도 9를 참조하면, 오버코트층(192) 상에 애노드 전극(210)이 형성된다. 애노드 전극(210)은 오버코트층(192) 및 패시베이션층(191)을 관통하는 제1 비아홀(VIA1)을 통해 드레인 전극(182)과 연결된다.
오버코트층(192) 상에는 보조 전극(260)이 더 형성된다. 보조 전극(260)은 오버코트층(192) 및 패시베이션층(191)을 관통하는 제2 비아홀(VIA2)을 통해 브릿지 전극(184)과 연결된다.
도 10을 참조하면, 애노드 전극(210)과 보조 전극(260)은 투명 도전층(261)/반사층(262)/투명 도전층(263)으로 구성된 삼중층으로 형성될 수 있다. 투명 도전층(261, 263)은 예를 들어 ITO로 구성될 수 있고, 반사층(262)은 예를 들어 은 또는 은 합금과 같은 금속 물질로 구성될 수 있다. 이러한 실시 예에서, 애노드 전극(210)과 보조 전극(260)은 투명 도전층(261)/반사층(262)/투명 도전층(263)을 순서대로 적층한 이후에, 애노드 전극(210) 및 보조 전극(260)의 패턴에 대응하는 마스크를 적용한 상태에서 선택적 식각액을 적용하여 삼중층을 일괄 식각(습식 식각(wet etching))함으로써 형성될 수 있다.
보조 전극(260)에 전극홀(H)이 형성될 수 있다. 일 실시 예에서, 보조 전극(260)의 패터닝에 이용되는 상기 마스크에 전극홀(H)에 대응하는 개구가 형성될 수 있다. 그에 따라, 전극홀(H)은 보조 전극(260)이 패터닝될 때 한 번의 습식 식각 공정으로 형성될 수 있다. 그러나 보조 전극(260)의 형성 방법은 이로써 한정되지 않으며, 다른 실시 예에서 전극홀(H)은 보조 전극(260)이 패터닝된 이후에, 별도의 식각 공정을 통해 형성될 수도 있다. 도 10에 도시된 것과 같이, 전극홀(H)의 측벽에서 보조 전극(260)을 구성하는 투명 도전층(261)/반사층(262)/투명 도전층(263)이 노출될 수 있다.
일 실시 예에서, 전극홀(H)은 도 11의 (a)에 도시된 것과 같이 대체로 사각형 또는 직사각형으로 형성될 수 있다. 그러나 본 실시 예는 이로써 한정되지 않으며, 전극홀(H)은 도 11의 (b)에 도시된 것과 같이 원형 또는 타원형으로 형성되거나, 도 11의 (c)에 도시된 것과 같이 복수의 꼭지점을 갖는 패턴화된 다각형으로 형성될 수 있다.
전극홀(H)이 형성된 이후에, 도 12에 도시된 것과 같이 기판(110)을 열처리할 수 있다. 열처리에 의해 외부로 노출된 금속층, 즉 반사층(262)의 노출된 단부에서 이온 전이가 발생할 수 있다. 이온 전이에 의해, 도 13 및 도 14에 도시된 것과 같이 반사층(262)의 단부에 적어도 하나의 돌기(PR)가 형성된다. 돌기(PR)는 전극홀(H)의 측벽으로부터 내측을 향해 연장된 형상을 갖는다. 이러한 돌기(PR)는 도 14의 (a) 내지 (c)에 도시된 것과 같이 다양한 모양의 비정형으로 생성된다. 돌기(PR)의 단부는 곡면이거나 각진 형상을 가질 수 있으며, 적어도 일 영역이 역테이퍼진 형태로 형성될 수 있다.
한편, 도 12에서는 돌기(PR)를 성장시키기 위해 기판(110)을 열처리하는 예가 도시되지만, 본 실시 예가 이로써 한정되지 않는다. 다른 다양한 실시 예들에서, 기판(110)을 상온에 방치되거나 오존(O3)이나 황화 수소(H2S)로 처리함으로써, 돌기(PR)가 성장될 수 있다.
또는, 전극홀(H)을 패터닝할 때, 전극홀(H)의 측벽이 식각액에 노출됨에 따라, 반사층(262)에서 이온 전이가 발생하여 돌기(PR)가 형성될 수도 있다. 이러한 실시 예에서는, 돌기(PR)의 형성을 위해 별도의 열처리 또는 황화 수소 처리 공정이 요구되지 않을 수 있다.
도 15를 참조하면, 오버코트층(192) 상에 뱅크(250)가 형성된다. 뱅크(250)는 애노드 전극(210)의 일부 영역, 예를 들어 중심 영역을 노출하되 나머지 영역, 예를 들어 가장자리를 커버하도록 형성될 수 있다. 이러한 뱅크(250)는 보조 전극(260)의 중심 영역을 노출하고 가장자리를 더 커버하도록 형성될 수 있다. 이때, 뱅크(250)는 보조 전극(260)에 형성된 전극홀(H)을 커버하지 않도록 형성될 수 있다.
뱅크(250)는 표면의 적어도 일부가 소수성으로 형성될 수 있다. 예를 들어, 뱅크(250)는 유기 절연물에 불소(F)와 같은 소수성 물질을 혼합한 용액을 도포한 후 포토리소그라피 공정을 통해 형성될 수 있다. 포토리소그라피 공정 시 조사되는 광에 의해 불소와 같은 소수성 물질이 뱅크(250)의 상부로 이동할 수 있고, 그에 따라, 뱅크(250)의 상부 표면이 소수성 성질을 가지며 나머지 부분은 친수성 성질을 가질 수 있다. 다만, 본 실시 예의 기술적 사상은 이로써 한정되지 않으며, 뱅크(250)는 전체 부분이 소수성을 가질 수도 있다. 상기와 같은 소수성 뱅크(250)는 이후에 발광층(220)이 용액 공정을 통해 형성될 때, 발광 영역(EA)들 사이에서 잉크가 섞이지 않도록 하는 댐(dam) 역할을 수행할 수 있다.
이후에, 발광층(220)이 형성될 수 있다. 발광층(220)은 뱅크(250)에 의해 둘러싸인 발광 영역(EA)에서, 노출된 애노드 전극(210) 상에 형성될 수 있다. 발광층(220)은 뱅크(250)로 둘러싸인 캐비티(cavity) 내에 노즐 등을 이용하여 유기 용액을 드롭하고, 이를 경화시키는 용액 공정을 통해 형성될 수 있다. 유기 용액은 소수성을 띄는 뱅크(250)에 의해 발광 영역(EA)의 외부로 흘러 넘치는 것이 방지될 수 있다.
용액 공정에 의해 발광층(220)이 형성될 때, 유기 용액과 뱅크(250) 사이의 장력에 의해 발광층(220)의 중심 영역과 뱅크(250)에 인접한 가장자리 영역 사이에서 발광층(220)의 높이(두께) 차이가 발생할 수 있다. 예를 들어, 발광층(220)의 상부 표면은 중심부에서 높이가 가장 낮고, 뱅크(250)와 접하는 영역에서 높이가 가장 높은, 오목한 형태로 형성될 수 있다. 그러나 본 실시 예가 이로써 한정되지 않는다. 즉, 다양한 다른 실시 예들에서 발광층(220)의 두께 균일도 향상을 위한 구조들(예를 들어, 친수성 뱅크 등)이 배치될 수 있고, 발광층(220)은 발광 영역(EA) 내에서 대체로 균일한 높이를 가질 수 있다.
도 16을 참조하면, 전자 수송층(240)이 형성된다. 전자 수송층(240)은 표시 영역(AA)에 넓게 형성되어, 발광층(220), 뱅크(250) 및 보조 전극(260)을 커버할 수 있다.
전자 수송층(240)은 열 증착과 같은 증발 증착법 또는 스퍼터링과 같은 물리적 기상 증착법으로 형성될 수 있다. 이때, 전자 수송층(240)을 구성하는 유기 물질은 스텝 커버리지 특성에 따라 돌기(PR) 주변에서 끊어져 불연속적으로 증착될 수 있다. 도 17에 도시된 것과 같이, 전자 수송층(240)이 끊어짐에 따라, 돌기(PR)의 측면 및/또는 하부면은 전자 수송층(240)에 의해 커버되지 않고 외부로 노출될 수 있다.
도 18을 참조하면, 전자 수송층(240) 상에 캐소드 전극(230)이 형성된다. 캐소드 전극(230)은 표시 영역(AA)에 넓게 형성될 수 있다. 캐소드 전극(230)은 열 증착과 같은 증발 증착법 또는 스퍼터링법과 같은 물리적 기상 증착법으로 형성될 수 있다. 캐소드 전극(230)은 전자 수송층(240)에 비해 스텝 커버리지 특성이 좋기 때문에, 도 19에 도시된 것과 같이 돌기(PR) 주변에서 끊어지지 않고 연속적으로 형성된다. 이러한 캐소드 전극(230)은 전자 수송층(240)에 의해 커버되지 않고 노출된 돌기(PR)의 측면 및/또는 하부면을 커버하도록 형성될 수 있다.
상기와 같이, 캐소드 전극(230)이 반사층(262)에 직접 컨택됨에 따라, 캐소드 전극(230)과 보조 전극(260) 사이의 전기적 연결이 안정적으로 형성될 수 있다. 캐소드 전극(230)은 보조 전극(260)을 경유하여 제2 전원 라인(PL2)에 안정적으로 연결될 수 있다.
도 20을 참조하면, 캐소드 전극(230) 상에 봉지층(300)이 형성될 수 있다. 또한, 봉지층(300) 상에 컬러 필터(420)가 형성될 수 있다. 이후에, 기판(110)의 전 영역에 대향하여 커버 기판(410)이 최상단에 형성될 수 있다. 다양한 실시 예에서, 커버 기판(410) 상에 컬러 필터(420)가 형성된 이후에, 접착제 등을 통해 기판(110)과 커버 기판(410)이 서로 결합될 수 있다. 그러나, 커버 기판(410)의 결합 방식이 이로써 한정되지 않는다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 표시 장치
10: 타이밍 제어부
20: 게이트 구동부
30: 데이터 구동부
40: 전원 공급부
50: 표시 패널

Claims (20)

  1. 발광 영역 및 비발광 영역을 포함하는 기판;
    상기 기판 상에 형성되고 회로 소자들이 배치되는 회로 소자층;
    상기 회로 소자층을 커버하는 오버코트층;
    상기 비발광 영역에서 상기 오버코트층 상에 형성되고, 반사층이 개재된 다중층으로 구성되는 보조 전극;
    상기 보조 전극을 커버하는 전자 수송층; 및
    상기 전자 수송층 상에 형성되는 캐소드 전극을 포함하되,
    상기 보조 전극은,
    상기 다중층을 관통하는 전극홀을 포함하고,
    상기 반사층은,
    상기 전극홀의 측벽으로부터 내측을 향해 돌출되며, 상기 캐소드 전극과 컨택되는 적어도 하나의 돌기를 포함하는, 표시 장치.
  2. 제1항에 있어서, 상기 적어도 하나의 돌기는,
    비정형으로 형성되는, 표시 장치.
  3. 제1항에 있어서, 상기 적어도 하나의 돌기는,
    적어도 일 영역이 역테이퍼진 형태를 갖는, 표시 장치.
  4. 제1항에 있어서, 상기 전자 수송층은,
    상기 적어도 하나의 돌기 상에서 불연속적으로 형성되고,
    상기 캐소드 전극은,
    상기 적어도 하나의 돌기 상에서 연속적으로 형성되는, 표시 장치.
  5. 제1항에 있어서, 상기 전자 수송층은,
    상기 적어도 하나의 돌기의 일 영역을 커버하고 다른 영역을 노출하도록 형성되는, 표시 장치.
  6. 제5항에 있어서, 상기 캐소드 전극은,
    상기 적어도 하나의 돌기의 상기 노출된 다른 영역을 커버하는, 표시 장치.
  7. 제1항에 있어서, 상기 보조 전극은,
    은 또는 은 합금으로 구성되는, 표시 장치.
  8. 제1항에 있어서, 상기 보조 전극은,
    제1 투명 도전층;
    상기 투명 도전층 상에 배치된 상기 반사층; 및
    상기 반사층 상에 배치된 제2 투명 도전층을 포함하는, 표시 장치.
  9. 제1항에 있어서, 상기 회로 소자층은;
    상기 기판 상에 형성되고 전원 라인에 연결되는 보조 배선;
    상기 보조 배선을 커버하는 적어도 하나의 절연층; 및
    상기 적어도 하나의 절연층 상에 형성되고, 컨택홀을 통해 상기 보조 배선에 연결되는 브릿지 전극을 포함하고,
    상기 보조 배선은,
    상기 오버코트층을 관통하는 비아홀을 통해 상기 브릿지 전극에 연결되는, 표시 장치.
  10. 제9항에 있어서, 상기 전극홀은,
    상기 비아홀에 대응하는 영역에 형성되는, 표시 장치.
  11. 제1항에 있어서,
    상기 발광 영역에서 상기 오버코트층 상에 형성되는 애노드 전극;
    상기 오버코트층 상에 형성되고, 상기 애노드 전극 및 상기 보조 전극의 가장자리 영역을 커버하는 뱅크; 및
    상기 뱅크에 의해 커버되지 않은 상기 애노드 전극의 중앙 영역에 형성되는 발광층을 더 포함하되,
    상기 전자 수송층 및 상기 캐소드 전극은,
    상기 발광 영역 및 상기 비발광 영역 상에 넓게 형성되는, 표시 장치.
  12. 제11항에 있어서,
    상기 애노드 전극 및 상기 발광층 사이에 개재되는 정공 주입층 및 정공 수송층 중 적어도 하나를 더 포함하는, 표시 장치.
  13. 발광 영역 및 비발광 영역을 포함하는 기판 상에 회로 소자층을 형성하는 단계;
    상기 회로 소자층을 커버하는 오버코트층을 형성하는 단계;
    상기 비발광 영역에서 상기 오버코트층 상에, 반사층을 포함하는 다중층을 적층하여 보조 전극을 형성하는 단계;
    상기 보조 전극에 상기 다중층을 관통하는 전극홀을 형성하는 단계;
    상기 반사층의 이온 전이가 유도되도록 상기 기판을 처리하는 단계;
    상기 보조 전극을 커버하는 전자 수송층을 형성하는 단계; 및
    상기 전자 수송층 상에 캐소드 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  14. 제13항에 있어서, 상기 기판을 처리하는 단계는,
    상기 기판을 상온에 방치하는 단계 또는 상기 기판을 열, 오존 또는 황화 수소로 처리하는 단계를 포함하는, 표시 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 기판을 처리함에 따라, 상기 반사층에, 상기 전극홀의 측벽으로부터 내측으로 돌출된 적어도 하나의 돌기가 형성되는, 표시 장치의 제조 방법.
  16. 제15항에 있어서, 상기 전자 수송층을 형성하는 단계 및 상기 캐소드 전극을 형성하는 단계는,
    증발 증착법 또는 물리적 기상 증착법을 통해 수행되는, 표시 장치의 제조 방법.
  17. 제16항에 있어서, 상기 전자 수송층은,
    상기 적어도 하나의 돌기 상에서 불연속적으로 형성되고,
    상기 캐소드 전극은,
    상기 적어도 하나의 돌기 상에서 연속적으로 형성되는, 표시 장치의 제조 방법.
  18. 제17항에 있어서, 상기 캐소드 전극은,
    상기 전자 수송층에 의해 커버되지 않은 상기 적어도 하나의 돌기의 노출된 영역을 커버하는, 표시 장치의 제조 방법.
  19. 제13항에 있어서, 상기 회로 소자층을 형성하는 단계는,
    상기 기판 상에 보조 배선을 형성하는 단계;
    상기 보조 배선을 커버하는 적어도 하나의 절연층을 형성하는 단계; 및
    상기 적어도 하나의 절연층 상에, 컨택홀을 통해 상기 보조 배선에 연결되는 브릿지 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  20. 제19항에 있어서, 상기 회로 소자층을 커버하는 오버코트층을 형성하는 단계 이후에,
    상기 오버코트층에 비아홀을 형성하는 단계를 더 포함하고,
    상기 보조 전극은,
    상기 비아홀을 통해 상기 브릿지 전극에 연결되는, 표시 장치의 제조 방법.
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