KR20230080147A - 표시장치 - Google Patents

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KR20230080147A
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buffer layer
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KR1020210167611A
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신정철
홍기상
남경진
이종원
이영욱
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엘지디스플레이 주식회사
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Abstract

본 발명의 일 예시에 의한 표시장치는 복수의 서브 화소들을 포함하는 기판; 상기 기판 상에 제1 방향으로 평행하게 이격되어 배열된 구동전원 공급 라인(VDD)과 기준 전원 공급 라인(Vref); 각각의 상기 서브 화소에 포함되는 발광 영역 및 구동 회로 소자; 및 상기 구동전원 공급 라인(VDD) 및 상기 기준전원 공급 라인(Vref)을 상기 서브 화소에 각각 연결시키는 복수의 연결 배선 라인을 포함하되, 상기 연결 배선 라인 가운데 적어도 하나는 상기 발광 영역과 중첩하게 위치한다.

Description

표시장치{DISPLAY APPARATUS}
본 명세서는 개구율을 향상시킬 수 있는 표시장치에 관한 것이다.
표시장치는 TV, 휴대폰, 노트북 및 태블릿 등과 같은 다양한 전자기기에 적용된다. 이를 위해, 표시장치의 박형화, 경량화 및 저소비전력화 등을 개발시키기 위한 연구가 계속되고 있다.
표시장치는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display Device: OLED) 등을 예로 들 수 있다.
이 가운데 유기발광표시장치(OLED)는 영상이 표시되는 표시영역에 배열되는 복수의 화소영역과 복수의 화소영역에 대응한 복수의 유기발광소자를 포함한다. 유기발광소자는 스스로 발광하는 자발광소자이므로, 유기발광표시장치는 액정표시장치에 비해 응답속도가 빠르고, 발광효율, 휘도 및 시야각이 크며, 명암비 및 색재현율이 우수한 장점이 있다.
유기발광 표시장치는 발광부와, 발광부를 구동시키기 위한 회로부를 포함하고 있다. 회로부는 박막 트랜지스터 및 스토리지 캐패시터를 포함한다. 이러한 유기발광 표시장치는 발광층에서 발생된 광이 기판의 반대 방향, 즉, 기판의 배면 방향으로 방출되는 배면 발광(bottom emission) 방식인 경우, 상기 회로부가 배치된 영역에서는 광을 외부로 방출시키지 못한다. 이에 따라, 회로부가 배치되어 있는 영역만큼 개구율이 감소하는 문제점이 있다.
본 명세서의 실시예들에 따른 해결 과제는 유기발광 표시장치에서 발광 영역의 면적을 증가시켜 개구율을 향상시킬 수 있는 표시장치를 제공하기 위한 것이다.
또한, 배선 전극들 가운데 일부를 발광 영역과 중첩시켜 발광 영역의 면적을 증가시키는 표시장치를 제공하는 것을 목적으로 한다.
또한, 전극들 사이를 연결하기 위한 컨택홀의 구조를 단순화하여 공간 마진을 확보하고 추가 개구율을 증가시키는 것을 목적으로 한다.
또한, 본 명세서의 실시예들에 따른 발명은 발광 영역의 면적을 증가시켜 개개의 화소에서 동일한 휘도로 구현하기 위한 전류의 소비는 감소시킴으로써 유기발광소자의 수명을 증가시키는 것을 목적으로 한다.
또한, 스토리지 캐패시터가 차지하는 면적을 축소시켜 발광 영역의 면적을 증가시키면서 스토리지 캐패시터의 전체 정전용량 또한 증가시킬 수 있는 표시장치를 제공하기 위한 것이다.
아울러, 스토리지 캐패시터를 구성하는 유전체의 구조를 개선하여 스토리지 캐패시터의 정전용량을 증가시키는 것을 목적으로 한다.
본 명세서의 일 실시예에 따른 해결과제들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 명세서의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 명세서의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 명세서의 일 실시예에 따른 표시장치는, 복수의 서브 화소들을 포함하는 기판; 상기 기판 상에 제1 방향으로 평행하게 이격되어 배열된 구동전원 공급 라인(VDD)과 기준전원 공급 라인(Vref); 각각의 상기 서브 화소에 포함되는 발광 영역 및 구동 회로 소자; 및 상기 구동전원 공급 라인(VDD) 및 상기 기준전원 공급 라인(Vref)을 상기 서브 화소에 각각 연결시키는 복수의 연결 배선 라인을 포함하되, 상기 연결 배선 라인 가운데 적어도 하나는 상기 발광 영역과 중첩하게 위치하는 것을 특징으로 한다.
본 명세서의 실시예들에 따르면, 배선 전극들 가운데 일부를 투명한 물질로 구성함으로써 발광 영역과 중첩시킬 수 있어 발광 영역의 면적을 증가시킬 수 있는 효과가 있다.
또한, 배선 전극들 가운데 일부를 투명한 물질로 구성함으로써 인접하는 이웃 서브 화소의 발광 영역까지 연장시킴으로써 발광 영역의 면적을 증가시켜 개구율을 증가시킬 수 있는 이점을 제공한다.
또한, 전극들 사이를 연결하기 위한 컨택홀의 구조를 단순화하여 공간 마진을 확보하고 추가 개구율을 증가시킬 수 있는 효과가 있다.
또한, 본 명세서의 실시예들에 따르면, 스토리지 캐패시터가 차지하는 면적을 축소시켜 발광 영역의 면적을 증가시켜 개구율을 향상시킬 수 있는 효과가 있다.
또한, 스토리지 캐패시터가 차지하는 면적은 축소시키면서 스토리지 캐패시터를 구성하는 유전체의 구조를 개선하여 스토리지 캐패시터의 정전용량을 증가시키는 것을 이점으로 제공한다.
또한, 발광 영역의 면적을 증가시켜 개개의 화소에서 동일한 휘도로 구현하기 위한 전류의 소비를 감소시켜 유기발광소자의 수명을 증가시킴으로써 표시장치의 신뢰성을 향상시킬 수 있는 것을 이점으로 제공한다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1a는 본 명세서의 제1 실시예에 따른 표시장치의 평면도이다.
도 1b는 도 1a의 I-I', II-II', III-III', IV-IV', V-V' 및 VI-VI'방향을 따라 잘라내어 나타내보인 단면도이다.
도 2a는 본 명세서의 제2 실시예에 따른 표시장치의 평면도이다.
도 2b는 도 1a의 I-I', II-II', III-III', IV-IV', V-V' 및 VI-VI'방향을 따라 잘라내어 나타내보인 단면도이다.
도 3 내지 도 12는 본 명세서의 제2 실시예에 따른 표시장치의 제조방법을 설명하기 위해 나타내보인 단면도들이다.
도 13은 본 명세서의 제3 실시예에 따른 표시장치의 평면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 본 발명의 각 실시예에 따른 표시장치에 대하여 첨부한 도면을 참고로 하여 설명한다.
도 1a는 본 명세서의 제1 실시예에 따른 표시장치의 평면도이다. 그리고 도 1b는 도 1a의 I-I', II-II', III-III', IV-IV', V-V' 및 VI-VI'방향을 따라 잘라내어 나타내보인 단면도이다.
도 1a 및 도 1b를 참조하면, 본 명세서의 제1 실시예에 따른 표시장치(10)는 기판(100)이 배치된 하부 방향으로 발광하는 하부 발광(Bottom emission) 방식의 표시장치이다. 이러한 표시장치(10)는 광을 방출하는 유기발광소자(OLED)가 배치되는 발광 영역(194)과, 유기발광소자(OLED)에 구동전류를 공급하기 위한 구동 회로 소자들이 구비된 회로부를 포함한다. 발광 영역(194) 및 구동 회로 소자들은 복수의 서브 화소들(SP1, SP2, SP3)이 매트릭스 형태(M * N, M 및 N은 자연수)로 배열되어 영상이 표시되는 표시 영역에 배치된다. 표시 영역에 배치된 서브 화소(SP1, SP2, SP3) 각각은 회로부에 배치되는 구동 회로 소자 및 유기발광소자(OLED)를 포함한다.
구동 회로 소자는 박막 트랜지스터(T), 스토리지 캐패시터(Cst)를 포함한다. 회로부를 구성하는 구동 회로 소자들은 발광 영역(194)을 제외한 나머지 영역에 배치된다.
박막트랜지스터(T)는 게이트 전극(164), 소스 전극(166), 드레인 전극(168) 및 액티브층(125)을 포함한다.
게이트 전극(164)은 액티브층(125)의 채널 영역(CH)과 중첩하여 위치한다. 게이트 전극(164)과 액티브층(125)의 채널 영역(CH) 사이에는 게이트 절연막(130)이 배치된다. 게이트 전극(164)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 또는 구리(Cu)로 이루어진 그룹에서 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다. 게이트 전극(164), 소스 전극(166), 드레인 전극(168)은 게1 게이트 금속(161) 및 제2 게이트 금속(163)이 적층된 구조로 구성할 수 있다.
액티브층(125)은 채널 영역(CH)을 사이에 두고 마주보는 소스 영역(SA) 및 드레인 영역(DA)을 구비한다. 채널 영역(CH)은 게이트 절연막(130)을 사이에 두고 게이트 전극(164)과 중첩하게 배치된다.
소스 전극(166)은 액티브층(125)의 소스 영역(SA)과 전기적으로 접속되고, 드레인 전극(168)은 액티브층(125)의 드레인 영역(DA)과 전기적으로 접속된다. 드레인 전극(168)은 평탄화막(182) 및 층간 절연막(176)을 관통하여 형성된 화소 컨택홀(184)을 통해 제1 전극(186)과 전기적으로 연결된다. 또한, 드레인 전극(168)은 제1 버퍼층(120) 및 제2 버퍼층(122)을 관통하는 차광 컨택홀(154)을 통해 광차단층(105)과 전기적으로 접속될 수 있다. 또한, 소스 전극(166)은 전원 공급 라인(VDD)으로 전기적으로 접속될 수 있다.
소스 전극(166) 및 드레인 전극(168)은 게이트 전극(164)과 동일한 재료로 이루어지며, 동일한 평면(layer)에 위치한다.
액티브층(125)은 비정질 실리콘, 다결정 실리콘 또는 산화물 반도체를 포함하여 이루어진다.
액티브층(125)과 기판(100) 사이에는 광차단층(105)이 형성된다. 광차단층(105)은 액티브층(125)과 중첩하는 위치에 형성한다. 광차단층(105)은 차광 컨택홀(154)을 통해 표면이 일부 노출되어 드레인 전극(168)을 통해 액티브층(125)과 전기적으로 접속될 수 있다.
광차단층(105)은 스토리지 하부 전극(110) 및 배선 전극(115)과 동일한 평면 상에 동일한 재질로 형성될 수 있다. 여기서 배선 전극(115)은 구동전원 공급 라인(VDD), 데이터 라인(DL) 및 기준전원 공급 라인(Vref)을 포함하며, 제1 방향(X), 예를 들어 수평 라인으로 배열되어 있다. 일 예에서, 광차단층(105)은 제1 금속층(102) 및 제2 금속층(104)이 적층된 구조로 이루어질 수 있다. 또한, 광차단층(105)은 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 또는 구리(Cu) 등의 불투명한 금속 재료의 그룹에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
제1 버퍼층(120) 및 제2 버퍼층(122)은 광차단층(105), 스토리지 하부 전극(110), 배선 전극(115) 상에 배치된다. 제1 버퍼층(120) 및 제2 버퍼층(122)은 유기발광소자 방향으로 수분 또는 산소가 침투하는 것을 차단하고, 수소 등과 같은 불순물로부터 박막 트랜지스터를 보호한다.
스토리지 캐패시터(Cst)는 제1 버퍼층(120) 및 제2 버퍼층(122)을 사이에 두고 스토리지 하부 전극(110) 및 스토리지 상부 전극(125a)이 배치되어 형성된다. 즉, 스토리지 하부 전극(110) 및 스토리지 상부 전극(125a) 사이에 제1 버퍼층(120) 및 제2 버퍼층(122)의 적층 구조가 유전체로써 배치된다. 이 때, 스토리지 하부 전극(110)은 광차단층(105)과 동일한 재질로 이루어지며, 스토리지 상부 전극(125a)은 액티브층(125)과 동일한 재질로 이루어진다.
제1 버퍼층(120)은 제1 두께(T1)의 실리콘질화물(SiNx)로 형성하고, 제2 버퍼층(122)은 제1 버퍼층(120)보다 두꺼운 제2 두께(T2)의 실리콘산화물(SiOx)로 형성한다. 예를 들어, 제1 버퍼층(120)은 1000Å 내지 1500Å의 제1 두께로 형성하고, 제2 버퍼층(122)은 2700Å 내지 3300Å의 제2 두께로 형성한다. 이에 따라, 스토리지 하부 전극(110) 및 스토리지 상부 전극(125a) 사이에 유전체로써 위치하는 버퍼층(120, 122)은 적어도 3700Å보다 두꺼운 두께로 이루어진다.
스토리지 캐패시터(Cst1)의 정전용량은 유전체의 두께 및 스토리지 하부 전극(110) 또는 스토리지 상부 전극(125a)의 면적에 영향을 받는다. 예를 들어, 유전체의 두께가 두꺼울수록 정전용량은 반비례하여 감소하며, 유전체의 두께가 얇을수록 정전용량이 증가할 수 있다. 또한, 스토리지 하부 전극(110) 또는 스토리지 상부 전극(125a)의 면적이 커질수록 정전용량이 증가할 수 있다.
본 명세서의 제1 실시예에서, 제1 버퍼층(120)의 유전율은 약 6.9이고, 제2 버퍼층(122)의 유전율은 약 3.9임에 따라, 스토리지 캐패시터(Cst1)의 정전용량 값은 0.0011*상수인 값을 가진다. 이러한 제1 버퍼층(120) 및 제2 버퍼층(122)이 유전체로 고정된 상태에서 정전용량을 향상시키기 위해서는 스토리지 캐패시터(Cst1)가 차지하는 면적을 증가시켜야 한다. 그러나 스토리지 캐패시터(Cst1)의 면적을 증가시키면, 스토리지 캐패시터(Cst1)가 차지하는 면적 때문에 발광 영역(194)의 면적이 줄어들게 됨에 따라 개구율이 감소하는 문제가 있다.
게이트 전극(164), 소스 전극(166) 및 드레인 전극(168)과 동일한 평면 상에 패드 전극(174)이 배치된다. 패드 전극(174)은 게이트 전극(164), 소스 전극(166) 및 드레인 전극(168) 과 동일한 재질로 형성된다. 패드 전극(174) 상에는 패드 전극(174)의 부식을 방지하는 패드 커버 전극(188)이 배치된다.
패드 전극(174)은 영상이 표시되는 표시 영역을 제외한 비표시영역 상에 배치되며, 게이트 전극(164), 데이터 라인(DL), 구동전원 공급 라인(VDD) 및 기준전원 공급 라인(Vref) 각각에 구동 신호를 공급하는 역할을 한다. 본 명세서의 실시예에서는 패드 전극(174)이 구동전원 공급 라인(VDD)에 연결되어 있는 구성을 실시예로 제시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 복수 개의 패드 전극(174)이 데이터 라인(DL) 및 기준전원 공급 라인(Vref) 각각에 연결하도록 구성할 수 있다.
구동전원 공급 라인(VDD), 데이터 라인(DL) 및 기준전원 공급 라인(Vref)은 기판(100) 상에 제1 방향(X)으로 배열된다. 여기서 제1 방향(X)은 수평 라인일 수 있다. 제1 방향(X)으로 배열된 구동전원 공급 라인(VDD), 데이터 라인(DL) 및 기준전원 공급 라인(Vref)과 상호 교차하는 방향인 제2 방향(Y)으로 복수의 스캔라인(SCAN1, SCAN2) 및 복수의 연결 배선 라인(CL1, CL2)이 배치된다. 제2 방향(Y)은 수직 라인일 수 있다.
스캔라인(SCAN1, SCAN2)은 개개의 서브 화소(SP1, SP2, SP3) 상에 데이터 신호를 공급하는 동안 각 수평라인을 선택하기 위한 스캔신호를 공급하는 제 1 스캔라인(SCAN1) 및 개개의 서브 화소(SP1, SP2, SP3) 상에 공급하는 데이터 신호를 초기화하는 동안 각 수평라인을 선택하기 위한 신호를 공급하는 제 2 스캔라인(SCAN2)을 포함한다.
서브 화소들(SP1, SP2, SP3)은 매트릭스 형태(M * N, M 및 N은 자연수)로 복수개가 배열되어 있으므로, 구동전원 공급 라인(VDD) 또는 기준전원 공급 라인(Vref)을 서브 화소들과 각각 연결시키기 위해서는 별도의 연결 배선 라인(CL1, CL2)이 필요하다. 구동전원 공급 라인(VDD) 또는 기준전원 공급 라인(Vredf)과 연결 배선 라인(CL1, CL2)은 개개의 컨택홀(C)을 통해 전기적으로 연결할 수 있다. 참고로, 도 1a에서 참조부호'C'로 표기된 것은 게이트 절연막(130) 또는 버퍼층(120, 122)과 같은 절연층을 사이에 두고 서로 상, 하부에 배치된 두 개의 구성요소(element)를 전기적으로 연결시킬 수 있게 절연층 상에 형성된 컨택홀을 의미한다.
연결 배선 라인(CL1, CL2)은 컨택홀(C)을 통해 구동전원 공급 라인(VDD)을 제2 방향(Y)으로 배열된 서브 화소들과 연결시키는 제1 연결 배선 라인(CL1) 및 기준전원 공급 라인(Vref)으로부터 컨택홀(C)을 통해 전기적으로 연결되면서 개개의 서브 화소들로 연결되는 제2 연결 배선 라인(CL2)을 포함한다.
또한, 액티브층(125)과 광차단층(105) 또는 액티브층(125)과 배선 전극(115) 사이를 전기적으로 연결하기 위해 컨택홀(C)을 채우는 컨택전극(CT)을 도입하고 있다. 여기서 스캔라인(SCAN1, SCAN2)들, 연결 배선 라인(CL1, CL2)들 및 컨택전극(CT)은 게이트 전극(264)와 동일한 마스크 공정을 통해 동일한 물질로 형성하며, 동일한 평면(layer) 상에 위치한다. 이에 따라, 스캔라인(SCAN1, SCAN2), 연결 배선 라인(CL1, CL2) 및 컨택전극(CT)은 불투명한 금속 물질로 이루어진다.
제1 스캔라인(SCAN1) 및 제2 스캔라인(SCAN2) 사이에 배치되어 있는 컨택전극(CT)과 스캔라인(SCAN1, SCAN2)이 동일한 물질이면서 동일한 평면 상에 위치함에 따라, 제1 스캔라인(SCAN1)과 컨택전극(CT), 제2 스캔라인(SCAN2)과 컨택전극(CT) 상호간에 이격거리(a)를 확보하여야 한다. 이와 같이, 제1 스캔라인(SCAN1)과 제2 스캔라인(SCAN2) 사이에 이격거리(a)를 포함하는 제1 폭(L1)만큼의 공간 마진이 필요함에 따라, 한정된 공간 내에서 발광영역(194)의 면적을 증가시키는데 한계가 있다. 여기서 제1 스캔라인(SCAN1)과 제2 스캔라인(SCAN2) 사이에 필요한 공간 마진의 제1 폭(L1)은 이격거리(a) 및 컨택전극(CT)의 폭 크기를 포함한다.
층간 절연막(176) 및 평탄화막(182)이 게이트 전극(164), 소스 전극(166), 드레인 전극(168) 및 스토리지 상부 전극(172)이 형성된 기판(100) 상에 배치된다. 층간 절연막(176) 및 평탄화막(182)은 무기 절연물질 또는 유기 절연물질 가운데 선택하여 이루어진다.
층간 절연막(176) 상에는 컬러 필터(180)가 배치된다. 컬러 필터(180)는 발광 영역(194)과 중첩하는 위치에 배치한다. 컬러 필터(180)는 각 서브 화소에 배정된 색상을 나타낼 수 있다. 예를 들어, 컬러 필터(180)는 적색(R), 녹색(G) 및 청색(B) 가운데 하나일 수 있다.
평탄화막(182)은 기판(100) 상에 평탄한 표면을 구성하기 위해 형성한다. 평탄화막(182)은 드레인 전극(168)의 표면 일부를 노출시키는 화소 컨택홀(184)을 더 포함한다.
평탄화막(182) 및 화소 컨택홀(184) 상에 제1 전극(186)이 배치되어 드레인 전극(168)과 전기적으로 접속한다. 제1 전극(186)은 뱅크(190)에 구비된 뱅크 홀(192)의해 형성된 발광 영역(194) 및 박막 트랜지스터, 스토리지 캐패시터(Cst)를 포함하는 구동 회로 소자와 중첩되도록 평탄화막(182) 상에 배치된다. 발광 영역(194)의 폭(EAW1)은 뱅크 홀(192)의 크기에 의해 정의될 수 있다. 제1 전극(186)은 인듐-주석-산화물(ITO; Indium Tin Oxide) 또는 인듐-아연-산화물(IZO; Indium Zinc Oxide)와 같은 투명한 금속 산화물을 포함한다. 제1 전극(186)은 애노드 전극 또는 화소 전극으로도 지칭할 수 있다.
유기 발광층(198)은 뱅크 홀(192)에 의해 노출된 제1 전극(186)과 접속하면서 뱅크(190)의 상부면으로 연장하여 배치된다. 유기 발광층(198)은 정공수송층(HTL), 발광층(EML) 및 전자수송층(ETL)의 적층 구조로 이루어진다. 유기 발광층은 정공차단층(HBL), 정공주입층(HIL), 전자 차단층(EBL) 및 전자 주입층(EIL)을 더 포함할 수 있다. 유기 발광층(198)은 백색광을 방출하는 유기물질로 이루어지며, 컬러 필터(180)에 의해 색상이 나타낼 수 있으나, 이에 한정되는 것은 아니다.
유기 발광층(198) 상에는 제2 전극(199)이 배치된다. 이에 따라, 제1 전극(186), 유기 발광층(198) 및 제2 전극(199)으로 구성된 유기발광소자(OLED)가 형성된다. 제2 전극(199)은 표시영역 상에서 인접하는 서브 화소들(SP1, SP2, SP3)과 공통적으로 접촉하여 전압을 인가하는 역할을 하며, 공통전극 또는 캐소드 전극으로도 지칭될 수 있다.
상술한 바와 같이, 본 명세서의 제1 실시예에서는 유전체로 제1 버퍼층(120) 및 제2 버퍼층(122)의 이중층으로 적층된 구조를 도입함에 따라, 유전체의 두께가 두꺼워져 정전용량을 향상시키는데 한계가 있다. 또한, 구동 회로 소자를 구동시키기 위한 신호를 공급하기 위해 도입하는 연결 배선 라인들(CL1, CL2) 및 컨택전극들(CT)이 배치되는데, 이 연결 배선 라인들(CL1, CL2) 및 컨택전극들(CT)이 불투명한 금속 물질로 구성됨에 따라, 발광영역(194)의 면적을 증가시키는데 한계가 있다.
이에 따라, 본 명세서의 다른 실시예에서는 한정된 공간 내에서 발광영역의 면적을 증가시켜 개구율을 개선하면서 스토리지 캐패시터의 정전용량도 증가시킬 수 있는 표시장치 구조 및 그 제조방법을 설명하기로 한다. 이하 도면을 참조하여 설명하기로 한다.
도 2a는 본 명세서의 제2 실시예에 따른 표시장치의 평면도이다. 그리고 도 2b는 도 1a의 I-I', II-II', III-III', IV-IV', V-V' 및 VI-VI'방향을 따라 잘라내어 나타내보인 단면도이다.
도 2a 및 도 2b를 참조하면, 표시장치(20)는 광을 방출하는 유기발광소자(OLED)가 배치되는 발광 영역과, 유기발광소자(OLED)에 구동전류를 공급하기 위한 구동 회로 소자들이 구비된 회로부를 포함한다. 발광 영역 및 구동 회로 소자들은 복수의 서브 화소들(SP1, SP2, SP3)이 영상이 표시되는 표시 영역에 배치된다. 본 명세서의 실시예에서는 서브 화소들 가운데 일부(SP1, SP2, SP3)에 대해서만 도시하고 있으나, 서브 화소들은 표시 영역 상에 매트릭스 형태(M * N, M 및 N은 자연수)로 배열되어 있다.
표시 영역에 배치된 서브 화소(SP1, SP2, SP3) 각각은 회로부에 배치되는 구동 회로 소자 및 유기발광소자(OLED)를 포함한다. 구동 회로 소자는 박막 트랜지스터(T) 및 스토리지 캐패시터(Cst)를 포함한다. 회로부를 구성하는 구동 회로 소자들은 발광 영역(292)을 제외한 나머지 영역에 배치된다.
박막트랜지스터(T)는 게이트 전극(245)과, 소스 전극(SE)이 일체화된 소스 영역(SA), 채널 영역(CH) 및 드레인 영역(DA)이 구비된 액티브층(230)을 포함한다.
게이트 전극(245)은 액티브층(230)의 채널 영역(CH)과 중첩하여 위치한다. 게이트 전극(245)과 액티브층(230)의 채널 영역(CH) 사이에는 게이트 절연막(240)이 배치된다.
게이트 전극(245)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 또는 구리(Cu)로 이루어진 그룹에서 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다. 일 예에서, 게이트 전극(245)은 제1 게이트 금속(242) 및 제2 게이트 금속(244)이 적층된 구조로 이루어질 수 있다. 예를 들어, 제1 게이트 금속(242)은 구리(Cu)로 형성하고, 제2 게이트 금속(244)은 티타늄몰리브덴 합금으로 형성할 수 있다.
액티브층(230)은 채널 영역(CH)을 사이에 두고 마주보는 소스 영역(SA) 및 드레인 영역(DA)을 구비한다. 채널 영역(CH)은 게이트 절연막(240)을 사이에 두고 게이트 전극(245)과 중첩하게 배치된다.
소스 영역(SA)은 버퍼층(220, 222)을 관통하여 형성된 소스 컨택홀(225)을 채우면서 구동전원 공급 라인(VDD, 207)과 연결되는 소스 전극(SE)을 포함한다. 액티브층(230)의 소스 영역(SA)은 도 1A에서 도시한 바와 같이, 구동전원 공급 라인(207) 방향으로 연장하도록 배치할 수 있다. 여기서 소스 전극(SE)은 소스 영역(SA)의 하부로부터 연장되어 일체화된 구성으로 이루어지며, 소스 영역(SA)과 동일한 물질로 이루어질 수 있다. 드레인 영역(DA)은 표면 일부가 노출되어 유기발광소자(OLED)의 제1 전극(283)과 접속된다.
액티브층(203)의 소스 영역(SA)이 구동전원 공급 라인(207) 방향으로 연장되어 소스 전극(SE)이 구동전원 공급 라인(207)과 직접 연결됨에 따라, 소스 전극이 불투명한 금속 물질로 이루어진 경우, 소스 전극과 액티브층을 연결시키기 위해 형성되는 컨택홀을 생략할 수 있다.
액티브층(230)은 3eV보다 큰 밴드 갭을 가지면서 가시광선 영역에서 높은 투과도를 가짐에 따라 투명한 특성을 가지는 반도체 물질일 수 있다. 예를 들어, 액티브층(230)은 밴드 갭이 3.05Ev인 인듐 갈륨 징크 옥사이드(IGZO; Indium Gallium Zinc Oxide)계 및 인듐 징크 옥사이드(IZO; Indium Zinc Oxide)계 등의 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 또한, 액티브층(230)은 당업계에 알려진 3eV보다 큰 밴드 갭을 가지는 다른 산화물 반도체 물질로 이루어질 수 있다.
액티브층(230)과 기판(200) 사이에는 광차단층(205)이 위치한다. 광차단층(205)은 액티브층(230)과 중첩하는 위치에 배치되며, 적어도 액티브층(230)의 채널영역(CH)과 중첩한다.
광차단층(205)은 구동전원 공급 라인(VDD, 207), 스토리지 하부 전극(210) 및 배선 전극(215)과 동일한 평면 상에 동일한 재질로 형성될 수 있다. 여기서 배선 전극(215)은 데이터 라인(DL) 및 기준전원 공급 라인(Vref)을 포함하며, 제1 방향(X), 예를 들어 수평 라인으로 배열되어 있다. 일 예에서, 광차단층(205)은 제1 금속층(202) 및 제2 금속층(204)이 적층된 구조로 이루어질 수 있다. 또한, 광차단층(205)은 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 또는 구리(Cu) 등의 불투명한 금속 재료의 그룹에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
광차단층(205), 구동전원 공급 라인(207), 스토리지 하부 전극(210), 배선 전극(215) 상에 버퍼층(220, 222)이 배치된다.
버퍼층(220, 222)은 제1 버퍼층(220) 및 제2 버퍼층(222)을 포함한다. 제1 버퍼층(220)은 제1 두께의 실리콘질화물(SiNx)로 형성하고, 제2 버퍼층(222)은 제1 버퍼층(220)보다 두꺼운 제2 두께의 실리콘산화물(SiOx)로 형성한다. 예를 들어, 제1 버퍼층(220)은 1000Å 내지 1500Å의 제1 두께로 형성하고, 제2 버퍼층(222)은 2700Å 내지 3300Å의 제2 두께로 형성한다.
스토리지 캐패시터(Cst2)는 제1 버퍼층(220)을 사이에 두고 스토리지 하부 전극(210) 및 스토리지 상부 전극(235)이 배치되어 형성된다. 스토리지 상부 전극(235)은 제2 버퍼층(222)을 관통하는 스토리지 컨택홀(227)을 채우고 제2 버퍼층(222)의 상부면을 일부 덮도록 연장하게 형성된다. 이에 따라, 스토리지 상부 전극(235)의 바닥부는 제1 버퍼층(220)을 사이에 두고 스토리지 하부 전극(210)과 중첩하고, 스토리지 상부 전극(235)의 측면부는 제2 버퍼층(222)와 접촉한다. 이 경우, 스토리지 상부 전극(235)은 단면에서 바라볼 때, 'T'자 형상을 가진다. 스토리지 하부 전극(210)은 광차단층(205)과 동일한 재질로 이루어지며, 스토리지 상부 전극(235a)은 액티브층(230)과 동일한 재질로 이루어진다.
스토리지 캐패시터(Cst2)는 전압을 충전하여 박막 트랜지스터 상에 전류를 공급함으로써 유기 발광 소자의 발광을 유지하는 역할을 한다. 이에 따라 정전용량 값이 클수록 유기 발광 소자의 발광을 유지할 수 있는 시간이 증가한다.
본 명세서의 제2 실시예에 따른 스토리지 캐패시터(Cst2)는 스토리지 하부 전극(210) 및 스토리지 상부 전극(235a) 사이에 제1 버퍼층(220)의 단일층이 유전체로써 배치된다. 제1 버퍼층(220)은 실리콘질화물(SiNx)로 구성되며, 1000Å 내지 1500Å의 제1 두께로 이루어진다. 실리콘질화물(SiNx)의 유전율은 약 6.9임에 따라, 스토리지 캐패시터(Cst2)의 정전용량 값은 0.0069*상수 값을 가지게 된다. 따라서, 도 1b의 제1 실시예에 따라 제1 버퍼층(120) 및 제2 버퍼층(122)의 적층 구조를 유전체로 도입하는 경우의 스토리지 캐패시터(Cst1)보다 적어도 6배 이상 정전용량을 증가시킬 수 있다.
유전체를 제1 버퍼층(220)의 단일층으로 도입하여 정전용량이 적어도 6배 이상 증가함에 따라, 제1 버퍼층 및 제2 버퍼층의 이중층으로 형성한 스토리지 캐패시터(Cst1)보다 유기 발광 소자의 발광을 상대적으로 오래 유지할 수 있다. 따라서, 스토리지 캐패시터(Cst2)가 회로부내에서 차지하는 면적을 감소시킬 수 있다. 예를 들어, 본 명세서의 제2 실시예에 따른 스토리지 캐패시터(Cst2)가 차지하는 면적은 제1 실시예의 스토리지 캐패시터(Cst1)가 차지하는 면적과 비교하여 약 84.2% 감소시킬 수 있다. 이에 따라, 스토리지 캐패시터의 감소된 면적만큼 발광 영역을 증가시켜 개구율을 증가시킬 수 있다.
게이트 전극(245), 제2 연결 배선 라인(CL2), 스토리지 상부 전극(235a)이 형성된 기판 상에 층간 절연막(255) 및 평탄화막(270)이 배치된다. 층간 절연막(255) 및 평탄화막(270)은 무기 또는 유기 절연물질 가운데 선택하여 단일층 또는 다층 구조로 이루어진다.
층간 절연막(255) 상에는 발광 영역(260)과 중첩하는 위치에 컬러 필터(260)가 배치된다. 컬러 필터(260)는 각 서브 화소에 배정된 색상을 나타낼 수 있다. 예를 들어, 컬러 필터(260)는 적색(R), 녹색(G) 및 청색(B) 가운데 하나일 수 있으나, 이에 한정되는 것은 아니다.
평탄화막(270)은 기판(200) 상에 평평한 표면을 구성하기 위해 형성하며, 액티브층(230)의 드레인 영역(DA)의 표면 일부를 노출시키는 화소 컨택홀(280)이 구비된다. 화소 컨택홀(280)은 층간 절연막(255) 및 평탄화막(270)을 관통하여 드레인 영역(DA)과 직접 접촉하게 배치한다. 이에 따라, 도 1A에서 도시한 바와 같이, 드레인 전극(DA)과 드레인 영역(DA)을 연결시키기 위해 게이트 절연막(130) 내에 형성된 컨택홀을 생략시킬 수 있다.
평탄화막(270) 및 화소 컨택홀(280) 상에 표면 일부가 노출된 드레인 영역(DA)과 전기적으로 접속하는 제1 전극(283)이 배치된다. 제1 전극(283)은 뱅크(285) 내에 구비된 뱅크 홀(290)에 의해 정의되는 발광 영역(292) 및 박막 트랜지스터와 중첩되도록 평탄화막(270) 상에 배치된다. 제1 전극(283)은 인듐-주석-산화물(ITO) 또는 인듐-아연-산화물(IZO)와 같은 투명한 금속 산화물을 포함한다. 제1 전극(283)은 애노드 전극 또는 화소 전극으로도 지칭할 수 있다.
발광 영역(292)의 폭(EAW2)은 뱅크 홀(290)의 크기에 의해 정의될 수 있다.
유기 발광층(295)은 뱅크 홀(290)에 의해 노출된 제1 전극(283)과 접속하면서 뱅크(285)의 상부면으로 연장하여 배치된다. 유기 발광층(295)은 정공수송층(HTL), 발광층(EML) 및 전자수송층(ETL)의 적층 구조로 이루어진다. 유기 발광층은 정공차단층(HBL), 정공주입층(HIL), 전자 차단층(EBL) 및 전자 주입층(EIL)을 더 포함할 수 있다. 유기 발광층(295)은 백색광을 방출하는 유기물질로 이루어지며, 컬러 필터(260)에 의해 색상이 나타낼 수 있으나, 이에 한정되는 것은 아니다.
유기 발광층(295) 상에는 제2 전극(300)이 배치된다. 이에 따라, 제1 전극(283), 유기 발광층(295) 및 제2 전극(300)으로 구성된 유기발광소자(OLED)가 형성된다. 제2 전극(300)은 표시영역 상에서 인접하는 서브 화소들(SP1, SP2, SP3)과 공통적으로 접촉하여 전압을 인가하는 역할을 하며, 공통전극 또는 캐소드 전극으로도 지칭될 수 있다.
게이트 전극(245)과 동일한 평면 상에 패드 전극(250)이 배치된다. 패드 전극(250)은 게이트 전극(245)과 동일한 물질로 형성된다. 패드 전극(250) 상에는 패드 전극(250)의 부식을 방지하는 패드 커버 전극(284)이 배치된다.
패드 전극(250)은 영상이 표시되는 표시 영역을 제외한 비표시영역 상에 배치되며, 게이트 전극(245), 데이터 라인(DL), 구동전원 공급 라인(VDD) 및 기준전원 공급 라인(Vref) 각각에 구동 신호를 공급하는 역할을 한다. 본 명세서의 실시예에서는 패드 전극(250)이 구동전원 공급 라인(VDD)에 연결되어 있는 구성을 실시예로 제시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 복수 개의 패드 전극(250)이 데이터 라인(DL) 및 기준전원 공급 라인(Vref) 각각에 연결하도록 구성할 수 있다.
구동전원 공급 라인(VDD), 데이터 라인(DL) 및 기준전원 공급 라인(Vref)은 기판(200) 상에 제1 방향(X)으로 배열된다. 여기서 제1 방향(X)은 수평 라인일 수 있다. 제1 방향(X)으로 배열된 구동전원 공급 라인(VDD), 데이터 라인(DL) 및 기준전원 공급 라인(Vref)과 상호 교차하는 방향인 제2 방향(Y)으로 복수의 스캔라인(SCAN1, SCAN2) 및 복수의 연결 배선 라인(CL1, CL2)이 배치된다. 제2 방향(Y)은 수직 라인일 수 있다.
스캔라인(SCAN1, SCAN2)은 개개의 서브 화소(SP1, SP2, SP3) 상에 데이터 신호를 공급하는 동안 각 수평라인을 선택하기 위한 스캔신호를 공급하는 제 1 스캔라인(SCAN1) 및 개개의 서브 화소(SP1, SP2, SP3) 상에 공급하는 데이터 신호를 초기화하는 동안 각 수평라인을 선택하기 위한 신호를 공급하는 제 2 스캔라인(SCAN2)을 포함한다.
스캔라인(SCAN1, SCAN2)은 게이트 전극(245)과 동일한 마스크 공정을 통해 동일한 물질로 형성하며, 게이트 전극(245)과 동일한 평면 상에 위치한다. 이에 따라, 스캔라인(SCAN1, SCAN2)은 불투명한 금속 물질로 이루어진다.
서브 화소들(SP1, SP2, SP3)은 제1 방향(X) 및 제2 방향(Y)으로 매트릭스 형태(M * N, M 및 N은 자연수)로 복수개가 배열되어 있다. 이에 따라, 구동전원 공급 라인(VDD) 또는 기준전원 공급 라인(Vref)을 서브 화소들과 각각 연결시키기 위해서는 별도의 연결 배선 라인(CL1, CL2)이 필요하다. 구동전원 공급 라인(VDD) 또는 기준전원 공급 라인(Vredf)과 연결 배선 라인(CL1, CL2)은 개개의 컨택홀(C)을 통해 전기적으로 연결할 수 있다. 참고로, 도 2a에서 참조부호'C'로 표기된 것은 게이트 절연막(240) 또는 버퍼층(220, 222)등과 같은 절연층을 사이에 두고 서로 상, 하부에 배치된 두 개의 구성요소를 전기적으로 연결시킬 수 있게 절연층을 관통하여 형성된 컨택홀을 의미한다.
연결 배선 라인(CL1, CL2)은 컨택홀(C)을 통해 구동전원 공급 라인(VDD)과 기판(200)의 제2 방향(Y)으로 배열된 서브 화소들을 연결시키는 제1 연결 배선 라인(CL1) 및 기준전원 공급 라인(Vref)으로부터 컨택홀(C)을 통해 전기적으로 연결되면서 개개의 서브 화소들로 연결되는 제2 연결 배선 라인(CL2)을 포함한다.
여기서 연결 배선 라인(CL1, CL2)은 액티브층(230)과 동일한 평면 상에 동일한 물질로 형성된다. 일 예에서, 연결 배선 라인(CL1, CL2)은 투명하고 도체화된 반도체 물질로 이루어진다. 구체적으로, 연결 배선 라인(CL1, CL2)은 인듐 갈륨 징크 옥사이드(IGZO)계 및 인듐 징크 옥사이드(IZO)계 등의 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
연결 배선 라인들(CL1, CL2)이 투명하고 도체화된 반도체 물질로 이루어짐에 따라, 연결 배선 라인들(CL1, CL2) 가운데 적어도 하나는 발광 영역(292) 방향으로 연장하여 발광 영역(292)의 면적 일부와 중첩하도록 배치할 수 있다.
예를 들어, 제1 서브화소(SP1)의 제2 연결 배선 라인(CL2)이 인접하는 제3 서브화소(SP3)의 발광 영역(292)과 중첩하여 배치하고, 제2 서브화소(SP2)의 제2 연결 배선 라인(CL2)이 인접하는 이웃 서브 화소인 제1 서브화소(SP1)의 발광 영역(292)과 중첩하여 배치할 수 있다. 또한, 제1 서브화소(SP1)의 제1 연결 배선 라인(CL1)은 제1 서브화소(SP1)의 발광 영역(292)과 중첩하게 배치할 수 있다.
도 1a에서 도시한 바와 같이, 연결 배선 라인들(CL1, CL2)을 불투명한 금속 물질로 형성하는 경우, 연결 배선 라인들(CL1, CL2)이 배치되어야 하는 공간이 필요함에 따라, 발광 영역을 형성할 수 있는 공간을 증가시키는데 한계가 있다. 또한, 불투명한 금속물질로 제2 연결 배선 라인(CL2)이 형성되는 경우, 액티브층(125)과 제2 연결 배선 라인(CL2)을 연결시키기 위한 컨택홀(C)이 필요하다.
이에 대하여, 본 명세서의 제2 실시예에 따른 연결 배선 라인들(CL1, CL2)은 투명한 반도체 물질로 이루어짐에 따라, 서브화소들(SP1, SP2, SP3) 각각의 발광 영역(292)과 중첩하게 배치할 수 있으므로 발광 영역(292)의 면적을 증가시켜 개구율을 향상시킬 수 있다. 예를 들어, 발광 영역(292)의 폭(EAW2)은 연결 배선 라인(CL1, CL2)이 중첩된 폭 및 스토리지 캐패시터(Cst)의 면적이 감소함으로써 증가된 폭(△W)만큼 증가하여 본 명세서의 제1 실시예의 발광 영역(194)의 폭(EAW1)보다 넓은 폭을 가질 수 있다.
발광 영역(194)의 면적이 증가함에 따라, 개개의 서브 화소에서 동일한 휘도로 구현하기 위한 전류의 소비를 감소시킬 수 있다. 이에 따라, 유기발광소자의 수명을 증가시켜 표시장치의 신뢰성을 높일 수 있다.
연결 배선 라인들(CL1, CL2)은 불투명한 금속 물질로 이루어진 스캔라인(SCAN1, SCAN2)의 폭보다 상대적으로 넓은 폭을 가지게 형성하여 연결 배선 라인들을 금속 물질로 형성하는 경우보다 낮은 저항을 가지게 하거나 같은 저항을 가지게 할 수 있다. 이 경우, 연결 배선 라인들(CL1, CL2)은 투명한 반도체 물질로 이루어짐에 따라, 개구율에는 영향을 미치지 않는다.
또한, 액티브층(230)과 광차단층(205) 또는 액티브층(230)과 배선 전극(214) 사이를 컨택홀(C)을 통해 직접 액티브층(230)으로 광차단층(205) 또는 배선 전극(214)과 연결시킬 수 있다. 이에 따라, 제1 스캔라인(SCAN1)과 제2 스캔라인(SCAN2) 사이의 거리인 제2 폭(L2)은 본 명세서의 제1 실시예에 따른 제1 폭(L1, 도 1a 참조)보다 감소되어 발광 영역(292)의 면적을 추가로 증가시킬 수 있음에 따라, 개구율을 추가로 증가시킬 수 있다. 또한, 제2 연결 배선(CL2)을 액티브층(230)과 동일한 물질로 형성함에 따라, 불투명한 금속 물질로 제2 연결 배선을 형성하는 경우 액티브층과 제2 연결 배선 라인(CL2)을 연결시키기 위한 컨택홀을 생략할 수 있다.
이와 같이, 연결 배선 라인들(CL1, CL2)을 투명한 반도체 물질로 형성함에 따라, 불투명한 금속 물질로 연결 배선 라인들을 형성하는 경우 추가로 요구되는 컨택홀들을 생략시킬 수 있어 발광 영역을 증가시키기 위한 마진을 확보할 수 있다.
이하 도 2a 및 도 2b의 표시장치의 제조방법을 도면을 참조하여 설명하기로 한다.
도 3 내지 도 11은 본 명세서의 제2 실시예에 따른 표시장치의 제조방법을 설명하기 위해 나타내보인 단면도들이다. 여기서 도 2a 및 도 2b와 동일 또는 유사한 구성요소에 대해서는 간략하게 설명하기로 한다.
도 3을 참조하면, 기판(200) 상에 광차단층(205), 구동전원 공급 라인(VDD, 207), 스토리지 하부 전극(210) 및 배선 전극(215)을 형성한다. 구체적으로, 기판(200) 상에 제1 금속층(202) 및 제2 금속층(204)을 형성한다. 다음에 제1 금속층(202) 및 제2 금속층(204) 상에 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 진행하여 광차단층(205), 구동전원 공급 라인(207), 스토리지 하부 전극(210) 및 배선 전극(215)을 형성한다. 여기서 광차단층(205)은 이후 형성될 박막 트랜지스터의 액티브층과 중첩하는 위치에 형성하는 것이 바람직하다. 광차단층(205)은 외부로부터 입사되는 광으로부터 박막 트랜지스터를 보호하는 역할을 한다. 일 예에서, 배선 전극(215)은 데이터 라인(DL) 또는 기준 전원 공급 라인(Vref) 가운데 어느 하나일 수 있다.
구동전원 공급 라인(207) 및 배선 전극(215)은 기판(200)의 제1 방향으로 배열할 수 있다. 여기서 제1 방향은 기판(200)의 수평 방향일 수 있다.
기판(200)은 평판의 절연재료로 이루어질 수 있다. 일 예로, 기판(200)은 투광성 기판일 수 있다. 기판(200)은 유리 또는 강화 유리와 같은 단단한 물질로 구성하거나 플라스틱 재질의 플렉서블(flexible)한 재료로 구성될 수도 있으나, 이에 한정되는 것은 아니다.
광차단층(205), 구동전원 공급 라인(207), 스토리지 하부 전극(210) 및 배선 전극(215)은 동일한 재료를 이용하여 형성할 수 있다. 일 예에서, 제1 금속층(202) 및 제2 금속층(204)은 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 또는 구리(Cu) 등의 불투명한 금속 재료의 그룹에서 선택된 어느 하나 또는 이들의 합금의 단일층 또는 적층 구조로 이루어질 수 있다. 예를 들어, 제1 금속층(202)은 구리(Cu)로 형상하고, 제2 금속층(205)은 티타늄몰리브덴 합금(MoTi)으로 이루어질 수 있다.
도 4를 참조하면, 기판(200) 상에 제1 버퍼층(220) 및 제2 버퍼층(222)을 형성한다. 제1 버퍼층(220) 및 제2 버퍼층(222)은 광차단층(205), 구동전원 공급 라인(207), 스토리지 하부 전극(210) 및 배선 전극(215)을 덮도록 형성한다. 제1 버퍼층(220) 및 제2 버퍼층(222)은 기판(200)으로부터 상부에 형성될 유기발광소자 방향으로 수분 또는 산소가 침투하는 것을 차단하고, 기판(200)에서 유출되는 수소 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하는 역할을 한다. 또한, 제1 및 제2 버퍼층(220, 222)은 광차단층(205), 구동전원 공급 전극(207), 스토리지 하부 전극(210) 및 배선 전극(215)을 절연시키는 역할을 한다.
제1 버퍼층(220) 및 제2 버퍼층(222)은 실리콘산화물(SiOx) 또는 실리콘질화물(SiNx) 등과 같은 무기 절연 물질을 포함하여 구성할 수 있다. 일 예에서, 제1 버퍼층(220)은 제1 두께의 실리콘질화물(SiNx)로 형성하고, 제2 버퍼층(222)은 제1 버퍼층(220)보다 두꺼운 제2 두께의 실리콘산화물(SiOx)로 형성할 수 있다.
도 5를 참조하면, 제2 버퍼층(222) 상에 포토레지스트 패턴(223)을 형성한다. 구체적으로, 제2 버퍼층(222) 상에 포토레지스트막을 도포한다. 계속해서 하프톤 마스크를 통해 포토레지스트막 상에 선택적으로 광을 조사하는 노광 공정 및 노광 공정에 의해 변성된 포토레지스트막을 제거하는 현상 공정을 진행하여 포토레지스트 패턴(223)을 형성한다. 그러면 제2 버퍼층(222)의 표면을 노출시키도록 포토레지스트막이 모두 제거된 풀 오픈 영역(223a) 및 제2 버퍼층(222) 위에 포토레지스트막이 소정 두께(d1)만큼 잔류하는 하프톤 영역(223b)이 구비된 포토레지스트 패턴(223)이 형성된다. 일 예에서, 하프톤 영역(223b)이 배치된 부분은 스토리지 하부 전극(210)이 형성된 캐패시터 영역(V-V')이다.
도 6을 참조하면, 포토레지스트막 패턴(223)을 식각마스크로 한 패터닝 공정을 진행하여 소스 컨택홀(225) 및 스토리지 컨택홀(227)을 형성한다. 패터닝 공정은 습식 식각 방식으로 진행할 수 있다. 습식 식각 방식은 불화암모늄(NH4F) 용액 및 불화수소(HF) 용액을 혼합한 BOE(buffered oxide etchant) 용액을 이용하여 진행할 수 있다. BOE 용액은 실리콘 질화물보다 식각 선택비가 빠른 실리콘 산화물이 우선적으로 식각될 수 있다.
이에 따라, 포토레지스트막 패턴(223)이 소정 두께(d1)만큼 잔류하는 하프톤 영역(223b)에서는 포토레지스트막 패턴(223) 및 제2 버퍼층(222)이 제거되고 제1 버퍼층(220)의 표면이 노출되는 스토리지 컨택홀(227)이 형성된다. 그리고 포토레지스트막이 모두 제거되어 제1 버퍼층(220)의 표면이 노출되어 있는 풀 오픈 영역(223a)에서는 제1 버퍼층(220)의 노출부분이 제거되어 구동전원 공급 라인(207)의 표면 일부를 노출시키는 소스 컨택홀(225)이 형성된다.
패터닝 과정에서 실리콘 질화물로 이루어진 제1 버퍼층(220)이 BOE 용액의 식각 정지막 역할을 함에 따라, 포토레지스트막 패턴(223)의 풀 오픈 영역(223a) 및 하프톤 영역(223b)에서 식각을 균일하게 진행할 수 있다. 다시 말해, 제1 버퍼층(220)은 실리콘 산화물(SiOx)로 이루어진 제2 버퍼층(222)보다 상대적으로 식각 속도가 느린 물질, 예를 들어 실리콘 질화물(SiNx)을 포함하여 형성됨에 따라 BOE 용액을 이용한 습식 식각 공정에서 하부의 스토리지노드 하부 전극(210)이 노출되는 것을 방지할 수 있다. 그리고 스트립(strip) 공정을 진행하여 포토레지스트 패턴(223)을 제거한다.
도 7을 참조하면, 소스 컨택홀(225) 및 스토리지 컨택홀(227)이 형성된 제2 버퍼층(222) 상에 액티브층(230), 스토리지 상부 전극(235) 및 제2 연결 배선 라인(CL2)을 형성한다.
액티브층(230)은 제2 버퍼층(222) 표면 상에 형성되어 소스 컨택홀(225)을 채우도록 연장하게 형성한다. 스토리지 상부 전극(235)은 스토리지 컨택홀(227)을 모두 채우고, 제2 버퍼층(222)의 표면까지 연장하여 형성할 수 있다. 제2 연결 배선 라인(CL2)은 이후 뱅크 홀이 형성될 영역까지 연장하도록 형성할 수 있다. 제2 연결 배선 라인(237)은 기판(200)의 제1 방향으로 배열된 구동전원 공급 라인(207) 또는 배선 전극(215)과 교차하는 제2 방향으로 형성할 수 있다. 또한, 제2 연결 배선 라인(CL2)을 형성시 제1 연결 배선 라인(CL1, 도 2a 참조)이 함께 형성된다. 여기서 제2 방향은 기판(200)의 수직 방향일 수 있다.
이를 위해 제2 버퍼층(222) 상에 액티브 물질층을 형성하고, 포토 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통한 패터닝 공정을 진행하여 형성할 수 있다.
액티브층(230)은 3eV보다 큰 밴드 갭을 가지면서 가시광선 영역에서 높은 투과도를 가짐에 따라 투명한 특성을 가지는 반도체 물질로 형성하는 것이 바람직하다. 예를 들어, 실리콘 반도체는 밴드 갭이 1.1Ev로 가시광 빛의 에너지와 비슷하거나 같다. 이에 따라, 실리콘을 포함하는 밴드 갭이 작은 반도체 소재는 불투명한 특성을 가진다.
따라서, 본 명세서의 실시예에 따른 액티브층(230)은 밴드 갭이 3.05Ev인 인듐 갈륨 징크 옥사이드(IGZO)계 및 인듐 징크 옥사이드(IZO)계 등의 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 또한, 당업계에 알려진 3eV보다 큰 밴드 갭을 가지는 다른 산화물 반도체 물질로 액티브층(230)을 형성할 수 있다. 또한, 스토리지 상부 전극(235) 및 제2 연결 배선 라인(CL2)은 액티브층(230)과 동일한 물질로 동일한 평면 상에 형성할 수 있다.
도 8을 참조하면, 게이트 전극(245) 및 패드 전극(250)을 형성한다. 이를 위해 액티브층(230), 스토리지 상부 전극(235) 및 제2 연결 배선 라인(CL2)이 형성된 기판(200) 상에 게이트 절연막(240) 및 게이트 금속층(242, 244)을 형성한다. 게이트 금속층(242, 244)은 제1 게이트 금속층(242) 및 제2 게이트 금속층(244)이 적층된 구조로 형성할 수 있다.
일 예에서, 제1 게이트 금속층(242) 및 제2 게이트 금속층(244)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 또는 구리(Cu)로 이루어진 그룹에서 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 구성할 수 있으나, 이에 한정되지는 않는다.
다음에 포토 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 게이트 금속층(242, 244) 및 게이트 절연막(240)을 패터닝함으로써, 게이트 전극(245) 및 패드 전극(250)을 형성한다. 여기서 식각 공정은 건식 식각 방식으로 진행할 수 있다. 게이트 전극(245) 및 패드 전극(250)은 동일한 게이트 금속층(242, 244)을 패터닝하여 형성함에 따라, 동일한 재료로 이루어지며, 동일한 평면(layer) 상에 형성될 수 있다.
한편, 게이트 전극(245)을 형성하기 위해 건식 식각을 진행하는 과정에서 액티브층(230), 스토리지 상부 전극(235) 및 제2 연결 배선 라인(CL2) 상에 도체화가 이루어질 수 있다. 구체적으로, 게이트 전극(245)을 형성하는 과정에서 게이트 전극(245)과 중첩하는 부분에는 게이트 절연막(240)이 남아 있는 반면, 게이트 전극(245)이 덮여 있지 않은 영역은 게이트 절연막(240)도 함께 제거되어 액티브층(230), 스토리지 상부 전극(235) 및 제2 연결 배선 라인(CL2)의 표면이 노출된다.
액티브층(230), 스토리지 상부 전극(235) 및 제2 연결 배선 라인(CL2)을 산화물 반도체로 형성하는 경우, 산소의 함유량에 따라 전도 특성이 달라지게 된다. 건식 식각 공정을 진행하면, 산화물 반도체 내의 산소 함유량이 감소되어 산화물 반도체의 저항이 낮아지면서 도체화될 수 있다. 이에 따라, 건식 식각에서 적용되는 식각 가스가 노출된 액티브층(230), 스토리지 상부 전극(235) 및 제2 연결 배선 라인(CL2)과 접촉하여 도체화가 이루어져 도체화 영역을 형성할 수 있다.
도체화 영역은 소스 영역(SA), 소스 영역(SA)의 하부로부터 연장하여 소스 컨태홀(225)을 채우는 소스 전극(SE), 드레인 영역(DA), 제2 연결 배선 라인(CL2) 및 스토리지 상부 전극(235)을 포함할 수 있다. 그리고 도체화 영역이 형성되지 않은 게이트 전극(245) 하부의 액티브층(230)에는 채널 영역(CH)이 배치될 수 있다. 여기서 액티브층(203)의 소스 영역(SA)은 구동전원 공급 라인(207, 도 2a 참조) 방향으로 연장되어 소스 전극(SE)이 구동전원 공급 라인(207)과 직접 연결될 수 있다.
스토리지 상부 전극(235)이 도체화됨에 따라, 제1 버퍼층(220)을 사이에 두고 스토리지 하부 전극(210) 및 스토리지 상부 전극(235)이 중첩되는 스토리지 캐패시터가 형성된다. 스토리지 캐패시터의 스토리지 상부 전극(235)의 바닥부는 제1 버퍼층(220)을 사이에 두고 스토리지 하부 전극(210)과 중첩하고, 스토리지 상부 전극(235)의 측면부는 제2 버퍼층(222)와 접촉한다. 이 경우, 스토리지 상부 전극(235)은 단면에서 바라볼 때, 'T'자 형상을 가진다.
스토리지 캐패시터는 도 2a 및 도 2b에서 설명한 바와 같이, 유전체를 제1 버퍼층(220)의 단일층으로 도입하여 정전용량이 적어도 6배 이상 증가함에 따라, 제1 버퍼층 및 제2 버퍼층의 이중층으로 형성한 스토리지 캐패시터보다 유기 발광 소자의 발광을 상대적으로 오래 유지할 수 있다. 따라서, 스토리지 캐패시터가 회로부내에서 차지하는 면적을 감소시킬 수 있다. 이에 따라, 스토리지 캐패시터의 감소된 면적만큼 발광 영역을 증가시켜 개구율을 증가시킬 수 있다.
도 9를 참조하면, 게이트 전극(245) 및 패드 전극(250)이 형성된 기판(200) 상에 층간절연막(255)을 형성한다. 층간절연막(255)은 게이트 전극(245), 스토리지 상부 전극(235) 및 제2 연결 배선 라인(CL2)의 표면을 모두 덮을 수 있는 충분한 두께로 형성한다. 여기서 패드 전극(250)이 형성되어 있는 패드 영역(I-I')에는 층간절연막(255)이 형성되지 않을 수 있다. 층간 절연막(255)은 실리콘질화물(SiNx), 실리콘산화물(SiOx)등과 같은 무기 절연물질로 형성할 수 있다.
다음에 층간 절연막(255) 상에 컬러 필터(260)를 형성한다. 이를 위해 층간 절연막(255) 상에 적색(R), 녹색(G) 및 청색(B)의 안료를 도포하고 마스크 공정을 진행하여 발광 영역에 대응하도록 컬러 필터(260)를 형성한다. 컬러 필터(260)가 적색(R), 녹색(G) 및 청색(B)으로 이루어지는 경우에는 마스크 공정은 3회의 마스크 공정이 필요할 수 있다.
도 10을 참조하면, 컬러필터(260)가 배치된 층간 절연막(255) 상에 평탄화막(270)을 형성한다.
평탄화막(270)은 하부의 소자들을 보호하는 역할을 하면서 기판(200) 상의 표면을 평탄화시킬 수 있도록 충분한 두께를 가지게 형성할 수 있다. 평탄화막(270)은 아크릴 수지와 같은 유기 절연 물질을 도포하여 형성할 수 있다. 계속해서 평탄화막(270) 및 층간 절연막(255)을 패터닝하여 드레인 영역(DA)의 표면 일부를 노출시키는 화소 컨택홀(280)을 형성한다.
도 11을 참조하면, 평탄화막(270) 위에 제1 전극(283)을 형성하고, 제1 전극(283)의 표면 일부를 노출시키는 뱅크 홀(290)이 구비된 뱅크(285)를 형성한다.
제1 전극(283)은 화소 컨택홀(280)에 의해 노출된 드레인 영역(DA)을 통해 게이트 전극(245)과 전기적으로 연결될 수 있다. 제1 전극(283)은 인듐-주석-산화물(ITO) 또는 인듐-아연-산화물(IZO)와 같은 투명한 금속 산화물로 구성될 수 있다. 제1 전극(283)은 애노드 전극 또는 화소 전극으로도 지칭할 수 있다. 제1 전극(283)은 패드 영역(I-I') 상에 배치된 패드 전극(250)의 노출면을 덮어 패드 전극(250)의 부식을 방지하는 패드 커버 전극(284)으로 형성될 수 있다.
제1 전극(283)이 형성된 평탄화막(280) 상에 뱅크 홀(290)이 구비된 뱅크(285)가 배치된다. 뱅크(285)는 화소가 형성될 영역의 발광 영역(292)을 정의하는 경계 영역으로 각각의 서브 화소들을 구분하는 역할을 한다. 또한, 뱅크(285)는 인접하는 화소의 다른 컬러의 광이 서로 혼합되어 출력되는 것을 방지하는 격벽 역할을 한다. 뱅크(285)는 실리콘질화물(SiNx), 실리콘산화물(SiOx)등과 같은 무기 절연물질 또는 폴리이미드 등과 같은 유기 절연물질을 이용하여 형성할 수 있다.
한편, 제2 연결 배선 라인(CL2)이 투명하고 도체화된 반도체 물질로 이루어짐에 따라, 제2 연결 배선 라인(CL2)은 뱅크 홀(290)에 의해 정의된 발광 영역(292)과 중첩하여 위치한다. 또한, 도 2a에서 나타낸 바와 같이, 제1 연결 배선 라인(CL1) 또한 발광 영역(292)과 중첩할 수 있다.
이와 같이, 제1 연결 배선 라인(CL1) 또는 제2 연결 배선 라인(CL2)이 발광 영역(292)과 중첩하게 배치할 수 있으므로 발광 영역(292)이 차지하는 면적을 증가시켜 개구율을 향상시킬 수 있다. 예를 들어, 발광 영역(292)의 폭은 연결 배선 라인(CL1, CL2)이 중첩된 폭 및 스토리지 캐패시터의 면적이 감소함으로써 증가된 면적만큼 증가할 수 있다.
뱅크(285)는 패드 커버 전극(284)으로 덮여 있는 패드 전극(250)을 덮지 않도록 패드 영역(I-I')을 제외한 영역에 형성될 수 있다.
도 12를 참조하면, 뱅크(285)에 의해 정의된 발광 영역(292) 상에 유기 발광층(295) 및 제2 전극(300)을 형성한다. 이에 따라, 제1 전극(283), 유기 발광층(295) 및 제2 전극(300)으로 구성된 유기발광소자(OLED)가 구성될 수 있다. 유기 발광층(295) 및 제2 전극(300)은 패드 영역(I-I')을 제외한 나머지 영역에 형성할 수 있다.
유기 발광층(295)은 뱅크 홀(290)에 의해 노출된 제1 전극(283)과 직접 접속하게 형성한다. 일 예에서, 유기 발광층(295)은 제1 전극(283)의 노출면을 따라 뱅크(285)의 상부면으로 연장하여 형성할 수 있다. 일 예에서, 유기 발광층(295)은 백색광을 방출하는 유기물질로 이루어지며, 컬러 필터(260)에 의해 색상을 나타낼 수 있다.
유기 발광층(295)은 비록 도면에 도시하지는 않았지만, 정공수송층(HTL), 발광층(EML) 및 전자수송층(ETL)의 적층 구조를 포함할 수 있다. 유기 발광층은 정공수송층(HTL), 발광층(EML) 및 전자수송층(ETL)과 함께, 정공차단층(HBL), 정공주입층(HIL), 전자 차단층(EBL) 및 전자 주입층(EIL)을 더 포함하여 구성할 수도 있다.
제2 전극(300)은 유기 발광층(295)의 노출면을 모두 덮게 형성할 수 있다. 제2 전극(300)은 표시영역 상에서 인접하는 화소들과 공통적으로 접촉하여 전압을 인가하는 공통전극으로 형성할 수 있다. 제2 전극(300)은 캐소드 전극으로도 지칭될 수 있다.
일 예에서, 제2 전극(300)은 인듐-주석-산화물(ITO) 또는 인듐-아연-산화물(IZO)와 같은 투명한 금속 산화물로 구성될 수 있다. 또는 제2 전극(300)은 몰리브덴(Mo), 텅스텐(W), 은(Ag) 또는 알루미늄(Al) 및 이를 적어도 하나 이상 포함하는 합금으로 구성된 반투과 금속 물질로 형성할 수도 있다.
도 13은 본 명세서의 제3 실시예에 따른 표시장치의 평면도이다. 도 13에 의한 표시장치(30)은 제1 연결 배선 라인(CL1)의 형상을 제외한 나머지 구성은 도 2a의 제2 실시예에 따른 표시장치(20)과 동일함에 따라, 동일한 구성에 대한 설명은 생략하기로 한다.
본 명세서의 제3 실시예에 따른 표시장치(30)의 제1 연결 배선 라인(CL1)은 컨택홀(C)을 통해 구동전원 공급 라인(VDD)을 제2 방향(Y)으로 배열된 서브 화소들과 연결시킨다. 제1 연결 배선 라인(CL1)은 액티브층(230)과 동일한 물질로 형성되며, 액티브층(230)과 동일한 평면 상에 배치된다. 예를 들어, 제1 연결 배선 라인(CL1)은 3eV보다 큰 밴드 갭을 가지면서 가시광선 영역에서 높은 투과도를 가짐에 따라 투명한 특성을 가지는 반도체 물질을 포함할 수 있다.
제1 연결 배선 라인(CL1)은 구동전원 공급 라인(VDD)과 버퍼층(220, 222)을 사이에 두고 상, 하부로 중첩되면서 적어도 구동전원 공급 라인(VDD)의 폭과 동일하거나 넓은 폭을 가진다. 제1 연결 배선 라인(CL1)과 구동전원 공급 라인(VDD)이 상, 하부에 중첩하여 위치하면서 제1 연결 배선 라인(CL1)을 적어도 구동전원 공급 라인(VDD)과 동일한 폭을 가지게 형성함으로써 구동전원 공급 라인(VDD)의 저항을 감소시킬 수 있다.
제1 연결 배선(CL1)은 기판(200)의 제1 방향(X)으로 배치된 구동전원 공급 라인(VDD)과 중첩하여 배치된 제1 부분과 제1 방향(X)과 교차하는 제2 방향(Y)으로 배치된 제2 부분을 포함하여 이루어진다. 이에 따라, 제1 연결 배선(CL1)은 'ㄱ'자 형상을 가질 수 있다.
상술한 바와 같이, 본 명세서의 실시예들에 따른 표시장치는 배선 전극들 가운데 일부를 가시광선 영역에서 빛을 투과시키는 투명한 물질로 구성하여 발광 영역과 배선 전극들을 중첩하여 위치시킬 수 있다.
이에 따라, 각각의 서브 화소 내에서 회로부가 차지하는 면적을 감소시킴으로써 발광 영역의 면적을 증가시켜 개구율을 증가시킬 수 있는 효과가 있다.
100, 200: 기판 164, 게이트 전극
125, 230: 액티브층 SA: 소스 영역
DA: 드레인 영역 110, 210: 스토리지 하부 전극
115, 215: 배선 전극 120, 220: 제1 버퍼층
122, 222: 제2 버퍼층 125a, 235a: 스토리지 상부 전극
SP1, SP2, SP3: 서브 화소 SCAN1, SCAN2: 스캔라인
CL1, CL2: 연결 배선 라인

Claims (13)

  1. 복수의 서브 화소들을 포함하는 기판;
    상기 기판 상에 제1 방향으로 평행하게 이격되어 배열된 구동전원 공급 라인(VDD)과 기준전원 공급 라인(Vref);
    각각의 상기 서브 화소에 포함되는 발광 영역 및 구동 회로 소자; 및
    상기 구동전원 공급 라인(VDD) 및 상기 기준전원 공급 라인(Vref)을 상기 서브 화소에 각각 연결시키는 복수의 연결 배선 라인을 포함하되,
    상기 연결 배선 라인 가운데 적어도 하나는 상기 발광 영역과 중첩하게 위치하는 표시장치.
  2. 제1항에 있어서,
    상기 기판은 상기 구동전원 공급 라인(VDD)과 기준전원 공급 라인(Vref)이 배열된 제1 방향과 교차하는 제2 방향으로 배열되고, 서로 인접하는 상기 서브 화소들을 구분하는 스캔 라인을 더 포함하는 표시장치.
  3. 제1항에 있어서,
    상기 연결 배선 라인 가운데 적어도 하나는 인접하는 이웃 서브 화소의 발광 영역으로 연장하여 위치하는 표시장치.
  4. 제1항에 있어서,
    상기 연결 배선 라인은 3eV보다 큰 밴드 갭을 가지면서 가시광선 영역의 광원을 투과시켜 투명한 도체화된 반도체 물질로 이루어진 표시장치.
  5. 제1항에 있어서,
    상기 연결 배선 라인은 컨택홀을 통해 상기 구동전원 공급 라인(VDD) 또는 상기 기준전원 공급 라인(Vref)과 각각 연결되는 것을 더 포함하는 표시장치.
  6. 제1항에 있어서,
    상기 연결 배선 라인은 불투명한 금속 물질을 포함하는 상기 스캔라인보다 넓은 폭을 가지는 표시장치.
  7. 제1항에 있어서,
    상기 연결 배선 라인은 상기 기판의 제2 방향으로부터 제1 방향으로 배열되어 상기 구동전원 공급 라인(VDD)과 적어도 일부가 중첩하도록 'ㄱ'자 형상을 가지는 표시장치.
  8. 제 1 항에 있어서,
    상기 구동 회로 소자는,
    상기 유기발광소자와 접속된 박막 트랜지스터를 포함하며,
    상기 박막 트랜지스터는 상기 기판 상에 위치하는 상기 전원 공급 라인;
    상기 광차단층 및 상기 전원 공급 라인 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하는 채널 영역, 상기 채널 영역을 사이에 두고 위치하면서 드레인 영역, 소스 영역 및 상기 소스 영역 하부로부터 상기 버퍼층을 관통하여 상기 전원 공급 라인과 연결되는 소스 전극을 포함하는 액티브층; 및
    상기 액티브층 상에 위치하는 게이트 전극을 포함하는 표시장치.
  9. 제8항에 있어서,
    상기 기판은 광차단층을 더 포함하고, 상기 광차단층은 상기 전원 공급 라인 및 기준전원 공급라인과 동일한 평면 상에 동일한 물질로 이루어지는 표시장치.
  10. 제8항에 있어서,
    상기 액티브층은 상기 연결 배선 라인과 동일한 평면 상에 동일한 물질로 이루어지는 표시장치.
  11. 제1항에 있어서,
    상기 구동 회로 소자는,
    상기 박막 트랜지스터와 접속된 스토리지 캐패시터를 구비하며,
    상기 스토리지 캐패시터는 상기 광차단층과 동일한 평면상에 위치하는 스토리지 하부 전극;
    상기 스토리지 하부 전극 상에 위치하는 제1 버퍼층;
    상기 스토리지 하부 전극 상에 위치하고 상기 제1 버퍼층의 표면 일부를 노출시키는 스토리지 컨택홀이 구비된 제2 버퍼층; 및
    상기 스토리지 컨택홀을 채우는 스토리지 상부 전극을 포함하는 표시장치.
  12. 제11항에 있어서,
    상기 스토리지 상부 전극의 바닥부는 상기 제1 버퍼층을 사이에 두고 상기 스토리지 하부 전극과 중첩하고, 상기 스토리지 상부 전극의 측면부는 상기 제2 버퍼층과 접촉하는 표시장치.
  13. 제8항 또는 제11항에 있어서,
    상기 스토리지 상부 전극은 상기 액티브층과 동일한 물질로 이루어지고, 상기 제1 버퍼층은 제1 두께의 제1 유전율을 가지는 물질로 형성하며, 상기 제2 버퍼층은 상기 제1 버퍼층보다 두꺼운 제2 두께를 가지고 상기 제1 유전율보다 낮은 제2 유전율을 가지는 표시장치.
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