JP6238378B2 - 半導体記憶装置 - Google Patents
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Description
先ず、0ビットの不合格ビットの判定について説明する。これは、全ビットのプログラムが成功したか否かを判定することであり、この場合には、トランジスタQ8が全く不要であるか、あるいはトランジスタQ8がディスエーブルである(N=0)。プログラムベリファイは、選択ワード線にベリファイ電圧を印加する以外は、通常の読出し動作と同様であり、全ビットのプログラムが成功した場合には、選択メモリセルが非導通であり、全ビット線の電位は放電されず、プリチャージされた電位である。このため、ラッチノードSLSはLレベルであり、トランジスタQ1はオフであり、配線PB_Uの電圧は変動しない。また、ベリファイ時、JUDGEON信号がHレベルに駆動され、トランジスタQ7がオンし、配線PB_DISがGNDレベルとなる。このとき、トランジスタQ6は、1/2Irefの電流を流すため、基準電圧Vrefは、1/2Irefの電圧降下に応じた値となる。その結果、配線PB_UPの電圧が基準電圧Vrefよりも1/2Irefの分だけ高くなるため、比較器CMPは、Hレベルの信号、すなわち合格を出力する。
1ビットの不合格ビットを判定する場合(N=1)、1つのトランジスタQ8が動作可能な状態に置かれる。例えば、図10(B)であれば、EN-1がHレベル、EN-2がLレベルに駆動される。上記したように、全ビットのプログラムが成功した場合には、トランジスタQ1がオフであり、配線PB_UPの電圧は変動せず、1ビットの不合格ビットがある場合には、1つのページバッファ/センス回路のトランジスタQ1がオンし、配線PB_UPの電圧は、Irefの分だけ降下する。JUDGEON信号がHレベルに駆動され、トランジスタQ7がオンし、配線PB_DISがGNDレベルになると、トランジスタQ6が1/2Irefの電流を流し、さらに、トランジスタQ8がIrefの電流を流す。このため、基準電圧Vrefは、1/2Iref+Irefの分だけ降下した値となる。その結果、配線PB_UPの電圧が基準電圧Vrefよりも高くなり、比較器CMPは、Hレベルを出力する。
2ビットの不合格ビットを判定する場合(N=2)、2つのトランジスタQ8が動作可能な状態に置かれる。例えば、図10(B)であれば、EN_1がHレベル、EN_2がHレベルに駆動される。上記したように、2ビットの不合格ビットがある場合には、2つのページバッファ/センス回路のトランジスタQ1がオンし、配線PB_UPの電圧は、2×Irefの分だけ降下する。JUDGEON信号がHレベルに駆動され、トランジスタQ7がオンし、配線PB_DISがGNDレベルになると、トランジスタQ6が1/2Irefの電流を流し、さらに、2つのトランジスタQ8が2×Irefの電流を流す。このため、基準電圧Vrefは、1/2Iref+2×Irefの分だけ降下した値となる。その結果、配線PB_UPの電圧が基準電圧Vrefよりも高くなり、比較器CMPは、Hレベルを出力する。
制御部150によりイネーブル信号EN_1、EN_2がLレベルに駆動され、トランジスタQ8_1、Q8_2が動作不能な状態におかれる。ここで、選択ブロックのリバース読出しが行われる。全てのNANDストリングの消去が成功であれば(全てのメモリセルのしきい値分布が「0」)、全てのページバッファ/センス回路170のセンスノードSNSはHレベルであり、トランジスタQ1がオフし、比較器CMPは、Hレベルを出力する。この出力は、選択ブロックの消去においてストリング不良数Nsがゼロであることを示す。一方、1ビットのNANDストリングの消去が不良であれば(メモリセルのしきい値分布が「1」でない)、1つのページバッファ/センス回路170のセンスノードSNSがLレベルであり、トランジスタQ1がオンし、配線PB_UPの電圧が基準電圧Vrefよりも1/2Iref分だけ低くなり、比較器CMPは、Lレベルを出力する。この出力は、選択ブロックの消去においてストリング不良数Nsが1ビットであることを示す。
(2)1ビットのストリング不良の検出:
制御部150によりイネーブル信号EN_1またはEN_2の一方がHレベルに駆動され、トランジスタQ8_1またはQ8_2の一方が動作可能な状態におかれる。リバース読出しで、1ビットのNANDストリングの不良があるとき、比較器CMPは、Hレベルを出力し、2ビットのストリング不良があるとき、比較器CMPは、Lレベルを出力する。
(3)2ビットのストリング不良の検出:
制御部150によりイネーブル信号EN_1およびEN_2の双方がHレベルに駆動され、トランジスタQ8_1およびQ8_2の双方が動作可能な状態におかれる。リバース読出しで、2ビットのNANDストリングの不良があるとき、比較器CMPは、Hレベルを出力し、3ビットのストリング不良があるとき、比較器CMPは、Lレベルを出力する。
120:入出力バッファ 130:ECC回路
140:アドレスレジスタ 150:制御部
160:ワード線選択回路 170:ページバッファ/センス回路
180:列選択回路 190:内部電圧発生正回路
200:判定回路 210:供給回路
300:レギュラー領域 310:スペア領域
Claims (9)
- NAND型フラッシュメモリの消去方法であって、
選択ブロックに消去パルスを印加するステップと、
選択ブロックの消去ベリファイが不合格であり、かつ消去パルスの印加回数が予め決められた回数に到達した場合には、選択ブロックのNANDストリングの不良数を検出するステップと、
検出されたNANDストリングの不良数が一定数以下であるとき、当該選択ブロックを使用可能な状態で消去を終了し、不良数が一定数を超えるとき、当該選択ブロックを使用不可能なバッドブロックとして管理するステップとを有し、
前記検出するステップは、
検出すべきNANDストリングの不良数に応じた基準電圧を設定するステップと、
共通ソース線から選択ブロックの各NANDストリングに電圧を供給して複数のページバッファ/センス回路においてリバース読出しを行うステップと、
リバース読出しの結果、選択ブロックの各NANDストリングの不良の有無を前記複数のページバッファ/センス回路の各々から出力し、当該出力に基づきNANDストリングの不良数に応じた検出電圧を生成するステップと、
消去ベリファイを行うための信号に応答して、前記設定された基準電圧と前記検出電圧とを比較するステップとを有する、消去方法。 - 前記検出電圧を生成するステップは、NANDストリングの不良数に応じた基準電流Irefにより前記検出電圧を生成し、
前記基準電圧を設定するステップは、検出すべきNANDストリングの不良数に応じた数のトランジスタを動作可能にし、1つのトランジスタが前記基準電流Irefを流し、前記基準電圧は、動作可能にされたトランジスタの基準電流Irefと予め用意されたIref/2により設定される、請求項1に記載の消去方法。 - 前記一定数は、誤り検出・訂正によって救済可能なビット数以下である、請求項1に記載の消去方法。
- 複数のNANDストリングを含むメモリアレイと、
各ビット線を介して前記メモリアレイの複数のNANDストリングにそれぞれ接続され、各NANDストリングの不良の有無をそれぞれ出力する複数の出力回路と、
前記複数の出力回路からの各出力が並列に接続され、選択ブロックのNANDストリングの不良数を検出する検出回路と、
選択ブロックを消去する消去手段とを含み、
前記消去手段は、選択ブロックの消去ベリファイが不合格であり、かつ消去パルスの印加回数が予め決められた回数に到達した場合において、前記検出回路により検出されたNANDストリングの不良数が一定数以下であるとき、当該選択ブロックを使用可能な状態で消去を終了し、不良数が一定数を超えるとき、当該選択ブロックを使用不可能なバッドブロックとして管理し、
前記複数の出力回路の各々は、ページバッファ/センス回路を含み、
前記検出回路は、前記複数の出力回路のNANDストリングの不良の有無に応じた検出電圧を生成する第1の回路と、基準電圧を生成する第2の回路と、前記検出電圧と前記基準電圧とを比較する比較回路とを含み、当該比較回路は、前記複数の出力回路に接続されたNANDストリングの不良数を検出する、半導体記憶装置。 - 前記検出回路による検出が行われるとき、前記複数の出力回路の各々は、共通ソース線から選択ブロックの各NANDストリングに電圧を供給してリバース読出しによりNANDストリングの不良数に応じた電圧を前記第1の回路に出力する、請求項4に記載の半導体記憶装置。
- 前記複数の出力回路の各々は、NANDストリングの不良数に応じた基準電流Irefを流す回路を含み、前記複数の出力回路の各々は前記基準電流Irefに応じた電圧を前記第1の回路に出力し、
前記第2の回路は、検出すべきNANDストリングの不良数に応じた数のトランジスタを動作可能にし、1つのトランジスタが前記基準電流Irefを流し、前記基準電圧は、動作可能にされたトランジスタの基準電流Irefと予め用意されたIref/2により生成される、請求項4または5に記載の半導体記憶装置。 - 前記比較回路は、第1の入力に前記検出電圧を入力し、第2の入力に前記基準電圧を入力し、第2の入力には、基準電流Irefを流すことができる複数のトランジスタが並列に接続され、複数のトランジスタのうち検出すべきNANDストリングの不良数に応じたトランジスタが動作可能にされる、請求項6に記載の半導体記憶装置。
- 半導体記憶装置はさらに、消去動作を制御する制御手段を含み、検出すべきNANDストリングの不良数に応じたトランジスタは、前記制御手段からのイネーブル信号に応答して動作可能にされる、請求項7に記載の半導体記憶装置。
- 半導体記憶装置はさらに、プログラムすべきデータおよび前記メモリアレイから読み出されたデータの誤り検出・訂正を行う回路を含み、前記一定数は、前記誤り検出・訂正を行う回路によって救済可能なビット数以下である、請求項4ないし8いずれか1つに記載の半導体記憶装置。
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