CN112731761A - 制造光掩模组的方法和制造半导体器件的方法 - Google Patents

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Abstract

一种制造光掩模组的方法包括：准备掩模布局，所述掩模布局包括在第一区域中彼此间隔开的多个第一布局图案，其中，所述多个第一布局图案中的彼此相邻的三个第一布局图案的中心点之间的距离分别具有不同的值；将成对的第一布局图案进行分组，其中，在所述成对的第一布局图案中彼此相邻的两个第一布局图案的中心点之间的距离不具有所述不同的值中的最小值，并将所述掩模布局划分为至少两个掩模布局图案；以及形成包括至少两个光掩模的光掩模组，每个所述光掩模包括与被划分为所述至少两个掩模布局的所述掩模布局中的对应掩模布局中所包括的所述第一布局图案对应的掩模图案。

Description

制造光掩模组的方法和制造半导体器件的方法
相关申请的交叉引用
通过引用将于2019年10月28日在韩国知识产权局提交的、名称为“Method ofManufacturing Photomask Set for Forming Patterns,and Method of ManufacturingSemiconductor Device Using the Photomask Set”(制造用于形成图案的光掩模组的方法和使用光掩模组制造半导体器件的方法)的韩国专利申请No.10-2019-0134791的全部内容并入本文。
技术领域
本公开涉及制造用于形成图案的光掩模组的方法和通过使用光掩模组制造半导体器件的方法。
背景技术
随着电子工业和用户需求的快速发展，电子装置正变得越来越紧凑和轻量化。因此，在电子装置中使用的半导体器件需要高度集成，并且用于半导体器件的配置的设计规则正在减少。因此，形成半导体器件的图案的工艺中的难度正在增加。
发明内容
根据本公开的一方面，提供了一种制造光掩模组的方法，所述方法包括：准备掩模布局，所述掩模布局包括在第一区域中彼此间隔开的多个第一布局图案，其中，所述多个第一布局图案中的彼此相邻的三个第一布局图案的中心点之间的距离分别具有不同的值；将成对的第一布局图案进行分组，在所述成对的第一布局图案中彼此相邻的两个第一布局图案的中心点之间的距离不具有所述不同的值中的最小值，并将所述掩模布局划分为至少两个掩模布局图案；以及形成包括至少两个光掩模的光掩模组，每个所述光掩模包括与被划分为所述至少两个掩模布局图案的所述掩模布局中的对应掩模布局中所包括的所述第一布局图案对应的掩模图案。
根据本公开的另一方面，提供了一种通过使用光掩模组制造半导体器件的方法，所述方法包括：在基板上形成具有在第一水平方向上彼此平行延伸的位线的多个位线结构；在所述基板上形成填充所述多个位线结构之间的空间的下部的多个掩埋接触；以及通过使用包括第一光掩模和第二光掩模的光掩模组形成多个着陆焊盘，所述多个着陆焊盘填充所述多个位线结构之间的空间的上部并延伸到所述多个位线结构上，并包括彼此相邻的第一着陆焊盘、第二着陆焊盘和第三着陆焊盘，其中，连接所述第一着陆焊盘的顶表面的中心点、所述第二着陆焊盘的顶表面的中心点和所述第三着陆焊盘的顶表面的中心点的三角形包括不等边三角形，并且形成所述多个着陆焊盘包括：形成填充所述多个位线结构之间的所述空间的所述上部并覆盖所述多个位线结构的着陆焊盘材料层，通过使用所述第一光掩模在所述着陆焊盘材料层上形成多个第一硬掩模图案，通过使用所述第二光掩模在所述着陆焊盘材料层上在所述多个第一硬掩模图案之间的空间中形成多个第二硬掩模图案，以及通过使用所述多个第一硬掩模图案和所述多个第二硬掩模图案作为蚀刻掩模将所述着陆焊盘材料层图案化。
根据本公开的又一方面，提供了一种制造半导体器件的方法，所述方法包括：在基板上形成与多个有源区交叉的在第一水平方向上彼此平行延伸的多条字线，在所述基本中所述多个有源区由隔离层限定；在所述基板上形成具有位线的多个位线结构，所述位线在与所述第一水平方向垂直的第二水平方向上彼此平行延伸；在所述基板上形成填充所述多个位线结构之间的空间的下部并连接到所述多个有源区的多个掩埋接触；通过使用包括第一光掩模和第二光掩模的光掩模组形成多个着陆焊盘，所述多个着陆焊盘连接到所述多个掩埋接触、填充所述多个位线结构之间的空间的上部、延伸到所述多个位线结构上并且均具有圆形的顶表面；以及在所述多个位线结构上形成连接到所述多个着陆焊盘的多个存储节点，其中，形成所述多个着陆焊盘包括：形成填充所述多个位线结构之间的空间的上部并覆盖所述多个位线结构的着陆焊盘材料层；通过顺序地使用所述第一光掩模和所述第二光掩模在所述着陆焊盘材料层上形成多个第一硬掩模图案和与所述多个第一硬掩模图案分开的多个第二硬掩模图案；以及通过使用所述多个第一硬掩模图案和所述多个第二硬掩模图案作为蚀刻掩模将所述着陆焊盘材料层图案化，其中，连接所述多个着陆焊盘中的彼此相邻的三个着陆焊盘的顶表面的中心点的三角形的三条边的长度分别具有：值为3F(特征尺寸)的底边距离、大于所述底边距离的第一侧边距离和小于所述底边距离的第二侧边距离，并且在形成所述多个存储节点时，连接所述多个存储节点中的彼此相邻的三个存储节点的顶表面的中心点的三角形的三条边的长度具有3F(特征尺寸)的值。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员来说将变得显而易见，在附图中：
图1示出了根据示例实施例的用于制造用于形成图案的光掩模组的掩模布局的示意性俯视图；
图2A和图2B示出了根据示例实施例的设计用于制造用于形成图案的光掩模组的掩模布局的单元区域的过程的示意性俯视图；
图3示出了根据示例实施例的划分用于制造用于形成图案的光掩模组的掩模布局的过程的示意性俯视图；
图4A、图4B、图5A和图5B示出了根据示例实施例的用于形成图案的光掩模组的示意性俯视图；
图6示出了根据示例实施例的划分用于制造用于形成图案的光掩模组的掩模布局的过程的示意性俯视图；
图7A、图7B、图8A和图8B示出了根据示例实施例的用于形成图案的光掩模组的示意性俯视图；
图9A至图9B示出了根据示例实施例的用于形成图案的光掩模组的示意性截面图；
图10A至图10H示出了根据示例实施例的通过使用光掩模组来形成图案的方法中的各阶段的截面图；
图11A示出了根据示例实施例的通过使用光掩模组制造的半导体器件的示意性俯视布局；
图11B示出了选择性地示出图11A中的主要构造中的一些构造的俯视布局；
图12A至图12C示出了根据示例实施例的通过使用光掩模组制造的包括在半导体器件中的着陆焊盘的布置的示意性俯视布局；
图13A至图13B示出了根据示例实施例的与包括在光掩模组中的光掩模对应地形成的包括在半导体器件中的着陆焊盘的示意性俯视布局；以及
图14A至图21D示出了根据示例实施例的制造半导体器件的方法中的各阶段的截面图。
具体实施方式
图1是根据示例实施例的用于制造用于形成图案的光掩模组的掩模布局ML的示意性俯视图。
参照图1，掩模布局ML可以包括多个第一布局图案MLC、多个第二布局图案MLX和多个第三布局图案MLY。
多个第一布局图案MLC可以是彼此间隔开的岛形布局图案。多个第一布局图案MLC可以分别对应于半导体器件中的多个接触图案或多个孔。多个第一布局图案MLC可以布置为在平面上在第一水平方向(X方向)上排列成行且在第二水平方向(Y方向)上排列成Z字形的蜂窝形状，例如，在第一水平方向(X方向)上的第一布局图案MLC的行可以在第二水平方向(Y方向)上相对于彼此而偏移。多个第一布局图案MLC可以在第一水平方向(X方向)上以具有第一单元节距PXC的行布置。在多个第一布局图案MLC中，在第一水平方向(X方向)上布置的行可以布置为在第二水平方向(Y方向)上具有第二单元节距PYC。在实施例中，第一单元节距PXC的值可以大于第二单元节距PYC的值。例如，第一单元节距PXC可以具有3倍特征尺寸(3F)的值，第二单元节距PYC可以具有2.6倍特征尺寸(2.6F)的值。多个第一布局图案MLC可以形成为具有被压扁的蜂窝形状，将参照图2A和图2B对此进行详细描述。
多个第二布局图案MLX可以是总体上沿第一水平方向(X方向)延伸的多个线形布局图案，并且布置为在第二水平方向(Y方向)上彼此间隔开。多个第二布局图案MLX可以分别对应于包括在半导体器件中的多个线图案。多个第三布局图案MLY可以是总体上沿第二水平方向(Y方向)延伸的多个线形布局图案，并且布置为在第一水平方向(X方向)上彼此间隔开。多个第二布局图案MLX可以在第二水平方向(Y方向)上具有作为最小节距的第一核心节距PYL，并且多个第三布局图案MLY可以在第一水平方向(X方向)上具有作为最小节距的第二核心节距PXL。在一些实施例中，第一核心节距PYL和第二核心节距PXL可以具有3F(特征尺寸)的值。
多个第三布局图案MLY可以分别对应于包括在半导体器件中的多个线图案。多个第三布局图案MLY可以是用于形成半导体器件中的总体上沿第二水平方向(Y方向)延伸的多个线形图案的多个线形布局图案。第一水平方向(X方向)和第二水平方向(Y方向)可以彼此垂直。
第二布局图案MLX和第三布局图案MLY是“总体上”分别沿第一水平方向(X方向)和第二水平方向(Y方向)延伸的线形图案。然而，这不意味着第二布局图案MLX和第三布局图案MLY是沿第一水平方向(X方向)和第二水平方向(Y方向)延伸的直线线形图案，而是意味着第二布局图案MLX和第三布局图案MLY总体上类似于沿第一水平方向(X方向)和第二水平方向(Y方向)延伸的形成线的图案，即使存在一些弯折部分或宽度变化。
布置第一布局图案MLC的区域可以被称为第一区域CELL，并且布置第二布局图案MLX和第三布局图案MLY的区域可以被称为第二区域CORE。第一区域CELL可以对应于半导体器件的单元区域，第二区域CORE可以对应于半导体器件的核心区域，但是实施例不限于此。布置第二布局图案MLX和第三布局图案MLY的区域可以分别被称为第一线区域CORE-H和第二线区域CORE-V。在本说明书中，在光掩模和半导体器件中，与掩模布局ML的第一区域CELL、第二区域CORE、第一线区域CORE-H和第二线区域CORE-V对应的区域也可以被称为第一区域CELL、第二区域CORE、第一线区域CORE-H和第二线区域CORE-V。
示意性地示出了多个第一布局图案MLC、多个第二布局图案MLX和多个第三布局图案MLY的平面形状，以示出布置第一布局图案MLC至第三布局图案MLY的位置。因此，平面形状可以不同于掩模布局ML的实际布局图案的平面形状。例如，多个第一布局图案MLC、多个第二布局图案MLX和多个第三布局图案MLY的平面形状可以是执行用于将包括在半导体器件中的多个接触图案、多个孔或多个线图案形成为期望形状的光学邻近校正(OPC)的结果。
图2A和图2B的示意性俯视图用于描述根据示例实施例的设计用于制造用于形成图案的光掩模组的掩模布局的单元区域的过程。详细地讲，图2B是示出了根据示例实施例的用于制造用于形成图案的光掩模组的掩模布局的单元区域中的多个第一布局图案MLC的布置的俯视图，图2A是示出了用于有效地描述图2B中示出的多个第一布局图案MLC的布置所参考的多个虚拟参考布局图案MLCR的布置的俯视图。
参照图2A，多个虚拟参考布局图案MLCR可以具有在平面上在第一水平方向(X方向)排列成行且在第二水平方向(Y方向)上排列成Z字形的蜂窝形状。多个参考布局图案MLCR指示这样的情况：其中，连接彼此相邻的三个参考布局图案MLCR的中心点的三角形是等边三角形，并且连接彼此相邻的三个参考布局图案MLCR的中心点的三角形的三个内角中的至少两个内角具有相同的值。
在彼此相邻的三个参考布局图案MLCR中，参考底边距离LRB(即，在第一水平方向(X方向)上彼此相邻的两个参考布局图案MLCR的中心点之间的距离)与第一参考侧边距离LR1和第二参考侧边距离LR2(即，在第一水平方向(X方向)上彼此相邻的两个参考布局图案MLCR的中心点分别与在第二水平方向(Y方向)上相邻于这两个参考布局图案MLCR的一个参考布局图案MLCT的中心点之间的距离)可以具有3F(特征尺寸)的值，即，相同的值。参考底边距离LRB的值可以与第一单元节距PXC的值相同。具有3F的值的距离可以被称为参考距离。
参照图2B，多个第一布局图案MLC可以具有在平面上在第一水平方向(X方向)排列成行且在第二水平方向(Y方向)上排列成Z字形的蜂窝形状。在多个第一布局图案MLC中，连接彼此相邻的三个第一布局图案MLC的中心点的三角形可以为不等边三角形。
在彼此相邻的三个第一布局图案MLC中，底边距离LB(即，在第一水平方向(X方向)上彼此相邻的两个第一布局图案MLC的中心点之间的距离)与第一侧边距离L1和第二侧边距离L2(即，在第一水平方向(X方向)上彼此相邻的两个第一布局图案MLC的中心点分别与在第二水平方向(Y方向)上相邻于这两个第一布局图案MLC的一个第一布局图案MLC的中心点之间的距离)可以具有不同的值。在一些实施例中，第一侧边距离L1的值可以大于底边距离LB的值，第二侧边距离L2的值可以小于底边距离LB的值。例如，第一侧边距离L1可以具有大于3F(特征尺寸)的值，第二侧边距离L2可以具有小于3F(特征尺寸)的值。底边距离LB的值可以与第一单元节距PXC的值相同。
与多个参考布局图案MLCR(图2A)相比，在多个第一布局图案MLC中，多个第一布局图案MLC的中心点可以在第一水平方向(X方向)或与第一水平方向(X方向)相反的方向(-X方向)上从多个参考布局图案MLCR的中心点偏移特定距离。与多个参考布局图案MLCR相比，在多个第一布局图案MLC中，在第一水平方向(X方向)上布置的行可以在第二水平方向(Y方向)上交替地沿第一水平方向(X方向)移动第一移动距离CM1和沿与第一水平方向(X方向)相反的方向(-X方向)移动第二移动距离CM2。在一些实施例中，第一移动距离CM1和第二移动距离CM2可以具有相同的值。
图3是用于描述根据示例实施例的划分用于制造用于形成图案的光掩模组的掩模布局的过程的示意性俯视图，图4A、图4B、图5A和图5B各自是根据示例实施例的用于形成图案的光掩模组的示意性俯视图。
参照图3，掩模布局ML可以包括多个第一布局图案MLC、多个第二布局图案MLX和多个第三布局图案MLY(参照图1所描述)。多个第一布局图案MLC被分为多个第一偶数布局图案MCL1和多个第一奇数布局图案MLC2，多个第二布局图案MLX被分为多个第二偶数布局图案MLX1和多个第二奇数布局图案MLX2，多个第三布局图案MLY被分为多个第三偶数布局图案MLY1和多个第三奇数布局图案MLY2。
例如，可以通过选择彼此相邻的两个第一布局图案MLC的中心点之间的距离的值大于第二侧边距离L2(参见图2B)的一组第一布局图案MLC并将选择的布局图案分为多个第一偶数布局图案MLC1和多个第一奇数布局图案MLC2，来将多个第一布局图案MLC分组。多个第一偶数布局图案MLC1和多个第一奇数布局图案MLC2均可以通过选择彼此相邻的成对的布局图案MLC(其中，两个第一布局图案MLC的中心点之间的距离等于底边距离LB(参见图2B))并且将成对的布局图案进行分组来获得。例如，可以通过从多个第一布局图案MLC中交替地选择在第一水平方向(X方向)上布置的行来获得多个第一偶数布局图案MLC1和多个第一奇数布局图案MLC2。
多个第二偶数布局图案MLX1和多个第二奇数布局图案MLX2可以通过交替地选择在第二水平方向(Y方向)上彼此分开布置的多个第二布局图案MXL来获得。多个第三偶数布局图案MLY1和多个第三奇数布局图案MLY2可以通过交替地选择在第一水平方向(X方向)上彼此分开布置的多个第三布局图案MLY来获得。
参照图4A和图4B，光掩模组PM1和PM2可以包括第一光掩模PM1和第二光掩模PM2，第一光掩模PM1包括第一掩模图案MK1，第二光掩模PM2包括第二掩模图案MK2。第一掩模图案MK1可以包括布置在第一区域CELL中的多个第一偶数掩模图案MKC1、布置在第二区域CORE的第一线区域CORE-H中的多个第二偶数掩模图案MKX1和布置在第二区域CORE的第二线区域CORE-V中的多个第三偶数掩模图案MKY1。第二掩模图案MK2可以包括布置在第一区域CELL中的多个第一奇数掩模图案MKC2、布置在第二区域CORE的第一线区域CORE-H中的多个第二奇数掩模图案MKX2和布置在第二区域CORE的第二线区域CORE-V中的多个第三奇数掩模图案MKY2。
多个第一偶数掩模图案MKC1、多个第二偶数掩模图案MKX1和多个第三偶数掩模图案MKY1可以分别从多个第一偶数布局图案MLC1、多个第二偶数布局图案MLX1和多个第三偶数布局图案MLY1形成。多个第一奇数掩模图案MKC2、多个第二奇数掩模图案MKX2和多个第三奇数掩模图案MKY2可以分别从多个第一奇数布局图案MLC2、多个第二奇数布局图案MLX2和多个第三奇数布局图案MLY2形成。
多个第一偶数掩模图案MKC1和多个第一奇数掩模图案MKC2可以分别布置为在第一水平方向(X方向)上具有第一单元节距PXC的节距，并且分别布置为在第二水平方向(Y方向)上具有第二单元节距PYC的两倍的节距(2*PYC)。多个第二偶数掩模图案MKX1和多个第二奇数掩模图案MKX2可以分别布置为在第二水平方向(Y方向)上具有第一核心节距PYL的两倍的节距(2*PYL)作为最小节距。多个第三偶数掩模图案MKY1和多个第三奇数掩模图案MKY2可以分别布置为在第一水平方向(X方向)上具有第二核心节距PXL的两倍的节距(2*PXL)作为最小节距。
参照图5A和图5B，光掩模组PM1a和PM2a可以包括第一光掩模PM1a和第二光掩模PM2a，第一光掩模PM1a包括第一掩模图案MK1a，第二光掩模PM2a包括第二掩模图案MK2a。第一掩模图案MK1a可以包括布置在第一区域CELL中的多个第一偶数掩模图案MKC1、布置在第二区域CORE的第一线区域CORE-H中的多个第二掩模图案MKX和布置在第二区域CORE的第二线区域CORE-V中的多个第三掩模图案MKY。第二掩模图案MK2a可以包括布置在第一区域CELL中的多个第二奇数掩模图案MKC2。包括在第二光掩模PM2a中的第二掩模图案MK2a可以不布置在第二区域CORE中。
多个第一偶数掩模图案MKC1、多个第一奇数掩模图案MKC2、多个第二掩模图案MKX和多个第三掩模图案MKY可以分别从多个第一偶数布局图案MLC1、多个第一奇数布局图案MLC2、多个第二布局图案MLX和多个第三布局图案MLY形成。
多个第一偶数掩模图案MKC1和多个第一奇数掩模图案MKC2可以分别布置为在第一水平方向(X方向)上具有第一单元节距PXC的节距，并布置为在第二水平方向(Y方向)上具有第二单元节距PYC的两倍的节距(2*PYC)。多个第二掩模图案MKX可以布置为在第二水平方向(Y方向)上具有作为最小节距的第一核心节距PYL的节距。多个第三掩模图案MKY可以布置为在第一水平方向(X方向)上具有作为最小节距的第一核心节距PLY的节距。
图6是用于描述根据示例实施例的划分用于制造用于形成图案的光掩模组的掩模布局的过程的示意性俯视图，图7A、图7B、图8A和图8B各自是根据示例实施例的用于形成图案的光掩模组的示意性俯视图。
参照图6，多个第一布局图案MLC被分为多个第一偶数布局图案MLC1b和多个第一奇数布局图案MLC2b，多个第二布局图案MLX被分为多个第二偶数布局图案MLX1和多个第二奇数布局图案MLX2，多个第三布局图案MLY被分为多个第三偶数布局图案MLY1和多个第三奇数布局图案MLY2。
在多个第一布局图案MLC中，可以选择成对的第一布局图案MLC，在成对的第一布局图案MLC中，彼此相邻的两个第一布局图案MLC的中心点之间的距离的值大于作为最小距离值的第二侧边距离L2(参见图2B)，并且可以将选择的多个第一布局图案MLC分为多个第一偶数布局图案MLC1b和多个第一奇数布局图案MLC2b。多个第一偶数布局图案MLC1b和多个第一奇数布局图案MLC2b均可以通过从多个布局图案MLC中选择成对的布局图案MLC(在成对的布局图案MLC中，彼此相邻的两个第一布局图案MLC的中心点之间的距离为具有最大值的第一侧边距离L1(参见图2B))并将成对的布局图案进行分组来获得。例如，多个第一偶数布局图案MLC1b和多个第一奇数布局图案MLC2b可以通过从多个第一布局图案MLC中交替地选择在第二水平方向(Y方向)上以Z字形布置的行来获得。
参照图7A和图7B，光掩模组PM1b和PM2b可以包括第一光掩模PM1b和第二光掩模PM2b，第一光掩模PM1b包括第一掩模图案MK1b，第二光掩模PM2b包括第二掩模图案MK2b。第一掩模图案MK1b可以包括布置在第一区域CELL中的多个第一偶数掩模图案MKC1b、布置在第二区域CORE的第一线区域CORE-H中的多个第二偶数掩模图案MKX1和布置在第二区域CORE的第二线区域CORE-V中的多个第三偶数掩模图案MKY1。第二掩模图案MK2b可以包括第一区域CELL中包括的多个第一奇数掩模图案MKC2b、布置在第二区域CORE的第一线区域CORE-H中的多个第二奇数掩模图案MKX2和布置在第二区域CORE的第二线区域CORE-V中的多个第三奇数掩模图案MKY2。
多个第一偶数掩模图案MKC1b、多个第二偶数掩模图案MKX1和多个第三偶数掩模图案MKY1可以分别从多个第一偶数布局图案MLC1b、多个第二偶数布局图案MLX1和多个第三偶数布局图案MLY1形成。多个第一奇数掩模图案MKC2b、多个第二奇数掩模图案MKX2和多个第三奇数掩模图案MKY2可以分别从图6中示出的多个第一奇数布局图案MLC2b、多个第二奇数布局图案MLX2和多个第三奇数布局图案MLY2形成。多个第一偶数掩模图案MKC1b和多个第一奇数掩模图案MKC2b可以布置为在第一水平方向(X方向)上具有第一单元节距PXC的两倍的节距(2*PXC)，并布置为在第二水平方向(Y方向)上具有第二单元节距PYC的节距。
参照图8A和图8B，光掩模组PM1c和PM2c可以包括第一光掩模PM1c和第二光掩模PM2c，第一光掩模PM1c包括第一掩模图案MK1c，第二光掩模PM2c包括第二掩模图案MK2c。第一掩模图案MK1c可以包括布置在第一区域CELL中的多个第一偶数掩模图案MKC1b、布置在第二区域CORE的第一线区域CORE-H中的多个第二掩模图案MKX和布置在第二区域CORE的第二线区域CORE-V中的多个第三掩模图案MKY。第二掩模图案MK2c可以包括布置在第一区域CELL中的多个第一奇数掩模图案MKC2b。包括在第二光掩模PM2c中的第二掩模图案MK2c可以不布置在第二区域CORE中。
多个第一偶数掩模图案MKC1b、多个第一奇数掩模图案MKC2b、多个第二掩模图案MKX和多个第三掩模图案MKY可以分别从图6中示出的多个第一偶数布局图案MLC1b、多个第一奇数布局图案MLC2b、多个第二布局图案MLX和多个第三布局图案MLY形成。多个第一偶数掩模图案MKC1b和多个第一奇数掩模图案MKC2b可以分别布置为在第一水平方向(X方向)上具有第一单元节距PXC的两倍的节距(2*PXC)，并且分别布置为在第二水平方向(Y方向)上具有第二单元节距PYC的节距。
图9A和图9B是根据示例实施例的用于形成图案的光掩模组500-1和500-2的示意性截面图。
参照图9A和图9B，光掩模组500-1和500-2可以分别包括第一光掩模500-1和第二光掩模500-2。尽管图9A和图9B示出了第一光掩模500-1和第二光掩模500-2是反射式掩模，但是第一光掩模500-1和第二光掩模500-2不限于此。例如，可以在使用极紫外(EUV)光(例如，波长为13.5nm的光)的光刻工艺中使用第一光掩模500-1和第二光掩模500-2。第一光掩模500-1可以是图4A、图5A、图7A和图8A中示出的第一光掩模PM1、PM1a、PM1b和PM1c中的任一者，第二光掩模500-2可以是图4B、图5B、图7B和8B中示出的第二光掩模PM2、PM2a、PM2b和PM2c中的任一者。
第一光掩模500-1和第二光掩模500-2可以均包括掩模基板510和反射层520，并且分别包括吸收图案530-1和530-2。掩模基板510可以包括例如玻璃或石英基板。反射层520可以位于掩模基板510上并反射入射光。吸收图案530-1和530-2可以形成在反射层520上，反射层520可以在吸收图案530-1之间以及在吸收图案530-2之间暴露。
反射层520可以具有例如三十个至六十个Mo/Si层重复堆叠的多层结构。在一些实施例中，为了保护反射层，覆盖层522可以位于反射层520上。覆盖层522可以包括例如氧化钌(RuO)等。在一些实施例中，可以省略覆盖层522。
在掩模基板510的底部处，可以形成用于使第一光掩模500-1和第二光掩模500-2真空附着到曝光设备的阶台的基底层532。基底层532可以包括例如氮化铬(CrN)层。
吸收图案530-1和530-2可以包括第一光掩模500-1中的第一吸收图案530-1和第二光掩模500-2中的第二吸收图案530-2。第一吸收图案530-1可以是图4A、图5A、图7A和图8A中示出的第一掩模图案MK1、MK1a、MK1b和MK1c中的任一者，第二吸收图案530-2可以是图4B、图5B、图7B和图8B中示出的第二掩模图案MK2、MK2a、MK2b和MK2c中的任一者。
在一些实施例中，根据在光刻工艺中使用的光刻胶的类型，反射层520的位于第一吸收图案530-1之间的部分可以是图4A、图5A、图7A和图8A中示出的第一掩模图案MK1、MK1a、MK1b和MK1c中的任一者，反射层520的位于第二吸收图案530-2之间的部分可以是图4B、图5B、图7B和图8B中示出的第二掩模图案MK2、MK2a、MK2b和MK2c中的任一者。
图10A至图10H是示出了根据示例实施例的通过使用光掩模组形成图案的方法中的各阶段的截面图。
参照图10A，在基底基板10上，在形成顺序堆叠的目标层20、硬掩模层40和第一涂覆层50之后，形成第一光刻胶层90。在一些实施例中，还可以在目标层20和硬掩模层40之间形成顺序堆叠的缓冲层30和辅助层35。在一些实施例中，还可以形成堆叠在第一涂覆层50上的第一覆盖层60。
基底基板10可以包括例如半导体基板。基底基板10还可以包括布置在半导体基板与目标层20之间的导电材料和绝缘层。目标层20可以包括导电材料。例如，目标层20可以包括多晶硅、金属、导电金属氮化物等。例如，缓冲层30可以包括非晶碳层(ACL)。辅助层35可以在将硬掩模层40图案化的工艺中防止缓冲层30暴露。例如，硬掩模层40可以包括原硅酸四乙酯(TEOS)。例如，第一涂覆层50可以是旋涂硬掩模(SOH)。第一覆盖层60可以保护第一涂覆层50的顶表面。例如，第一覆盖层60可以包括氮氧化硅(SiON)。
参照图10A和图10B，通过使用第一光掩模从第一光刻胶层90形成第一光刻胶图案92。例如，第一光掩模可以是图5A、图8A和图9A中示出的第一光掩模PM1a、PM1c和500-1中的任何一种，但是不限于此。例如，第一光掩模也可以是图4A和图7A中示出的第一光掩模PM1和PM1b中的任何一种，在这种情况下，第一光刻胶图案92的数量可以少于图10B中示出的第二区域CORE中的第一光刻胶图案92的数量。
参照图10B和图10C，可以通过使用第一光刻胶图案92作为蚀刻掩模将第一涂覆层图案化来形成初步硬掩模图案52。在一些实施例中，作为第一覆盖层60的一部分的覆盖图案62可以留在初步硬掩模图案52上。
参照图10C和图10D，通过使用初步硬掩模图案52作为蚀刻掩模将硬掩模层40图案化，以形成第一硬掩模图案42。
参照图10E，在形成覆盖第一硬掩模图案42的第二涂覆层70之后，形成第二光刻胶层95。在一些实施例中，还可以形成堆叠在第二涂覆层70上的第二覆盖层80。第二涂覆层70可以包括含碳材料。例如，第二涂覆层70可以包括SOH。第二覆盖层80可以保护第二涂覆层70的顶表面。例如，第二覆盖层80可以包括SiON。
参照图10E和图10F，通过使用第二光掩模从第二光刻胶层95形成第二光刻胶图案97。例如，第二光掩模可以是图5B、图8B和图9B中示出的第二光掩模PM2a、PM2c和500-2中的任何一种，但是不限于此。例如，第二光掩模可以是图4B和图7B中示出的第二光掩模PM2和PM2b中的任何一种，在这种情况下，第二光刻胶图案97也可以在第二区域CORE中被图案化，并暴露第二涂覆层70和第二覆盖层80中的每一者的一部分。
参照图10F和图10G，通过使用第二光刻胶图案97作为蚀刻掩模将第二涂覆层70图案化，以形成第二硬掩模图案72。在一些实施例中，类似于在图10G中未示出但在图10C中示出的留在初步硬掩模图案52上的覆盖图案62，第二覆盖层80的一部分可以留在第二硬掩模图案72上。
参照图10G和图10H，通过使用第一硬掩模图案42和第二硬掩模图案72作为蚀刻掩模将目标层20图案化，以形成目标图案22。尽管参照图10A至图10H描述了通过PEPE(光掩模-蚀刻-光掩模-蚀刻，photo-etch-photo-etch)方法来形成目标图案22，但是本公开不限于此，并且本公开可以包括通过使用包括两个或更多个光掩模的光掩模组来形成目标图案22以及通过PPE(光掩模-光掩模-蚀刻，photo-photo-etch)方法来形成目标图案22。
图11A是用于描述根据示例实施例的通过使用光掩模组制造的半导体器件1的主要构造的示意性俯视布局，图11B是选择性地示出图11A中示出的主要构造中的一些构造的俯视布局。
参照图11A和图11B，半导体器件1可以包括多个有源区ACT。在一些实施例中，多个有源区ACT可以均在相对于彼此垂直的第一水平方向(X方向)和第二水平方向(Y方向)的对角线方向上具有长轴。与多个有源区ACT相交的多条字线WL可以沿第一水平方向(X方向)彼此平行地延伸。在多条字线WL上方，多条位线BL可以沿与第一水平方向(X方向)交叉的第二水平方向(Y方向)彼此平行地延伸。多条位线BL可以经由直接接触DC连接到多个有源区ACT。
在一些实施例中，在多条位线BL中，多个掩埋接触BC可以形成在彼此相邻的两条位线BL之间。在一些实施例中，多个掩埋接触BC可以以在第一水平方向(X方向)和第二水平方向(Y方向)上对准的矩阵布置。
多个着陆焊盘(landing pad)LP可以位于多个掩埋接触BC上。多个着陆焊盘LP可以布置为与多个掩埋接触BC至少部分地交叠。在一些实施例中，多个着陆焊盘LP可以均延伸到彼此相邻的两条位线BL中的任何一条位线BL上。在平面上，多个着陆焊盘LP可以布置为在第一水平方向(X方向)上连续地对准并且在第二水平方向(Y方向)上以Z字形对准。
多个着陆焊盘LP可以通过执行光刻工艺两次来形成。例如，多个着陆焊盘LP可以通过执行两次EUV工艺来形成而无需使用执行一次光刻工艺的图案密度增强技术。多个着陆焊盘LP中的每一个着陆焊盘的顶表面可以具有盘形状，盘形状的边是基本上圆形的而不是椭圆形的。
多个存储节点SN可以位于多个着陆焊盘LP上。多个存储节点SN可以位于多条位线BL上方。每个存储节点SN可以是多个电容器中的每一个电容器的下电极。存储节点SN可以经由着陆焊盘LP和掩埋接触BC连接到有源区ACT。在平面上，多个存储节点可以具有六边形布置结构。例如，多个存储节点SN可以具有在平面上在第一水平方向(X方向)上排列成行且在第二水平方向(Y方向)上排列成Z字形的蜂窝形状。
布置有多个着陆焊盘LP的蜂窝形状和布置有多个存储节点SN的蜂窝形状可以彼此不同。例如，存储节点SN可以布置为完整的蜂窝形状HMS，其中，连接彼此相邻的三个存储节点SN的中心点的三角形为等边三角形，并且多个着陆焊盘LP可以布置为被压扁的蜂窝形状HML，其中，连接彼此相邻的三个着陆焊盘LP的中心点的三角形是不等边三角形。在本说明书中，着陆焊盘LP的中心点和存储节点SN的中心点分别表示在平面(X-Y平面)上着陆焊盘LP的顶表面的中心点和存储节点SN的顶表面的中心点。
多个着陆焊盘可以以被压扁的蜂窝形状HML对准且分别布置在以矩阵RMB对准的多个掩埋接触BC与以完整的蜂窝形状HMS对准的多个存储节点SN之间，并且将多个掩埋接触BC分别电连接到多个存储节点SN。
图12A至图12C是用于描述根据示例实施例的通过使用光掩模组制造的包括在半导体器件中的着陆焊盘LP的布置的示意性俯视布局。
参照图12A，多个着陆焊盘LP可以在平面上具有六边形对准结构。例如，多个着陆焊盘LP可以具有在第一水平方向(X方向)上排列成行且在第二水平方向(Y方向)上排列成Z字形的蜂窝形状。为了描述多个着陆焊盘LP的布置，图12A示出了多个着陆焊盘LP以及多个虚拟参考着陆焊盘LPR。多个参考着陆焊盘LPR指示连接彼此相邻的三个参考着陆焊盘LPR的中心点LPR-C的三角形是等边三角形的情况。参考着陆焊盘LPR的直径的值可以与着陆焊盘LP的直径DI-L的值相同。
例如，在彼此相邻的三个参考着陆焊盘LPR中，第一参考内角θ1-R、第二参考内角θ2-R和第三参考内角可以均具有相同的值，其中，第一参考内角θ1-R和第二参考内角θ2-R是底边与两条侧边之间的相应的内角，所述底边连接在第一水平方向(X方向)上的两个相邻的参考着陆焊盘LPR的中心点LPR-C，所述两条侧边分别连接在第一水平方向(X方向)上的两个相邻的参考着陆焊盘LPR的中心点LPR-C和在第二水平方向(Y方向)上的一个相邻的参考着陆焊盘LPR的中心点LPR-C，第三参考内角是两条侧边之间的内角，所述两条侧边分别将在第一水平方向(X方向)上的两个相邻的参考着陆焊盘LPR的中心点LPR-C连接到在第二水平方向(Y方向)上的一个相邻的参考着陆焊盘LPR的中心点LPR-C。例如，第一参考内角θ1-R、第二参考内角θ2-R和第三参考内角θ3-R可以分别为60°。
在彼此相邻的三个参考着陆焊盘LPR中，参考底边距离LB-R以及第一参考侧边距离LS-R1和第二参考侧边距离LS-R2可以均具有相同的3F(特征尺寸)值，其中，参考底边距离LB-R是在第一水平方向(X方向)上的两个相邻的参考着陆焊盘LPR的中心点LPR-C之间的距离，第一参考侧边距离LS-R1和第二参考侧边距离LS-R2是在第一水平方向(X方向)上的两个相邻的参考着陆焊盘LPR的中心点LPR-C与在第二水平方向(Y方向)上的一个相邻的参考着陆焊盘LPR的中心点LPR-C之间的相应距离LS-R1和LS-R2。例如，3F(特征尺寸)可以具有大约25.6nm的值，但是不限于此。
连接多个着陆焊盘中的彼此相邻的三个着陆焊盘LP(例如，在第一水平方向(X方向)上的两个相邻的着陆焊盘LP的中心点LP-C以及在第二水平方向(Y方向)上与该在第一水平方向(X方向)上的两个相邻的着陆焊盘LP相邻的一个着陆焊盘LP的中心点LP-C)的三角形可以为不等边三角形。在多个着陆焊盘LP中，在彼此相邻以使连接中心点LP-C的线构成三角形的三个着陆焊盘LP中，在第一水平方向(X方向)上彼此相邻的两个着陆焊盘LP分别被称为第一着陆焊盘LP1和第二着陆焊盘LP2，并且在第一着陆焊盘LP1和第二着陆焊盘LP2之间在第二水平方向(Y方向)上相邻于第一着陆焊盘LP1和第二着陆焊盘LP2的着陆焊盘LP可以被称为第三着陆焊盘LP3。
第一内角θ1和第二内角θ2可以分别具有不同的值，其中，第一内角θ1是连接第一着陆焊盘LP1和第二着陆焊盘LP2的中心点LP-C的底边与将第一着陆焊盘LP1连接到第三着陆焊盘LP3的侧边之间的内角，第二内角θ2是连接第一着陆焊盘LP1和第二着陆焊盘LP2的中心点LP-C的底边与将第二着陆焊盘LP2连接到第三着陆焊盘LP3的侧边之间的内角。例如，第一内角θ1可以具有小于60°的值，第二内角θ2可以具有大于60°的值。第三内角θ3可以具有从180°中减去第一内角θ1的值和第二内角θ2的值后的值，其中，第三内角θ3是将第一着陆焊盘LP1连接到第三着陆焊盘LP3的侧边与将第二着陆焊盘LP2连接到第三着陆焊盘LP3的侧边之间的内角。
底边距离LB、第一侧边距离LS1和第二侧边距离LS2可以具有不同的值，其中，底边距离LB是第一着陆焊盘LP1的中心点LP-C与第二着陆焊盘LP2的中心点LP-C之间的距离，第一侧边距离LS1是第一着陆焊盘LP1的中心点LP-C与第三着陆焊盘LP3的中心点LP-C之间的距离，第二侧边距离LS2是第二着陆焊盘LP2的中心点LP-C与第三着陆焊盘LP3的中心点LP-C之间的距离。底边距离LB可以具有3F(特征尺寸)的值，其是与参考侧边距离LB-R相同的值。第一侧边距离LS1的值可以大于底边距离LB的值，第二侧边距离LS2的值可以小于底边距离LB的值。例如，第一侧边距离LS1可以具有大于3F(特征尺寸)的值，并且第二侧边距离LS2可以具有小于3F(特征尺寸)的值。
多个着陆焊盘中的每一个着陆焊盘的中心点LP-C可以在第一水平方向(X方向)或与第一水平方向(X方向)相反的方向(-X方向)上从多个参考着陆焊盘LPR中的每一个参考着陆焊盘的中心点LPR-C偏移，并从与之相邻的位线BL偏移。例如，构成在第一水平方向(X方向)上的行的着陆焊盘LP的中心点LP-C可以在第一水平方向(X方向)上从构成在第一水平方向(X方向)上的行的参考着陆焊盘LPR的中心点LPR-C偏移第一偏移距离CD1，并且在第二水平方向上彼此相邻且构成在第一水平方向(X方向)上的另一行的着陆焊盘LP的中心点LP-C可以在与第一水平方向(X方向)相反的方向(-X方向)上从构成在第一水平方向(X方向)上的另一行的参考着陆焊盘LPR的中心点LPR-C偏移第二偏移距离CD2。在一些实施例中，第一偏移距离CD1和第二偏移距离CD2可以具有相同的值。例如，第一偏移距离CD1和第二偏移距离CD2可以均具有大于0且小于0.75F(特征尺寸)的值。在一些实施例中，第一偏移距离CD1和第二偏移距离CD2可以均具有大约1nm至大约6nm的值。
分别为掩模布局上的逻辑距离的图2B中示出的第一移动距离CM1和第二移动距离CM2与作为图12A中示出的物理距离的第一偏移距离CD1和第二偏移距离CD2可以具有基本相同的值。
根据示例实施例的多个着陆焊盘LP可以通过执行两次EUV光刻工艺来形成而无需使用执行一次光刻工艺的图案密度增强技术。因此，多个着陆焊盘LP中的每一个着陆焊盘的顶表面可以具有盘形状，盘形状的边是基本上圆形的而不是椭圆形的或四边形的。
参照图12B，多个存储节点SN可以位于多个着陆焊盘LP上。如上面参照图11A和图11B描述的，着陆焊盘LP可以以被压扁的蜂窝形状布置。多个存储节点SN可以以完整的蜂窝形状布置。存储节点SN的直径DI-S的值可以大体上等于着陆焊盘LP的直径DI-L的值。例如，存储节点SN的直径DI-S和着陆焊盘LP的直径DI-L可以具有大约1.5F(特征尺寸)的值。
连接第一着陆焊盘LP1的中心点LP-C、第二着陆焊盘LP2的中心点LP-C和第三着陆焊盘LP3的中心点LP-C的三角形可以为不等边三角形，并且连接分别对应于第一着陆焊盘LP1、第二着陆焊盘LP2和第三着陆焊盘LP3的三个存储节点SN的中心点SN-C的三角形可以为等边三角形。例如，分别对应于第一着陆焊盘LP1、第二着陆焊盘LP2和第三着陆焊盘LP3的三个存储节点SN的中心点SN-C之间的距离可以具有相同的值，即，3F(特征尺寸)的值。因此，连接分别对应于第一着陆焊盘LP1、第二着陆焊盘LP2和第三着陆焊盘LP3的三个存储节点SN的中心点SN-C的三角形的第一节点内角θ1-S、第二节点内角θ2-S和第三节点内角θ3-S可以具有相同的60°的值。
参照图12C，第三着陆焊盘LP3的中心点LP-C在第一水平方向(X方向)上与连接第一着陆焊盘LP1的中心点LP-C和第二着陆焊盘LP2的中心点LP-C的底边的中心以及在作为连接第一着陆焊盘LP1的中心点LP-C和第二着陆焊盘LP2的中心点LP-C的侧边的垂直方向的第二水平方向(Y方向)上延伸的虚拟中心延长线HVL间隔开中心转移距离TCD。第三着陆焊盘LP3的中心点LP-C可以在第一水平方向(X方向)上从中心延长线HVL偏移中心转移距离TCD。中心转移距离TCD的值可以为图12A中示出的第一偏移距离CD1和第二偏移距离CD2之和。中心转移距离TCD的值可以大于0且小于底边距离LB的一半。例如，中心转移距离TCD的值可以大于0且小于1.5F(特征尺寸)。在一些实施例中，中心转移距离TCD的值可以为大约2nm至大约12nm。
图13A至图13B是根据示例实施例的用于分类并描述对应于包括在光掩模组中的光掩模所形成的包括在半导体器件中的着陆焊盘的示意性俯视布局。
参照图13A，多个着陆焊盘LP可以包括第一着陆焊盘LP1和第二着陆焊盘LP2。第一着陆焊盘LP1可以从图4A中示出的第一光掩模PM1或图5A中示出的第一光掩模PM1a中包括的多个第一偶数掩模图案MKC1形成，第二着陆焊盘LP2可以从图4B中示出的第二光掩模PM2或图5B中示出的第二光掩模PM2a中包括的多个第一奇数掩模图案MKC2形成。彼此相邻的两个第一着陆焊盘LP1的中心点之间的距离可以是具有比第二侧边距离L2的值大的值的底边距离LB。
参照图13B，多个着陆焊盘LP可以包括第一着陆焊盘LP1a和第二着陆焊盘LP2a。第一着陆焊盘LP1可以从图7A中示出的第一光掩模PM1b或图8A中示出的第一光掩模中包括的多个第一偶数掩模图案MKC1b形成，第二着陆焊盘LP2可以从图7B中示出的第二光掩模PM2b或图8B中示出的第二光掩模PM2c中包括的多个第一奇数掩模图案MKC2b形成。彼此相邻的两个第一着陆焊盘LP1的中心点之间的距离可以是具有比第二侧边距离L2的值和底边距离LB的值大的值的第一侧边距离L1。
参照图13A和图13B，多个着陆焊盘LP可以通过对彼此相邻的着陆焊盘LP进行分组并且均使用两个或更多个光掩模执行两次或更多次光刻工艺来形成，其中，彼此相邻的着陆焊盘LP的底边距离LB或第一侧边距离L1的值大于具有彼此相邻的两个着陆焊盘LP的中心点LP-C之间的距离的最小值的第二侧边距离L2。因此，如上面在图12A中描述的，即使多个着陆焊盘LP中的每一个着陆焊盘的中心点LP-C从多个参考着陆焊盘中的每一个参考着陆焊盘的中心点LPR-C偏移并且彼此相邻的两个着陆焊盘LP之间的距离减小，多个着陆焊盘LP也可以在不受影响的情况下形成。
图14A至图21D是示出了根据示例实施例的制造半导体器件的方法中的各阶段的截面图。图14A、图15A、图16A、图17A、图18A、图19A、图20A和图21A对应于沿着图11A的线A-A'的截面。图14B、图15B、图16B、图17B、图18B、图19B、图20B和图21B对应于沿着图11A的线B-B'的截面。图14C、图15C、图16C、图17C、图18C、图19C、图20C和图21C对应于沿着图11A的线C-C'的截面。图14D、图15D、图16D、图17D、图18D、图19D、图20D和图21D对应于沿着图11A的线D-D'的截面。
参照图14A至图14D，可以在基板110上形成器件隔离沟槽116T，并可以形成填充器件隔离沟槽116T的隔离层116。基板110可以包括半导体材料，例如硅(Si)。隔离层116可以包括包含例如氧化硅膜、氮化硅膜和氮氧化硅膜中的至少一种的材料。可以通过隔离层116在基板110上限定多个有源区118。与图11A中示出的有源区ACT一样，有源区118可以均为具有短轴和长轴的相对长的岛形。
可以在基板110中形成多个字线沟槽120T。多个字线沟槽120T可以均具有在第一水平方向(X方向)上平行延伸、与有源区118交叉并在第二水平方向(Y方向)上以大体上相等的间隔布置的线形。在一些实施例中，可以在多个字线沟槽120T的底表面处形成台阶。在清洁形成多个字线沟槽120T的产物之后，可以在多个字线沟槽120T中顺序地形成多个栅极介电膜122、多条字线120和多个掩埋绝缘体124。多条字线120可以构成图11A中示出的多条字线WL。多条字线可以具有在第一水平方向(X方向)上彼此平行延伸、分别与有源区118交叉且在第二水平方向(Y方向)上大体上以相等的间隔布置的线形。多条字线120中的每条字线的顶表面可以位于比基板110的顶表面低的水平高度处。例如，多条字线120可以包括Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或它们的组合。
栅极介电膜122可以包括以下至少一种：例如氧化硅膜、氮化硅膜、氮氧化硅膜、氧化物/氮化物/氧化物(ONO)或介电常数高于氧化硅膜的介电常数的高k介电膜。
多个掩埋绝缘体124的顶表面可以位于与基板110的顶表面的水平高度基本相同的水平高度处。掩埋绝缘体124可以包括以下至少一种：例如氧化硅膜、氮化硅膜、氮氧化硅膜或它们的组合。
参照图15A至图15D，形成覆盖隔离层116、多个有源区118和多个掩埋绝缘体124的绝缘体图案112和114。例如，绝缘体图案112和114可以包括以下至少一种：氧化硅膜、氮化硅膜、氮氧化硅膜、金属基介电膜或它们的组合。在一些实施例中，可以通过堆叠包括第一绝缘体图案112和第二绝缘体图案114的多个绝缘体来形成绝缘体图案112和114。在一些实施例中，第一绝缘体图案112可以包括氧化硅膜，第二绝缘体图案114可以包括氮氧化硅膜。之后，形成穿过绝缘体图案112和114的直接接触孔134H。直接接触孔134H可以形成为暴露有源区118中的源极区。在一些实施例中，直接接触孔134H可以延伸到有源区118中，即，延伸到源极区中。
参照图16A至图16D，形成填充直接接触孔134H并覆盖绝缘体图案112和114的直接接触导电层。在一些实施例中，用于直接接触的导电层可以包括掺杂的多晶硅。接下来，在顺序地形成用于覆盖绝缘体图案112和114以及直接接触导电层的金属基导电层和绝缘覆盖层并形成位线结构140之后，蚀刻第一金属基导电层、第二金属基导电层和绝缘覆盖层，以形成多条位线147和多条绝缘覆盖线148，所述多条位线147包括线状的第一金属基导电图案145和第二金属基导电图案146。在一些实施例中，第一金属基导电图案145可以包括氮化钛(TiN)或Ti-Si-N(TSN)，第二金属基导电图案146可以包括钨(W)或者W和硅化钨(WSix)。一条位线147和覆盖所述一条位线147的一条绝缘覆盖线148可以一起构成一个位线结构140。包括多条位线147和多条绝缘覆盖线148的多个位线结构140可以均在平行于基板110的主表面的第二水平方向(Y方向)上平行延伸。多条位线147可以构成图11A中示出的多条位线BL。在一些实施例中，位线结构140还可以包括布置在绝缘体图案112和114与第一金属基导电图案145之间的导电半导体图案132。导电半导体图案132可以包括掺杂的多晶硅。
在用于形成多条位线147的蚀刻工艺中，可以通过蚀刻工艺去除直接接触导电层的不与位线垂直交叠的部分，以形成多个直接接触导电图案134。多个直接接触导电图案134可以构成图11A中示出的直接接触DC。多条位线147可以通过多个直接接触导电图案134电连接到多个有源区118。
多个位线结构140中的每一个位线结构的两个侧壁可以被绝缘间隔物结构150覆盖。多个绝缘间隔物结构150可以均包括第一绝缘间隔物152、第二绝缘间隔物154和第三绝缘间隔物156。第二绝缘间隔物154可以包括介电常数低于第一绝缘间隔物152和第三绝缘间隔物156的介电常数的材料。在一些实施例中，包括氧化物膜的第二绝缘间隔物154可以在随后的工艺中被去除，并且可以为空气间隔物。
可以在多条位线147之间形成多个掩埋接触孔170H。在多条位线170中的两条位线147之间，多个掩埋接触孔170H的内表面可以由覆盖该两条位线中的每条位线的侧壁的绝缘间隔物结构150和有源区118来限定。多个掩埋接触孔170H可以通过使用绝缘体图案112和114以及有源区118中的每一者的一部分并通过使用覆盖多个位线结构140中的每一者的两个侧壁的绝缘间隔物结构150来形成。
参照图17A至图17D，在多个绝缘间隔物结构150之间形成多个掩埋接触170和多个绝缘栅栏(fence)180，其中，多个绝缘间隔物结构150各自覆盖多个位线结构140中的每一个位线结构的两个侧壁。多个掩埋接触170和多个绝缘栅栏180可以交替地布置在多个绝缘间隔物结构150中的成对的绝缘间隔物结构150之间，其中，多个绝缘间隔物结构150各自覆盖(即，在第二水平方向(Y方向)上)多个位线结构140中的每一个位线结构的两个侧壁。例如，多个掩埋接触170可以包括多晶硅。例如，多个绝缘栅栏180可以包括氮化物膜。在一些实施例中，多个掩埋接触170可以沿在第一水平方向(X方向)和第二水平方向(Y方向)中的每一者上的线布置。每个掩埋接触170可以在与基板110垂直的垂直方向(Z方向)上从有源区118延伸。掩埋接触170可以构成图11A中示出的多个掩埋接触BC。多个掩埋接触170可以布置在由多个绝缘栅栏和多个绝缘间隔物结构150限定的空间中，其中，多个绝缘间隔物结构150各自覆盖多个位线结构140中的每一个位线结构的两个侧壁。多个掩埋接触170可以各自填充多个绝缘间隔物结构150之间的空间的下部，其中，多个绝缘间隔物结构150各自覆盖多个位线结构140中的每一个位线结构的两个侧壁。
多个掩埋接触170的顶表面的水平高度可以低于多条绝缘覆盖线148的顶表面的水平高度。多个绝缘栅栏180的顶表面和多条绝缘覆盖线148的顶表面可以关于垂直方向(Z方向)位于相同的水平高度处。
可以由多个绝缘间隔物结构150和多个绝缘栅栏180限定多个着陆焊盘孔190H。多个掩埋接触170可以在多个着陆焊盘孔190H的底部被暴露。
参照图18A至图18D，在填充多个着陆孔190H并形成覆盖多个位线结构的着陆焊盘材料层190P之后，在着陆焊盘材料层190P上形成多个第一硬掩模图案HMK1。多个第一硬掩模图案HMK1可以通过例如EUV光刻工艺来形成。位于着陆焊盘材料层190P上的多个第一硬掩模图案HMK1可以通过与参照图10A至图10D描述的制造位于目标层20上的第一硬掩模图案42的方法类似的方法来形成。在一些实施例中，图10A中示出的缓冲层30和辅助层35也可以布置在着陆焊盘材料层190P和第一硬掩模图案HMK1之间。在一些实施例中，着陆焊盘材料层190P可以包括导电阻挡膜和位于导电阻挡膜上方的导电焊盘材料层。在一些实施例中，导电阻挡膜可以具有Ti/TiN堆叠结构。在一些实施例中，导电焊盘材料层可以包括钨(W)。
参照图19A至图19D，在着陆焊盘材料层190P上形成多个第二硬掩模图案HMK2。多个第二硬掩模图案HMK2可以通过例如EUV光刻工艺来形成。多个第二硬掩模图案HMK2可以与多个第一硬掩模图案HMK1间隔开并布置在多个第一硬掩模图案HMK1之间。多个第二硬掩模图案HMK2可以以与参照图10E至图10G描述的制造第二硬掩模图案72的方法类似的方法来形成。
参照图20A至图20D，形成填充多个着陆焊盘孔190H的至少一部分并延伸到多个位线结构140上的多个着陆焊盘190。多个着陆焊盘190可以布置在多个掩埋接触170上并延伸到多个位线结构140上。在一些实施例中，多个着陆焊盘190可以延伸到多条位线147上。因为多个着陆焊盘190布置在多个掩埋接触170上，所以彼此对应的多个掩埋接触170和多个着陆焊盘190可以彼此电连接。多个着陆焊盘190可以通过多个掩埋接触170连接到有源区118。多个着陆焊盘190可以构成图11A中示出的多个着陆焊盘LP。
掩埋接触170可以布置在彼此相邻的两个位线结构140之间，并且着陆焊盘190可以从彼此相邻的其间具有掩埋接触170的两个位线结构140之间延伸到一个位线结构140上。多个着陆焊盘190可以是通过使用图18A至图19D中示出的包括多个第一硬掩模图案HMK1和第二硬掩模图案HMK2的硬掩模图案HMK作为蚀刻掩模来去除着陆焊盘材料层190P的一部分所获得的着陆焊盘材料层190P的一部分，然后可以通过使用凹陷单元190R被分离成多个。多个着陆焊盘190可以彼此间隔开，而在它们之间具有凹陷单元190R。
参照图21A至图21D，可以在多个着陆焊盘190上顺序地形成多个下电极210、电容器介电膜220和上电极230，以形成包括多个电容器结构200的半导体存储器件1。多个下电极210可以分别电连接到多个着陆焊盘190并分别对应于多个着陆焊盘190。电容器介电膜220可以共形地覆盖多个下电极210。上电极230可以覆盖电容器介电膜220。上电极230可以面向下电极210，电容器介电膜220位于上电极230和下电极210之间。在特定区域中，电容器介电膜220和上电极230可以一体地形成以覆盖多个下电极210。多个下电极210可以构成图11A中示出的多个存储节点SN。
多个下电极210可以具有被填充为具有圆形水平横截面的圆柱形状，即柱状，但不限于此。在一些实施例中，多个下电极210均可以具有带有密封底部的圆柱形状。在一些实施例中，多个下电极210可以布置为关于第一水平方向(X方向)或第二水平方向(Y方向)以Z字形对准的蜂窝形状。多个下电极210可以包括例如掺杂有杂质的硅、诸如钨或铜的金属、或者诸如氮化钛的导电金属化合物。尽管未示出，半导体存储器件1还可以包括接触多个下电极210的侧壁的至少一个支撑图案。
在形成多个电容器结构200之前，可以形成填充凹陷单元190R的绝缘体结构195。尽管图21A和图21C示出了绝缘体结构195的顶表面和下电极210的底表面处于相同的水平高度处，但是不限于此。例如，绝缘体结构195的顶表面的水平高度可以高于下电极210的底表面的水平高度，并且下电极210可以朝向基板110延伸到绝缘体结构195中。
在根据本公开的半导体存储器件1中，多个着陆焊盘190的中心点从相邻的位线结构140偏移，因此，沿着相邻的位线结构140的侧壁在垂直方向(Z方向)上延伸的多个着陆焊盘190在第一水平方向(X方向)上的宽度可以延长。因此，彼此对应的着陆焊盘190和掩埋接触170之间的交叠余地(margin)增大，并且彼此对应的着陆焊盘190和掩埋接触170之间的电连接的可靠性可以增加。另外，因为一个着陆焊盘190和连接到与所述一个着陆焊盘190相邻的另一着陆焊盘190的掩埋接触170之间的在第一水平方向(X方向)上的距离增大，所以可以防止在着陆焊盘和相邻于着陆焊盘190的掩埋接触170之间发生桥接。
另外，多个着陆焊盘190中的每一个着陆焊盘的顶表面可以具有盘形状，盘形状的边是基本上圆形的而不是椭圆形的。因此，因为多个着陆焊盘190之间的分离距离增加，所以可以防止在相邻的着陆焊盘190之间发生桥接，并且可以改善填充在多个着陆焊盘之间的绝缘体结构195的覆盖填充性质。因此，可以改善多个着陆焊盘190之间的电绝缘的可靠性。
本文描述的方法、过程和/或操作(例如，图案布局的准备、分组、划分等)可以由将由计算机、处理器、控制器或其他信号处理设备执行的代码或指令来执行(例如，经由在基板上处理物理层时要执行的模拟)。计算机、处理器、控制器或其他信号处理设备可以是本文描述的那些，或者是本文描述的元件之外的一种。因为详细描述了形成方法(或计算机、处理器、控制器或其他信号处理设备的操作)的基础的算法，所以用于实现方法实施例的操作的代码或指令可以将计算机、处理器、控制器或其他信号处理设备转变为用于执行本文描述的方法的专用处理器。
另外，另一实施例可以包括用于存储上面描述的代码或指令的计算机可读介质，例如，非暂时性计算机可读介质。计算机可读介质可以是易失性或非易失性存储器或其他存储设备，其可以可移动地或固定地耦接到将执行用于执行本文描述的方法实施例的代码或指令的计算机、处理器、控制器或其他信号处理设备。
通过总结和回顾，示例实施例提供了一种制造光掩模组的方法和一种通过使用该光掩模组制造半导体器件的方法，该光掩模组可以用于减小在制造半导体器件的工艺中形成图案的工艺的难度。
本文中已经公开了示例实施例，尽管采用了特定术语，但特定术语只是以一般的和描述性的意义来使用和解释，而不是出于限制目的。在一些情形下，如本领域技术人员将清楚的，在提交本申请时，除非另外明确指出，否则结合具体实施例描述的特征、特性和/或元件可以单独使用或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以做出形式和细节方面的各种变化。

Claims (20)

1.一种制造光掩模组的方法，所述方法包括：
准备掩模布局，所述掩模布局包括在第一区域中彼此间隔开的多个第一布局图案，并且所述多个第一布局图案中的彼此相邻的三个第一布局图案的中心点之间的距离分别具有不同的值；
将所述多个第一布局图案中的成对的第一布局图案进行分组，在所述成对的第一布局图案中彼此相邻的两个第一布局图案的中心点之间的距离不具有所述不同的值中的最小值，并将所述掩模布局划分为至少两个掩模布局图案；以及
形成包括至少两个光掩模的光掩模组，每个所述光掩模包括与所述至少两个掩模布局图案中的对应掩模布局图案中所包括的所述第一布局图案对应的掩模图案。
2.根据权利要求1所述的方法，其中，准备所述掩模布局包括：使连接所述多个第一布局图案中的彼此相邻的所述三个第一布局图案的所述中心点的三角形为不等边三角形。
3.根据权利要求2所述的方法，其中，准备所述掩模布局还包括：使所述多个第一布局图案在第一水平方向上排列成行以在所述多个第一布局图案的中心点之间具有底边距离，并在与所述第一水平方向垂直的第二水平方向上排列成Z字形。
4.根据权利要求3所述的方法，其中：
划分所述掩模布局包括：从所述多个第一布局图案中交替地选择在所述第一水平方向上布置的行，并且将所述行分组并划分为多个第一偶数布局图案和多个第一奇数布局图案，并且
形成所述光掩模组包括：形成包括与所述多个第一偶数布局图案对应的多个第一偶数掩模图案的第一光掩模和包括与所述多个第一奇数布局图案对应的多个第一奇数掩模图案的第二光掩模。
5.根据权利要求3所述的方法，其中：
划分所述掩模布局包括：从所述多个第一布局图案中交替地选择在所述第二水平方向上以Z字形布置的行，并且将所述行分组并划分为多个第一偶数布局图案和多个第一奇数布局图案，并且
形成所述光掩模组包括：形成包括与所述多个第一偶数布局图案对应的多个第一偶数掩模图案的第一光掩模和包括与所述多个第一奇数布局图案对应的多个第一奇数掩模图案的第二光掩模。
6.根据权利要求5所述的方法，其中，划分所述掩模布局包括：交替地选择中心点之间的距离的值大于所述底边距离的行。
7.根据权利要求1所述的方法，其中，所述掩模布局还包括在第二区域中彼此间隔开的多个第二布局图案。
8.根据权利要求7所述的方法，其中：
划分所述掩模布局包括：交替地选择所述多个第二布局图案，将所述第二布局图案分组并划分为多个第二偶数布局图案和多个第二奇数布局图案，并且
形成所述光掩模组包括：形成第一光掩模和第二光掩模，以使所述第一光掩模包括与所述多个第二偶数布局图案对应的多个第二偶数掩模图案，并使所述第二光掩模包括与所述多个第二奇数布局图案对应的多个第二奇数掩模图案。
9.根据权利要求8所述的方法，其中，划分所述掩模布局包括：将所述掩模布局图案分组并划分为所述多个第二偶数布局图案和所述多个第二奇数布局图案，使得所述多个第二偶数布局图案的最小节距和所述多个第二奇数布局图案的最小节距均具有所述多个第二布局图案的最小节距的两倍的值。
10.根据权利要求7所述的方法，其中，形成所述光掩模组包括：形成具有与所述多个第二布局图案对应的多个第二掩模图案的第一光掩模，并形成不具有所述多个第二掩模图案的第二光掩模。
11.一种制造半导体器件的方法，所述方法包括：
在基板上形成具有在第一水平方向上彼此平行延伸的位线的多个位线结构；
在所述基板上形成填充所述多个位线结构之间的空间的下部的多个掩埋接触；以及
通过使用包括第一光掩模和第二光掩模的光掩模组形成多个着陆焊盘，所述多个着陆焊盘填充所述多个位线结构之间的空间的上部并延伸到所述多个位线结构上，并包括彼此相邻的第一着陆焊盘、第二着陆焊盘和第三着陆焊盘，其中，连接所述第一着陆焊盘的顶表面的中心点、所述第二着陆焊盘的顶表面的中心点和所述第三着陆焊盘的顶表面的中心点的三角形包括不等边三角形，
其中，形成所述多个着陆焊盘包括：
形成填充所述多个位线结构之间的所述空间的所述上部并覆盖所述多个位线结构的着陆焊盘材料层，
通过使用所述第一光掩模在所述着陆焊盘材料层上形成多个第一硬掩模图案，
通过使用所述第二光掩模在所述着陆焊盘材料层上在所述多个第一硬掩模图案之间的空间中形成多个第二硬掩模图案，以及
通过使用所述多个第一硬掩模图案和所述多个第二硬掩模图案作为蚀刻掩模将所述着陆焊盘材料层图案化。
12.根据权利要求11所述的方法，其中，形成所述多个着陆焊盘包括：使所述多个着陆焊盘在与所述第一水平方向垂直的第二水平方向上排列成行以在其顶表面的中心点之间具有底边距离并在所述第一水平方向上排列成Z字形图案。
13.根据权利要求12所述的方法，其中，所述第一光掩模和所述第二光掩模分别包括与所述多个着陆焊盘中的在所述第二水平方向上布置的行交替对应的偶数布局图案和奇数布局图案。
14.根据权利要求12所述的方法，其中，所述第一光掩模和所述第二光掩模分别包括与所述多个着陆焊盘中的在所述第一水平方向上以Z字形图案布置的行交替对应的偶数布局图案和奇数布局图案。
15.根据权利要求14所述的方法，其中，所述多个第一硬掩模图案和所述多个第二硬掩模图案分别交替地对应于所述多个着陆焊盘中的所述着陆焊盘的顶表面的中心点之间的距离的值大于所述底边距离的行，所述行在所述第一水平方向上以Z字形布置。
16.根据权利要求11所述的方法，其中，形成所述多个着陆焊盘包括：将所述多个着陆焊盘中的每一个着陆焊盘的顶表面的边形成为圆形。
17.一种制造半导体器件的方法，所述方法包括：
在基板上形成与多个有源区交叉的在第一水平方向上彼此平行延伸的多条字线，在所述基板中所述多个有源区由隔离层限定；
在所述基板上形成具有位线的多个位线结构，所述位线在与所述第一水平方向垂直的第二水平方向上彼此平行延伸；
在所述基板上形成填充所述多个位线结构之间的空间的下部并连接到所述多个有源区的多个掩埋接触；
通过使用包括第一光掩模和第二光掩模的光掩模组形成多个着陆焊盘，所述多个着陆焊盘连接到所述多个掩埋接触、填充所述多个位线结构之间的空间的上部、延伸到所述多个位线结构上并且均具有圆形的顶表面；以及
在所述多个位线结构上形成连接到所述多个着陆焊盘的多个存储节点，
其中，形成所述多个着陆焊盘包括：
形成填充所述多个位线结构之间的空间的上部并覆盖所述多个位线结构的着陆焊盘材料层；
通过顺序地使用所述第一光掩模和所述第二光掩模在所述着陆焊盘材料层上形成多个第一硬掩模图案和与所述多个第一硬掩模图案分开的多个第二硬掩模图案；以及
通过使用所述多个第一硬掩模图案和所述多个第二硬掩模图案作为蚀刻掩模将所述着陆焊盘材料层图案化，
其中，连接所述多个着陆焊盘中的彼此相邻的三个着陆焊盘的顶表面的中心点的三角形的三条边的长度分别具有：值为3倍特征尺寸的底边距离、大于所述底边距离的第一侧边距离和小于所述底边距离的第二侧边距离，并且
在形成所述多个存储节点时，连接所述多个存储节点中的彼此相邻的三个存储节点的顶表面的中心点的三角形的三条边的长度具有3倍特征尺寸的值。
18.根据权利要求17所述的方法，其中，所述多个第一硬掩模图案和所述多个第二硬掩模图案分别交替地对应于所述多个着陆焊盘中的在所述第一水平方向上布置的行。
19.根据权利要求17所述的方法，其中，所述多个第一硬掩模图案和所述多个第二硬掩模图案分别交替地对应于在所述多个着陆焊盘中的在第二水平方向上以Z字形布置的行，在所述行中，所述着陆焊盘的顶表面的中心点之间的距离包括所述第一侧边距离。
20.根据权利要求17所述的方法，其中，所述第一光掩模和所述第二光掩模均为用于极紫外光刻工艺的反射型掩模。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116224709A (zh) * 2023-05-08 2023-06-06 长鑫存储技术有限公司 光罩组件及半导体结构的制备方法
WO2023240684A1 (zh) * 2022-06-15 2023-12-21 长鑫存储技术有限公司 光掩膜组件及半导体结构的制备方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5918122A (en) * 1997-02-11 1999-06-29 Micron Technology, Inc. Methods of forming integrated circuitry, DRAM cells and capacitors
JP3275863B2 (ja) * 1999-01-08 2002-04-22 日本電気株式会社 フォトマスク
US6258489B1 (en) * 1999-07-09 2001-07-10 Micron Technology, Inc. Mask design utilizing dummy features
US7802226B2 (en) * 2007-01-08 2010-09-21 Mentor Graphics Corporation Data preparation for multiple mask printing
JP2009043789A (ja) * 2007-08-06 2009-02-26 Elpida Memory Inc パターン形成方法及びマスク
JP2009253249A (ja) * 2008-04-11 2009-10-29 Elpida Memory Inc 半導体装置、その製造方法、及び、データ処理システム
KR100968414B1 (ko) 2008-08-29 2010-07-07 주식회사 하이닉스반도체 반도체 장치 제조 방법
US8782586B2 (en) 2009-07-16 2014-07-15 Cadence Design Systems, Inc. Method, system, and program product for routing an integrated circuit to be manufactured by doubled patterning
US8312394B2 (en) 2010-11-29 2012-11-13 Synopsys, Inc. Method and apparatus for determining mask layouts for a spacer-is-dielectric self-aligned double-patterning process
KR20130070347A (ko) 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 반도체장치 제조 방법
KR101902402B1 (ko) * 2012-04-05 2018-09-28 삼성전자 주식회사 반도체 장치의 미세 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
KR101926418B1 (ko) 2012-05-16 2018-12-10 삼성전자주식회사 반도체 소자의 제조 방법
US9360750B2 (en) * 2012-08-31 2016-06-07 Taiwan Semiconductor Manufacturing Company Limited Balancing mask loading
KR102245135B1 (ko) * 2014-05-20 2021-04-28 삼성전자 주식회사 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법
KR102235611B1 (ko) * 2014-06-13 2021-04-02 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법
KR102214506B1 (ko) * 2014-08-21 2021-02-09 삼성전자 주식회사 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법
KR102230503B1 (ko) 2015-04-14 2021-03-22 삼성전자주식회사 레이아웃 디자인 시스템, 이를 이용한 마스크 패턴 제조 시스템 및 방법
US9842185B2 (en) 2015-08-21 2017-12-12 Qualcomm Incorporated Systems and methods for group constraints in an integrated circuit layout
US10395001B2 (en) 2015-11-25 2019-08-27 Synopsys, Inc. Multiple patterning layout decomposition considering complex coloring rules
KR102606308B1 (ko) * 2016-06-28 2023-11-24 삼성전자주식회사 포토 마스크의 제조 방법, 패턴 형성 방법 및 반도체 장치의 제조 방법
KR20180058993A (ko) * 2016-11-25 2018-06-04 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US10115585B2 (en) * 2016-12-15 2018-10-30 Taiwan Semiconductor Manufacturing Co., Ltd. Hardmask composition and methods thereof
KR102636095B1 (ko) 2016-12-16 2024-02-13 삼성전자주식회사 쿼드러플 패터닝 리소그래피를 위한 집적 회로, 상기 집적 회로의 설계를 위한 컴퓨팅 시스템 및 컴퓨터 구현 방법
WO2019006402A1 (en) 2017-06-29 2019-01-03 Kinestral Technologies, Inc. SUPPORTING GLASS MOSAIC ELECTROCHROMIC DEVICES AND METHODS OF MAKING SAME
CN109326596B (zh) * 2017-08-01 2022-05-03 联华电子股份有限公司 具有电容连接垫的半导体结构与电容连接垫的制作方法
KR102374206B1 (ko) * 2017-12-05 2022-03-14 삼성전자주식회사 반도체 장치 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023240684A1 (zh) * 2022-06-15 2023-12-21 长鑫存储技术有限公司 光掩膜组件及半导体结构的制备方法
CN116224709A (zh) * 2023-05-08 2023-06-06 长鑫存储技术有限公司 光罩组件及半导体结构的制备方法
CN116224709B (zh) * 2023-05-08 2023-09-26 长鑫存储技术有限公司 光罩组件及半导体结构的制备方法

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