KR20210018760A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20210018760A
KR20210018760A KR1020200092300A KR20200092300A KR20210018760A KR 20210018760 A KR20210018760 A KR 20210018760A KR 1020200092300 A KR1020200092300 A KR 1020200092300A KR 20200092300 A KR20200092300 A KR 20200092300A KR 20210018760 A KR20210018760 A KR 20210018760A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor device
packaged
conductive interconnect
major surface
Prior art date
Application number
KR1020200092300A
Other languages
English (en)
Inventor
바워스 숀
알라파티 라마칸트
Original Assignee
앰코 테크놀로지 싱가포르 홀딩 피티이. 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 싱가포르 홀딩 피티이. 엘티디. filed Critical 앰코 테크놀로지 싱가포르 홀딩 피티이. 엘티디.
Publication of KR20210018760A publication Critical patent/KR20210018760A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

패키징된 반도체 장치는 제 1 및 제 2 대향 주 표면을 갖는 기판을 포함한다. 적층된 반도체 장치 구조물은 제 1 주 표면에 연결되고 단자를 갖는 복수의 반도체 다이를 포함한다. 전도성 상호 접속 구조물은 반도체 다이의 단자를 전기적으로 연결한다. 반도체 다이는 단자가 노출되도록 함께 적층되고, 적층된 반도체 장치 구조물은 계단형 프로파일을 포함한다. 전도성 상호 접속 구조물은 실질적으로 계단 형 프로파일과 일치하는 컨포멀층을 포함한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 일반적으로 전자 장치에 관한 것으로, 보다 상세하게는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 패키지를 형성하기 위한 종래의 반도체 패키지 및 방법은 부적절하며, 예를 들어, 과도한 비용, 신뢰성 감소, 상대적으로 낮은 성능 또는 패키지 크기가 너무 크다. 종래의 접근법 및 전통적인 접근법의 추가의 한계 및 단점은 이러한 접근법을 본 발명과 비교하고 도면을 참조함으로써 당업자에게 명백해질 것이다.
본 발명의 해결하고하 자는 과제는 반도체 장치 및 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 실시예에 따른 반도체 장치는 제 1 주 표면 및 제 1 주 표면에 대향하는 제 2 주 표면을 갖고, 하나 이상의 유기 유전성층을 포함하는 기판; 제 1 주 표면에 결합되고 각각의 다이 단자들을 갖는 반도체 다이들을 포함하는 적층된 반도체 장치 구조물로서: 반도체 다이들은 각각의 다이 단자들이 노출되고 적층된 반도체 장치 구조물이 계단형 프로파일을 포함하도록 서로 결합되며; 그리고 적층된 반도체 장치 구조물의 부분들 위에 있고 그리고 반도체 다이들의 다이 단자들을 함께 결합시키는 전도성 상호 접속 구조물들을 포함하며: 전도성 상호 접속 구조물들은 계단형 프로파일과 실질적으로 일치하는(conform) 컨포멀층을 포함한다.
전도성 상호 접속 구조물중 중 적어도 하나는 기판 위에 있고 반도체 다이들 중 적어도 하나를 기판에 전기적으로 결합시킨다.
전도성 상호 접속 구조물들과 적층된 반도체 장치 구조물 사이에 개재된 유전체 구조물을 더 포함하되, 유전체 구조물은 반도체 다이들의 측면들에 인접한 외부 표면을 포함하고, 외부 표면은 아치형을 포함한다.
유전체 구조물은 반도체 다이들 중 적어도 일부의 인접한 측면에만 배치되는 부분들을 포함한다.
유전체 구조물은 반도체 다이들중 적어도 하나의 모든 측면을 덮는 유기 유전성층을 포함한다.
적층된 반도체 장치 구조물을 덮는 패키지 바디를 더 포함한다.
전도성 상호 접속 구조물들은 도금된 구조물들을 포함한다.
전도성 상호 접속 구조물들은 3D 인쇄 구조물들을 포함한다.
전도성 상호 접속 구조물들 중 적어도 하나는 반도체 다이들 중 하나의 적어도 2 개의 다이 단자들을 함께 결합시킨다.
적층된 반도체 장치 구조물의 모든 반도체 다이들의 활성 표면들은 기판의 제 1 주 표면을 향한다.
적층된 반도체 장치 구조물의 모든 반도체 다이들의 활성 표면들은 기판의 제 1 주 표면으로부터 먼쪽을 향한다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은 제 1 주 표면 및 제 1 주 표면에 대향하는 제 2 주 표면을 갖고, 하나 이상의 유기 유전성층을 포함하는 기판을 제공하는 단계; 각각의 다이 단자들을 갖는 반도체 다이들을 포함하는 적층된 반도체 장치 구조물을 제공하는 단계; 및 적층된 반도체 장치 구조물의 부분들 위에 반도체 다이들의 다이 단자들을 함께 결합시키는 전도성 상호 접속 구조물들을 제공하는 단계를 포함하되: 반도체 다이들은 각각의 다이 단자들이 노출되고 적층된 반도체 장치 구조물이 계단형 프로파일을 포함하도록 서로 결합되며; 적층된 반도체 장치 구조물은 기판에 결합되고; 그리고 전도성 상호 접속 구조물들은 실질적으로 계단형 프로파일을 따르는(follow) 컨포멀층을 포함한다.
적층된 반도체 장치 구조물을 제공하는 단계는: 캐리어 기판에 부착된 적층된 반도체 장치 구조물을 제공하는 단계를 포함하고, 방법은: 적층된 반도체 장치 구조물을 덮는 패키지 바디를 형성하는 단계; 및 캐리어 기판을 제거하는 단계를 더 포함하고, 그리고 기판을 제공하는 단계는 적층된 반도체 장치 구조물에서 반도체 다이들중 하나에 인접하여 기판을 부착하는 단계를 포함한다.
전도성 상호 접속 구조물들을 제공하는 단계는 적층된 반도체 장치 구조물의 부분 위에 전도성 상호 접속 구조물들을 3D 프린팅함을 포함한다.
전도성 상호 접속 구조물들을 제공하는 단계는 전도성 상호 접속 구조물들을 도금함을 포함한다.
전도성 상호 접속 구조물들의 적어도 부분들과 적층된 반도체 장치 구조물 사이에 개재된 유전체 구조물을 제공하는 단계를 더 포함한다.
적층된 반도체 장치 구조물의 적어도 부분을 덮는 패키지 바디를 제공하는 단계를 더 포함한다.
본 발명의 실시예 따른 반도체 장치는 제 1 주 표면 및 제 1 주 표면에 대향하는 제 2 주 표면을 갖고, 제 2주 표면에 인접하여 배치된 제 1 기판 단자들을 가지며, 하나 이상의 유기 유전성층을 포함하는 제 1 기판; 제 1 기판의 제 1 주 표면에 결합되고 각각 제 1 다이 단자들을 갖는 제 1 반도체 다이들을 포함하는 제 1 적층된 반도체 장치 구조물로서: 제 1 반도체 다이들은 제 1 다이 단자들이 노출되고 제 1 적층된 반도체 장치 구조물이 제 1 계단형 프로파일을 포함하도록 서로 결합되고; 제 1 반도체 다이들의 제 1 다이 단자들을 함께 전기적으로 결합하는 제 1 전도성 상호 접속 구조물들로서: 제 1 전도성 상호 접속 구조물들은 제 1 계단형 프로파일과 실질적으로 일치하고(conform); 그리고 제 1 적층된 반도체 장치 구조물을 덮는 제 1 패키지 바디를 포함한다.
제 2 기판의 제 1 주 표면 및 제 2 기판의 제 1 주 표면에 대향하는 제 2 기판의 제 2 주 표면을 갖고 제 2 기판의 제 2 주 표면에 인접하여 배치된 제 2 기판 단자들을 갖는 제 2 기판; 제 2 기판의 제 1 주 표면에 결합되고 각각 제 2 다이 단자들을 갖는 제 2 반도체 다이들을 포함하는 제 2 적층된 반도체 장치 구조물로서: 제 2 반도체 다이들은 제 2 다이 단자들이 노출되고 제 2 적층된 반도체 장치 구조물이 제 2 계단형 프로파일을 포함하도록 서로 결합되고; 제 2 반도체 다이들의 제 2 다이 단자들을 함께 전기적으로 결합하는 제 2 전도성 상호 접속 구조물들로서: 제 2 전도성 상호 접속 구조물들은 제 2 계단형 프로파일과 실질적으로 일치하고(conform); 제 2 적층된 반도체 장치 구조물을 덮는 제 2 패키지 바디로서: 제 2 패키지 바디는 오프셋 구성으로 제 1 기판의 제 2 주 표면에 결합되어 제 1 기판 단자들을 노출시키며; 제 3 기판의 제 1 주 표면 및 제 3 기판의 제 1 주 표면에 대향하는 제 3 기판의 제 2 주 표면을 갖고 제 3 기판의 제 1 주 표면에 인접하여 배치된 제 3 기판 단자들을 가지며 제 1 패키지 바디가 제 3 기판의 제 1 주 표면에 결합되는 제 3 기판; 및 제 1 기판 단자들 또는 제 2 기판 단자들 중 하나 이상을 제 3 기판 단자들에 전기적으로 결합시키는 제 3 전도성 상호 접속 구조물들을 포함한다.
제 3 전도성 상호 접속 구조물은 제 1 패키지 바디, 제 1 기판, 제 2 패키지 바디 또는 제 2 기판 중 하나 이상과 일치한다(conform).
본 발명은 반도체 장치 및 반도체 장치의 제조 방법을 제공한다.
도 1은 본 설명의 패키징된 전자 장치의 사시도를 도시한다.
도 2a는 본 설명의 패키징된 전자 장치의 단면도를 도시한다.
도 2b는 본 설명의 적층된 반도체 장치 구조의 확대 부분 단면도를 도시한다.
도 2c는 본 설명의 적층된 반도체 장치 구조의 확대 부분 단면도를 도시한다.
도 3은 본 설명의 패키징된 전자 장치를 제조하기 위한 예시적인 방법을 도시하는 흐름도이다.
도 4a, 4b, 4c, 4d, 4e 및 4f는 도 3의 방법에 따른 다양한 제조 단계에서의 패키징된 전자 장치의 단면도를 도시한다.
도 5는 본 설명의 패키징된 전자 장치의 사시도를 도시한다.
도 6은 본 설명의 패키징된 전자 장치의 단면도를 도시한다.
도 7은 본 설명의 패키징된 전자 장치의 단면도를 도시한다.
도 8은 본 설명의 패키징된 전자 장치의 단면도를 도시한다.
도 9a, 9b 및 9c는 다양한 제조 단계에서 본 설명의 복수의 패지된 전자 장치의 부분 단면도를 도시한다.
도 10a, 10b, 10c 및 10d는 다양한 제조 단계에서 본 설명의 복수의 패키징된 전자 장치의 부분 단면도를 도시한다.
도 11a, 11b, 11c 및 11d는 본 발명의 복수의 패키징된 전자 장치의 다양한 제조 단계에서의 부분 단면도를 도시한다.
도 12a, 12b, 12c 및 12d는 본 발명의 복수의 패키징된 전자 장치의 다양한 제조 단계에서의 부분 단면도를 도시한다.
도 13은 본 설명의 패키징된 전자 장치를 도시한다.
도 14는 본 설명의 패키징된 전자 장치를 도시한다.
도 15는 본 설명의 패키징된 전자 장치를 도시한다.
도 16은 본 설명의 패키징된 전자 장치를 도시한다.
도 17은 본 설명의 패키징된 전자 장치를 도시한다.
설명의 간략화 및 명확성을 위해, 도면의 요소는 반드시 축척대로 도시된 것은 아니며, 다른 도면에서의 동일한 참조 번호는 동일한 구성 요소를 나타낼 수 있다. 또한, 공지된 단계 및 구성 요소의 설명 및 세부 사항은 설명을 간략하게 하기 위해 생략된다. 본 명세서에 사용된 바와 같이, 용어 "및/또는"은 하나 이상의 관련된 열거된 항목의 임의의 및 모든 조합을 포함한다. 또한, 본 명세서에서 사용된 용어는 특정 예시적인 실시 예들을 설명하기 위한 것이며 본 개시를 제한하려는 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서 사용될 때 용어 "포함하는(comprises, comprising, includes, 및/또는 including)"은 언급된 특징, 수, 단계, 동작, 구성 요소 및/또는 부품의 존재를 특정하지만 하나 이상의 다른 특징, 수, 단계, 동작, 구성 요소, 부품 및/또는 그 그룹의 존재 또는 추가를 배제하지는 않는다는 것을 이해할 것이다. 비록 "제 1, 제 2" 등의 용어가 본 명세서에서 다양한 부재, 구성 요소, 영역, 층 및/또는 섹션을 설명하기 위해 사용될 수 있지만, 이러한 용어로 이들 부재, 구성 요소, 영역, 층 및/또는 섹션은 제한되지 않아야 한다는 것이 이해 될 것이다. 이러한 용어는 하나의 부재, 구성 요소, 영역, 층 및/또는 섹션을 다른 부재와 구별하기 위해서만 사용된다. 따라서, 예를 들어, 후술하는 제 1 부재, 제 1 구성 요소, 제 1 영역, 제 1 층 및/또는 제 1 섹션은 본 개시의 교시로부터 벗어남이 없이 제 2 부재, 제 2 구성 요소, 제 2 영역, 제 2 층 및/또는 제 2 섹션일 수 있다. "일 예" 또는 "예"는 본 실시 예와 관련하여 설명된 특정 특징, 구조 또는 특성이 본 발명의 적어도 하나의 예에 포함됨을 의미한다. 따라서, 본 명세서 전체의 다양한 곳에서 "일 예에서" 또는 "예에서"라는 문구의 출현은 반드시 모두 동일한 예를 언급하는 것은 아니지만, 일부 경우에 이를 수 있다. 또한, 특정 특징, 구조 또는 특성은 하나 이상의 예시적인 실시 예에서 당업자에게 명백한 임의의 적절한 방식으로 조합될 수 있다. 또한, 용어 "동안(while)"은 특정 행동이 개시 행동 기간의 적어도 일부 부분에서 발생함을 의미한다. "대략 또는 실질적으로(word about, approximately 또는 substantially)"는 구성 요소의 값이 상태 값 또는 위치에 근접할 것으로 예상된다. 그러나, 당업계에 공지된 바와 같이, 값 또는 위치가 정확하게 언급되는 것을 방해하는 항상 약간의 차이가 존재한다. 달리 명시되지 않는 한, 본 명세서에서 또는 위에 사용된 단어는 특정 구성 요소가 직접 또는 간접적으로 물리적으로 접촉할 수 있는 방향, 배치 또는 관계를 포함한다. "또는"이라는 용어는 목록에서 "또는"이 합쳐진 항목 중 하나 이상을 의미한다. 예를 들어, "x 또는 y"는 3 요소 세트 {(x),(y),(x, y)}의 모든 요소를 *?*의미한다. 다른 예로서, "x, y 또는 z"는 7- 요소 세트 {(x),(y),(z),(x, y),(x, z),(y, z),(x, y, z)}의 임의의 요소를 의미한다. 이하에 도시되고 설명된 예는 적절하게 예를 가질 수 있고/있거나 본 명세서에 구체적으로 개시되지 않은 임의의 구성 요소가 없는 상태에서 실시될 수 있다는 것이 이해된다. 달리 명시되지 않는 한, 용어 "결합된"은 서로 직접 접촉하거나 하나 이상의 다른 요소에 의해 간접적으로 연결된 요소의 물리적 또는 전기적 결합을 설명하는 데 사용될 수 있다. 예를 들어, 요소 A가 요소 B에 결합되면, 요소 A는 요소 B와 직접 접촉하거나 개재 요소 C에 의해 요소 B에 간접적으로 연결될 수 있다.
본 설명은 다른 특징들 중에서도, 패키징된 전자 장치 및 반도체 다이의 단자를 노출시키는 오프셋 적층 구성으로 연결된 반도체 다이를 갖는 적층된 반도체 장치 구조를 포함하는 관련 방법을 포함한다. 컨포멀 구성을 포함하는 전도성 상호 접속 구조물은 반도체 다이의 단자를 전기적으로 연결한다. 일부 예에서, 컨포멀 구성은 적층된 반도체 장치 구조물의 오프셋 적층 구성에 의해 제공되는 계단 모양을 따른다.
일부 예에서, 전도성 상호 접속 구조물은 하나 이상의 반도체 다이를 적층된 반도체 장치 구조물이 부착될 수 있는 기판에 전기적으로 연결한다. 일부 예에서, 전도성 상호 접속 구조물은 유전성층에 의해 반도체 다이로부터 이격된다. 일부 예에서, 전도성 상호 접속 구조물 또는 유전성층은 3D 프린팅 기술을 사용하여 형성된다. 다른 예에서, 마스킹된 도금 기술이 전도성 상호 접속 구조물을 형성하는데 사용될 수 있다.
일부 예에서, 패키지 바디는 적층된 반도체 장치 구조물을 캡슐화된 적층된 반도체 장치 구조물로 덮는다. 다른 예에서, 다양한 패키지-인-패키지(PIP) 구성을 지원하기 위해 복수의 캡슐화된 적층된 반도체 장치 구조물이 함께 부착될 수 있다. 일부 예에서, 컨포멀층을 포함하는 전도성 상호 접속 구조물은 캡슐화된 적층된 반도체 장치를 PIP 구성으로 함께 전기적으로 연결할 수 있다. 전도성 상호 접속 구조물은 관련 장치에 비해 더 얇은 프로파일을 갖는 패키징된 반도체 장치를 용이하게 한다. 또한, 전도성 상호 접속 구조물은 반도체 다이 및/또는 기판 사이의 유연한 상호 접속 구성을 제공한다.
다른 예에서, 제 1 반도체 다이가 기판에 부착될 수 있고 유전성층은 제 1 반도체 다이의 일부로서 제공된 전도성 단자에 근접한 제 1 반도체 다이의 하나 이상의 측면을 덮도록 배치될 수 있다. 일부 예에서, 유전성층은 실질적으로 제 1 반도체 다이의 주 표면 위로 연장되지 않고 전도성 구조물에 근접한 측면을 따라서만 실질적으로 위치된다(즉, 제 1 반도체 다이의 주 표면의 실질적인 부분은 유전성층에 의해 커버되지 않는다). 컨포멀층을 포함하는 하나 이상의 전도성 상호 접속층은 제 1 반도체 다이의 전도성 단자를 기판에 전기적으로 연결한다. 다른 예에서, 추가의 반도체 다이가 오프셋 적층 구성으로 제 1 반도체 다이에 부착될 수 있고 또한 전도성 상호 접속층을 사용하여 제 1 반도체 다이 및/또는 기판에 전기적으로 연결될 수 있다. 일부 예에서, 다른 유전성층은 추가 반도체 다이의 측면에만 실질적으로 제공될 수 있다. 일부 예에서, 제 1 반도체 다이의 측면을 따른 유전성층은 아치형 형상을 갖는 외부 표면을 포함한다. 이 형상은 유리하게는 제 1 반도체 다이로부터 다음 반도체 또는 기판으로의 전도성 상호 접속층의 비-돌발적인 전이를 제공한다.
일 예에서, 패키징된 반도체 장치는 제 1 주 표면 및 제 1 주 표면에 대향하는 제 2 주 표면을 갖는 기판을 포함하고, 기판은 하나 이상의 유기 유전성층을 포함한다. 적층된 반도체 장치 구조물은 제 1 주 표면에 결합되고 각각의 다이 단자를 갖는 반도체 다이를 포함하고, 반도체 다이는 함께 결합되어 각각의 다이 단자가 노출되고, 적층된 반도체 장치 구조물은 계단형 프로파일을 포함한다. 전도성 상호 접속 구조물은 적층된 반도체 장치 구조물의 일부 위에 있으며 반도체 다이의 다이 단자를 함께 결합하되, 전도성 상호 접속 구조물은 계단형 프로파일에 실질적으로 순응하는 컨포멀층을 포함한다. 일부 예에서, 전도성 상호 접속 구조물은 3D 인쇄 컨포멀층을 포함한다. 다른 예에서, 전도성 상호 접속 구조물은 도금층을 포함한다. 일부 예들에서, 전도성 상호 접속 구조물 중 적어도 하나는 기판 위에 있으며, 반도체 다이들 중 적어도 하나를 기판에 전기적으로 결합시킨다.
일 예에서, 패키징된 반도체 장치를 형성하는 방법은, 하나 이상의 유기 유전성층을 포함하는 제 1 주 표면 및 제 1 주 표면에 대향하는 제 2 주 표면을 갖는 기판을 제공하는 단계를 포함한다. 방법은 각각의 다이 단자를 갖는 반도체 다이를 포함하는 적층된 반도체 장치 구조물을 제공하는 단계를 포함한다. 방법은 적층된 반도체 장치 구조물의 부분들 위에 전도성 상호 접속 구조물을 제공하는 단계를 포함하고, 전도성 상호 접속 구조물은 반도체 다이의 다이 단자들을 함께 연결하되, 반도체 다이들은 함께 결합되어 각각의 다이 단자들이 노출되고 적층된 반도체 장치 구조물은 계단형 프로파일을 포함하고, 적층된 반도체 장치 구조물은 기판에 결합되며; 그리고 전도성 상호 접속 구조물은 실질적으로 계단형 프로파일을 따르는 컨포멀층을 포함한다.
일 예에서, 패키징된 반도체 장치는, 제 1 주 표면 및 제 1 주 표면에 대향하는 제 2 주 표면을 갖는 제 1 기판, 및 제 1 기판의 제 2 표면에 근접하여 배치된 제 1 기판 단자를 포함하고, 기판은 하나 이상의 유기 유전성층을 포함한다. 제 1 적층된 반도체 장치 구조물은 제 1 기판의 제 1 주 표면에 결합되고 각각 제 1 다이 단자를 갖는 제 1 반도체 다이를 포함하며, 제 1 반도체 다이는 함께 결합되어 제 1 다이 단자가 노출되고 제 1 적층된 반도체 장치 구조물은 제 1 계단형 프로파일을 포함한다. 제 1 전도성 상호 접속 구조물은 제 1 반도체 다이의 제 1 다이 단자를 전기적으로 결합하되, 제 1 전도성 상호 접속 구조물은 제 1 계단형 프로파일과 실질적으로 일치한다. 제 1 패키지 바디는 제 1 적층된 반도체 장치 구조물을 덮는다.
일 예에서, 패키징된 반도체 장치는 제 1 주 표면 및 제 1 주 표면에 대향하는 제 2 주 표면을 갖는 기판을 포함하고, 기판은 제 1 주 표면에 근접한 기판 단자를 갖는다. 제 1 반도체 다이는 제 1 주 표면에 결합되고 제 1 다이 단자를 가지며, 제 1 유전성층은 제 1 다이 단자에 근접한 제 1 반도체 다이의 에지 표면에 인접하게 배치된다. 전도성 상호 접속 구조물은 제 1 반도체 다이, 제 1 유전성층 및 기판의 제 1 주 표면의 일부와 일치하며, 전도성 상호 접속 구조물은 제 1 다이 단자를 기판 단자에 연결한다. 다른 예에서, 패키징된 반도체 장치는 적층된 반도체 장치구조물을 제공하기 위해 제 1 반도체 다이에 결합된 제 2 반도체 다이를 더 포함할 수 있다. 제 2 반도체 다이는 제 2 다이 단자를 포함할 수 있고 제 2 반도체 다이는 제 1 반도체 다이에 부착되어 제 1 다이 단자를 노출 시키도록 측 방향으로 오프셋 될 수 있다. 제 2 유전성층은 제 2 다이 단자에 근접한 제 2 반도체 다이의 에지 표면에 인접하게 배치될 수 있다. 전도성 상호 접속 구조물은 제 2 다이 단자를 적어도 제 1 다이 단자에 결합시키기 위해 제 2 반도체 다이 및 제 2 유전성층의 일부에 컨포멀할 수있다
다른 예들이 본 발명에 포함된다. 이러한 예는 도면, 청구 범위 및/또는 본 개시 내용의 설명에서 찾을 수 있다.
도 1은 본 설명에 따른 패키징된 반도체 장치(10)와 같은 예시적인 패키징된 전자 장치(10)의 사시도를 도시한다. 도 1에 제시된 예에서, 패키징된 전자 장치(10)는 기판(11); 전자 장치(16A-16D), 반도체 장치(16A-16D), 반도체 컴포넌트(16A-16D), 패키징된 반도체 장치(16A-D) 또는 반도체 다이(16A-16D)와 같은 전자 컴포넌트(16A, 16B, 16C 및 16D); 전도성 상호 접속 구조물(21A, 21B, 21C, 21D, 21E)과 같은 전도성 상호 접속 구조물(21); 인캡슐란트(36) 또는 패키지 바디(36)와 같은 인클로저 구조물(36)을 포함한다. 패키지 바디(36)는 패키징된 전자 장치(10)의 내부 내용을 공개하기 위해 투명하게 도 1에 도시되어 있다. 패키지 바디(36)는 투명하지 않거나, 불투명체일 수 있음을 이해해야 한다. 또한, 본 명세서에서 사용되는 용어 "반도체 다이"는 복수의 반도체 다이(즉, 하나 이상)에서와 같이 단수 일뿐만 아니라 복수 일 수 있는 것으로 이해된다.
본 설명에 따르면, 반도체 다이(16A-16D)는 반도체 다이(16A-16D) 사이 및/또는 반도체 다이(16A-16D)와 기판(11) 사이의 전기적 연결 또는 전기적 통신을 허용하거나 용이하게 하기 위해 오프셋 적층 형태, 프로파일 또는 외곽선(161) 또는 계단형 구성, 프로파일 또는 외곽선(161)으로 서로 부착된다. 본 설명에서, 반도체 다이(16A-16D)의 구성은 적층된 반도체 장치 구조물(160)로 지칭될 수도 있다. 또한, 전도성 상호 접속 구조물(21a-21e)은 반도체 다이(16A-16D) 또는 적층된 반도체 장치 구조물(160)의 오프셋 적층 형태(161)와 일치하거나 이를 모방하는 실질적으로 컨포멀한 전도성층 또는 트레이스로서 제공된다. 즉, 전도성 상호 접속 구조물(21A-21E)은 또한 계단형 윤곽을 포함하도록 반도체 다이(16A-16D)의 계단형 윤곽(161)을 따른다. 이러한 방식으로, 패키징된 전자 장치(10)에는 특히, 이전 장치와 비교하여 더 얇은 크기 또는 프로파일을 용이하게하는 낮은 프로파일 전기적 상호 접속 구조물이 제공된다.
기판(11), 전도성 상호 접속 구조물(21A-21E) 및 패키지 바디(36)는 반도체 패키지(190)로 지칭될 수 있고, 반도체 패키지(190)는 외부 요소 및/또는 환경 노출로부터 반도체 다이(16A-16D)를 보호할 수 있다. 또한, 반도체 패키지(190)는 외부 전기 컴포넌트(도시되지 않음)로부터 전도성 상호 접속 구조물(21A-21E) 및 반도체 다이(16A-16D) 로의 전기적 결합을 제공할 수 있다.
기판(11)은 공통 회로 기판(예를 들어, 강성 회로 기판 및 연성 회로 기판), 다층 기판, 라미네이트 기판, 빌드 업층을 갖는 코어 기판, 코어리스 기판, 세라믹 기판, 리드 프레임 기판, 몰딩된 리드 프레임 기판, 또는 당업자에게 공지된 유사한 기판으로부터 선택될 수 있다. 이와 관련하여, 본 설명은 임의의 특정 유형의 기판(11)으로 제한되도록 의도되지 않는다. 반도체 다이(16A-16D)는 적층된 반도체 장치 구조물(160) 내에서 동일한 유형의 반도체 장치 또는 상이한 유형의 반도체 장치 일 수 있다. 반도체 다이(16A-16D)는 메모리 장치, 주문형 집적 회로 장치("ASIC"), 컨트롤러 장치, 전력 장치, 신호 처리 장치, 마이크로 컨트롤러 장치, 마이크로 프로세서 장치, 센서 장치, 광학 장치, 또는 당업자에게 알려진 다른 장치를 포함할 수 있다. 나중에 더 상세히 설명 될 바와 같이, 전도성 상호 접속 구조물(21A-21E)은 하나 이상의 금속과 같은 전도성 재료를 포함하고, 도금, 인쇄 또는 다른 증착 기술이 제공될 수 있다.
도 2a는 본 설명에 따른 패키징된 반도체 장치(10)(또는 본 명세서에 기술된 다른 패키징된 전자 장치)와 같은 패키징된 전자 장치의 단면도를 도시한다. 본 예에서, 반도체 다이(16A)는 부착 재료(18)로 기판(11)의 기판 상면(110A)에 부착되거나 연결된다. 반도체 다이(16A)는 반도체 다이(16A)의 일부로서 또는 반도체 다이(16A) 내로서 상부에 배치된 전도성 패드(165A)와 같은 하나 이상의 다이 단자(165A)가 제공된다. 전도성 패드(165A)는 하나 이상의 금속 재료와 같은 전도성 재료를 포함할 수 있으며, 증발, 스퍼터링, 도금 또는 다른 증착 기술을 사용하여 제공될 수 있다. 전도성 패드는 마스킹 및 에칭 기술을 사용하여 패턴화 될 수 있다. 일부 예에서, 전도성 패드(165A)는 반도체 다이(16A)와의 전기적 신호의 입력 및 출력을 용이하게 하도록 구성된다. 이러한 신호는 데이터 신호, 바이어스 신호, 접지 신호 또는 당업자에게 알려진 다른 신호를 포함할 수 있다.
기판(11)에는 기판 상단 표면(110A)에 근접한 기판 단자(111) 또는 전도성 패드(111)가 제공될 수 있으며, 이는 기판(11) 내의 전도성층/비아(114)를 통해 기판 바닥 표면(110B)에 근접한 전도성 패드(112) 또는 전도성 랜드(112)에 추가로 연결될 수 있다. 기판(11)은 하나 이상의 유전성층을 포함하는 유전체 또는 패시베이션 구조(115)를 더 포함한다. 유전체 구조물(115)은 하나 이상의 유기 유전성층을 포함 할 수 있다. 일부 예에서, 기판(11)에는 전도성 랜드(112) 사이의 기판 바닥면(110B)에 근접한 솔더 마스크 구조물(22)이 추가로 제공될 수 있다.
일부 예들에서, 기판(11)은 미리 형성된 기판(pre-formed substrate)일 수 있다. 미리 형성된 기판은 전자 장치에 부착되기 전에 제조될 수 있고 각각의 전도성층 사이에 유전성층을 포함할 수 있다. 전도성층은 구리를 포함할 수 있고 전기 도금 공정을 사용하여 형성될 수 있다. 유전성층은 주로 유기 재료로 형성될 수 있다. 유전성층은 액체보다 미리 형성된 필름으로서 부착될 수 있고 강성 및/또는 구조적 지지를 위해 스트랜드, 직조물 및/또는 다른 입자와 같은 충전제를 갖는 수지를 포함할 수 있는 비교적 두껍고 비-광-정의 가능한 층일 수 있다. 유전성층은 광-정의 가능하지 않기 때문에, 비아 또는 개구와 같은 특징부는 드릴 또는 레이저를 사용하여 형성될 수 있다. 일부 예에서, 유전성층은 프리프레그 재료 또는 아지노모토 빌드 업 필름(ABF)을 포함 할 수 있다. 사전 형성된 기판은 예를 들어 비스말레이미드트리아진(BT) 또는 FR4를 포함하는 유전체 재료와 같은 영구 코어 구조 또는 캐리어를 포함할 수 있고, 유전체 및 전도성층은 영구 코어 구조 상에 형성될 수 있다. 다른 예에서, 미리 형성된 기판은 영구 코어 구조를 생략하는 코어리스 기판일 수 있고, 유전체 및 전도체 층은 유전체 및 전도체의 형성 후에 및 전자 장치의 부착 전에 제거되는 희생 캐리어 상에 형성될 수 있다. 미리 형성된 기판은 인쇄 회로 기판(PCB) 또는 라미네이트 기판으로 지칭될 수 있다. 이러한 미리 형성된 기판은 세미-애디티브 또는 변형도힌 세미-애디티브 공정을 통해 형성 될 수 있다. 본 개시의 다른 기판은 또한 미리 형성된 기판을 포함할 수 있다.
일부 예에서, 외부 상호 접속부(211)는 전도성 랜드(112)에 부착될 수 있고, 솔더 볼, 솔더 범프, 구리 범프, 니켈 골드 범프 또는 당업자에게 공지된 유사한 재료와 같은 전도성 재료를 포함할 수 있다. 다른 예에서, 외부 상호 접속부(211)는 생략되고 전도성 랜드(112)가 인쇄 회로 기판과 같은 다음 레벨의 어셈블리에 직접 연결되거나 부착되도록 구성 될수 있다.
부착 재료(18)는 열 전도성 및 전기 전도성 재료, 또는 열 전도성 및 전기 비전도성 재료를 포함할 수 있다. 일부 예에서, 부착 재료(18)는 에폭시형 다이 부착 재료를 포함한다. 다른 예에서, 부착 재료(18)는 솔더 페이스트 또는 당업자에게 알려진 다른 재료와 같은 솔더 재료일 수 있다. 부착 재료(18)는 전형적으로 반도체 다이(16A)를 기판(11)에 기계적으로 고정시키는 기능을 한다. 다른 예에서, 부착 재료(18)는 반도체 다이(16A)로부터 기판(11)으로 열 전달을 가능하게 할 수 있다.
반도체 다이(16B)는 부착 재료(18)와 유사하거나 상이 할 수 있는 부착 재료(19)로 반도체 다이(16A)의 상부 표면에 부착된다. 일부 예에서, 부착 재료(19)은 에폭시형 다이 부착 재료를 포함한다. 일부 예에서, 반도체 다이(16A)와 유사하게, 반도체 다이(16B)는 반도체 다이(16B)의 일부로 또는 그 위에 배치된 전도성 패드(165B)와 같은 다이 단자(165B)를 더 포함한다. 부착 재료(19)는 전형적으로 반도체 다이(16B)를 반도체 다이(16A)에 기계적으로 고정시키는 기능을 한다. 반도체 다이(16C)는 부착 재료(19)로 반도체 다이(16C)의 상부 표면에 부착되며, 반도체 다이(16C)의 상부, 일부, 또는 내부에 배치된 전도성 패드(165C)와 같은 다이 단자(165C)를 포함한다. 반도체 다이(16D)는 부착 재료(19)로 반도체 다이(16C)의 상부 표면에 부착되며 반도체 다이(16D) 상에, 위에, 일부로 또는 내에 배치된 전도성 패드(165D)와 같은 다이 단자(165D)를 포함한다. 부착 재료(19)는 전형적으로 반도체 다이(16B)를 반도체 다이(16A)에 기계적 고정, 반도체 다이(16C)를 반도체 다이(16B)에 기계적 고정, 및 반도체 다이(16D)를 반도체 다이(16C)에 기계적 고정을 제공하는 기능을 한다. 다른 예에서, 부착 재료(19)는 반도체 다이(16)로부터 기판(11) 또는 하나 이상의 다른 히트 싱크 구조(도시되지 않음)로 열 전달을 가능하게 하도록 구성될 수 있다.
본 설명에 따르면, 반도체 다이(16A-16D)는 오프셋 적층 형태(161)를 갖도록 제공된다. 이는 반도체 다이(16A-16D)의 전도성 패드(165A-165D)를 외부에 노출시켜 반도체 다이(16A-16D) 사이의 전기적 상호 연결을 용이하게 하는 적층된 반도체 소자 구조물(160)을 제공한다. 일부 예에서, 전도성 패드(165A-165D)는 알루미늄, 알루미늄 합금, 구리, 솔더링 가능한 금속 또는 당업자에게 알려진 다른 전도성 재료를 포함할 수 있다.
적층된 반도체 장치 구조물(160)이 4 개의 반도체 다이(16A-16D)로 도시되어 있지만, 단일 반도체 다이(16)를 포함하는 본 설명에 따라 더 많거나 더 적은 반도체 다이가 사용될 수 있는 것으로 이해된다. 당업자는 반도체 다이(16A-16D)가 본 설명을 방해하지 않도록 간략화 된 형태로 도시되어 있으며, 다수의 확산 영역, 다수의 전도성층 및 다수의 유전성층을 더 포함 할 수 있음을 이해할 것이다.
본 설명에 따르면, 절연막(27), 유전성층(27), 패시베이션 막(27), 패시베이션층(27) 또는 패시베이션 구조물(27)은 적층된 반도체 장치 구조물(160) 및 기판(11)의 기판 상부 표면(110A) 상에 또는 일부 또는 모든 노출된 표면 상에 제공된다. 일부 예에서, 유전성층(27)은 적어도 하나의 반도체 다이(16)의 모든 측면을 덮을 수 있다. 일부 예에서, 유전성층(27)은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 지르코늄 산화물, 또는 하프늄 산화물, 이들의 조합 또는 당업자에게 공지된 유사한 재료와 같은 산화물 재료와 같은 무기 유전체를 포함한다. 일 예에서, 유전성층(27)은 중합체 현탁액(예를 들어, PVP)에서 산화 지르코늄 일 수 있고, 약 2 미크론 내지 약 50 미크론 범위의 두께를 가질 수 있다. 일부 예에서, 유전성층(27)은 폴리이미드, 중합체, 폴리이미드 실리콘과 같은 유기 재료, 다른 실리콘, 엘라스토머, UV 경화성 재료, 열경화성 액정 중합체, 예컨대 폴리벤족사졸(PBO), 이들의 조합, 또는 당업자에게 공지된 이와 유사한 재료를 포함할 수 있다. 일부 예들에서, 유전성층(27)은 증착, 분배, 코팅 또는 스크린 인쇄 기술을 사용하여 형성될 수 있다. 일부 예들에서, 유전성층(27)은 증착 후에 경화될 수 있다. 다른 예에서, 유전성층(27)은 하나 이상의 상이한 재료 층을 포함할 수 있다.
개구들(270A, 270B, 270C 및 270D)은 각각 전도성 패드(165A-165D)의 적어도 일부를 노출시키기 위해 전도성 패드(165A, 165B, 165C, 165D) 위 또는 근처에 유전성층(27)에 제공된다. 또한, 개구부(270E)는 기판(11) 상의 전도성 패드(111) 위에 또는 인접하게 제공된다. 개구부(270A-270E)는 포토 리소그래픽 마스킹 프로세스 및 에칭 프로세스와 같은 마스킹 및 제거 프로세스를 사용하여 제공될 수 있다. 일부 예들에서, 마스킹층은 유전성층(27)의 형성 이전에 제공된다. 다른 예들에서, 마스킹층은 유전성층(27)의 형성 후에 제공된다. 일부 예들에서, 유전성층(27)은 약2 미크론 내지 약 50 미크론 이상 범위의 두께를 갖는다. 일부 예에서, 유전성층(27)은 약 2 미크론 내지 약 10 미크론 범위의 두께를 갖는다. 다른 예에서, 유전성층(27)은 약 25 미크론 내지 약 50 미크론 이상의 범위의 두께를 갖는다.
전도성 상호 접속 구조물(21)은 반도체 다이(16A-16D)를 함께 전기적으로 연결하고, 일부 예에서는 하나 이상의 반도체 다이(16A-16D)를 기판(11)에 전기적으로 연결하기 위해 적층된 반도체 장치 구조물(160) 위에 또는 위에(over or overlying) 배치된다. 본 설명에서, 전도성 상호 접속 구조물(21)은 적층된 반도체 장치 구조물(160)의 형상과 실질적으로 일치하거나 실질적으로 모방하는 형상을 갖는다. 전도성 상호 접속 구조물(21)은 반도체 다이(16A-16D)의 측면(168A, 168B, 168C, 168D)뿐만 아니라 상부 표면(167A, 167B, 167C, 167D) 위에 또는 중첩되는 상부 표면(167A, 167B, 167C, 167D) 위에 배치된다.
도 2a는 전도성 상호 접속 구조물(21) 중 하나인 전도성 상호 접속 구조물(21A)을 도시한다. 일부 예에서, 전도성 상호 접속 구조물(21)은 하나 이상의 금속, 예컨대 구리, 구리 합금, 금, 은 또는 본 기술 분야의 통상의 기술자에게 다른 전도성 재료를 포함한다. 일부 예들에서, 전도성 상호 접속 구조물(21)은 3D 프린팅 기술들을 사용하여 제공될 수 있으며, 이는 일반적으로 부가 프로세스(additive process)가 디지털적으로 생성된 객체의 파일에 기초하여 3 차원 객체를 형성하는 방법을 지칭한다. 보다 구체적으로, 물체는 3D 프린팅 장치를 사용하여 재료의 많은 얇은 층들을 연속적으로 내려 놓음으로써 생성될 수 있다. 3D 프린팅의 유형의 예는 선택적 레이저 용융(SLM) 및 전자 빔 용융(EBM); 선택적 레이저 소결(SLS); 분사 공정, 입체 석판법(SLA); 및 융합 증착 모델링(FDM)과 같은 과 같은 금속 인쇄를 포함한다. 다른 예에서, 전도성 상호 접속 구조물(21)은 도금, 증착, 코팅, 분배 또는 스크린 인쇄 기술을 사용하여 형성될 수 있다. 추가의 예에서, 전도성 상호 접속 구조물(21)은 상이한 재료를 포함하는 하나 이상의 층을 포함할 수 있다. 일부 예에서, 3D 프린팅 기술이 또한 유전성층(27) 또는 그 일부를 형성하기 위해 사용될 수 있다.
일부 예에서, 전도성 상호 접속 구조물(21)은 도 1에 도시된 바와 같이 단부 부분(216A, 216B, 216C, 216D 및 216E)을 포함할 수 있는데, 이는 전도성 상호 접속 구조물(21A-21E)이 기판(11) 상에서 종단되는 두껍고 얇은 두께의 테이퍼를 갖도록 한다. 그 형상은 단부 부분(216A-216E)이 끝나는 날카로운 에지 및/또는 코너를 감소시켜 후속 처리 동안 전도성 상호 접속 구조물(21A-21E)이 손상될 가능성을 감소시킨다는 것이다. 일부 예에서, 3D 프린팅 기술은 본원에 기술된 테이퍼진 형상과 같은 원하는 형상으로 단부 부분(216A-216E)을 제공하는데 사용될 수 있다.
일부 예에서, 패키지 바디(36)는 충전제를 갖는 에폭시 수지, 충전제를 갖는 에폭시 아크릴레이트 또는 적절한 충전제를 갖는 중합체와 같은 중합체 기반 복합 재료일 수 있다. 패키지 바디(36)는 적층된 반도체 장치 구조물(160)을 외부 요소 및 오염물로부터 보호하는 비전도성 및 환경 보호 재료를 포함한다. 패키지 바디(36)는 페이스트 인쇄, 압축 성형, 트랜스퍼 성형, 오버 몰딩, 액체 봉합제 성형, 진공 라미네이션, 다른 적합한 어플리케이터, 또는 당업자에게 공지된 다른 공정을 사용하여 형성될 수 있다. 일부 실시 예에서, 패키지 바디(36)는 에폭시 몰드 화합물("EMC")이며 이송 또는 사출 성형 기술을 사용하여 형성될 수 있다.
도 2b는 본 설명에 따른 예시적인 적층된 반도체 장치 구조물(160A)의 확대 부분 단면도를 도시한다. 적층된 반도체 장치 구조물(160A)은 본 명세서에 기술된 임의의 예시적인 패키징된 전자 장치(예를 들어, 패키징된 전자 장치 10, 10A, 10AA, 10BB, 10CC, 20, 30, 30AA, 30BB, 30CC, 및/또는 40) 및 이들의 변형으로 이용될 수 있음을 이해할 것이다. 적층된 반도체 장치(160A)는 반도체 다이(16D 및 16C)의 세부 사항만을 도시하지만, 유사한 특징이 반도체 다이(16B 및/또는 16A) 및 적층된 반도체 장치(160A)에 포함된 추가 반도체 다이에 포함될 수 있는 것으로 이해된다.
도 2b에 도시된 바와 같이, 반도체 다이(16D)는 상부 표면(167D) 위에 패시베이션층(164D)을 포함하고 반도체 다이(16C)는 상부 표면(167C) 위에 패시베이션층(164C)을 포함한다. 패시베이션층(164C 및 164D)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합과 같은 하나 이상의 유전성층일 수 있거나, 패시베이션층(164C 및 164D)은 폴리이미드 재료와 같은 중합체 재료일 수 있다. 패시베이션층(164C 및 164D)은 반도체 다이(16C) 및 반도체 다이(16D) 내에서 또는 반도체 다이(16D) 내에서 능동 소자 및 전도성 상호 접속부를 보호하고 전기적으로 절연시키는 기능을 한다. 도 2b에 도시된 바와 같이, 패시베이션층(164D)은 다이 단자(165D)를 노출시키기 위한 개구를 제공하고 패시베이션층(164C)은 다이 단자(164C)를 노출시키기 위한 개구를 제공한다. 패시베이션층들(164C 및 164D)은 반도체 다이(16C 및 16D)가 웨이퍼 형태인 동안 형성될 수 있다. 패시베이션층(164C 및 164D)을 형성하기 위해 화학 기상 증착(저압, 저온 또는 플라즈마 강화 포함), 스핀-온 증착, 열 산화 또는 유사한 프로세스와 같은 프로세싱 기술이 사용될 수있다. 패시베이션층(164C 및 164D)의 개구는 포토 리소그래피 및 에칭 기술을 사용하여 제공될 수 있다.
일부 예들에서, 유전성층(27)은 반도체 다이(16D)의 상부 표면(167D) 위의 부분 패시베이션층(164D) 위에 있으며 패시베이션층(164D) 및 다이 단자(165D)의 부분들을 노출시키기 위한 개구를 포함한다. 즉, 본 예에서, 유전성층(27)은 상부 표면(167D)의 실질적인 부분을 덮거나 덮는다. 유전성층(27)은 반도체 다이(16D)의 측면(168D) 위에 추가로 배치된다. 본 설명에 따르면, 측면(168D) 위의 유전성층(27)의 부분 및 반도체 다이(16C)의 상부 표면(167C)의 부분은 균일한 두께를 갖지 않는다. 일부 예들에서, 유전성층(27)의 이 부분은 측면(168D)이 반도체 다이(16C)의 부착 재료(19) 및 패시베이션층(164C)과 만나거나 인접하는 두께(275B)를 갖는다. 일부 예에서, 두께(275B)는 반도체 다이(16D)의 상부 표면(167D)을 향해 유전성층(27)의 두께(275A)보다 두껍고, 유전성층(27)이 다이 단자(165C)에 접근하는 반도체 다이(16C)의 상부 표면(167C)을 따라 유전성층(27)의 두께(275C)보다 두껍다. 또한, 반도체 다이(16D)의 측면(168D) 및 반도체 다이(16C)의 상부 표면(167C) 위의 유전성층(27)의 외부 표면은 도 2b에 도시 된 바와 같이 아치형 또는 곡선 형(276)을 가지며, 이는 반도체 다이들 사이의 전도성 결합 구조물들(21)을 위해 보다 부드러운 전이 영역 또는 비-돌발 전이 영역을 유리하게 제공한다. 이것은 예리한 코너, 노치 또는 전이를 피하며, 이는 더 얇은 영역 또는 누락된 부분을 갖는 전도성 결합 구조물(21)을 초래할 수 있다. 이러한 결함으로 인해 저항 증가와 같은 문제로 인한 신뢰성 문제가 발생하여 핫스팟이 발생할 수 있다. 도 2b에 도시된 바와 같이, 전도성 결합 구조(21)는 유리하게는 유전성층(27)의 윤곽을 따르므로 전도성 결합 구조(21)는 반도체 다이(16D)에서 반도체 다이(16C)로 전이함에 따라보다 균일한 두께를 갖는다.
도 2c는 본 설명에 따른 예시적인 적층된 반도체 장치 구조물(160B)의 확대 부분 단면도를 도시한다. 적층된 반도체 장치 구조물(160B)은 본 명세서에 기술된 임의의 예시적인 패키징된 전자 장치(예를 들어, 패키징된 전자 장치 10, 10A, 10AA, 10BB, 10CC, 20, 30, 30AA, 30BB, 30CC 및 및/또는 40) 및 이들의 변형으로 이용될 수 있음을 이해할 것이다. 적층된 반도체 장치(160B)는 반도체 다이(16D 및 16C)의 세부 사항만을 도시하지만, 유사한 특징이 반도체 다이(16B 및/또는 16A) 및 적층된 반도체 장치(160B)에 포함된 추가 반도체 다이에 포함될 수 있는 것으로 이해된다.
적층된 반도체 장치 구조물(160B)은 적층된 반도체 장치 구조물(160A)과 유사하며 차이점 만이 설명될 것이다. 적층된 반도체 장치 구조물(160B)에서, 유전성층(27)은 주로 측면(168D, 168C) 등과 같은 반도체 다이의 측면 위에 배치되고 측면에 인접한 반도체 다이의 상부 표면의 일부에만 배치된다. 즉, 본 예에서, 반도체 다이(16D)의 상부 표면(167D)의 실질적인 부분은 유전성층(27)에 의해 덮이지 않는다. 일부 예에서, 유전성층(27)의 일부는 다이 단자(165D)와 측면(168D) 사이의 상부 표면(167D) 위에만 있다. 적층된 반도체 장치 구조물(160B)의 유전성층(27)은 아치형 형상(276)을 포함하는 적층된 반도체 장치 구조물(160A)과 동일한 특징을 가지며, 이는 전도성 결합 구조물(21)에 대한 보다 부드러운 전이를 제공함으로써 적층된 반도체 장치 구조물(160B)의 신뢰성을 향상시킨다.
도 3은 적층된 반도체 장치 구조물(160) 및 전도성 상호 접속 구조물(21A-21E)을 갖는 패키징된 반도체 장치(10)와 같은 전도성 상호 접속 구조물을 갖는 패키징된 전자 장치를 제공하기 위한 예시적인 방법(300)을 도시하는 흐름도이다. 도 4a, 4b, 4c, 4d, 4e 및 4f는 방법(300)에 따른 다양한 제조 단계에서의 패키징된 반도체 장치(10)의 단면도이다.
방법(300)의 블록 S310은 기판 및 기판의 표면에 부착된 적층된 반도체 장치 구조물을 포함하는 적층된 반도체 장치 서브 어셈블리를 제공하는 단계를 포함한다. 예를 들어, 기판은 기판(11)과 유사할 수 있고, 적층된 반도체 장치 구조물은 도 4a에 도시된 바와 같이 적층된 반도체 장치 구조물(160)과 유사할 수 있는데, 이는 제조 단계에서의 적층된 반도체 장치 서브 어셈블리(10A)의 단면도이다. 하나의 적층된 반도체 장치 만이 도시되어 있지만, 후술되는 바와 같이 다수의 적층된 반도체 장치가 제공될 수 있는 것으로 이해된다. 다른 예에서, 반도체 다이(16A)와 같은 단일 반도체 다이는 기판(11)에 부착된 유일한 반도체 다이일 수 있다.
일부 예에서, 기판(11)과 같은 기판은 공통 회로 기판(예를 들어, 강성 회로 기판 및 연성 회로 기판), 다층 기판, 라미네이트 기판, 빌드 업 층을 갖는 코어 기판, 코어리스 기판, 세라믹 기판, 리드 프레임 기판, 몰딩된 리드 프레임 기판 또는 당업자에게 공지된 유사한 기판으로부터 선택될 수 있다. 다른 예에서, 기판은 구리 기반 리드 프레임(예를 들어, 구리 / 철 / 인; 99.8 / 0.01 / 0.025을 포함하는 리드 프레임), 구리 합금 기반 리드 프레임(예를 들어, 구리 / 크롬 / 주석 / 아연; 99.0 / 0.25 / 0.22을 포함하는 리드 프레임) 또는 합금 42-기반 리드 프레임(예를 들어, 철 / 니켈; 58.0 / 42.0을 포함하는 리드 프레임)이다. 추가의 예에서, 기판은 다른 전도성 또는 비전도성 재료를 포함할 수 있으며, 이는 하나 이상의 전도성층으로(전체적으로 또는 부분적으로) 추가로 도금될 수 있다.
일부 예들에서, 적층된 반도체 장치 구조물(160)은 전술한 바와 같이 부착 재료(18)로 기판(11)의 기판 상부 표면(110A)에 연결된다. 일부 예에서, 반도체 다이(16A)는 먼저 부착 재료(18)를 사용하여 기판(11)에 연결되고, 반도체 다이(16B)는이어서 전술한 바와 같이 부착 재료(19)를 사용하여 반도체 다이(16A)에 연결되며, 그 후 반도체 다이(16C)는 부착 재료(19)로 반도체 다이(16B)에 연결되고, 그 후 반도체 다이(16D)는 부착 재료(19)로 반도체 다이(16C)에 연결되어, 도 4a에 도시된 바와 같이 오프셋 적층 형태(161)를 갖는 적층된(된) 반도체 장치 구조물(160)을 제공한다.
방법(300)의 블록(320)은 적층된 반도체 장치 및 기판 위에 유전성층을 제공하는 단계를 포함하고, 유전성층은 적층된 반도체 장치 구조물의 일부인 전도성 패드를 노출시키는 개구를 갖는다. 예를 들어, 유전성층은 도 4b에 도시 된 바와 같이 개구부(270A, 270B, 270C, 270D 및 270E)를 갖는 유전성층(27)과 유사할 수 있다. 다른 예에서, 유전성층(27)은 도 2b 및 2c에 기술된 바와 같을 수 있다. 유전성층(27) 및 개구(270A-270E)는 전술한 바와 같이 제공될 수 있다. 후술하는 바와 같이, 일부 예들에서, 유전성층(27)은 전도성 상호 접속 구조물(21)이 형성되거나 제공되는 적층된 반도체 장치 구조물(160)의 측면 부분에만 제공될 수 있다.
방법(300)의 블록 S330은 적층된 반도체 장치 위에 시드층을 제공하는 단계를 포함한다. 예를 들어, 시드층(28)은 도 4c에 도시된 바와 같이 전도성 상호 접속 구조물(21)이 형성되는 위치에 근접한 유전성층(27)의 적어도 일부 위에 제공될 수 있다. 일부 예들에서, 시드층(28)은 후속 전기 도금된 층을 위한 시작 층을 제공하고 전기 도금된 층의 텍스처 및 입자 크기를 확립하는데 사용될 수 있다. 일부 예에서, 시드층(28)은 구리와 같은 전도성 재료를 포함하고, 물리 기상 증착, 화학 기상 증착 및/또는 원자 층 증착 기술을 사용하여 형성될 수 있다. 일부 예들에서, 탄탈륨 또는 탄탈륨 질화물과 같은 얇은 배리어 층(도시되지 않음)이 시드층(28)을 형성하기 전에 형성될 수 있다. 일부 예들에서, 시드층(28)은 두께가 약 100 나노미터일 수 있고 도 4c에 일반적으로 도시된 바와 같이 형성 후에 패터닝될 수 있다. 다른 예에서, 시드층(28)은 유전성층(27)의 모든 노출된 표면을 덮고 패턴화되지 않는다. 도 4c에 추가로 예시된 바와 같이, 시드층(28)은 개구부(270A-270E)를 통해 각각 전도성 패드(165A-165D 및 111)와 물리적으로 접촉한다.
방법(300)의 블록 S340은 시드층 위에 패턴화된 마스킹층을 제공하는 단계를 포함한다. 일부 예들에서, 패턴화된 마스킹층(46)은 도 4d에 도시된 바와 같이 시드층(28) 위에 제공된다. 일부 예에서, 패터닝된 마스킹층(46)은 유전성층(27)에 잘 접착되고 전기 도금 공정에 화학적으로 안정한 포토 레지스트 마스크를 포함한다. 일부 예들에서, 패터닝 된 마스킹층(46)은 최대 약 30 미크론의 두께를 갖는 가교 네거티브 포토 레지스트를 포함할 수 있다. 도 4d에 도시 된 바와 같이, 패터닝된 마스킹층(46)은 전도성 상호 접속 구조물(21)과 같은 전도성 상호 접속 구조물이 형성되는 일부 예에서 대응하는 하나 이상의 개구(460)를 포함한다.
방법(300)의 블록 S350은 적층된 반도체 장치 및 기판 상에 전도성 패드에 전기적으로 연결된 전도성 상호 접속 구조물을 형성하는 단계를 포함한다. 예를 들어, 전도성 상호 접속 구조물(21)은 도 4e에 도시된 바와 같이 개구(460)에 형성될 수 있다. 일부 예에서, 서브 어셈블리(10A)는 전기 도금조에 배치될 수 있고 전도성 상호 접속 구조물(21)은 시드층(28)을 통과하는 전류를 갖는 전기 도금 프로세스를 사용하여 형성될 수 있다. 일부 예에서, 전도성 상호 접속 구조물(21)은 구리 또는 구리를 포함한 금속의 조합과 같은 하나 이상의 금속을 포함한다. 일부 예에서, 전도성 상호 접속 구조물(21)은 약 5 미크론 내지 약 25 미크론 범위의 두께를 갖는다. 다른 예에서, 전도성 상호 접속 구조물(21)은 약 20 미크론 내지 약 70 미크론 이상의 범위의 두께를 가질 수 있다.
방법(300)의 블록 S360은 패터닝된 마스킹층 및 패터닝된 마스킹층에 의해 덮인 시드층의 일부를 제거하는 단계를 포함한다. 일부 예에서, 패터닝된 마스킹층(46)은 포토 레지스트 스트리핑 공정을 사용하여 제거될 수 있고 패터닝된 마스킹층(46)을 제거한 후 노출된 시드층(28)의 일부는 적절한 화학적 에칭제를 사용하여 제거될 수 있다. 시드층(28)이 구리를 포함하는 일부 예에서, 노출된 시드층(28)은 묽은 황산(H2SO4) 또는 알칼리성 담금 세정제를 사용하여 제거될 수 있다. 이는 도 4f에 도시된 바와 같이 전도성 패드(165A-165D 및 111)에 전기적으로 연결된 전도성 상호 접속 구조물(21)을 갖는 서브 어셈블리(10A)를 제공한다. 일부 예에서, 전도성 상호 접속 구조물(21) 중 일부만이 기판(11)에 직접 연결된다.
후속 단계에서, 적층된 반도체 장치 구조물(160) 및 기판(11)의 일부를 덮기 위해 패키지 바디(36)가 제공될 수 있고, 이어서 외부 상호 접속부(211)는 도 2a에 도시된 바와 같이 패키징된 반도체 장치(10)를 제공하기 위해 전도성 패드(112)에 부착될 수 있다. 다른 예에서, 외부 상호 접속부(211)는 사용되지 않으며, 전도성 패드(112)는 다음 레벨의 어셈블리인 패키징된 반도체 장치(10)를 부착하는데 사용될 수 있다.
도 5는 본 설명에 따른 패키징된 반도체 장치(20)와 같은 예시적인 패키징된 전자 장치(20)의 사시도를 도시한다. 도 6은 패키징된 반도체 장치(20)의 단면도를 도시한다. 패키징된 반도체 장치(20)는 패키징된 반도체 장치(10)와 유사하며 이하의 차이점 만 설명 될 것이다.
도 5에 도시된 바와 같이, 전도성 상호 접속 구조물(210A, 210B, 210C 및 210D)과 같은 전도성 상호 접속 구조물(210)은 다른 전도성 상호 접속 구조물과 다른 형상을 갖는 적어도 하나의 상호 접속 구조물을 포함한다. 본 예에서, 전도성 상호 접속 구조물(210B)은 비선형 형상을 포함하고 반도체 다이(16A-16D)의 하나 이상의 상부 장치 표면을 가로 질러 측 방향으로 횡단한다. 본 예에서, 전도성 상호 접속 구조물(210B)은 반도체 다이(16C 및 16D)의 상부 장치 표면의 일부를 측 방향으로 가로 지르는(laterally traverses across) 부분(210BA) 및 반도체 다이(16B)의 상부 장치 표면을 측 방향으로 가로지르는 부분(210BB)을 포함한다. 이러한 방식으로, 전도성 상호 접속 구조물(210B)은 측 방향으로 오프셋되고 서로에 대해 정렬되지 않은 반도체 다이 상의 하나 이상의 다이 단자와 접촉한다. 전도성 상호 접속 구조물(210B)은 반도체 다이(16B)와 같은 하나의 반도체 다이(16) 내에서 적어도 2 개의 다이 단자 또는 전도성 패드(165)를 전기적으로 상호 연결하는 전도성 상호 접속 구조물의 예이다. 또한, 전도성 상호 접속 구조물(210C)은 예를 들어 전도성 상호 접속 구조물(210A, 210B 및 210D)과 비교하여 더 적은 수의 다이 단자를 함께 연결하는 전도성 상호 접속 구조물을 포함한다. 일부 예에서, 전도성 상호 접속 구조물(210A-210D)은 3D 프린팅 기술을 사용하여 제공될 수 있다. 전도성 상호 접속 구조물(210A-210D)은 이들이 기판(11) 상에서 종단되는 더욱 계단 형 형상을 갖는 것으로 도시되어 있지만, 전도성 상호 접속 구조물(210A-210D)은 도 1에 기술된 바와 같이 단부(216A-216E)를 가질 수 있는 것으로 이해된다.
전도성 상호 접속 구조물(210B)은 와이어 본드와 같은 종래의 상호 접속 구조를 사용하여 복제하는 데 비용이 많이 드는 전도성 상호 접속 구조물의 예이다. 보다 구체적으로, 전도성 상호 접속 구조물(210B)은 보다 복잡한 구성을 지원하는 유연하고 신뢰할 수 있는 상호 연결 방식을 용이하게 하기 위해 반도체 다이 내의 상이한 위치의 다수의 전도성 패드를 전기적으로 연결하도록 구성된다.
전도성 패드(165D) 중 하나 및 전도성 패드(165C) 중 하나는 전도성 상호 접속 구조물(210A-210D) 중 하나로부터 노출된 것으로 도 5에 도시되어있다. 이들 전도성 패드는 전기적으로 부유 상태로 남거나 TSV(through-silicon via) 또는 전도성 와이어에 의해 다른 전도성 구조물과 상호 연결될 수 있다. 다른 예에서, 제 2 유전성층(27)은 전도성 상호 접속 구조물(210B) 위에 제공될 수 있고, 전도성 상호 접속 구조물은 전도성 패드(165D)를 전도성 패드(165C)에 연결하는데 사용될 수 있다. 패키징된 반도체 장치(20)와의 다른 차이점은 유전체 구조물(271)이 복수의 유전체 부분(271A, 271B, 271C 및 271D)으로서 제공될 수 있다는 것이다. 일부 예들에서, 유전체 부분들(271A-271D)은 도 5 및 도 6에 도시된 바와 같이 그러한 측면들 상에 상호 접속 구조물들(271A-271D)의 컨포멀한 적용을 돕기 위해 반도체 다이(16A-16D)의 측면들에 인접하거나 인접하여 제공될 수 있다. 이것은 도 2c에 도시된 예와 유사하다. 일부 예들에서, 유전체 부분들(271A-271D)은 유전성층(27)과 유사하고 3D 프린팅 또는 증착 및 패터닝 기술에 의해 형성될 수 있다. 다른 예들에서, 유전체 부분들(271A-271D)은 반도체 다이(16A-16D)의 상부 표면들과 약간 중첩될 수 있지만, 유전체 부분들(271A-271D)은 반도체 다이(16A-16D)의 주 표면들과 실질적으로 겹치지 않는다. 이것은 도 2c에 도시된 예와 유사할 수 있다.
도 7은 본 설명에 따른 패키징된 반도체 장치(30)와 같은 패키징된 전자 장치(30)의 단면도를 도시한다. 패키징된 반도체 장치(30)는 패키징된 반도체 장치(10)와 유사하며, 차이점 만이 이하에서 설명될 것이다. 패키징된 반도체 장치(30)에서, 적층된 반도체 장치 구조물(160)의 최상위 반도체 다이(16D)는 기판(11)에 전기적으로 연결된다.
패키징된 반도체 장치(30)에서, 기판(11)은 재분배 층(RDL) 기판으로서 제공된다. RDL 기판은 하나 이상의 전도성 재분배 층 및 하나 이상의 유전성층을 포함 할 수 있다. 하나 이상의 전도성 재분배 층과 하나 이상의 유전성층은 (a) RDL 기판이 전기적으로 결합되는 전자 장치 위에 층별로 형성될 수 있거나, (b) 전자 장치와 RDL 기판이 함께 결합된 후에 전체적으로 또는 적어도 부분적으로 제거될 수 있는 캐리어 위에 층별로 형성될 수 있다. RDL 기판은 웨이퍼-레벨 공정에서 원형 웨이퍼 상의 웨이퍼-레벨 기판으로서 또는 패널-레벨 공정에서 직사각형 또는 정사각형 패널 캐리어 상의 패널-레벨 기판으로서 층별로 제조될 수 있다. RDL 기판은 하나 이상의 유전성층과 번갈아 적층된 하나 이상의 전도성층을 포함할 수 있는 부가적인 빌드업 공정으로 형성될 수 있으며, 하나 이상의 전도성층은 (a) 전자 장치의 풋프린트 밖의 팬-아웃 전기적 트레이스 또는 (b) 전자 장치의 풋프린트 내의 팬-인 전기적 트레이스를 전체적으로 구성하는 각각의 전도성 재배선 패턴 또는 트레이스로 정의된다. 전도성 패턴은 예를 들어, 전해 도금 공정 또는 무전해 도금 공정과 같은 도금 공정을 사용하여 형성될 수 있다. 전도성 패턴은 예를 들어, 구리 또는 다른 도금 가능한 금속과 같이 전기적 전도성 재료를 포함할 수 있다. 전도성 패턴의 위치는 예를 들어, 포토리소그래픽 마스크를 형성하기 위한 포토레지스트 재료 및 포토리소그래피 공정과 같은 포토 패터닝 공정을 사용하여 만들 수 있다. RDL 기판의 유전성층은 포토-패터닝 공정으로 패턴화될 수 있으며, 이는 유전성층 내의 비아와 같은 원하는 형상의 포토-패턴에 빛이 노출되는 포토리소그래픽 마스크를 포함할 수 있다. 유전성층은 예를 들어, 폴리이미드(PI), 벤조사이클로부텐(BCB) 또는 폴리벤조옥사졸(PBO)과 같은 광-한정(photo-definable) 유기 유전체 재료로 만들 수 있다. 이러한 유전체 재료는 미리 형성된 필름으로 부착되기보다는 액체 형태로 방사되거나 그렇지 않으면 코팅될 수 있다. 원하는 광-정의(photo-defined) 형상의 적절한 형성을 허용하기 위해, 이러한 광-정의(photo-definable) 유전체 재료는 구조적 보강제를 생략할 수 있거나, 포토-패터닝 공정으로부터 빛을 방해할 수 있는 가닥, 짜임 또는 다른 입자가 없는, 필러-프리일 수 있다. 일부 예들에서, 필러-프리 유전체 재료의 이러한 필러-프리 특징은 생성된 유전성층의 두께의 감소를 허용할 수 있다. 비록, 상술한 광-정의(photo-definable) 유전체 재료는 유기 재료일 수 있으나, 다른 예들에서 RDL 기판의 유전체 재료는 하나 이상의 무기 유전성층을 포함할 수 있다. 무기 유전성층의 일부 예는 실리콘 질화물(Si3N4), 실리콘 산화물(SiO2) 또는 SiON을 포함할 수 있다. 무기 유전성층은 광-정의(photo-defined) 유기 유전체 재료를 사용하는 대신 산화 또는 질화 공정을 사용하여 무기 유전성층을 성장시킴으로써 형성될 수 있다. 이러한 무기 유전성층은 가닥, 짜임 또는 다른 유사하지 않는 무기 입자가 없는, 필러-프리일 수 있다. 일부 예들에서, RDL 기판은 예를 들어, 비스말레이드 트리아진(BT) 또는 FR4를 포함하는 유전체 재료와 같은 영구적인 코어 구조 또는 캐리어를 생략할 수 있고, 이러한 타입의 RDL 기판은 코어리스 기판으로 지칭될 수 있다. 본 발명에서 다른 기판들은 또한 RDL 기판을 포함할 수 있다.
일부 예에서, 기판(11)은 유전성층(115A 및 115B), 전도성층(114A 및 114B) 및 전도성 패드(112)를 포함할 수 있다. 유전성층(115A 및 115B)은 유기 재료를 포함할 수 있다. 일부 예에서, 기판(11)은 외부 상호 접속부(211)를 추가로 포함한다. 다른 예에서, 기판(11)은 본 예에 도시된 것보다 추가적인 패시베이션 및 전도성층을 포함할 수 있는 것으로 이해된다.
본 예에서, 패키지 바디 제 1 표면(360)을 따른 패키지 바디(36)의 개구는 도 7에 도시된 전도성 상호 접속층(21A)과 같은 전도성 상호 접속층 위에 제공되어 기판(11)의 전도성층(114A)과 전기적으로 연결된다. 일부 예에서, 패키지 바디(36)의 개구부는 반도체 다이(16D)에 근접하게 전도성 상호 접속 구조물(21)을 노출시키도록 형성된 후 패키지 바디(36)의 일부를 제거함으로써 제공될 수 있다. 이것은 마스킹 및 에칭 기술, 연삭 기술, 연마 기술, 또는 당업자에게 알려진 다른 제거 기술을 포함할 수 있다. 다른 예에서, 필름 보조 몰딩이 패키지 바디(36)의 제 1 표면(360)을 통해 전도성 상호 접속 구조물(21)을 노출시키는 데 사용될 수 있다. 다른 실시 예에서, 방열판(도시되지 않음)과 같은 열 제거 구조물이 반도체 다이(16A)에 부착될 수 있다. 다른 예에서, 패키징된 반도체 장치(30)의 기판(11)은 라미네이트형 기판 일 수 있다.
도 8은 본 설명에 따른 패키징된 반도체 장치(40)와 같은 패키징된 전자 장치(40)의 단면도를 도시한다. 패키징된 반도체 장치(40)는 패키징된 반도체 장치(10 및 30)와 유사하며, 기판(11)의 상부 기판 표면(110A)에 반도체 다이(16A)가 부착된 RLD 형 기판으로 구성된 기판(11)을 사용한다.
도 9a, 9b 및 9c는 본 설명에 따라 제조의 다양한 단계에서 패키징된 반도체 장치(10AA, 10BB, 10CC)와 같은 복수의 패키징된 전자 장치의 부분 단면도를 도시한다. 일부 예에서, 패키징된 반도체 장치(10AA, 10BB 및 10CC)는 도 1, 2 및 4a 내지 4f에 도시된 패키징된 반도체 장치(10)와 유사하며, 적층된 반도체 장치(160)가 기판(11)에 부착된 후, 그리고 전도성 결합 구조물(21)이 반도체 다이 및/또는 기판을 전기적으로 연결하도록 형성된 후, 패키지 바디(36) 및 다른 후속 처리 단계를 형성하는 방법을 설명하기 위해 제공된다. 이해하기 쉽도록, 설명을 복잡하게 하지 않도록 더 적은 구성 요소가 도 9a, 9b 및 9c에 표시되어 있다. 개별 구성 요소의 세부 사항은 예를 들어도 1, 2 및 도 4a 내지 4f에 도시되어 있다.
도 9a는 기판(11)에 부착된 패키징된 반도체 장치(10AA, 10BB 및 10CC)를 도시하며, 이는 다수의 기판(11)의 N x M 매트릭스(N 및/또는 M이 2 이상일 수 있음)로 제공될 수 있다. 본 예에서, 패키지 바디(36)는 적층된 반도체 장치 구조물(160A, 160B, 160C) 및 기판(11)의 상부 기판 표면(110A) 각각을 덮는 오버 몰드 패키지 바디로서 제공된다. 다른 예에서, 다수 또는 개별 패키지 바디(36)는 공동 성형 기술을 사용하여 제공된다. 점선(92)은 패키지징된 반도체 장치(10AA, 10BB, 10CC)가 나중에 개별 패키지징된 반도체 장치로 분리되는 싱귤 레이션 라인(92) 또는 분리 라인(92)을 나타낸다.
도 9b는 추가 처리 후 패키징된 반도체 장치(10AA-10CC)를 도시한다. 일부 예에서, 솔더 볼 또는 솔더 범프(211)와 같은 외부 상호 접속부(211)는 기판(11)상의 전도성 패드(예를 들어, 도 2a에 도시된 전도성 패드(112))에 부착된다. 일부 예에서, 플럭스 재료는 전도성 패드 상에 제공되고, 외부 상호 접속부(211)는 플럭스 재료에 부착되며, 외부 상호 접속부(211)는 가열되어 외부 상호 접속부(211)를 리플로우하고, 서브 어셈블리는 플럭스 재료를 제거하도록 세정될 수 있다. 다른 예에서, 외부 상호 접속부(211)는 스크린 인쇄, 도금 또는 솔더 페이스트 프로세스를 사용하여 제공될 수 있다. 다른 예에서, 외부 상호 접속부(211)는 사용되지 않으며, 기판(11)의 전도성 패드 또는 랜드(112)는 패키징된 반도체 장치를 다음 레벨의 어셈블리에 부착하기 위해 사용될 수 있다.
도 9c는 추가 처리 후 패키징된 반도체 장치(10AA-10CC)를 도시한다. 일부 예들에서, 개별화 장치로서 패키지징된 반도체 장치들(10AA-10CC)을 제공하기 위해 개별화 라인들(92)에 근접한 패키지 바디(36) 및 기판(11)을 통해 개별화 또는 분리 프로세스가 개별화 또는 분리 프로세스를 사용하여 개별화된다. 일부 예에서, 톱질 또는 레이저 절단 기술이 장치를 분리하는데 사용될 수 있다. 패키징된 반도체 장치들(10AA-10CC)은 페이스 업 적층된 반도체 장치들(160A-160C)(즉, 적어도 반도체 다이(16D)의 활성 표면이 기판(11)으로부터 먼쪽을 향함), 라미네이트 기판 들로서 구성된 기판들(11), 및 적층된 반도체 다이와 각각의 기판(11)을 상호 연결하는 컨포멀층 구조를 포함하는 전도성 상호 접속 구조물들을 갖는 패키징된 구조들의 예들이다.
도 10a, 10b, 10c 및 10d는 본 설명에 따라 제조의 다양한 단계에서 패키징된 반도체 장치(40A, 40B 및 40C)와 같은 복수의 패키징된 전자 장치(40)의 부분 단면도를 도시한다. 일부 예에서, 패키징된 반도체 장치(40A, 40B 및 40C)는 도 8에 도시된 패키징된 반도체 장치(40)와 유사하다. 이해를 용이하게하기 위해, 설명을 지나치게 복잡하게 하지 않기 위해 도 10a, 10b, 10c 및 10d에 더 적은 수의 구성 요소가 표시되어있다. 개별 구성 요소들에 대한 보다 상세한 내용은 예를 들어 도 8에 도시되어있다.
도 10a는 캐리어 기판(511)에 부착된 패키징된 반도체 장치(40A, 40B 및 40C)를 도시한다. 일부 예에서, 캐리어 기판(511)은 조립 프로세스 동안 적층된 반도체 장치(160A, 160B 및 160C)를 지지하도록 구성된 강성 재료를 포함한다. 일부 예에서, 캐리어 기판(511)은 금속판, 세라믹 기판, 유리 기판, 반도체 기판 또는 당업자에게 알려진 다른 유형의 기판을 포함할 수 있다. 일부 예들에서, 적층된 반도체 장치들(160A, 160B 및 160C)은 예를 들어 전술한 바와 같은 부착 재료(18)를 사용하여 캐리어 기판(511)의 상부 표면에 부착된다. 다른 예에서, UV 이형 접착제와 같은 상이한 부착 재료가 사용될 수 있다. 일부 예에서, 유전성층(27)은 도 10a에 도시된 바와 같이 캐리어 기판(511)의 상부 기판 표면(512) 위에 제공될 수 있다. 일부 예에서, 전도성 상호 접속 구조물(21)은 적층된 반도체 장치(160A, 160B 및 160C)가 캐리어 기판(511)에 부착된 후에 제공된다.
본 예에서, 패키지 바디(36)는 적층된 반도체 장치 구조물(160A, 160B, 160C) 및 캐리어 기판(511)의 상부 기판 표면(512) 각각을 덮는 오버 몰드 패키지 바디로서 제공된다. 다른 예에서, 다수 또는 개별 패키지 바디(36) 공동 성형 기술을 사용하여 제공될 수 있다. 점선(92)은 싱귤 레이션 라인(92) 또는 분리 라인(92)을 나타내며, 패키징된 반도체 장치(40A, 40B, 40C)는 나중에 개별 패키징된 반도체 장치로 분리될 수 있다.
도 10b는 추가 처리 후 패키징된 반도체 장치(40A-40C)를 도시한다. 일부 예에서, 캐리어 기판(511)은 패키지 바디(36)의 바닥 표면을 통해 전도성 상호 접속 구조물(21)의 일부(246)를 노출시키도록 제거된다. 일부 예에서, 열 및/또는 용매는 캐리어 기판(511)을 제거하는 데 사용될 수 있다. RDL 타입 기판으로서 구성된 기판(11)은 예를 들어 도 10c에 도시된 바와 같이 외부 상호 접속부(211)를 포함하는 패키지 바디(36)의 바닥면에 인접하게 형성된다. 일부 예에서, 기판(11)은 다층의 유전체 및 전도체를 포함한다. 기판(11)의 전도체의 부분은 도 10c에 일반적으로 도시된 바와 같이 부분(246)에서 전도성 상호 접속 구조물(21)에 전기적으로 연결된다.
도 10d는 추가 처리 후 패키징된 반도체 장치(40A-40C)를 도시한다. 일부 예들에서, 개별화 장치로서 패키징된 반도체 장치들(40A-40C)을 제공하기 위해 개별화 또는 분리 프로세스가 개별화 라인들(92)에 근접한 패키지 바디(36) 및 기판(11)을 통해 분리하기 위해 사용된다. 일부 예에서, 톱질 또는 레이저 절단 기술이 장치를 분리하는데 사용될 수 있다. 패키징된 반도체 장치들(40A-40C)은 페이스 업 적층된 반도체 장치들(160A-160C)(즉, 적어도 반도체 다이(16D)의 활성 표면이 기판(11)으로부터 먼쪽을 향함), RDL 타입 기판 들로서 구성된 기판들(11), 및 반도체 다이와 각각의 기판(11)을 상호 연결하는 컨포멀층 구조물을 포함하는 상호 연결 구조물(21)을 갖는 패키징된 반도체 장치들의 예들이다.
도 11a, 11b, 11c 및 11d는 본 설명에 따른 다양한 제조 단계에서의 패키징된 반도체 장치(40A, 40B 및 40C)의 부분 단면도를 도시한다. 도 11a 내지 도 11d는 도 10a 내지 도 10d와 유사하고, 차이점들만이 이하에 설명 될 것이다.
도 11a에서, 기판(11)은 RLD 형 기판으로 구성되고 캐리어 기판(511)의 상부 표면(512) 상에 제공될 수 있다. 적층된 반도체 장치(160A-160C)가 이후 기판(11)에 부착되고 그리고 반도체 다이를 함께 기판(11)에 전기적으로 연결하도록 전도성 상호 접속 구조물(21)이 형성된다. 패키지 바디(36)는 도 11a에 도시된 바와 같이 적층된 반도체 장치(160A-160C) 및 기판(11)의 일부를 덮는 오버 몰드 패키지 바디로서 제공될 수 있다.
캐리어 기판(511)은 예를 들어 도 11b에 도시된 바와 같이 추가 처리를 위한 전도성 패드(112)를 포함하는 기판(11)을 노출시키기 위해 제거 될 수있다. 다음으로, 외부 상호 접속부(211)는 전술한 바와 같이 전도성 패드에 부착될 수 있다. 최종적으로, 싱귤 레이션 또는 분리 프로세스는 싱귤 레이션 라인(92)에 근접한 패키지 바디(36) 및 기판(11)을 통해 개별적인 장치로서 패키징된 반도체 장치(40A-40C)를 제공하기 위해 사용된다. 일부 예에서, 톱질 또는 레이저 절단 기술이 장치를 분리하는데 사용될 수 있다. 패키징된 반도체 장치들(40A-40C)은 페이스 업 적층된 반도체 장치들(160A-160C)(즉, 적어도 반도체 다이(16D)의 활성 표면이 기판(11)으로부터 먼 쪽을 향함), RDL 기판들로서 구성된 기판들(11), 및 반도체 다이와 각각의 기판을 상호 연결하는 컨포멀층 구조를 포함하는 전도성 상호 접속 구조들을 갖는 패키징된 반도체 장치들의 예들이다.
도 12a, 12b, 12c 및 12d는 본 설명에 따른 다양한 제조 단계에서의 패키지징 반도체 장치(30AA, 30BB 및 30CC)와 같은 복수의 패키징된 전자 장치의 부분 단면도를 도시한다. 일부 예에서, 패키징된 반도체 장치(30AA, 30BB, 및 30CC)는 도 7에 도시된 패키징된 반도체 장치(10)와 유사하다. 도 12a에 도시된 바와 같이, 적층된 반도체 장치(160A, 160B, 160C)는 캐리어 기판(511)의 상부 표면(512)에 부착된다. 전도성 상호 접속 구조물(21)은 반도체 다이를 함께 그리고 기판(11)에 전기적으로 연결하도록 형성된다.
일부 예에서, 패키지 바디(36)는 도 12a에 일반적으로 도시된 바와 같이 적층된 반도체 장치 구조물(160A, 160B, 160C) 및 기판(11)의 상부 기판 표면(110)을 각각 덮는 오버 몰드 패키지 바디로서 제공된다. 다른 예에서, 캐비티 성형 기술을 사용하여 다수 또는 개별 패키지 바디(36)가 제공될 수 있다.
도 12b는 추가 처리 후 패키징된 반도체 장치(30AA-30CC)를 도시한다. 일부 예에서, 패키지 바디(36)는 전도성 상호 접속 구조물(21)의 일부가 패키지 바디(36)의 제 1 표면(360)을 통해 노출되도록 두께가 감소된다. 일부 예에서, 패키지 바디(36)의 일부는 에칭, 연삭, 연마, 이의 조합, 또는 당업자에게 알려진 다른 제거 기술을 이용하여 제거된다. 다른 예에서, 필름 보조 성형 기술은 패키지 바디(36)의 제 1 표면(360)을 통해 전도성 상호 접속 구조물(21)을 노출시키기 위해 사용될 수 있다.
다음으로, 기판(11)은 패키지 바디(36)의 제 1 표면(360) 위에 부착되거나 형성된다. 일부 예들에서, 기판(11)은 도 12c에 도시된 바와 같이 RDL-타입 기판으로서 구성되고 다수의 패시베이션층들 및 전도성층들을 포함한다. 기판(11)은 도 12에 도시 된 바와 같이 제 1 표면(360)에 인접한 전도성 상호 접속 구조물(21)에 전기적으로 연결된다. 다른 예에서, 기판(11)은 예를 들어 도 9a에 도시된 바와 같은 라미네이트 기판을 포함하는 다른 유형의 기판 일 수 있다. 캐리어 기판(511)은 기판(11)이 제 1 표면(360) 위에 제공되기 전 또는 후에 제거 될 수 있다. 다른 예에서, 캐리어 기판(511)은 패키지 바디(36)가 형성된 후 및 기판(11)이 제공되기 전에 제거될 수 있다.
도 12d는 추가 처리 후 패키징된 반도체 장치(30AA-30CC)를 도시한다. 일부 예에서, 외부 상호 접속부(211)는 기판(11)에 부착되고, 개별화된 장치로서 패키지징된 반도체 장치(30AA-30CC)를 제공하기 위해 싱귤레이션 라인(92)에 근접한 패키지 바디(36) 및 기판(11)을 통해 분리 또는 분리 프로세스가 사용된다. 일부 예에서, 톱질 또는 레이저 절단 기술이 장치를 분리하는데 사용될 수 있다. 패키징된 반도체 장치(30AA-30CC)는 페이스 다운 적층된 반도체 장치(160A-160C)(즉, 적어도 반도체 다이(16A)의 활성 표면이 기판(11)에 대면함), RDL형 기판으로 구성된 기판(11), 및 반도체 장치와 각각의 기판을 서로 연결하는 컨포멀층 구조를 포함하는 전도성 상호 접속 구조물(21)을 갖는 구조물의 예이다
도 13, 14, 15, 16 및 17은 본 설명의 복수의 패키징된 반도체 장치를 사용하는 패키지인 패키지(PIP) 타입 장치의 예를 도시한다. 이러한 패키징된 반도체 장치는 패키징된 반도체 장치(10, 20, 30 및/또는 40)의 조합 및 다른 것들을 포함 할 수 있으며, 이들은 적층된 반도체 장치 구조(160) 또는 실질적으로 적층된 반도체 장치 구조물(160)의 프로파일 또는 단일 반도체 다이의 프로파일을 따르는 컨포멀층으로서 제공된 전도성 상호 접속 구조(21)를 갖는 단일 반도체 다이를 포함한다. 이하의 실시 예는 라미네이트형 기판으로서 기판(611)을 도시하지만, 기판(611)은 공통 회로 기판(예를 들어, 강성 회로 기판 및 가요 성 회로 기판), 다층 기판, 빌드 업 층을 갖는 코어 기판, 코어리스 기판, 세라믹 기판, 리드 프레임 기판, 몰딩된 리드프레임 기판 또는 당업자에게 공지된 유사한 기판으로부터 선택 될 수 있는 것으로 이해된다. 이와 관련하여, 본 설명은 임의의 특정 유형의 기판으로 제한되도록 의도되지 않는다.
도 13은 본 설명에 따른 패키징된 반도체 장치(50)와 같은 패키징된 전자 장치(50)의 단면도를 도시한다. 본 예에서, 패키징된 반도체 장치(50)는 각각 단일 반도체 다이를 갖거나 또는 적층된 반도체 다이(예를 들어, 적층된 반도체 장치 구조물(160))를 상호 접속 및/또는 접속하는 복수의 패키징된 반도체 장치를 포함하는 PIP 타입 패키징된 반도체 장치로서 구성된다. 본 예에서, 패키징된 반도체 장치(50)는 예를 들어 도 1, 2 및 9a-9c에서 전술한 바와 같이 복수의 패키징된 반도체 장치(10)(예를 들어, 10AA, 10BB 및 10CC)를 포함한다. 일부 예에서, 외부 상호 접속부(211)는 도 13에 도시된 바와 같이 패키징된 반도체 장치(10AA-10CC)와 함께 사용되지 않는다.
패키징된 반도체 장치(50)는 기판(611)을 포함하며, 이는 기판(11)과 유사할 수 있다. 일부 예에서, 기판(611)은 기판 상부 표면(610A)에 근접한 전도성 패드(631)를 제공받을 수 있으며, 이는 기판(611) 내의 전도성층/구조물(614)을 통해 기판 하부 표면(610B)에 근접한 전도성 패드(612) 또는 전도성 랜드(612)에 더 연결될 수 있다. 기판(611)은 하나 이상의 유전성층을 포함하는 유전체 또는 패시베이션 구조(615)를 더 포함한다. 기판(611)에는 전도성 랜드(612) 사이의 기판 하부 표면(610B)에 근접한 솔더 마스크 구조(622)가 추가로 제공될 수 있다. 일부 예에서, 외부 상호 접속부(211)는 전도성 랜드(612)에 부착될 수 있고, 솔더 볼, 솔더 범프, 구리 범프, 니켈 금 범프 또는 당업자에게 알려진 유사한 재료와 같은 전도성 재료를 포함할 수 있다. 다른 예들에서, 전도성 랜드들(612)은 인쇄 회로 기판과 같은 다음 레벨의 어셈블리에 직접 연결되거나 부착되도록 구성될 수 있다.
일부 예들에서, 패키징된 반도체 장치(10AA)는 전술한 부착 재료(18)와 같은 부착 재료로 기판 상부 표면(610A)에 부착된다. 도 13에 도시된 바와 같이, 패키징된 반도체 장치(10AA)는 페이스-다운 오리엔테이션(즉, 적어도 반도체 다이(16D)의 활성 표면이 기판(611)을 대면함)으로 부착되어 패키지 바디(36)의 상부 표면(360)이 기판 상부 표면(610A)에 인접하도록 부착된다 . 이 오리엔테이션에서, 라미네이트형 기판일 수 있는 패키징된 반도체 장치(10AA)의 기판(11)은 기판 상부 표면(610A)으로부터 이격되거나 이로부터 멀어진다.
본 예에 따르면, 패키징된 반도체 장치(10AA)는 기판(611)에 전기적으로 연결된다. 예를 들어, 패키징된 반도체 장치(10AA)의 기판(11) 상의 하나 이상의 전도성 랜드(112)는 기판(611) 상의 전도성 패드(632)에 전기적으로 연결된다. 예를 들어, 전도성 상호 접속 구조(621)는 와이어 본딩 프로세스 또는 당업자에게 알려진 유사한 구조를 사용하여 제공된 전도성 와이어를 포함할 수 있다. .
패키징된 반도체 장치(10BB)는 전술한 부착 재료(18)와 같은 부착 재료를 사용하여 패키징된 반도체 장치(10AA)의 기판(11)에 부착된다. 일부 예들에서, 패키징된 반도체 장치(10BB)의 패키지 바디(36)의 상부 표면(360)은 페이스-다운 오리엔테이션으로 패키징된 반도체 장치(10AA)의 기판(11)에 부착된다. 본 설명에 따르면, 패키징된 반도체 장치(10BB)는 패키징된 반도체 장치(10AA)의 기판(11) 상에 하나 이상의 전도성 랜드(112)를 노출시키도록 측 방향 오프셋 구성으로 패키징된 반도체 장치(10AA)에 부착된다. 일부 예에서, 패키징된 반도체 장치(10BB)의 기판(11)은 하나 이상의 전도성 상호 접속 구조물(621)을 사용하여 기판(611)에 전기적으로 연결된다. 일부 예에서, 하나 이상의 전도성 상호 접속 구조물(621)은 일반적으로 도13에 설명된 바와 같이 패키징된 반도체 장치(10BB) 및 패키징된 반도체 장치(10AA)를 함께 전기적으로 연결할 수 있다
패키징된 반도체 장치(10CC)는 전술한 부착 재료(18)와 같은 부착 재료를 사용하여 패키징된 반도체 장치(10BB)의 기판(11)에 부착된다. 일부 예들에서, 패키징된 반도체 장치(10CC)의 패키지 바디(36)의 상부 표면(360)은 페이스-다운 오리엔테이션으로 패키징된 반도체 장치(10BB)의 기판(11)에 부착된다. 본 설명에 따르면, 패키징된 반도체 장치(10CC)는 패키징된 반도체 장치(10BB)의 기판(11) 상에 하나 이상의 전도성 랜드(112)를 노출 시키도록 측 방향 오프셋 구성으로 패키징된 반도체 장치에 부착된다. 일부 예에서, 패키징된 반도체 장치(10CC)의 기판(11)은 하나 이상의 전도성 상호 접속 구조물(621)을 사용하여 기판(611)에 전기적으로 연결된다. 패키징된 반도체 장치(10AA, 10BB, 및/또는 10CC) 중 하나 이상이 패키징된 반도체 장치들(10AA, 10BB, 및/또는 10CC)의 다른 것들에 대한 수평면에 대하여 180도 회전될 수 있는 것으로 이해된다. 또한, 패키징된 반도체 장치(10CC)는 전도성 상호 접속 구조물(621)과 같은 전도성 상호 접속 구조물을 사용하여 하나 이상의 패키징된 반도체 장치(10AA 및 10BB)에 전기적으로 연결될 수 있다. 일부 예에서, 패키징된 반도체 장치(10AA, 10BB 및 10CC)(또는 본 명세서에 기술된 임의의 패키징된 반도체 장치)는 전도성 상호 접속 구조물(621)이 제공되기 전에 기판(611)에 그리고 서로에 부착된다.
패키징된 반도체 장치(50)는 패키징된 반도체 장치들(10AA, 10BB, 및 10CC) 뿐만 아니라 기판 상부 표면(610A) 및 전도성 상호 접속 구조물들(621)을 커버하는 패키지 바디(636)를 더 포함한다. 일부 예에서, 패키지 바디(636)는 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트 또는 적절한 필러를 갖는 폴리머와 같은 폴리머 기반 복합 재료일 수 있다. 패키지 바디(636)는 외부 요소 및 오염물로부터 기판(611) 및 전도성 상호 접속 구조물(621)을 보호하는 비전도성 및 환경 보호 재료를 포함한다. 패키지 바디(636)는 페이스트 인쇄, 압축 성형, 트랜스퍼 성형, 오버 몰딩, 액체 봉합제 성형, 진공 라미네이션, 다른 적합한 어플리케이터 또는 당업자에게 공지된 다른 공정을 사용하여 형성될 수 있다. 일부 실시 예에서, 패키지 바디(636)는 에폭시 몰드 화합물("EMC")이며 이송 또는 사출 성형 기술을 사용하여 형성될 수 있다. 다른 예에서, 패키지 바디(636)는 생략될 수 있다.
패키징된 반도체 장치(50)는 다면 와이어 본드 상호 접속부를 갖는 PIP 타입 반도체 패키지의 예이다. 즉, 전도성 상호 접속 구조물(621)은 도 13에 도시된 바와 같이 패키징된 반도체 장치(10AA, 10BB 및 10CC)의 하나 이상의 측면 상에 배치된다. 다른 예들에서, 패키징된 반도체 장치(10CC)는 패키징된 반도체 장치(10AA 및 10BB)와 동일한 기판(611)의 동일한 면상의 기판(611)에 전기적으로 연결되어 단면 와이어 본드 상호 접속 구성을 제공할 수 있다. 도 9a 내지 9c와 관련하여 전술한 바와 같은 패키징된 반도체 장치(10AA, 10BB 및 10CC)의 형성과 유사하게, 패키징된 반도체 장치(50)는 기판 매트릭스(611) 및 오버 몰딩된 패키지 바디(636)를 사용하여 형성될 수 있으며, 이는 패키지 몸체(636)가 복수의 패키징된 반도체 장치(50)를 제공하도록 형성된후 싱귤레이션될 수 있다.
도 14는 본 설명에 따른 패키징된 반도체 장치(60)와 같은 패키징된 전자 장치(60)의 단면도를 도시한다. 본 예에서, 패키징된 반도체 장치(60)는 각각 단일 반도체 다이를 갖거나 서로 연결된 및/또는 전도성 상호 접속 구조물(21)로 서브스트레이트에 연결된 적층된 반도체 다이(예를 들어, 적층된 반도체 장치(160))를 갖는 복수의 패키징된 반도체 장치를 포함하는 PIP 형 반도체 장치로서 구성된다. 패키징된 반도체 장치(60)는 패키징된 반도체 장치(50)와 유사하며, 차이점 만이 이하에 설명될 것이다.
패키징된 반도체 장치(60)에서, 패키징된 반도체 장치(10CC)는 패키징된 반도체 장치(10AA)와 실질적으로 정렬되도록 패키징된 반도체 장치(10BB)로부터 측부 방향으로 오프셋된다. 또한, 패키징된 반도체 장치(10BB)는 예를 들어 패키징된 전자 장치(10CC)와 동일한 면에서 전도성 상호 접속 구조물(621)을 사용하여 기판(611)에 전기적으로 연결된다. 패키징된 반도체 장치(60)는 다면 와이어 본드 상호 접속부를 갖는 PIP 타입 반도체 패키지의 예이다. 즉, 전도성 상호 접속 구조물(621)은도 14에 도시된 바와 같이 패키징된 반도체 장치(10AA, 10BB 및 10CC)의 하나 이상의 측면에 배치된다.
도 15는 본 설명에 따른 패키징된 반도체 장치(70)와 같은 패키징된 전자 장치(70)의 단면도를 도시한다. 본 예에서, 패키징된 반도체 장치(70)는 각각 단일 반도체 다이를 갖거나 또는 상호 접속된 및/또는 전도성 상호 접속 구조물(21)로 기판에 연결된 적층된 반도체 다이(예를 들어, 적층된 반도체 장치 구조물(160))를 갖는 복수의 패키징된 반도체 장치를 포함하는 PIP 형 반도체 장치로서 구성된다. 본 예에서, 패키징된 반도체 장치(70)는 도 7 및 12a-12d에 전술된 바와 같이 복수의 패키징된 반도체 장치(30)(예를 들어, 30A, 30B 및 30C)를 포함한다. 일부 예에서, 외부 상호 접속부(211)는 도 15에 도시 된 바와 같이 패키징된 반도체 장치(30A-30C)와 함께 사용되지 않는다.
패키징된 반도체 장치(30AA)는 전술한 부착 재요(18)와 같은 부착 재료로 기판(611)의 기판 상부 표면(610A)에 부착된다. 도 15에 도시된 바와 같이, 패키징된 반도체 장치(30AA)는 페이스-업 오리엔테이션(즉, 적어도 반도체 다이(16A)의 활성 표면이 기판(611)으로부터 먼쪽을 향함)으로 부착되어 패키징된 반도체 장치(30AA)의 반도체 다이(16A)가 기판 상부 표면(610A)에 인접하도록 부착된다. 이 오리엔테이션에서, RDL형 기판으로서 구성될 수 있는 패키징된 반도체 장치(30AA)의 기판(11)은 기판 상부 표면(610A)으로부터 이격되거나 이로부터 멀어진다. 본 예에 따르면, 패키징된 반도체 장치(30AA)는 예를 들어 와이어 본딩 프로세스를 사용하여 형성된 전도성 와이어를 포함할 수 있는 하나 이상의 전도성 상호 접속 구조물(621)을 사용하여 기판(611)에 전기적으로 연결된다.
패키징된 반도체 장치(30BB)는 전술한 부착 재료(18)와 같은 부착 재료를 사용하여 패키징된 반도체 장치(30AA)의 기판(11)에 부착된다. 일부 예들에서, 패키징된 반도체 장치(30BB)는 패키징된 반도체 장치(30BB)의 적어도 반도체 다이(16A)가 페이스-업 오리엔테이션(즉, 패키징된 반도체 장치(30AA)로부터 먼쪽을 향함)에서 패키징된 반도체 장치(30AA)의 기판(11)에 근접하도록 부착된다. 본 설명에 따르면, 패키징된 반도체 장치(30BB)는 패키징된 반도체 장치(30AA)의 기판(11) 상에 하나 이상의 전도성 랜드(112)를 노출 시키도록 측부 방향 오프셋 구성으로 패키징된 반도체 장치(30AA)에 부착된다. 패키징된 반도체 장치(30BB)의 기판(11)은 하나 이상의 전도성 상호 접속 구조물(621)을 사용하여 기판(611)에 전기적으로 연결된다. 일부 예에서, 하나 이상의 전도성 상호 접속 구조물(621)은 패키징된 반도체 장치(30BB)와 패키징된 반도체 장치(30AA)를 함께 전기적으로 연결할 수 있다.
패키징된 반도체 장치(30CC)는 전술한 부착 재료(18)와 같은 부착 재료를 사용하여 패키징된 반도체 장치(30BB)의 기판(11)에 부착된다. 일부 예들에서, 패키징된 반도체 장치(30CC)는 패키징된 반도체 장치(30CC)의 적어도 반도체 다이(16A)가 페이스-업 오리엔테이션(즉, 패키징된 반도체 장치(30BB)로부터 먼쪽을 향함)으로 패키징된 반도체 장치(30BB)의 기판(11)에 근접하도록 부착된다. 본 설명에 따르면, 패키징된 반도체 장치(30CC)는 패키징된 반도체 장치(30BB)의 기판(11) 상에 하나 이상의 전도성 랜드(112)를 노출 시키도록 측부 방향 오프셋 구성으로 패키징된 반도체 장치(30BB)에 부착된다. 일부 예에서, 패키징된 반도체 장치(30CC)의 기판(11)은 하나 이상의 전도성 상호 접속 구조물(621)을 사용하여 기판(611)에 전기적으로 연결된다. 일부 예에서, 패키징된 반도체 장치(10CC)의 기판(11)은 하나 이상의 전도성 상호 접속 구조물(621)을 갖는 기판(611)에 전기적으로 연결된다. 하나 이상의 패키징된 반도체 장치(30AA, 30BB, 및/또는 30CC)는 다른 패키징된 반도체 장치(30AA, 30BB 및/또는 30CC)에 대해 수평면에 대해 180도 회전될 수 있는 것으로 이해된다. 또한, 패키징된 반도체 장치(30CC)는 전도성 상호 접속 구조물(621)과 같은 전도성 상호 접속 구조물을 사용하여 하나 이상의 패키징된 반도체 장치(30AA 및 30BB)에 전기적으로 연결될 수 있다.
패키징된 반도체 장치(70)는 패키징된 반도체 장치(30AA, 30BB, 및 30CC) 뿐만 아니라 상부 기판 표면(110) 및 전도성 상호 접속 구조물(621)을 커버하는 패키지 바디(636)를 더 포함한다. 패키징된 반도체 장치(70)는 단면 와이어 본드 상호 접속부를 갖는 PIP 타입 반도체 패키지의 예이다. 즉, 전도성 상호 접속 구조물(621)은 도 15에 도시된 바와 같이 패키징된 반도체 장치(30AA, 30BB, 30CC)의 일측에만 배치된다. 패키징된 반도체 장치(30AA, 30BB 및 30CC)의 형성과 유사하게, 패키징된 반도체 장치(70)는 기판의 매트릭스(611) 및 오버 몰딩된 패키지 바디(636)를 사용하여 형성될 수 있는데, 이는 패키지 바디(636)가 복수의 패키징된 반도체 장치(70)를 제공하도록 형성된 후에 싱귤 레이션될 수 있다.
도 16은 본 설명에 따른 패키징된 반도체 장치(80)와 같은 패키징된 전자 장치(80)의 단면도를 도시한다. 패키징된 반도체 장치(80)는 패키징된 반도체 장치(50)와 유사하며, 이하 차이점 만 설명될 것이다.
패키징된 반도체 장치(80)에서, 패키징된 전자 장치들(10AA, 10BB, 및 10CC)은 패키징된 반도체 장치들(10AA, 10BB, 및 10CC)의 부분들 위에 그리고 기판(611)의 기판 상부 표면(610A)의 부분 위에 배치된 전도성 상호 접속 구조들(721)을 통해 서로 그리고 기판(611)에 전기적으로 연결되어, 패키징된 반도체 장치들(10AA, 10BB, 및 10CC)을 함께 기판(11)에 전기적으로 연결한다. 일부 예에서, 유전성층(727)은 상호 접속 구조물(721) 아래에 배치되고 전도성 랜드(112) 위의 개구 및 전도성 패드(631)를 포함하며, 전도성 상호 접속 구조물(721)과 패키징된 반도체 장치(10AA, 10BB, 10CC) 및 기판(611)의 전기적 연결을 용이하게 한다. 유전성층(727)은 전술한 유전성층(27)과 유사할 수 있다. 일부 예에서, 유전성층(727)은 3D 프린팅 기술 또는 유전성층(27)으로 전술한 바와 같은 다른 기술을 사용하여 형성된다.
본 설명에 따르면, 전도성 상호 접속 구조물(721)은 적층된 패키징된 반도체 장치(10AA, 10BB, 및 10CC)의 형상(예를 들어, 계단형 프로파일)과 실질적으로 일치하는 형상을 갖는다. 전도성 상호 접속 구조물(721)은 도 16에 일반적으로 도시된 바와 같이 패키징된 반도체 장치(10AA, 10BB, 10CC)의 기판(11) 위에 그리고 패키징된 반도체 장치(10AA, 10BB, 10CC)의 측면(368A, 368B, 368C) 위에 배치된다.
일부 예에서, 전도성 상호 접속 구조물(721)은 하나 이상의 금속, 예컨대 구리, 구리 합금, 금, 은 또는 당업자에게 공지된 다른 전도성 재료를 포함한다. 일부 예에서, 전도성 상호 접속 구조물(721)은 전술한 바와 같이 3D 프린팅 기술을 사용하여 제공될 수 있다. 다른 예들에서, 전도성 상호 접속 구조들(721)은 증발, 스퍼터링, 화학 기상 증착, 도금 또는 당업자에게 알려진 다른 기술들을 사용하여 형성될 수 있다. 전도성 상호 접속 구조물(721)의 하나의 이점은 이들이 더 낮은 프로파일을 제공하여, 예를 들어 패키징된 반도체 장치(50)와 비교하여 더 얇은 프로파일을 갖는 패키징된 반도체 장치(80)를 용이하게 할 수 있다는 것이다.
도 17은 본 설명에 따른 패키징된 반도체 장치(90)와 같은 패키징된 전자 장치(90)의 단면도를 도시한다. 패키징된 반도체 장치(90)는 패키징된 반도체 장치(70)와 유사하며, 이하 차이점 만 설명될 것이다. 패키징된 반도체 장치(90)에서, 패키징된 전자 장치(30AA, 30BB, 및 30CC)는 상호간 연결되고 그리고 패키징된 반도체 장치(30AA, 30BB 및 30CC)의 일부 및 기판(611)의 기판 상부 표면(610A)의 일부 상에 배치된 전도성 상호 접속 구조물(721)을 통해 서 기판(611)에 전기적으로 연결되어 패키징된 반도체 장치들(30AA, 30BB, 및 30CC)을 함께 그리고 기판(611)에 전기적으로 연결한다. 일부 예들에서, 유전성층(727)은 상호 접속 구조물들(721) 아래에 배치되고 전도성 상호 접속 구조물들(721)의 전기 접속을 용이하게 하기 위한 개구들을 포함한다. 유전성층(727)은 전술한 유전성층(27)과 유사할 수 있다. 일부 예에서, 유전성층(727)은 3D 프린팅 기술 또는 전술 한 바와 같은 다른 기술을 사용하여 형성된다.
본 설명에 따르면, 전도성 상호 접속 구조물(721)은 적층된 패키징된 반도체 장치(30AA, 30BB 및 30CC)의 형상(예를 들어, 계단형 프로파일)과 실질적으로 일치하는 형상을 갖는다. 일부 예에서, 전도성 상호 접속 구조물(721)은 일반적으로 도 17에 도시된 바와 같이 패키징된 반도체 장치(30AA, 30BB, 30CC)의 기판(11) 위에 그리고 패키징된 반도체 장치(30AA, 30BB, 30CC)의 측면(368A, 368B, 368C) 위에 배치된다.
전도성 상호 접속 구조물(721)의 하나의 이점은 이들이 예를 들어 패키징된 반도체 장치(70)에 비해 더 얇은 프로파일을 갖는 패키징된 반도체 장치(90)를 용이하게 할 수 있는 더 낮은 프로파일을 제공한다는 것이다.
요약하면, 적층된 반도체 장치 구조를 제공하기 위해 오프셋된 적층 구성으로 부착된 반도체 다이를 포함하는 패키징된 전자 장치 구조물 및 관련 방법이 설명되었다. 각 반도체 다이의 단자는 적층된 반도체 장치 구조에서 노출되고, 적층된 반도체 장치 구조물의 계단형 윤곽을 실질적으로 따르는 컨포멀 전도성 상호 접속 구조물과 연결된다. 일부 예들에서, 적층된 반도체 장치 구조물은 기판에 부착되고 전도성 상호 접속 구조물들은 또한 적층된 반도체 장치 구조물을 기판에 전기적으로 연결한다. 일부 예들에서, 패키지 바디는 적층된 반도체 장치 구조물의 적어도 일부를 커버한다. 일부 예들에서, 다수의 패키징된 반도체 장치들은 오프셋 스택 구성으로 함께 부착되고 패키지-패키지 구성에서 함께 전기적으로 결합된다. 일부 예에서, 컨포멀층을 포함하는 전도성 상호 접속층은 다수의 패키징된 반도체 장치를 전기적으로 연결한다. 일부 예에서, 전도성 상호 접속 구조물은 3D 프린팅 기술을 사용하여 형성될 수 있다. 다른 예에서, 도금 기술은 마스킹된 시드층과 함께 사용될 수 있다. 본 설명에 따른 구조물 및 방법은 무엇보다도 다양한 패턴으로 형성될 수 있는 신뢰성있는 전도성 상호 접속부를 갖는 더 얇은 프로파일을 갖는 패키징된 전자 장치를 제공한다.
본 발명의 주제는 특정 예시적인 단계 및 예시적인 실시 예로 설명되지만, 전술한 도면 및 그 설명은 주제의 전형적인 예만을 도시하므로 그 범위를 제한하는 것으로 간주되지 않는다. 다른 예 및 치환도 유사하게 구상된다. 예를 들어, 반도체 장치(10, 20)(도 1, 2, 4, 5, 6, 9, 13, 14, 16)는 미리 형성된 기판으로서 기판(11)을 포함하는 것으로 제시되지만, 그러한 기판(11)으로서 RDL 기판 일 수 있는 예가 있을 수 있다. RDL 기판으로서 기판(11)을 포함하는 반도체 장치(30, 40)(도 7, 8, 10, 11, 12, 15, 17)가 도시되어 있지만, 그러한 기판(11)이 미리 형성된 기판일 수 있는 예가 있을 수 있다. 적층된 반도체 장치 구조물(160)은 다이(16A, 16B, 16C 및 16D)가 모두 동일한 방향을 향하는 것으로 도시되어 있지만, 다이(16A, 16B, 16C, 16D) 중 적어도 하나가 다른 방향과 대면하는 예가 있을 수 있다. 예를 들어, 반도체 장치(10, 20, 40)는 기판(11)을 향하는 다이(16A) 및 기판(11)으로부터 멀리 향하는 다이(16B, 16C, 16D)를 포함할 수 있다. 반도체 장치(50, 60, 70, 80, 90)(도 13 내지 17)는 각각 동일한 타입 및 동일한 오리엔테이션 반도체 장치의 스택을 포함하는 것으로 도시되어 있지만, 반도체 장치(50, 60, 70, 80, 90)는 상이한 타입의 반도체 장치를 갖는(예를 들어, 상이한 반도체 장치(10, 20, 30, 40)의 조합을 갖는) 개별 스택 또는 오리엔테이션이 다른 반도체 장치(예를 들어, 페이스-업 및 페이스-다운 반도체 장치(10, 20, 30, 40))를 갖는 개별 스택을 포함할 수 있는 예가 있을 수 있다. 기술된 것과 같은 많은 예상되는 대안 및 변형이 당업자에게 명백할 것이다.
이하의 청구범위가 반영하는 바와 같이, 본 발명의 양태는 전술한 단일의 예의 모든 특징보다 적을 수 있다. 따라서, 이하에 표현된 청구 범위는 본 명세서의 상세한 설명에 명시적으로 포함되며, 각각의 청구 범위는 그 자체가 본 발명의 별도의 예이다. 또한, 본 명세서에 기술된 일부 예는 일부를 포함하나 다른 예에 포함된 다른 특징은 아니지만, 상이한 예의 특징의 조합은 본 발명의 범위 내에 있고, 당업자에 의해 이해 될 수 있는 상이한 예를 형성하는 것을 의미한다.

Claims (20)

  1. 제 1 주 표면 및 제 1 주 표면에 대향하는 제 2 주 표면을 갖고, 하나 이상의 유기 유전성층을 포함하는 기판;
    제 1 주 표면에 결합되고 각각의 다이 단자들을 갖는 반도체 다이들을 포함하는 적층된 반도체 장치 구조물로서:
    반도체 다이들은 각각의 다이 단자들이 노출되고 적층된 반도체 장치 구조물이 계단형 프로파일을 포함하도록 서로 결합되며; 그리고
    적층된 반도체 장치 구조물의 부분들 위에 있고 그리고 반도체 다이들의 다이 단자들을 함께 결합시키는 전도성 상호 접속 구조물들을 포함하며:
    전도성 상호 접속 구조물들은 계단형 프로파일과 실질적으로 일치하는(conform) 컨포멀층을 포함하는, 패키징된 반도체 장치.
  2. 제 1 항에 있어서,
    전도성 상호 접속 구조물중 중 적어도 하나는 기판 위에 있고 반도체 다이들 중 적어도 하나를 기판에 전기적으로 결합시키는, 패키징된 반도체 장치.
  3. 제 1 항에 있어서,
    전도성 상호 접속 구조물들과 적층된 반도체 장치 구조물 사이에 개재된 유전체 구조물을 더 포함하되, 유전체 구조물은 반도체 다이들의 측면들에 인접한 외부 표면을 포함하고, 외부 표면은 아치형을 포함하는, 패키징된 반도체 장치.
  4. 제 3 항에 있어서,
    유전체 구조물은 반도체 다이들 중 적어도 일부의 인접한 측면에만 배치되는 부분들을 포함하는, 패키징된 반도체 장치.
  5. 제 3 항에 있어서,
    유전체 구조물은 반도체 다이들중 적어도 하나의 모든 측면을 덮는 유기 유전성층을 포함하는, 패키징된 반도체 장치.
  6. 제 1 항에 있어서,
    적층된 반도체 장치 구조물을 덮는 패키지 바디를 더 포함하는, 패키징된 반도체 장치.
  7. 제 1 항에 있어서,
    전도성 상호 접속 구조물들은 도금된 구조물들을 포함하는, 패키징된 반도체 장치.
  8. 제 1 항에 있어서,
    전도성 상호 접속 구조물들은 3D 인쇄 구조물들을 포함하는, 패키징된 반도체 장치.
  9. 제 1 항에 있어서,
    전도성 상호 접속 구조물들 중 적어도 하나는 반도체 다이들 중 하나의 적어도 2 개의 다이 단자들을 함께 결합시키는, 패키징된 반도체 장치.
  10. 제 1 항에 있어서,
    적층된 반도체 장치 구조물의 모든 반도체 다이들의 활성 표면들은 기판의 제 1 주 표면을 향하는, 패키징된 반도체 장치.
  11. 제 1 항에 있어서,
    적층된 반도체 장치 구조물의 모든 반도체 다이들의 활성 표면들은 기판의 제 1 주 표면으로부터 먼쪽을 향하는, 패키징된 반도체 장치.
  12. 제 1 주 표면 및 제 1 주 표면에 대향하는 제 2 주 표면을 갖고, 하나 이상의 유기 유전성층을 포함하는 기판을 제공하는 단계;
    각각의 다이 단자들을 갖는 반도체 다이들을 포함하는 적층된 반도체 장치 구조물을 제공하는 단계; 및
    적층된 반도체 장치 구조물의 부분들 위에 반도체 다이들의 다이 단자들을 함께 결합시키는 전도성 상호 접속 구조물들을 제공하는 단계를 포함하되:
    반도체 다이들은 각각의 다이 단자들이 노출되고 적층된 반도체 장치 구조물이 계단형 프로파일을 포함하도록 서로 결합되며;
    적층된 반도체 장치 구조물은 기판에 결합되고; 그리고
    전도성 상호 접속 구조물들은 실질적으로 계단형 프로파일을 따르는(follow) 컨포멀층을 포함하는, 패키징된 반도체 장치를 형성하는 방법.
  13. 제 12 항에 있어서,
    적층된 반도체 장치 구조물을 제공하는 단계는:
    캐리어 기판에 부착된 적층된 반도체 장치 구조물을 제공하는 단계를 포함하고,
    방법은:
    적층된 반도체 장치 구조물을 덮는 패키지 바디를 형성하는 단계; 및
    캐리어 기판을 제거하는 단계를 더 포함하고, 그리고
    기판을 제공하는 단계는 적층된 반도체 장치 구조물에서 반도체 다이들중 하나에 인접하여 기판을 부착하는 단계를 포함하는, 패키징된 반도체 장치를 형성하는 방법.
  14. 제 12 항에 있어서,
    전도성 상호 접속 구조물들을 제공하는 단계는 적층된 반도체 장치 구조물의 부분 위에 전도성 상호 접속 구조물들을 3D 프린팅함을 포함하는, 패키징된 반도체 장치를 형성하는 방법.
  15. 제 12 항에 있어서,
    전도성 상호 접속 구조물들을 제공하는 단계는 전도성 상호 접속 구조물들을 도금함을 포함하는, 패키징된 반도체 장치를 형성하는 방법.
  16. 제 12 항에 있어서,
    전도성 상호 접속 구조물들의 적어도 부분들과 적층된 반도체 장치 구조물 사이에 개재된 유전체 구조물을 제공하는 단계를 더 포함하는, 패키징된 반도체 장치를 형성하는 방법.
  17. 제 12 항에 있어서,
    적층된 반도체 장치 구조물의 적어도 부분을 덮는 패키지 바디를 제공하는 단계를 더 포함하는, 패키징된 반도체 장치를 형성하는 방법.
  18. 제 1 주 표면 및 제 1 주 표면에 대향하는 제 2 주 표면을 갖고, 제 2주 표면에 인접하여 배치된 제 1 기판 단자들을 가지며, 하나 이상의 유기 유전성층을 포함하는 제 1 기판;
    제 1 기판의 제 1 주 표면에 결합되고 각각 제 1 다이 단자들을 갖는 제 1 반도체 다이들을 포함하는 제 1 적층된 반도체 장치 구조물로서:
    제 1 반도체 다이들은 제 1 다이 단자들이 노출되고 제 1 적층된 반도체 장치 구조물이 제 1 계단형 프로파일을 포함하도록 서로 결합되고;
    제 1 반도체 다이들의 제 1 다이 단자들을 함께 전기적으로 결합하는 제 1 전도성 상호 접속 구조물들로서:
    제 1 전도성 상호 접속 구조물들은 제 1 계단형 프로파일과 실질적으로 일치하고(conform); 그리고
    제 1 적층된 반도체 장치 구조물을 덮는 제 1 패키지 바디를 포함하는, 패키징된 반도체 장치.
  19. 제 18 항에 있어서,
    제 2 기판의 제 1 주 표면 및 제 2 기판의 제 1 주 표면에 대향하는 제 2 기판의 제 2 주 표면을 갖고 제 2 기판의 제 2 주 표면에 인접하여 배치된 제 2 기판 단자들을 갖는 제 2 기판;
    제 2 기판의 제 1 주 표면에 결합되고 각각 제 2 다이 단자들을 갖는 제 2 반도체 다이들을 포함하는 제 2 적층된 반도체 장치 구조물로서:
    제 2 반도체 다이들은 제 2 다이 단자들이 노출되고 제 2 적층된 반도체 장치 구조물이 제 2 계단형 프로파일을 포함하도록 서로 결합되고;
    제 2 반도체 다이들의 제 2 다이 단자들을 함께 전기적으로 결합하는 제 2 전도성 상호 접속 구조물들로서:
    제 2 전도성 상호 접속 구조물들은 제 2 계단형 프로파일과 실질적으로 일치하고(conform);
    제 2 적층된 반도체 장치 구조물을 덮는 제 2 패키지 바디로서:
    제 2 패키지 바디는 오프셋 구성으로 제 1 기판의 제 2 주 표면에 결합되어 제 1 기판 단자들을 노출시키며;
    제 3 기판의 제 1 주 표면 및 제 3 기판의 제 1 주 표면에 대향하는 제 3 기판의 제 2 주 표면을 갖고 제 3 기판의 제 1 주 표면에 인접하여 배치된 제 3 기판 단자들을 가지며 제 1 패키지 바디가 제 3 기판의 제 1 주 표면에 결합되는 제 3 기판; 및
    제 1 기판 단자들 또는 제 2 기판 단자들 중 하나 이상을 제 3 기판 단자들에 전기적으로 결합시키는 제 3 전도성 상호 접속 구조물들을 포함하는, 패키징된 반도체 장치.
  20. 제 19 항에 있어서,
    제 3 전도성 상호 접속 구조물은 제 1 패키지 바디, 제 1 기판, 제 2 패키지 바디 또는 제 2 기판 중 하나 이상과 일치하는(conform), 패키징된 반도체 장치.
KR1020200092300A 2019-08-10 2020-07-24 반도체 장치 및 반도체 장치의 제조 방법 KR20210018760A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/537,554 2019-08-10
US16/537,554 US11024604B2 (en) 2019-08-10 2019-08-10 Semiconductor devices and methods of manufacturing semiconductor devices

Publications (1)

Publication Number Publication Date
KR20210018760A true KR20210018760A (ko) 2021-02-18

Family

ID=74499424

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200092300A KR20210018760A (ko) 2019-08-10 2020-07-24 반도체 장치 및 반도체 장치의 제조 방법

Country Status (4)

Country Link
US (2) US11024604B2 (ko)
KR (1) KR20210018760A (ko)
CN (1) CN112447645A (ko)
TW (1) TW202107659A (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11018067B2 (en) 2019-05-22 2021-05-25 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and method of manufacturing a semiconductor device
US11024604B2 (en) * 2019-08-10 2021-06-01 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
US11171109B2 (en) * 2019-09-23 2021-11-09 Micron Technology, Inc. Techniques for forming semiconductor device packages and related packages, intermediate products, and methods
US11257788B2 (en) * 2019-09-24 2022-02-22 Advanced Semiconductor Engineering, Inc. Semiconductor device package with stacked die having traces on lateral surface
JP2022129462A (ja) * 2021-02-25 2022-09-06 キオクシア株式会社 半導体装置および半導体装置の製造方法
US11996377B2 (en) 2021-06-30 2024-05-28 Micron Technology, Inc. Microelectronic devices and electronic systems
US11810838B2 (en) 2021-06-30 2023-11-07 Micron Technology, Inc. Microelectronic devices, and related electronic systems and methods of forming microelectronic devices
US11837594B2 (en) * 2021-06-30 2023-12-05 Micron Technology, Inc. Microelectronic devices and electronic systems
US11776925B2 (en) 2021-06-30 2023-10-03 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11842990B2 (en) 2021-06-30 2023-12-12 Micron Technology, Inc. Microelectronic devices and electronic systems
US11930634B2 (en) 2021-06-30 2024-03-12 Micron Technology, Inc. Methods of forming microelectronic devices
US11785764B2 (en) 2021-06-30 2023-10-10 Micron Technology, Inc. Methods of forming microelectronic devices
US11942430B2 (en) 2021-07-12 2024-03-26 Micron Technology, Inc. Stacked die modules for semiconductor device assemblies and methods of manufacturing stacked die modules
US11751383B2 (en) 2021-08-31 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3861669B2 (ja) 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
US6750547B2 (en) * 2001-12-26 2004-06-15 Micron Technology, Inc. Multi-substrate microelectronic packages and methods for manufacture
KR100499289B1 (ko) * 2003-02-07 2005-07-04 삼성전자주식회사 패턴 리드를 갖는 반도체 패키지 및 그 제조 방법
US7208345B2 (en) 2005-05-11 2007-04-24 Infineon Technologies Ag Method of manufacturing a semiconductor device comprising stacked chips and a corresponding semiconductor device
KR101336569B1 (ko) 2007-05-22 2013-12-03 삼성전자주식회사 증가된 결합 신뢰성을 갖는 반도체 패키지 및 그 제조 방법
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
US10074553B2 (en) 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
WO2009114670A2 (en) * 2008-03-12 2009-09-17 Vertical Circuits, Inc. Support mounted electrically interconnected die assembly
US7973310B2 (en) * 2008-07-11 2011-07-05 Chipmos Technologies Inc. Semiconductor package structure and method for manufacturing the same
US7799602B2 (en) 2008-12-10 2010-09-21 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer over a semiconductor die after forming a build-up interconnect structure
JP2010165984A (ja) * 2009-01-19 2010-07-29 Toshiba Corp 半導体デバイス
US8378383B2 (en) 2009-03-25 2013-02-19 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer between stacked semiconductor die
US8680687B2 (en) * 2009-06-26 2014-03-25 Invensas Corporation Electrical interconnect for die stacked in zig-zag configuration
US8446017B2 (en) 2009-09-18 2013-05-21 Amkor Technology Korea, Inc. Stackable wafer level package and fabricating method thereof
TWI501376B (zh) 2009-10-07 2015-09-21 Xintec Inc 晶片封裝體及其製造方法
TWI544604B (zh) * 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
KR101111425B1 (ko) 2009-12-30 2012-02-16 앰코 테크놀로지 코리아 주식회사 팬아웃 타입의 반도체 패키지
US8710680B2 (en) 2010-03-26 2014-04-29 Shu-Ming Chang Electronic device package and fabrication method thereof
KR20120035297A (ko) 2010-10-05 2012-04-16 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR20130027628A (ko) 2011-06-27 2013-03-18 삼성전자주식회사 적층형 반도체 장치
US8970046B2 (en) * 2011-07-18 2015-03-03 Samsung Electronics Co., Ltd. Semiconductor packages and methods of forming the same
KR101261483B1 (ko) 2011-08-08 2013-05-10 하나 마이크론(주) 반도체 패키지 제조 방법
KR101538541B1 (ko) 2013-07-16 2015-07-22 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
KR101605600B1 (ko) 2014-02-04 2016-03-22 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
JP2018508835A (ja) * 2015-01-05 2018-03-29 マーシュピアル ホールディングス エルエルシー マルチトーンレベルフォトマスク｛ｍｕｌｔｉ−ｔｏｎｅ ａｍｐｌｉｔｕｄｅ ｐｈｏｔｏｍａｓｋ｝
TWI604591B (zh) * 2015-12-23 2017-11-01 力成科技股份有限公司 薄型扇出式多晶片堆疊封裝構造及其製造方法
US10566310B2 (en) * 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US11024604B2 (en) * 2019-08-10 2021-06-01 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices

Also Published As

Publication number Publication date
US11742327B2 (en) 2023-08-29
TW202107659A (zh) 2021-02-16
US20210272934A1 (en) 2021-09-02
CN112447645A (zh) 2021-03-05
US20210043606A1 (en) 2021-02-11
US11024604B2 (en) 2021-06-01

Similar Documents

Publication Publication Date Title
KR20210018760A (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR101533459B1 (ko) 반도체 소자 및 희생적 캐리어를 이용한 반도체 소자 제조 방법
TWI715567B (zh) 晶片封裝
US8945994B2 (en) Single layer coreless substrate
CN110364443B (zh) 半导体器件和制造方法
EP1356519A2 (en) Integrated core microelectronic package
CN107808856A (zh) 半导体封装结构及其制造方法
KR20210015648A (ko) 반도체 디바이스 및 반도체 디바이스의 제조 방법
US11996369B2 (en) Semiconductor devices and methods of manufacturing semiconductor devices
TW202209570A (zh) 半導體裝置及製造半導體裝置的方法
KR102379087B1 (ko) 반도체 디바이스 및 제조 방법
US11398455B2 (en) Semiconductor devices and related methods
US11961775B2 (en) Semiconductor devices and related methods
US7785928B2 (en) Integrated circuit device and method of manufacturing thereof
CN110718529A (zh) 半导体装置以及半导体装置的制造方法
TW202247384A (zh) 半導體裝置和製造半導體裝置的方法
TWI836377B (zh) 半導體裝置和製造半導體裝置的方法
JP3634709B2 (ja) 半導体モジュール
CN114171491A (zh) 半导体装置和相关方法
JP3668090B2 (ja) 実装基板およびそれを用いた回路モジュール
CN219329258U (zh) 封装结构
CN116314155A (zh) 芯片封装器件、衬底集成结构、芯片封装结构和封装方法
TW202232681A (zh) 半導體裝置及製造半導體裝置的方法