KR20210006474A - 단일 명령에 응답하여 다수의 메모리 동작을 수행하기 위한 방법 및 이를 이용하는 메모리 디바이스 및 시스템 - Google Patents

단일 명령에 응답하여 다수의 메모리 동작을 수행하기 위한 방법 및 이를 이용하는 메모리 디바이스 및 시스템 Download PDF

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KR20210006474A
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란달 제이. 루니
프랭크 에프. 로스
매튜 에이. 프래더
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마이크론 테크놀로지, 인크
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Abstract

메모리 디바이스가 리프레시 명령 및 모드 레지스터 판독 양자를 수행하도록 트리거하는 단일 리프레시 명령과 같은 단일 명령이 메모리 디바이스가 다수의 동작을 수행하도록 트리거할 수 있는 메모리 디바이스들, 메모리 시스템들 및 메모리 디바이스들 및 메모리 시스템들을 작동하는 방법들이 개시된다. 하나의 그러한 메모리 디바이스는 메모리, 모드 레지스터, 및 메모리에 리프레시 동작을 수행하기 위한 명령을 수신하는 것에 응답하여, 메모리에 리프레시 동작을 수행하도록, 그리고 모드 레지스터의 판독을 수행하도록 구성되는 회로를 포함한다. 메모리는 제1 메모리 부분일 수 있고, 메모리 디바이스는 제2 메모리 부분을 포함할 수 있으며, 회로는 명령에 응답하여, 모드 레지스터의 판독의 적어도 일 부분 동안 메모리 시스템의 제2 메모리 부분에 온-다이 터미네이션을 제공하도록 더 구성될 수 있다.

Description

단일 명령에 응답하여 다수의 메모리 동작을 수행하기 위한 방법 및 이를 이용하는 메모리 디바이스 및 시스템
관련 출원 상호 참조
본 출원은 2018년 6월 4일에 출원된 미국 가 출원 번호 62/680,422호의 이익을 주장하며, 이는 그 전체가 참고로 여기에 통합된다.
기술분야
본 개시는 개괄적으로 메모리 디바이스들 및 시스템들, 보다 구체적으로 단일 명령에 응답하여 다수의 메모리 동작을 수행하기 위한 방법들 및 이를 이용하는 메모리 디바이스들 및 시스템들에 관한 것이다.
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 기타 같은 종류의 것과 같은 다양한 전자 디바이스에 관련된 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 셀의 상이한 상태들을 프로그래밍함으로써 저장된다. 자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM) 등을 포함하여, 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스들은 휘발성 또는 비휘발성일 수 있다. 메모리 디바이스들을 개선하는 것은 일반적으로 그 외 다른 지표들 중에서도, 메모리 셀 밀도를 증가시키는 것, 판독/기록 속도를 증가시키거나 그 외 운영 레이턴시를 감소시키는 것, 신뢰성을 증가시키는 것, 데이터 보존을 증가시키는 것, 전력 소모를 감소시키는 것 또는 제조 비용을 감소시키는 것을 포함할 수 있다.
도 1은 본 기술의 일 실시 예에 따른 메모리 디바이스를 개략적으로 도시하는 간략화된 블록도이다.
도 2 및 도 3은 메모리 디바이스들 및 시스템들의 동작들 개략적으로 도시하는 간략화된 타이밍도들이다.
도 4 내지 도 6은 본 기술의 실시 예들에 따른 메모리 디바이스들 및 시스템들의 동작들 개략적으로 도시하는 간략화된 타이밍도들이다.
도 7은 본 기술의 일 실시예에 따른 메모리 시스템 작동 방법을 도시하는 흐름도이다.
더블 데이터 레이트(DDR) DRAM 디바이스들과 같은 많은 메모리 디바이스는 다양한 모드에서(예를 들어, 상이한 클록 속도들에서, 상이한 레프레시율들로 등) 동작할 수 있다. 많은 경우에, 메모리 디바이스의 다양한 동작 파라미터(예를 들어, 전압, 온도, 디바이스 수명 등)가 적절한 모드를 결정하는 데 이용될 수 있다. 일부 메모리 디바이스에서, 연결된 호스트는 모드를 조정할지 여부를 결정하기 위해 메모리 디바이스의 이러한 동작 파라미터들 중 하나 이상을 주기적으로 폴링할 수 있다. 예를 들어, 연결된 호스트는 디바이스의 리프레시율을 수정할지 여부를 결정하기 위해 디바이스 온도(예를 들어, 또는 디바이스 온도에 대응하는 정보)를 폴링할 수 있다. 디바이스 온도의 폴링에는 메모리 디바이스의 명령/어드레스 버스에 대한 전용 명령이 필요할 수 있고, 폴링은 명령/어드레스 버스에 악영향을 미칠만큼(예를 들어, 혼잡을 통해) 빈번할 수 있다.
따라서, 본 기술의 여러 실시 예는 메모리 디바이스가 리프레시 명령 및 모드 레지스터 판독 양자를 수행하도록(예를 들어, 그리고 그것으로부터의 정보를 호스트 디바이스에 출력하도록) 트리거하는 단일 리프레시 명령과 같은 명령/어드레스 버스 상의 단일 명령이 메모리 디바이스가 하나보다 많은 동작을 수행하도록 트리거할 수 있는 메모리 디바이스들, 메모리 디바이스들을 포함하는 시스템들 및 메모리 디바이스들을 작동하는 방법들에 관한 것이다. 일 실시 예에서, 메모리 디바이스는 메모리, 모드 레지스터, 및 메모리에 리프레시 동작을 수행하기 위한 명령을 수신하는 것에 응답하여, 메모리에 리프레시 동작을 수행하도록, 그리고 모드 레지스터의 판독을 수행하도록 구성되는 회로를 포함한다. 일부 실시 예에서, 메모리는 제1 메모리 부분일 수 있고, 메모리 디바이스는 제2 메모리 부분을 포함할 수 있으며, 회로는 명령에 응답하여, 모드 레지스터의 판독의 적어도 일 부분 동안 메모리 시스템의 제2 메모리 부분에 온-다이 터미네이션을 제공하도록 더 구성될 수 있다.
도 1은 본 기술의 일 실시 예에 따른 메모리 디바이스(100)를 개략적으로 도시하는 블록도이다. 메모리 디바이스(100)는 메모리 어레이(150)와 같은 메모리 셀들의 어레이를 포함할 수 있다. 메모리 어레이(500)는 복수의 뱅크(예를 들어, 도 1의 예에서 뱅크들 0-15)를 포함할 수 있고, 각 뱅크는 복수의 워드 라인(WL), 복수의 비트 라인(BL) 및 워드 라인들 및 비트 라인들의 교차점들에 배열되는 복수의 메모리 셀을 포함할 수 있다. 워드 라인(WL)의 선택은 로우 디코더(140)에 의해 수행될 수 있고, 비트 라인(BL)의 선택은 컬럼 디코더(145)에 의해 수행될 수 있다. 감지 증폭기들(SAMP, sense amplifiers)은 대응하는 비트 라인들(BL)에 제공될 수 있고 적어도 하나의 개별 로컬 I/O 라인 쌍(LIOT/B)에 연결될 수 있으며, 이는 차례로 전달 게이트들(TG, transfer gates)(이는 스위치들로서의 기능을 할 수 있다)을 통해, 적어도 각각의 하나의 메인 I/O 라인 쌍(MIOT/B)에 접속될 수 있다.
메모리 디바이스(100)는 각각 명령 신호들(CMD) 및 어드레스 신호들(ADDR)을 수신하기 위해 명령 버스 및 어드레스 버스에 접속되는 명령 및 어드레스 단자들을 포함하는 복수의 외부 단자를 채용할 수 있다. 메모리 디바이스는 칩 선택 신호(CS)를 수신하는 칩 선택 단자, 클록 신호들(CK 및 CKF)을 수신하는 클록 단자들, 데이터 클록 신호들(WCK 및 WCKF)을 수신하는 데이터 클록 단자들, 데이터 단자들(DQ, RDQS, DBI 및 DMI), 전력 공급 단자들(VDD, VSS, VDDQ 및 VSSQ)을 더 포함할 수 있다.
명령 단자들 및 어드레스 단자들에는 외부로부터 어드레스 신호 및 뱅크 어드레스 신호가 공급될 수 있다. 어드레스 단자들에 공급되는 어드레스 신호 및 뱅크 어드레스 신호는 명령/어드레스 입력 회로(105)를 통해 어드레스 디코더(110)에 전달될 수 있다. 어드레스 디코더(110)는 어드레스 신호들을 수신하고 디코딩된 로우 어드레스 신호(XADD)를 로우 디코더(140)에 공급하며, 디코딩된 컬럼 어드레스 신호(YADD)를 컬럼 디코더(145)에 공급할 수 있다. 어드레스 디코더(110)는 또한 뱅크 어드레스 신호(BADD)를 수신하고 뱅크 어드레스 신호를 로우 디코더(140) 및 컬럼 디코더(145) 양자에 공급할 수 있다.
명령 및 어드레스 단자들에는 메모리 제어기로부터 명령 신호들(CMD), 어드레스 신호들(ADDR) 및 칩 선택 신호들(CS)이 공급될 수 있다. 명령 신호들은 메모리 제어기로부터의 다양한 메모리 명령(예를 들어, 액세스 명령들(판독 명령들 및 기록 명령들을 포함할 수 있는)을 포함)을 나타낼 수 있다. 선택 신호(CS)는 명령 및 어드레스 단자들에 제공되는 명령들 및 어드레스들에 응답할 메모리 디바이스(100)를 선택하는 데 사용될 수 있다. 메모리 디바이스(100)에 액티브 CS 신호가 제공될 때, 명령들 및 어드레스들이 디코딩될 수 있고 메모리 동작들이 수행될 수 있다. 명령 신호들(CMD)은 명령/어드레스 입력 회로(105)를 통해 명령 디코더(115)에 내부 명령 신호들(ICMD)로서 제공될 수 있다. 명령 디코더(115)는 내부 명령 신호들(ICMD)을 디코딩하여 메모리 동작들을 수행하기 위한 다양한 내부 신호 및 명령, 예를 들어, 워드 라인을 선택하기 위한 로우 명령 신호 및 비트 라인을 선택하기 위한 컬럼 명령 신호를 생성하는 회로들을 포함할 수 있다. 내부 명령 신호들에는 클록드 명령(CMDCK)과 같은 출력 및 입력 활성화 명령들도 포함될 수 있다.
판독 명령이 발행되고 로우 어드레스 및 칼럼 어드레스에 판독 명령이 적시에 공급될 때, 이러한 로우 어드레스 및 컬럼 어드레스에 의해 지정되는 메모리 어레이(150)에서의 메모리 셀들로부터 판독 데이터가 판독된다. 판독 명령은 명령 디코더(115)에 의해 수신될 수 있으며, 이는 RDQS 클록 신호들에 따라 판독/기록 증폭기(155) 및 입력/출력 회로(160)를 통해 데이터 단자들(DQ, RDQS, DBI 및 DMI)로부터 판독 데이터가 출력될 수 있도록 입력/출력 회로(160)에 내부 명령들을 제공할 수 있다. 판독 데이터는 메모리 디바이스(100)에, 예를 들어, 모드 레지스터(도 1에 도시되지 않음)에 프로그래밍될 수 있는 판독 레이턴시 정보(RL)에 의해 정의된 시간에 제공될 수 있다. 판독 레이턴시 정보(RL)는 CK 클록 신호의 클록 사이클들에 관하여 정의될 수 있다. 예를 들어, 판독 레이턴시 정보(RL)는 관련된 판독 데이터가 제공될 때 판독 명령이 메모리 디바이스(100)에 의해 수신된 후 CK 신호의 클록 사이클들의 수일 수 있다.
기록 명령이 발행되고 로우 어드레스 및 칼럼 어드레스에 그 명령이 적시에 공급될 때, WCK 및 WCKF 클록 신호들에 따라 데이터 단자들(DQ, DBI 및 DMI)에 기록 데이터가 공급될 수 있다. 기록 명령은 명령 디코더(115)에 의해 수신될 수 있으며, 이는 기록 데이터가 입력/출력 회로(160)의 데이터 수신기들에 의해 수신될 수 있고, 입력/출력 회로(160) 및 판독/기록 증폭기들(155)을 통해 메모리 어레이(150)에 공급될 수 있도록 입력/출력 회로(160)에 내부 명령들을 제공할 수 있다. 기록 데이터는 로우 어드레스 및 컬럼 어드레스에 의해 지정되는 메모리 셀에 기록될 수 있다. 기록 데이터는 기록레이턴시(WL) 정보에 의해 정의된 시간에 데이터 단자들에 제공될 수 있다. 기록 레이턴시(WL) 정보는 메모리 디바이스(100), 예를 들어, 모드 레지스터(도 1에 도시되지 않음)에 프로그래밍될 수 있다. 기록 레이턴시(WL) 정보는 CK 클록 신호의 클록 사이클들에 관하여 정의될 수 있다. 예를 들어, 기록 레이턴시 정보(WL)는 관련된 기록 데이터가 수신될 때 기록 명령이 메모리 디바이스(100)에 의해 수신된 후 CK 신호의 클록 사이클들의 수일 수 있다.
전력 공급 단자들에는 전력 공급 퍼텐션들(VDD 및 VSS)이 제공될 수 있다. 이러한 전원 전위들(VDD 및 VSS)은 내부 전압 생성기 회로(170)에 제공될 수 있다. 내부 전압 생성기 회로(170)는 전력 공급 퍼텐션들(VDD 및 VSS)에 기초하여 다양한 내부 전위(VPP, VOD, VARY, VPERI 등)를 생성할 수 있다. 내부 전위(VPP)는 로우 디코더(140)에서 사용될 수 있고, 내부 전위들(VOD 및 VARY)은 메모리 어레이(150)에 포함된 감지 증폭기들에서 사용될 수 있으며, 내부 전위(VPERI)는 많은 기타 회로 블록에서 사용될 수 있다.
전력 공급 단자에는 또한 전원 전위(VDDQ)가 공급될 수 있다. 전원 전위(VDDQ)는 전원 전위(VSS)와 함께 입력/출력 회로(160)에 공급될 수 있다. 본 기술의 일 실시 예에서 전원 전위(VDDQ)는 전원 전위(VDD)와 동일한 전위일 수 있다. 본 기술의 다른 실시 예에서 전원 전위(VDDQ)는 전원 전위(VDD)와 상이한 전위일 수도 있다. 그러나, 입력/출력 회로(160)에 의해 생성되는 전원 노이즈가 기타 회로 블록들로 전파되지 않도록 입력/출력 회로(160)에는 전용 전원 전위(VDDQ)가 사용될 수 있다.
클록 단자들 및 데이터 클록 단자들에는 외부 클록 신호들 및 상보적인 외부 클록 신호들이 공급될 수 있다. 외부 클록 신호들(CK, CKF, WCK, WCKF)은 클록 입력 회로(120)에 공급될 수 있다. CK 및 CKF 신호들이 상보적일 수 있고, WCK 및 WCKF 신호들도 상보적일 수 있다. 상보적인 클록 신호들은 반대 클록 레벨들을 가질 수 있고 동시에 반대 클록 레벨들 간에서 전환될 수 있다. 예를 들어, 클록 신호가 로우 클록 레벨에 있을 때 상보적인 클록 신호는 하이 레벨에 있고, 클록 신호가 하이 클록 레벨에 있을 때 상보적인 클록 신호는 로우 클록 레벨에 있다. 또한, 클록 신호가 로우 클록 레벨에서 하이 클록 레벨로 전환될 때 상보적인 클록 신호는 하이 클록 레벨에서 로우 클록 레벨로 전환되고, 클록 신호가 하이 클록 레벨에서 로우 클록 레벨로 전환될 때 상보적인 클록 신호는 로우 클록 레벨에서 하이 클록 레벨로 전환된다.
클록 입력 회로(120)에 포함되는 입력 버퍼들은 외부 클록 신호들을 수신할 수 있다. 예를 들어, 명령 디코더(115)로부터의 CKE 신호에 의해 인에이블될 때, 입력 버퍼는 CK 및 CKF 신호들 및 WCK 및 WCKF 신호들을 수신할 수 있다. 클록 입력 회로(120)는 외부 클록 신호들을 수신하여 내부 클록 신호들(ICLK)을 생성할 수 있다. 내부 클록 신호들(ICLK)은 내부 클록 회로(130)에 공급될 수 있다. 내부 클록 회로(130)는 수신된 내부 클록 신호들(ICLK) 및 명령/어드레스 입력 회로(105)로부터의 클록 인에이블 신호(CKE)에 기초하여 다양한 위상 및 주파수 제어 내부 클록 신호를 제공할 수 있다. 예를 들어, 내부 클록 회로(130)는 내부 클록 신호(ICLK)를 수신하고 다양한 클록 신호를 명령 디코더(115)에 제공하는 클록 경로(도 1에 도시되지 않음)를 포함할 수 있다. 내부 클록 회로(130)는 입력/출력(IO) 클록 신호들을 더 제공할 수 있다. IO 클록 신호들은 입력/출력 회로(160)에 공급될 수 있고 판독 데이터의 출력 타이밍 및 기록 데이터의 입력 타이밍을 결정하기 위한 타이밍 신호로서 사용될 수 있다. IO 클록 신호들은 데이터가 상이한 데이터율들로 메모리 디바이스(100)로부터 출력되고 그것에 입력될 수 있도록 다수의 클록 주파수로 제공될 수 있다. 높은 메모리 속도가 요구될 때에는 더 높은 클록 주파수가 바람직할 수 있다. 더 낮은 전력 소비가 요구될 때에는 더 낮은 클록 주파수가 바람직할 수 있다. 내부 클록 신호들(ICLK)은 또한 타이밍 생성기(135)에 공급될 수 있고 그에 따라 다양한 내부 클록 신호가 생성될 수 있다.
도 1의 메모리 디바이스(100)와 같은 메모리 디바이스들은 다양한 모드에서(예를 들어, 상이한 클록 속도들에서, 상이한 레프레시율들로 등) 동작할 수 있을 수 있다. 많은 경우에, 메모리 디바이스(100)의 다양한 동작 파라미터(예를 들어, 전압, 온도, 디바이스 수명 등)가 그것의 모드 레지스터에 저장되고 적절한 모드를 결정하는 데 이용될 수 있다(예를 들어, 연결된 호스트 디바이스에 의해). 예를 들어, 연결된 호스트는 모드를 조정(예를 들어, 상승된 디바이스 온도에 기인하여 리프레시율을 증가, 또는 감소된 디바이스 온도에 기인하여 리프레시율을 감소)할지 여부를 결정하기 위해 메모리 디바이스(100)의 이러한 동작 파라미터들 중 하나 이상을 주기적으로 폴링할 수 있다.
메모리 디바이스의 동작 파라미터들을 폴링하는 한 가지 접근 방식은 모드 레지스터 판독 동작을 수행하고 그로부터의 값들을 메모리 디바이스의 데이터 버스 상에 출력하기 위해 메모리 디바이스에 전용 명령을 송신하는 호스트를 포함한다. 예를 들어, 도 2에 도시된 간략화된 타이밍도(200)를 참조하여 알 수 있는 바와 같이, 호스트 디바이스가 명령/어드레스 버스(220) 상에 모드 레지스터 판독 명령(먼저 제1 MRR1 부분(222) 및 제2 MRR2 부분(223)을 포함)을 제공하는 것에 응답하여, 메모리 디바이스는 모드 레지스터 판독(MRR) 데이터(251)를 그것의 데이터 버스(250)를 통해 호스트 디바이스로 출력한다(예를 들어, 미리 결정된 지연 이후). 도 2를 참조하여 알 수 있는 바와 같이, 요구되는 리프레시율에 영향을 미칠 수 있는 동작 파라미터들에 대해 메모리 디바이스들에 폴링하기 위한 일반적인 관행과 같이, 모드 레지스터 판독 명령은 리프레시 명령(221) 직후에(예를 들어, 즉시) 뒤따른다. 도 2를 참조하여 더 알 수 있는 바와 같이, 모드 레지스터 판독 명령은 명령/어드레스 버스 상에서 디바이스 클록(210)의 두 사이클을 소비한다.
도 3은 마찬가지로 다수의 메모리 부분(예를 들어, 채널, 다이, 랭크, 뱅크 등)을 갖는 메모리 시스템의 동작을 개략적으로 도시하는 간략화된 타이밍도(300)이다. 도 3을 차모하여 알 수 있는 바와 같이, 호스트 디바이스가 명령/어드레스 버스(320) 상에 모드 레지스터 판독 명령(먼저 제1 MRR1 부분(322) 및 제2 MRR2 부분(323)을 포함)을 제1 메모리 부분에 제공하는 것에 응답하여(예를 들어, 모드 레지스터 판독 명령의 제1 클록 사이클 동안 제1 칩 선택 단자(330) 상에 로우 칩 선택 신호(331)를 어써트하는 것으로 표기된 바와 같이), 제1 메모리 부분은 MRR 데이터(351)를 메모리 디바이스의 데이터 버스(350)를 통해 호스트 디바이스로 출력한다(예를 들어, 미리 결정된 지연 이후). 모드 레지스터 판독 명령은 요구되는 리프레시율에 영향을 미칠 수 있는 동작 파라미터들에 대해 메모리 디바이스들에 폴링하기 위한 일반적인 관행과 같이, 동일한 메모리 부분으로 향하는 리프레시 명령(321) 직후(예를 들어, 즉시) 뒤따를 수 있다(리프레시 명령(321) 동안 제1 칩 선택 단자(330) 상에 로우 칩 선택 신호(331)의 어써션으로 표기된 바와 같이). 공유 데이터 버스를 통한 MRR 데이터(351)의 저하를 방지하기 위해, 제2 메모리 부분(360)에는 MRR 데이터(351)를 전송하는 동안 온-다이 터미네이션(ODT)(361)을 제공할 것이 지시될 수 있다(예를 들어, 모드 레지스터 판독 명령의 양 클록 사이클 동안 제2 칩 선택 단자(340) 상에 로우 칩 선택 신호(341)를 어써트함으로써). 도 3을 참조하여 더 알 수 있는 바와 같이, 모드 레지스터 판독 명령은 명령/어드레스 버스 상에서 디바이스 클록(310)의 두 사이클을 소비한다.
모드 레지스터에 저장된 메모리 디바이스의 동작 파라미터들이 연결된 호스트 디바이스에 의해 폴링될 수 있는 빈도를 고려하여(예를 들어, 일부 경우에 리프레시 명령들이 전송되는 만큼 자주), 모드 레지스터 판독 명령들에 의한 명령/어드레스 버스 대역폭의 소비는 불리한 수준으로 상승할 수 있다. 따라서, 본 기술의 실시 예들은 전용 모드 레지스터 판독 명령을 제공하지 않고 연결된 호스트 디바이스가 메모리 디바이스의 동작 파라미터들을 폴링할 수 있는 방법을 제공함으로써 전술한 문제들을 해결함으로써, 명령/어드레스 대역폭의 소비를 감소시킬 수 있다.
도 4를 참조하면, 본 기술의 일 실시예에 따른 메모리 디바이스의 동작을 개략적으로 도시하는 간략화된 타이밍도(400)이다. 도 4를 참조하여 알 수 있는 바와 같이, 호스트 디바이스가 명령된 리프레시 동작(도시되지 않음)을 수행하는 것 외에 명령/어드레스 버스(420)상에 리프레시 명령(421)을 제공하는 것에 응답하여, 메모리 디바이스는 모드 레지스터 판독(MRR) 데이터(451)를 그것의 데이터 버스(450)를 통해 호스트 디바이스로 출력한다(예를 들어 , 미리 결정된 지연 이후). 리프레시 명령에 응답하여 레프레시 동작 이외에 모드 레지스터 판독 동작을 수행하도록 메모리 디바이스를 구성함으로써, 소비되는 명령/어드레스 버스 대역폭의 양이 크게 감소될 수 있다(예를 들어, 이전에 트리거하는 데 클록(410)의 세 사이클이 걸렸던 동일한 동작들을 트리거하는 단일 명령을 전송하는 데 클록(410)의 한 사이클 이용).
본 개시의 일 양태에 따르면, 리프레시 명령(421)은 메모리 디바이스가 (예를 들어, 모드 레지스터 설정 또는 기타 구성 메커니즘을 통해) 수신된 모든 리프레시 명령을 모드 레지스터 판독 명령들에 의해 수반되는 리프레시 명령들인 것처럼 해석하도록 구성되는 일 실시 예에서와 같이, 수행될 추가 모드 레지스터 판독 동작을 나타내는 어떠한 추가 정보도 없이 표준 리프레시 명령일 수 있다. 대안적으로, 리프레시 명령(421)은 모드 레지스터 판독 동작이 수행될 것임을 메모리 디바이스에 나타내기 위해 하나 이상의 비트 플래그가 제공되는 수정된 리프레시 명령일 수 있다.
도 5를 참조하면, 본 기술의 일 실시예에 따른 다수의 메모리 부분(예를 들어, 다이들, 디바이스들, 채널들, 랭크들, 뱅크들 등)을 포함하는 메모리 시스템의 동작을 개략적으로 도시하는 간략화된 타이밍도(500)이다. 도 5를 참조하여 알 수 있는 바와 같이, 두 개 이상의 개별적으로 어드레스싱 가능한 부분(예를 들어, 메모리 디바이스의 두 개 채널, 메모리 시스템의 두 개 메모리 디바이스)을 갖는 메모리 디바이스 또는 시스템에서, 공통 명령/어드레스 버스(520)는 리프레시 동작 및 모드 레지스터 판독이 부분들 중 하나에 의해(예를 들어, 리프레시 명령(521)을 통해) 수행될 것임을 부분들에 나타내는 데 사용될 수 있다. 그러나, 도 3에 도시된 접근법과 달리, 도 5에 도시된 접근법에서는, 리프레시/모드 레지스터 판독 명령의 타겟이 아니라는 메모리 부분에 대한 표시에 응답하여, 메모리 부분은 공통 데이터 버스 상에서의 모드 레지스터 내용의 통신 기간 동안 온-다이 터미네이션 모드로 진입한다.
도 5의 예에서, 리프레시 명령(521)은 리프레시 명령의 타겟이 메모리 디바이스의 제1 부분에 대응한다는 제1 칩 선택 단자(530) 상의 대응하는 표시(531)와 함께 전송된다(예를 들어, 타겟 부분을 나타내기 위해 제1 칩 선택 단자(530)를 클록(510)의 한 사이클 동안 로우로 펄싱함으로써, 그리고 타겟 부분이 아님을 나타내기 위해 타겟이 되지 않는 부분에 대응하는 제2 칩 선택 단자(540)는 하이로 남겨둠으로써). 이에 응답하여, 메모리 디바이스의 제1 부분은 리프레시 동작(도시되지 않음)을 수행하고, 또한 MRR 데이터(551)를 그것의 데이터 버스(550)를 통해 호스트 디바이스로 출력한다(예를 들어, 미리 결정된 지연 이후). 또한, 동일한 리프레시 명령(521)에 응답하여, 메모리 디바이스의 제2 부분(560)은 제1 채널(550)의 통신(551) 기간 동안 온-다이 터미네이션 모드(561)로 진입한다.
본 개시의 일 양태에 따르면, 리프레시 명령(521)은 메모리 디바이스가 (예를 들어, 모드 레지스터 설정 또는 기타 구성 메커니즘을 통해) 수신된 모든 리프레시 명령을 모드 레지스터 판독 명령들에 의해 수반되는 리프레시 명령들인 것처럼 해석하도록 구성되는 일 실시 예에서와 같이, 수행될 추가 모드 레지스터 판독 동작을 나타내는 어떠한 추가 정보도 없이 표준 리프레시 명령일 수 있다. 대안적으로, 리프레시 명령(521)은 모드 레지스터 판독 동작이 수행될 것임을 메모리 디바이스에 나타내기 위해 하나 이상의 비트 플래그가 제공되는 수정된 리프레시 명령일 수 있다. 리프레시 명령(521)은 모드 레지스터 판독 데이터의 출력 동안 메모리 디바이스의 타겟이 되지 않는 부분들에 의해 온-다이 터미네이션이 수행될 것임을 메모리 디바이스에 나타내는 하나 이상의 비트 플래그를 더 포함할 수 있다.
리프레시 명령이 리프레시 동작의 타겟이 되지 않는 정보를 메모리 부분들에 전달하는(대응하는 칩 선택 신호들로 표기된 바와 같이) 도 5에 도시된 접근법이 메모리 디바이스 디코딩 명령들의 타겟이 되지 않는 부분들을 수반할 수 있는 바와 같이, 이러한 접근법은 특정 전력에 민감한 메모리 환경들(예를 들어, 모바일)의 경우 바람직하지 않을 수 있는 추가 전력 소비를 수반할 수 있다. 그에 따라, 도 6은 타겟이 되지 않는 메모리 부분들에 의한 디코딩이 회피될 수 있는 본 기술의 일 실시예에 따른 다수의 메모리 부분(예를 들어, 다이들, 디바이스들, 채널들, 랭크들, 뱅크들 등)을 포함하는 메모리 시스템의 동작을 도시하는 간략화된 타이밍도(600)이다.
도 6을 참조하여 알 수 있는 바와 같이, 두 개 이상의 개별적으로 어드레스싱 가능한 부분(예를 들어, 메모리 디바이스의 두 개 채널, 메모리 시스템의 두 개 메모리 디바이스)을 갖는 메모리 디바이스 또는 시스템에서, 공통 명령/어드레스 버스(620)는 리프레시 동작 및 모드 레지스터 판독이 부분들 중 하나에 의해(예를 들어, 리프레시 명령(621)을 통해) 수행될 것임을 부분들에 나타내는 데 사용될 수 있다. 그러나, 도 5에 도시된 접근법과 달리, 도 6에 도시된 접근법에서, 리프레시 명령(621)은 리프레시 명령의 타겟이 메모리 디바이스의 제1 부분에 대응한다는 제1 칩 선택 단자(630) 상의 대응하는 표시(631)와 함께 전송될(예를 들어, 타겟 부분을 나타내기 위해 제1 칩 선택 단자(630)를 클록(610)의 한 사이클 동안 로우로 펄싱함으로써, 그리고 타겟 부분이 아님을 나타내기 위해 타겟이 되지 않는 부분에 대응하는 제2 칩 선택 단자(640)는 하이로 남겨둠으로써) 뿐만 아니라, 리프레시 명령(621)이 타겟이 되지 않는 메모리 부분들에 의해서도 디코딩되어야 한다(예를 들어, 타겟이 되지 않는 부분들이 온-다이 터미네이션을 제공할 수 있게 하기 위해)는 전용 "모드 레지스터 판독 인에이블" 단자(645) 상의 표시(646)와 함께 전송된다. 이에 응답하여, 메모리 디바이스의 제1 부분은 리프레시 동작(도시되지 않음)을 수행하고, 또한 MRR 데이터(651)를 그것의 데이터 버스(650)를 통해 호스트 디바이스로 출력한다(예를 들어, 미리 결정된 지연 이후). 또한, 모드 레지스터 판독 인에이블 단자(645) 상의 표시(646)에 응답하여 메모리 디바이스의 제2 부분이 디코딩하도록 구성되는 동일한 리프레시 명령(621)에 응답하여, 메모리 디바이스의 제2 부분(660)은 제1 채널(650)의 통신(651) 기간 동안 온-다이 터미네이션 모드(661)로 진입한다.
인에이블 신호가 어써트될 때 명령들이 타겟이 되지 않는 부분들에 의해서만 디코딩되는 이러한 배열은 메모리 디바이스의 타겟이 되지 않는 부분들이 다른 명령들(판독 명령들, 기록 명령들 등)을 디코딩할 필요가 없게 하나, 모드 레지스터 판독 출력 동안 여전히 적절한 온-다이 터미네이션을 허용하여, 단자를 인에이블 신호에 전용하는 비용이 들지만 바람직한 전력 절감을 제공한다. 그러나, 일부 실시 예에서, 인에이블 신호는 또한 루프백 DQ(LBDQ) 및/또는 루프백 DQS(LBDQS) 단자들과 같이 기타 기능들에 전용되는 공유 단자 상에 제공될 수도 있다.
전술한 예들에서, 메모리 디바이스들은 리프레시 동작들 및 모드 레지스터 판독 동작들 양자로 리프레시 명령들에 응답하는 것으로 예시되고 설명되었지만, 본 기술의 기타 실시 예들에서 기타 명령들은 동작들의 기타 조합들을 트리거하도록 구성되어 명령/어드레스 버스 대역폭의 유사한 절감 효과를 제공할 수도 있다. 또한, 전술한 예들에서의 메모리 디바이스들은 리프레시 동작 및 모드 레지스터 판독 동작 양자로 모든 리프레시 명령에 응답하는 것으로서 설명되고 예시되었지만, 본 기술의 기타 실시 예들에서 그러한 명령에 대한 메모리 디바이스의 응답은 (예를 들어, 단일 명령 모드에 대한 응답으로 다수의 동작이 인에이블되는지 여부를 나타내는 모드 레지스터 설정, 인가된 인에이블 신호들 등으로) 구성될 수도 있다.
도 7은 본 기술의 일 실시예에 따른 메모리 디바이스 작동 방법을 도시하는 흐름도이다. 방법은 메모리 디바이스를 리프레시하기 위한 명령을 수신하는 단계를 포함한다(박스 710). 본 개시의 일 양태에 따르면, 박스(710)의 수신 특징들은 위에서, 도 1에 더 상세히 도시된 바와 같이, 명령/어드레스 입력 회로(105), 그에 연결되는 단자들 및/또는 명령 디코더(115)로 구현될 수 있다. 방법은 명령에 응답하여, 메모리 디바이스를 리프레시하는 단계(박스 720), 및 메모리 디바이스의 모드 레지스터의 판독을 수행하는 단계(박스 730)를 더 포함한다. 본 개시의 일 양태에 따르면, 박스들(720 및 730)의 리프레시 특징들 및 모드 레지스터 판독 특징들은 위에서, 도 1에 더 상세히 도시된 바와 같이, 메모리 어레이(150), 판독/기록 증폭기들(155), 입력/출력 회로(160), 그에 연결되는 단자들 및/또는 메모리 디바이스(100)의 기타 회로 요소들로 구현될 수 있다.
상술된 방법들은 가능한 구현 예들을 설명한 것이고, 동작들 및 단계들이 재배열되거나 그 외 다르게 수정될 수 있으며, 다른 구현 예들이 가능하다는 점에 유의해야 한다. 뿐만 아니라, 상기 방법들 중 둘 이상으로부터의 실시 예들은 조합될 수 있다.
여기에 설명된 정보 및 신호들은 다양한 상이한 기술 및 기법 중 임의의 기술및 기법을 사용하여 나타내어질 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자 또는 이들의 임의의 조합으로 나타내어질 수 있다. 일부 도면은 신호들을 하나의 신호로서 도시할 수 있으나; 해당 기술분야의 통상의 기술자에 의해 신호가 신호들의 버스를 나타낼 수 있으며, 이때 버스는 다양한 비트 폭을 가질 수 있다는 것이 이해될 것이다.
메모리 디바이스를 비롯한 여기서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-절연체(SOI) 기판, 또는 다른 기판 상 반도체 물질들의 에피택셜 층들일 수 있다. 기판, 또는 기판의 하위 영역들의 전도성은 이에 제한되지는 않지만 인, 붕소 또는 비소를 비롯한 다양한 화학 종을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단들에 의해 수행될 수 있다.
여기에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 다른 예들 및 구현들이 본 개시 내용 및 첨부된 청구범위의 범위 내이다. 기능들을 구현하는 특징부들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 비롯하여 다양한 위치에 물리적으로 위치될 수도 있다.
청구범위를 비롯하여 여기서 사용될 때, 항목들의 리스트에 사용되는 "또는"(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 구로 끝나는 항목들의 리스트)은 예를 들어, A, B 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 리스트를 나타낸다. 또한, 여기서 사용될 때, "~에 기초하여"라는 구는 조건들의 폐집합을 언급하는 것으로 간주되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로서 설명되는 대표적인 단계는 본 개시의 범위로부터 벗어나지 않고 조건 A 및 조건 B 양자에 기초할 수 있다. 다시 말해, 여기서 사용될 때, "~에 기초하여"라는 구는 "~에 적어도 부분적으로 기초하여"라는 구와 동일한 방식으로 간주되어야 한다.
이것으로 미루어, 본 발명의 구체적인 실시 예들이 예시를 위해 여기에 설명되었지만, 본 발명의 범위로부터 벗어나지 않고 다양한 수정이 이루어질 수 있다는 것이 이해될 것이다. 더 정확히 말하면, 앞에서의 설명에서, 많은 구체적인 세부 사항은 본 기술의 실시 예들에 대한 상세하고 가능하게 하는 설명을 제공하기 위해 논의된다. 그러나, 관련 기술분야의 통상의 기술자는 본 개시가 구체적인 세부 사항들 중 하나 이상 없이도 실시될 수 있다는 것을 인식할 것이다. 다른 경우들에서, 보통 메모리 시스템들 및 디바이스들과 연관되는 주지의 구조들 또는 동작들은 본 기술의 다른 양태들을 모호하게 하는 것을 방지하기 위해 상세하게 도시 또는 설명되지 않았다. 일반적으로, 여기에 개시된 그러한 구체적인 실시 예들에 더하여 다양한 다른 디바이스, 시스템 및 방법이 본 기술의 범위 내일 수 있는 것으로 이해되어야 한다.

Claims (40)

  1. 메모리 디바이스로서,
    메모리;
    모드 레지스터; 및
    상기 메모리에 리프레시 동작을 수행하기 위한 명령을 수신하는 것에 응답하여:
    상기 메모리에 상기 리프레시 동작을 수행하도록, 그리고
    상기 모드 레지스터의 판독을 수행하도록 구성되는 회로를 포함하는, 메모리 디바이스.
  2. 청구항 1에 있어서, 상기 모드 레지스터의 상기 판독은 상기 메모리 디바이스로부터의 상기 모드 레지스터로부터 데이터를 출력하는 것을 포함하는, 메모리 디바이스.
  3. 청구항 2에 있어서, 출력된 상기 데이터는 상기 메모리의 온도에 대응하는 정보를 포함하는, 메모리 디바이스.
  4. 청구항 2에 있어서, 출력된 상기 데이터는 상기 메모리의 리프레시율에 대응하는 정보를 포함하는, 메모리 디바이스.
  5. 청구항 1에 있어서, 상기 명령은 상기 메모리 디바이스의 단일 클록 사이클의 상기 메모리 디바이스의 명령/어드레스 버스 상의 지속 시간을 갖는, 메모리 디바이스.
  6. 청구항 1에 있어서, 상기 명령은 상기 모드 레지스터의 상기 판독이 수행될 것임을 나타내는 플래그 비트를 포함하는, 메모리 디바이스.
  7. 메모리 시스템 작동 방법으로서,
    상기 메모리 시스템의 일 부분에 제1 동작을 수행할 것을 지시하는 명령을 수신하는 단계; 및
    상기 명령에 응답하여,
    상기 제1 동작을 수행하는 단계, 및
    상기 제1 동작과 상이한 유형의 제2 동작을 수행하는 단계를 포함하는, 방법.
  8. 청구항 7에 있어서, 상기 제1 동작은 리프레시 동작이고, 상기 제2 동작은 모드 레지스터 판독 동작인, 방법.
  9. 청구항 8에 있어서, 상기 제2 동작은 상기 메모리 디바이스로부터의 상기 모드 레지스터로부터 데이터를 출력하는 것을 포함하는, 방법.
  10. 청구항 9에 있어서, 출력된 상기 데이터는 상기 부분의 온도에 대응하는 정보를 포함하는, 방법.
  11. 청구항 9에 있어서, 출력된 상기 데이터는 상기 부분의 리프레시율에 대응하는 정보를 포함하는, 방법.
  12. 청구항 7에 있어서, 상기 명령은 상기 메모리 시스템의 단일 클록 사이클의 상기 메모리 시스템의 명령/어드레스 버스 상의 지속 시간을 갖는, 방법.
  13. 청구항 7에 있어서, 상기 명령은 상기 제2 동작이 수행될 것임을 나타내는 플래그 비트를 포함하는, 방법.
  14. 청구항 7에 있어서, 상기 부분은 제1 부분이고,
    상기 명령에 응답하여,
    상기 제2 동작을 수행하는 적어도 일 부분 동안 상기 메모리 시스템의 제2 부분에 온-다이 터미네이션(ODT, on-die termination)을 제공하는 단계를 더 포함하는, 방법.
  15. 청구항 14에 있어서, 상기 명령은 상기 온-다이 터미네이션이 제공될 것임을 상기 메모리 시스템의 상기 제2 부분에 나타내는 플래그 비트를 포함하는, 방법.
  16. 청구항 14에 있어서,
    상기 제1 및 제2 부분들 중 어느 부분이 상기 제1 동작을 수행할 것인지를 나타내는 적어도 제1 칩 선택 신호를 수신하는 단계를 더 포함하는, 방법.
  17. 청구항 14에 있어서,
    상기 제2 부분이 상기 온-다이 터미네이션을 제공할 것임을 나타내는 적어도 제1 인에이블 신호를 수신하는 단계를 더 포함하는, 방법.
  18. 메모리 시스템 작동 방법으로서,
    상기 메모리 시스템의 일 부분에 리프레시 동작을 수행할 것을 지시하는 명령을 송신하는 단계; 및
    리프레시 동작을 수행하기 위한 상기 명령에 응답하여, 상기 메모리 시스템의 모드 레지스터로부터 출력되는 데이터를 수신하는 단계를 포함하는, 방법.
  19. 청구항 18에 있어서, 출력된 상기 데이터는 상기 부분의 온도 및/또는 리프레시율에 대응하는 정보를 포함하는, 방법.
  20. 청구항 18에 있어서, 상기 명령은 상기 데이터가 상기 메모리 시스템의 상기 모드 레지스터로부터 출력될 것임을 나타내는 플래그 비트를 포함하는, 방법.
  21. 메모리 디바이스로서,
    제1 메모리 부분;
    제2 메모리 부분;
    모드 레지스터; 및
    상기 제1 메모리 부분에 리프레시 동작을 수행하기 위한 명령을 수신하는 것에 응답하여:
    상기 제1 메모리 부분에 상기 리프레시 동작을 수행하도록,
    상기 모드 레지스터의 판독을 수행하도록, 그리고
    상기 모드 레지스터의 상기 판독의 적어도 일 부분 동안 상기 제1 메모리 부분에 온-다이 터미네이션을 제공하도록 구성되는 회로를 포함하는, 메모리 디바이스.
  22. 청구항 21에 있어서, 상기 모드 레지스터의 상기 판독은 상기 메모리 디바이스로부터의 상기 모드 레지스터로부터 데이터를 출력하는 것을 포함하는, 메모리 디바이스.
  23. 청구항 22에 있어서, 출력된 상기 데이터는 상기 제1 메모리 부분의 온도에 대응하는 정보를 포함하는, 메모리 디바이스.
  24. 청구항 22에 있어서, 출력된 상기 데이터는 상기 제1 메모리 부분의 리프레시율에 대응하는 정보를 포함하는, 메모리 디바이스.
  25. 청구항 21에 있어서, 상기 명령은 상기 메모리 디바이스의 단일 클록 사이클의 상기 메모리 디바이스의 명령/어드레스 버스 상의 지속 시간을 갖는, 메모리 디바이스.
  26. 청구항 21에 있어서, 상기 명령은 상기 모드 레지스터의 상기 판독이 수행될 것임을 상기 메모리 디바이스의 상기 제1 부분에 나타내는 플래그 비트를 포함하는, 메모리 디바이스.
  27. 청구항 21에 있어서, 상기 명령은 상기 온-다이 터미네이션이 제공될 것임을 상기 메모리 디바이스의 상기 제2 부분에 나타내는 플래그 비트를 포함하는, 메모리 디바이스.
  28. 청구항 21에 있어서, 상기 모드 레지스터는 상기 제1 메모리 부분에 대응하는, 메모리 디바이스.
  29. 메모리 시스템 작동 방법으로서,
    상기 메모리 시스템의 제1 부분에 리프레시 동작을 수행할 것을 지시하는 명령을 수신하는 단계;
    상기 명령에 응답하여,
    상기 메모리 시스템의 상기 제1 부분에 상기 리프레시 동작을 수행하는 단계,
    상기 메모리 시스템의 모드 레지스터의 판독을 수행하는 단계, 및
    상기 모드 레지스터의 상기 판독의 적어도 일 부분 동안 상기 메모리 시스템의 제2 부분에 온-다이 터미네이션을 제공하는 단계를 포함하는, 방법.
  30. 청구항 29에 있어서, 상기 모드 레지스터의 상기 판독은 상기 메모리 시스템으로부터의 상기 모드 레지스터로부터 데이터를 출력하는 것을 포함하는, 방법.
  31. 청구항 30에 있어서, 출력된 상기 데이터는 상기 제1 부분의 온도에 대응하는 정보를 포함하는, 방법.
  32. 청구항 30에 있어서, 출력된 상기 데이터는 상기 제1 부분의 리프레시율에 대응하는 정보를 포함하는, 방법.
  33. 청구항 29에 있어서, 상기 명령은 상기 메모리 시스템의 단일 클록 사이클의 상기 메모리 시스템의 명령/어드레스 버스 상의 지속 시간을 갖는, 방법.
  34. 청구항 29에 있어서, 상기 명령은 상기 모드 레지스터의 상기 판독이 수행될 것임을 상기 메모리 시스템의 상기 제1 부분에 나타내는 플래그 비트를 포함하는, 방법.
  35. 청구항 29에 있어서, 상기 명령은 상기 온-다이 터미네이션이 제공될 것임을 상기 메모리 시스템의 상기 제2 부분에 나타내는 플래그 비트를 포함하는, 방법.
  36. 청구항 29에 있어서,
    상기 제1 및 제2 부분들 중 어느 부분이 상기 리프레시 동작을 수행할 것인지를 나타내는 적어도 제1 칩 선택 신호를 수신하는 단계를 더 포함하는, 방법.
  37. 청구항 29에 있어서,
    상기 제2 부분이 상기 온-다이 터미네이션을 제공할 것임을 나타내는 적어도 제1 인에이블 신호를 수신하는 단계를 더 포함하는, 방법.
  38. 메모리 시스템 작동 방법으로서,
    상기 메모리 시스템의 제1 부분에 리프레시 동작을 수행할 것을 지시하는 명령을 송신하는 단계;
    리프레시 동작을 수행하기 위한 상기 명령에 응답하여, 상기 메모리 시스템의 제2 부분이 온-다이 터미네이션을 제공하는 동안 상기 메모리 시스템의 모드 레지스터로부터 출력되는 데이터를 수신하는 단계를 포함하는, 방법.
  39. 청구항 38에 있어서, 출력된 상기 데이터는 상기 제1 부분의 온도 및/또는 리프레시율에 대응하는 정보를 포함하는, 방법.
  40. 청구항 38에 있어서, 상기 명령은 상기 데이터가 상기 메모리 시스템의 상기 모드 레지스터로부터 출력될 것임을 그리고 상기 메모리 시스템의 상기 제2 부분이 온-다이 터미네이션을 제공할 것임을 나타내는 하나 이상의 플래그 비트를 포함하는, 방법.
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